CN109256424A - 半导体元件与其制造方法 - Google Patents

Abstract

一种半导体元件的制造方法，包含以下步骤。首先，形成磊晶层于基板上。然后，形成体区于磊晶层的上半部分。接着，形成第一沟渠于磊晶层中。之后，依序形成第一介电层、第二介电层以及第三介电层于磊晶层上，其中第三介电层形成第二沟渠，第二沟渠位于第一沟渠中。然后，形成屏蔽层于第二沟渠中。接着，移除第三介电层的上半部分，以使屏蔽层的上半部分凸出于第三介电层。之后，形成第四介电层覆盖于屏蔽层的上半部分。然后，形成栅极于第三介电层上。最后，形成源极于位于栅极之四周的磊晶层中。藉由上述结构设计，使半导体元件具有较高的崩溃电压、较低的导通电阻，并可有效降低制造成本。

Description

半导体元件与其制造方法

技术领域

本发明涉及一种半导体元件与其制造方法。

背景技术

功率半导体仍是许多电力电子系统的主要元件。在现今功率半导体的应用领域中，能源使用效率的提升、耐压能力以及降低导通电阻的表现是非常重要的能力指标，其中功率元件特性能力提升与封装寄生电性减少为两大主要改善方向。

为了进一步改善功率半导体的各项特性，相关领域莫不费尽心思开发。如何能提供一种具有较佳特性的功率半导体，实属当前重要研发课题之一，亦成为当前相关领域亟需改进的目标。

发明内容

本发明的目的在于提供一种半导体元件与其制造方法，藉由适当的结构设计，使半导体元件具有较高的崩溃电压、较低的导通电阻。另外，利用特殊的制程(工艺)设计，将能有效降低制造成本。

根据本发明一实施方式，一种半导体元件的制造方法包含以下步骤。首先，形成磊晶(外延)层于基板上。然后，形成体区于磊晶层的上半部分。接着，形成第一沟渠于磊晶层中。之后，依序形成第一介电层、第二介电层以及第三介电层于磊晶层上，其中第三介电层形成第二沟渠，第二沟渠位于第一沟渠中。然后，形成屏蔽层于第二沟渠中。接着，移除第三介电层的上半部分，以使屏蔽层的上半部分凸出于第三介电层。之后，形成第四介电层覆盖于屏蔽层的上半部分。然后，形成栅极于第三介电层上。最后，形成源极于位于栅极的四周的磊晶层中。

于本发明的一或多个实施方式中，第四介电层为藉由热氧化屏蔽层而形成。

于本发明的一或多个实施方式中，屏蔽层的顶面的高度在体区顶面的高度与底面高度之间。

于本发明的一或多个实施方式中，形成栅极于第三介电层的步骤前，更包括移除第二介电层的上半部分。

于本发明的一或多个实施方式中，第四介电层的顶面设置高度大于磊晶层的顶面的设置高度。

根据本发明另一实施方式，一种半导体元件包含基板、磊晶层、体区、第三介电层、屏蔽层、第四介电层、栅极以及源极。磊晶层位于基板上。体区位于磊晶层的上半部分中。第三介电层设置于磊晶层的第一沟渠中，并形成第二沟渠。屏蔽层具有上半部分与下半部分，其中下半部分设置于第二沟渠内，上半部分凸出于第三介电层。第四介电层覆盖屏蔽层的上半部分。栅极设置于磊晶层中与第三介电层上，其中至少部分第四介电层设置于屏蔽层的上半部分与栅极之间。源极设置于位于栅极的四周的磊晶层中。

于本发明的一或多个实施方式中，至少部分该栅极位于该屏蔽层的该上半部分的上方。

于本发明的一或多个实施方式中，半导体元件更包含第一介电层与第二介电层。第一介电层设置于磊晶层与第三介电层之间，其中第一介电层的材质为二氧化硅。第二介电层设置于第一介电层与第三介电层之间，其中第二介电层的材质为氮化硅。

于本发明的一或多个实施方式中，第三介电层的材质为四乙氧基硅烷，第四介电层藉由热氧化屏蔽层形成。

于本发明的一或多个实施方式中，屏蔽层的顶面高度在体区的顶面高度与底面的高度之间。

于本发明的一或多个实施方式中，第四介电层的设置高度大于磊晶层的顶面的设置高度。

本发明上述实施方式藉由设置屏蔽层于磊晶层中，使半导体元件在逆向偏压操作时屏蔽层会产生电场夹挤效应，因而达成电荷平衡(Charge Balance)与电场舒缓效果(Reduce Surface Field，RESURF)的效果，进而使漏极与栅极之间形成较和缓的电场分布。于是，漏极与栅极之间的距离不用太长即可使半导体元件有较高的崩溃电压，并因而降低半导体元件的导通电阻与体积。

另外，利用热氧化屏蔽层的方式，仅需要使用一个制程(工艺)就可以形成设置于栅极与屏蔽层之间的介电层。于是，相较于传统制程，制造半导体元件所需的制程将能大幅减少，进而有效降低制造成本。

以下结合附图和具体实施例对本发明进行详细描述，但不作为对本发明的限定。

附图说明

图1A至图1G绘示依照本发明一实施方式的半导体元件的制造方法各步骤的剖视图；

图2A至图2C绘示依照本发明另一实施方式的半导体元件的制造方法各步骤的剖视图。

其中，附图标记

100：半导体元件

110：基板

120：磊晶层

120t、140t：顶面

121：沟渠

122：体区

129:接触窗

131:第一介电层

132:第二介电层

133:第三介电层

134:第二沟渠

135:第四介电层

136：第五介电层

138:第三沟渠

140：屏蔽层

140d：下半部分

140u：上半部分

150：栅极

160：源极

171：金属层

具体实施方式

以下将以附图揭露本发明的多个实施方式，为明确说明起见，许多实务上的细节将在以下叙述中一并说明。然而，应了解到，这些实务上的细节不应用以限制本发明。也就是说，在本发明部分实施方式中，这些实务上的细节是非必要的。此外，为简化附图起见，一些现有惯用的结构与元件在图中将以简单示意的方式绘示之。

图1A至图1G绘示依照本发明一实施方式的半导体元件100的制造方法各步骤的剖视图。具体而言，半导体元件100为功率半导体元件。

如图1A所绘示，首先，形成磊晶层120于基板110上。具体而言，基板110的材质可为单晶硅。磊晶层120的材质可为单晶硅。

然后，形成体区122于磊晶层120的上半部分中。具体而言，体区122的形成方法为离子布植(Ion Implantation)与驱入扩散(Drive In)。

接着，形成第一沟渠121于磊晶层120中。具体而言，第一沟渠121的形成方法例如为蚀刻。

然后，依序形成第一介电层131、第二介电层132以及第三介电层133于磊晶层120上，其中第三介电层133形成第二沟渠134，第二沟渠134位于第一沟渠121中。具体而言，第一介电层131的材质可为二氧化硅。第二介电层132的材质可为氮化硅。第三介电层133的材质可为四乙氧基硅烷(Tetraethoxysilane，TEOS)。第一介电层131可藉由热氧化磊晶层120而形成。第二介电层132、第三介电层133可分别藉由物理气相沉积、化学气相沉积或其组合而形成。

如图1B所绘示，形成屏蔽层140于第二沟渠134中。具体而言，首先形成屏蔽层140于第三介电层133上(即第二沟渠134中与第三介电层133的顶面上)。然后，移除屏蔽层140的上半部分，仅留下位于第二沟渠134中的屏蔽层140。屏蔽层140的材质可为多晶硅。屏蔽层140可藉由物理气相沉积、化学气相沉积或其组合而形成。屏蔽层140的移除方法可为蚀刻。另外，屏蔽层140的顶面的高度在体区122的顶面的高度与底面的高度之间。

如图1C所绘示，移除第三介电层133的上半部分而保留位于第一沟渠121中的第三介电层133，以使屏蔽层140的上半部分140u凸出于第三介电层133。具体而言，第三介电层133的移除方法可为湿蚀刻。

如图1D所绘示，形成第四介电层135于屏蔽层140的上半部分140u上，因而使第四介电层135覆盖屏蔽层140的上半部分140u。具体而言，第四介电层135的材质可为二氧化硅。第四介电层135为藉由热氧化屏蔽层140而形成。此处需要注意的是，第二介电层132可以在热氧化屏蔽层140的时候保护位于其下的其他结构(例如介电层131)不受影响。

如图1D与图1E所绘示，移除第二介电层132的上半部分(即设置高度大于第三介电层133的顶面的设置高度的部分)，以使第二介电层132的顶面高度与介电层133的顶面高度大致相同。具体而言，第二介电层132的移除方法可为湿蚀刻。需要注意的是，在其他实施方式中，第二介电层132的上半部分可能不会被移除。

然后，形成栅极150于磊晶层120中的第三沟渠138中和第三介电层133上。具体而言，首先形成栅极150于第三沟渠138中与第一介电层131的顶面上。然后，移除栅极150的上半部分，仅留下位于磊晶层120中第三沟渠138中的栅极150。于是，栅极150设置于介电层132、133、135上且直接接触第一介电层131。栅极150的材质可为多晶硅。栅极150可藉由物理气相沉积、化学气相沉积或其组合而形成。栅极150的移除方法可为蚀刻。

如图1F所绘示，形成源极160于位于栅极150的四周的体区122(磊晶层120)中。源极160的形成方法为离子布植与驱入扩散。

如图1G所绘示，形成介电层136于介电层131与栅极150上。具体而言，介电层136的材质可为二氧化硅或氮化硅。介电层136可藉由物理气相沉积、化学气相沉积或其组合而形成。

然后，形成穿过介电层131、136且直接接触体区122与源极160的金属层171。具体而言，首先形成接触窗129于体区122、介电层131、136与源极160中。接触窗129的形成方式可为蚀刻。然后，形成金属层171于接触窗129中与介电层136的顶面上。再来，移除金属层171的上半部分，仅留下位于接触窗129中的金属层171。金属层171的材质可为铝或铜或钨等金属所构成。金属层171可藉由电化学沉积制程(Electrochemical Deposition)、物理气相沉积制程、化学气相沉积制程或其组合形成。金属层171的上半部分可藉由化学机械平坦化制程(Chemical Mechanical Planarization，CMP)而移除。

在半导体元件100中，基板110作为漏极。藉由设置屏蔽层140于磊晶层120中，半导体元件100在逆向偏压操作时屏蔽层140会产生电场夹挤效应，因而达成电荷平衡(ChargeBalance)与电场舒缓(Reduce Surface Field，RESURF)的效果，进而使基板110与栅极150之间形成较和缓的电场分布。于是，基板110与栅极150之间的距离不用太长即可使半导体元件100具有较高的崩溃电压，并因而降低半导体元件100的导通电阻。于是，半导体元件100的其他参数(举例来说，磊晶层120的厚度与阻值)将可以有更大的最佳化调整空间。

另外，利用热氧化屏蔽层140的方式，仅需要使用一个制程就可以形成设置于栅极150与屏蔽层140之间的第四介电层135。于是，相较于传统制程，制造半导体元件100所需的制程将能大幅减少，进而有效降低制造成本。

本制造方法可以相容于传统功率半导体元件的相关制程，因此仅需微调原有制程即可制造半导体元件100。另外，屏蔽层140可以为接地或浮接。屏蔽层140亦可以使半导体元件100具有较佳的电容特性，而较低的导通电阻与较佳的电容特性将能减少半导体元件100导通与切换时的效能损失。

图2A至图2C绘示依照本发明另一实施方式的半导体元件100的制造方法各步骤的剖视图。本实施方式的制造方法与前述实施方式的制造方法大致相同，以下主要将介绍其相异处。

如图2A所绘示，在移除屏蔽层140的上半部分的时候，使最后氧化过的屏蔽层140的顶面140t的设置高度小于或等于体区122的顶面120t的设置高度，即屏蔽层140的顶面的高度在体区122的顶面的高度与底面的高度之间。在此实施例为屏蔽层140的顶面140t接近等于体区122的顶面120t的设置高度。

如图2B所绘示，屏蔽层140的顶面140t接近等于体区122的顶面120t的设置高度，在第四介电层135覆盖到屏蔽层140后，第四介电层135顶面高于体区122的顶面120t的设置高度，所以栅极150将不会设置于第四介电层135上方而是位于第四介电层135两侧。

如图2C所绘示，本实施方式所形成的半导体元件100基本上与图1G所形成的半导体元件100相同，主要差异在于，在本实施方式中，第四介电层135的顶面高度大于或等于磊晶层120的顶面120t的设置高度(源极160为形成于体区122中)，所以栅极150没有设置于第四介电层135的顶面上。

本发明另一实施方式提供一种半导体元件100。如图1G所绘示，半导体元件100包含基板110、磊晶层120、介电层131、132、133、135、136、屏蔽层140、栅极150、体区122、源极160以及金属层171。

磊晶层120设置于基板110上。介电层133设置于磊晶层120中。屏蔽层140具有上半部分140u与下半部分140d，其中下半部分140d设置于第三介电层133中，上半部分凸出于第三介电层133。第四介电层135覆盖屏蔽层140的上半部分140u。栅极150设置于磊晶层120中与第三介电层133上，其中部分第四介电层135设置于屏蔽层140的上半部分140u与栅极150之间。源极160设置于位于栅极150的四周的磊晶层120中。

具体而言，至少部分栅极150位于屏蔽层140的上半部分140u的上方。换句话说，部分栅极150设置于第四介电层135的顶面上。

第三介电层133的材质可为四乙氧基硅烷(Tetraethoxysilane，TEOS)。第四介电层135的材质可为二氧化硅。

具体而言，第一介电层131设置于磊晶层120与第三介电层133之间，其中第一介电层131的材质为二氧化硅。第一介电层131亦设置于源极160与栅极150之间与源极160的顶面上。

具体而言，第二介电层132设置于第一介电层131与第三介电层133之间，其中第二介电层132的材质为氮化硅，但并不限于此。在一些实施方式中，第二介电层132亦设置于源极160与栅极150之间。

具体而言，体区122设置于位于栅极150的四周的磊晶层120中且设置于源极160下方。第一介电层131亦设置于体区122与栅极150之间。

具体而言，第五介电层136设置于栅极150的顶面上与第一介电层131的顶面上(即源极160的上方)。金属层171穿过介电层131、136而和体区122与源极160直接接触。

本发明又一实施方式提供一种半导体元件100。如图2C所绘示，本实施方式的半导体元件100基本上与图1G的半导体元件100大致相同，以下主要将描述其差异处。

屏蔽层140具有顶面140t，磊晶层120具有顶面120t，第四介电层135的设置高度大于磊晶层120的顶面120t的设置高度。

在此同时，栅极150没有设置于屏蔽层140的上半部分140u的上方。换句话说，栅极150没有设置于第四介电层135的顶面上。

在半导体元件中，基板作为漏极。藉由设置屏蔽层于磊晶层中，半导体元件在逆向偏压操作时屏蔽层会产生电场夹挤效应，因而达成电荷平衡与电场舒缓的效果，进而使基板与栅极之间形成较和缓的电场分布。于是，基板与栅极之间的距离不用太长即可使半导体元件具有较高的崩溃电压，并因而降低半导体元件的导通电阻。于是，半导体元件的其他参数(举例来说，磊晶层的厚度与阻值)将可以有更大的最佳化调整空间。

另外，利用热氧化屏蔽层的方式，仅需要使用一个制程就可以形成设置于栅极与屏蔽层之间的介电层。于是，相较于传统制程，制造半导体元件所需的制程将能大幅减少，进而有效降低制造成本。

本制造方法可以相容于传统功率半导体元件的相关制程，因此仅需微调原有制程即可制造半导体元件。另外，屏蔽层可以为接地或浮接。屏蔽层亦可以使半导体元件具有较佳的电容特性，而较低的导通电阻与较佳的电容特性将能减少半导体元件导通与切换时的效能损失。

虽然本发明已以实施方式揭露如上，然其并非用以限定本发明，任何熟习此技艺者，在不脱离本发明的精神和范围内，当可作各种的更动与润饰，因此本发明的保护范围当视后附的权利要求范围所界定者为准。

Claims (11)

1.一种半导体元件的制造方法，其特征在于，包含：

形成一磊晶层于一基板上；

形成一体区于该磊晶层的上半部分；

形成一第一沟渠于该磊晶层中；

依序形成一第一介电层、一第二介电层以及一第三介电层于该磊晶层上，其中该第三介电层形成一第二沟渠，该第二沟渠位于该第一沟渠中；

形成一屏蔽层于该第二沟渠中；

移除该第三介电层的一上半部分，以使该屏蔽层的一上半部分凸出于该第三介电层；

形成一第四介电层覆盖于该屏蔽层的该上半部分；

形成一栅极于该第三介电层上；以及

形成一源极于位于该栅极的四周的该磊晶层中。

2.根据权利要求1所述半导体元件的制造方法，其特征在于，该第四介电层为藉由热氧化该屏蔽层而形成。

3.根据权利要求1所述半导体元件的制造方法，其特征在于，该屏蔽层的顶面高度在该体区的顶面高度与底面的高度之间。

4.根据权利要求1所述半导体元件的制造方法，其特征在于，形成该栅极于该第三介电层的步骤前，更包括移除该第二介电层的上半部分。

5.根据权利要求1所述半导体元件的制造方法，其特征在于，该第四介电层的顶面设置高度大于该磊晶层的顶面设置高度。

6.一种半导体元件，其特征在于，包含：

一基板；

一磊晶层，位于该基板上；

一体区，位于该磊晶层的上半部分中；

一第三介电层，设置于该磊晶层的一第一沟渠中，并形成一第二沟渠；

一屏蔽层，具有一上半部分与一下半部分，其中该下半部分设置于该第二沟渠内，该上半部分凸出于该第三介电层；

一第四介电层，覆盖该屏蔽层的该上半部分；

一栅极，设置于该磊晶层中与该第三介电层上，其中至少部分该第四介电层设置于该屏蔽层的该上半部分与该栅极之间；以及

一源极，设置于位于该栅极的四周的该磊晶层中。

7.根据权利要求6所述的半导体元件，其特征在于，至少部分该栅极位于该屏蔽层的该上半部分的上方。

8.根据权利要求6所述的半导体元件，其特征在于，更包含：

一第一介电层，设置于该磊晶层与该第三介电层之间，其中该第一介电层的材质为二氧化硅；以及

一第二介电层，设置于该第一介电层与该第三介电层之间，其中该第二介电层的材质为氮化硅。

9.根据权利要求6所述的半导体元件，其特征在于，该第三介电层的材质为四乙氧基硅烷，该第四介电层藉由热氧化该屏蔽层形成。

10.根据权利要求6所述的半导体元件，其特征在于，该屏蔽层的顶面高度在体区的顶面高度与底面的高度之间。

11.根据权利要求6所述的半导体元件，其特征在于，该第四介电层的设置高度大于磊晶层的顶面的设置高度。