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TWI850794B - 分離閘溝槽式元件及其製造方法 - Google Patents

分離閘溝槽式元件及其製造方法 Download PDF

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TWI850794B
TWI850794B TW111138548A TW111138548A TWI850794B TW I850794 B TWI850794 B TW I850794B TW 111138548 A TW111138548 A TW 111138548A TW 111138548 A TW111138548 A TW 111138548A TW I850794 B TWI850794 B TW I850794B
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劉莒光
楊弘堃
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杰力科技股份有限公司
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Abstract

一種分離閘溝槽式元件及其製造方法。所述分離閘溝槽式元件包括基板、具有溝槽的磊晶層以及分離閘結構。磊晶層形成在基板上,且分離閘結構設置在溝槽內。分離閘結構包括遮蔽閘極、兩個頂部閘極、遮蔽氧化層、閘極氧化層以及閘極間氧化層。兩個頂部閘極各自具有上寬下窄的形狀。

Description

分離閘溝槽式元件及其製造方法
本發明是有關於一種溝槽式功率元件,且特別是有關於一種分離閘溝槽式元件及其製造方法。
在功率半導體元件中,垂直設置於溝槽的功率半導體元件因為能大幅增加單元密度,所以已成為各界發展的重點之一。
分離閘溝槽式功率元件的結構則是將上述設置於溝槽的功率半導體元件內的閘極結構,以多晶矽間氧化層(inter-poly oxide,IPO)隔開,而分為兩個電位。位於上方的閘極用於功率元件的通道(channel)形成,位於下方的閘極則會以金屬內連線電性耦合至源極(source)電位,用於截止操作下二維電荷平衡的生成。此外,為了減少閘源極電容(Cgs),可通過將上方的閘極改成兩個分開的結構,從而提高了轉換性能。然而,這樣的結構會減少閘極(截面積),導致閘極阻值(Rg)增加。
本發明提供一種分離閘溝槽式元件,能降低閘源極電容(Cgs),同時改善元件轉換性能。
本發明提供一種分離閘溝槽式元件的製造方法,可製作出具有上寬下窄結構的閘極。
本發明的分離閘溝槽式元件包括基板、具有溝槽的磊晶層以及分離閘結構。磊晶層形成在基板上,且分離閘結構設置在溝槽內。分離閘結構包括遮蔽閘極、第一頂部閘極與第二頂部閘極、遮蔽氧化層、閘極氧化層以及閘極間氧化層。遮蔽閘極位於所述溝槽內部。第一頂部閘極與第二頂部閘極分別設置在遮蔽閘極上方,其中第一頂部閘極與第二頂部閘極各自具有上寬下窄的形狀。閘極氧化層位於第一頂部閘極與溝槽之間以及位於第二頂部閘極與溝槽之間。遮蔽氧化層位於遮蔽閘極與溝槽之間。閘極間氧化層位於遮蔽閘極、第一頂部閘極與第二頂部閘極之間。
在本發明的一實施例中,上述第一頂部閘極接近溝槽的側壁的表面為第一平面,上述第一頂部閘極遠離溝槽的側壁的表面為第一斜面,上述第二頂部閘極接近溝槽的側壁的表面為第二平面,上述第二頂部閘極遠離溝槽的側壁的表面為第二斜面。
在本發明的一實施例中,上述第一頂部閘極接近溝槽的側壁的表面為第一平面,上述第一頂部閘極遠離溝槽的側壁的表面是由第一曲面與第三平面構成,且第一曲面位於第三平面上方。上述第二頂部閘極接近溝槽的側壁的表面為第二平面,上述第二頂部閘極遠離溝槽的側壁的表面是由第二曲面與第四平面構 成,且第二曲面位於第四平面上方。
在本發明的一實施例中,上述遮蔽閘極於基板的投影與上述第一頂部閘極於基板的投影部分重疊,且上述遮蔽閘極於基板的投影與上述第二頂部閘極於基板的投影部分重疊。
在本發明的一實施例中,上述第一頂部閘極的底面以及上述第二頂部閘極的底面均為平面。
本發明的分離閘溝槽式元件的製造方法包括在基板上形成磊晶層,在磊晶層內形成溝槽,其中溝槽分為第一部分與第二部分,且第二部分位於第一部分上方。然後,在溝槽的第一部分形成遮蔽閘極與遮蔽氧化層,其中所述遮蔽氧化層位於所述遮蔽閘極與所述溝槽之間並露出第二部分。在溝槽的第二部分內填滿氧化物,隨後在前述氧化物中形成具有上寬下窄輪廓的兩個溝道,並露出溝槽的部分的側壁。在露出的側壁表面形成閘極氧化層,再於兩個溝道內各自形成第一頂部閘極與第二頂部閘極。
在本發明的另一實施例中,形成上述兩個溝道的方法包括先在所述氧化物上形成圖案化罩幕層,並露出預定形成兩個溝道的部位,再進行氧化物乾蝕刻。
在本發明的另一實施例中,上述形成上述兩個溝道的方法包括先在所述氧化物上形成圖案化罩幕層,並露出預定形成兩個溝道的部位,然後先進行氧化物濕蝕刻,以形成具有曲面的上溝道,再進行氧化物乾蝕刻,以形成具有平面的下溝道,使下溝道與上溝道組成上述兩個溝道。
在本發明的另一實施例中,上述圖案化罩幕層形成在遮蔽閘極上方且上述圖案化罩幕層的投影與遮蔽閘極於基板的投影重疊。
在本發明的另一實施例中,形成上述遮蔽閘極與上述遮蔽氧化層的方法包括在溝槽的整個內表面共形地沉積遮蔽氧化層,再在溝槽內填滿導電材料,然後去除第一部分以外的導電材料,並露出位於第二部分中的遮蔽氧化層,再將露出的遮蔽氧化層去除。
基於上述,本發明通過先在閘極間氧化層形成具有上寬下窄輪廓的兩個溝道,再於其中沉積形成閘極的方式,可增加閘極的整體截面積,同時因為閘極分成兩個,所以可減少閘源極電容,從而降低切換損耗。
為讓本發明的上述特徵和優點能更明顯易懂,下文特舉實施例,並配合所附圖式作詳細說明如下。
100、200:分離閘溝槽式元件
102、300:基板
102b:底部
104、302:磊晶層
104a:頂面
106、308:遮蔽閘極
108a、202a、318a:第一頂部閘極
108b、202b、318b:第二頂部閘極
110、304、304’:遮蔽氧化層
112、314:閘極氧化層
114:閘極間氧化層
120、320:體區
122、322:源極區
124、324:介電層
126、326:接觸窗
130:汲極
30a:元件區
30b:外圍區
302a:表面
306:導電材料
310:圖案化罩幕層
312a、312b:溝道
326a:開口
328:源極金屬層
400a:上溝道
400b:下溝道
b1、b2:底面
c1:第一曲面
c2:第二曲面
f1:第一平面
f2:第二平面
f3:第三平面
f4:第四平面
i1:第一斜面
i2:第二斜面
Ox:氧化物
PR1:光阻層
SG:分離閘結構
t1:第一部分
t2:第二部分
T:溝槽
圖1是依照本發明的第一實施例的一種分離閘溝槽式元件的剖面示意圖。
圖2是依照本發明的第二實施例的一種分離閘溝槽式元件的剖面示意圖。
圖3A至圖3K是依照本發明的第三實施例的一種分離閘溝槽 式元件的製造流程剖面示意圖。
圖4A至圖4B是第三實施例的圖3H的替代例的製造流程剖面示意圖。
以下揭示內容提供許多不同的實施方式或範例,用於實施本發明的不同特徵。當然這些實施例僅為範例,並非用於限制本發明的範圍與應用。再者,為了清楚起見,各個構件、膜層或區域的相對厚度及位置可能縮小或放大。另外,在各圖式中使用相似或相同的元件符號來標示相似或相同元件或特徵,且圖式中如有與前一圖相同的元件符號,則將省略其贅述。
圖1是依照本發明的第一實施例的一種分離閘溝槽式元件的剖面示意圖。
請參照圖1,第一實施例的分離閘溝槽式元件100基本上包括基板102、具有溝槽T的磊晶層104以及分離閘結構SG。溝槽T分為第一部分t1以及第二部分t2,且第一部分t1位在第二部分t2下方。基板102為半導體基板,例如矽基板,且磊晶層104是形成在基板102上;在一實施例中,基板102為N+基板,磊晶層104為N-磊晶層。
至於分離閘結構SG是設置在溝槽T內,且分離閘結構SG基本上包括遮蔽閘極106、第一頂部閘極108a、第二頂部閘極108b、遮蔽氧化層110、閘極氧化層112以及閘極間氧化層114。 遮蔽閘極106位於溝槽T(的第一部分t1)內部,第一頂部閘極108a與第二頂部閘極108b則分別設置在遮蔽閘極106上方並位於第二部分t2內。遮蔽氧化層110位於遮蔽閘極106與溝槽T之間,閘極氧化層112位於第一頂部閘極108a與溝槽T之間以及位於第二頂部閘極108b與溝槽T之間。遮蔽閘極106、第一頂部閘極108a與第二頂部閘極108b的材料可以是多晶矽或者其他適合的導電材料。
請繼續參照圖1,閘極間氧化層114是位於遮蔽閘極106、第一頂部閘極108a與第二頂部閘極108b之間;詳細來說,閘極間氧化層114是經蝕刻製程得到並且同時介於遮蔽閘極106和第一頂部閘極108a之間、遮蔽閘極106和第二頂部閘極108b之間、第一頂部閘極108a和第二頂部閘極108b之間的氧化物結構。由於第一頂部閘極108a與第二頂部閘極108b各自具有上寬下窄的形狀,且較寬的部位遠離遮蔽閘極106、較窄的部位接近遮蔽閘極106。由於遮蔽閘極106、第一頂部閘極108a與第二頂部閘極108b通常是多晶矽,所以閘極間氧化層114又稱為IPO(inter-poly oxide)。第一頂部閘極108a與第二頂部閘極108b的截面積比傳統用回蝕刻形成在溝槽T兩側的多晶矽閘極要大,因此能有助於Rg(閘極阻值)的降低。
在一實施例中,第一頂部閘極108a接近溝槽T的側壁的表面為第一平面f1,第一頂部閘極108a遠離溝槽T的側壁的表面為第一斜面i1;第二頂部閘極108b接近溝槽T的側壁的表面為第 二平面f2,第二頂部閘極108b遠離溝槽T的側壁的表面為第二斜面i2。雖然圖1中的溝槽T的第一部分t1側壁顯示為平面,但是本發明並不限於此;在另一實施例中,溝槽T的整個側壁可能因為製程的關係而略微傾斜,則上述第一平面f1與第二平面f2也可能是略微傾斜的平面,但是這樣的變化仍可使第一頂部閘極108a具有上寬下窄的形狀以及使第二頂部閘極108b具有上寬下窄的形狀。而第一頂部閘極108a的底面b1以及第二頂部閘極的底面b2均為平面,但本發明並不限於此。
請再度參照圖1,第一頂部閘極108a與第二頂部閘極108b分別設置在溝槽T內的兩側,由於圖1是單一方向的剖面圖,所以實際上溝槽T若是沿另一方向延伸,則第一頂部閘極108a與第二頂部閘極108b也會在該方向上延伸成長條狀,遮蔽閘極106同樣也會在該方向上延伸成長條狀。另外,若是從平面圖來看,第一頂部閘極108a會與遮蔽閘極106有部分重疊;亦即,遮蔽閘極106於基板102的投影與第一頂部閘極108a於基板102的投影部分重疊。同樣地,遮蔽閘極106於基板102的投影與第二頂部閘極108b於基板102的投影有部分重疊。這樣的構造能使閘極阻抗Rg不致於過大。
在圖1中,分離閘溝槽式元件100還可包括體(body)區120與源極區122。在第一實施例中,體區120形成在磊晶層104內,且其深度與並與溝槽T的第一部分t1的範圍相近;源極區122則是形成在體區120內並接近磊晶層104的頂面104a,其中體區 120與源極區122具有不同導電性,例如體區120為P-區,源極區122為N+區。此外,可透過形成在介電層124內的接觸窗(contact)126將源極區122連至內連線(未繪示)。接觸窗126可穿過介電層124下方的閘極氧化層112、源極區122與一部份的體區120,且可在接觸窗126底部的區域再形成一個P+區(未繪示)。至於基板102的底部102b可設置汲極130,以構成一個溝槽式功率元件。
圖2是依照本發明的第二實施例的一種分離閘溝槽式元件的剖面示意圖,其中使用與第一實施例相同的元件符號來表示相同或近似的部分與構件,且相同或近似的部分與構件的相關內容也可參照第一實施例的內容,不再贅述。
請參照圖2,第二實施例的分離閘溝槽式元件200與第一實施例的差別在於,分離閘結構SG中的第一頂部閘極202a與第二頂部閘極202b的結構。第一頂部閘極202a與第二頂部閘極202b同樣具有上寬下窄的形狀,但是第一頂部閘極202a遠離T溝槽的側壁的表面是由第一曲面c1與第三平面f3構成,第二頂部閘極202b遠離溝槽T的側壁的表面是由第二曲面c2與第四平面f4構成。第一曲面c1位於第三平面f3上方,第二曲面c2位於第四平面f4上方。在一實施例中,第一曲面c1底部的切線與第三平面f3之間的夾角大於90度,第二曲面c2底部的切線與第四平面f4之間的夾角大於90度。
由於第二實施例的第一頂部閘極202a與第二頂部閘極 202b的截面積同樣比傳統用回蝕刻形成在溝槽T兩側的多晶矽閘極要大,因此能降低Rg。而且,遮蔽閘極106於基板102的投影與第一頂部閘極202a/第二頂部閘極202b於基板102的投影均有部分重疊,因此閘極阻抗Rg不致於過大。
圖3A至圖3K是依照本發明的第三實施例的一種分離閘溝槽式元件的製造流程剖面示意圖。
在圖3A中,基板300分為元件區30a和外圍區30b。第三實施例主要著重在元件區30a內的分離閘溝槽式元件的製作,且可同時製作外圍區30b內的溝槽式閘極結構。然而,本發明並不限於此。在另一實施例中,外圍區30b內的溝槽式閘極結構可以採用不同的方式製作。
請先參照圖3A,在基板300上形成磊晶層302,再在磊晶層302內形成溝槽T,所述溝槽T分為第一部分t1與第二部分t2,其中第二部分t2位於第一部分t1上方。形成溝槽T的方法例如先在磊晶層302的表面302a上形成氧化層與硬罩幕(未繪示),再利用微影蝕刻製程,露出預定形成溝槽T的磊晶層302表面302a,接著利用硬罩幕作為蝕刻罩幕,對磊晶層302進行乾蝕刻(非等向性蝕刻)以形成溝槽T。
然後,請參照圖3B,為了形成遮蔽閘極與遮蔽氧化層,可先在溝槽T的整個內表面共形地沉積遮蔽氧化層304。同時,遮蔽氧化層304也會沉積在磊晶層302的表面302a上。
隨後,請參照圖3C,在溝槽T內填滿導電材料306。導 電材料306的形成例如先全面沉積多晶矽,再對多晶矽進行全面回蝕刻,以去除溝槽T以外的多晶矽。
接著,請參照圖3D,先利用光阻層PR1覆蓋外圍區30b,以確保外圍區30b的導電材料306不受後續製程影響。去除溝槽T的第一部分t1以外的導電材料306,並露出位於第二部分t2中的遮蔽氧化層304。
然後,請參照圖3E,去除圖3D中露出的遮蔽氧化層304,以在溝槽T的第一部分t1形成遮蔽閘極308與遮蔽氧化層304’,其中遮蔽氧化層304’位於遮蔽閘極308與溝槽T之間並露出第二部分t2。
之後,請參照圖3F,在移除光阻層PR1之後,在溝槽T的第二部分t2內填滿氧化物Ox,其中氧化物Ox的形成方法例如利用高密度電漿(HDP)CVD沉積進行全面沉積。
然後,請參照圖3G,若是氧化物Ox如圖3F全面覆蓋元件區30a和外圍區30b,可先對氧化物Ox進行化學機械平坦化製程,再進行回蝕刻,以去除溝槽T以外的氧化物Ox。接著,在氧化物Ox上形成圖案化罩幕層310,並露出預定形成兩個溝道的部位。在一實施例中,圖案化罩幕層310是形成在遮蔽閘極308上方且其投影與遮蔽閘極308於基板300的投影重疊。此外,圖案化罩幕層310還可全面覆蓋外圍區30b,以確保外圍區30b的結構不受後續製程影響。
隨後,請參照圖3H,進行氧化物乾蝕刻,以在氧化物 Ox中形成具有上寬下窄輪廓的兩個溝道312a、312b,並露出溝槽T的部分的側壁。所述氧化物乾蝕刻是利用圖案化罩幕層310作為蝕刻罩幕,同時運用乾蝕刻的非等向性蝕刻特性向下蝕刻,形成具有斜面的溝道輪廓。
接著,請參照圖3I,先移除圖3H中所有的圖案化罩幕層310,再在圖3H中露出的側壁T表面形成閘極氧化層314,且閘極氧化層314可能同時形成於磊晶層302的表面302a與外圍區30b內的導電材料306表面。隨後,於磊晶層302上沉積一整層的導電材料316,如多晶矽。
然後,請參照圖3J,經過平坦化步驟,可在圖3H中的兩個溝道312a與312b內各自形成第一頂部閘極318a與第二頂部閘極318b,即可完成包含遮蔽閘極308、第一頂部閘極318a、第二頂部閘極318b、遮蔽氧化層304’、閘極氧化層314以及閘極間氧化層(氧化物Ox)的分離閘結構。之後,可在磊晶層302內形成體區320與源極區322,且其形成方法例如先以離子植入方式,從表面302a植入p型摻質形成P-體區320,再以離子植入方式,從表面302a植入n型摻質形成N+源極區322。同時,在外圍區30b內也有可能形成體區320與源極區322。
之後,請參照圖3K,可在圖3J的結構上先形成一整層介電層324,再於其中形成接觸窗326並穿過介電層324下方的閘極氧化層314、源極區322與一部份的體區320,其中接觸窗326的形成方法例如在介電層324形成之後,在介電層324上形成露出 預定形成接觸窗326的部位的圖案化光阻層(未繪示),再進行蝕刻形成穿過介電層324、閘極氧化層314、源極區322與部份體區320的開口326a,然後於開口326a中填入導電材料,即可形成接觸窗326。另外,在形成開口326a後以及填入上述導電材料之前,可以離子植入方式,從開口326a植入p型摻質,以在接觸窗326底部的區域預先形成P+區(未繪示)。之後,形成源極金屬層328連接元件區30a和外圍區30b的接觸窗326。外圍區30b內的導電材料306可通過源極金屬層328與元件區30a的源極區322電性連接,且在本實施例中,遮蔽閘極308與外圍區30b內的導電材料306是同一結構,彼此相連。
除了第三實施例的以上流程,圖3H還可以改用以下步驟。
首先,請參照圖4A,在氧化物Ox上形成圖案化罩幕層310,並露出預定形成溝道的部位之後,可先進行氧化物濕蝕刻,以形成具有曲面的上溝道400a,其中此處的氧化物濕蝕刻例如是使用緩衝(Buffered)氫氟酸(HF)或稀釋(Dilute)HF作為蝕刻劑進行的蝕刻。由於濕蝕刻是等向性蝕刻,所以上溝道400a的範圍會往圖案化罩幕層310底下擴張,但兩個上溝道400a之間會有一預定間距。
接著,請參照圖4B,進行氧化物乾蝕刻,以形成具有平面的下溝道400b,其中氧化物乾蝕刻同樣是利用圖案化罩幕層310作為蝕刻罩幕,因此下溝道400b的截面形狀變化不大,而得到由 下溝道400b與上溝道400a組成的上寬下窄的溝道,所以後續遵循圖3I至圖3J的步驟,即可得到如圖2的第一頂部閘極202a與第二頂部閘極202b。
綜上所述,本發明的方法是先在閘極間氧化層形成具有上寬下窄輪廓的兩個溝道,再於其中沉積多晶矽,以形成上寬下窄的閘極,因此能增加閘極的整體截面積,從而降低閘極阻值,同時因為分離閘溝槽式元件的頂部閘極被分為兩個,所以可減少閘源極電容,從而降低切換損耗。
雖然本發明已以實施例揭露如上,然其並非用以限定本發明,任何所屬技術領域中具有通常知識者,在不脫離本發明的精神和範圍內,當可作些許的更動與潤飾,故本發明的保護範圍當視後附的申請專利範圍所界定者為準。
100:分離閘溝槽式元件
102:基板
102b:底部
104:磊晶層
104a:頂面
106:遮蔽閘極
108a:第一頂部閘極
108b:第二頂部閘極
110:遮蔽氧化層
112:閘極氧化層
114:閘極間氧化層
120:體區
122:源極區
124:介電層
126:接觸窗
130:汲極
b1、b2:底面
f1:第一平面
f2:第二平面
i1:第一斜面
i2:第二斜面
SG:分離閘結構
t1:第一部分
t2:第二部分
T:溝槽

Claims (6)

  1. 一種分離閘溝槽式元件,包括:基板;磊晶層,形成於所述基板上,且所述磊晶層具有溝槽;以及分離閘結構,設置於所述溝槽內,其中所述分離閘結構包括:遮蔽閘極,位於所述溝槽內部;第一頂部閘極與第二頂部閘極,分別設置在所述遮蔽閘極上方,其中所述第一頂部閘極與所述第二頂部閘極各自具有上寬下窄的形狀;閘極氧化層,位於所述第一頂部閘極與所述溝槽之間以及位於所述第二頂部閘極與所述溝槽之間;遮蔽氧化層,位於所述遮蔽閘極與所述溝槽之間;以及閘極間氧化層位於所述遮蔽閘極、所述第一頂部閘極與所述第二頂部閘極之間,其中所述第一頂部閘極接近所述溝槽的側壁的表面為第一平面,所述第一頂部閘極遠離所述溝槽的側壁的表面是由第一曲面與第三平面構成,且所述第一曲面位於所述第三平面上方,所述第二頂部閘極接近所述溝槽的側壁的表面為第二平面,所述第二頂部閘極遠離所述溝槽的側壁的表面是由第二曲面與第四平面構成,且所述第二曲面位於所述第四平面上方。
  2. 如請求項1所述的分離閘溝槽式元件,其中所述遮蔽閘極於所述基板的投影與所述第一頂部閘極於所述基板的投影部 分重疊,且所述遮蔽閘極於所述基板的所述投影與所述第二頂部閘極於所述基板的投影部分重疊。
  3. 如請求項1所述的分離閘溝槽式元件,其中所述第一頂部閘極的底面以及所述第二頂部閘極的底面均為平面。
  4. 一種分離閘溝槽式元件的製造方法,包括:在基板上形成磊晶層;在所述磊晶層內形成溝槽,所述溝槽分為第一部分與第二部分,其中所述第二部分位於所述第一部分上方;在所述溝槽的所述第一部分形成遮蔽閘極與遮蔽氧化層,其中所述遮蔽氧化層位於所述遮蔽閘極與所述溝槽之間並露出所述第二部分;在所述溝槽的所述第二部分內填滿氧化物;在所述氧化物中形成具有上寬下窄輪廓的兩個溝道,並露出所述溝槽的部分的側壁;在露出的所述側壁表面形成閘極氧化層;以及在所述兩個溝道內各自形成第一頂部閘極與第二頂部閘極,其中形成所述兩個溝道的方法包括:在所述氧化物上形成圖案化罩幕層,並露出預定形成所述兩個溝道的部位;進行氧化物濕蝕刻,以形成具有曲面的上溝道;以及進行氧化物乾蝕刻,以形成具有平面的下溝道,其中所述下溝道與所述上溝道組成所述兩個溝道。
  5. 如請求項4所述的分離閘溝槽式元件的製造方法,其中所述圖案化罩幕層形成在所述遮蔽閘極上方且其投影與所述遮蔽閘極於所述基板的投影重疊。
  6. 如請求項4所述的分離閘溝槽式元件的製造方法,其中形成所述遮蔽閘極與所述遮蔽氧化層的方法包括:在所述溝槽的整個內表面共形地沉積遮蔽氧化層;在所述溝槽內填滿導電材料;去除所述第一部分以外的所述導電材料,並露出位於所述第二部分中的所述遮蔽氧化層;以及去除露出的所述遮蔽氧化層。
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI850794B (zh) 2022-10-12 2024-08-01 杰力科技股份有限公司 分離閘溝槽式元件及其製造方法
CN118571942A (zh) * 2024-07-31 2024-08-30 珠海格力电子元器件有限公司 沟槽mosfet器件及其制备方法

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI577010B (zh) * 2016-05-18 2017-04-01 杰力科技股份有限公司 功率金氧半導體場效電晶體

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8546893B2 (en) 2010-01-12 2013-10-01 Mohamed N. Darwish Devices, components and methods combining trench field plates with immobile electrostatic charge
US8816431B2 (en) 2012-03-09 2014-08-26 Fairchild Semiconductor Corporation Shielded gate MOSFET device with a funnel-shaped trench
TWI615889B (zh) 2016-05-18 2018-02-21 杰力科技股份有限公司 功率金氧半導體場效電晶體的製造方法
US10211333B2 (en) 2017-04-26 2019-02-19 Alpha And Omega Semiconductor (Cayman) Ltd. Scalable SGT structure with improved FOM
US11289596B2 (en) 2019-02-25 2022-03-29 Maxpower Semiconductor, Inc. Split gate power device and its method of fabrication
CN109888003A (zh) 2019-03-12 2019-06-14 电子科技大学 一种分离栅增强的功率mos器件
TW202038470A (zh) * 2019-04-10 2020-10-16 台灣茂矽電子股份有限公司 金氧半場效電晶體及其製造方法
US20210028305A1 (en) 2019-07-22 2021-01-28 Nami MOS CO., LTD. Trench mosfets with oxide charge balance region in active area and junction charge balance region in termination area
US20210320202A1 (en) * 2020-04-10 2021-10-14 Nami MOS CO., LTD. Super Shielded Gate Trench MOSFET Having Superjunction Structure
CN111524976B (zh) * 2020-04-28 2021-08-17 电子科技大学 一种低栅电荷的功率mos器件及其制造方法
US11380787B2 (en) 2020-05-08 2022-07-05 Nami Mos Co, Ltd Shielded gate trench MOSFET integrated with super barrier rectifier having short channel
US20210384346A1 (en) 2020-06-03 2021-12-09 Nami MOS CO., LTD. Shielded gate trench mosfet having super junction surrounding lower portion of trenched gates
US11444164B2 (en) 2020-11-09 2022-09-13 Nami MOS CO., LTD. Shielded gate trench MOSFET having improved specific on-resistance structures
TWM620290U (zh) 2021-08-26 2021-11-21 美商麥斯功率半導體股份有限公司 整合型溝道分離式功率元件
CN216980571U (zh) * 2021-12-17 2022-07-15 无锡市捷瑞微电子有限公司 一种分裂栅mos器件
CN114496762A (zh) 2022-04-13 2022-05-13 杭州芯迈半导体技术有限公司 一种制造沟槽mosfet的方法
TWI850794B (zh) 2022-10-12 2024-08-01 杰力科技股份有限公司 分離閘溝槽式元件及其製造方法

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI577010B (zh) * 2016-05-18 2017-04-01 杰力科技股份有限公司 功率金氧半導體場效電晶體

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US12414351B2 (en) 2025-09-09
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