[go: up one dir, main page]

CN109004033B - 氮极性iii族/氮化物磊晶结构及其主动元件与其积体化的极性反转制作方法 - Google Patents

氮极性iii族/氮化物磊晶结构及其主动元件与其积体化的极性反转制作方法 Download PDF

Info

Publication number
CN109004033B
CN109004033B CN201810534618.4A CN201810534618A CN109004033B CN 109004033 B CN109004033 B CN 109004033B CN 201810534618 A CN201810534618 A CN 201810534618A CN 109004033 B CN109004033 B CN 109004033B
Authority
CN
China
Prior art keywords
metal
layer
gallium nitride
gan
gallium
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
CN201810534618.4A
Other languages
English (en)
Other versions
CN109004033A (zh
Inventor
黄知澍
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Individual
Original Assignee
Individual
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Individual filed Critical Individual
Publication of CN109004033A publication Critical patent/CN109004033A/zh
Application granted granted Critical
Publication of CN109004033B publication Critical patent/CN109004033B/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/40—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels
    • H10D30/47—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels having 2D charge carrier gas channels, e.g. nanoribbon FETs or high electron mobility transistors [HEMT]
    • H10D30/471—High electron mobility transistors [HEMT] or high hole mobility transistors [HHMT]
    • H10D30/475—High electron mobility transistors [HEMT] or high hole mobility transistors [HHMT] having wider bandgap layer formed on top of lower bandgap active layer, e.g. undoped barrier HEMTs such as i-AlGaN/GaN HEMTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/674—Thin-film transistors [TFT] characterised by the active materials
    • H10D30/675—Group III-V materials, Group II-VI materials, Group IV-VI materials, selenium or tellurium
    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B25/00—Single-crystal growth by chemical reaction of reactive gases, e.g. chemical vapour-deposition growth
    • C30B25/02—Epitaxial-layer growth
    • C30B25/18—Epitaxial-layer growth characterised by the substrate
    • C30B25/183—Epitaxial-layer growth characterised by the substrate being provided with a buffer layer, e.g. a lattice matching layer
    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B29/00—Single crystals or homogeneous polycrystalline material with defined structure characterised by the material or by their shape
    • C30B29/10—Inorganic compounds or compositions
    • C30B29/40—AIIIBV compounds wherein A is B, Al, Ga, In or Tl and B is N, P, As, Sb or Bi
    • C30B29/403—AIII-nitrides
    • C30B29/406—Gallium nitride
    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B31/00—Diffusion or doping processes for single crystals or homogeneous polycrystalline material with defined structure; Apparatus therefor
    • C30B31/20—Doping by irradiation with electromagnetic waves or by particle radiation
    • C30B31/22—Doping by irradiation with electromagnetic waves or by particle radiation by ion-implantation
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/015—Manufacture or treatment of FETs having heterojunction interface channels or heterojunction gate electrodes, e.g. HEMT
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/40—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels
    • H10D30/47—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels having 2D charge carrier gas channels, e.g. nanoribbon FETs or high electron mobility transistors [HEMT]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/40—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels
    • H10D30/47—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels having 2D charge carrier gas channels, e.g. nanoribbon FETs or high electron mobility transistors [HEMT]
    • H10D30/471—High electron mobility transistors [HEMT] or high hole mobility transistors [HHMT]
    • H10D30/473—High electron mobility transistors [HEMT] or high hole mobility transistors [HHMT] having confinement of carriers by multiple heterojunctions, e.g. quantum well HEMT
    • H10D30/4732—High electron mobility transistors [HEMT] or high hole mobility transistors [HHMT] having confinement of carriers by multiple heterojunctions, e.g. quantum well HEMT using Group III-V semiconductor material
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/6729—Thin-film transistors [TFT] characterised by the electrodes
    • H10D30/6737—Thin-film transistors [TFT] characterised by the electrodes characterised by the electrode materials
    • H10D30/6738—Schottky barrier electrodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
    • H10D62/85—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group III-V materials, e.g. GaAs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
    • H10D62/85—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group III-V materials, e.g. GaAs
    • H10D62/854—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group III-V materials, e.g. GaAs further characterised by the dopants
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/60—Electrodes characterised by their materials
    • H10D64/64—Electrodes comprising a Schottky barrier to a semiconductor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D8/00—Diodes
    • H10D8/60—Schottky-barrier diodes 
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/02—Manufacture or treatment characterised by using material-based technologies
    • H10D84/05—Manufacture or treatment characterised by using material-based technologies using Group III-V technology
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
    • H10D84/811—Combinations of field-effect devices and one or more diodes, capacitors or resistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
    • H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
    • H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
    • H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
    • H10D84/84—Combinations of enhancement-mode IGFETs and depletion-mode IGFETs
    • H10W70/614—
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/40—Crystalline structures
    • H10D62/405—Orientations of crystalline planes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
    • H10D62/85—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group III-V materials, e.g. GaAs
    • H10D62/8503—Nitride Group III-V materials, e.g. AlN or GaN
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/111—Field plates
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions 
    • H10D64/23—Electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. sources, drains, anodes or cathodes
    • H10D64/251—Source or drain electrodes for field-effect devices
    • H10D64/256—Source or drain electrodes for field-effect devices for lateral devices wherein the source or drain electrodes are recessed in semiconductor bodies
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
    • H10D84/811—Combinations of field-effect devices and one or more diodes, capacitors or resistors
    • H10D84/813—Combinations of field-effect devices and capacitor only

Landscapes

  • Chemical & Material Sciences (AREA)
  • Engineering & Computer Science (AREA)
  • Materials Engineering (AREA)
  • Metallurgy (AREA)
  • Organic Chemistry (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Physics & Mathematics (AREA)
  • Inorganic Chemistry (AREA)
  • General Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Electromagnetism (AREA)
  • Junction Field-Effect Transistors (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)

Abstract

本发明是关于一种氮极性III族/氮化物磊晶结构及其主动元件与其制作方法。在元件设计上藉由氟离子结构使氮极性III族/氮化物磊晶结构内的二维电子气在氟离子结构下方处能呈现空乏状态，此时二维电子气位于氮化镓通道层与该氮化镓铝(y)层的接面处；尔后，藉由上述结构制作出氮化镓加强型氮化镓铝/氮化镓高速电子迁移率晶体管、混合型萧特基位障二极管或混合型元件，此时，经过极性反转制程步骤(也就是绝缘保护介电层所产生的应力)后，二维电子气从该氮化镓通道层与该氮化镓铝(y)层的接面处上升至该氮化镓通道层与该氮化镓铝(x)层的接面处。

Description

氮极性III族/氮化物磊晶结构及其主动元件与其积体化的极 性反转制作方法
技术领域
本发明是关于一种磊晶结构，特别是关于一种氮极性III族/氮化物半导体系列成长的磊晶结构，其好处是氮化镓铝(x)层(i-Al(x)GaN)在氮极性成长下会有较少的缺陷，藉由本发明利用制程的方式，也就是利用绝缘保护介电层所产生的应力，将氮极性反转为镓极性使得二维电子气(2-DEG)从氮化镓/氮化镓铝(y)(iGaN/i-Al(y)GaN)接口的氮化镓通道层(iGaN channel layer)内转至氮化镓铝(x)/氮化镓(i-Al(x)GaN/iGaN)的氮化镓通道层内，除了得到较低的氮化镓铝(x)表面缺陷(i-Al(x)GaN surface traps)外，原本的氮化镓铝(y)正好可以阻挡缓冲层的缺陷(Buffer Traps)的电子进入通道层(channel layer)进而降低电流崩塌效应(Current Collapse)的问题的崭新的主动元件与其积体化的制作方法。
背景技术
在过去的习知技艺中，以磊晶结构来达到加强型氮化镓铝/氮化镓高速电子迁移率晶体管(E-Mode AlGaN/GaN HEMT)最常见的方式就是1.镓极性P型氮化镓栅极加强型氮化镓铝/氮化镓高速电子迁移率晶体管結構(Ga-Face P-GaN Gate E-Mode HEMTstructure)、2.氮极性加强型氮化镓铝/氮化镓高速电子迁移率晶体管結構(N-Face Al(x)GaN Gate E-Mode HEMT structure)，但正如两者元件的命名方式就可知只有閘極(Gate)的区域会保留P型氮化镓或氮化镓铝(x)。
最常见的制程方式就是在传统的空乏型氮化镓铝/氮化镓高速电子迁移率晶体管(D-Mode AlGaN/GaNHEMT)磊晶结构上额外成长一层P型氮化镓层，之后再将閘極区域以外的P型氮化镓以干式蚀刻的方式蚀刻掉，并尽量保持下一层氮化镓铝(AlGaN)磊晶层厚度的完整性，因为当下一层氮化镓铝磊晶层被蚀刻掉太多的话会连带造成镓极性P型氮化镓閘極加强型高速电子迁移率晶体管結構的氮化镓铝/氮化镓接口的二维电子气无法形成。因此，以干式蚀刻的方式其实难度很高因为:1.蚀刻深度难掌控、2.磊芯片上每一个磊晶层的厚度还是会有不均匀的；此外，此磊晶结构与一般空乏型氮化镓铝/氮化镓高速电子迁移率晶体管磊晶结构皆有电流崩塌效应(Current Collapse)的问题必须去解决，例如：缓冲层的缺陷(Buffer Traps)及表面缺陷(Surface Traps)。
有鉴于此，本发明针对上述的缺失，提出一种崭新的氮极性III族/氮化物磊晶结构与以及利用该磊晶结构的极性反转后所形成的主动元件与其积体化的制作方法。
发明内容
本发明的主要目的在于提供一种崭新的氮极性III族/氮化物磊晶结构与利用该磊晶结构所形成的主动元件与其积体化的极性反转制作方法，以解决磊晶结构在高速电子迁移率晶体管所遇到的制程瓶颈，并且本发明的氮极性III族/氮化物磊晶结构基板上在极性反转制程后可一次性形成数种能够在高电压高速操作的主动元件。
本发明的另一目的在于藉由一氟离子结构使氮极性III族/氮化物磊晶结构在主动区氮化镓铝/氮化镓/氮化镓铝(AlGaN/GaN/AlGaN)极性反转之后的二维电子气(2-DEG)在氟离子结构下方处能呈现空乏状态，以制作出氮化镓加强型氮化镓铝/氮化镓(AlGaN/GaN)高速电子迁移率晶体管、混合型萧特基位障二极管或混合型强型氮化镓铝/氮化镓高速电子迁移率晶体管等元件。
为达上述目的，本发明提出一种氮极性的氮化镓铝/氮化镓磊晶结构，其包含有一基底；一位于基底上的氮化镓高阻值层(碳掺杂)(i-GaN(C-doped))；一位于氮化镓高阻值层上的氮化镓铝(y)层(i-Al(y)GaN)；一位于氮化镓铝(y)层上的氮化镓通道层(i-GaNChannel)；一位于氮化镓通道层上的氮化镓铝(x)层(i-Al(x)GaN)；一位于氮化镓铝(x)层内的氟离子(F-)结构；以及一位于氟离子结构上的第一栅极绝缘介电层，其中该x＝0.1-0.3，该y＝0.05-0.75。
本发明更提出数种使用该氮极性的氮化镓铝/氮化镓磊晶结构所制得的具有氟离子结构的高速电子迁移率晶体管及萧特基位障二极管元件，与其积体化的制作方法。
附图说明
图1A，其为本发明所设计的氮极性氮化镓铝/氮化镓-高速电子迁移率晶体管磊晶结构的第一结构图；
图1B，其为本发明所设计的氮极性氮化镓铝/氮化镓-高速电子迁移率晶体管磊晶结构的第二结构图；
图2A，其为本发明的氮化镓氮极性反转氮化镓铝/氮化镓萧特基位障二极管的第一结构图；
图2B，其为本发明的氮化镓氮极性反转氮化镓铝/氮化镓萧特基位障二极管的第二结构图；
图2C，其为本发明的氮化镓氮极性反转氮化镓铝/氮化镓萧特基位障二极管的俯视图；
图3A，其为本发明的氟离子注入加强型氮极性反转氮化镓铝/氮化镓高速电子迁移率晶体管的第一结构示意图；
图3B，其为本发明的氟离子注入加强型氮极性反转氮化镓铝/氮化镓高速电子迁移率晶体管的第二结构示意图；
图3C，其为本发明的氟离子注入加强型氮极性反转氮化镓铝/氮化镓高速电子迁移率晶体管的俯视图；
图4A，其为本发明的氮极性氮化镓铝/氮化镓磊晶结构上形成源极欧姆接触电极及漏极欧姆接触电极的示意图；
图4B-1，其为本发明的元件隔离制程的第一实施例的示意图；
图4B-2，其为本发明的元件隔离制程的第二实施例的示意图；
图4C-1，其为图4B-1结构上形成氟离子结构的示意图；
图4C-2，其为图4B-2结构上形成氟离子结构的示意图；
图4D-1，其为图4C-1结构上形成第一栅极绝缘介电层的示意图；
图4D-2，其为图4C-2结构上形成第一栅极绝缘介电层的示意图；
图4E-1，其为图4D-1结构上形成第一栅极电极金属、源极连接金属与漏极连接金属的示意图；
图4E-2，其为图4D-2结构上形成第一栅极电极金属、源极连接金属与漏极连接金属的示意图；
图5A，其为本发明的加强型氮极性反转氮化镓铝/氮化镓高速电子迁移率晶体管串接空乏型氮极性反转不具有栅极绝缘介电层氮化镓铝/氮化镓高速电子迁移率晶体管的混合型加强型氮极性反转氮化镓铝/氮化镓高速电子迁移率晶体管的第一结构图；
图5B，其为本发明的加强型氮极性反转氮化镓铝/氮化镓高速电子迁移率晶体管串接空乏型氮极性反转不具有栅极绝缘介电层氮化镓铝/氮化镓高速电子迁移率晶体管的混合型加强型氮极性反转氮化镓铝/氮化镓高速电子迁移率晶体管的第二结构图；
图5C，其为本发明的加强型氮极性反转氮化镓铝/氮化镓高速电子迁移率晶体管串接空乏型氮极性反转不具有栅极绝缘介电层氮化镓铝/氮化镓高速电子迁移率晶体管的混合型加强型氮极性反转氮化镓铝/氮化镓高电子迁移率晶体管的俯视图；
图5D，其为本发明的加强型氮极性反转氮化镓铝/氮化镓高速电子迁移率晶体管串接空乏型氮极性反转不具有栅极绝缘介电层氮化镓铝/氮化镓高速电子迁移率晶体管的混合型加强型氮极性反转氮化镓铝/氮化镓高电子迁移率晶体管的等效电路图；
图5D-1，其为传统的Ga-face HEMT结构的所有存在会造成电流崩塌效应的各种缺陷分布图；
图5D-2，其为Ga-face及氮极性GaN成长在一基板的示意图；
图6A，其为本发明的氮化镓铝/氮化镓磊晶结构上形成源极欧姆接触电极及漏极欧姆接触电极的示意图；
图6B-1，其为本发明的元件隔离制程的第一实施例的示意图；
图6B-2，其为本发明的元件隔离制程的第二实施例的示意图；
图6C-1，其为本发明的图6B-1的结构形成氟离子结构的示意图；
图6C-2，其为本发明的图6B-2的结构形成氟离子结构的示意图；
图6D-1，其为本发明的图6C-1的结构形成栅极氧化层的示意图；
图6D-2，其为本发明的图6C-2的结构形成栅极氧化层的示意图；
图6E-1，其为本发明的图6D-1的结构形成栅极电极金属与连接金属的示意图；
图6E-2，其为本发明的图6D-2的结构形成栅极电极金属与连接金属的示意图；
图7A，其为本发明的加强型氮极性反转氮化镓铝/氮化镓高速电子迁移率晶体管串接空乏型氮极性反转具有栅极绝缘介电层氮化镓铝/氮化镓高速电子迁移率晶体管的混合型加强型氮极性反转氮化镓铝/氮化镓高速电子迁移率晶体管的第一结构图；
图7B，其为本发明的加强型氮极性反转氮化镓铝/氮化镓高速电子迁移率晶体管串接空乏型氮极性反转具有栅极绝缘介电层氮化镓铝/氮化镓高速电子迁移率晶体管的混合型加强型氮极性反转氮化镓铝/氮化镓高速电子迁移率晶体管的第二结构图；
图7C，其为本发明的加强型氮极性反转氮化镓铝/氮化镓高速电子迁移率晶体管串接空乏型氮极性反转具有栅极绝缘介电层氮化镓铝/氮化镓高速电子迁移率晶体管的混合型加强型氮极性反转氮化镓铝/氮化镓高速电子迁移率晶体管的俯视图；
图7D，其为本发明的加强型氮极性反转氮化镓铝/氮化镓高速电子迁移率晶体管串接空乏型氮极性反转具有栅极绝缘介电层氮化镓铝/氮化镓高速电子迁移率晶体管的混合型加强型氮极性反转氮化镓铝/氮化镓高速电子迁移率晶体管的等效电路图；
图8A，其为本发明的氮化镓铝/氮化镓磊晶结构上形成源极欧姆接触电极及漏极欧姆接触电极的示意图；
图8A-1，其为本发明的元件隔离制程的第一实施例的示意图；
图8A-2，其为本发明的元件隔离制程的第二实施例的示意图；
图8B-1，其为本发明的图8A-1的结构形成氟离子结构与栅极氧化层的示意图；
图8B-2，其为本发明的图8A-2的结构形成氟离子结构与栅极氧化层的示意图；
图8C-1，其为本发明的图8B-1的结构形成栅极电极金属与连接金属的示意图；
图8C-2，其为本发明的图8B-2的结构形成栅极电极金属与连接金属的示意图；
图9A-1，其为本发明的加强型氮极性反转氮化镓铝/氮化镓高速电子迁移率晶体管串接一氮化镓铝/氮化镓萧特基位障二极管(SBD)的混合型萧特基位障二极管的第一结构图；
图9A-2，其为本发明的加强型氮极性反转氮化镓铝/氮化镓高速电子迁移率晶体管串接氮化镓铝/氮化镓萧特基位障二极管(SBD)的混合型萧特基位障二极管的第二结构图；
图9B，其为本发明的加强型氮极性反转氮化镓铝/氮化镓高速电子迁移率晶体管串接氮化镓铝/氮化镓萧特基位障二极管(SBD)的混合型萧特基位障二极管的俯视图。
图9C，其为本发明的加强型氮极性反转氮化镓铝/氮化镓高速电子迁移率晶体管串接氮化镓铝/氮化镓萧特基位障二极管(SBD)的混合型萧特基位障二极管的等效电路图。
图10A-1，其为本发明的空乏型氮极性反转氮化镓铝/氮化镓高速电子迁移率晶体管串接一氮化镓铝/氮化镓萧特基位障二极管(SBD)的混合型萧特基位障二极管的第一结构图；
图10A-2，其为本发明的空乏型氮极性反转氮化镓铝/氮化镓高速电子迁移率晶体管串接氮化镓铝/氮化镓萧特基位障二极管(SBD)的混合型萧特基位障二极管的第二结构图；
图10B，其为本发明的空乏型氮极性反转氮化镓铝/氮化镓高速电子迁移率晶体管串接氮化镓铝/氮化镓萧特基位障二极管(SBD)的混合型萧特基位障二极管的俯视图。
图10C，其为本发明的空乏型氮极性反转氮化镓铝/氮化镓高速电子迁移率晶体管串接氮化镓铝/氮化镓萧特基位障二极管(SBD)的混合型萧特基位障二极管的等效电路图。
【图号对照说明】
1 磊晶结构
11 硅基底
12 具有碳參雜之緩衝層
13 氮化镓高阻值层
14 氮化镓铝(y)层
15 氮化镓通道层
150 二维电子气
16 氮化镓铝(x)层
160 氟离子结构
2 磊晶结构
21 铝氮镓缓冲层
30 第一源极电极金属
31 第一漏极电极金属
32 第二源极电极金属
33 第二漏极电极金属
34 阴极电极金属
40 离子布植
41 离子布植
42 干式蚀刻
43 干式蚀刻
44 离子布植
45 离子布植
46 干式蚀刻
47 干式蚀刻
50 第一栅极绝缘介电层
51 侧向电容
52 侧向电容
53 第二栅极绝缘介电层
60 第一栅极电极金属
601 栅极电极连接金属
61 第一源极电极连接金属
62 第一漏极电极连接金属
63 第二栅极电极金属
64 第二源极电极连接金属
65 第二漏极电极连接金属
66 阴极电极连接金属
67 第一栅极电极连接金属
68 第一阳极电极
681 第一阳极电极(68)连接金属
682 第一阳极电极打线区域
70 绝缘保护介电层
80 第一栅极电极打线区域
81 阴极电极打线区域
82 源极电极打线区域
83 漏极电极打线区域
90 阳极(含阳极电极金属)
901 阳极电极金属
91 阴极
92 阳极场板绝缘介电层
93 阴极金属
AA’ 剖面线
D 漏极
G 栅极
L1 左侧区域
R1 右侧区域
S 源极
具体实施方式
为了使本发明的结构特征及所达成的功效有更进一步的了解与认识，特用较佳的实施例及配合详细的说明，说明如下：
如图1A所示，其为本发明所设计的氮极性氮化镓铝/氮化镓高速电子迁移率晶体管(N-face AlGaN/GaN-HEMT)磊晶结构1的第一结构图。此磊晶结构1依序包含有一硅基底(Silicon Substrate)11、一具有碳參雜之緩衝層(Buffer layer(C-doped))12，一氮化镓高阻值层(碳掺杂)(i-GaN layer(C-doped))13，一氮化镓铝(y)层(i-Al(y)GaN layer)14，一氮化镓通道层(iGaN channel layer)15，以及一氮化镓铝(x)层(iAl(x)GaN)16，此磊晶结构具有氮化镓铝(y)层14，此磊晶层(i-Al(y)GaN 14)在主动区(氮化镓铝/氮化镓/AlGaN)极性反转制程之后，主要的功用是阻挡缓冲层的缺陷(Buffer Trap)的电子进入通道層(Channel Layer)(氮化镓通道层(iGaN channel layer)15)进而降低元件电流崩塌(Current Collapse)的现象。如下图1B所示，为本发明所设计的氮极性氮化镓铝/氮化镓高速电子迁移率晶体管磊晶结构2的第二结构图，主要是考虑氮化镓铝(y)层14直接成长在氮化镓高阻值层(碳掺杂)13会有过大的晶格不匹配问题，因此加入铝氮镓缓冲层(i-Al(z)GaN Grading Buffer Layer)21，Z＝0.01-0.75。
请参阅图2A，其为本发明的氮化镓铝/氮化镓萧特基位障二极管的第一结构图。如图所示，本发明利用氟离子(F-)植入以“氟离子结构160”成长在图1A(或图1B)的氮极性氮化镓铝/氮化镓磊晶结构1。由于有成长氟离子结构160的区域，其下方的二维电子气150会被空乏掉，因此氮化镓氮化镓铝/氮化镓萧特基位障二极管可以利用被空乏掉的二维电子气来减低在电路应用上当成受逆向偏压时所产生的逆向漏电流，并且同时增加逆向崩溃电压。请参阅图2B，其为本发明的氮化镓铝/氮化镓萧特基位障二极管的第二结构图。图2B与图2A差异在于2A图为利用多重能量破坏性离子布植(Ion-Implant)40、41方式完成萧特基位障二极管(SBD)的元件隔离(Device Isolation)，图2B为利用干式蚀刻(Dry etching)42、43的方式，蚀刻氮极性氮化镓铝/氮化镓磊晶结构1的氮化镓铝(x)层16、氮化镓通道层15及氮化镓铝(y)层14以及部分的氮化镓高阻值层13来完成萧特基位障二极管(SBD)的元件隔离(Device Isolation)。
请参阅图2C，其为本发明的氮化镓铝/氮化镓萧特基位障二极管的俯视图。如图所示，图2C仅绘出第一栅极电极金属(于SBD可以称为阳极电极金属)68上方的绝缘保护介电层70。再者，以俯视图来看，制作萧特基位障二极管时会同时制作第一阳极电极(68)连接金属681(具有第一阳极电极打线区域682)、阴极电极连接金属66具有阴极电极打线区域81)。
第1A及1B图的结构更可以用于制作实施例一:氟离子注入加强型氮极性反转氮化镓铝/氮化镓高速电子迁移率晶体管。
如图3A所示，其为本发明的氟离子注入氮化镓铝(x)层16内，在极性反转制程(也就是绝缘保护介电层所产生的应力)后，形成加强型氮极性反转氮化镓铝/氮化镓高速电子迁移率晶体管第一结构示意图。如图所示，本发明的加强型氮极性反转氮化镓铝/氮化镓高速电子迁移率晶体管的特征在于包含有本发明所设计的氮极性氮化镓铝/氮化镓磊晶结构1(或2)；以及一氟离子结构160，其位于氮化镓铝(x)层16内，其中二维电子气150虽形成在氮化镓铝(x)层16/氮化镓通道层15接面的氮化镓通道层15内，但因为氟离子结构160的存在，使得位于氮化镓通道层15内的二维电子气150位于氟离子结构160下方处将是呈现空乏状态，最后则是利用绝缘保护介电层70所产生的应力将主动区(氮化镓铝(x)/氮化镓/氮化镓铝(y))从氮极性反转成镓极性(Ga-face)。这也就是为何图3A的二维电子气150在制程完成之后是位于氮化镓铝(x)/氮化镓接口处的氮化镓通道层15内，因为原本的氮极性已反转成镓极性。
本发明的加强型氮极性反转氮化镓铝/氮化镓高速电子迁移率晶体管的结构，于氮极性氮化镓铝/氮化镓磊晶结构1上形成有一第一源极欧姆接触电极(即第一源极电极金属)30与一第一漏极欧姆接触电极(即第一漏极电极金属)31，且分设于氮极性氮化镓铝/氮化镓磊晶结构1的氮化镓铝(x)层16的表面，之后经由氟离子注入后形成氟离子结构160，在来就是在氟离子结构160上形成一第一栅极绝缘介电层50，并且位于其上形成一第一栅极金属60，并且同步形成与第一源极欧姆接触电极30及第一漏极欧姆接触电极31连接的源极电极连接金属61、漏极电极连接金属62与门极电极连接金属601等，其中图号61、62、601皆属于与图号60的相同金属层，但为了方便示意则以不同图号61、62、601表示各电极的连接金属，之后则是在整个磊芯片表面附盖一层绝缘保护介电层70，并且利用绝缘保护介电层70所产生的应力使得主动区(氮化镓铝(x)层16/氮化镓通道层15/氮化镓铝(y)层14)的极性由氮极性转镓极性使得二维电子气150由氮化镓通道层15/氮化镓铝(y)14接口的氮化镓通道层15内移动至氮化镓铝(x)层16/氮化镓通道层15接口的氮化镓通道层15内，最后则是在绝缘保护介电层70上蚀刻出源极、漏极与门极的打线区域以及磊芯片上元件与元件之间的切割道。另外图3B同样是本发明的氟离子注入加强型氮极性反转氮化镓铝/氮化镓高速电子迁移率晶体管的第二结构示意图，其与图3A的差异同样是在利用多重能量破坏性离子布植(Ion-Implant)40、41方式或是利用干式蚀刻(Dry etching)42、43方式的差异。
参阅图3C，其为本发明的氟离子注入加强型氮极性反转氮化镓铝/氮化镓高速电子迁移率晶体管的俯视图。如图所示，图3C与图2C差异在于一个为高速电子迁移率晶体管而另一个为萧特基位障二极管，所以，图3C具有第一栅极电极打线区域80、一源极电极打线区域82与一漏极电极打线区域83，而图2C的第一栅极电极打线区域80与阴极打线区域81。再者，图3C同样可以看到氮化镓铝(x)层16、第一源极电极金属30、第一漏极电极金属31、一第一栅极绝缘介电层50、第一栅极电极金属60、第一源极电极连接金属61与第一漏极电极连接金属62的位置。
以下是此实施例一的制作方法，但并不因此拘限本实施例仅可以此方式制作，而其金属线路布局方式也是如此。
请参阅图4A，其为本发明的氮极性氮化镓铝/氮化镓磊晶结构上形成源极欧姆接触电极及漏极欧姆接触电极的示意图。步骤S11:形成源极欧姆接触电极30以及漏极欧姆接触电极31。此步骤利用金属蒸镀的方式，于氮极性氮化镓铝/氮化镓磊晶结构1上镀上金属层，例如一般为钛/铝/钛/金(Ti/Al/Ti/Au)或钛/铝/镍/金(Ti/Al/Ni/Au)所组成的金属层，再利用金属掀离的方式将所镀上的金属层图案化为所设定的图形，以形成位于磊芯片(氮极性氮化镓铝/氮化镓磊晶结构1)上的第一源极电极金属30以及第一漏极电极金属31，之后再经过700～900℃，30秒的热处理，使得第一源极电极金属30以及第一漏极电极金属31成为欧姆接触电极。
请参阅图4B-1，其为本发明的元件隔离制程的第一实施例的示意图。步骤S12:元件隔离制程。此步骤利用多重能量破坏性离子布植(Ion-Implant)40、41，一般使用硼(Boron)或氧(Oxygen)等重原子，使得元件与元件隔离，或者如图4B-2，其为本发明的元件隔离制程的第二实施例的示意图。采用干式蚀刻(Dry etching)42、43，蚀刻氮极性氮化镓铝/氮化镓磊晶结构1的氮化镓铝(x)层16、氮化镓通道层15及氮化镓铝(y)层14而至高阻值的氮化镓高阻值层13，使得元件与元件隔离。
请参阅图4C-1，其为图4B-1结构上形成氟离子结构的示意图。步骤S13:氟离子植入制程。此步骤以F-植入在欲形成第一栅极电极金属60(如图4E-1所示)的位置的下方氮化镓铝(x)层16(x＝0.1-0.3)内使其下方区域氮化镓通道层15无法形成二维电子气150，之后再经过425℃、600秒的热处理之后，氟离子结构160会稳定的占据氮化镓铝层16内的空间。
再者，氟离子植入制程更包含，利用黄光曝光显影定义氮化镓铝(x)层16的氟离子注入的区域，利用CF4在干式蚀刻系统或离子布植机系统内产生氟离子电浆，在特定电场(或特定电压)下将氟离子(F-)注入氮化镓铝(x)层16(x＝0.1-0.3)内后，再经过425℃、600秒的热处理，使氟离子结构160稳定的占据氮化镓铝层16内的空间。此外，图4C-2，其为图4B-2结构上形成氟离子结构的示意图，其与图4C-1相同，所以不再覆述。
请参阅图4D-1，其为图4C-1结构上形成第一栅极绝缘介电层的示意图。步骤14：栅极绝缘介电层制程。此步骤利用电浆化学气相沉积(PECVD)沉积一层绝缘介电层，其材质可以为氧化矽(SiOx)、氮氧化矽(SiOxNy)或氮化矽(SiNx)，用来作为第一栅极绝缘介电层50，厚度＝10～100nm，接下来利用光阻(Photo Resist)以曝光显影的方式定义出第一栅极绝缘介电层50的区域；最后再使用氧化物缓冲蚀刻液(BOE，Buffered Oxide Etchant)利用湿式蚀刻的方式将第一栅极绝缘介电层50的区域以外的绝缘介电层蚀刻掉，只保留欲形成第一栅极绝缘介电层50的区域，之后再将光阻以去光阻液蚀刻掉。此外，图4D-2，其为图4C-2结构上形成第一栅极绝缘介电层的示意图，其与图4D-1相同，所以不再覆述。
请参阅图4E-1，其为图4D-1结构上形成第一栅极电极金属、源极连接金属与漏极连接金属的示意图。步骤S15:金属线路布局制程。此步骤包含有进行金属镀膜，利用金属蒸镀结合金属掀离方式将材质为镍/金(Ni/Au)的金属层图案化形成一第一栅极电极金属60、栅极电极连接金属601(包含形成图3C的第一栅极电极打线区域(Bonding Pad)80)、源极电极连接金属(包含源极电极打线区域(Bonding Pad)82)61与漏极电极连接(Interconnection)金属62(包含漏极电极打线区域(Bonding Pad)83)。而在金属线路布局上，举例来说，位于氟离子结构160及第一栅极绝缘介电层50上的第一栅极电极金属60与第一栅极电极打线区域80连接。此外，图4E-2，其为图4D-2结构上形成第一栅极电极金属、源极连接金属与漏极连接金属的示意图，其与图4E-1相同，所以不再覆述。
接着步骤S16:介电层的沉积与图案化。此步骤是利用PECVD成长一层绝缘保护介电层70，其材质可以为氧化矽(SiOx)、氮氧化矽(SiOxNy)或氮化矽(SiNx)，厚度为>2000A，此绝缘保护介电层70够厚，才能够对元件造成足够的应力而改变其原有的极性。最后再对绝缘保护介电层70进行图案化，以显露出各打线区域82、83(亦显露出图3C的第一栅极电极打线区域80)，举例来说以氧化物缓冲蚀刻液以湿式蚀刻(Wet Etching)的方式将打线区域(Bonding Pad Region)蚀刻出来成为之后打线的区域。此步骤完成后，就形成如第3A、3B图的具有氟离子注入加强型氮极性反转氮化镓铝/氮化镓高速电子迁移率晶体管。
此外，第4E-1、4E-2图的虚线圈围处的地方会形成一个具有侧向的电容，此侧向电容51、52会形成场板效应(Field Plate Effect)，其主要功能是利用此侧向电容51、52的电场将第一栅极电极金属60下方高密度的电场均匀分散开来，其用处除了增加元件(HEMT)的漏极至源极的崩溃电压(Vds)，也可以抑制第一栅极电极金属60下方的电子捕捉效应(Electron trapping effect)进而降低元件(HEMT)在工作时的电流崩塌效应(CurrentCollapse)。
实施例二:如第5A、5B图，为本发明的加强型氮极性反转氮化镓铝/氮化镓高速电子迁移率晶体管串接空乏型氮极性反转不具有栅极绝缘介电层氮化镓铝/氮化镓高速电子迁移率晶体管所形成的混合型加强型氮极性反转氮化镓铝/氮化镓高速电子迁移率晶体管的第一结构图与第二结构图。如图5A、5B所示，以氟离子(F-)植入在第一栅极电极金属60下方氮化镓铝(x)层16(x＝0.1-0.3)内形成加强型氮极性反转氮化镓铝/氮化镓高速电子迁移率晶体管串接一个空乏型氮极性反转不具有栅极绝缘介电层(Gate Dielectric)氮化镓铝/氮化镓高速电子迁移率晶体管而成的“混合型加强型氮极性反转氮化镓铝/氮化镓高速电子迁移率晶体管”。
本发明的混合型加强型氮化镓铝/氮化镓高速电子迁移率晶体管可以解决一般氮化镓铝/氮化镓加强型(E-Mode)HEMT(Highelectronmobility transistor，HEMT，高速电子迁移率晶体管)常会出现的问题，也就是元件操作在饱和区时(栅极电压Vg固定)，导通电流Ids会随着汲源极电压Vds提升而增加的现象，其主要原因是来自于空乏区没有截止(Pinch-off)掉整个通道(iGaN Channel Layer 15)，因此藉由串接(Cascode)一个空乏型高速电子迁移率晶体管(D-HEMT)，而利用空乏型高速电子迁移率晶体管的饱和电流来限制加强型高速电子迁移率晶体管(E-Mode HEMT)的饱和电流正好可以解决此问题。
如第5A、5B图所示，实施例二的混合型加强型氮极性反转氮化镓铝/氮化镓高速电子迁移率晶体管包含有本发明所设计的氮极性氮化镓铝/氮化镓磊晶结构在极性反转后的元件结构图，其区分为一左侧区域L1与一右侧区域R1。左侧区域L1形成有一氮化镓加强型氮极性反转氮化镓铝/氮化镓高速电子迁移率晶体管，此氮化镓加强型氮极性反转氮化镓铝/氮化镓高速电子迁移率晶体管包含有一氟离子结构160，其中二维电子气150虽形成在氮化镓铝(x)层16/氮化镓通道层15接面的氮化镓通道层15内，但因为氟离子结构160的存在，使得氮化镓通道层15内的二维电子气150位于氟离子结构160下方处将是呈现空乏状态。右侧区域R1形成有一空乏型氮极性反转不具有栅极绝缘介电层氮化镓铝/氮化镓高速电子迁移率晶体管。
请参阅图5C，其为本发明的加强型氮极性反转氮化镓铝/氮化镓高速电子迁移率晶体管串接空乏型氮极性反转不具有栅极绝缘介电层的混合型加强型氮极性反转氮化镓铝/氮化镓高速电子迁移率晶体管的俯视图。如图所示，氮化镓加强型氮极性反转氮化镓铝/氮化镓高速电子迁移率晶体管的第一源极电极金属30上形成源极电极连接金属61，且第一源极电极金属30透过源极电极连接金属61与空乏型氮极性反转不具有栅极绝缘介电层氮化镓铝/氮化镓(AlGaN/GaN)高速电子迁移率晶体管的第二栅极电极金属63连接，另外第一漏极电极连接金属与第二源极电极连接金属是电性相连接的。于混合型加强型氮极性反转氮化镓铝/氮化镓高速电子迁移率晶体管中，图5C中的S为其一源极、G为其一栅极及D为其一漏极。
此实施例的制程方式，首先，如图6A，其为本发明的氮极性氮化镓铝/氮化镓磊晶结构上形成源极欧姆接触电极及漏极欧姆接触电极的示意图。提供一本发明的氮极性氮化镓铝/氮化镓磊晶结构，并将左侧区域L1设定为制作氮化镓加强型氮极性反转氮化镓铝/氮化镓高速电子迁移率晶体管，将右侧区域R1设定为是制作空乏型氮极性反转不具有栅极绝缘介电层氮化镓铝/氮化镓高速电子迁移率晶体管。当然左右两侧区域L1、R1的设定可依需求变更，这是无庸置疑的。
接续，如同先前所述的步骤11的制作方法，于氮极性氮化镓铝/氮化镓磊晶结构上利用金属蒸镀的方式结合金属掀离的方式形成第一源极电极金属30、第一漏极电极金属31、第二源极电极金属32及第二漏极电极金属33，之后再经过700～900℃，历时约30秒的热处理使得第一源极电极金属30、第一漏极电极金属31、第二源极电极金属32及第二漏极电极金属33成为第一源极欧姆接触电极30、第一漏极欧姆接触电极31、第二源极欧姆接触电极32及第二漏极欧姆接触电极33。
请参阅图6B-1，其为本发明的元件隔离制程的第一实施例的示意图。利用如图6B-1所示的破坏性离子布植40、41、44、45或者如图6B-2所示的干式蚀刻氮极性氮化镓铝/氮化镓磊晶结构42、43、46、47至高阻值的氮化镓高阻值层13，来施行元件(左侧区域L1的晶体管)与元件(右侧区域R1的晶体管)间的隔离制程。再者，图6B-2为本发明的元件隔离制程的第二实施例的示意图，其与图6B-1相似于此不再覆述。
请参阅图6C-1，其为本发明的图6B-1的结构形成氟离子结构的示意图。如图所示，利用F-植入在欲形成第一栅极金属60的位置的下方氮化镓铝(x)层16(x＝0.1-0.3)内使其下方区域氮化镓通道层15无法形成二维电子气150，之后再经过425℃、600秒的热处理之后，氟离子结构会稳定的占据氮化镓铝层16内的空间。图6C-2为本发明的图6B-2的结构形成氟离子结构的示意图，其与图6C-1相似于此不再覆述。
请参阅图6D-1，其为本发明的图6C-1的结构形成栅极绝缘介电层50的示意图。如图所示，利用PECVD沉积一层绝缘介电层，其材质可以为氧化矽(SiOx)、氮氧化矽(SiOxNy)或氮化矽(SiNx)，用来作为第一栅极绝缘介电层50，厚度＝10～100nm，接下来利用光阻(Photo Resist)以曝光显影的方式定义出第一栅极绝缘介电层的区域；最后再使用氧化物缓冲蚀刻液利用湿式蚀刻的方式将第一栅极绝缘介电层50的区域以外的绝缘介电层蚀刻掉，只保留欲形成第一栅极绝缘介电层50的区域，之后再将光阻以去光阻液蚀刻掉。图6D-2为本发明的图6C-2的结构形成栅极绝缘介电层50的示意图，其与图6C-1相似于此不再覆述。
请参阅图6E-1，其为本发明的图6D-1的结构形成栅极电极金属与连接金属的示意图。如图所示，利用金属蒸镀结合金属掀离的方式形成第一栅极电极金属60、第一源极电极连接金属(具有如图5C所示具有源极电极打线区域82)61及第一漏极电极连接金属62、第二栅极电极金属63、第二源极电极连接金属64及第二漏极电极连接金属(具有如图5C所示具有漏极电极打线区域83)65。当然也可于此步骤同时形成与第一栅极电极金属层60电性连接的第一栅极电极连接金属67(具有如图5C所示具有第一栅极电极打线区域80)，另外第一栅极电极金属60、第一源极电极连接金属61、第一漏极电极连接金属62、第二栅极电极金属63、第二源极电极连接金属64及第二漏极电极连接金属65皆是一次性金属镀膜完成，其中第一源极电极连接金属61与第二栅极电极金属63是电性相连接的，而第一漏极电极连接金属62与第二源极电极连接金属64是电性相连接的。图6E-2为本发明的图6D-2的结构形成栅极电极金属与连接金属的示意图，其与图6E-1相似于此不再覆述。
同样接着利用PECVD沉积较大压缩(介电常数n～1.45)或扩张应力(介电常数n～2.0)的一层绝缘保护介电层(Passivation Dielectric)70，其材质可以选自于氧化矽(SiOx)、氮氧化矽(SiOxNy)或氮化矽(SiNx)，而且厚度至少大于200nm，以将元件主动区磊晶层内的氮化镓铝(x)层16/氮化镓通道层15/氮化镓铝(y)层14，由氮极性反转至镓极性(极性反转)，如此一来氟离子结构160比较能够完全空乏掉二维电子气。最后再对绝缘保护介电层70进行图案化，以显露出图5C的各打线区域80、82、83而完成第5A、5B图的结构。
如图5A所示，同样的，虚线圈起来的地方会形成一个具有侧向的电容，此侧向电容51、52会形成场板效应(Field Plate Effect)，其主要功能是利用此侧向电容51、52的电场将第一栅极电极金属60下方高密度的电场均匀分散开来，其用处除了增加元件(HEMT)漏极至源极的崩溃电压(Vds)，也可以抑制第一栅极电极金属60下方的电子捕捉效应进而降低元件(HEMT)在工作时的电流崩塌效应(Current Collapse)。
图5D-1，其结构为传统的镓极性高速电子迁移率晶体管(HEMT)结构，由于极性(自发极化_Spontaneous Polarization)向下加上压电效应(Piezoelectric Effect)，因此造成氮化镓铝底部累积正电荷+σpol，而氮化镓铝底部累积负电荷-σpol，而σT(施体型表面缺陷(Donor-like Surface Traps))正是我们所谓的“表面缺陷”(Suface Traps)，这种表面缺陷会“捕捉电子”进而造成电流崩塌效应的问题。
依先前所提到，随着本发明氮极性磊晶结构1、2内的绝缘保护介电层70越来越厚，绝缘保护介电层70对下方的压缩或扩张应力越来越大，当大到某一种程度时，元件主动区磊晶(氮化镓铝(x)层16/氮化镓通道层15/氮化镓铝(y)14)层由氮极性反转至镓极性，此时氮化镓通道层15/氮化镓铝(y)14层接面处的氮化镓通道层15内的二维电子气150会移动至氮化镓铝(x)层16/氮化镓通道层15接面处的氮化镓通道层15内；其伴随的好处是1.氮极性氮化镓铝(x)层16内的表面缺陷(Surface Traps)比较低，因此可以利用先前所形成的微量“浅层缺陷(Shallow Traps)”以极小的漏电流排除位于表面缺陷(Surface Traps)内的电子，2.由于氮化镓铝(y)层14的能带较宽因此正好可以阻档缓冲缺陷(Buffer Traps)的电子进入iGaN Channel层15。
再者，请参阅图5D-2，氮极性的磊晶表面氮化镓铝(x)层的表面是带有补偿性的负电荷，因此当保护介电层(SiOx or SiNx)刚开始沉积上去时，由于氮化镓铝(x)层的表面是带有补偿性的负电荷，因此PECVD电浆中所产生的氧离子(O-2)或氮离子(N-3)与带补偿性的负电荷的氮化镓铝(x)层的表面是有不会形成键结或表面修复的动作，反而是在两者之间形成微量的“空缺(Vacancy)”，而这种缺陷是属于“浅层缺陷(Shallow Traps)”(这种浅层缺陷是拥有容易补捉电子也容易释放电子的特性)。因此当表面缺陷(Suface Traps)捕捉电子后，电子很容易被“空缺(Vacancy)”抢过去，而这些电子会藉由这些“空缺(Vacancies)”之间进行电子跃迁(Electron Hopping)在氮化镓铝(x)层的表面排除掉。此方式可以有效的解决氮化镓铝(x)层16内的“表面缺陷”(Suface Traps)所造成电流崩塌效应。
请参阅第7A、7B图，其为本发明的加强型氮极性反转氮化镓铝/氮化镓高速电子迁移率晶体管串接空乏型氮极性反转具有栅极绝缘介电层(50)氮化镓铝/氮化镓高速电子迁移率晶体管的混合型加强型氮极性反转氮化镓铝/氮化镓高速电子迁移率晶体管的第一结构图与第二结构图。如图所示，本发明的实施例三:以F-植入在第一栅极电极金属60下方氮化镓铝(x)层16(x＝0.1-0.3)内形成加强型氮极性反转氮化镓铝/氮化镓高速电子迁移率晶体管串接一个空乏型氮极性反转具有栅极绝缘介电层50(GateDielectric)氮化镓铝/氮化镓高速电子迁移率晶体管而成的“混合型加强型氮极性反转氮化镓铝/氮化镓高速电子迁移率晶体管”的积体化制作方式。
如第7A、7B图所示，实施例三的混合型加强型氮极性反转氮化镓铝/氮化镓高速电子迁移率晶体管包含有本发明所设计的氮极性氮化镓铝/氮化镓磊晶结构，其区分为左侧区域L1与右侧区域R1。左侧区域L1形成有一氮化镓加强型氮极性反转氮化镓铝/氮化镓高速电子迁移率晶体管，此氮化镓加强型氮极性反转氮化镓铝/氮化镓高速电子迁移率晶体管包含有一氟离子结构160，其中二维电子气150虽形成在氮化镓铝(x)层16/氮化镓通道15接面的氮化镓通道15内，但因为氟离子结构160的存在，使得氮化镓通道15内的二维电子气150位于氟离子结构160下方处将是呈现空乏状态。右侧区域R1形成有一空乏型氮极性反转具有栅极绝缘介电层氮化镓铝/氮化镓高速电子迁移率晶体管，其具有一第二栅极绝缘介电层53。
请参阅图7C，其为本发明的加强型氮极性反转氮化镓铝/氮化镓高速电子迁移率晶体管串接空乏型氮极性反转具有栅极绝缘介电层氮化镓铝/氮化镓高速电子迁移率晶体管的混合型加强型氮极性反转氮化镓铝/氮化镓高速电子迁移率晶体管的俯视图。如图所示，空乏型氮极性反转具有栅极绝缘介电层氮化镓铝/氮化镓高速电子迁移率晶体管具有第二栅极绝缘介电层53，其余与图5C相似，不再覆述。
请参阅图8A，其为本发明的氮化镓铝/氮化镓磊晶结构上形成源极欧姆接触电极及漏极欧姆接触电极的示意图。如图所示，提供一本发明的氮极性氮化镓铝/氮化镓磊晶结构，并将左侧区域L1设定为制作氮化镓加强型氮极性反转氮化镓铝/氮化镓高速电子迁移率晶体管，将右侧区域R1设定为是制作空乏型氮极性反转具有栅极绝缘介电层氮化镓铝/氮化镓高速电子迁移率晶体管。当然左右两侧区域L1、R1的设定可依需求变更，这是无庸置疑的。
请参阅图8A-1，其为本发明的元件隔离制程的第一实施例的示意图。此实施例的制程方式，首先，如实施例二的步骤，提供一本发明的氮极性氮化镓铝/氮化镓磊晶结构，并将左侧区域L1设定为制作氮化镓加强型氮极性反转氮化镓铝/氮化镓高速电子迁移率晶体管，将右侧区域R1设定为是制作空乏型氮极性反转具有栅极绝缘介电层氮化镓铝/氮化镓高速电子迁移率晶体管。接续，如同先前所述的制作方法，于氮极性氮化镓铝/氮化镓磊晶结构上形成第一源极电极金属30、第一漏极电极金属31、第二源极电极金属32及第二漏极电极金属33，然后施行元件与元件间的隔离制程。再者，图8A-2，其为本发明的元件隔离制程的第二实施例的示意图，其与图8A-1相似，不再覆述。
请参阅图8B-1，其为本发明的图8A-1的结构形成氟离子结构与栅极绝缘介电层的示意图。随后，进行左侧区域L1(加强型高速电子迁移率晶体管(E-Mode HEMT))的第一栅极绝缘介电层50及右侧区域(空乏型高速电子迁移率晶体管(D-Mode HEMT))的第二栅极绝缘介电层53制作，其步骤包含有:利用PECVD沉积一层绝缘介电层，其材质可以为氧化矽(SiOx)、氮氧化矽(SiOxNy)或氮化矽(SiNx)，厚度为10～100nm，接下来利用光阻(PhotoResist)以曝光显影的方式定义出加强型高速电子迁移率晶体管(E-Mode HEMT)第一栅极绝缘介电层50的区域及空乏型高速电子迁移率晶体管(D-Mode HEMT)的第二栅极绝缘介电层53的区域，最后再使用氧化物缓冲蚀刻液利用湿式蚀刻的方式将第一栅极绝缘介电层50的区域及第二栅极绝缘介电层53的区域以外的绝缘介电层蚀刻掉，只保留加强型高速电子迁移率晶体管第一栅极绝缘介电层50的区域及空乏型高速电子迁移率晶体管的第二栅极绝缘介电层53的区域，之后再将光阻以去光阻液蚀刻掉。再者，图8B-2，其为本发明的图8A-2的结构形成氟离子结构与栅极绝缘介电层的示意图，其与图8B-1相似，不再覆述。
请参阅图8C-1，其为本发明的图8B-1的结构形成栅极电极金属与连接金属的示意图。如图所示，利用金属蒸镀(一般为镍/金(Ni/Au))+金属掀离的方式形成第一栅极电极金属60、第一源极电极连接金属61、第一漏极电极连接金属62、第二栅极电极金属63、第二源极电极连接金属64及第二漏极电极连接金属65。此时，同样可一并形成元件运作所需的线路金属部分，例如与第一栅极电极金属60连接的第一栅极电极打线区域80。但不以本发明图式中的上视图作为权利范畴的局限。再者，图8C-2，其为本发明的图8B-2的结构形成栅极电极金属与连接金属的示意图，其与图8C-1相似，不再覆述。
接着同样接着利用PECVD沉积较大压缩(介电常数n～1.45)或扩张应力(介电常数n～2.0)的一层绝缘保护介电层(Passivation Dielectric)70，其材质可以选自于氧化矽(SiOx)、氮氧化矽(SiOxNy)或氮化矽(SiNx)，而且厚度至少大于200nm，以将元件主动区磊晶层内的氮化镓铝(x)层16/氮化镓通道层15/氮化镓铝(y)层14，由氮极性反转至镓极性(极性反转)，再者，本发明的氮极性磊晶结构1、2与绝缘保护介电层70可以克服一般的电流崩塌效应问题，其是因随着绝缘保护介电层70越来越厚，绝缘保护介电层70对下方的压缩或扩张应力越来越大，当大到某一种程度时，元件主动区磊晶(氮化镓铝(x)层16/氮化镓通道层15/氮化镓铝(y)层14)层由氮极性反转至镓极性，此时氮化镓通道层15/氮化镓铝(y)层接面处的氮化镓通道层15内的二维电子气150会移动至氮化镓铝(x)层16/氮化镓通道层15接面处的氮化镓通道层15内；其伴随的好处是1.极性反转过程中氮化镓铝(x)层16/氮化镓通道层15接面处的表面缺陷(Surface Traps)会降低，而且可以利用先前所形成的微量“浅层缺陷(Shallow Traps)”以极小的漏电流排除位于表面缺陷(Surface Traps)内的电子，2.由于氮化镓铝(y)层14的能带较宽因此正好可以阻档缓冲缺陷(Buffer Traps)的电子进入氮化镓通道层15。最后再对绝缘保护介电层70进行图案化，以将各打线区域蚀刻显露出来，形成如第7A、7B图所示的结构。
同样得由于第一栅极电极金属60与第一栅极绝缘介电层50会形成侧向电容51、52，此侧向电容51、52会形成场板效应(Field Plate Effect)，利用此侧向电容51、52的电场将第一栅极电极金属60与第二栅极电极金属63下方高密度的电场均匀分散开来，其用处除了增加元件(HEMT)漏极至源极的崩溃电压(Vds)，也可以抑制第一栅极电极金属60与第二栅极电极金属63下方的电子捕捉效应进而降低元件(HEMT)在工作时的电流崩塌效应(Current Collapse)。
请参阅图9A-1，其为本发明的加强型氮极性反转氮化镓铝/氮化镓高速电子迁移率晶体管串接一氮化镓氮极性反转氮化镓铝/氮化镓萧特基位障二极管(SBD)的混合型氮极性反转氮化镓铝/氮化镓萧特基位障二极管的第一结构图。本发明的实施例四:一氮化镓加强型氮极性反转氮化镓铝/氮化镓高速电子迁移率晶体管(HEMT)串接一氮化镓极氮极性性反转氮化镓铝/氮化镓萧特基位障二极管(SBD)而成的混合型极性反转萧特基位障二极管。其中氮极性反转萧特基位障二极管(SBD)的阳极(Anode)90与第一栅极是藉由第一栅极电极金属(Gate)60在电性上相连接的，其中第一栅极电极金属60、阳极电极金属901、阴极金属93及其之间的阴极电极连接金属66可以是同步完成。当氮极性反转氮化镓铝/氮化镓萧特基位障二极管(SBD)的阳极(Anode)90给予正电压时，除了SBD会导通之外，阳极(Anode)90同时也给予第一栅极电极金属(Gate)60正电压，也因此加强型氮极性反转氮化镓铝/氮化镓高速电子迁移率晶体管是属于完全导通的状态，如此一来电流便可顺利的送到阴极(Cathode)91。当阴极91(阴极金属93)给予正电压时，加强型氮极性反转氮化镓铝/氮化镓高速电子迁移率晶体管的电压Vgs是个“负值”，因此加强型氮极性反转氮化镓铝/氮化镓高速电子迁移率晶体管是呈现关闭状态，如此一来可以保护氮极性反转氮化镓铝/氮化镓SBD不会在逆向电压崩溃。除此之外由于加强型氮极性反转氮化镓铝/氮化镓高速电子迁移率晶体管是“电流负温度系数的元件”而氮极性反转氮化镓铝/氮化镓SBD是“电流正温度系数的元件”，因此两者互相串接之后有互补作用进而使得此“混合元件”在给予固定电压工作时，其电流不容易受到温度影响而改变。
此混合型氮极性反转氮化镓铝/氮化镓萧特基位障二极管的特色在于第一栅极电极金属60下方如先前所述是无法存在二维电子气150的，除非给予正电压才能够使得二维电子气150恢复。也因此阴极91在承受逆电压时可以有效的提升反向崩溃电压并且抑制逆向漏电流。
如第9A-1、9A-2图所示，实施例四的混合型氮极性反转氮化镓铝/氮化镓萧特基位障二极管主要包含有本发明所设计的氮极性氮化镓铝/氮化镓磊晶结构，其区分为一左侧区域L1与一右侧区域R1。左侧区域L1形成有一氮化镓加强型氮极性反转氮化镓铝/氮化镓高速电子迁移率晶体管，此氮化镓加强型氮极性反转氮化镓铝/氮化镓高速电子迁移率晶体管包含有一氟离子结构160，其中二维电子气虽形成在氮化镓铝(x)层16/氮化镓通道15接面的氮化镓通道15内，但因为氟离子结构160的存在，使得氮化镓通道15内的二维电子气150位于氟离子结构160下方处将是呈现空乏状态。右侧区域R1形成有一具有阳极场板(field plate)氮极性反转氮化镓铝/氮化镓萧特基位障二极管。
实施例四的制程上与前述实施例在于，于氮极性氮化镓铝/氮化镓磊晶结构上施行氟离子植入制程后，于左侧区域L1形成第一源极欧姆接触电极30与第一漏极欧姆接触电极31，同步于右侧区域R1形成萧特基位障二极管(SBD)的阴极欧姆接触电极(阴极电极金属)34。再于右侧区域R1上形成一阳极场板绝缘介电层92，此时也在左侧区域L1形成第一栅极绝缘介电层50。
接续，如同先前所述，形成第一栅极电极金属60与各连接金属，例如：混合型氮极性反转氮化镓铝/氮化镓萧特基位障二极管的第一栅极电极连接金属、第一源极电极连接金属及氮极性反转氮化镓铝/氮化镓萧特基位障二极管(SBD)的阳极电极连接金属，以及相关的线路布局金属导线部分，并于磊晶层(氮极性氮化镓铝/氮化镓磊晶结构)上形成一层图案化绝缘保护介电层70，以显露出部分绝缘介电层，形成如图9B所示的俯视图。
图9B为本发明的加强型氮极性反转氮化镓铝/氮化镓高速电子迁移率晶体管串接一氮化镓氮极性反转氮化镓铝/氮化镓萧特基位障二极管(SBD)的混合型氮极性反转氮化镓铝/氮化镓萧特基位障二极管的俯视图。如图所示，混合型氮极性反转氮化镓铝/氮化镓萧特基位障二极管(SBD)的阳极电极与第一栅极电极金属60是以第一栅极电极金属60作为连接金属并且电性上相连接的(位于绝缘保护介电层70下)。再者，混合型氮极性反转氮化镓铝/氮化镓萧特基位障二极管(SBD)的阳极电极连接金属具有阳极电极打线区域83，阴极电极金属93具有源极电极打线区域82。
如第10A-1、10A-2图所示，实施例四的混合型氮极性反转氮化镓铝/氮化镓萧特基位障二极管主要包含有本发明所设计的氮极性氮化镓铝/氮化镓磊晶结构，其区分为一左侧区域L1与一右侧区域R1。左侧区域L1形成有一氮化镓空乏型氮极性反转氮化镓铝/氮化镓高速电子迁移率晶体管。右侧区域R1形成有一具有阳极场板(field plate)氮极性反转氮化镓铝/氮化镓萧特基位障二极管。
当阴极91给予正电压时，氮极性反转氮化镓铝/氮化镓空乏型高速电子迁移率晶体管(AlGaN/GaN D-Mode HEMT)的电压Vgs是个“负值”，因此氮极性反转氮化镓铝/氮化镓空乏型高速电子迁移率晶体管是呈现关闭状态，如此一来可以保护极性反转氮化镓铝/氮化镓萧特基位障二极管不会在逆向电压崩溃。
上文仅为本发明的较佳实施例而已，并非用来限定本发明实施的范围，凡依本发明权利要求范围所述的形状、构造、特征及精神所为的均等变化与修饰，均应包括于本发明的权利要求范围内。

Claims (21)

1.一种氮化镓铝/氮化镓磊晶结构，其特征在于，其包含有:
一基底；
一氮化镓高阻值层，其碳掺杂，并位于该基底上；
一i-AlyGaN层，其位于该氮化镓高阻值层上；
一氮化镓通道层，其位于该i-AlyGaN层上；
一i-AlxGaN层，其位于该氮化镓通道层上；
一氟离子结构，其植入并位于该i-AlxGaN层内；以及
一第一栅极绝缘介电层，其位于该氟离子结构上；
其中，该x的取值在0.1-0.3之间，该y的取值在0.05-0.75之间，该氮化镓通道层内具有二维电子气，一绝缘保护介电层的应力使得该氮化镓通道层极性反转至镓极性，该氮化镓通道层的镓极性使得该二维电子气上升至该氮化镓通道层与该i-AlxGaN层的接面处。
2.如权利要求1所述的氮化镓铝/氮化镓磊晶结构，其特征在于，其中该氮化镓高阻值层与该i-AlyGaN层间更设置有一i-AlzGaN缓冲层，该z的取值在0.01-0.75之间。
3.如权利要求1所述的结构，其中该氮化镓通道层内的二维电子气位于该氟离子结构下方是呈现空乏状态。
4.一种使用权利要求1所述的氮化镓铝/氮化镓磊晶结构来制作加强型氮极性极性反转氮化镓铝/氮化镓高速电子迁移率晶体管的方法，其特征在于，包含有下列步骤:
利用氟离子电浆，在特定电场或特定电压下将氟离子注入该i-AlxGaN层内后，经过425℃、600秒热处理后，该氟离子结构稳定的占据该i-AlxGaN层内的空间，并将元件主动区磊晶层内的i-AlxGaN层/氮化镓通道层/i-AlyGaN层，一绝缘保护介电层的应力使得主动区磊晶层内的i-AlxGaN层/氮化镓通道层/i-AlyGaN层产生极性反转由氮极性反转至镓极性，使得该二维电子气从该氮化镓通道层与该i-AlyGaN层的接面处上升至该氮化镓通道层与该i-AlxGaN层的接面处；及
制作该第一栅极绝缘介电层。
5.如权利要求4所述的方法，其特征在于，其中该氟离子结构形成于该i-AlxGaN层内的步骤更包含有:
利用黄光曝光显影定义该i-AlxGaN层的氟离子注入的区域；以及
利用CF4在干式蚀刻系统或离子布植机系统内产生氟离子电浆；
在特定电场下将氟离子注入于该i-AlxGaN层内；
经过425℃、600秒的热处理，使该氟离子结构稳定的占据该i-AlxGaN层内的空间。
6.如权利要求5所述的方法，其特征在于，其中制作该第一栅极绝缘介电层的步骤更包含有:
利用光阻以曝光显影的方式定义出第一栅极绝缘介电层的一区域；
使用氧化物缓冲蚀刻液利用湿式蚀刻的方式将该区域以外的绝缘介电层蚀刻掉，只保留第一栅极绝缘介电层的区域；及
将光阻以去光阻液蚀刻掉。
7.一种使用权利要求1所述的氮化镓铝/氮化镓磊晶结构来制作混合型加强型氮极性极性反转氮化镓铝/氮化镓高速电子迁移率晶体管的方法，其特征在于，包含有下列步骤:
利用氟离子电浆，在特定电场或特定电压下将氟离子注入i-AlxGaN层内后，经过425oC、600秒热处理后，该氟离子结构稳定的占据于该i-AlxGaN层内；
制作该第一栅极绝缘介电层及一第二栅极绝缘介电层；
将该氮化镓铝/氮化镓磊晶结构区分为一左侧区域与一右侧区域；
于该左侧区域形成一氮化镓加强型氮极性极性反转氮化镓铝/氮化镓高速电子迁移率晶体管，其包含该氟离子结构，以控制该氟离子结构下方的二维电子气是空乏状态，经过压缩且介电常数是1.45或扩张应力且介电常数是2.0的一层绝缘保护介电层沉积之后而且厚度至少大于200nm，并将元件主动区磊晶层内的i-AlxGaN层/氮化镓通道层/i-AlyGaN层，由氮极性反转至镓极性使得该二维电子气从该氮化镓通道层与该i-AlyGaN层的接面处上升至该氮化镓通道层与该i-AlxGaN层的接面处；以及
于该右侧区域形成一氮化镓空乏型氮极性极性反转具有栅极绝缘介电层氮化镓铝/氮化镓高速电子迁移率晶体管，其位于该右侧区域，也因该绝缘保护介电层的应力使得主动区磊晶层内的i-AlxGaN层/氮化镓通道层/i-AlyGaN层产生极性反转使得该二维电子气从该氮化镓通道层与该i-AlyGaN层的接面处上升至该氮化镓通道层与该i-AlxGaN层的接面处，并具有该第二栅极绝缘介电层。
8.如权利要求7所述的制作混合型加强型氮极性极性反转氮化镓铝/氮化镓高速电子迁移率晶体管的方法，其特征在于，包含有下列步骤:
利用金属蒸镀与金属掀离的方式于该左侧区域形成一第一源极电极金属及一第一漏极电极金属，及于该右侧区域形成一第二源极电极金属及一第二漏极电极金属；及
经过700~900℃、30秒热处理使得该第一源极电极金属、该第一漏极电极金属、该第二源极电极金属及该第二漏极电极金属成为欧姆接触电极。
9.如权利要求8所述的制作混合型加强型氮极性极性反转氮化镓铝/氮化镓高速电子迁移率晶体管的方法，其特征在于，包含有下列步骤:
利用金属蒸镀与金属掀离的方式同步形成一第一栅极电极金属、一第一源极电极连接金属、一第一漏极电极连接金属、一第二源极电极连接金属、一第二漏极电极连接金属及一第二栅极电极金属；
其中，该第一栅极电极金属位于该第一栅极绝缘介电层上，该第一源极电极连接金属位于该第一源极电极金属上，该第二栅极电极金属位于该第二栅极绝缘介电层上，该第二漏极电极连接金属位于该第二漏极电极金属上。
10.一种使用权利要求1所述的氮化镓铝/氮化镓磊晶结构所制得的混合型加强型氮极性极性反转氮化镓铝/氮化镓高速电子迁移率晶体管，其特征在于，包含有:
该氮化镓铝/氮化镓磊晶结构，其区分为一左侧区域与一右侧区域；
一氮化镓加强型氮极性极性反转氮化镓铝/氮化镓高速电子迁移率晶体管，其位于该左侧区域，该加强型氮极性极性反转氮化镓铝/氮化镓高速电子迁移率晶体管包含有该氟离子结构，其中二维电子气位于该氟离子结构下方是呈现空乏状态，经过压缩且介电常数是1.45或扩张应力且介电常数是2.0的一层绝缘保护介电层沉积之后而且厚度至少大于200nm，并将元件主动区磊晶层内的i-AlxGaN层/氮化镓通道层/i-AlyGaN层，由氮极性反转至镓极性使得该二维电子气从该氮化镓通道层与该i-AlyGaN层的接面处上升至该氮化镓通道层与该i-AlxGaN层的接面处；以及
一氮化镓空乏型氮极性极性反转有栅极绝缘介电层氮化镓铝/氮化镓高速电子迁移率晶体管，其位于该右侧区域并具有一第二栅极绝缘介电层。
11.如权利要求10所述的混合型加强型氮极性极性反转氮化镓铝/氮化镓高速电子迁移率晶体管，其特征在于，包含有:
一第一栅极电极金属，形成于该第一栅极绝缘介电层上；
一第一源极电极金属，形成于该氮化镓铝/氮化镓磊晶结构上的该左侧区域；
一第一漏极电极金属，形成于该氮化镓铝/氮化镓磊晶结构上的该左侧区域；
一第二栅极电极金属，形成于该第二栅极绝缘介电层上；
一第二源极电极金属，形成于该氮化镓铝/氮化镓磊晶结构上的该右侧区域；
一第二漏极电极金属，形成于该氮化镓铝/氮化镓磊晶结构上的该右侧区域；
一栅极电极连接金属，耦接该第一栅极电极金属，具有一栅极打线区域；
一第一源极电极连接金属，形成于该第一源极电极金属上，具有一源极打线区域；
一第一漏极电极连接金属，形成于该第一漏极电极金属上；
一第二源极电极连接金属，形成于该第二源极电极金属上；
一第二漏极电极连接金属，形成于该第二漏极电极金属上，具有一漏极打线区域；
第一栅极电极金属、第一栅极电极连接金属、第一源极电极连接金属、第一漏极电极连接金属、第二栅极电极金属、第二栅极电极连接金属、第二源极电极连接金属及第二漏极电极连接金属皆是一次性金属镀膜完成；及
第一源极电极连接金属与第二栅极电极金属是电性相连接的，而第一漏极电极连接金属与第二源极电极连接金属是电性相连接的。
12.一种使用权利要求1所述的氮化镓铝/氮化镓磊晶结构来制作混合型极性反转氮极性氮化镓铝/氮化镓萧特基位障二极管的方法，其特征在于，该方法包含有下列步骤:
利用氟离子电浆，在特定电场或特定电压下将氟离子注入i-AlxGaN层内后，经过425℃、600秒热处理后，该氟离子结构稳定的占据于该i-AlxGaN层内，该x 的取值在 0.1-0.3之间；
制作该第一栅极绝缘介电层及一阳极场板绝缘介电层；
将该氮化镓铝/氮化镓磊晶结构区分为一左侧区域与一右侧区域；
于该左侧区域形成一氮化镓加强型氮极性极性反转氮化镓铝/氮化镓高速电子迁移率晶体管，其包含该氟离子结构，以控制二维电子气位于该氟离子结构下方是空乏状态，经过压缩且介电常数是1.45或扩张应力且介电常数是2.0的一层绝缘保护介电层沉积之后而且厚度至少大于200nm，并将元件主动区磊晶层内的i-AlxGaN层/氮化镓通道层/i-AlyGaN层，由氮极性反转至镓极性使得该二维电子气从该氮化镓通道层与该i-AlyGaN层的接面处上升至该氮化镓通道层与该i-AlxGaN层的接面处；以及
于该右侧区域形成一具有该阳极场板绝缘介电层的氮极性极性反转该氮化镓铝/氮化镓萧特基位障二极管，其位于该右侧区域，也因该绝缘保护介电层的应力使得主动区磊晶层内的i-AlxGaN层/氮化镓通道层/i-AlyGaN层产生极性反转使得该二维电子气从该氮化镓通道层与该i-AlyGaN层的接面处上升至该氮化镓通道层与该i-AlxGaN层的接面处。
13.如权利要求12所述的制作混合型极性反转氮极性氮化镓铝/氮化镓萧特基位障二极管的方法，其特征在于，该方法包含有下列步骤:
利用金属蒸镀与金属掀离的方式于该左侧区域形成一第一源极电极金属及一第一漏极电极金属，及于该右侧区域形成一阴极电极金属；及
经过700~900℃、30秒热处理使得该第一源极电极金属、该第一漏极电极金属及该阴极电极金属成为欧姆接触电极。
14.如权利要求13所述的制作混合型极性反转氮极性氮化镓铝/氮化镓萧特基位障二极管的方法，其特征在于，该方法包含有下列步骤:
利用金属蒸镀与金属掀离的方式同步形成一第一栅极电极金属、一第一源极电极连接金属、一第一漏极电极连接金属、一阴极电极连接金属及一阳极电极连接金属；
其中，该第一栅极电极金属位于该第一栅极绝缘介电层上，该第一源极电极连接金属位于该第一源极电极金属上，该阳极电极连接金属形成于该阳极场板绝缘介电层上。
15.一种使用权利要求1所述的氮化镓铝/氮化镓磊晶结构所制得的混合型氮极性极性反转氮化镓铝/氮化镓萧特基位障二极管，其特征在于，包含有:
该氮化镓铝/氮化镓磊晶结构，其区分为一左侧区域与一右侧区域；
一氮化镓加强型氮极性极性反转氮化镓铝/氮化镓高速电子迁移率晶体管，其位于该左侧区域，该氮化镓加强型氮极性极性反转氮化镓铝/氮化镓高速电子迁移率晶体管包含有该氟离子结构，其中二维电子气位于该氟离子结构下方是呈现空乏状态，经过压缩且介电常数是1.45或扩张应力且介电常数是2.0的一层绝缘保护介电层沉积之后而且厚度至少大于200nm，并将元件主动区磊晶层内的i-AlxGaN层/氮化镓通道层/i-AlyGaN层，由氮极性反转至镓极性使得该二维电子气从该氮化镓通道层与该i-AlyGaN层的接面处上升至该氮化镓通道层与该i-AlxGaN层的接面处；以及
一氮极性极性反转氮化镓铝/氮化镓萧特基位障二极管，其位于该右侧区域，该氮极性极性反转氮化镓铝/氮化镓萧特基位障二极管具有一阳极场板绝缘介电层，其位于该右侧区域，也因该绝缘保护介电层的应力使得主动区磊晶层内的i-AlxGaN层//氮化镓通道层/i-AlyGaN层产生极性反转使得该二维电子气从该氮化镓通道层与该i-AlyGaN层的接面处上升至该氮化镓通道层与该i-AlxGaN层的接面处。
16.如权利要求15所述的混合型氮极性极性反转氮化镓铝/氮化镓萧特基位障二极管，其特征在于，包含有:
提供该氮化镓铝/氮化镓磊晶结构；
一第一栅极电极金属，形成于该第一栅极绝缘介电层上，该第一栅极绝缘介电层形成于该氟离子结构上；
一第一源极电极金属，形成于该氮化镓铝/氮化镓磊晶结构上的该左侧区域；
一第一漏极电极金属，形成于该氮化镓铝/氮化镓磊晶结构上的该左侧区域；
一阴极电极金属，形成于该氮化镓铝/氮化镓磊晶结构上的该右侧区域；
一栅极电极连接金属，耦接该第一栅极电极金属；
一第一源极电极连接金属，形成于该第一源极电极金属上，具有一源极打线区域；
一第一漏极电极连接金属，形成于该第一漏极电极金属上；
一阴极电极连接金属，形成于该阴极电极金属上；
一阳极电极连接金属，形成于该阳极场板绝缘介电层上，具有一阳极打线区域；及
第一栅极电极金属、第一栅极电极连接金属、第一源极电极连接金属、第一漏极电极连接金属、阴极电极连接金属、阳极电极连接金属皆是一次性金属镀膜完成；
第一漏极电极连接金属与阴极电极连接金属是电性相连接的，而第一栅极电极接金属与阳极电极连接金属是电性相连接的。
17.一种使用权利要求1所述的氮化镓铝/氮化镓磊晶结构来制作混合型氮极性极性反转氮化镓铝/氮化镓萧特基位障二极管的方法，其特征在于，该方法包含有下列步骤:
制作该第一栅极绝缘介电层及一阳极场板绝缘介电层；
将该氮化镓铝/氮化镓磊晶结构区分为一左侧区域与一右侧区域；
于该左侧区域形成一氮化镓空乏型氮极性极性反转具有栅极绝缘介电层氮化镓铝/氮化镓高速电子迁移率晶体管，经过压缩且介电常数是1.45或扩张应力且介电常数是2.0的一层绝缘保护介电层沉积之后而且厚度至少大于200nm，并将元件主动区磊晶层内的i-AlxGaN层/氮化镓通道层/i-AlyGaN层，由氮极性反转至镓极性使得该二维电子气从该氮化镓通道层与该i-AlyGaN层的接面处上升至该氮化镓通道层与该i-AlxGaN层的接面处；以及
于该右侧区域形成一具有该阳极场板绝缘介电层的氮极性极性反转氮化镓铝/氮化镓萧特基位障二极管，其位于该右侧区域，也因该绝缘保护介电层的应力使得主动区磊晶层内的i-AlxGaN层/氮化镓通道层/i-AlyGaN层产生极性反转使得该二维电子气从该氮化镓通道层与该i-AlyGaN层的接面处上升至该氮化镓通道层与该i-AlxGaN层的接面处。
18.如权利要求17所述的制作混合型氮极性极性反转氮化镓铝/氮化镓萧特基位障二极管的方法，其特征在于，该方法包含有下列步骤:
利用金属蒸镀与金属掀离的方式于该左侧区域形成一第一源极电极金属及一第一漏极电极金属，及于该右侧区域形成一阴极电极金属；及
经过700~900℃、30秒热处理使得该第一源极电极金属、该第一漏极电极金属及该阴极电极金属成为欧姆接触电极。
19.如权利要求18所述的制作混合型氮极性极性反转氮化镓铝/氮化镓萧特基位障二极管的方法，其特征在于，该方法包含有下列步骤:
利用金属蒸镀与金属掀离的方式同步形成一第一栅极电极金属、一第一源极电极连接金属、一第一漏极电极连接金属、一阴极电极连接金属及一阳极电极连接金属；
其中，该第一栅极电极金属位于该第一栅极绝缘介电层上，该第一源极电极连接金属位于该第一源极电极金属上，该阳极电极连接金属形成于该阳极场板绝缘介电层上。
20.一种使用权利要求1所述的氮化镓铝/氮化镓磊晶结构所制得的混合型氮极性反转氮化镓铝/氮化镓萧特基位障二极管，其特征在于，包含有:
该氮化镓铝/氮化镓磊晶结构，其区分为一左侧区域与一右侧区域；
一氮化镓空乏型氮极性反转具有栅极绝缘介电层氮化镓铝/氮化镓高速电子迁移率晶体管，其位于该左侧区域，经过压缩且介电常数是1.45或扩张应力且介电常数是2.0的一层绝缘保护介电层沉积之后而且厚度至少大于200nm，并将元件主动区磊晶层内的i-AlxGaN层/氮化镓通道层/i-AlyGaN层，由氮极性反转至镓极性使得该二维电子气从该氮化镓通道层与该i-AlyGaN层的接面处上升至该氮化镓通道层与该i-AlxGaN层的接面处，该x的取值在0.1-0.3之间；以及
一氮极性反转氮化镓铝/氮化镓萧特基位障二极管，其位于该右侧区域，也因该绝缘保护介电层的应力使得主动区磊晶层内的i-AlxGaN层/氮化镓通道层/i-AlyGaN层产生极性反转使得该二维电子气从该氮化镓通道层与该i-AlyGaN层的接面处上升至该氮化镓通道层与该i-AlxGaN层的接面处，该氮极性反转氮化镓铝/氮化镓萧特基位障二极管具有一阳极场板绝缘介电层。
21.如权利要求20所述的混合型氮极性反转氮化镓铝/氮化镓萧特基位障二极管，其特征在于，包含有:
提供该氮化镓铝/氮化镓磊晶结构；
一第一栅极电极金属，形成于该第一栅极绝缘介电层上；
一第一源极电极金属，形成于该氮化镓铝/氮化镓磊晶结构上的该左侧区域；
一第一漏极电极金属，形成于该氮化镓铝/氮化镓磊晶结构上的该左侧区域；
一阴极电极金属，形成于该氮化镓铝/氮化镓磊晶结构上的该右侧区域；
一栅极电极连接金属，耦接该第一栅极电极金属；
一第一源极电极连接金属，形成于该第一源极电极金属上，具有一源极打线区域；
一第一漏极电极连接金属，形成于该第一漏极电极金属上；
一阴极电极连接金属，形成于该阴极电极金属上；
一阳极电极连接金属，形成于该阳极场板绝缘介电层上，具有一阳极打线区域；
第一栅极电极金属、第一栅极电极连接金属、第一源极电极连接金属、第一漏极电极连接金属、阴极电极连接金属、阳极电极连接金属皆是一次性金属镀膜完成；及
第一漏极电极连接金属与阴极电极连接金属是电性相连接的，而第一栅极电极接金属与阳极电极连接金属是电性相连接的。
CN201810534618.4A 2017-06-06 2018-05-29 氮极性iii族/氮化物磊晶结构及其主动元件与其积体化的极性反转制作方法 Expired - Fee Related CN109004033B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
TW106118758A TWI618244B (zh) 2017-06-06 2017-06-06 N-face III族/氮化物磊晶結構及其主動元件與其積體化之極性反轉製作方法
TW106118758 2017-06-06

Publications (2)

Publication Number Publication Date
CN109004033A CN109004033A (zh) 2018-12-14
CN109004033B true CN109004033B (zh) 2022-05-10

Family

ID=62189351

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201810534618.4A Expired - Fee Related CN109004033B (zh) 2017-06-06 2018-05-29 氮极性iii族/氮化物磊晶结构及其主动元件与其积体化的极性反转制作方法

Country Status (3)

Country Link
US (2) US10833163B2 (zh)
CN (1) CN109004033B (zh)
TW (1) TWI618244B (zh)

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI701715B (zh) * 2017-06-06 2020-08-11 黃知澍 N-face III族/氮化物磊晶結構及其主動元件與其積體化之極性反轉製作方法
TWI680580B (zh) * 2018-07-04 2019-12-21 穩懋半導體股份有限公司 具有電晶體與二極體之化合物半導體單晶集成電路元件
TWI749369B (zh) 2019-09-12 2021-12-11 黃知澍 N-face III族/氮化物磊晶結構及其主動元件與其閘極保護元件
US11251294B2 (en) 2020-03-24 2022-02-15 Infineon Technologies Austria Ag High voltage blocking III-V semiconductor device
CN111969045B (zh) * 2020-08-13 2022-07-22 西安电子科技大学 低欧姆接触电阻的GaN基高电子迁移率晶体管及制备方法
CN112903755B (zh) * 2021-02-24 2023-06-02 太原理工大学 一种二氧化碳传感器及其制备方法
US12362294B2 (en) * 2021-06-03 2025-07-15 Nxp Usa, Inc. Wafer with semiconductor devices and integrated electrostatic discharge protection
CN113394096B (zh) * 2021-06-16 2022-05-31 中国科学院宁波材料技术与工程研究所 Hemt器件及其自隔离方法、制作方法
CN113964246B (zh) * 2021-09-28 2024-05-31 厦门士兰明镓化合物半导体有限公司 发光二极管的外延结构及其制造方法
CN114242814B (zh) * 2021-11-19 2024-03-08 华南理工大学 N极性面AlGaN基紫外光电探测器外延结构及其制备方法
CN117747654A (zh) * 2022-09-14 2024-03-22 乂馆信息科技(上海)有限公司 一种新型拓扑的hemt器件
CN116314315B (zh) * 2023-03-07 2025-11-21 复旦大学 基于GaN衬底的pGaN增强型HEMT器件结构及其制备方法
CN118173558B (zh) * 2024-02-02 2026-01-30 西安电子科技大学 一种单片集成的全GaN共源共栅场效应晶体管及其制备方法
CN119767728B (zh) * 2024-12-04 2025-12-02 西安电子科技大学芜湖研究院 基于金刚石衬底的氮极性GaN HEMT器件及制备方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2006013698A1 (ja) * 2004-08-02 2006-02-09 Nec Corporation 窒化物半導体素子、及びその製造方法
CN101336482A (zh) * 2005-11-29 2008-12-31 香港科技大学 低密度漏极hemt
CN102651315A (zh) * 2011-02-24 2012-08-29 富士通株式会社 制造半导体器件的方法及半导体器件
CN106531862A (zh) * 2016-12-20 2017-03-22 东莞市中镓半导体科技有限公司 一种GaN基复合衬底的制备方法

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7030428B2 (en) * 2001-12-03 2006-04-18 Cree, Inc. Strain balanced nitride heterojunction transistors
EP1938385B1 (en) * 2005-09-07 2014-12-03 Cree, Inc. Transistors with fluorine treatment
US7419892B2 (en) * 2005-12-13 2008-09-02 Cree, Inc. Semiconductor devices including implanted regions and protective layers and methods of forming the same
JP5065616B2 (ja) * 2006-04-21 2012-11-07 株式会社東芝 窒化物半導体素子
US8455920B2 (en) * 2007-05-23 2013-06-04 International Rectifier Corporation III-nitride heterojunction device
TW200903805A (en) * 2007-05-24 2009-01-16 Univ California Polarization-induced barriers for N-face nitride-based electronics
US20100084687A1 (en) * 2008-10-03 2010-04-08 The Hong Kong University Of Science And Technology Aluminum gallium nitride/gallium nitride high electron mobility transistors
JP5728922B2 (ja) * 2010-12-10 2015-06-03 富士通株式会社 半導体装置及び半導体装置の製造方法
TWI701715B (zh) * 2017-06-06 2020-08-11 黃知澍 N-face III族/氮化物磊晶結構及其主動元件與其積體化之極性反轉製作方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2006013698A1 (ja) * 2004-08-02 2006-02-09 Nec Corporation 窒化物半導体素子、及びその製造方法
CN101336482A (zh) * 2005-11-29 2008-12-31 香港科技大学 低密度漏极hemt
CN102651315A (zh) * 2011-02-24 2012-08-29 富士通株式会社 制造半导体器件的方法及半导体器件
CN106531862A (zh) * 2016-12-20 2017-03-22 东莞市中镓半导体科技有限公司 一种GaN基复合衬底的制备方法

Also Published As

Publication number Publication date
US20180350933A1 (en) 2018-12-06
US20210013317A1 (en) 2021-01-14
US10833163B2 (en) 2020-11-10
TWI618244B (zh) 2018-03-11
US11469308B2 (en) 2022-10-11
CN109004033A (zh) 2018-12-14
TW201904060A (zh) 2019-01-16

Similar Documents

Publication Publication Date Title
CN109004033B (zh) 氮极性iii族/氮化物磊晶结构及其主动元件与其积体化的极性反转制作方法
CN109004027B (zh) 氮极性iii族/氮化物磊晶结构及其主动元件与其积体化的极性反转制作方法
TWI648858B (zh) Ga-face III族/氮化物磊晶結構及其主動元件與其製作方法
CN105938799B (zh) 半导体器件的制造方法和半导体器件
KR101045573B1 (ko) Ⅲ족 질화물 인헨스먼트 모드 소자
WO2007108055A1 (ja) 化合物半導体装置及びその製造方法
US11605731B2 (en) Epitaxial structure of N-face group III nitride, active device, and gate protection device thereof
JP6834546B2 (ja) 半導体装置及びその製造方法
CN108649071A (zh) 半导体器件及其制造方法
CN108198855B (zh) 半导体元件、半导体基底及其形成方法
CN109004026B (zh) Iii族/氮化物磊晶结构及其主动元件与其积体化的制作方法
US20130146888A1 (en) Monolithic semiconductor device and method for manufacturing the same
CN113594232A (zh) 一种多插指埋栅结构的增强型高压hemt器件及其制备方法
TW202329461A (zh) 高電子遷移率電晶體及其製作方法
CN115458596A (zh) 基于Fin-JFET栅结构HEMT及其制作方法
CN106601806A (zh) 一种半导体器件及其制作方法
CN108335982A (zh) 一种GaN基HEMT器件的制作方法
KR101680767B1 (ko) 불순물 주입을 이용한 고출력 고 전자 이동도 트랜지스터 제조방법
CN114864400A (zh) 一种基于低温非金欧姆接触工艺的高κ/p-GaN异质结MIS-HEMT及其制造方法
JP2008016762A (ja) ＧａＮ−ＨＥＭＴの製造方法
CN113035934A (zh) GaN基HEMT器件及其制备方法
CN110931550A (zh) N-face AlGaN/GaN磊晶结构及其主动组件与其积体化的极性反转制作方法
US8120139B2 (en) Void isolated III-nitride device
CN118156298A (zh) 一种集成保护结构的氮化镓hemt及制备方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20220510

CF01 Termination of patent right due to non-payment of annual fee