[go: up one dir, main page]

JP5728922B2 - 半導体装置及び半導体装置の製造方法 - Google Patents

半導体装置及び半導体装置の製造方法 Download PDF

Info

Publication number
JP5728922B2
JP5728922B2 JP2010276381A JP2010276381A JP5728922B2 JP 5728922 B2 JP5728922 B2 JP 5728922B2 JP 2010276381 A JP2010276381 A JP 2010276381A JP 2010276381 A JP2010276381 A JP 2010276381A JP 5728922 B2 JP5728922 B2 JP 5728922B2
Authority
JP
Japan
Prior art keywords
semiconductor layer
region
gate recess
fluorine
layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2010276381A
Other languages
English (en)
Other versions
JP2012124442A (ja
Inventor
多木　俊裕
俊裕 多木
遠藤　浩
浩 遠藤
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Ltd
Original Assignee
Fujitsu Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
Priority to JP2010276381A priority Critical patent/JP5728922B2/ja
Priority to US13/290,420 priority patent/US8829569B2/en
Priority to CN201110352602.XA priority patent/CN102569376B/zh
Priority to TW100141052A priority patent/TWI464879B/zh
Publication of JP2012124442A publication Critical patent/JP2012124442A/ja
Priority to US14/450,838 priority patent/US9123793B2/en
Application granted granted Critical
Publication of JP5728922B2 publication Critical patent/JP5728922B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/40—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels
    • H10D30/47—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels having 2D charge carrier gas channels, e.g. nanoribbon FETs or high electron mobility transistors [HEMT]
    • H10D30/471—High electron mobility transistors [HEMT] or high hole mobility transistors [HHMT]
    • H10D30/477—Vertical HEMTs or vertical HHMTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/3065—Plasma etching; Reactive-ion etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/308—Chemical or electrical treatment, e.g. electrolytic etching using masks
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/015—Manufacture or treatment of FETs having heterojunction interface channels or heterojunction gate electrodes, e.g. HEMT
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/40—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels
    • H10D30/47—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels having 2D charge carrier gas channels, e.g. nanoribbon FETs or high electron mobility transistors [HEMT]
    • H10D30/471—High electron mobility transistors [HEMT] or high hole mobility transistors [HHMT]
    • H10D30/475—High electron mobility transistors [HEMT] or high hole mobility transistors [HHMT] having wider bandgap layer formed on top of lower bandgap active layer, e.g. undoped barrier HEMTs such as i-AlGaN/GaN HEMTs
    • H10D30/4755—High electron mobility transistors [HEMT] or high hole mobility transistors [HHMT] having wider bandgap layer formed on top of lower bandgap active layer, e.g. undoped barrier HEMTs such as i-AlGaN/GaN HEMTs having wide bandgap charge-carrier supplying layers, e.g. modulation doped HEMTs such as n-AlGaAs/GaAs HEMTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions 
    • H10D64/27—Electrodes not carrying the current to be rectified, amplified, oscillated or switched, e.g. gates
    • H10D64/311—Gate electrodes for field-effect devices
    • H10D64/411—Gate electrodes for field-effect devices for FETs
    • H10D64/511—Gate electrodes for field-effect devices for FETs for IGFETs
    • H10D64/512—Disposition of the gate electrodes, e.g. buried gates
    • H10D64/513—Disposition of the gate electrodes, e.g. buried gates within recesses in the substrate, e.g. trench gates, groove gates or buried gates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/0601—Structure
    • H01L2224/0603—Bonding areas having different sizes, e.g. different heights or widths
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/4847—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a wedge bond
    • H01L2224/48472—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a wedge bond the other connecting portion not on the bonding area also being a wedge bond, i.e. wedge-to-wedge
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/4901—Structure
    • H01L2224/4903—Connectors having different sizes, e.g. different diameters
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
    • H10D62/85—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group III-V materials, e.g. GaAs
    • H10D62/8503—Nitride Group III-V materials, e.g. AlN or GaN

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Plasma & Fusion (AREA)
  • Junction Field-Effect Transistors (AREA)
  • Drying Of Semiconductors (AREA)

Description

本発明は、半導体装置及び半導体装置の製造方法に関するものである。
窒化物半導体であるＧａＮ、ＡｌＮ、ＩｎＮまたは、これらの混晶からなる材料等は、広いバンドギャップを有しており、高出力電子デバイスまたは短波長発光デバイス等として用いられている。このうち、高出力デバイスとしては、電界効果型トランジスタ（ＦＥＴ：Field effect transistor）、特に、高電子移動度トランジスタ（ＨＥＭＴ：High Electron Mobility Transistor）に関する技術が開発されている（例えば、特許文献１）。このような窒化物半導体を用いたＨＥＭＴは、高出力・高効率増幅器、大電力スイッチングデバイス等に用いられる。
ところで、このような用途に用いられるＨＥＭＴは、ノーマリーオフであること、絶縁耐圧が高いこと等が求められている。特に、ノーマリーオフは安全動作の観点から重要であることから、ノーマリーオフ化のための様々な方法が検討されている。ノーマリーオフ化の為の方法の一つとして、ゲート電極の直下の半導体層の一部を除去することによりゲートリセスを形成する方法がある。この方法により形成されるゲートリセス構造では、電極間の抵抗成分を増加させることなく、閾値電圧を正にすることが可能である等の利点を有している。また、電力用途に用いられるノーマリーオフの半導体デバイスでは、高いドレイン耐圧やゲート耐圧が求められるため、横型構造のＦＥＴやＨＥＭＴにおいては、ゲート絶縁膜となる絶縁膜を形成したＭＩＳ（Metal Insulator Semiconductor）構造が用いられている。このように、ＧａＮ系の半導体材料を用いたＨＥＭＴにおいては、ゲートリセス構造及びＭＩＳ構造を組み合わせた構造とすることにより、電力用途に適した半導体デバイスとすることができる。
特開２００２−３５９２５６号公報
ところで、上述したＭＩＳ構造のＨＥＭＴにおいて、ＧａＮ系の半導体材料を用いた場合、ＧａＮ系の半導体材料は強いピエゾ分極や自発分極を有しており、電子走行層となる半導体層における電子密度が非常に高い。このため、ゲートリセスを形成しても閾値電圧があまり正にシフトしないため、単にゲートリセスを形成しただけでは、ノーマリーオフ化させることができない場合がある。
また、ゲートリセスは塩素成分を有するガスを用いたドライエッチングにより形成されるが、この方法ではゲートリセスの深さがばらついて形成されるため、製造されるＨＥＭＴの特性にばらつきが生じ、歩留まりの低下を招いてしまう。また、この方法では、形成されるゲートリセスの底面に凹凸等が形成されやすくなり、予想外のトラップ準位が形成される場合がある。このようなトラップ準位に電子が捕獲されると、閾値電圧が変動してしまい、安定した動作特性を得ることができなくなってしまう。
このため、ＧａＮ系の半導体材料を用いたＨＥＭＴにおいて、ノーマリーオフ化がされている半導体装置及び半導体装置の製造方法が望まれており、また、歩留まりが高く安定した動作特性を得ることのできる半導体装置の製造方法が望まれている。
本実施の形態の一観点によれば、基板上に形成された第１の半導体層と、前記第１の半導体層上に形成された第２の半導体層と、前記第２の半導体層上に形成された第３の半導体層と、所定の領域の前記第３の半導体層の全部と、前記第２の半導体層の一部または全部を除去することにより形成されているゲートリセスと、前記ゲートリセス及び第３の半導体層上に形成されている絶縁膜と、前記ゲートリセス上に絶縁膜を介して形成されているゲート電極と、前記第１の半導体層または前記第２の半導体層上に形成されているソース電極及びドレイン電極と、を有し、前記ゲートリセスの側面における前記第３の半導体層、または、前記第３の半導体層及び前記第２の半導体層にはフッ素が含まれているフッ素を含む領域を有しており、前記第１の半導体層及び前記第２の半導体層は、窒化物半導体により形成されているものであって、前記第３の半導体層は、ＧａＮ、ＡｌＮ、ＧａＮが順に積層されたものにより形成されていることを特徴とする。
また、本実施の形態の他の一観点によれば、基板上に形成された第１の半導体層と、前記第１の半導体層上に形成された第２の半導体層と、前記第２の半導体層上に形成された第３の半導体層と、所定の領域の前記第３の半導体層の一部または全部を除去することにより形成されているゲートリセスと、前記ゲートリセス及び第３の半導体層上に形成されている絶縁膜と、前記ゲートリセス上に絶縁膜を介して形成されているゲート電極と、前記第１の半導体層または前記第２の半導体層上に形成されているソース電極及びドレイン電極と、を有し、前記ゲートリセスの側面における前記第３の半導体層にはフッ素が含まれているフッ素を含む領域を有しており、前記第１の半導体層及び前記第２の半導体層は、窒化物半導体により形成されているものであって、前記第３の半導体層は、ＧａＮ、ＡｌＮ、ＧａＮが順に積層されたものにより形成されていることを特徴とする。
また、本実施の形態の他の一観点によれば、基板上に、第１の半導体層、第２の半導体層及び第３の半導体層が順次形成されている半導体層の表面にレジストパターンを形成する工程と、前記レジストパターンの開口領域における前記第３の半導体層の全部及び前記第２の半導体層の一部または全部を除去しゲートリセスを形成する工程と、前記ゲートリセスの側面における領域の前記半導体層中にフッ素を注入する工程と、前記レジストパターンを除去し、前記ゲートリセス及び前記半導体層上に絶縁膜を形成する工程と、前記ゲートリセスが形成されている領域に前記絶縁膜を介しゲート電極を形成する工程と、前記半導体層上にソース電極及びドレイン電極を形成する工程と、を有しており、前記第１の半導体層及び前記第２の半導体層は、窒化物半導体により形成されているものであって、前記第３の半導体層は、ＧａＮ、ＡｌＮ、ＧａＮが順に積層されたものにより形成されていることを特徴とする。
また、本実施の形態の他の一観点によれば、基板上に、第１の半導体層、第２の半導体層及び第３の半導体層が順次形成されている半導体層の表面にレジストパターンを形成する工程と、前記レジストパターンの開口領域における前記第３の半導体層の一部または全部を除去しゲートリセスを形成する工程と、前記ゲートリセスの側面における領域の前記半導体層中にフッ素を注入する工程と、前記レジストパターンを除去し、前記ゲートリセス及び前記半導体層上に絶縁膜を形成する工程と、前記ゲートリセスが形成されている領域に前記絶縁膜を介しゲート電極を形成する工程と、前記半導体層上にソース電極及びドレイン電極を形成する工程と、を有しており、前記第１の半導体層及び前記第２の半導体層は、窒化物半導体により形成されているものであって、前記第３の半導体層は、ＧａＮ、ＡｌＮ、ＧａＮが順に積層されたものにより形成されていることを特徴とする。
開示の半導体装置及び半導体装置の製造方法によれば、ＧａＮ系の半導体材料を用いたＨＥＭＴにおいて、ノーマリーオフ化させることができる。また、製造される半導体装置における歩留りを向上させることができ、安定した動作特性を得ることができる。
第１の実施の形態における半導体装置の構造図 第１の実施の形態における半導体装置の製造方法の工程図（１） 第１の実施の形態における半導体装置の製造方法の工程図（２） 第１の実施の形態における半導体装置の製造方法の工程図（３） エッチングガスの違いによる表面粗さのＲＭＳの説明図 ゲート−ソース電圧とドレイン電圧との相関図 第２の実施の形態における半導体装置の構造図 第２の実施の形態における半導体装置の製造方法の工程図（１） 第２の実施の形態における半導体装置の製造方法の工程図（２） 第２の実施の形態における半導体装置の製造方法の工程図（３） 第３の実施の形態における半導体装置の構造図 第３の実施の形態における半導体装置の製造方法の工程図（１） 第３の実施の形態における半導体装置の製造方法の工程図（２） 第３の実施の形態における半導体装置の製造方法の工程図（３） 第４の実施の形態における半導体装置の構造図 第４の実施の形態における半導体装置の製造方法の工程図（１） 第４の実施の形態における半導体装置の製造方法の工程図（２） 第４の実施の形態における半導体装置の製造方法の工程図（３） 第５の実施の形態における半導体装置の製造方法の工程図（１） 第５の実施の形態における半導体装置の製造方法の工程図（２） 第５の実施の形態における半導体装置の製造方法の工程図（３） 第６の実施の形態におけるディスクリートパッケージされた半導体デバイスの説明図 第６の実施の形態におけるＰＦＣ回路の回路図
発明を実施するための形態について、以下に説明する。尚、同じ部材等については、同一の符号を付して説明を省略する。
〔第１の実施の形態〕
（半導体装置）
図１に基づき、本実施の形態における半導体装置について説明する。本実施の形態における半導体装置は、半絶縁性のＳｉＣ等からなる基板１１上に、電子走行層１２及び電子供給層１３が順次形成された半導体層が形成されている。第１の半導体層となる電子走行層１２はｉ−ＧａＮにより形成されており、第２の半導体層となる電子供給層１３はｎ−ＡｌＧａＮにより形成されている。これにより、電子走行層１２と電子供給層１３との界面の近傍における電子走行層１２には２ＤＥＧ１２ａが形成される。電子供給層１３等には、ゲートリセス２２が形成されており、ゲートリセス２２が形成されている領域における電子供給層１３及び電子走行層１２には、フッ素（Ｆ）を含む領域２４が形成されている。また、ゲートリセス２２及び電子供給層１３上には、ゲート絶縁膜となる絶縁膜３１が形成されており、ゲートリセス２２が形成されている領域上には、絶縁膜３１を介しゲート電極３２が形成されている。更に、電子供給層１３上の所定の領域には、ソース電極３３及びドレイン電極３４が形成されている。尚、ソース電極３３及びドレイン電極３４は、電子走行層１２上に形成されたものであってもよい。また、フッ素を含む領域２４は、電子供給層１３のみに形成されたものであってもよいが、電子供給層１３及び電子走行層１２に形成することにより、より顕著な効果を得ることができ好ましい。
本実施の形態における半導体装置では、ゲートリセス２２が形成されている領域における電子供給層１３等に、フッ素を含む領域２４が形成されている。フッ素は元素の中では電気陰性度が最も高い元素であり、陰イオンになりやすい。このためフッ素を含む領域２４に存在しているフッ素が陰イオンになると、これに対応する領域の２ＤＥＧ１２ａにおける電子の数が少なくなり、電子の少ない領域１２ｂが形成される。２ＤＥＧ１２ａにおける電子の少ない領域１２ｂは、ゲート電極３２が形成される領域の直下であるため、ゲートリセス２２を形成することとの相乗効果により、ＧａＮ系の半導体材料を用いたＨＥＭＴにおいて、ノーマリーオフ化させることが可能となる。
（半導体装置の製造方法）
次に、本実施の形態における半導体装置の製造方法について、図２〜図４に基づき説明する。
最初に、図２（ａ）に示すように、半絶縁性のＳｉＣ等からなる基板１１上に、ＭＯＶＰＥによるエピタキシャル成長により、第１の半導体層となる電子走行層１２、第２の半導体層となる電子供給層１３が順次形成された半導体層を形成する。尚、第１の半導体層となる電子走行層１２は厚さが約３μｍのｉ−ＧａＮにより形成されている。第２の半導体層となる電子供給層１３は厚さが約３０ｎｍのｎ−ＡｌＧａＮにより形成されており、不純物濃度が５×１０１８ｃｍ−３となるように不純物元素としてＳｉがドープされている。これにより、電子走行層１２と電子供給層１３との界面の近傍における電子走行層１２には２ＤＥＧ１２ａが形成される。この後、図示はしないが素子分離領域を形成する。具体的には、素子分離領域を形成するためのフォトレジストを塗布し、露光装置による露光、現像を行なうことにより、素子分離領域が形成される領域に開口部を有するレジストパターンを形成する。更に、この後、塩素成分を含むガスを用いたドライエッチングを行い、ドライエッチングされた領域に絶縁膜を形成することにより、または、所定の元素のイオン注入を行なうことにより素子分離領域を形成する。
次に、図２（ｂ）に示すように、電子供給層１３の表面に、レジストパターン２１を形成する。レジストパターン２１は、電子供給層１３の表面にフォトレジストを塗布し、露光装置による露光、現像を行なうことにより形成する。これにより、後述するゲートリセス２２が形成される領域に開口部を有するレジストパターン２１が形成される。
次に、図２（ｃ）に示すように、ＲＩＥ等のドライエッチングを行なうことにより、レジストパターン２１が形成されていない領域における電子供給層１３の一部または全部を除去し、ゲートリセス２２を形成する。このＲＩＥ等のドライエッチングに用いられるエッチングガスは、塩素系ガス（塩素成分を含むガス）とフッ素系ガス（フッ素成分を含むガス）とをドライエッチングチャンバー内に導入することにより混合させたものである。塩素成分を含むガスとしては、Ｃｌ２、ＢＣｌ３、ＳｉＣｌ４等が挙げられ、フッ素成分を含むガスとしては、ＳＦ６、ＣＦ４、Ｃ２Ｆ６、Ｃ３Ｆ８、ＣＨＦ３、ＮＦ３、Ｆ２等が挙げられる。エッチングガスにフッ素成分を含むガスを加えることにより、塩素成分を含むガスのみの場合と比べてエッチングレートが低下し、均一なエッチングを行なうことができるため、エッチングの制御性を向上させることができ、エッチング面を平坦にすることができる。これにより、ゲートリセス２２におけるエッチング深さを均一にすることができ、底面の平坦なゲートリセス２２を形成することができる。本実施の形態では、エッチングチャンバー内に、エッチングガスとしてＣｌ２を２０ｓｃｃｍ、ＳＦ６を１０ｓｃｃｍ導入し、エッチングチャンバー内の圧力を２Ｐａとし、ＲＦ（Radio frequency）パワーを２０Ｗ印加しＲＩＥを行なうことによりゲートリセス２２を形成している。
次に、図３（ａ）に示すように、フッ素によるプラズマ処理を行なうことにより、ゲートリセス２２が形成されている電子供給層１３及び電子走行層１２内にフッ素を注入する。具体的には、上述したＲＩＥ等のドライエッチング装置に、ＳＦ６、ＣＦ４、Ｃ２Ｆ６、Ｃ３Ｆ８、ＣＨＦ３、ＮＦ３、Ｆ２等のフッ素成分を含むガスを導入し、ＲＦパワーを印加することにより、フッ素プラズマ２３を発生させてフッ素によるプラズマ処理を行なう。これにより、ゲートリセス２２が形成されている領域の電子供給層１３等には、フッ素を含む領域２４が形成されるため、この領域の直下の２ＤＥＧ１２ａにおける電子の数を少なくすることができる。本実施の形態では、エッチングチャンバー内にフッ素成分を含むガスとしてＣＦ４を３０ｓｃｃｍ導入し、エッチングチャンバー内の圧力を２Ｐａとし、ＲＦパワーを２００Ｗ印加して、フッ素プラズマ２３を発生させてフッ素を含む領域２４を形成している。ＲＦパワーが印加されている状態では、セルフバイアスがかるため、イオン化されたフッ素はゲートリセス２２が形成されている電子供給層１３等に引き込まれることにより注入されるため、フッ素を含む領域２４を形成することができる。尚、フッ素をゲートリセス２２が形成されている電子供給層１３等により多く注入させるため別途バイアスを印加してもよい。また、フッ素を含む領域２４を効率よく形成するため、フッ素によるプラズマ処理を行う際に印加されるＲＦパワーは、ゲートリセス２２を形成する際に印加されるＲＦパワーよりも高いパワーであることが好ましい。更に、上記においては、フッ素を含む領域２４がフッ素プラズマ２３を発生させることにより形成する方法について説明したが、フッ素のイオン注入等その他の方法によりフッ素を含む領域２４を形成するものであってもよい。
尚、図２（ｃ）に示すＲＩＥ等のドライエッチングと図３（ａ）に示すフッ素によるプラズマ処理は、上述したように同一のチャンバー内で行なうことが好ましい。また、更には、ＲＩＥ等のドライエッチングを行なう際に発生したプラズマを絶やすことなく、連続してフッ素によるプラズマ処理を行なうことがより好ましい。これはエッチングチャンバー内に導入されるガス種及び流量等を制御し、ＲＩＥ等のドライエッチングからフッ素によるプラズマ処理へと連続的に切り換えることにより行なうことができる。このように連続的に切り換えることにより、ＲＩＥ等のドライエッチング後のゲートリセスの表面に、異物等が付着することを防ぐことができる。
次に、図３（ｂ）に示すように、レジストパターン２１を有機溶剤等により除去する。
次に、図３（ｃ）に示すように、ゲートリセス２２及び電子供給層１３上にゲート絶縁膜となる絶縁膜３１を形成する。本実施の形態では、絶縁膜３１として、酸化アルミニウム（Ａｌ２Ｏ３）膜を厚さが２ｎｍ〜２００ｎｍとなるように成膜することにより形成する。より具体的には、厚さ約１０ｍｍの酸化アルミニウム膜を成膜することにより絶縁膜３１を形成している。絶縁膜３１の成膜方法としては、ＣＶＤ（Chemical Vapor Deposition）、ＡＬＤ（Atomic Layer Deposition）、スパッタリング等が挙げられる。
尚、絶縁膜３１は、上述した酸化アルミニウム以外にも、Ｓｉ、Ａｌ、Ｈｆ、Ｚｒ、Ｔｉ、Ｔａ、Ｗの酸化物、窒化物、または、酸窒化物により形成してもよい。
次に、図４（ａ）に示すように、ゲートリセス２２が形成されている領域上に、絶縁膜３１を介しゲート電極３２を形成する。具体的には、絶縁膜３１上にフォトレジストを塗布し、露光装置による露光、現像を行なうことにより、ゲート電極３２が形成される領域に開口部を有する不図示のレジストパターンを形成する。この後、真空蒸着により厚さが約３０ｎｍのＮｉ膜、厚さが約４００ｎｍのＡｕ膜を順次成膜することにより金属膜を形成する。更に、この後、有機溶剤等を用いたリフトオフを行なうことにより、レジストパターン上に形成された金属膜がレジストパターンとともに除去され、レジストパターンの形成されていない領域に成膜されている金属膜によりゲート電極３２が形成される。
次に、図４（ｂ）に示すように、ソース電極３３及びドレイン電極３４を形成する。具体的には、絶縁膜３１の表面にフォトレジストを塗布し露光装置による露光、現像を行なうことによりソース電極３３及びドレイン電極３４が形成される領域に開口部を有する不図示のレジストパターンを形成する。この後、塩素成分を含むガスを用いたＲＩＥ等のドライエッチングを行なうことにより、レジストパターンが形成されていない領域の絶縁膜３１を除去し開口領域を形成する。この後、レジストパターンを除去し、再び、絶縁膜３１の表面等にフォトレジストを塗布し、露光装置による露光、現像を行なうことにより、ソース電極３３及びドレイン電極３４が形成される領域に開口部を有する不図示のレジストパターンを形成する。この後、真空蒸着により厚さが約２０ｎｍのＴａ膜、厚さが約２００ｎｍのＡｌ膜を順次成膜することにより金属膜を形成する。この後、有機溶剤等を用いたリフトオフを行なうことにより、レジストパターン上に形成された金属膜がレジストパターンとともに除去され、レジストパターンの形成されていない領域に成膜されている金属膜によりソース電極３３及びドレイン電極３４が形成される。この後、４００℃〜１０００℃の温度、例えば、５５０℃で熱処理を行なうことにより、ソース電極３３及びドレイン電極３４をオーミックコンタクトさせる。尚、上記においては、レジストパターンを２回形成する場合について説明したが、絶縁膜３１に開口領域を形成するためのレジストパターンと、ソース電極３３及びドレイン電極３４を形成する際のレジストパターンとを兼用させることも可能である。この場合、レジストパターンの形成は１回でよい。
以上より、本実施の形態における半導体装置の製造方法により半導体装置を製造することができる。本実施の形態により製造される半導体装置は、第２の半導体層であるｎ−ＡｌＧａＮ電子供給層１３等においてゲートリセス２２が形成されている領域にフッ素を含む領域２４が形成されており、ノーマリーオフ化されている。また、エッチングガスにフッ素成分を含むガスを加えることにより、エッチングレートが低くなり均一なエッチングを行なうことができる。これにより、ゲートリセス２２の深さを均一に形成することができ、ゲートリセス２２の底面を平坦に形成することができる。このようにして半導体装置の歩留りを向上させることができ、安定した動作特性を得ることができる。
尚、本実施の形態は、ゲートリセスとゲート絶縁膜を有する電界効果トランジスタであれば、如何なる構造のものについても適用可能である。また、ゲート電極、ソース電極は、ドレイン電極の形成方法は他の方法により形成してもよく、更に、オーミックコンタクトさせることができれば熱処理等を行なう必要はない。また、ゲート電極形成後に熱処理を行なってもよい。
本実施の形態では、図２（ｃ）において、ＲＩＥ等によるドライエッチングによりゲートリセス２２を形成しているが、この際用いられるエッチングガスとゲートリセス２２の底面の表面粗さの関係について説明する。図５は、塩素をエッチングガスとして用いてＲＩＥによりゲートリセスを形成した場合における底面の表面粗さと、塩素と六フッ化硫黄とをエッチングガスとして用いてＲＩＥによりゲートリセスを形成した場合における底面の表面粗さを示す。塩素をエッチングガスとして用いてＲＩＥによりゲートリセスを形成した場合における底面の表面粗さのＲＭＳ（Root Mean Square：二乗平均平方根）値は、１．４０２である。これに対し、塩素と六フッ化硫黄とをエッチングガスとして用いてＲＩＥによりゲートリセスを形成した場合における底面の表面粗さのＲＭＳ値は、０．４７３であり、ゲートリセスの底面をより平坦に形成することができる。
次に、図６にゲート−ソース電圧Ｖｇｓとドレイン電流Ｉｄとの関係を示す。破線６Ａはゲートリセスを形成することなくフッ素の注入のみを行なった半導体装置の場合を示すものであり、この半導体装置におけるゲート−ソース電圧Ｖｇｓの閾値Ｖｔｈは、約０．４６Ｖである。また、破線６Ｂはフッ素の注入を行なうことなくゲートリセスを形成した半導体装置の場合を示すものであり、この半導体装置におけるゲート−ソース電圧Ｖｇｓの閾値Ｖｔｈは、約０．９３Ｖである。これに対し、実線６Ｃは、本実施の形態における半導体装置であり、ゲートリセス２２を形成し、かつ、フッ素を注入しフッ素を含む領域を形成したものの場合を示すものであり、この半導体装置におけるゲート−ソース電圧Ｖｇｓの閾値Ｖｔｈは、約３．０３Ｖである。このように、本実施の形態における半導体装置では、閾値電圧Ｖｔｈを正方向に大きくシフトさせることができる。
〔第２の実施の形態〕
次に、第２の実施の形態について説明する。
（半導体装置）
図７に基づき、本実施の形態における半導体装置について説明する。本実施の形態における半導体装置は、Ｓｉ等からなる基板１１上に、電子走行層１２、電子供給層１３及びキャップ層１４が順次形成された半導体層が形成されている。第１の半導体層となる電子走行層１２はｉ−ＧａＮにより形成されており、第２の半導体層となる電子供給層１３はｎ−ＡｌＧａＮにより形成されており、第３の半導体層となるキャップ層１４はｎ−ＧａＮにより形成されている。これにより、電子走行層１２と電子供給層１３との界面の近傍における電子走行層１２には２ＤＥＧ１２ａが形成される。キャップ層１４等には、ゲートリセス２２１が形成されており、ゲートリセス２２１が形成されている領域におけるキャップ層１４等には、フッ素を含む領域２４１が形成されている。また、ゲートリセス２２１及びキャップ層１４上には、ゲート絶縁膜となる絶縁膜３１が形成されており、ゲートリセス２２１が形成されている領域上には、絶縁膜３１を介しゲート電極３２が形成されている。更に、電子供給層１３上の所定の領域には、ソース電極３３及びドレイン電極３４が形成されている。尚、ソース電極３３及びドレイン電極３４は、電子走行層１２上に形成されたものであってもよい。
本実施の形態における半導体装置では、ゲートリセス２２１が形成されている領域におけるキャップ層１４、電子供給層１３及び電子走行層１２に、フッ素を含む領域２４１が形成されている。フッ素は元素の中では電気陰性度が最も高い元素であり、陰イオンになりやすい。このためフッ素を含む領域２４１に存在しているフッ素が陰イオンになると、これに対応する領域の２ＤＥＧ１２ａにおける電子の数が少なくなり、電子の少ない領域１２ｂが形成される。２ＤＥＧ１２ａにおける電子の少ない領域１２ｂは、ゲート電極３２が形成される領域の直下であるため、ゲートリセス２２１を形成することとの相乗効果により、ＧａＮ系の半導体材料を用いたＨＥＭＴにおいて、ノーマリーオフ化させることが可能となる。尚、フッ素を含む領域２４１は、キャップ層１４のみに形成されたものであってもよいが、キャップ層１４及び電子供給層１３に形成することにより、更には、キャップ層１４、電子供給層１３及び電子走行層１２に形成することにより、より顕著な効果を得ることができ好ましい。
（半導体装置の製造方法）
次に、本実施の形態における半導体装置の製造方法について、図８〜図１０に基づき説明する。
最初に、図８（ａ）に示すように、Ｓｉ等からなる基板１１上に、ＭＯＶＰＥによるエピタキシャル成長により、電子走行層１２、電子供給層１３及びキャップ層１４を順次形成することにより半導体層を形成する。尚、第１の半導体層である電子走行層１２は厚さが約３μｍのｉ−ＧａＮにより形成されている。第２の半導体層である電子供給層１３は厚さが約３０ｎｍのｎ−ＡｌＧａＮにより形成されており、不純物濃度が５×１０１８ｃｍ−３となるように不純物元素としてＳｉがドープされている。また、第３の半導体層であるキャップ層１４は厚さが約１０ｎｍのｎ−ＧａＮにより形成されており、不純物濃度が５×１０１８ｃｍ−３となるように不純物元素としてＳｉがドープされている。これにより、電子走行層１２と電子供給層１３との界面の近傍における電子走行層１２には２ＤＥＧ１２ａが形成される。この後、図示はしないが素子分離領域を形成する。具体的には、素子分離領域を形成するためのフォトレジストを塗布し、露光装置による露光、現像を行なうことにより、素子分離領域が形成される領域に開口部を有するレジストパターンを形成する。更に、この後、塩素成分を含むガスを用いたドライエッチングを行い、ドライエッチングされた領域に絶縁膜を形成することにより、または、所定の元素のイオン注入を行なうことにより素子分離領域を形成する。
次に、図８（ｂ）に示すように、キャップ層１４の表面に、レジストパターン２１を形成する。レジストパターン２１は、キャップ層１４の表面にフォトレジストを塗布し、露光装置による露光、現像を行なうことにより形成する。これにより、後述するゲートリセス２２１が形成される領域に開口部を有するレジストパターン２１を形成する。
次に、図８（ｃ）に示すように、ＲＩＥ等のドライエッチングを行なうことにより、レジストパターン２１が形成されていない領域におけるキャップ層１４の一部又は全部を除去し、ゲートリセス２２１を形成する。このＲＩＥ等のドライエッチングに用いられるエッチングガスは、塩素成分を含むガスとフッ素成分を含むガスとをドライエッチングチャンバー内に導入することにより混合させたものである。これにより、ゲートリセス２２１におけるエッチング深さを均一にすることができ、底面の平坦なゲートリセス２２１を形成することができる。本実施の形態では、エッチングチャンバー内に、エッチングガスとしてＣｌ２を１０ｓｃｃｍ、ＳＦ６を２０ｓｃｃｍ導入し、エッチングチャンバー内の圧力を２Ｐａとし、ＲＦパワーを３０Ｗ印加してＲＩＥを行なうことによりゲートリセス２２１を形成している。
次に、図９（ａ）に示すように、フッ素によるプラズマ処理を行なうことにより、ゲートリセス２２１が形成されているキャップ層１４、電子供給層１３及び電子走行層１２内にフッ素を注入する。具体的には、上述したＲＩＥ等のドライエッチング装置に、ＳＦ６、ＣＦ４、Ｃ２Ｆ６、Ｃ３Ｆ８、ＣＨＦ３、ＮＦ３、Ｆ２等のフッ素成分を含むガスを導入し、ＲＦパワーを印加することにより、フッ素プラズマ２３を発生させてフッ素によるプラズマ処理を行なう。これにより、ゲートリセス２２１が形成されている領域のキャップ層１４等には、フッ素を含む領域２４１が形成されるため、この領域の直下の２ＤＥＧ１２ａにおける電子の数を少なくすることができる。本実施の形態では、エッチングチャンバー内にフッ素成分を含むガスとしてＣＦ４を３０ｓｃｃｍ導入し、エッチングチャンバー内の圧力を１Ｐａとし、ＲＦパワーを１００Ｗ印加して、フッ素プラズマ２３を発生させてフッ素を含む領域２４１を形成している。尚、フッ素を含む領域２４１を効率よく形成するため、フッ素によるプラズマ処理を行う際に印加されるＲＦパワーは、ゲートリセス２２１を形成する際に印加されるＲＦパワーよりも高いパワーであることが好ましい。
尚、図８（ｃ）に示すＲＩＥ等のドライエッチングと図９（ａ）に示すフッ素によるプラズマ処理は、上述したように同一のチャンバー内で行なうことが好ましい。また、更には、ＲＩＥ等のドライエッチングを行なう際に発生したプラズマを絶やすことなく、連続してフッ素によるプラズマ処理を行なうことがより好ましい。これはエッチングチャンバー内に導入されるガス種及び流量等を制御し、ＲＩＥ等のドライエッチングからフッ素によるプラズマ処理へと連続的に切り換えることにより行なうことができる。このように連続的に切り換えることにより、ＲＩＥ等のドライエッチング後のゲートリセスの表面に、異物等が付着することを防ぐことができる。
次に、図９（ｂ）に示すように、レジストパターン２１を有機溶剤等により除去する。
次に、図９（ｃ）に示すように、ゲートリセス２２１及びキャップ層１４上にゲート絶縁膜となる絶縁膜３１を形成する。本実施の形態では、絶縁膜３１として、五酸化タンタル（Ｔａ２Ｏ５）膜を厚さが２ｎｍ〜２００ｎｍとなるように成膜することにより形成する。より具体的には、厚さが約５０ｎｍの五酸化タンタル膜を成膜することにより絶縁膜３１を形成している。
次に、図１０（ａ）に示すように、ゲートリセス２２１が形成されている領域上に、絶縁膜３１を介しゲート電極３２を形成する。具体的には、絶縁膜３１上にフォトレジストを塗布し、露光装置による露光、現像を行なうことにより、ゲート電極３２が形成される領域に開口部を有する不図示のレジストパターンを形成する。この後、真空蒸着により厚さが約３０ｎｍのＮｉ膜、厚さが約４００ｎｍのＡｕ膜を順次成膜することにより金属膜を形成する。更に、この後、有機溶剤等を用いたリフトオフを行なうことにより、レジストパターン上に形成された金属膜がレジストパターンとともに除去され、レジストパターンの形成されていない領域に成膜されている金属膜によりゲート電極３２が形成される。
次に、図１０（ｂ）に示すように、ソース電極３３及びドレイン電極３４を形成する。具体的には、絶縁膜３１の表面にフォトレジストを塗布し露光装置による露光、現像を行なうことによりソース電極３３及びドレイン電極３４が形成される領域に開口部を有する不図示のレジストパターンを形成する。この後、塩素成分を含むガスを用いたＲＩＥ等のドライエッチングを行なうことにより、レジストパターンが形成されていない領域の絶縁膜３１及びキャップ層１４を除去し、開口領域を形成する。この後、レジストパターンを除去し、再び、絶縁膜３１の表面等に、フォトレジストを塗布し露光装置による露光、現像を行なうことにより、ソース電極３３及びドレイン電極３４が形成される領域に開口部を有する不図示のレジストパターンを形成する。この後、真空蒸着により厚さが約２０ｎｍのＴａ膜、厚さが約２００ｎｍのＡｌ膜を順次成膜することにより金属膜を形成する。この後、有機溶剤等を用いたリフトオフを行なうことにより、レジストパターン上に形成された金属膜がレジストパターンとともに除去され、レジストパターンの形成されていない領域に成膜されている金属膜によりソース電極３３及びドレイン電極３４が形成される。この後、４００℃〜１０００℃の温度、例えば、５５０℃で熱処理を行なうことにより、ソース電極３３及びドレイン電極３４をオーミックコンタクトさせる。尚、上記においては、レジストパターンを２回形成する場合について説明したが、絶縁膜３１等に開口領域を形成するためのレジストパターンと、ソース電極３３及びドレイン電極３４を形成する際のレジストパターンとを兼用させることも可能である。この場合、レジストパターンの形成は１回でよい。
以上より、本実施の形態における半導体装置の製造方法により半導体装置を製造することができる。本実施の形態により製造される半導体装置は、第３の半導体層であるキャップ層１４等においてゲートリセス２２１が形成されている領域にフッ素を含む領域２４１が形成されており、安定的にノーマリーオフ化されている。また、エッチングガスにフッ素成分を含むガスを加えることにより、エッチングレートが低くなり均一なエッチングを行なうことができる。これにより、ゲートリセス２２１の深さを均一に形成することができ、ゲートリセス２２１の底面を平坦に形成することができる。このようにして半導体装置の歩留りを向上させることができ、安定した動作特性を得ることができる。尚、上記以外の内容については、第１の実施の形態と同様である。
〔第３の実施の形態〕
次に、第３の実施の形態について説明する。
（半導体装置）
図１１に基づき、本実施の形態における半導体装置について説明する。本実施の形態における半導体装置は、ＧａＮ等からなる基板１１上に、電子走行層１２、電子供給層１３、ｎ−ＧａＮからなる保護層１５、ｉ−ＡｌＮからなるキャップ層１６及びｎ−ＧａＮからなるキャップ層１４が順次形成された半導体層が形成されている。第１の半導体層である電子走行層１２はｉ−ＧａＮにより形成されており、第２の半導体層である電子供給層１３はｎ−ＡｌＧａＮにより形成されており、第３の半導体層はｎ−ＧａＮからなるキャップ層１４により形成されている。これにより、電子走行層１２と電子供給層１３との界面の近傍における電子走行層１２には２ＤＥＧ１２ａが形成される。ゲートリセス２２２は、ｎ−ＧａＮからなるキャップ層１４、ｉ−ＡｌＮからなるキャップ層１６、ｎ−ＧａＮからなる保護層１５、電子供給層１３の一部または全部を除去することにより形成されている。また、ゲートリセス２２２が形成されている領域における電子供給層１３等には、フッ素を含む領域２４２が形成されている。また、ゲートリセス２２２及びｎ−ＧａＮからなるキャップ層１４上には、ゲート絶縁膜となる絶縁膜３１が形成されており、ゲートリセス２２２が形成されている領域上には、絶縁膜３１を介しゲート電極３２が形成されている。更に、電子供給層１３上の所定の領域には、ソース電極３３及びドレイン電極３４が形成されている。尚、ソース電極３３及びドレイン電極３４は、電子走行層１２上に形成されたものであってもよい。
本実施の形態における半導体装置では、ゲートリセス２２２が形成されている領域及びゲートリセス２２２の側面におけるｎ−ＧａＮからなるキャップ層１４、ｉ−ＡｌＮからなるキャップ層１６、ｎ−ＧａＮからなる保護層１５、電子供給層１３及び電子走行層１２に、フッ素を含む領域２４２が形成されている。フッ素は元素の中では電気陰性度が最も高い元素であり、陰イオンになりやすい。このためフッ素を含む領域２４２に存在しているフッ素が陰イオンになると、これに対応する領域の２ＤＥＧ１２ａにおける電子の数が少なくなり、電子の少ない領域１２ｂが形成される。２ＤＥＧ１２ａにおける電子の少ない領域１２ｂは、ゲート電極３２が形成される領域の直下であるため、ゲートリセス２２１を形成することとの相乗効果により、ＧａＮ系の半導体材料を用いたＨＥＭＴにおいて、ノーマリーオフ化させることが可能となる。また、ゲートリセス側面にもフッ素を含む領域を形成することにより、ゲートリセス側面をリークパスとするゲートリーク電流も低減することが可能となる。特に、ＧａＮ、ＡｌＮ、ＧａＮの３層により構成されるキャップ層では、ＡｌＮの下面に発生する正のピエゾ電荷により、側面からのゲートリーク電流が増加する傾向にあるため、ゲートリセス側面にもフッ素を含む領域を形成することは好ましい。
尚、フッ素を含む領域２４２は、電子供給層１３のみに形成されたものであってもよいが、電子供給層１３及び電子走行層１２に形成することにより、更には、ｎ−ＧａＮからなるキャップ層１４、ｉ−ＡｌＮからなるキャップ層１６、ｎ−ＧａＮからなる保護層１５、電子供給層１３及び電子走行層１２に形成することにより、より顕著な効果を得ることができ好ましい。
（半導体装置の製造方法）
次に、本実施の形態における半導体装置の製造方法について、図１２〜図１４に基づき説明する。
最初に、図１２（ａ）に示すように、ＧａＮ等からなる基板１１上に、ＭＯＶＰＥにより、電子走行層１２、電子供給層１３、ｎ−ＧａＮからなる保護層１５、ｉ−ＡｌＮからなるキャップ層１６、ｎ−ＧａＮからなるキャップ層１４からなる半導体層を形成する。尚、これらの層はエピタキシャル成長により順次形成されている。第１の半導体層である電子走行層１２は厚さが約３μｍのｉ−ＧａＮにより形成されている。第２の半導体層である電子供給層１３は厚さが約３０ｎｍのｎ−ＡｌＧａＮにより形成されており、不純物濃度が５×１０１８ｃｍ−３となるように不純物元素としてＳｉがドープされている。ｎ−ＧａＮからなる保護層１５は厚さが約１０ｎｍとなるように形成されており、不純物濃度が５×１０１８ｃｍ−３となるように不純物元素としてＳｉがドープされている。ｉ−ＡｌＮからなるキャップ層１６は厚さが約２μｍとなるように形成されている。第３の半導体層となるｎ−ＧａＮからなるキャップ層１４は厚さが約１０ｎｍとなるように形成されており、不純物濃度が５×１０１８ｃｍ−３となるように不純物元素としてＳｉがドープされている。これにより、電子走行層１２と電子供給層１３との界面の近傍における電子走行層１２には２ＤＥＧ１２ａが形成される。この後、図示はしないが素子分離領域を形成する。具体的には、素子分離領域を形成するためのフォトレジストを塗布し、露光装置による露光、現像を行なうことにより、素子分離領域が形成される領域に開口部を有するレジストパターンを形成する。更に、この後、塩素成分を含むガスを用いたドライエッチングを行い、ドライエッチングされた領域に絶縁膜を形成することにより、または、所定の元素のイオン注入を行なうことにより素子分離領域を形成する。
次に、図１２（ｂ）に示すように、ｎ−ＧａＮからなるキャップ層１４の表面に、レジストパターン２１を形成する。レジストパターン２１は、ｎ−ＧａＮからなるキャップ層１４の表面にフォトレジストを塗布し、露光装置による露光、現像を行なうことにより形成する。これにより、後述するゲートリセス２２２が形成される領域に開口部を有するレジストパターン２１を形成する。
次に、図１２（ｃ）に示すように、ＲＩＥ等のドライエッチングを行なう。これにより、レジストパターン２１が形成されていない領域におけるｎ−ＧａＮからなるキャップ層１４、ｉ−ＡｌＮからなるキャップ層１６、ｎ−ＧａＮからなる保護層１５、電子供給層１３の一部または全部を除去し、ゲートリセス２２２を形成する。このＲＩＥ等のドライエッチングに用いられるエッチングガスは、塩素成分を含むガスとフッ素成分を含むガスとをドライエッチングチャンバー内に導入することにより混合させたものである。これにより、ゲートリセス２２２におけるエッチング深さを均一にすることができ、底面の平坦なゲートリセス２２２を形成することができる。本実施の形態では、エッチングチャンバー内に、エッチングガスとしてＣｌ２を１５ｓｃｃｍ、ＳＦ６を１５ｓｃｃｍ導入し、エッチングチャンバー内の圧力を２Ｐａとし、ＲＦパワーを３０Ｗ印加してＲＩＥを行なうことによりゲートリセス２２２を形成している。
次に、図１３（ａ）に示すように、フッ素によるプラズマ処理を行なうことにより、ゲートリセス２２２が形成されている電子供給層１３内等にフッ素を注入する。具体的には、上述したＲＩＥ等のドライエッチング装置に、ＳＦ６、ＣＦ４、Ｃ２Ｆ６、Ｃ３Ｆ８、ＣＨＦ３、ＮＦ３、Ｆ２等のフッ素成分を含むガスを導入し、ＲＦパワーを印加することにより、フッ素プラズマ２３を発生させてフッ素によるプラズマ処理を行なう。これにより、ゲートリセス２２２が形成されている領域及びゲートリセス２２２の側面におけるｎ−ＧａＮからなるキャップ層１４、ｉ−ＡｌＮからなるキャップ層１６、ｎ−ＧａＮからなる保護層１５、電子供給層１３及び電子走行層１２には、フッ素を含む領域２４２が形成されるため、この領域の直下の２ＤＥＧ１２ａにおける電子の数を少なくすることができ、かつ、ゲートリーク電流を低減することができる。本実施の形態では、エッチングチャンバー内にフッ素成分を含むガスとしてＣＦ４を３０ｓｃｃｍ導入し、エッチングチャンバー内の圧力を１０Ｐａとし、ＲＦパワーを２００Ｗ印加して、フッ素プラズマ２３を発生させてフッ素を含む領域２４２を形成している。尚、フッ素を含む領域２４２を効率よく形成するため、フッ素によるプラズマ処理を行う際に印加されるＲＦパワーは、ゲートリセス２２２を形成する際に印加されるＲＦパワーよりも高いパワーであることが好ましい。
尚、図１２（ｃ）に示すＲＩＥ等のドライエッチングと図１３（ａ）に示すフッ素によるプラズマ処理は、上述したように同一のチャンバー内で行なうことが好ましい。また、更には、ＲＩＥ等のドライエッチングを行なう際に発生したプラズマを絶やすことなく、連続してフッ素によるプラズマ処理を行なうことがより好ましい。これはエッチングチャンバー内に導入されるガス種及び流量等を制御し、ＲＩＥ等のドライエッチングからフッ素によるプラズマ処理へと連続的に切り換えることにより行なうことができる。このように連続的に切り換えることにより、ＲＩＥ等のドライエッチング後のゲートリセスの表面に、異物等が付着することを防ぐことができる。
次に、図１３（ｂ）に示すように、レジストパターン２１を有機溶剤等により除去する。
次に、図１３（ｃ）に示すように、ゲートリセス２２２及びｎ−ＧａＮからなるキャップ層１４上にゲート絶縁膜となる絶縁膜３１を形成する。本実施の形態では、絶縁膜３１は、窒化シリコン（Ｓｉ２Ｎ４）膜を厚さが２ｎｍ〜２００ｎｍとなるように成膜することにより形成する。より具体的には、厚さ約２０ｎｍの窒化シリコン膜を成膜することにより絶縁膜３１を形成している。
次に、図１４（ａ）に示すように、ゲートリセス２２２が形成されている領域上に、絶縁膜３１を介しゲート電極３２を形成する。具体的には、絶縁膜３１上にフォトレジストを塗布し、露光装置による露光、現像を行なうことにより、ゲート電極３２が形成される領域に開口部を有する不図示のレジストパターンを形成する。この後、真空蒸着により厚さが約３０ｎｍのＮｉ膜、厚さが約４００ｎｍのＡｕ膜を順次成膜することにより金属膜を形成する。更に、この後、有機溶剤等を用いたリフトオフを行なうことにより、不図示のレジストパターン上に形成された金属膜がレジストパターンとともに除去され、レジストパターンの形成されていない領域に成膜されている金属膜によりゲート電極３２が形成される。
次に、図１４（ｂ）に示すように、ソース電極３３及びドレイン電極３４を形成する。具体的には、絶縁膜３１の表面にフォトレジストを塗布し露光装置による露光、現像を行なうことによりソース電極３３及びドレイン電極３４が形成される領域に開口部を有する不図示のレジストパターンを形成する。この後、塩素成分を含むガスを用いたＲＩＥ等のドライエッチングを行なうことにより、レジストパターンが形成されていない領域の絶縁膜３１、保護層１５、キャップ層１６、キャップ層１４を除去し、開口領域を形成する。この後、レジストパターンを除去し、再び、絶縁膜３１の表面等に、フォトレジストを塗布し露光装置による露光、現像を行なうことにより、ソース電極３３及びドレイン電極３４が形成される領域に開口部を有する不図示のレジストパターンを形成する。この後、真空蒸着により厚さが約２０ｎｍのＴａ膜、厚さが約２００ｎｍのＡｌ膜を順次成膜することにより金属膜を形成する。この後、有機溶剤等を用いたリフトオフを行なうことにより、レジストパターン上に形成された金属膜がレジストパターンとともに除去され、レジストパターンの形成されていない領域に成膜されている金属膜によりソース電極３３及びドレイン電極３４が形成される。この後、４００℃〜１０００℃の温度、例えば、５５０℃で熱処理を行なうことにより、ソース電極３３及びドレイン電極３４をオーミックコンタクトさせる。尚、上記においては、レジストパターンを２回形成する場合について説明したが、絶縁膜３１等に開口領域を形成するためのレジストパターンと、ソース電極３３及びドレイン電極３４を形成する際のレジストパターンとを兼用させることも可能である。この場合、レジストパターンの形成は１回でよい。
以上より、本実施の形態における半導体装置の製造方法により半導体装置を製造することができる。本実施の形態により製造される半導体装置は、第２の半導体層であるｎ−ＡｌＧａＮ電子供給層１３等においてゲートリセス２２２が形成されている領域にフッ素を含む領域２４２が形成されており、ノーマリーオフ化されている。また、エッチングガスにフッ素成分を含むガスを加えることにより、エッチングレートが低くなり均一なエッチングを行なうことができる。これにより、ゲートリセス２２２の深さを均一に形成することができ、ゲートリセス２２２の底面を平坦に形成することができる。このようにして半導体装置の歩留りを向上させることができ、安定した動作特性を得ることができる。尚、上記以外の内容については、第１の実施の形態と同様である。
〔第４の実施の形態〕
次に、第４の実施の形態について説明する。
（半導体装置）
図１５に基づき、本実施の形態における半導体装置について説明する。本実施の形態における半導体装置は、サファイア（Ａｌ２Ｏ３）等からなる基板１１上に、電子走行層１２、電子供給層１３及びキャップ層１４が順次形成された半導体層が形成されている。第１の半導体層となる電子走行層１２はｉ−ＧａＮにより形成されており、第２の半導体層となる電子供給層１３はｉ−ＩｎＡｌＮにより形成されており、第３の半導体層となるキャップ層１４はｎ−ＧａＮにより形成されている。これにより、電子走行層１２と電子供給層１３との界面の近傍における電子走行層１２には２ＤＥＧ１２ａが形成される。ゲートリセス２２３は、キャップ層１４及び電子供給層１３の一部または全部を除去することにより形成されている。ゲートリセス２２３が形成されている領域における電子供給層１３等には、フッ素を含む領域２４３が形成されている。また、ゲートリセス２２３及びキャップ層１４上には、ゲート絶縁膜となる絶縁膜３１が形成されており、ゲートリセス２２３が形成されている領域上には、絶縁膜３１を介しゲート電極３２が形成されている。更に、電子供給層１３上の所定の領域には、ソース電極３３及びドレイン電極３４が形成されている。尚、ソース電極３３及びドレイン電極３４は、電子走行層１２上に形成されたものであってもよい。
本実施の形態における半導体装置では、ゲートリセス２２３が形成されている領域における電子供給層１３及び電子走行層１２に、フッ素を含む領域２４３が形成されている。フッ素は元素の中では電気陰性度が最も高い元素であり、陰イオンになりやすい。このためフッ素を含む領域２４３に存在しているフッ素が陰イオンになると、これに対応する領域の２ＤＥＧ１２ａにおける電子の数が少なくなり、電子の少ない領域１２ｂが形成される。２ＤＥＧ１２ａにおける電子の少ない領域１２ｂは、ゲート電極３２が形成される領域の直下であるため、ゲートリセス２２１を形成することとの相乗効果により、ＧａＮ系の半導体材料を用いたＨＥＭＴにおいて、ノーマリーオフ化させることが可能となる。尚、フッ素を含む領域２４３は、電子供給層１３のみに形成されたものであってもよいが、電子供給層１３及び電子走行層１２に形成することにより、より顕著な効果を得ることができ好ましい。
（半導体装置の製造方法）
次に、本実施の形態における半導体装置の製造方法について、図１６〜図１８に基づき説明する。
最初に、図１６（ａ）に示すように、サファイア（Ａｌ２Ｏ３）等からなる基板１１上に、ＭＯＶＰＥによるエピタキシャル成長により、電子走行層１２、電子供給層１３及びキャップ層１４を順次形成することにより半導体層を形成する。尚、第１の半導体層となる電子走行層１２は厚さが約３μｍのｉ−ＧａＮにより形成されている。第２の半導体層となる電子供給層１３は厚さが約３０ｎｍのｉ−ＩｎＡｌＮにより形成されており、不純物元素がドープされているものではないが、例えば、不純物濃度が５×１０１８ｃｍ−３となるようにＳｉがドープされているｎ−ＩｎＡｌＮを用いてもよい。第３の半導体層となるキャップ層１４は厚さが約１０ｎｍのｎ−ＧａＮにより形成されており、不純物濃度が５×１０１８ｃｍ−３となるように不純物元素としてＳｉがドープされている。これにより、電子走行層１２と電子供給層１３との界面の近傍における電子走行層１２には２ＤＥＧ１２ａが形成される。この後、図示はしないが素子分離領域を形成する。具体的には、素子分離領域を形成するためのフォトレジストを塗布し、露光装置による露光、現像を行なうことにより、素子分離領域が形成される領域に開口部を有するレジストパターンを形成する。更に、この後、塩素成分を含むガスを用いたドライエッチングを行い、ドライエッチングされた領域に絶縁膜を形成することにより、または、所定の元素のイオン注入を行なうことにより素子分離領域を形成する。
次に、図１６（ｂ）に示すように、キャップ層１４の表面に、レジストパターン２１を形成する。レジストパターン２１は、キャップ層１４の表面にフォトレジストを塗布し、露光装置による露光、現像を行なうことにより形成する。これにより、後述するゲートリセス２２３が形成される領域に開口部を有するレジストパターン２１を形成する。
次に、図１６（ｃ）に示すように、ＲＩＥ等のドライエッチングを行なうことにより、レジストパターン２１が形成されていない領域におけるキャップ層１４の全部及び電子供給層１３の一部または全部を除去し、ゲートリセス２２３を形成する。このＲＩＥ等のドライエッチングに用いられるエッチングガスは、塩素成分を含むガスとフッ素成分を含むガスとをドライエッチングチャンバー内に導入することにより混合させたものである。これにより、ゲートリセス２２３におけるエッチング深さを均一にすることができ、底面の平坦なゲートリセス２２３を形成することができる。本実施の形態では、エッチングチャンバー内に、エッチングガスとしてＣｌ２を２０ｓｃｃｍ、ＳＦ６を５ｓｃｃｍ導入し、エッチングチャンバー内の圧力を１０Ｐａとし、ＲＦパワーを１０Ｗ印加してＲＩＥを行なうことによりゲートリセス２２３を形成している。
次に、図１７（ａ）に示すように、フッ素によるプラズマ処理を行なうことにより、ゲートリセス２２３が形成されている電子供給層１３内等にフッ素を注入する。具体的には、上述したＲＩＥ等のドライエッチング装置に、ＳＦ６、ＣＦ４、Ｃ２Ｆ６、Ｃ３Ｆ８、ＣＨＦ３、ＮＦ３、Ｆ２等のフッ素成分を含むガスを導入し、ＲＦパワーを印加することにより、フッ素プラズマ２３を発生させてフッ素によるプラズマ処理を行なう。これにより、ゲートリセス２２３が形成されている領域の電子供給層１３及び電子走行層１２には、フッ素を含む領域２４３が形成されるため、この領域の直下の２ＤＥＧ１２ａにおける電子の数を少なくすることができる。本実施の形態では、エッチングチャンバー内にフッ素成分を含むガスとしてＣＦ４を３０ｓｃｃｍ導入し、エッチングチャンバー内の圧力を１Ｐａとし、ＲＦパワーを５００Ｗ印加して、フッ素プラズマ２３を発生させてフッ素を含む領域２４３を形成している。尚、フッ素を含む領域２４３を効率よく形成するため、フッ素によるプラズマ処理を行う際に印加されるＲＦパワーは、ゲートリセス２２３を形成する際に印加されるＲＦパワーよりも高いパワーであることが好ましい。
尚、図１６（ｃ）に示すＲＩＥ等のドライエッチングと図１７（ａ）に示すフッ素によるプラズマ処理は、上述したように同一のチャンバー内で行なうことが好ましい。また、更には、ＲＩＥ等のドライエッチングを行なう際に発生したプラズマを絶やすことなく、連続してフッ素によるプラズマ処理を行なうことがより好ましい。これはエッチングチャンバー内に導入されるガス種及び流量等を制御し、ＲＩＥ等のドライエッチングからフッ素によるプラズマ処理へと連続的に切り換えることにより行なうことができる。このように連続的に切り換えることにより、ＲＩＥ等のドライエッチング後のゲートリセスの表面に、異物等が付着することを防ぐことができる。
次に、図１７（ｂ）に示すように、レジストパターン２１を有機溶剤等により除去する。
次に、図１７（ｃ）に示すように、ゲートリセス２２３及びｎ−ＧａＮキャップ層１４上にゲート絶縁膜となる絶縁膜３１を形成する。本実施の形態では、絶縁膜３１は、ＨｆＡｌＯ膜を厚さが２ｎｍ〜２００ｎｍとなるように成膜することにより形成する。より具体的には、厚さ約１０ｎｍのＨｆＡｌＯ膜を成膜することにより絶縁膜３１を形成している。
次に、図１８（ａ）に示すように、ゲートリセス２２３が形成されている領域上に、絶縁膜３１を介しゲート電極３２を形成する。具体的には、絶縁膜３１上にフォトレジストを塗布し、露光装置による露光、現像を行なうことにより、ゲート電極３２が形成される領域に開口部を有する不図示のレジストパターンを形成する。この後、真空蒸着により厚さが約３０ｎｍのＮｉ膜、厚さが約４００ｎｍのＡｕ膜を順次成膜することにより金属膜を形成する。更に、この後、有機溶剤等を用いたリフトオフを行なうことにより、レジストパターン上に形成された金属膜がレジストパターンとともに除去され、レジストパターンの形成されていない領域に成膜されている金属膜によりゲート電極３２が形成される。
次に、図１８（ｂ）に示すように、ソース電極３３及びドレイン電極３４を形成する。具体的には、絶縁膜３１の表面にフォトレジストを塗布し露光装置による露光、現像を行なうことによりソース電極３３及びドレイン電極３４が形成される領域に開口部を有する不図示のレジストパターンを形成する。この後、塩素成分を含むガスを用いたＲＩＥ等のドライエッチングを行なうことにより、レジストパターンが形成されていない領域の絶縁膜３１及びキャップ層１４を除去し、開口領域を形成する。この後、レジストパターンを除去し、再び、絶縁膜３１の表面等に、フォトレジストを塗布し露光装置による露光、現像を行なうことにより、ソース電極３３及びドレイン電極３４が形成される領域に開口部を有する不図示のレジストパターンを形成する。この後、真空蒸着により厚さが約２０ｎｍのＴａ膜、厚さが約２００ｎｍのＡｌ膜を順次成膜することにより金属膜を形成する。この後、有機溶剤等を用いたリフトオフを行なうことにより、レジストパターン上に形成された金属膜がレジストパターンとともに除去され、レジストパターンの形成されていない領域に成膜されている金属膜によりソース電極３３及びドレイン電極３４が形成される。この後、４００℃〜１０００℃の温度、例えば、５５０℃で熱処理を行なうことにより、ソース電極３３及びドレイン電極３４をオーミックコンタクトさせる。尚、上記においては、レジストパターンを２回形成する場合について説明したが、絶縁膜３１に開口領域を形成するためのレジストパターンと、ソース電極３３及びドレイン電極３４を形成する際のレジストパターンとを兼用させることも可能である。この場合、レジストパターンの形成は１回でよい。
以上より、本実施の形態における半導体装置の製造方法により半導体装置を製造することができる。本実施の形態により製造される半導体装置は、第２の半導体層である電子供給層１３等においてゲートリセス２２３が形成されている領域にフッ素を含む領域２４３が形成されており、ノーマリーオフ化されている。また、エッチングガスにフッ素成分を含むガスを加えることにより、エッチングレートが低くなり均一なエッチングを行なうことができる。これにより、ゲートリセス２２３の深さを均一に形成することができ、ゲートリセス２２３の底面を平坦に形成することができる。このようにして半導体装置の歩留りを向上させることができ、安定した動作特性を得ることができる。尚、上記以外の内容については、第１の実施の形態と同様である。
〔第５の実施の形態〕
次に、第５の実施の形態について説明する。本実施の形態は、第１の実施の形態における半導体装置の別の製造方法である。本実施の形態における半導体装置の製造方法について、図１９〜図２１に基づき説明する。
最初に、図１９（ａ）に示すように、半絶縁性のＳｉＣ等からなる基板１１上に、ＭＯＶＰＥによるエピタキシャル成長により、第１の半導体層となる電子走行層１２及び第２の半導体層となる電子供給層１３を順次形成することにより半導体層を形成する。尚、第１の半導体層となる電子走行層１２は厚さが約３μｍのｉ−ＧａＮにより形成されている。第２の半導体層となる電子供給層１３は厚さが約３０ｎｍのｎ−ＡｌＧａＮにより形成されており、不純物濃度が５×１０１８ｃｍ−３となるように不純物元素としてＳｉがドープされている。これにより、電子走行層１２と電子供給層１３との界面の近傍における電子走行層１２には２ＤＥＧ１２ａが形成される。この後、図示はしないが素子分離領域を形成する。具体的には、素子分離領域を形成するためのフォトレジストを塗布し、露光装置による露光、現像を行なうことにより、素子分離領域が形成される領域に開口部を有するレジストパターンを形成する。更に、この後、塩素成分を含むガスを用いたドライエッチングを行い、ドライエッチングされた領域に絶縁膜を形成することにより、または、所定の元素のイオン注入を行なうことにより素子分離領域を形成する。
次に、図１９（ｂ）に示すように、ソース電極３３及びドレイン電極３４を形成する。具体的には、電子供給層１３の表面にフォトレジストを塗布し露光装置による露光、現像を行なうことによりソース電極３３及びドレイン電極３４が形成される領域に開口部を有する不図示のレジストパターンを形成する。この後、真空蒸着により厚さが約２０ｎｍのＴａ膜、厚さが約２００ｎｍのＡｌ膜を順次成膜することにより金属膜を形成する。この後、有機溶剤等を用いたリフトオフを行なうことにより、レジストパターン上に形成された金属膜がレジストパターンとともに除去され、レジストパターンの形成されていない領域に成膜された金属膜によりソース電極３３及びドレイン電極３４が形成される。この後、４００℃〜１０００℃の温度、例えば、５５０℃で熱処理を行なうことにより、ソース電極３３及びドレイン電極３４をオーミックコンタクトさせる。
次に、図１９（ｃ）に示すように、ソース電極３３、ドレイン電極３４及び電子供給層１３の表面に、レジストパターン２１を形成する。レジストパターン２１は、ｎ−ＡｌＧａＮ電子供給層１３の表面にフォトレジストを塗布し、露光装置による露光、現像を行なうことにより形成する。このようにして後述するゲートリセス２２が形成される領域に開口部を有するレジストパターン２１を形成する。
次に、図２０（ａ）に示すように、ＲＩＥ等のドライエッチングを行なうことにより、レジストパターン２１が形成されていない領域における電子供給層１３の一部または全部を除去し、ゲートリセス２２を形成する。このＲＩＥ等のドライエッチングに用いられるエッチングガスは、塩素成分を含むガスとフッ素系ガスフッ素成分を含むガスとをドライエッチングチャンバー内に導入することにより混合させたものである。本実施の形態では、エッチングチャンバー内に、エッチングガスとしてＣｌ２を２０ｓｃｃｍ、ＳＦ６を１０ｓｃｃｍ導入して、エッチングチャンバー内の圧力を２Ｐａとし、ＲＦパワーを２０Ｗ印加し、ＲＩＥを行なうことによりゲートリセス２２を形成している。
次に、図２０（ｂ）に示すように、フッ素によるプラズマ処理を行なうことにより、ゲートリセス２２が形成されている電子供給層１３及び電子走行層１２にフッ素を注入する。具体的には、上述したＲＩＥ等のドライエッチング装置に、ＳＦ６、ＣＦ４、Ｃ２Ｆ６、Ｃ３Ｆ８、ＣＨＦ３、ＮＦ３、Ｆ２等のフッ素成分を含むガスを導入し、ＲＦパワーを印加することにより、フッ素プラズマ２３を発生させてフッ素によるプラズマ処理を行なう。これにより、ゲートリセス２２が形成されている領域の電子供給層１３等には、フッ素を含む領域２４が形成されるため、この領域の直下の２ＤＥＧ１２ａにおける電子の数を少なくすることができる。本実施の形態では、エッチングチャンバー内にフッ素成分を含むガスとしてＣＦ４を３０ｓｃｃｍ導入し、エッチングチャンバー内の圧力を２Ｐａとし、ＲＦパワーを２００Ｗ印加して、フッ素プラズマ２３を発生させてフッ素を含む領域２４を形成している。
次に、図２０（ｃ）に示すように、レジストパターン２１を有機溶剤等により除去する。
次に、図２１（ａ）に示すように、ゲートリセス２２及び電子供給層１３上にゲート絶縁膜となる絶縁膜３１を形成する。本実施の形態では、絶縁膜３１は、酸化アルミニウム（Ａｌ２Ｏ３）膜を厚さが２ｎｍ〜２００ｎｍとなるように成膜することにより形成する。より具体的には、厚さ約１０ｎｍの酸化アルミニウム膜を成膜することにより絶縁膜３１を形成している。
次に、図２１（ｂ）に示すように、ゲートリセス２２が形成されている領域上に、絶縁膜３１を介しゲート電極３２を形成する。具体的には、絶縁膜３１上にフォトレジストを塗布し、露光装置による露光、現像を行なうことにより、ゲート電極３２が形成される領域に開口部を有する不図示のレジストパターンを形成する。この後、真空蒸着により厚さが約３０ｎｍのＮｉ膜、厚さが約４００ｎｍのＡｕ膜を順次成膜することにより金属膜を形成する。更に、この後、有機溶剤等を用いたリフトオフを行なうことにより、レジストパターン上に形成された金属膜がレジストパターンとともに除去され、レジストパターンの形成されていない領域に成膜されている金属膜によりゲート電極３２が形成される。
以上、本実施の形態における半導体装置の製造方法により半導体装置を製造することができる。尚、上記以外の内容については、第１の実施の形態と同様である。
〔第６の実施の形態〕
次に、第６の実施の形態について説明する。本実施の形態は、第１から第５の実施の形態において製造された半導体装置をディスクリートパッケージしたものであり、このようにディスクリートパッケージされた半導体デバイスについて、図２２に基づき説明する。尚、図２２は、ディスクリートパッケージされた半導体装置の内部を模式的に示すものであり、電極の配置等については、第１から第５の実施の形態に示されているものとは、異なっている。
最初に、第１から第５の実施の形態において製造された半導体装置をダイシング等により切断することにより、ＧａＮ系の半導体材料のＨＥＭＴの半導体チップ３１０を形成する。この半導体チップ３１０をリードフレーム３２０上に、ハンダ等のダイアタッチ剤３２１により固定する。
次に、ゲート電極３２をゲートリード３２２にボンディングワイヤ３３２により接続し、ソース電極３３をソースリード３２３にボンディングワイヤ３３３により接続し、ドレイン電極３４をドレインリード３２４にボンディングワイヤ３３４により接続する。尚、ボンディングワイヤ３３２、３３３、３３４はＡｌ等の金属材料により形成されている。
次に、トランスファーモールド法によりモールド樹脂３４０による樹脂封止を行なう。このようにして、ＧａＮ系の半導体材料を用いたＨＥＭＴのディスクリートパッケージされている半導体デバイスを作製することができる。
次に、図２３に基づき第１から第５の実施の形態における半導体装置であるＧａＮ系の半導体材料のＨＥＭＴ３５０を用いたＰＦＣ（Power Factor Correction）回路について説明する。このＰＦＣ回路は不図示の回路基板上に形成されるものであり、ＨＥＭＴ３５０の他、ダイオードブリッジ３６１、第１のコンデンサ３６２、チョークコイル３６３、ダイオード３６４、第２のコンデンサ３６５を有している。ダイオードブリッジ３６１の入力側は、入力端子３７１及び３７２を介し交流（ＡＣ）電源に接続されている。ダイオードブリッジ３６１の出力側の一方の端子は、第１のコンデンサ３６２の一方の端子、ＨＥＭＴ３５０のソース電極３３（Ｓ）、第２のコンデンサ３６５の一方の端子及び出力端子３７３に接続されている。また、ダイオードブリッジ３６１の出力側の他方の端子は、第１のコンデンサ３６２の他方の端子及びチョークコイル３６３の一方の端子に接続されている。チョークコイル３６３の他方の端子は、ＨＥＭＴ３５０のドレイン電極３４（Ｄ）、ダイオード３６４のアノード端子が接続されている。ダイオード３６４のカソード端子は、第２のコンデンサ３６５の他方の端子及び出力端子３７４に接続されている。尚、ＨＥＭＴ３５０のゲート電極３２（Ｇ）は、不図示のゲートドライバが接続されている。これにより、このＰＦＣ回路では、出力端子３７３及び３７４を介し直流（ＤＣ）電力を得ることができる。このようなＰＦＣ回路は、サーバ電源等に組み込まれて用いられるものであり、高調波成分を除去することができ、力率を高めることができる。
本実施の形態では、特性が均一で歩留まりの高い第１から第５の実施の形態における半導体装置が用いられているため、低コストで信頼性が高く安定した電力供給を行なうことができる。
以上、実施の形態について詳述したが、特定の実施形態に限定されるものではなく、特許請求の範囲に記載された範囲内において、種々の変形及び変更が可能である。
上記の説明に関し、更に以下の付記を開示する。
（付記１）
基板上に形成された第１の半導体層と、
前記第１の半導体層上に形成された第２の半導体層と、
所定の領域の前記第２の半導体層の一部または全部を除去することにより形成されているゲートリセスと、
前記ゲートリセス及び第２の半導体層上に形成されている絶縁膜と、
前記ゲートリセス上に絶縁膜を介して形成されているゲート電極と、
前記第１の半導体層または前記第２の半導体層上に形成されているソース電極及びドレイン電極と、
を有し、前記ゲートリセスが形成されている領域における前記第２の半導体層、または、前記第２の半導体層及び前記第１の半導体層にはフッ素が含まれているフッ素を含む領域を有していることを特徴とする半導体装置。
（付記２）
基板上に形成された第１の半導体層と、
前記第１の半導体層上に形成された第２の半導体層と、
前記第２の半導体層上に形成された第３の半導体層と、
所定の領域の前記第３の半導体層の一部または全部を除去することにより形成されているゲートリセスと、
前記ゲートリセス及び第３の半導体層上に形成されている絶縁膜と、
前記ゲートリセス上に絶縁膜を介して形成されているゲート電極と、
前記第１の半導体層または前記第２の半導体層上に形成されているソース電極及びドレイン電極と、
を有し、前記ゲートリセスが形成されている領域における前記第３の半導体層、または、前記第３の半導体層及び前記第２の半導体層、または、前記第３の半導体層及び前記第２の半導体層及び前記第１の半導体層にはフッ素が含まれているフッ素を含む領域を有していることを特徴とする半導体装置。
（付記３）
前記第２の半導体層上には、第３の半導体層が形成されており、
前記ゲートリセスは、所定の領域の前記第３の半導体層の全部と、前記第２の半導体層の一部または全部を除去することにより形成されており、
前記絶縁膜は前記ゲートリセス及び第３の半導体層上に形成されているものであることを特徴とする付記１に記載の半導体装置。
（付記４）
前記第２の半導体層上には、ｎ−ＧａＮ層が形成されており、前記ｎ−ＧａＮ層上には、ＡｌＮ層が形成されており、前記ＡｌＮ層上に前記第３の半導体層が形成されているものであることを特徴とする付記２または３に記載の半導体装置。
（付記５）
前記第１の半導体層及び前記第２の半導体層は、窒化物半導体により形成されているものであることを特徴とする付記１から４のいずれかに記載の半導体装置。
（付記６）
前記第１の半導体層はｉ−ＧａＮを含むものであることを特徴とする付記５に記載の半導体装置。
（付記７）
前記第２の半導体層は、ＡｌＧａＮ、ＩｎＡｌＮのいずれかを含むものであることを特徴とする付記５または６に記載の半導体装置。
（付記８）
前記絶縁膜は、Ｓｉ、Ａｌ、Ｈｆ、Ｚｒ、Ｔｉ、Ｔａ、Ｗの酸化物、窒化物、または、酸窒化物より選ばれる１または２以上の材料により形成されているものであることを特徴とする付記１から７のいずれかに記載の半導体装置。
（付記９）
前記半導体装置は、ＨＥＭＴであることを特徴とする付記１から８のいずれかに記載の半導体装置。
（付記１０）
基板上に、第１の半導体層及び第２の半導体層が順次形成されている半導体層の表面にレジストパターンを形成する工程と、
前記レジストパターンの開口領域における前記第２の半導体層の一部または全部を除去しゲートリセスを形成する工程と、
前記ゲートリセスが形成されている領域の前記半導体層中にフッ素を注入する工程と、
前記レジストパターンを除去し、前記ゲートリセス及び前記半導体層上に絶縁膜を形成する工程と、
前記ゲートリセスが形成されている領域に前記絶縁膜を介しゲート電極を形成する工程と、
前記半導体層上にソース電極及びドレイン電極を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
（付記１１）
基板上に、第１の半導体層、第２の半導体層及び第３の半導体層が順次形成されている半導体層の表面にレジストパターンを形成する工程と、
前記レジストパターンの開口領域における前記第３の半導体層の一部または全部を除去しゲートリセスを形成する工程と、
前記ゲートリセスが形成されている前記半導体層中にフッ素を注入する工程と、
前記レジストパターンを除去し、前記ゲートリセス及び前記半導体層上に絶縁膜を形成する工程と、
前記ゲートリセスが形成されている領域に前記絶縁膜を介しゲート電極を形成する工程と、
前記半導体層上にソース電極及びドレイン電極を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
（付記１２）
前記半導体層は、第２の半導体層上に形成された第３の半導体層を有しており、前記ゲートリセスは、前記第３の半導体層の全部及び前記第２の半導体層の一部または全部を除去することにより形成されるものであることを特徴とする付記１０に記載の半導体装置の製造方法。
（付記１３）
前記半導体層は、エピタキシャル成長により形成されているものであることを特徴とする付記１０から１２のいずれかに記載の半導体装置の製造方法。
（付記１４）
前記ゲートリセスは、塩素成分を含むガスとフッ素成分を含むガスとを導入してドライエッチングを行なうことにより形成されるものであることを特徴とする付記１０から１３にいずれかに記載の半導体装置の製造方法。
（付記１５）
前記塩素成分を含むガスは、Ｃｌ２、ＢＣｌ３、ＳｉＣｌ４のうちから選ばれる１また２以上のガスであり、前記フッ素成分を含むガスは、ＳＦ６、ＣＦ４、Ｃ２Ｆ６、Ｃ３Ｆ８、ＣＨＦ３、ＮＦ３、Ｆ２のうちから選ばれる１または２以上のガスであることを特徴とする付記１４に記載の半導体装置の製造方法。
（付記１６）
前記フッ素を侵入させる工程は、フッ素プラズマに曝す処理、または、フッ素のイオン注入に行なわれるものであることを特徴とする付記１０から１５にいずれかに記載の半導体装置の製造方法。
（付記１７）
前記フッ素プラズマに曝す処理は、ＳＦ６、ＣＦ４、Ｃ２Ｆ６、Ｃ３Ｆ８、ＣＨＦ３、ＮＦ３、Ｆ２より選ばれる１または２以上を含むガスをチャンバー内に導入し、プラズマを発生させることにより行なわれるものであることを特徴とする付記１６に記載の半導体装置の製造方法。
（付記１８）
前記ゲートリセスは、プラズマを発生させて行なわれるドライエッチングにより形成されるものであって、
前記フッ素プラズマに曝す処理は、前記ドライエッチングが行なわれるチャンバーと同一チャンバー内において行なわれるものであることを特徴とする付記１７に記載の半導体装置の製造方法。
（付記１９）
前記ゲートリセスを形成する際に行なわれるドライエッチングにおいて印加されるＲＦパワーよりも、前記フッ素プラズマに曝す処理において印加されるＲＦパワーの方が大きいことを特徴とする付記１８に記載の半導体装置の製造方法。
（付記２０）
前記フッ素プラズマに曝す処理は、前記ゲートリセスを形成する工程において用いたプラズマを絶やすことなく、前記チャンバー内に導入されるガスの種類及び流量を変えることにより、前記フッ素プラズマを発生させて行なうものであることを特徴とする付記１８または１９に記載の半導体装置の製造方法。
１１ 基板
１２ 電子走行層（第１の半導体層）
１２ａ ２ＤＥＧ
１２ｂ 電子の少ない領域（２ＤＥＧにおいて）
１３ 電子供給層（第２の半導体層）
２１ レジストパターン
２２ ゲートリセス
２３ フッ素プラズマ
２４ フッ素を含む領域
３１ 絶縁膜
３２ ゲート電極
３３ ソース電極
３４ ドレイン電極

Claims (7)

  1. 基板上に形成された第１の半導体層と、
    前記第１の半導体層上に形成された第２の半導体層と、
    前記第２の半導体層上に形成された第３の半導体層と、
    所定の領域の前記第３の半導体層の全部と、前記第２の半導体層の一部または全部を除去することにより形成されているゲートリセスと、
    前記ゲートリセス及び第３の半導体層上に形成されている絶縁膜と、
    前記ゲートリセス上に絶縁膜を介して形成されているゲート電極と、
    前記第１の半導体層または前記第２の半導体層上に形成されているソース電極及びドレイン電極と、
    を有し、前記ゲートリセスの側面における前記第３の半導体層、または、前記第３の半導体層及び前記第２の半導体層にはフッ素が含まれているフッ素を含む領域を有しており、
    前記第１の半導体層及び前記第２の半導体層は、窒化物半導体により形成されているものであって、
    前記第３の半導体層は、ＧａＮ、ＡｌＮ、ＧａＮが順に積層されたものにより形成されていることを特徴とする半導体装置。
  2. 基板上に形成された第１の半導体層と、
    前記第１の半導体層上に形成された第２の半導体層と、
    前記第２の半導体層上に形成された第３の半導体層と、
    所定の領域の前記第３の半導体層の一部または全部を除去することにより形成されているゲートリセスと、
    前記ゲートリセス及び第３の半導体層上に形成されている絶縁膜と、
    前記ゲートリセス上に絶縁膜を介して形成されているゲート電極と、
    前記第１の半導体層または前記第２の半導体層上に形成されているソース電極及びドレイン電極と、
    を有し、前記ゲートリセスの側面における前記第３の半導体層にはフッ素が含まれているフッ素を含む領域を有しており、
    前記第１の半導体層及び前記第２の半導体層は、窒化物半導体により形成されているものであって、
    前記第３の半導体層は、ＧａＮ、ＡｌＮ、ＧａＮが順に積層されたものにより形成されていることを特徴とする半導体装置。
  3. 基板上に、第１の半導体層、第２の半導体層及び第３の半導体層が順次形成されている半導体層の表面にレジストパターンを形成する工程と、
    前記レジストパターンの開口領域における前記第３の半導体層の全部及び前記第２の半導体層の一部または全部を除去しゲートリセスを形成する工程と、
    前記ゲートリセスの側面における領域の前記半導体層中にフッ素を注入する工程と、
    前記レジストパターンを除去し、前記ゲートリセス及び前記半導体層上に絶縁膜を形成する工程と、
    前記ゲートリセスが形成されている領域に前記絶縁膜を介しゲート電極を形成する工程と、
    前記半導体層上にソース電極及びドレイン電極を形成する工程と、
    を有しており、
    前記第１の半導体層及び前記第２の半導体層は、窒化物半導体により形成されているものであって、
    前記第３の半導体層は、ＧａＮ、ＡｌＮ、ＧａＮが順に積層されたものにより形成されていることを特徴とする半導体装置の製造方法。
  4. 基板上に、第１の半導体層、第２の半導体層及び第３の半導体層が順次形成されている半導体層の表面にレジストパターンを形成する工程と、
    前記レジストパターンの開口領域における前記第３の半導体層の一部または全部を除去しゲートリセスを形成する工程と、
    前記ゲートリセスの側面における領域の前記半導体層中にフッ素を注入する工程と、
    前記レジストパターンを除去し、前記ゲートリセス及び前記半導体層上に絶縁膜を形成する工程と、
    前記ゲートリセスが形成されている領域に前記絶縁膜を介しゲート電極を形成する工程と、
    前記半導体層上にソース電極及びドレイン電極を形成する工程と、
    を有しており、
    前記第１の半導体層及び前記第２の半導体層は、窒化物半導体により形成されているものであって、
    前記第３の半導体層は、ＧａＮ、ＡｌＮ、ＧａＮが順に積層されたものにより形成されていることを特徴とする半導体装置の製造方法。
  5. 前記ゲートリセスは、塩素成分を含むガスとフッ素成分を含むガスとを導入してドライエッチングを行なうことにより形成されるものであることを特徴とする請求項３または４に記載の半導体装置の製造方法。
  6. 前記フッ素を注入する工程は、フッ素プラズマに曝す処理、または、フッ素のイオン注入により行なわれるものであることを特徴とする請求項３から５のいずれかに記載の半導体装置の製造方法。
  7. 前記ゲートリセスは、プラズマを発生させて行なわれるドライエッチングにより形成されるものであって、
    前記フッ素プラズマに曝す処理は、前記ドライエッチングが行なわれるチャンバーと同一チャンバー内において行なわれるものであることを特徴とする請求項６に記載の半導体装置の製造方法。
JP2010276381A 2010-12-10 2010-12-10 半導体装置及び半導体装置の製造方法 Active JP5728922B2 (ja)

Priority Applications (5)

Application Number Priority Date Filing Date Title
JP2010276381A JP5728922B2 (ja) 2010-12-10 2010-12-10 半導体装置及び半導体装置の製造方法
US13/290,420 US8829569B2 (en) 2010-12-10 2011-11-07 Semiconductor apparatus having fluorine containing region formed in recessed portion of semiconductor layer
CN201110352602.XA CN102569376B (zh) 2010-12-10 2011-11-07 半导体装置以及制造半导体装置的方法
TW100141052A TWI464879B (zh) 2010-12-10 2011-11-10 半導體裝置及用於製造該半導體裝置之方法
US14/450,838 US9123793B2 (en) 2010-12-10 2014-08-04 Method for manufacturing semiconductor apparatus having fluorine containing region formed in recessed portion of semiconductor layer

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2010276381A JP5728922B2 (ja) 2010-12-10 2010-12-10 半導体装置及び半導体装置の製造方法

Publications (2)

Publication Number Publication Date
JP2012124442A JP2012124442A (ja) 2012-06-28
JP5728922B2 true JP5728922B2 (ja) 2015-06-03

Family

ID=46198437

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2010276381A Active JP5728922B2 (ja) 2010-12-10 2010-12-10 半導体装置及び半導体装置の製造方法

Country Status (4)

Country Link
US (2) US8829569B2 (ja)
JP (1) JP5728922B2 (ja)
CN (1) CN102569376B (ja)
TW (1) TWI464879B (ja)

Families Citing this family (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6054621B2 (ja) * 2012-03-30 2016-12-27 トランスフォーム・ジャパン株式会社 化合物半導体装置及びその製造方法
US20130328061A1 (en) * 2012-06-07 2013-12-12 Hrl Laboratories, Llc. Normally-off gallium nitride transistor with insulating gate and method of making the same
US8912570B2 (en) 2012-08-09 2014-12-16 Taiwan Semiconductor Manufacturing Company, Ltd. High electron mobility transistor and method of forming the same
US8624296B1 (en) * 2012-08-09 2014-01-07 Taiwan Semiconductor Manufacturing Company, Ltd. High electron mobility transistor including an embedded flourine region
US9443737B2 (en) 2013-04-03 2016-09-13 Texas Instruments Incorporated Method of forming metal contacts in the barrier layer of a group III-N HEMT
US9276077B2 (en) 2013-05-21 2016-03-01 Globalfoundries Inc. Contact metallurgy for self-aligned high electron mobility transistor
US9231094B2 (en) 2013-05-21 2016-01-05 Globalfoundries Inc. Elemental semiconductor material contact for high electron mobility transistor
JP6136571B2 (ja) 2013-05-24 2017-05-31 富士通株式会社 半導体装置及び半導体装置の製造方法
JP2015046444A (ja) * 2013-08-27 2015-03-12 ルネサスエレクトロニクス株式会社 半導体装置
CN103715256B (zh) * 2013-12-27 2017-01-18 苏州晶湛半导体有限公司 基于氟离子注入的增强型器件及其制造方法
US20150263103A1 (en) * 2014-03-17 2015-09-17 Kabushiki Kaisha Toshiba Semiconductor device
JP2016162889A (ja) * 2015-03-02 2016-09-05 富士通株式会社 半導体装置及び半導体装置の製造方法
JP6280434B2 (ja) * 2014-04-28 2018-02-14 株式会社豊田中央研究所 窒化物半導体を利用する絶縁ゲート型の電界効果トランジスタ
JP6401053B2 (ja) * 2014-12-26 2018-10-03 ルネサスエレクトロニクス株式会社 半導体装置および半導体装置の製造方法
JP6646363B2 (ja) * 2015-06-02 2020-02-14 株式会社アドバンテスト 半導体装置
CN106057883A (zh) * 2016-07-18 2016-10-26 中国工程物理研究院电子工程研究所 一种高迁移率晶体管的制作方法
TWI736600B (zh) * 2017-03-31 2021-08-21 聯穎光電股份有限公司 高電子遷移率電晶體
TWI722166B (zh) * 2017-04-10 2021-03-21 聯穎光電股份有限公司 高電子遷移率電晶體
CN107240560B (zh) * 2017-05-27 2019-08-13 西安电子科技大学 氟注入增强型hemt器件中离化氟离子位置的测量方法
TWI618244B (zh) * 2017-06-06 2018-03-11 Huang Zhi Shu N-face III族/氮化物磊晶結構及其主動元件與其積體化之極性反轉製作方法
CN107316806A (zh) * 2017-07-07 2017-11-03 西安电子科技大学 基于ICP‑F离子刻蚀注入一体化高频高阈值GaN基增强型器件的制备方法
JP6767411B2 (ja) 2018-03-06 2020-10-14 株式会社東芝 半導体装置、電源回路、及び、コンピュータ
JP6762977B2 (ja) * 2018-03-06 2020-09-30 株式会社東芝 半導体装置、半導体装置の製造方法、電源回路、及び、コンピュータ
JP7084371B2 (ja) * 2019-11-13 2022-06-14 株式会社サイオクス 半導体装置、および、構造体の製造方法
CN111540835B (zh) * 2020-05-11 2023-08-11 北京工业大学 一种提高钙钛矿太阳能电池热稳定性的方法
WO2025134548A1 (ja) * 2023-12-18 2025-06-26 ソニーセミコンダクタソリューションズ株式会社 半導体装置および電子機器

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4663156B2 (ja) 2001-05-31 2011-03-30 富士通株式会社 化合物半導体装置
JP5084262B2 (ja) * 2004-06-24 2012-11-28 日本電気株式会社 半導体装置
JP2008172055A (ja) * 2007-01-12 2008-07-24 Sharp Corp 窒化物半導体装置及びそれを用いた電力変換装置
JP2008300779A (ja) * 2007-06-04 2008-12-11 Elpida Memory Inc 半導体装置及びその製造方法
US7795642B2 (en) * 2007-09-14 2010-09-14 Transphorm, Inc. III-nitride devices with recessed gates
CN100557815C (zh) 2008-03-24 2009-11-04 西安电子科技大学 InA1N/GaN异质结增强型高电子迁移率晶体管结构及制作方法
CN101572251B (zh) * 2008-04-30 2011-08-24 中芯国际集成电路制造(北京)有限公司 半导体器件、n型MOS晶体管及其制作方法
JP5337415B2 (ja) * 2008-06-30 2013-11-06 シャープ株式会社 ヘテロ接合電界効果トランジスタおよびヘテロ接合電界効果トランジスタの製造方法
JP5355959B2 (ja) * 2008-08-08 2013-11-27 古河電気工業株式会社 電界効果トランジスタおよび電界効果トランジスタの製造方法
CN101465372A (zh) 2009-01-08 2009-06-24 西安电子科技大学 AlN/GaN增强型金属-绝缘体-半导体场效应晶体管及其制作方法
JP2012054471A (ja) * 2010-09-02 2012-03-15 Fujitsu Ltd 半導体装置及びその製造方法、電源装置
JP5786323B2 (ja) * 2010-12-03 2015-09-30 富士通株式会社 化合物半導体装置の製造方法

Also Published As

Publication number Publication date
CN102569376A (zh) 2012-07-11
US20140342513A1 (en) 2014-11-20
US20120146046A1 (en) 2012-06-14
TW201225297A (en) 2012-06-16
JP2012124442A (ja) 2012-06-28
CN102569376B (zh) 2015-11-25
US9123793B2 (en) 2015-09-01
US8829569B2 (en) 2014-09-09
TWI464879B (zh) 2014-12-11

Similar Documents

Publication Publication Date Title
JP5728922B2 (ja) 半導体装置及び半導体装置の製造方法
JP5990976B2 (ja) 半導体装置及び半導体装置の製造方法
JP5685918B2 (ja) 半導体装置の製造方法
CN102544088B (zh) 化合物半导体器件及其制造方法
CN103035702B (zh) 化合物半导体器件及其制造方法
JP5685917B2 (ja) 半導体装置及び半導体装置の製造方法
CN102487079B (zh) 化合物半导体器件及其制造方法
CN103035703B (zh) 化合物半导体器件及其制造方法
KR101357358B1 (ko) 반도체 장치 및 그 제조 방법, 전원 장치, 고주파 증폭기
JP5765171B2 (ja) 化合物半導体装置の製造方法
CN103545362B (zh) 化合物半导体器件及其制造方法
CN103094315A (zh) 化合物半导体器件及其制造方法以及电子电路
JP2012124438A (ja) 化合物半導体装置及びその製造方法
JP2016162889A (ja) 半導体装置及び半導体装置の製造方法
JP2011061094A (ja) 電界効果トランジスタの製造方法
CN111180503A (zh) 一种半导体器件及其制备方法
JP2014090026A (ja) 化合物半導体装置及びその製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20130904

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20140916

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20140918

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20141114

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20141209

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20150202

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20150310

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20150323

R150 Certificate of patent or registration of utility model

Ref document number: 5728922

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150