[go: up one dir, main page]

CN106601806A - 一种半导体器件及其制作方法 - Google Patents

一种半导体器件及其制作方法 Download PDF

Info

Publication number
CN106601806A
CN106601806A CN201510671955.4A CN201510671955A CN106601806A CN 106601806 A CN106601806 A CN 106601806A CN 201510671955 A CN201510671955 A CN 201510671955A CN 106601806 A CN106601806 A CN 106601806A
Authority
CN
China
Prior art keywords
electrode
layer
semiconductor device
insulating barrier
schottky
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201510671955.4A
Other languages
English (en)
Inventor
刘美华
陈建国
林信南
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Peking University
Peking University Founder Group Co Ltd
Shenzhen Founder Microelectronics Co Ltd
Original Assignee
Peking University
Peking University Founder Group Co Ltd
Shenzhen Founder Microelectronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Peking University, Peking University Founder Group Co Ltd, Shenzhen Founder Microelectronics Co Ltd filed Critical Peking University
Priority to CN201510671955.4A priority Critical patent/CN106601806A/zh
Publication of CN106601806A publication Critical patent/CN106601806A/zh
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/40—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels
    • H10D30/47—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels having 2D charge carrier gas channels, e.g. nanoribbon FETs or high electron mobility transistors [HEMT]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/015—Manufacture or treatment of FETs having heterojunction interface channels or heterojunction gate electrodes, e.g. HEMT
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/102—Constructional design considerations for preventing surface leakage or controlling electric field concentration
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/011—
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions 
    • H10D64/23—Electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. sources, drains, anodes or cathodes
    • H10D64/251—Source or drain electrodes for field-effect devices

Landscapes

  • Junction Field-Effect Transistors (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

本发明涉及一种半导体器件及其制作方法，所述半导体器件包括：衬底、依次设置在所述衬底上的外延层、钝化层和第一绝缘层，形成在所述第一绝缘层上的栅极、源极和漏极，其特征在于，所述漏极包括形成在所述第一绝缘层上的欧姆接触电极和覆盖在所述欧姆接触电极上部的肖特基电极。本发明通过在欧姆接触漏端构上形成扩展的肖特基接触漏端，形成肖特基-欧姆接触漏端结构，从而改善了半导体器件的耐压性。

Description

一种半导体器件及其制作方法
技术领域
本发明涉及半导体芯片制造工艺技术领域，尤其是涉及一种半导体器件及其制作方法。
背景技术
随着高效完备的功率转换电路和系统需求的日益增加，具有低功耗和高速特性的功率器件最近吸引了很多关注。GaN是第三代宽禁带半导体材料，由于其具有大禁带宽度(3.4eV)、高电子饱和速率(2e7cm/s)、高击穿电场(1e10--3e10V/cm)，较高热导率，耐腐蚀和抗辐射性能，在高压、高频、高温、大功率和抗辐照环境条件下具有较强的优势，被认为是研究短波光电子器件和高压高频率大功率器件的最佳材料。GaN基AlGaN/GaN高迁移率晶体管是功率器件中的研究热点，这是因为AlGaN/GaN抑制结处形成高浓度、高迁移率的二维电子气(2DEG),同时异质结对2DEG具有良好的调节作用。
由于AlGaN/GaN异质结的二维电子气中电子浓度很高，如果只有场板和未掺杂的AlGaN/GaN，器件的栅极边缘电场密度很大，因此容易发生氧化层提前击穿。
发明内容
基于上述问题，本发明提供一种半导体器件及其制作方法，通过在欧姆接触漏端构上形成扩展的肖特基接触漏端，形成肖特基-欧姆接触漏端结构，从而改善了半导体器件的耐压性。
根据本发明的一个方面，提供一种半导体器件，包括：衬底、依次设置在所述衬底上的外延层、钝化层和第一绝缘层，形成在所述第一绝缘层上的栅极、源极和漏极，其特征在于，所述漏极包括形成在所述第一绝缘层上的欧姆接触电极和覆盖在所述欧姆接触电极上部的肖特基电极。
其中，所述肖特基电极覆盖所述欧姆接触电极，并且肖特基电极的边缘与所述第一绝缘层接触，形成肖特基接触结构。
其中，所述外延层包括依次设置的GaN层和AlGaN势垒层。
其中，所述钝化层的材料为Si3N4，所述第一绝缘层的材料为氧化硅膜。
其中，所述欧姆接触电极贯穿所述钝化层和绝缘层与所述外延层的顶部接触。
根据本发明的另一个方面，提供一种上述半导体器件的制作方法，其特征在于，包括：
S1、在衬底上形成外延层；
S2、在所述外延层表面沉积钝化层和第一绝缘层；
S3、在所述第一绝缘层上欧姆接触电极；
S4、在所述欧姆接触电极和所述第一绝缘层上形成肖特基电极层；
S5、刻蚀所述肖特基电极层，在所述欧姆接触电极上形成肖特基电极。
其中，在所述步骤S3具体包括：
刻蚀所述钝化层和第一绝缘层形成漏端接触孔，所述漏端接触孔的底部露出所述外延层的上表面；
在所述第一绝缘层和漏端接触孔的表面沉积欧姆电极层；
刻蚀所述欧姆电极层形成所述欧姆接触电极。
其中，所述外延层包括依次设置的GaN层和AlGaN势垒层
其中，所述钝化层的材料为Si3N4，所述第一绝缘层的材料为氧化硅膜。
本发明提供的半导体器件及其制作方法，在不需要额外的光罩和工艺流程的前提下，在原有的欧姆接触漏端结构的基础上，通过添加扩展的肖特基接触漏端，形成肖特基-欧姆接触漏端结构，调整了漏端边缘的电场分布，消除了合金尖刺造成的峰值电场，从而改善了半导体器件的耐压性。
附图说明
通过参考附图会更加清楚的理解本发明的特征和优点，附图是示意性的而不应理解为对本发明进行任何限制，在附图中：
图1-图6示出了本发明的半导体器件的制作方法的工艺示意图。
具体实施方式
下面将结合附图对本发明的实施例进行详细描述。
图6示出了本发明色半导体器件的结构示意图。
如图6所示，本发明的一个实施例的半导体器件为GaN基AlGaN/GaN高迁移率晶体管，该半导体器件通具体包括：衬底100、依次设置在衬底100上的GaN层110、AlGaN势垒层120、钝化层130和第一绝缘层140，形成在第一绝缘层140上的栅极、源极和漏极，所述漏极包括形成在所述第一绝缘层140上的欧姆接触电极150和覆盖在所述欧姆接触电极上部的肖特基电极160。
本实施例中主要针对半导体器件的漏极进行改进，因此栅极和源极的结构在此不做具体限定，现有的半导体器件的栅极和源极结构均适用于本发明。
上述实施例中，GaN层110和AlGaN势垒层120形成了半导体器件的外延层，并且钝化层130的材料为Si3N4，第一绝缘层140的材料为氧化硅膜。
在另一个实施例中，欧姆接触电极150贯穿钝化层130和绝缘层140与所述外延层的顶部接触，肖特基电极160覆盖欧姆接触电极150，并且肖特基电极160的边缘与第一绝缘层140接触，形成肖特基接触结构。
上述的半导体器件，在不需要额外的光罩和工艺流程的前提下，在原有的欧姆接触漏端结构的基础上，通过添加扩展的肖特基接触漏端，形成肖特基-欧姆接触漏端结构，调整了漏端边缘的电场分布，消除了合金尖刺造成的峰值电场，从而改善了半导体器件的耐压性。
在本发明的另一个实施例中，提供了一种制作上述半导体器件的方法。
图1-图6示出了本发明的半导体器件的制作方法的工艺示意图。
参照图1，本发明的半导体器件的制作方法具体包括：
S1、在衬底100上形成外延层；
如在一个实施例中，外延层包括GaN层110以及ALGaN层120，由于本实施例的半导体器件是在现有的半导体器件的基础上进行的改进，因此，本实施例的半导体构件的衬底、GaN层以及ALGaN层的制作方法不做具体描述。
S2、在所述外延层表面沉积钝化层130和第一绝缘层140；
本实施例中，如图1所示，在外延层的表面即AlGaN势垒层表面，在其上沉积一层SiN钝化层130和PETEOS氧化层140，该PETEOS氧化层作为第一绝缘层140，但是已知的是，该钝化层130也是作为绝缘作用存在的。
S3、刻蚀所述钝化层和第一绝缘层形成漏端接触孔，所述漏端接触孔的底部露出所述势垒层的上表面；
如图2所示，使用干法可是钝化层130和第一绝缘层140，形成漏端接触孔151，并且该漏端接触孔151的底部露出AlGaN势垒层120的上表面。
S4、在所述第一绝缘层140和漏端接触孔151的表面沉积欧姆电极层152；
在沉积欧姆电极层之前，对PETEOS氧化层和漏端接触孔的表面进行清理，例如可以使用DHF+SC1+SC2进行表面处理。
如图3所示，可以采用磁控溅射镀膜工艺形成欧姆电极层，但不限于此。
另外，在此步骤之后，在840°条件下进行，在N2氛围内对所述欧姆电极层退火30秒，形成良好的欧姆接触的电极金属。
S5、刻蚀所述欧姆电极层152形成欧姆接触电极150；
如图4所示，通过对欧姆电极层152的金属进行光刻(涂胶、曝光、显影)等方法进行刻蚀，形成欧姆接触电极150。
S6、在所述欧姆接触电极150和所述第一绝缘层140上形成肖特基电极层161；
如图5所示，采用磁控溅射镀膜工艺沉积Ni/Au形成肖特基电极层161。
S7、刻蚀所述肖特基电极层161，在所述欧姆接触电极150上形成肖特基电极160。
如图6所示，对肖特基电极层160的刻蚀使用与形成欧姆电极150相同的工艺，即通过对肖特基电极层的金属进行光刻(涂胶、曝光、显影)等方法进行刻蚀，形成肖特基接触电极160。
另外，对欧姆电极层和肖特基电极层的刻蚀的工艺不限于上述方法，现有的刻蚀工艺同样适用本发明。
虽然结合附图描述了本发明的实施方式，但是本领域技术人员可以在不脱离本发明的精神和范围的情况下做出各种修改和变型，这样的修改和变型均落入由所附权利要求所限定的范围之内。

Claims (9)

1.一种半导体器件，包括：衬底、依次设置在所述衬底上的外延层、钝化层和第一绝缘层，形成在所述第一绝缘层上的栅极、源极和漏极，其特征在于，所述漏极包括形成在所述第一绝缘层上的欧姆接触电极和覆盖在所述欧姆接触电极上部的肖特基电极。
2.根据权利要求1所述的半导体器件，其特征在于，所述肖特基电极覆盖所述欧姆接触电极，并且肖特基电极的边缘与所述第一绝缘层接触，形成肖特基接触结构。
3.根据权利要求1所述的半导体器件，其特征在于，所述外延层包括依次设置的GaN层和AlGaN势垒层。
4.根据权利要求1所述的半导体器件，其特征在于，所述钝化层的材料为Si3N4，所述第一绝缘层的材料为氧化硅膜。
5.根据权利要求1所述的半导体器件，其特征在于，所述欧姆接触电极贯穿所述钝化层和绝缘层与所述外延层的顶部接触。
6.一种权利要求1-5所述的半导体器件的制作方法，其特征在于，包括：
S1、在衬底上形成外延层；
S2、在所述外延层表面沉积钝化层和第一绝缘层；
S3、在所述第一绝缘层上欧姆接触电极；
S4、在所述欧姆接触电极和所述第一绝缘层上形成肖特基电极层；
S5、刻蚀所述肖特基电极层，在所述欧姆接触电极上形成肖特基电极。
7.根据权利要求6所述的制作方法，其特征在于，在所述步骤S3具体包括：
刻蚀所述钝化层和第一绝缘层形成漏端接触孔，所述漏端接触孔的底部露出所述外延层的上表面；
在所述第一绝缘层和漏端接触孔的表面沉积欧姆电极层；
刻蚀所述欧姆电极层形成所述欧姆接触电极。
8.根据权利要求6所述的制作方法，其特征在于，所述外延层包括依次设置的GaN层和AlGaN势垒层。
9.根据权利要求6所述的制作方法，其特征在于，所述钝化层的材料为Si3N4，所述第一绝缘层的材料为氧化硅膜。
CN201510671955.4A 2015-10-15 2015-10-15 一种半导体器件及其制作方法 Pending CN106601806A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201510671955.4A CN106601806A (zh) 2015-10-15 2015-10-15 一种半导体器件及其制作方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201510671955.4A CN106601806A (zh) 2015-10-15 2015-10-15 一种半导体器件及其制作方法

Publications (1)

Publication Number Publication Date
CN106601806A true CN106601806A (zh) 2017-04-26

Family

ID=58555466

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201510671955.4A Pending CN106601806A (zh) 2015-10-15 2015-10-15 一种半导体器件及其制作方法

Country Status (1)

Country Link
CN (1) CN106601806A (zh)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107248526A (zh) * 2017-06-23 2017-10-13 深圳市晶相技术有限公司 氮化镓半导体器件及其制备方法
CN107316891A (zh) * 2017-06-23 2017-11-03 深圳市晶相技术有限公司 氮化镓半导体器件及其制备方法
CN107393962A (zh) * 2017-06-23 2017-11-24 深圳市晶相技术有限公司 氮化镓半导体器件及其制备方法
CN110190126A (zh) * 2019-04-30 2019-08-30 福建省福联集成电路有限公司 一种抗反激信号的半导体器件及制作方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070066020A1 (en) * 2004-01-23 2007-03-22 International Rectifier Corporation III-nitride current control device and method of manufacture
CN101924136A (zh) * 2009-06-11 2010-12-22 夏普株式会社 半导体装置
CN103872145A (zh) * 2014-03-07 2014-06-18 电子科技大学 一种GaN异质结功率二极管
CN104900643A (zh) * 2015-06-08 2015-09-09 西南交通大学 一种双向触发异质结型esd防护器件
CN104952938A (zh) * 2015-05-07 2015-09-30 电子科技大学 一种氮化镓异质结mis栅控功率二极管及其制造方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070066020A1 (en) * 2004-01-23 2007-03-22 International Rectifier Corporation III-nitride current control device and method of manufacture
CN101924136A (zh) * 2009-06-11 2010-12-22 夏普株式会社 半导体装置
CN103872145A (zh) * 2014-03-07 2014-06-18 电子科技大学 一种GaN异质结功率二极管
CN104952938A (zh) * 2015-05-07 2015-09-30 电子科技大学 一种氮化镓异质结mis栅控功率二极管及其制造方法
CN104900643A (zh) * 2015-06-08 2015-09-09 西南交通大学 一种双向触发异质结型esd防护器件

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107248526A (zh) * 2017-06-23 2017-10-13 深圳市晶相技术有限公司 氮化镓半导体器件及其制备方法
CN107316891A (zh) * 2017-06-23 2017-11-03 深圳市晶相技术有限公司 氮化镓半导体器件及其制备方法
CN107393962A (zh) * 2017-06-23 2017-11-24 深圳市晶相技术有限公司 氮化镓半导体器件及其制备方法
CN110190126A (zh) * 2019-04-30 2019-08-30 福建省福联集成电路有限公司 一种抗反激信号的半导体器件及制作方法

Similar Documents

Publication Publication Date Title
CN109004033B (zh) 氮极性iii族/氮化物磊晶结构及其主动元件与其积体化的极性反转制作方法
CN103745992B (zh) 基于复合漏极的AlGaN/GaN MISHEMT高压器件及其制作方法
CN108198855B (zh) 半导体元件、半导体基底及其形成方法
CN107393959A (zh) 基于自对准栅的GaN超高频器件及制作方法
CN103745990B (zh) 耗尽型AlGaN/GaN MISHEMT高压器件及其制作方法
CN108807524A (zh) 半导体器件及其制造方法
CN103904114A (zh) 加源场板增强型AlGaN/GaN HEMT器件结构及其制作方法
CN106601806A (zh) 一种半导体器件及其制作方法
CN110676166A (zh) P-GaN帽层的FinFET增强型器件及制作方法
CN106601792A (zh) 一种氮化镓高电子迁移率晶体管及其制备方法
CN103762234B (zh) 基于超结漏场板的AlGaN/GaN MISHEMT高压器件及其制作方法
CN107230722A (zh) 高电子迁移率晶体管及其制作方法
CN115458596A (zh) 基于Fin-JFET栅结构HEMT及其制作方法
CN113937154A (zh) 一种iii族氮化物的增强型hemt的制备方法
CN117133806B (zh) 一种天然超结GaN HEMT器件及其制备方法
CN103578985A (zh) 半导体器件及其制作方法
CN103779398B (zh) 带源场板槽栅AIGaN/GaN HEMT器件结构及其制作方法
CN104037222B (zh) 一种基于有机聚合物极化效应的高压槽栅AlGaN/GaN HEMT器件结构及制作方法
CN103779409B (zh) 基于耗尽型AlGaN/GaN HEMT器件结构及其制作方法
CN108022925B (zh) GaN基单片功率变换器及其制作方法
CN103579299B (zh) 高电子迁移率晶体管及其制造方法
CN107230719A (zh) 高电子迁移率晶体管及其制作方法
CN108807509A (zh) 一种高耐压高导通性能p型栅极常关型hemt器件及其制备方法
CN209526089U (zh) 一种高电子迁移率晶体管及电子装置
CN104347700A (zh) 一种GaN基凹栅增强型HEMT器件

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
RJ01 Rejection of invention patent application after publication
RJ01 Rejection of invention patent application after publication

Application publication date: 20170426