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CN108305894A - 半导体器件及其制造方法 - Google Patents

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CN108305894A CN201810033460.2A CN201810033460A CN108305894A CN 108305894 A CN108305894 A CN 108305894A CN 201810033460 A CN201810033460 A CN 201810033460A CN 108305894 A CN108305894 A CN 108305894A
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Abstract

一种半导体器件包括衬底和在衬底上形成的第一源极/漏极区。所述半导体器件还包括在第一源极/漏极区上形成的沟道以及在所述沟道上形成的第二源极/漏极区。所述半导体器件还包括在所述沟道的外表面上形成的栅电极以及在所述衬底上形成的金属焊盘。所述金属焊盘的上表面的高度与所述栅电极的上表面的长度相同。

Description

半导体器件及其制造方法
相关申请的交叉引用
本申请要求于2017年1月13日提交的美国临时申请No.62/445,960和于2017年12月15日提交的美国非临时申请No.15/843,765的优先权。
技术领域
本发明通常涉及具有金属触点的半导体器件和制造具有金属触点的半导体器件的方法。
背景技术
在制造半导体器件时，可以使用多个金属触点来将场效应晶体管(FET)的栅极、漏极、源极触点电连接到另一电路。例如，在垂直沟道FET中，所述多个金属触点可以包括柱状结构并且沿与半导体器件的衬底的表面垂直的方向设置。金属触点的尺寸可以彼此不同。为了形成具有不同尺寸的多个金属触点，可能需要多个蚀刻工艺。
发明内容
根据本发明构思的示例性实施例，半导体器件包括衬底以及在所述衬底上形成的第一源极/漏极区。所述半导体器件还包括在第一源极/漏极区上形成的沟道以及在所述沟道上形成的第二源极/漏极区。所述半导体器件还包括在所述沟道的外表面上形成的栅电极以及在所述衬底上形成的金属焊盘。所述金属焊盘的上表面的高度与所述栅电极的上表面的高度相同。
根据本发明构思的示例性实施例，一种用于制造半导体器件的方法包括：在衬底中形成第一源极/漏极区；以及在所述第一源极/漏极区上形成沟道。所述方法还包括在所述沟道上形成第二源极/漏极区。所述方法还包括：在所述沟道的外表面上形成栅电极，以及在所述衬底上形成金属焊盘。形成所述栅电极和形成所述金属焊盘同时发生。
根据本发明构思的示例性实施例，半导体器件包括第一场效应晶体管(FET)。所述第一FET包括：在衬底上形成的第一底部源极/漏极区；包括外表面并且在所述第一底部源极/漏极区上形成的的第一沟道；在所述第一沟道上形成的第一上部源极/漏极区；以及在所述衬底上形成的第一金属焊盘。所述半导体器件包括第二场效应晶体管(FET)。所述第二FET包括：在所述衬底上形成的第二底部源极/漏极区；包括外表面并且在所述第二底部源极/漏极区上形成的的第二沟道；在所述第二沟道上形成的第二上部源极/漏极区；以及在所述衬底上形成的第二金属焊盘。所述半导体器件还包括在所述第一沟道和所述第二沟道的外表面上形成的栅电极。所述第一金属焊盘的高度和所述第二金属焊盘的高度与所述栅电极的高度相同。
根据本发明构思的示例性实施例，一种用于制造半导体器件的方法包括：在衬底上形成第一空间层、硅化物层以及包括第一绝缘层和垂直沟道在内的叠层。所述方法还包括：在所述第一空间层、所述硅化物层和所述叠层上形成栅极金属层，以及在所述栅极金属层和所述叠层上方形成第二间隔层。所述方法还包括：在所述第二间隔层上方形成有机平坦化层(OPL)，并且去除所述OPL的一部分、所述第二间隔层和所述栅极金属层以暴露所述第一间隔层的一部分。所述方法还包括：去除所述OPL的剩余部分，并且在所述第二间隔层、所述栅极金属层和所述叠层上方形成第三间隔层。所述方法还包括：在所述第二间隔层上方形成第二绝缘层，去除所述叠层的第一绝缘层，在所述垂直沟道上形成上部源极/漏极区，以及在所述第二源极/漏极区上形成第四间隔层。所述方法还包括：在所述第二源极/漏极区上形成第三绝缘层，在所述硅化物层和所述第一间隔层上同时形成第一孔和第二孔，以及在所述第二源极/漏极区上形成第三孔。所述硅化物层上的栅极金属层的高度与所述第一间隔层上的栅极金属层的高度相同。
根据本发明构思的示例性实施例，一种用于构建集成电路的方法包括：分别在衬底上形成硅化物层、第一间隔层和包括多个层在内的叠层。所述叠层被所述第一间隔层包围，并所述且硅化物层和所述第一间隔层彼此紧邻地定位。所述方法还包括在所述第一间隔层和所述硅化物层上形成金属层。所述方法还包括在所述金属层上形成光致抗蚀剂层，并且对所述光致抗蚀剂层进行构图。所述方法还包括去除在位于所述硅化物层和所述叠层之间的所述第一间隔层的第一部分上形成的金属层的第一部分。所述方法还包括在所述硅化物层上形成所述金属层的第二部分以及在所述第一间隔层的第二部分上形成所述金属层的第三部分。所述第二部分的厚度与所述第三部分的厚度相同。所述方法仍然包括制造包括所述金属层的第二部分和第三部分在内的集成电路。
附图说明
通过参考附图详细描述本发明构思的示例性实施例，本发明构思的以上和其他特征将更显而易见，其中：
图1是根据本发明构思的示例性实施例的半导体器件的截面图；
图2是示出了根据本发明构思的示例性实施例的半导体器件的制造期间在衬底上形成多个层的截面图；
图3是示出了根据本发明构思的示例性实施例的半导体器件的制造期间形成底部间隔物的截面图；
图4是示出了根据本发明构思的示例性实施例的半导体器件的制造期间形成绝缘氧化物的截面图；
图5是示出了根据本发明构思的示例性实施例的半导体器件的制造期间绝缘氧化物的回蚀的截面图；
图6是示出了根据本发明构思的示例性实施例的半导体器件的制造期间形成硅化物层的截面图；
图7是示出了根据本发明构思的示例性实施例的半导体器件的制造期间绝缘氧化物去除和栅极电介质层形成的截面图；
图8是示出了根据本发明构思的示例性实施例的半导体器件的制造期间形成栅电极的截面图；
图9是示出了根据本发明构思的示例性实施例的半导体器件的制造期间栅电极凹入和间隔物形成的截面图；
图10是示出了根据本发明构思的示例性实施例的半导体器件的制造期间用于光学平坦化层(OPL)的光刻工艺的截面图；
图11是示出了根据本发明构思的示例性实施例的半导体器件的制造期间去除OPL和栅电极的截面图；
图12是示出了根据本发明构思的示例性实施例的半导体器件的制造期间去除OPL的截面图；
图13是示出了根据本发明构思的示例性实施例的半导体器件的制造期间形成间隔物和绝缘氧化物的截面图；
图14是示出了根据本发明构思的示例性实施例的半导体器件的制造期间去除绝缘层的截面图；
图15是示出了根据本发明构思的示例性实施例的半导体器件的制造期间形成顶部源极/漏极区的截面图；
图16是示出了根据本发明构思的示例性实施例的半导体器件的制造期间形成绝缘氧化物的截面图；
图17是示出了根据本发明构思的示例性实施例的半导体器件的制造期间形成第一孔和第二孔的截面图；
图18是示出了根据本发明构思的示例性实施例的半导体器件的制造期间形成第三孔的截面图；
图19是根据本发明构思的另一个示例性实施例的半导体器件的截面图；
图20是根据本发明构思的示例性实施例的制造半导体器件的方法的流程图。
具体实施方式
下文中将参照附图更全面地描述本发明构思的示例性实施例。然而，本公开可以以许多不同的形式来体现，并且不应被解释为受限于本文所阐述的实施例。
应该理解的是，当诸如层、膜、区域或衬底的元件被称为在另一元件“上”时，其可直接在另一元件上，或者也可以存在中间元件。应该理解的是，当诸如层、膜、区域或衬底的元件被称为在另一元件“下”时，其可直接在另一元件下，或者也可以存在中间元件。
参考图1，根据本发明构思的示例性实施例示出了半导体器件100的截面图。半导体器件100可以包括垂直沟道场效应晶体管(FET)。在一个示例中，半导体器件100可以包括n型FET。在另一个示例中，半导体器件100可以包括p型FET。
半导体器件100可以包括衬底120。衬底120可以是体硅衬底或硅锗(SiGe)衬底。半导体器件100可以包括顶部源极/漏极区140和底部源极/漏极区150。顶部源极/漏极区140和底部源极/漏极区150可以掺杂有n型杂质或者p型杂质以形成n掺杂半导体层或者p掺杂半导体层。底部源极/漏极区150可以包括例如Si或SiGe，并且顶部源极/漏极区140可以包括例如Si或SiGe。底部间隔物160可以形成在底部源极/漏极区150上。在一个示例中，底部间隔物160可以包括氮化钛(TiN)，并且可以形成为当从与衬底120的表面垂直的方向观看时覆盖底部源极/漏极区150的至少一部分。
可以在衬底120上形成硅化物层170，以提供减小的电阻触点。硅化物层170可以包括例如硅化钛(TiSi2)。在一个示例中，可以形成具有减小的电阻的硅化物层170，使得硅化物层170可以通过将硅化物层170的一部分与底部源极/漏极区150的一部分重叠而电耦接到底部源极/漏极区150，并且可以将电信号施加到底部源极/漏极区150。在一个示例中，硅化物层170的上表面的高度可以基本上等于或小于底部间隔物160的上表面的高度。在另一个示例中，硅化物层170的上表面的高度可以大于底部间隔物160的上表面的高度。
垂直沟道180可以形成在顶部源极/漏极区140与底部源极/漏极区150之间。如所示地，垂直沟道180可以至少设置在底部源极/漏极区150的一部分上。垂直沟道180可以包括例如未掺杂半导体。例如，垂直沟道180可以包括Si、SiGe或III-V族材料。
具有预定厚度的栅极电介质层200可以形成在垂直沟道180的外表面上。在一个示例中，栅极电介质层200可以形成为基本上覆盖垂直沟道180的整个外表面。在另一个示例中，栅极电介质层200可以形成在底部间隔物160上。例如，栅极电介质层200可以包括氧化硅(SiO)、氮化硅(SiN)、氮氧化硅(SiON)、氧化锆(ZrO)、氧氮化锆(ZrON)、氧化铪锆、氧化铝(Al203)、五氧化二钽(Ta205)或其混合物。在另一示例中，栅极电介质层200可以包括高K电介质材料，例如钛酸钡、钛酸钡锶、氧化钛或其混合物。
栅电极210可以形成在栅极电介质层200上。如图1所示，栅电极210的上表面的高度可以与垂直沟道180的上表面的高度基本上相同。栅电极210可以包括例如钨(W)、钴(Co)、铜(Cu)、钽(Ta)、钛(Ti)、钌(Ru)、铝(Al)、金属碳化物或金属氮化物。
金属焊盘240可以形成在硅化物层170上，使得金属焊盘240可以电耦接到下面的硅化物层170，所述该硅化物层反过来可以进一步电耦接到底部源极/漏极区150。金属焊盘240可以包括例如钨(W)、钴(Co)、铜(Cu)、钽(Ta)、钛(Ti)、钌(Ru)、铝(Al)、金属碳化物或金属氮化物。在一个实施例中，金属焊盘240的高度可以与栅电极210的高度基本上相同。
间隔物250、252可以形成在栅电极210上。间隔物250、252可以包括绝缘材料。在一个示例中，间隔物250、252可以包括氮化硅(SiN)等，并且可以使用低压化学气相沉积(LPCVD)来形成。
可以提供多个金属触点260以分别将底部源极/漏极区150、顶部源极/漏极区140和栅电极210与半导体器件外部的一个或多个电路电耦接。金属触点260可以包括例如钨(W)、钴(Co)、铜(Cu)、钽(Ta)、钛(Ti)、钌(Ru)、铝(Al)、金属碳化物或金属氮化物。
在一个实施例中，多个金属触点260可以分别包括电连接到金属焊盘240的第一金属触点270、电连接到顶部源极/漏极区140的第二金属触点280以及电连接到栅电极210的第三金属触点290。在一个示例中，第一金属触点270的纵向长度可以与所述第三金属触点290的纵向长度基本上相同。在另一个示例中，第一金属触点270的高度可以与第三金属触点290的高度基本上相同。
绝缘氧化物300可以形成在底部间隔物160、栅电极210、间隔物250、252的一部分上。绝缘氧化物300可以包括例如氧化硅(SiO)，并且可以使用化学气相沉积来形成。
图2是示出了根据本发明构思的示例性实施例的在半导体器件100的衬底120上形成多个层的截面图。在一个示例中，可以通过向衬底120提供n型或p型杂质来在衬底120上形成底部源极/漏极区150。可以通过例如离子注入工艺来提供n型或p型杂质，以在衬底120中形成底部源极/漏极区(例如n型或p型掺杂区)150。在一个示例中，在离子注入工艺之后，衬底120可以在预定温度下退火，用于相对于衬底深度控制杂质浓度。
半导体层180可以在衬底120上形成。半导体衬底180可以包括例如硅(Si)。在其他实施例中，除硅以外的半导体材料也可以用作半导体层180。如上所述，半导体层180可以用作半导体器件中的沟道。例如，可以使用化学气相沉积在半导体层180上形成绝缘层182和绝缘层184。绝缘层182、184可以包括例如氧化硅(SiN)。绝缘层182、184可以在随后的步骤中用作硬掩模。
在半导体层180之后，绝缘层182、184在衬底120上形成，可以对半导体层180、绝缘层182、184进行蚀刻以形成垂直结构186。可以通过使用光致抗蚀剂(未示出)作为掩模的光刻工艺来形成垂直结构186。
图3是示出了根据本发明构思的示例性实施例的半导体器件100的底部间隔物160d的形成的截面图。在一个实施例中，底部间隔物160可以使用例如化学气相沉积(CVD)在衬底120上形成。在一个示例中，底部间隔物160可以包括氮化钛(TiN)。底部间隔物160的一部分可以形成在垂直结构186的外表面上以及衬底120的上表面上。在一个示例中，可以执行反应离子蚀刻(RIE)工艺，以从垂直结构186的外表面基本上完全去除底部间隔物160，同时留下基本上全部在衬底120的水平表面上形成的底部间隔物160。
图4是示出了根据本发明构思的示例性实施例的半导体器件的制造期间形成绝缘氧化物300的截面图。根据本发明构思的示例性实施例，绝缘氧化物300可以形成在垂直结构186上和底部间隔物160上。绝缘氧化物300可以包括氧化硅(SiO)，并且可以使用化学气相沉积(CVD)来形成。
图5是示出了根据本发明构思的示例性实施例的半导体器件100的制造期间绝缘氧化物300的回蚀的截面图。在一个示例中，可以对绝缘氧化物300进行回蚀，直到可以去除底部间隔物160的一部分并且可以暴露衬底120的上表面的一部分410为止。在另一个示例中，可以执行绝缘氧化物300的回蚀，直到从垂直结构186去除绝缘层184为止，此时确定绝缘氧化物300的回蚀完成。无论哪种方式，底部间隔物160的一部分可以不从衬底120的一部分410存在。
图6是示出了根据本发明构思的示例性实施例的半导体器件100的硅化物层170的形成的截面图。如所示地，硅化物层170可以形成为使得硅化物层170的一部分与底部源极/漏极区150接触以彼此电连接。
首先，可以使用例如物理气相沉积(PVD)在绝缘氧化物300、绝缘层182和衬底120的暴露部分410上形成具有预定厚度的Ti或TiN层310。在衬底120的暴露部分410上形成Ti或TiN层310之后，可以将所形成的Ti或TiN层310在预定温度下退火预定时间段以形成金属硅化物。备选地，可以执行激光辐射或离子束混合以形成硅化物。
如所示地，Ti或TiN层310的一部分可以与硅衬底的下面的硅(Si)反应以形成硅化钛层170，并且未反应的Ti或TiN可以保留在形成的硅化钛层170上。在另一个示例中，基本上整个Ti或TiN层310可以在与硅(Si)反应用于形成硅化物层170时消耗掉，在硅化钛层170上基本上不留下Ti或TiN。
硅化物层170的厚度可以取决于例如在衬底120上形成的Ti或TiN层310的厚度、退火温度和/或退火时间。在一个实施例中，硅化物层170退火之后的厚度可以与底部间隔物160的厚度基本上相同。在另一个示例中，硅化物层170的上表面的高度可以与底部间隔物160的上表面的高度基本上相同。
除了硅化钛(TiSi2)之外，根据硅化物形成时使用的金属层的类型，可以形成不同类型的硅化物，例如包括但不限于WSi2、NiSi或CoSi2。
在形成硅化物层170之后，可以去除未反应的Ti或TiN层310。在一个示例中，可以从绝缘氧化物300、绝缘层182和硅化物层170的上表面去除未反应的Ti或TiN层310，留下在衬底120上形成的硅化物层170。
图7是示出了根据本发明构思的示例性实施例的去除绝缘氧化物300并且形成栅极电介质层200的截面图。如所示地，可以使用例如反应离子蚀刻(RIE)来去除绝缘氧化物300以暴露底部间隔物160、半导体层180和绝缘层182。栅极电介质层200可以形成在底部间隔物160、绝缘层182和半导体层180上。在一个实施例中，栅极电介质层200可以形成在半导体层180的基本上整个外表面上。如上所述，栅极电介质层200的示例可以包括但是不限于氧化硅(SiO)、氮化硅(SiN)、氮氧化硅(SiON)、氧化锆(ZrO)、氧氮化锆(ZrON)、氧化铪锆、氧化铝(A12O3)、五氧化二钽(Ta2O5)或其混合物。在另一示例中，栅极电介质层200可以包括高K电介质材料，例如钛酸钡、氧化钡锶钛、氧化钛或其混合物。
图8是示出了根据本发明构思的示例性实施例的栅电极210的形成的截面图。在一个示例中，栅电极210可以形成于在半导体层180、绝缘层182和硅化物层170上设置的栅极电介质层200上。
栅电极210可以使用例如但不限于化学气相沉积(CVD)、等离子体增强化学气相沉积(PECVD)、原子层沉积(ALD)、分子束外延(MBE)、脉冲激光沉积(PLD)溅射或电镀来形成。栅电极210可以包括例如但不限于钨(W)、钴(Co)、铜(Cu)、钽(Ta)、钛(Ti)、钌(Ru)、铝(A1)、金属碳化物或金属氮化物。
在一个实施例中，可以对栅电极210执行化学机械平坦化(CMP)以去除栅电极210的多余部分。针对栅电极210的CMP可以继续，直到当栅电极210的高度可以与绝缘层182的高度基本上相同时达到绝缘层182的上表面为止。
图9是示出了根据本发明构思的示例性实施例的栅电极凹入和间隔物250形成的截面图。如所示地，可以向下蚀刻栅电极210以具有减小的厚度。在一个实施例中，栅电极210的上表面的高度可以控制为与半导体层180的上表面的高度基本上相同，而在另一个实施例中，栅电极210的上表面的高度可以小于半导体层180的上表面的高度。间隔物250可以形成在栅电极210和绝缘层182的表面上，用于保护栅电极210和绝缘层182。间隔物250可以包括绝缘材料，例如氮化硅(SiN)，并且可以例如通过低压化学气相沉积(LPCVD)形成。
图10是示出了根据本发明构思的示例性实施例的用于形成金属掩模图案的有机平坦化层(OPL)360的光刻工艺的截面图。如所示地，OPL360可以在间隔物250上提供OPL360的光滑表面，所述间隔物的表面在光刻工艺中不是基本光滑的。抗反射层370可以形成在OPL 360上，用于防止入射光对光刻工艺的干扰。可以在抗反射层370上形成光致抗蚀剂层，并且可以去除光致抗蚀剂层的一部分以基于掩模设计形成一个或多个光致抗蚀剂图案380。在一个实施例中，当从与衬底120的顶表面垂直的方向观看时，可以形成一个或多个光致抗蚀剂图案380以与硅化物层170对准。
如果光致抗蚀剂是正型的，则通过照射而曝光的光致抗蚀剂的一部分可以进行交联并且可以被去除。结果，光致抗蚀剂的未曝光部分可以保留以形成预定图案。在另一个示例中，对于负性光致抗蚀剂，通过照射而曝光的光致抗蚀剂的一部分可以进行交联，并保持以形成预定图案。可以在随后的剥离工艺中洗掉未曝光的光刻胶。
图11是示出了根据本发明构思的示例性实施例的半导体器件的制造期间去除OPL360和栅电极210的截面图。在一个实施例中，可以通过使用光致抗蚀剂图案380作为掩模的蚀刻工艺去除抗反射层370和OPL 360的一部分。在一个示例中，可以通过干法蚀刻(例如，反应离子蚀刻(RIE))来蚀刻抗反射层370和OPL 360。另一方面，在反应离子蚀刻期间可能不会去除硅化物层170上的金属焊盘240，因为光刻胶图案380可以用作掩模来阻挡高能离子。
反应离子蚀刻(RIE)可以沿向下的方向一路进行，直到到达底部间隔物160为止，其中底部间隔物160可以通过不受在反应离子蚀刻中产生的高能离子的攻击而用作蚀刻停止层。可以调整反应离子蚀刻的操作条件，以去除在绝缘层182上形成的间隔物250的一部分以暴露绝缘层182的上表面。
图12是示出了根据本发明构思的示例性实施例的去除OPL 360的截面图。在一个实施例中，抗反射层370和光致抗蚀剂图案380可以通过例如使用例如二氧化碳(CO2)气体的干法蚀刻来去除。结果，可以暴露间隔物250、底部间隔物160和栅电极210。另外，也可以暴露绝缘层182的上表面。
图13是根据本发明构思的示例性实施例的形成半导体器件的间隔物252和绝缘氧化物300的截面图。在去除OPL 360和抗反射层370之后，可以从后续工艺步骤中在栅电极210、金属焊盘240、底部隔离物160、用于保护下面的结构特征(例如栅电极210和金属焊盘240)的隔离物250上形成间隔物252。间隔物252可以包括绝缘材料，例如氮化硅(SiN)，并且可以使用低压化学气相沉积(LPCVD)形成。
绝缘氧化物300可以在间隔物252上形成。绝缘氧化物300可以包括例如氧化硅(SiO)。可以执行化学机械平坦化(CMP)以减小在间隔物252上形成的绝缘氧化物300的厚度。例如，可以调整CMP的工艺参数，使得绝缘氧化物300的上表面的高度可以与绝缘层182的高度基本上相同。
图14是示出了根据本发明构思的示例性实施例的去除绝缘层182的截面图。在一个示例中，可以使用干蚀刻(例如，反应离子蚀刻(RIE))去除在绝缘层182的上表面上形成的间隔物250的一部分以形成凹入350a。例如，可以对绝缘层182进行蚀刻，直到到达半导体层180的上表面为止。结果，可以暴露出半导体层180(垂直沟道)。在蚀刻工艺期间，间隔物252的高度可以与半导体层180(垂直沟道180)的高度基本上相同。在另一个实施例中，间隔物252的高度可以小于半导体层180的高度。
图15是示出了根据本发明构思的示例性实施例的在半导体层180的上表面上形成的顶部源极/漏极区140的形成的截面图。依赖于半导体器件的性质，顶部源极/漏极区140可以包括例如硅(Si)或硅锗(SiGe)，并且可以掺杂有n型杂质或者p型杂质。顶部源极/漏极区140可以通过外延生长工艺形成。
顶部源极/漏极区140的上表面的高度可以大于间隔物252的上表面的高度。备选地，顶部源极/漏极区140的上表面的高度可以与间隔物252的上表面的高度基本上相同。在一个示例中，间隔物340可以设置在顶部源极/漏极区140上，用于保护顶部源极/漏极区140。间隔物340可以包括例如氮化硅(SiN)，并且可以使用低压化学气相沉积(LPCVD)来形成。
图16是示出了根据本发明构思的示例性实施例的绝缘氧化物300的形成的截面图。在一个实施例中，绝缘氧化物350可以在顶部源极/漏极区140上形成的凹入350a中形成以填充凹入350a。绝缘氧化物350可以包括例如氧化硅，并且在化学成分方面可以和与凹入350a相邻的绝缘氧化物300相同。在沉积绝缘氧化物300之后，可以执行CMP工艺以去除绝缘氧化物300的多余部分并使绝缘氧化物300的上表面平坦化。在一个示例中，可以执行CMP工艺，使得绝缘氧化物300的高度和与凹入350a相邻的绝缘氧化物300的高度基本上相同。
图17是示出了根据本发明构思的示例性实施例的形成第一孔270a和第二孔290a的截面图。在一个实施例中，可以穿过绝缘氧化物300形成第一孔270a，直到暴露出金属焊盘240的上表面为止。可以穿过绝缘氧化物300形成第二孔290a，直到暴露出栅电极210的上表面为止。通过例如各向异性蚀刻工艺(例如，反应离子蚀刻(RIE)或等离子体蚀刻)，可以使用蚀刻剂来去除绝缘氧化物300的部分，所述蚀刻剂包括但不限于CHF3等等。
在一个实施例中，第一孔270a和第二孔290a的深度可以彼此基本上相同。由于第一孔270a和第二孔290a的尺寸相似性，第一孔270a和第二孔290a可以在一个蚀刻工艺中同时形成，而无需使用附加的掩模和/或蚀刻步骤。在另一个实施例中，第一孔270a下方的金属焊盘240的高度可以与第二孔290a下方的栅电极210的高度基本上相同。
图18是示出了根据本发明构思的示例性实施例的第三孔280a的形成的截面图。可以穿过绝缘氧化物300形成第三孔280a，直到暴露出顶部源极/漏极区140的上表面为止。可以使用各向异性蚀刻工艺来形成第三孔280a。第三孔280a的深度可以小于第一孔270a或第二孔290a的深度。结果，在形成第一、第二和第三孔270a、290a、280a时可能需要两个单独的蚀刻工艺。例如，由于第一和第二孔270a、290a与第三孔280a的深度不同，第一孔270a和第二孔290a可以同时形成，后面是(前面是)在之后(或在之前)的蚀刻工艺中形成第三孔280a。尽管未示出，但第一孔270a、第二孔290a和第三孔280a可以由导电材料填充。例如，可以使用物理气相沉积或化学气相沉积(CVD)来由金属材料填充孔270a、290a、280a，所述金属材料例如包括但不限于钨(W)、钴(Co)或铜(Cu)。
图19是根据本发明构思的另一个示例实施例的半导体器件400的截面图。本文描述的半导体器件400共享半导体器件100的许多特征，除了为了完整理解本发明构思的必要之外将不会详细描述。
如所示地，半导体器件400可以包括多个FET，例如n型FET 420和p型FET 440。n型FET 420和p型FET 440可以共享位于n型FET420和p型FET 440之间的栅电极210，以将正或负电压之一施加到n型FET420和p型FET 440以控制从n型FET和p型FET的源极到漏极的电子或空穴的流动。如所示地，为了便于共享栅电极210，n型FET 420和p型FET 440可以对称地布置，而n型FET 420和p型FET 440的配置在另一个中可以是不对称的。
n型FET 420和p型FET 440可以分别包括第一和第二金属焊盘240，第一孔270a可以分别形成在第一和第二金属焊盘240上。在一个实施例中，n型FET 420和p型FET 440中的第一和第二金属焊盘240的上表面的高度可以分别与栅电极210的高度基本上相同，并且n型FET 420和p型FET 440的第一孔270a的纵向深度可以与第二孔290a的纵向深度基本上相同。
在另一个实施例中，n型FET 420和p型FET 440的第三孔280a的纵向深度可以小于第一孔270a或第二孔290a的纵向深度。因此，n型FET 420和p型FET 440的第一孔270a和第二孔290a至少可以使用一个掩模形成，而不会引入附加的蚀刻工艺。例如，代替具有针对第一孔270a、第二孔290a和第三孔280a中的每一个的三个不同的蚀刻工艺，可以执行两个蚀刻工艺。
第一和第二金属焊盘240以及栅电极210可以同时形成，并且可以包括从例如包括但不限于钨(W)、钴(Co)、铜(Cu)、钽(Ta)、钛(Ti)、钌(Ru)、铝(A1)、金属碳化物或金属氮化物之一选择的相同材料。第一和第二金属焊盘240以及栅电极210可以使用例如但不限于化学气相沉积(CVD)、等离子体增强化学气相沉积(PECVD)、原子层沉积(ALD)、分子束外延(MBE)、脉冲激光沉积(PLD)、溅射或电镀来形成。
图20是示出了根据本发明构思的示例性实施例的制造半导体器件的方法的流程图800。可以注意到，图20中描绘的步骤顺序仅用于说明的目的，并不意味着以任何方式限制该方法，因为应当理解的是这些步骤可以按照不同的逻辑顺序进行，可以包括附加的或中间的步骤，或者所描述的步骤可以分成多个步骤而不会损害本发明。
在块810，底部源极/漏极区150可以形成在衬底120中。底部源极/漏极区150可以包括n型杂质或p型杂质之一。在块820，沟道180的一个端部可以形成在底部(例如，第一)源极/漏极区150上。沟道180可以是垂直沟道，并且可以包括例如未掺杂的半导体，例如硅(Si)。在块830，顶部(例如，上部)源极/漏极区140可形成在沟道180的另一端部上。上部源极/漏极区140可以包括n型杂质或p型杂质之一。
在块840，栅电极210可以与金属焊盘240同时形成，并且栅电极210的高度可以与金属焊盘240的高度基本上相同。栅电极210可以包括与金属焊盘240相同的材料，并且可以包括例如钨(W)、钴(Co)、铜(Cu)、钽(Ta)、钛(Ti)、钌(Ru)、铝(A1)、金属碳化物或金属氮化物。
在块850，可以分别在金属焊盘240和栅电极210上形成第一孔270a和第二孔290a。在一个实施例中，第一孔270a和第二孔290a的纵向长度可以彼此基本上相同。
如上所述，本发明的示例性实施例提供了一种制造具有彼此具有基本上相同深度的第一孔270a和第二孔290a的半导体器件的方法。金属焊盘240可以与第一孔270a连接，并且可以与栅电极210同时形成，所述金属焊盘可以与第二孔290a相连接。金属焊盘240的高度可以与栅电极210的高度基本上相同，并且第一孔270a的纵向深度可以与第二孔290a的纵向深度基本上相同。由于第一孔270a和第二孔290a的深度基本上相同，蚀刻工艺可以同时进行。
尽管已经详细描述了本发明的说明性实施例，但是应该理解的是本发明并非意图受限于所公开的具体示例性实施例。基于上述公开内容，本领域的技术人员将能够在不脱离由所附权利要求限定的本发明的精神和范围的情况下进行各种改变、替换和变更。

Claims (13)

1.一种半导体器件，包括：
衬底；
在所述衬底上形成的第一源极/漏极区；
在所述第一源极/漏极区上形成的沟道；
在所述沟道上形成的第二源极/漏极区；
在所述沟道的外表面上形成的栅电极；以及
在所述衬底上形成的金属焊盘，
其中所述金属焊盘的上表面的高度与所述栅电极的上表面的高度相同。
2.根据权利要求1所述的半导体器件，其中所述金属焊盘包括钨(W)、钴(Co)、铜(Cu)、钽(Ta)、钛(Ti)、钌(Ru)、铝(Al)、金属碳化物或金属氮化物之一。
3.根据权利要求1所述的半导体器件，还包括：
从所述金属焊盘延伸的第一金属触点；以及
从所述栅电极延伸的第二金属触点，
其中所述第一金属触点的纵向长度与所述第二金属触点的纵向长度相同。
4.根据权利要求1所述的半导体器件，还包括连接到所述金属焊盘和所述第一源极/漏极区的硅化物层。
5.根据权利要求4所述的半导体器件，其中所述硅化物层的上表面的高度与在所述衬底上形成的底部间隔物的上表面的高度相同。
6.根据权利要求1所述的半导体器件，其中所述第一源极/漏极区掺杂有n型杂质或p型杂质之一。
7.根据权利要求1所述的半导体器件，其中所述第二源极/漏极区掺杂有n型杂质或p型杂质之一。
8.根据权利要求1所述的半导体器件，其中所述半导体器件包括n型场效应晶体管或p型场效应晶体管中的至少一种。
9.根据权利要求1所述的半导体器件，还包括在所述沟道的外表面上形成的栅极电介质层。
10.一种半导体器件，包括：
第一场效应晶体管(FET)，包括：
在衬底上形成的第一底部源极/漏极区；
第一沟道，包括外表面并且形成在所述第一底部源极/漏极区上；
在所述第一沟道上形成的第一上部源极/漏极区；以及
在所述衬底上形成的第一金属焊盘，
第二场效应晶体管(FET)，包括：
在所述衬底上形成的第二底部源极/漏极区；
第二沟道，包括外表面并且形成在所述第二底部源极/漏极区上；
在所述第二沟道上形成的第二上部源极/漏极区；以及
在所述衬底上形成的第二金属焊盘，
在所述第一沟道和所述第二沟道的外表面上形成的栅电极，
其中所述第一金属焊盘的高度和所述第二金属焊盘的高度与所述栅电极的高度相同。
11.根据权利要求10所述的半导体器件，还包括：
耦接到所述第一金属焊盘和所述第二金属焊盘的多个第一孔；
耦接到所述第一上部源极/漏极区和所述第二上部源极/漏极区的多个第二孔；以及
耦接到所述栅电极的第三孔，其中所述多个第一孔的纵向深度与所述第三孔的纵向深度相同。
12.根据权利要求11所述的半导体器件，其中所述多个第一孔或所述第三孔的纵向深度大于所述第二孔的纵向深度。
13.根据权利要求10所述的半导体器件，还包括：
在所述第一金属焊盘下方形成的第一硅化物层，以及
在所述第二金属焊盘下方形成的第二硅化物层。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113130379A (zh) * 2020-01-15 2021-07-16 三星电子株式会社 半导体器件及其制造方法

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10854759B2 (en) * 2016-04-01 2020-12-01 Diodes Incorporated Trenched MOS gate controlled rectifier
US10403751B2 (en) 2017-01-13 2019-09-03 Samsung Electronics Co., Ltd. Semiconductor device and method of manufacturing the same

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040021174A1 (en) * 2002-04-24 2004-02-05 Kenya Kobayashi Vertical MOSFET reduced in cell size and method of producing the same
US20140159125A1 (en) * 2012-12-11 2014-06-12 Globalfoundries Inc. Contact landing pads for a semiconductor device and methods of making same
CN105280698A (zh) * 2014-06-30 2016-01-27 台湾积体电路制造股份有限公司 垂直器件结构
CN105977255A (zh) * 2015-03-13 2016-09-28 台湾积体电路制造股份有限公司 具有为块状半金属的半导体材料的器件及其形成方法
CN106298778A (zh) * 2016-09-30 2017-01-04 中国科学院微电子研究所 半导体器件及其制造方法及包括该器件的电子设备

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6126261A (ja) 1984-07-16 1986-02-05 Nippon Telegr & Teleph Corp <Ntt> 縦形ｍｏｓ電界効果トランジスタの製造方法
JP4797265B2 (ja) 2001-03-21 2011-10-19 富士電機株式会社 半導体装置および半導体装置の製造方法
KR100401130B1 (ko) 2001-03-28 2003-10-10 한국전자통신연구원 수직형 채널을 가지는 초미세 ｍｏｓ 트랜지스터 제조방법
TWI294670B (en) 2003-06-17 2008-03-11 Ibm Ultra scalable high speed heterojunction vertical n-channel misfets and methods thereof
KR100537096B1 (ko) 2003-12-27 2005-12-16 동부아남반도체 주식회사 수직형 트랜지스터의 제조방법
US7285812B2 (en) 2004-09-02 2007-10-23 Micron Technology, Inc. Vertical transistors
JP2009283772A (ja) 2008-05-23 2009-12-03 Nec Corp 半導体装置及び半導体装置の製造方法
US9257347B2 (en) 2012-08-30 2016-02-09 Taiwan Semiconductor Manufacturing Company, Ltd. System and method for a field-effect transistor with a raised drain structure
US9111780B2 (en) 2013-03-12 2015-08-18 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method for vertical tunneling field effect transistor with leveled source and drain
US10134863B2 (en) * 2015-06-15 2018-11-20 Taiwan Semiconductor Manufacturing Company, Ltd. Vertical semiconductor device structure and method of forming
US9799655B1 (en) * 2016-04-25 2017-10-24 International Business Machines Corporation Flipped vertical field-effect-transistor
US10403751B2 (en) 2017-01-13 2019-09-03 Samsung Electronics Co., Ltd. Semiconductor device and method of manufacturing the same
US10361300B2 (en) * 2017-02-28 2019-07-23 International Business Machines Corporation Asymmetric vertical device

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040021174A1 (en) * 2002-04-24 2004-02-05 Kenya Kobayashi Vertical MOSFET reduced in cell size and method of producing the same
US20140159125A1 (en) * 2012-12-11 2014-06-12 Globalfoundries Inc. Contact landing pads for a semiconductor device and methods of making same
CN105280698A (zh) * 2014-06-30 2016-01-27 台湾积体电路制造股份有限公司 垂直器件结构
CN105977255A (zh) * 2015-03-13 2016-09-28 台湾积体电路制造股份有限公司 具有为块状半金属的半导体材料的器件及其形成方法
CN106298778A (zh) * 2016-09-30 2017-01-04 中国科学院微电子研究所 半导体器件及其制造方法及包括该器件的电子设备

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113130379A (zh) * 2020-01-15 2021-07-16 三星电子株式会社 半导体器件及其制造方法

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