[go: up one dir, main page]

TWI567981B - 鰭部件的結構及其製造方法 - Google Patents

鰭部件的結構及其製造方法 Download PDF

Info

Publication number
TWI567981B
TWI567981B TW104129135A TW104129135A TWI567981B TW I567981 B TWI567981 B TW I567981B TW 104129135 A TW104129135 A TW 104129135A TW 104129135 A TW104129135 A TW 104129135A TW I567981 B TWI567981 B TW I567981B
Authority
TW
Taiwan
Prior art keywords
sidewall
fin member
fin
semiconductor
layer
Prior art date
Application number
TW104129135A
Other languages
English (en)
Other versions
TW201613094A (en
Inventor
溫宗堯
賴柏宇
Original Assignee
台灣積體電路製造股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 台灣積體電路製造股份有限公司 filed Critical 台灣積體電路製造股份有限公司
Publication of TW201613094A publication Critical patent/TW201613094A/zh
Application granted granted Critical
Publication of TWI567981B publication Critical patent/TWI567981B/zh

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
    • H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
    • H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
    • H10D84/834—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET] comprising FinFETs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/024—Manufacture or treatment of FETs having insulated gates [IGFET] of fin field-effect transistors [FinFET]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/024—Manufacture or treatment of FETs having insulated gates [IGFET] of fin field-effect transistors [FinFET]
    • H10D30/0243—Manufacture or treatment of FETs having insulated gates [IGFET] of fin field-effect transistors [FinFET] using dummy structures having essentially the same shapes as the semiconductor bodies, e.g. to provide stability
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/611—Insulated-gate field-effect transistors [IGFET] having multiple independently-addressable gate electrodes influencing the same channel
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/62—Fin field-effect transistors [FinFET]
    • H10D30/6215—Fin field-effect transistors [FinFET] having multiple independently-addressable gate electrodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/791—Arrangements for exerting mechanical stress on the crystal lattice of the channel regions
    • H10D30/792—Arrangements for exerting mechanical stress on the crystal lattice of the channel regions comprising applied insulating layers, e.g. stress liners
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/113—Isolations within a component, i.e. internal isolations
    • H10D62/115—Dielectric isolations, e.g. air gaps
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/13—Semiconductor regions connected to electrodes carrying current to be rectified, amplified or switched, e.g. source or drain regions
    • H10D62/149—Source or drain regions of field-effect devices
    • H10D62/151—Source or drain regions of field-effect devices of IGFETs 
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/40—Crystalline structures
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/01—Manufacture or treatment
    • H10D64/017—Manufacture or treatment using dummy gates in processes wherein at least parts of the final gates are self-aligned to the dummy gates, i.e. replacement gate processes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/01—Manufacture or treatment
    • H10D64/021—Manufacture or treatment using multiple gate spacer layers, e.g. bilayered sidewall spacers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
    • H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
    • H10D84/0128—Manufacturing their channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
    • H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
    • H10D84/0151—Manufacturing their isolation regions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
    • H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
    • H10D84/0158—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs the components including FinFETs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
    • H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
    • H10D84/0165—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs the components including complementary IGFETs, e.g. CMOS devices
    • H10D84/0193—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs the components including complementary IGFETs, e.g. CMOS devices the components including FinFETs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/02—Manufacture or treatment characterised by using material-based technologies
    • H10D84/03—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology
    • H10D84/038—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology using silicon technology, e.g. SiGe
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
    • H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
    • H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
    • H10D84/85—Complementary IGFETs, e.g. CMOS
    • H10D84/853—Complementary IGFETs, e.g. CMOS comprising FinFETs

Landscapes

  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Chemical & Material Sciences (AREA)
  • Engineering & Computer Science (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Physics & Mathematics (AREA)
  • Inorganic Chemistry (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • General Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)

Description

鰭部件的結構及其製造方法
本發明涉及積體電路元件，更具體地，涉及鰭部件的結構及其製造方法。
半導體積體電路(IC)工業已經經歷了快速增長。在IC演化過程中，功能密度(即，每晶片面積的互連元件的數量)普遍增大，而幾何尺寸(即，使用製造製程可以構建的最小部件(或線))卻已減小。這種按比例縮小製程通常經由提高生產效率和降低相關成本來提供益處。
這種按比例縮小也增大了處理和製造IC的複雜性，並且為了實現這些進步，需要IC處理和製造中的類似發展。例如，已經引入諸如鰭式場效應電晶體(FinFET)的三維電晶體來替代平面晶體。雖然現有的FinFET元件和製造FinFET元件的方法通常能夠滿足它們的預期目的，但是它們不是在所有方面都完全令人滿意。例如，期望具有更小寬度的鰭部件。
為了解決現有技術中存在的問題，本揭露提供了一種元件，包括：第一鰭部件，嵌入在設置在半導體基板上方的隔離結構內，該第一鰭部件具有第一側壁和相對的第二側壁以及從該第一側壁延伸至該第二側壁的頂面；第二鰭部件，設置在該隔離結構上方並且具有第三側壁和第四側壁，其中，該第三側壁與該第一鰭部件的該第一側壁對準；閘極介電層，直接設置在 該第一鰭部件的該頂面上以及該第二鰭部件的該第三側壁和該第四側壁上；以及閘電極，設置在該閘極介電層上方。
在上述元件中，其中該第四側壁直接設置在該隔離結構上方。
在上述元件中，其中該元件還包括第三鰭部件，設置在該隔離結構上方並且具有第五側壁，其中，該第五側壁與該第一鰭部件的該第二側壁對準。
在上述元件中，其中該元件還包括第三鰭部件，設置在該隔離結構上方並且具有第五側壁，其中，該第五側壁與該第一鰭部件的該第二側壁對準，其中，該第一鰭部件由第一半導體材料形成，並且該第二鰭部件和該第三鰭部件均由不同於該第一半導體材料的第二半導體材料形成。
在上述元件中，其中該元件還包括第三鰭部件，設置在該隔離結構上方並且具有第五側壁，其中該第五側壁與該第一鰭部件的該第二側壁對準，其中，該第一鰭部件由第一半導體材料形成，並且該第二鰭部件和該第三鰭部件均由不同於該第一半導體材料的第二半導體材料形成，其中，該第二半導體材料包括單晶磊晶半導體材料。
在上述元件中，其中該元件還包括第三鰭部件，設置在該隔離結構上方並且具有第五側壁，其中，該第五側壁與該第一鰭部件的該第二側壁對準，其中，該第二鰭部件與該第三鰭部件間隔開，從而使得該第二鰭部件與該第三鰭部件彼此不實體接觸。
在上述元件中，其中該元件還包括第三鰭部件，設置在該隔離結構上方並且具有第五側壁，其中，該第五側壁與該第一鰭部件的該第二側壁對準，其中，該閘極介電層直接設置在該第三鰭部件的該第五側壁上。
在上述元件中，其中該第二鰭部件具有與該第三鰭部件相同的寬度，該寬度小於該第一鰭部件的寬度。
在上述元件中，其中該第二鰭部件包括平行於第二部分的第一部分，其中該第一部分的半導體材料與該第二部分中的半導體材料不同。
在上述元件中，其中該第二鰭部件包括平行於第二部分的第一部分，其中該第一部分的半導體材料與該第二部分中的半導體材料不同，其中該第一部分的寬度與該第二部分的寬度的總和小於該第一鰭部件的寬度。
根據本揭露的另一方面，提供了一種半導體元件，包括：第一半導體鰭部件，位於基板上方；凹進的第一半導體鰭部件，嵌入在設置在該基板上方的隔離結構內；第二半導體鰭部件，設置在該隔離結構上方並且具有第三側壁和第四側壁，其中，該第三側壁與該第一半導體鰭部件的第一側壁對準，該第四側壁直接設置在該隔離結構上方；第三半導體鰭部件，設置在該隔離結構上方並且具有第五側壁和第六側壁，其中，該第五側壁與第一半導體鰭部件的第二側壁對準，該第六側壁直接設置在該隔離結構上方；閘極堆疊件，設置在該基板上方，該閘極堆疊件包裹在該第一半導體鰭部件上方；以及另一閘極堆疊件，設置在該基板上方，該另一閘極堆疊件包裹在該第二半導體鰭部件和該第三半導體鰭部件上方。
在上述半導體元件中，其中該第一半導體鰭部件由第一半導體材料形成，並且該第二半導體鰭部件和該第三半導體鰭部件均由不同於該第一半導體材料的第二半導體材料形成。
在上述半導體元件中，其中該第二半導體鰭部件與該第三半導體鰭部件間隔開，從而使得該第二半導體鰭部件與該第三半導體鰭部件彼此不實體接觸。
在上述半導體元件中，其中該閘極堆疊件的閘極介電層直接設置在該凹進的第一半導體鰭部件的頂面上、該第二半導體鰭部件的該第三側壁和該第四側壁上、以及該第三半導體鰭部件的該第五側壁和該第六側 壁上。
在上述半導體元件中，其中該第二半導體鰭部件具有與該第三半導體鰭部件相同的寬度，該寬度小於該第一半導體鰭部件的寬度。
在上述半導體元件中其中，該第二半導體鰭部件包括平行於第二部分的第一部分，其中，該第一部分的半導體材料與該第二部分中的半導體材料不同。
在上述半導體元件中，其中該半導體元件還包括：源極/汲極部件，位於該基板上方，並且位於該閘極堆疊件旁邊。
根據本揭露的又一方面，提供了一種用於製造半導體元件的方法，該方法包括：在基板上方形成第一鰭部件；在該第一鰭部件之間形成隔離區，其中，該第一鰭部件的上部位於該隔離區之上；在該第一鰭部件的上部上方磊晶生長半導體材料層；在具有該半導體材料層的該第一鰭部件的部分上方形成偽閘極堆疊件；使該偽閘極堆疊件旁邊的該第一鰭部件凹進以形成源極/汲極(S/D)凹槽；在該S/D凹槽上方形成S/D部件；去除該偽閘極堆疊件以暴露具有該半導體材料層的該第一鰭部件；使該半導體材料層凹進以暴露該第一鰭部件的頂面並且留下沿著該第一鰭部件的側壁的該半導體材料層；以及選擇性地去除該第一鰭部件的上部，同時使得該半導體材料層保持完整以形成第二鰭部件和第三鰭部件。
在上述方法中，其中，該方法還包括：在該基板上方形成高k/金屬閘極(HK/MG)堆疊件，該HK/MG堆疊件包裹在該第二鰭部件和該第三鰭部件上方。
在上述方法中，其中在該基板上方形成該第一鰭部件包括：在該基板上方形成芯軸(mandrel)部件；在該芯軸部件上方沉積材料層；非等向性地蝕刻該材料層以形成沿著該芯軸部件的側壁的間隔件；以及選擇性地去除該芯軸部件，同時使得該間隔件保持完整以形成該第一鰭部件。
200‧‧‧半導體元件
210‧‧‧基板
220‧‧‧芯軸(mandrel)部件
230‧‧‧第一間隔件
240‧‧‧第一溝槽
245‧‧‧第一鰭部件
245E‧‧‧嵌入式第一鰭部件
250‧‧‧隔離部件
260‧‧‧第一區
270‧‧‧第二區
280‧‧‧第一硬遮罩
310‧‧‧第二半導體材料層
320‧‧‧第三半導體材料層
410‧‧‧源極/汲極(S/D)區
420‧‧‧閘極區
510‧‧‧偽閘極堆疊件
520‧‧‧偽閘極介電層
530‧‧‧多晶矽層
540‧‧‧閘極間隔件
605‧‧‧源極/汲極(S/D)溝槽
610‧‧‧源極/汲極(S/D)部件
710‧‧‧層間介電(ILD)層
810‧‧‧閘極溝槽
820‧‧‧第二間隔件
820A‧‧‧第二鰭部件
820B‧‧‧第三鰭部件
825‧‧‧第二硬遮罩
830‧‧‧第一側壁
832‧‧‧第二側壁
834‧‧‧頂面
835‧‧‧第三側壁
836‧‧‧第四側壁
837‧‧‧第五側壁
838‧‧‧第六側壁
840‧‧‧間距
920A‧‧‧高k/金屬閘極(HK/MG)
920B‧‧‧高k/金屬閘極(HK/MG)
920C‧‧‧高k/金屬閘極(HK/MG)
922‧‧‧閘極介電層
924‧‧‧MG電極
h‧‧‧高度
w1‧‧‧第一寬度
w2‧‧‧第二寬度
w3‧‧‧第三寬度
由以下詳細說明與附隨圖式得以最佳了解本揭露之各方面。注意，根據產業之標準實施方式，各種特徵並非依比例繪示。實際上，為了清楚討論，可任意增大或縮小各種特徵的尺寸。
圖1至圖4A-圖4B是根據一些實施例的示例性半導體元件的截面圖。
圖5是根據一些實施例的示例性半導體元件的立體圖。
圖6是沿著圖5中的線A-A截取的示例性半導體元件的截面圖。
圖7是根據一些實施例的示例性半導體元件的立體圖。
圖8至圖9、圖10A至圖10B和圖11A至圖11B是沿著圖7中的線B-B截取的示例性半導體元件的截面圖。
圖12是根據一些實施例的用於製造半導體元件的示例性方法的流程圖。
以下揭示內容提供許多不同的實施例或範例，用於實施本申請案之不同特徵。元件與配置的特定範例之描述如下，以簡化本申請案之揭示內容。當然，這些僅為範例，並非用於限制本申請案。例如，以下描述在第二特徵上或上方形成第一特徵的實施例可包含形成直接接觸的第一與第二特徵之實施例，亦可包含在該第一與第二特徵之間形成其他特徵的實施例，因而該第一與第二特徵並非直接接觸。此外，本申請案可在不同範例中重複元件符號與/或字母。此重複係為了簡化與清楚之目的，而非描述不同實施例與/或所討論架構之間的關係。
再者，本申請案可使用空間相對用語，例如「之下」、「低於」、「較低」、「高於」、「較高」等類似用語之簡單說明，以描述圖式中一元件或特徵與另一元件或特徵的關係。空間相對用語係用以包括除了裝置在圖式中描述的位向之外，還有在使用中或操作中之不同位向。該裝 置或可被重新定位(旋轉90度或是其他位向)，並且可相應解釋本申請案使用的空間對應描述。
本揭露針對但不以其他方式限制於FinFET元件。例如，FinFET元件可以是包括P型金屬氧化物半導體(PMOS)FinFET元件和N型金屬氧化物半導體(NMOS)FinFET元件的互補金屬氧化物半導體(CMOS)元件。以下公開內容將繼續以FinFET實例來說明本揭露的各個實施例。然而，應該理解，除非特別聲明，本申請不應限制於特定類型的元件。
圖1至圖11是根據一些示例實施例的在半導體元件200的製造中的中間階段的截面圖和立體圖。圖1示出了初始結構的截面圖。初始結構包括基板210。基板210可以是塊狀矽基板。可選地，基板210可以包括：元素半導體，諸如晶體結構的矽或鍺；化合物半導體，諸如矽鍺、碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦和/或銻化銦；或它們的組合。可能的基板210也包括絕緣體上矽(SOI)基板。使用氧離子植入矽晶隔離法(SIMOX)、晶圓接合和/或其他合適的方法製造SOI基板。
一些示例性基板210也包括絕緣層。絕緣層包括任何合適的材料，包括氧化矽、藍寶石和/或它們的組合。示例性絕緣層可以是埋氧層(BOX)。經由諸如植入(例如，SIMOX)、氧化、沉積和/或其他合適的製程的任何合適的製程形成絕緣體。在一些示例性FinFET前體200中，絕緣層是絕緣體上矽基板的部件(例如，層)。
基板210也可以包括各種摻雜區。摻雜區可以摻雜有諸如硼或BF2的p型摻雜劑；諸如磷或砷的n型摻雜劑；或它們的組合。可以以P阱結構、N阱結構、雙阱結構或使用凸起結構在基板210上直接形成摻雜區。基板210還可以包括各種有源區，諸如配置為用於N型金屬氧化物半導體電晶體元件的區域和配置為用於P型金屬氧化物半導體電晶體元件的區域。
在基板210上方形成多個芯軸(mandrel)部件220。在一些實施例中，經由以下步驟形成芯軸部件220：沉積諸如介電材料(例如，氧化矽、氮化矽)的芯軸材料層；在芯軸材料層上方形成圖案化的光阻層；以及將圖案化的光阻層用作蝕刻遮罩(mask)來蝕刻芯軸材料層，從而形成芯軸部件220。可以經由包括熱氧化、化學氣相沉積(CVD)製程、電漿輔助CVD(PECVD)、原子層沉積(ALD)和/或本領域已知的其他方法的各種方法來沉積芯軸材料。示例性光微影製程包括：在基板上面(例如，在矽層上)形成光阻層(抗蝕劑)，將光阻曝光成一圖案，實施曝光後烘烤製程，以及顯影光阻以形成包括光阻的掩蔽元件。然後掩蔽元件用於蝕刻芯軸材料以形成芯軸部件220。蝕刻製程是濕蝕刻、乾蝕刻和/或它們的組合。
在芯軸部件220的側壁上形成多個第一間隔件230。在一個實施例中，第一間隔件230的形成包括：在基板210和芯軸部件220上沉積第一間隔件材料層，以及之後對第一間隔件材料層實施非等向性蝕刻，從而形成第一間隔件230。在本實施例中，第一間隔件材料層可以包括第一半導體材料，諸如鍺(Ge)、矽(Si)、砷化鎵(GaAs)、砷化鋁鎵(AlGaAs)、矽鍺(SiGe)、磷砷化鎵(GaAsP)、銻化鎵(GaSb)、銻化銦(InSb)、砷化銦鎵(InGaAs)、砷化銦(InAs)或其他合適的材料。可以經由諸如CVD沉積技術(例如，氣相磊晶(VPE)和/或超高真空CVD(UHV-CVD))、分子束磊晶和/或其他合適的製程的磊晶生長製程沉積第一間隔件材料層。然後經由使用諸如具有氯基化學物質的DRIE(深反應離子蝕刻)的機制實施非等向性乾蝕刻。其他乾蝕刻劑氣體包括CF4、NF3、SF6和He。經由控制第一間隔件材料層的厚度，第一間隔件230形成為具有第一寬度w1。在本實施例中，第一間隔件230的第一寬度w1設計為第一鰭部件的寬度，第一鰭部件將在之後描述。
圖2示出了經由去除芯軸部件220形成第一溝槽240而第一間隔件230是完整的。在本實施例中，可以經由包括選擇性濕蝕刻、選擇性 乾蝕刻和/或它們的組合的選擇性蝕刻來去除芯軸部件220。剩餘的第一間隔件230稱為第一鰭部件245並且具有第一寬度w1。
圖3示出了經由用介電層填充溝槽240以及然後回蝕刻介電層以暴露第一鰭部件245的上部，而在兩個鄰近的第一鰭部件245之間形成隔離部件250。隔離部件250可以包括氧化矽、氮化矽、碳化矽或其他合適的材料。在本實施例中，經由選擇性蝕刻回蝕刻介電層，並且因此第一鰭部件245的暴露的上部具有第一寬度w1。第一鰭部件245的上部具有高度h，高度h設計為將形成的第二鰭部件的高度。
圖4A示出了基板210具有第一區260和第二區270。在第一區260中，第二半導體材料層310包裹在第一鰭部件245的暴露的上部上方。而在第二區270中，第一硬遮罩280覆蓋基板210(包括第一鰭部件245)。第二半導體材料層310可以包括Ge、Si、GaAs、AlGaAs、SiGe、GaAsP、GaSb、InSb、InGaAs、InAs或其他合適的材料。在本實施例中，第二半導體材料層310不同於第一鰭部件245。例如，第一鰭部件245是Si，而第二半導體材料層310是SiGe。在一個實施例中，第二半導體材料層310包括單晶磊晶半導體材料。第二半導體材料層310形成為具有沿著第一鰭部件245的側壁的第二寬度w2。在一個實施例中，第二寬度w2小於第一寬度w1。在一個實施例中，第二寬度w2是第一寬度w1的一半。作為實例，第一寬度w1為約32nm，而第二寬度w2為約16nm。第一硬遮罩280可以包括諸如氧化矽或氮化矽的介電材料。第一硬遮罩280也可以包括圖案化的光阻層。
圖4B示出，在第一區260中，在第二半導體材料層310上方形成具有第三寬度w3的第三半導體材料層320。在一個實施例中，第二寬度w2和第三寬度w3的總和小於第一寬度w1。第三半導體材料層320不同於第二半導體材料層310。在本揭露中，當聲稱第三半導體材料層320的成分不同於第二半導體材料層310的成分時，這表明第三半導體材料層320和第二半導體材料層310的任何一個層具有另一層中沒有的元素，和/或出現在第三半導 體材料層320和第二半導體材料層310中的一種或多種元素在第三層320和第二層310的其中一層中的原子百分比與在另一層中的相同元素的原子百分比不同。第二半導體材料層310和第三半導體材料層320與第一鰭部件245不同。
圖5示出，在一些實施例中，基板210具有源極/汲極區410和閘極區420。在一些實施例中，源極/汲極區410是源極區，而另一個源極/汲極區410是汲極區。源極/汲極區410由閘極區420分隔開。
在基板210中的閘極區420上方形成一個或多個偽閘極堆疊件510，包括包裹在第一鰭部件245的部分上方。在實施高溫加熱製程(諸如在源極/汲極形成期間的加熱製程)之後，偽閘極堆疊件510之後將由高k(HK)和金屬閘極(MG)替代。偽閘極堆疊件510可以包括偽閘極介電層520和多晶矽層530。
沿著偽閘極堆疊件510的側壁形成閘極間隔件540。閘極間隔件540可以包括諸如氧化矽、氮化矽、碳化矽、氮氧化矽或它們的組合的介電材料。用於閘極間隔件540的典型的形成方法包括在閘極堆疊件上方沉積閘極間隔件介電材料以及然後非等向性地回蝕刻閘極間隔件介電材料。回蝕刻製程可以包括多步蝕刻以獲得蝕刻選擇性、靈活性和理想的過蝕刻控制。
圖6示出了沿著圖5中的S/D區410中的線A-A截取的半導體元件200的截面圖。使第一鰭部件245凹進(以及使第二半導體材料層310凹進)以形成S/D溝槽605。在S/D溝槽605中的凹進的第一鰭部件245上形成S/D部件610。S/D部件610可以包括Ge、Si、GaAs、AlGaAs、SiGe、GaAsP、或其他合適的材料。如圖6所示，在用S/D部件610填充S/D溝槽605之後，S/D部件610的頂層的進一步磊晶生長以往水平方向擴展，並且開始形成小平面，諸如鑽石形小平面。可以在磊晶製程期間原位摻雜S/D部件610。例如，在一個實施例中，S/D部件610包括摻雜有硼的磊晶生長的SiGe 層。在另一實施例中，S/D部件610包括摻雜有碳的磊晶生長的Si磊晶層。在又另一實施例中，S/D部件610包括摻雜有磷的磊晶生長的Si磊晶層。在一個實施例中，未原位摻雜S/D部件610，實施植入製程(即，接面植入製程)以摻雜S/D部件610。
圖7示出了可以在基板210上(包括偽閘極堆疊件510之間)形成層間介電(ILD)層710。ILD層710可以包括氧化矽、氮化矽、具有低於熱氧化矽的介電常數(k)的介電材料(因此，稱為低k介電材料層)或其他合適的介電材料層。ILD層710包括單層或多層。可以實施化學機械拋光(CMP)製程以去除過量的ILD層710並且平坦化ILD層710和偽閘極堆疊件510的頂面。
圖8示出了去除偽閘極堆疊件510以形成閘極溝槽810。在一個實施例中，在第一區260中，第一鰭部件245的上部和第二半導體材料層310暴露於閘極溝槽810中。而在第二區270中，第一鰭部件245的上部暴露於閘極溝槽810中。在本實施例中，經由實質上不蝕刻第一鰭部件245和第二半導體材料層310的選擇性蝕刻製程來去除偽閘極堆疊件510。在一個實施例中，第一鰭部件245具有第二半導體材料層310和第三半導體材料層320，因此蝕刻製程去除偽閘極堆疊件510和第三半導體材料層320以形成閘極溝槽810。
圖9示出，在第一區260中，使第二半導體材料層310凹進以暴露第一鰭部件245的頂面，同時第二硬遮罩825保護第二區270。因此剩餘的第二半導體材料層310形成沿著第一鰭部件245的側壁的第二間隔件820。在一個實施例中，使第二半導體材料層310非等向性地凹進，並且第二間隔件820具有第二寬度w2。第二硬遮罩825在許多方面類似於以上結合圖4A討論的第一硬遮罩280。
圖10A示出，在第一區260中，使第一鰭部件245凹進，而第二間隔件820保持完整。第二區270由第二硬遮罩825保護。在本實施例 中，使第一鰭部件245凹進，從而使得第一鰭部件245的頂面與第二間隔件820的底面在同一水平處。凹進的第一鰭部件245嵌入在設置在半導體基板上方的隔離結構250內，凹進的第一鰭部件245具有第一側壁830和相對的第二側壁832以及從第一側壁830延伸至第二側壁832的頂面834。
為了達到清楚的目的以更佳地說明本揭露的概念，第一區260中的凹進的第一鰭部件245稱為嵌入式第一鰭部件245E，並且在嵌入式第一鰭部件245E的每側的第二間隔件820稱為第二鰭部件820A和第三鰭部件820B。
第二鰭部件820A和第三鰭部件820B設置在隔離結構250上方。第二鰭部件820A具有第三側壁835和第四側壁836。第三側壁835與嵌入式第一鰭部件245E的第一側壁830對準，而第四側壁836直接設置在隔離部件250上方。第三鰭部件820B具有第五側壁837和第六側壁838。第五側壁837與嵌入式第一鰭部件245E的第二側壁832對準，而第六側壁838直接設置在隔離部件250上方。如之前該，第二鰭部件820A和第三鰭部件820B均具有高度h和第二寬度w2。在第二鰭部件820A和第三鰭部件820B之間形成間距840。間距840具有第一寬度w1。因此，第二鰭部件820A與第三鰭部件820B間隔開，從而使得第二鰭部件820A和第三鰭部件820B彼此不實體接觸。
圖10B示出了當第一鰭部件245具有第二半導體材料層310和第三半導體材料層320並且未使用圖8描述的蝕刻製程去除它們時的其他實施例。在該實施例中，經由實質上不蝕刻第一鰭部件245和第三半導體材料層320的選擇性蝕刻製程去除偽閘極堆疊件510。因此，當形成第二鰭部件820A和第三鰭部件820B時，第二鰭部件820A和第三鰭部件820B的每個均具有與第三半導體層320的第二部分平行的第二半導體層310的第一部分。
圖11A示出在基板210上方形成高k/金屬閘極(HK/MG)920，其包裹在第一區中的第二鰭部件820A和第三鰭部件820B以及第二區中的第一鰭部件245上方。HK/MG 920包括閘極介電層922和位於閘極電介質 上方的閘電極924。閘極介電層922直接設置在嵌入式第一鰭部件245E的頂面834上、第二鰭部件820A的第三側壁835和第四側壁836上、以及第三鰭部件820B的第五側壁837和第六側壁838上。閘電極924設置在閘極介電層922上方。
閘極介電層922可以包括介面層(interfacial layer,IL)和設置在IL上的HK介電層。IL可以包括氧化物、HfSiO和氮氧化物。HK介電層可以包括LaO、AlO、ZrO、TiO、Ta2O5、Y2O3、SrTiO3(STO)、BaTiO3(BTO)、BaZrO、HfLaO、HfSiO、LaSiO、AlSiO、HfTaO、HfTiO、(Ba,Sr)TiO3(BST)、Al2O3、Si3N4、氮氧化矽(SiON)或其他合適的材料。
閘電極924可以包括單層或可選地包括多層結構，諸如具有功函數以增強元件性能的金屬層(功函數金屬層)、襯墊層、潤濕層、粘合層以及金屬、金屬合金或金屬矽化物的導電層的各種組合。MG電極924可以包括Ti、Ag、Al、TiAlN、TaC、TaCN、TaSiN、Mn、Zr、TiN、TaN、Ru、Mo、Al、WN、Cu、W、任何合適的材料或它們的組合。可以實施CMP製程以去除過量的MG電極924。
在第一區260中，HK/MG 920稱為HK/MG 920A。MG電極924填充第二鰭部件820A和第三鰭部件820B之間的間距並且連接第二鰭部件820A和第三鰭部件820B。在第二區中，HK/MG 920包裹在第一鰭部件245上方，稱為HK/MG 920B。為了滿足半導體元件200的性能需求，在一個實施例中，一個HK/MG 920A接近另一HK/MG 920A，並且在另一實施例中，一個HK/MG 920A接近一個HK/MG 920B。
圖11B示出了第二鰭部件820A和第三鰭部件820B包括第二半導體材料層310和第三半導體材料層320的實施例。在這種情況下，高k/金屬閘極(HK/MG)920形成在基板210上方，包裹在第一區中的第二鰭部件820A和第三鰭部件820B上方以及第二區中的第一鰭部件245上方。第一區 260中的HK/MG 920稱為HK/MG 920C。
為了滿足半導體元件200的性能需求，HK/MG 920可以具有HK/MG 920A、920B和920C之間的各種組合。在一個實施例中，一個HK/MG 920A在另一HK/MG 920A旁邊。在另一實施例中，一個HK/MG 920A在一個HK/MG 920B旁邊。在又另一實施例中，一個HK/MG 920C在另一HK/MG 920C旁邊。在又另一實施例中，一個HK/MG 920C在另一HK/MG 920B旁邊。
本揭露也提供了用於製造半導體元件的各種方法。圖12是用於製造本實施例中的圖11A和圖11B中的半導體元件200的方法1000的流程圖。參照圖12和圖1，方法1000開始於步驟1002，提供具有芯軸部件220和沿著芯軸部件220的側壁的第一間隔件230的基板210。
參照圖12和圖2，方法1000進行至步驟1004，去除芯軸部件220以形成溝槽240。經由選擇性地去除芯軸部件220但實質上不蝕刻第一間隔件230的蝕刻製程來去除芯軸部件220。選擇性蝕刻可以包括選擇性濕蝕刻、選擇性乾蝕刻和/或它們的組合。第一間隔件230稱為第一鰭部件245。
參照圖12和圖3，方法1000進行至步驟1006，用隔離部件250填充溝槽240並且使隔離部件250凹進以暴露第一鰭部件245的上部。經由諸如CVD的合適的技術形成隔離部件250，並且經由包括選擇性濕蝕刻、選擇性乾蝕刻和/或它們的組合的選擇性蝕刻回蝕刻隔離部件250。
參照圖12和圖4A至圖4B，方法1000進行至步驟1008，磊晶生長第二半導體材料層310以包裹在第一區260中的第一鰭部件245的上部上方。在一個實施例中，形成第一硬遮罩280以覆蓋第二區270。可以經由沉積、圖案化和蝕刻製程形成第一硬遮罩280。磊晶製程可以包括CVD(VPE和/或UHV-CVD)、分子束磊晶和/或其他合適的製程。在一個實施例中，經由另一磊晶生長製程在第二半導體材料層310上方沉積第三半導體材料層320。然後，經由合適的蝕刻製程去除第一硬遮罩280。
參照圖12和圖5，方法1000進行至步驟1010，在閘極區420中的第一鰭部件245的部分上方形成偽閘極堆疊件510和閘極間隔件540。經由任何合適的一個或多個製程形成偽閘極堆疊件510。例如，可以經由包括沉積、光微影圖案化和蝕刻製程的工序形成偽閘極堆疊件510。沉積製程包括CVD、物理氣相沉積(PVD)、ALD、其他合適的方法和/或它們的組合。蝕刻製程包括乾蝕刻、濕蝕刻和/或其他蝕刻方法。
參照圖12和圖6，方法1000進行至步驟1012，使S/D區410中的第一鰭部件245以及第二半導體材料層310選擇性地凹進以形成S/D溝槽605。凹進製程可以包括乾蝕刻製程、濕蝕刻製程和/或它們的組合。凹進製程也可以包括選擇性濕蝕刻或選擇性乾蝕刻。濕蝕刻溶液包括四甲基氫氧化銨(TMAH)、HF/HNO3/CH3COOH溶液或其他合適的溶液。乾和濕蝕刻製程具有可以調節的蝕刻參數，諸如所使用的蝕刻劑、蝕刻溫度、蝕刻溶液濃度、蝕刻壓力、源功率、RF偏置電壓、RF偏置功率、蝕刻劑流速和其他合適的參數。例如，濕蝕刻溶液可以包括NH4OH、KOH(氫氧化鉀)、HF(氫氟酸)、TMAH(四甲基氫氧化銨)、其他合適的濕蝕刻溶液或它們的組合。乾蝕刻製程包括使用氯基化學物質的偏置等離子體蝕刻製程。其他乾蝕刻劑氣體包括CF4、NF3、SF6和He。也可以使用諸如DRIE(深反應離子蝕刻)的機制非等向性地實施乾蝕刻。
再次參照圖12和圖6，方法1000進行至步驟1014，在S/D溝槽605中形成S/D部件610。可以經由諸如CVD(VPE和/或UHV-CVD)、分子束磊晶和/或其他合適的製程的磊晶生長製程形成S/D部件610。在一個實施例中，可以在磊晶製程期間實施原位摻雜製程。在另一實施例中，實施植入製程(即，接面植入製程)以摻雜S/D部件610。可以實施一個或多個退火製程以活化摻雜劑。退火製程包括快速熱退火(RTA)和/或雷設退火製程。
參照圖12和圖7，方法1000進行至步驟1016，在基板210上 方形成ILD層710。可以經由CVD、PVD、ALD、旋塗和/或其他合適的製程沉積ILD層710。可以實施CMP製程以去除過量的ILD層710並且平坦化ILD層710和偽閘極堆疊件510的頂面。
參照圖12和圖8，方法1000進行至步驟1018，去除偽閘極堆疊件510以形成閘極溝槽810。在一個實施例中，經由選擇性濕蝕刻或選擇性乾蝕刻去除偽閘極堆疊件510。在另一實施例中，經由光微影圖案化和蝕刻製程去除偽閘極堆疊件510。
參照圖12和圖9，方法1000進行至步驟1020，使第二半導體材料層310凹進以形成第二間隔件820。在本實施例中，經由非等向性和選擇性乾蝕刻使第二半導體材料層310凹進，該選擇性乾蝕刻選擇性地去除第二半導體材料層310的部分以暴露第一鰭部件245的頂面但是不橫向蝕刻沿著第一鰭部件245的側壁的第二半導體材料層310以及第一鰭部件245。
參照圖12和圖10A至圖10B，方法1000進行至步驟1022，使第一鰭部件245的上部選擇性地凹進以形成間距840以及第二鰭部件820A和第三鰭部件820B。在一個實施例中，經由實質上不蝕刻第二鰭部件820A和第三鰭部件820B的選擇性乾蝕刻製程使第一鰭部件245的上部凹進。
參照圖12和圖11A至圖11B，方法1000進行至步驟1024，在基板210上方形成HK/MG 920，其包裹在第一區260中的第二鰭部件820A和第三鰭部件820B以及第二區270中的第一鰭部件245上方。經由諸如ALD、CVD、熱氧化或臭氧氧化、其他合適的技術或它們的組合的合適的方法在閘極溝槽810上方沉積閘極介電層922。可以經由ALD、PVD、CVD或其他合適的製程形成MG電極924。可以實施另一CMP製程以去除過量的閘極介電層922和MG電極924。
在方法1000之前、期間和之後可以提供額外的步驟，並且對於方法1000的額外的實施例，一些描述的步驟可以替代、取消或調動。
半導體元件200可以包括可以經由隨後的程序形成的額外 的部件。例如，在基板210上方形成各種接觸件/通孔/線和多層互連部件(例如，金屬層和層間電介質)。例如，多層互連包括諸如傳統的通孔或接觸件的垂直互連件以及諸如金屬線的水平互連件。各種互連部件可以採用包括銅、鎢和/或矽化物的各種導電材料。在一個實例中，鑲嵌和/或雙鑲嵌製程用於形成銅相關的多層互連結構。
基於以上該，可以看出，本揭露提供了位於半導體元件的相應區域中的具有不同寬度和半導體材料的第一、第二和第三鰭結構以及它們的製造方法。第一鰭部件具有較大的寬度並且與基板接觸，而第二鰭部件具有較小的寬度並且經由介電層與基板隔離。具有第一、第二和第三鰭部件的半導體元件展示出高性能和低電流洩漏，尤其是對於諸如靜態隨機存取存儲器(SRAM)元件和短通道(short channel)邏輯元件的小尺寸元件。該方法提供了可靠的小尺寸鰭部件形成製程。
本揭露提供了半導體元件的許多不同的實施例。半導體元件包括：第一鰭部件，嵌入在設置在半導體基板上方的隔離結構內，第一鰭部件具有第一側壁和相對的第二側壁以及從第一側壁延伸至第二側壁的頂面。該元件也包括：第二鰭部件，設置在隔離結構上方並且具有第三側壁和第四側壁。第三側壁與第一鰭部件的第一側壁對準。該元件也包括：閘極介電層，直接設置在第一鰭部件的頂面上以及第二鰭部件的第三側壁和第四側壁上；以及閘電極，設置在閘極介電層上方。
在另一實施例中，一種半導體元件包括：第一半導體鰭部件，位於基板上方；凹進的第一半導體鰭部件，嵌入在設置在基板上方的隔離結構內。該元件也包括：第二半導體鰭部件，設置在隔離結構上方並且具有第三側壁和第四側壁。第三側壁與第一半導體鰭部件的第一側壁對準，並且第四側壁直接設置在隔離結構上方。該元件也包括：第三半導體鰭部件，設置在隔離結構上方並且具有第五側壁和第六側壁。第五側壁與第一半導體鰭部件的第二側壁對準，並且第六側壁直接設置在隔離結構上方。該元件也 包括：閘極堆疊件，設置在基板上方，閘極堆疊件包裹在第一半導體鰭部件上方。該元件也包括：另一閘極堆疊件，設置在基板上方，另一閘極堆疊件包裹在第二半導體鰭部件和第三半導體鰭部件上方。
在又另一實施例中，一種用於製造半導體元件的方法包括：在基板上方形成第一鰭部件，在第一鰭部件之間形成隔離區，第一鰭部件的上部位於隔離區之上，在第一鰭部件的上部上方磊晶生長半導體材料層，在具有半導體材料層的第一鰭部件的部分上方形成偽閘極堆疊件，使偽閘極堆疊件旁邊的第一鰭部件凹進以形成源極/汲極(S/D)凹槽，在S/D凹槽上方形成S/D部件，去除偽閘極堆疊件以暴露具有半導體材料層的第一鰭部件，使半導體材料層凹進以暴露第一鰭部件的頂面並且留下沿著第一鰭部件的側壁的半導體材料層，以及選擇性地去除第一鰭部件的上部，同時半導體材料層保持完整以形成第二鰭部件和第三鰭部件。
前述內容概述一些實施方式的特徵，因而熟知此技藝之人士可更加理解本申請案揭示內容之各方面。熟知此技藝之人士應理解可輕易使用本申請案揭示內容作為基礎，用於設計或修飾其他製程與結構而實現與本申請案該之實施方式具有相同目的與/或達到相同優點。熟知此技藝之人士亦應理解此均等架構並不脫離本申請案揭示內容的精神與範圍，以及熟知此技藝之人士可進行各種變化、取代與替換，而不脫離本申請案揭示內容之精神與範圍。
200‧‧‧半導體元件
210‧‧‧基板
230‧‧‧第一間隔件
245‧‧‧第一鰭部件
245E‧‧‧嵌入式第一鰭部件
250‧‧‧隔離部件
260‧‧‧第一區
270‧‧‧第二區
310‧‧‧第二半導體材料層
320‧‧‧第三半導體材料層
540‧‧‧閘極間隔件
710‧‧‧層間介電(ILD)層
820A‧‧‧第二鰭部件
820B‧‧‧第三鰭部件
830‧‧‧第一側壁
832‧‧‧第二側壁
834‧‧‧頂面
835‧‧‧第三側壁
836‧‧‧第四側壁
837‧‧‧第五側壁
838‧‧‧第六側壁
920B‧‧‧高k/金屬閘極(HK/MG)
920C‧‧‧高k/金屬閘極(HK/MG)
922‧‧‧閘極介電層
924‧‧‧MG電極
h‧‧‧高度

Claims (10)

  1. 一種半導體元件，包括：第一鰭部件，嵌入在設置在半導體基板上方的隔離結構內，該第一鰭部件具有第一側壁和相對的第二側壁以及從該第一側壁延伸至該第二側壁的頂面；第二鰭部件，設置在該隔離結構上方並且具有第三側壁和第四側壁，其中，該第三側壁與該第一鰭部件的該第一側壁對準；閘極介電層，直接設置在該第一鰭部件的該頂面上以及該第二鰭部件的該第三側壁和該第四側壁上；以及閘電極，設置在該閘極介電層上方。
  2. 根據請求項1的半導體元件，其中，該第四側壁直接設置在該隔離結構上方。
  3. 根據請求項1的半導體元件，還包括：第三鰭部件，其設置在該隔離結構上方並且具有第五側壁，其中該第五側壁與該第一鰭部件的該第二側壁對準。
  4. 根據請求項3的半導體元件，其中，該第一鰭部件由第一半導體材料形成，並且該第二鰭部件和該第三鰭部件均由不同於該第一半導體材料的第二半導體材料形成。
  5. 根據請求項4的半導體元件，其中，該第二半導體材料包括單晶磊晶半導體材料。
  6. 根據請求項3的半導體元件，其中，該第二鰭部件與該第三鰭部件間隔開，使得該第二鰭部件與該第三鰭部件彼此不實體接觸。
  7. 根據請求項3該的半導體元件，其中，該閘極介電層直接設置在該第三鰭部件的該第五側壁上。
  8. 根據請求項3的半導體元件，其中該第二鰭部件具有與該第三鰭部件相 同的寬度，該寬度小於該第一鰭部件的寬度。
  9. 一種半導體元件，包括：第一半導體鰭部件，位於基板上方；凹進的第一半導體鰭部件，嵌入在設置在該基板上方的隔離結構內；第二半導體鰭部件，設置在該隔離結構上方並且具有第三側壁和第四側壁，其中，該第三側壁與該第一半導體鰭部件的第一側壁對準，該第四側壁直接設置在該隔離結構上方；第三半導體鰭部件，設置在該隔離結構上方並且具有第五側壁和第六側壁，其中，該第五側壁與第一半導體鰭部件的第二側壁對準，該第六側壁直接設置在該隔離結構上方；閘極堆疊件，設置在該基板上方，該閘極堆疊件包裹在該第一半導體鰭部件上方；以及另一閘極堆疊件，設置在該基板上方，該另一閘極堆疊件包裹在該第二半導體鰭部件和該第三半導體鰭部件上方。
  10. 一種用於製造半導體元件的方法，該方法包括：在基板上方形成第一鰭部件；在該第一鰭部件之間形成隔離區，其中，該第一鰭部件的上部位於該隔離區之上；在該第一鰭部件的上部上方磊晶生長半導體材料層；在具有該半導體材料層的該第一鰭部件的部分上方形成偽閘極堆疊件；使該偽閘極堆疊件旁邊的該第一鰭部件凹進以形成源極/汲極(S/D)凹槽；在該S/D凹槽上方形成S/D部件；去除該偽閘極堆疊件以暴露具有該半導體材料層的該第一鰭部件； 使該半導體材料層凹進以暴露該第一鰭部件的頂面並且留下沿著該第一鰭部件的側壁的該半導體材料層；以及選擇性地去除該第一鰭部件的上部，同時使得該半導體材料層保持完整以形成第二鰭部件和第三鰭部件。
TW104129135A 2014-09-04 2015-09-03 鰭部件的結構及其製造方法 TWI567981B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US14/477,311 US9847329B2 (en) 2014-09-04 2014-09-04 Structure of fin feature and method of making same

Publications (2)

Publication Number Publication Date
TW201613094A TW201613094A (en) 2016-04-01
TWI567981B true TWI567981B (zh) 2017-01-21

Family

ID=55438224

Family Applications (1)

Application Number Title Priority Date Filing Date
TW104129135A TWI567981B (zh) 2014-09-04 2015-09-03 鰭部件的結構及其製造方法

Country Status (4)

Country Link
US (1) US9847329B2 (zh)
KR (1) KR101656952B1 (zh)
CN (1) CN105428394B (zh)
TW (1) TWI567981B (zh)

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10177240B2 (en) * 2015-09-18 2019-01-08 International Business Machines Corporation FinFET device formed by a replacement metal-gate method including a gate cut-last step
US9853101B2 (en) * 2015-10-07 2017-12-26 Taiwan Semiconductor Manufacturing Company, Ltd. Strained nanowire CMOS device and method of forming
US9583600B1 (en) * 2015-10-08 2017-02-28 United Microelectronics Corp. Semiconductor device and method for fabricating the same
US9455347B1 (en) * 2015-12-04 2016-09-27 International Business Machines Corporation Mandrel removal last in lateral semiconductor growth and structure for same
US9865589B1 (en) * 2016-10-31 2018-01-09 Taiwan Semiconductor Manufacturing Co., Ltd. System and method of fabricating ESD FinFET with improved metal landing in the drain
US10943830B2 (en) 2017-08-30 2021-03-09 Taiwan Semiconductor Manufacturing Co., Ltd. Self-aligned structure for semiconductor devices
DE102017124223B4 (de) 2017-08-30 2022-02-24 Taiwan Semiconductor Manufacturing Co. Ltd. Halbleiterstruktur mit Finnen und Isolationsfinnen und Verfahren zu deren Herstellung
US10236220B1 (en) * 2017-08-31 2019-03-19 Taiwan Semiconductor Manufacturing Company, Ltd. Fin field-effect transistor device and method
KR102544153B1 (ko) 2017-12-18 2023-06-14 삼성전자주식회사 반도체 장치 및 그 제조 방법
CN109950311B (zh) * 2017-12-20 2022-02-15 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
US10515954B2 (en) * 2018-03-18 2019-12-24 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device having fin structures of varying dimensions
FR3091011B1 (fr) * 2018-12-21 2022-08-05 Soitec Silicon On Insulator Substrat de type semi-conducteur sur isolant pour des applications radiofréquences
US11984478B2 (en) * 2020-08-14 2024-05-14 Taiwan Semiconductor Manufacturing Co., Ltd. Forming source and drain features in semiconductor devices
US11355640B1 (en) * 2020-11-16 2022-06-07 Samsung Electronics Co., Ltd. Hybrid multi-stack semiconductor device including self-aligned channel structure and method of manufacturing the same

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6762448B1 (en) * 2003-04-03 2004-07-13 Advanced Micro Devices, Inc. FinFET device with multiple fin structures
TW201125122A (en) * 2009-08-28 2011-07-16 Ibm Recessed contact for multi-gate FET optimizing series resistance
US8294180B2 (en) * 2005-09-28 2012-10-23 Intel Corporation CMOS devices with a single work function gate electrode and method of fabrication
TW201331994A (zh) * 2012-01-31 2013-08-01 United Microelectronics Corp 半導體結構及其製程

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100518602B1 (ko) * 2003-12-03 2005-10-04 삼성전자주식회사 돌출된 형태의 채널을 갖는 모스 트랜지스터 및 그 제조방법
US9484462B2 (en) 2009-09-24 2016-11-01 Taiwan Semiconductor Manufacturing Company, Ltd. Fin structure of fin field effect transistor
US8264032B2 (en) 2009-09-01 2012-09-11 Taiwan Semiconductor Manufacturing Company, Ltd. Accumulation type FinFET, circuits and fabrication method thereof
JP5713837B2 (ja) * 2011-08-10 2015-05-07 株式会社東芝 半導体装置の製造方法
US8723272B2 (en) 2011-10-04 2014-05-13 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET device and method of manufacturing same
US8664060B2 (en) * 2012-02-07 2014-03-04 United Microelectronics Corp. Semiconductor structure and method of fabricating the same
KR20130096953A (ko) * 2012-02-23 2013-09-02 삼성전자주식회사 반도체 장치의 제조 방법
US8987835B2 (en) * 2012-03-27 2015-03-24 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET with a buried semiconductor material between two fins

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6762448B1 (en) * 2003-04-03 2004-07-13 Advanced Micro Devices, Inc. FinFET device with multiple fin structures
US8294180B2 (en) * 2005-09-28 2012-10-23 Intel Corporation CMOS devices with a single work function gate electrode and method of fabrication
TW201125122A (en) * 2009-08-28 2011-07-16 Ibm Recessed contact for multi-gate FET optimizing series resistance
TW201331994A (zh) * 2012-01-31 2013-08-01 United Microelectronics Corp 半導體結構及其製程

Also Published As

Publication number Publication date
CN105428394B (zh) 2020-06-05
KR101656952B1 (ko) 2016-09-12
TW201613094A (en) 2016-04-01
CN105428394A (zh) 2016-03-23
US9847329B2 (en) 2017-12-19
KR20160028934A (ko) 2016-03-14
US20160071846A1 (en) 2016-03-10

Similar Documents

Publication Publication Date Title
US11670717B2 (en) Structure of S/D contact and method of making same
TWI567981B (zh) 鰭部件的結構及其製造方法
US11289494B2 (en) Structure and method for SRAM FinFET device having an oxide feature
US10325816B2 (en) Structure and method for FinFET device
TWI502747B (zh) 半導體元件與其製造方法
CN104681615B (zh) 用于具有掩埋SiGe氧化物的FinFET器件的结构和方法
CN105023944B (zh) 具有高K金属栅极堆叠件的FinFET器件
CN104347630B (zh) 半导体器件及其制造方法
CN105047711B (zh) 用于finfet器件的结构和方法
US20160104793A1 (en) Structure and Method for FinFET Device
CN105023844A (zh) FinFET器件的结构和方法
CN105280641A (zh) 用于集成电路的结构和方法
TW201913749A (zh) 半導體裝置及其形成方法

Legal Events

Date Code Title Description
MM4A Annulment or lapse of patent due to non-payment of fees