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CN108122910A - 半导体元件 - Google Patents

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CN108122910A
CN108122910A CN201710612931.0A CN201710612931A CN108122910A CN 108122910 A CN108122910 A CN 108122910A CN 201710612931 A CN201710612931 A CN 201710612931A CN 108122910 A CN108122910 A CN 108122910A
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Abstract

一种半导体元件，包含一半导体基材、一介电特征以及一磊晶特征。此磊晶特征是位于此半导体基材上。此磊晶特征具有一顶部中央部分与一角落部分。此角落部分比此顶部中央部分更靠近此介电特征，且此角落部分的一杂质浓度高于此顶部中央部分的一杂质浓度。

Description

半导体元件
技术领域
本揭露是关于半导体元件及其形成方法。
背景技术
当半导体工业追求更高的元件密度、更高的效能以及更低的成本，制造与设计的挑战也随之而来，这样的挑战促使鳍式场效晶体管(fin field effect transistor；FinFET)开始发展。鳍式场效晶体管具有一薄的垂直“鳍”独立形成于基材的主要表面上，此鳍中可定义出源极、漏极以及通道部分，晶体管的栅极包围鳍的通道部分。这样的设计使栅极从三侧引导电流流入通道中。因此，鳍式场效晶体管元件的优点在于提高了电流与降低了短通道效应。
发明内容
于部分实施方式中，一半导体元件包含一半导体基材、一介电特征以及一磊晶特征。此磊晶特征是位于此半导体基材上。此磊晶特征具有一顶部中央部分与一角落部分。此角落部分比此顶部中央部分更靠近此介电特征。此角落部分的一杂质浓度高于此顶部中央部分的一杂质浓度。
附图说明
阅读以下详细叙述并搭配对应的附图，可了解本揭露的多个样态。需留意的是，附图中的多个特征并未依照该业界领域的标准作法绘制实际比例。事实上，所述的特征的尺寸可以任意的增加或减少以利于讨论的清晰性。
图1至图16为根据本揭露的部分实施方式的半导体元件于各种阶段下的制造方法；以及
图17为根据本揭露的部分实施方式的执行等离子掺杂制程的装置。
具体实施方式
以下将以附图及详细说明清楚说明本揭露的精神，任何所属技术领域中具有通常知识者在了解本揭露的实施方式后，当可由本揭露所教示的技术，加以改变及修饰，其并不脱离本揭露的精神与范围。举例而言，叙述“第一特征形成于第二特征上方或上”，于实施方式中将包含第一特征及第二特征具有直接接触；且也将包含第一特征和第二特征为非直接接触，具有额外的特征形成于第一特征和第二特征之间。此外，本揭露在多个范例中将重复使用元件标号以和/或文字。重复的目的在于简化与厘清，而其本身并不会决定多个实施方式以和/或所讨论的配置之间的关系。
此外，方位相对词汇，如“在…之下”、“下面”、“下”、“上方”或“上”或类似词汇，在本文中为用来便于描述绘示于附图中的一个元件或特征至另外的元件或特征的关系。方位相对词汇除了用来描述装置在附图中的方位外，其包含装置于使用或操作下的不同的方位。当装置被另外设置(旋转90度或者其他面向的方位)，本文所用的方位相对词汇同样可以相应地进行解释。
根据本揭露的下述实施方式的鳍片可由任何适合的方法来图案化。举例而言，鳍片可利用一或多个光微影制程而图案化，例如双重图案化(double-patterning)或多重图案化(multi-patterning)制程。一般而言，双重图案化制程或多重图案化制程结合光微影制程与自对准制程，使得双重图案化制程与多重图案化制程所产生的图案间距小于利用单一且直接的光微影制程所得到的图案间距。举例而言，于部分实施方式中，牺牲层是形成于基材上且利用光微影制程而图案化。间隔物利用自对准制程而沿着图案化的牺牲层的侧边形成。接着将牺牲层移除，而剩余的间隔物可用来将鳍片图案化。
图1至图16为根据本揭露的部分实施方式的半导体元件于各种阶段下的制造方法。参照图1，基材110是绘出且可为已掺杂(如以n型或p型掺杂物)或未掺杂的半导体块材、绝缘体上覆半导体(semiconductor-on-insulator；SOI)基材等半导体基材。基材110可为晶圆，例如硅晶圆。一般而言，绝缘体上覆半导体基材包含一层半导体材料形成于绝缘层上。举例而言，绝缘层可为埋入式氧化物(buried oxide；BOX)层、氧化硅层或其他类似物层。绝缘层是提供于基材上，基材通常为硅基材或玻璃基材。其他基材亦可做为使用，例如多层基材(multi-layered substrate)或浓度渐变基材(gradient substrate)。在部分实施方式中，基材110的半导体材料可包含硅(silicon)或锗(germanium)、碳化硅(siliconcarbide)、砷化镓(gallium arsenide)、磷化镓(gallium phosphide)、磷化铟(indiumphosphide)、砷化铟(indium arsenide)及/或锑化铟(indium antimonide)等化合物半导体以及硅锗(SiGe)、磷砷化镓(GaAsP)、砷化铝铟(AlInAs)、砷化铝镓(AlGaAs)、砷化镓铟(GaInAs)、磷化镓铟(GaInP)及/或磷砷化镓铟(GaInAsP)等合金半导体或以上的组合。
基材110具有第一部分110A与第二部分110B。第一部分110A可用来形成n型元件，例如像是n型鳍式场效晶体管的n型金属氧化物半导体(n-typemetal oxidesemiconductor；NMOS)晶体管。第二部分110B可用来形成p型元件，例如像是p型鳍式场效晶体管的p型金属氧化物半导体晶体管。
半导体鳍片112及114是形成于基材110上。于部分实施方式中，半导体鳍片112及114的材料为硅。半导体鳍片112及114可由像是利用光微影技术来图案化与蚀刻基材110而形成。举例而言，一层光阻材料(未显示)是沉积于基材110上方，此层光阻材料根据预定的图案(此处为半导体鳍片112及114)而经过照射(曝光)并被显影，以将部分光阻材料移除。剩余的光阻材料保护下方的材料不受随后的制程步骤所影响，例如蚀刻。值得注意的是，其他遮罩亦可在蚀刻制程中做为使用，例如氧化物遮罩或氮化硅遮罩。
隔离介电质105是形成以填充半导体鳍片112及114之间的沟槽并做为浅沟槽隔离(shallow trench isolation；STI)。隔离介电质105的材料可包含氧化硅、氮化物等适合的介电材料或以上的组合。隔离介电质105的形成方法可包含以下步骤：将隔离介电质105沉积于基材110上以覆盖半导体鳍片112及114、选择性地执行平坦化制程以将沟槽外的多余的隔离介电质105移除、接着对隔离介电质105执行蚀刻制程直到露出半导体鳍片112的顶部与半导体鳍片114的顶部。隔离介电质105可利用高密度等离子化学气相沉积(highdensity plasma chemical vapor deposition；HDP-CVD)、可流动式(flowable)化学气相沉积(例如将以化学气相沉积为基础的材料沉积在远端等离子系统中且执行后固化以使化学气相沉积为基础的材料转换成另一材料，例如氧化物)等化学气相沉积步骤或以上的组合而被沉积。其他由任何可接受的制程所形成的绝缘材料也可被使用。
可以理解的是，上述制程为半导体鳍片112及114的形成方法的例子。于部分实施方式中，介电层是形成于基材110的顶面上方；在介电层中蚀刻出贯穿的沟槽；同质磊晶(homoepitaxial)结构是磊晶成长于沟槽中；且将介电层凹陷以使同质磊晶结构自介电层突出，以形成鳍片。于其他部分实施方式中，异质(heteroepitaxial)磊晶结构可用于鳍片。举例而言，将至少一个半导体鳍片112及114凹陷，而与此至少一个半导体鳍片112及114相异的材料是磊晶成长于他们的位置。于部分实施方式中，介电层是形成于基材110的顶面；在介电层中蚀刻出贯穿的沟槽；异质磊晶结构可使用与基材110相异的材料而磊晶成长于沟槽中；将介电层凹陷，使异质磊晶结构突出自介电层，以形成鳍片。在同质磊晶结构或异质磊晶结构是磊晶成长的实施方式中，所成长的材料于成长期间可能是原位掺杂(in-situdoped)，即鳍片是非事先植入(implanting)，但原位掺杂与植入掺杂可一起做为使用。此外，将与p型金属氧化物半导体部分(例如第二部分110B)的材料相异的材料磊晶成长于于n型金属氧化物半导体部分(例如第一部分110A)是有益的。可在磊晶成长于p型金属氧化物半导体部分之前，执行磊晶成长于n型金属氧化物半导体部分，反之亦然。于部分实施方式中，至少一个半导体鳍片112及114的材料可包含硅锗(silicon germanium；SixGe1-x，其中x介于约0至约100)、碳化硅、纯锗或实质上纯的锗、第三五族化合物半导体、第二六族化合物半导体或其他类似物。举例而言，形成三五族化合物半导体的可用材料包含砷化铟(InAs)、砷化铝(AlAs)、砷化镓(GaAs)、磷化铟(InP)、氮化镓(GaN)、砷化镓铟(InGaAs)、砷化铝铟(InAlAs)、锑化镓(GaSb)、锑化铝(AlSb)、磷化铝(AlP)、磷化镓(GaP)或其他类似物，但本揭露不以此为限。
栅极结构(或栅极堆叠)120与栅极结构(或栅极堆叠)130是分别形成于半导体鳍片112及114上。栅极结构120包含栅极介电层122与具有遮罩层126的栅极电极124，遮罩层126是位于栅极电极124上方。栅极结构130包含栅极介电层132与具有遮罩层136的栅极电极134，遮罩层136是位于栅极电极134上方。栅极结构120可横跨多个实质上互相平行的半导体鳍片112，且栅极结构130可横跨多个实质上互相平行的半导体鳍片114。栅极结构120及130的长轴实质上垂直于半导体鳍片112及114的长轴。于部分实施方式中，栅极结构120及130为虚设栅极结构且将会以利用取代栅极制程或利用“栅极后制(gate-last process)制程”的替换栅极结构替代。于其他实施方式中，栅极结构120及130为主动栅极且是形成于“栅极先制制程(gate-first process)”而不会被替代。
栅极介电层122及132是利用热氧化(thermal oxidation)、原位蒸气产生(in-situ steam generation；ISSG)制程、化学气相沉积、旋转涂布玻璃(spin-on–glass)制程、溅镀(sputtering)或其他适合的技术所形成，以形成栅极介电质。将栅极介电层122及132图案化以分别包围半导体鳍片112及114的中央部分且分别露出半导体鳍片112及114的其他部分。于部分实施方式中，栅极介电层122及132可由一或多个适合的介电材料形成，例如氧化硅、氮化硅、掺有碳的氧化物等低k介电质、多孔掺有碳的二氧化硅等极低k介电质或聚酰亚胺等高分子。于其他部分实施方式中，栅极介电层包含具有高介电常数(k值)的介电材料，例如k值大于3.9。介电材料可包含氮化硅、氮氧化物、二氧化铪(HfO2)、氧化锆铪(HfZrOx)、氧化硅铪(HfSiOx)、氧化钛铪(HfTiOx)或氧化铝铪(HfAlOx)的金属氧化物、其他类似物或以上的组合以及以上组合的多层。
栅极电极124及134是分别形成于栅极介电层122及132上方。栅极电极124及134是由先形成栅极电极层(未显示)于半导体鳍片112及114上方以及隔离介电质105上方，接着将栅极电极层图案化以形成栅极电极124与栅极电极134而形成。于部分实施方式中，栅极介电层及132以及栅极电极124及134是由相同的制程而图案化。于部分实施方式中，栅极电极层可包含多晶硅(poly-Si)、多晶硅锗(poly-SiGe)、金属氮化物、金属硅化物、金属氧化物或金属。于部分实施方式中，栅极电极层为包含含有金属的材料的一或多层，例如氮化钛(TiN)、氮化钽(TaN)、碳化钽(TaC)、钴(Co)、铷(Ru)、铝(Al)或以上的组合。栅极电极层可由化学气相沉积、物理气相沉积(physical vapor deposition)、溅镀沉积等其他适合沉积导电材料的技术而沉积。遮罩层126及136(例如光阻、硬遮罩、以上的组合或以上的多层)是形成且图案化于栅极电极层上方。接着，图案化的遮罩层126及136的图案是利用可以接受的光微影技术与蚀刻技术转移至栅极电极层的材料，以形成栅极电极124及134。
于部分实施方式中，将栅极结构120及130形成于部分半导体鳍片112及114上之后，对未被栅极结构120及130覆盖的其他部分的半导体鳍片112及114执行离子植入，以形成轻掺杂漏极(lightly doped drain；LDD)部分(未绘示)于半导体鳍片112及114中。在轻掺杂漏极的离子植入后，执行退火制程以驱动掺杂物。退火可包含利用快速加热退火(rapid thermal annealing；RTA)、尖峰式退火(spike annealing)、毫秒式退火(millisecond annealing)及/或激光退火(laser annealing)。于其他部分实施方式中，形成栅极间隔物(如图2所示)之后，形成轻掺杂漏极部分。
参照图2，一对栅极间隔物142是形成于基材110上且是沿着栅极结构120形成，而一对栅极间隔物144是形成于基材110上且是沿着栅极结构130形成。于部分实施方式中，栅极间隔物142及144可包含氧化硅、氮化硅、氮氧化硅、碳化硅、氮碳化硅、氮碳氧化硅、碳氧化硅或其他适合的材料。栅极间隔物142及144可包含一层或多层。为了形成栅极间隔物142及144，毯覆层(blanket layer)是由化学气相沉积、物理气相沉积、原子层沉积(atomiclayer deposition；ALD)或其他适合的技术形成于基材110上，接着，对毯覆层执行非等向性蚀刻，以分别形成栅极间隔物142及144于虚设栅极结构120及130的相对侧上。于部分实施方式中，栅极间隔物142及144可用以定义后续形成的掺杂部分如源极/漏极部分。栅极间隔物142及144是可进一步地用于设计或调整源极/漏极部分(接面)的轮廓。
参照图3，遮罩150是形成于基材110的第二部分110B上方，并暴露第一部分110A。遮罩150可保护在对第一部分110A执行后续制程期间的第二部分110B。遮罩150可为光阻、如氮化硅的硬遮罩、其他类似物或以上的组合。接着，遮罩150是由适合的光微影制程等制程而图案化。
接着，在被遮罩150露出的第一部分110A上，将被栅极结构120与栅极间隔物142露出的半导体鳍片112移除(或凹陷)，以形成凹陷112r于基材110中。于此，可将任何适当数量的材料移除。剩余的半导体鳍片112具有通道部分112c位于多个凹陷112r之间。通道部分112c被栅极结构120环绕。于部分实施方式中，可将凹陷112r形成为具有如图3所示的实质上为钻石形状的轮廓。也就是说，凹陷112r的部分侧壁是朝向栅极间隔物142下方的通道部分112c延伸。于部分实施方式中，可将凹陷112r形成为具有实质上为U型的轮廓(未绘示)，且凹陷112r的侧壁可与栅极间隔物142的边缘(或外边)实质上对齐。
凹陷112r的形成可包含干式蚀刻制程、湿式蚀刻制程或干式与湿式蚀刻制程的组合。于部分实施方式中，实质上为钻石形状的凹陷112r是以包含干式蚀刻制程与湿式蚀刻制程的蚀刻制程而形成，此蚀刻制程的蚀刻参数(例如所用的蚀刻剂、蚀刻温度、蚀刻溶液浓度、蚀刻压力、等离子功率、射频(radiofrequency)偏压、射频偏压功率、蚀刻剂流量(flow rate)或其他适合的参数)是调整以达到预设的凹陷轮廓。于部分实施方式中，在蚀刻制程后，以氢氟酸(hydrofluoric acid；HF)或其他适合的溶液执行预洗(pre-cleaning)制程，以清洁凹陷112r。
参照图4，多个磊晶特征160是分别形成于多个凹陷112r中。磊晶特征160可利用一或多个磊晶或磊晶(epitaxial；epi)制程而形成，使适合做为n型元件的源极/漏极部分的硅特征、磷化硅(silicon phosphate)特征、碳化硅特征及/或其他适合的特征以结晶态形成于第一部分110A中的半导体鳍片112上。于部分实施方式中，磊晶特征160包含多个隆起部分165与分别位于多个隆起部分165下方的多个嵌入部分167。隆起部分165是相对于半导体鳍片112隆起，嵌入部分167是嵌入半导体鳍片112。于部分实施方式中，磊晶特征160的晶格常数是相异于半导体鳍片112的晶格常数，因此，半导体鳍片112的通道部分112c是应变或受到磊晶特征160的应力，以提升半导体元件的载子迁移率(carrier mobility)且提升元件效能。磊晶制程包含化学气相沉积技术(例如气相磊晶(vapor-phase epitaxy；VPE)及/或超高真空(ultra-high vacuum；UHV)化学气相沉积)、分子束磊晶(molecular beamepitaxy)及/或其他适合的制程。磊晶制程可使用能与半导体鳍片112的组成产生反应的汽态及/或液态的前驱物。于部分实施方式中，保护第二部分110B的已图案化的遮罩150可在磊晶制程之前或之后被移除。
参照图5，遮罩170是形成于基材110的第一部分110A上方，并暴露第二部分110B。遮罩170可保护在对第二部分110B执行后续制程期间的第一部分110A。遮罩170可为光阻、如氮化硅的硬遮罩、其他类似物或以上的组合。接着，遮罩170是由适合的光微影制程等制程而图案化。
接着，在被遮罩170露出的第二部分110B上，将被栅极结构130与栅极间隔物144露出的半导体鳍片114移除(或凹陷)，以形成凹陷114r于基材110中。于此，可将任意适当数量的材料移除。剩余的半导体鳍片114具有通道部分114c位于多个凹陷114r之间。通道部分114c被栅极结构130环绕。于部分实施方式中，可形成凹陷114r为具有如图5所示的实质上为钻石形状的轮廓。也就是说，凹陷114r的部分侧壁是朝向栅极间隔物144下方的通道部分114c延伸。于部分实施方式中，可将凹陷114r形成为具有实质上为U型的轮廓(未绘示)，且凹陷114r的侧壁可与栅极间隔物144的边缘(或外边)实质上对齐。
凹陷114r的形成可包含干式蚀刻制程、湿式蚀刻制程或干式与湿式蚀刻制程的组合。于部分实施方式中，实质上为钻石形状的凹陷114r是以包含干式蚀刻制程与湿式蚀刻制程的蚀刻制程而形成，此蚀刻制程的蚀刻参数(例如所用的蚀刻剂、蚀刻温度、蚀刻溶液浓度、蚀刻压力、等离子功率、射频偏压、射频偏压功率、蚀刻剂流量或其他适合的参数)是调整以达到预设的凹陷轮廓。于部分实施方式中，在蚀刻制程后，以氢氟酸或其他适合的溶液执行预洗制程，以清洁凹陷114r。
参照图6，多个磊晶特征180是分别形成于多个凹陷114r中。磊晶特征180可利用一或多个磊晶或磊晶制程而形成，使适合做为p型元件的源极/漏极部分的硅特征、磷化硅(silicon phosphate)特征、碳化硅特征及/或其他适合的特征以结晶态形成于第二部分110B中的半导体鳍片114上。于部分实施方式中，磊晶特征180包含多个隆起部分185与分别位于多个隆起部分185下方的多个嵌入部分187。隆起部分185是相对于半导体鳍片114隆起，嵌入部分187是嵌入半导体鳍片114。于部分实施方式中，磊晶特征180的晶格常数是相异于半导体鳍片114的晶格常数，因此，半导体鳍片114的通道部分114c是应变或受到磊晶特征180的应力，以提升半导体元件的载子迁移率且提升元件效能。磊晶制程包含化学气相沉积技术(例如气相磊晶及/或超高真空化学气相沉积)、分子束磊晶及/或其他适合的制程。磊晶制程可使用能与半导体鳍片114的组成产生反应的汽态及/或液态的前驱物。于部分实施方式中，保护第二部分110A的已图案化的遮罩170可在磊晶制程之前或之后被移除。
参阅图7，形成屏蔽层190毯覆在如图6的结构，也就是说，屏蔽层190覆盖半导体鳍片112及114、栅极结构120及130、栅极间隔物142及144以及磊晶特征160及180。屏蔽层190可用来屏蔽植入制程对下方材料的影响与降低后续植入期间的通道效应(channelingeffect)。屏蔽层190可为氧化层，举例而言，屏蔽层190的厚度可为约10埃至约50埃。举例而言，屏蔽氧化层190的形成可包含沉积，例如物理气相沉积或化学气相沉积。于部分实施方式中，屏蔽层190可被省略。
参照图8，遮罩200是形成于基材110的第二部分110B上方，并暴露第一部分110A。遮罩200可保护在对第一部分110A执行后续制程期间的第二部分110B。遮罩200可为光阻、如氮化硅的硬遮罩、其他类似物或以上的组合。遮罩200是由适合的光微影制程等制程而图案化，使第一部分110A露出。
接着，对基材110执行等离子掺杂(plasma doping；PLAD)制程210，以形成掺杂物来源层220至少在第一部分110A上。换句话说，掺杂物来源层220是由等离子辅助(plasma-assisted)制程而沉积至少在第一部分110A上。等离子掺杂制程210可在如图17所示的装置900中执行。装置900包含腔体902，基材110是放置于腔体902中。装置900可包含电源904以及与电源906，电源904与电源906是以位于腔体902中的电极(未标示)而电性耦接。于部分实施方式中，电源904可为具有可编程的脉冲调变功能的射频电源。电源906可为脉冲直流(direct current；DC)或射频功率电源，以提供偏压于基材110上。于部分实施方式中，电源904与电源906是各自独立运作。电源904与电源906是被编程以独立地开/关，以免互相影响。
继续参照图8，等离子掺杂制程210可形成掺杂物来源层220覆盖隔离介电质105、半导体鳍片112、栅极结构120、栅极间隔物142以及磊晶特征160。于部分实施方式中，掺杂来源层220包含n型掺杂物(杂质)或p型掺杂物(杂质)是取决于鳍式场效晶体管的导电类型。举例而言，在第一部分110A是用来形成n型鳍式场效晶体管的实施方式中，掺杂物来源层220可包含n型掺杂物，例如磷、砷或其他第五族元素或以上的组合。于部分实施方式中，掺杂物来源层220中的掺杂物的原子百分率是实质上等于或大于约90％。于部分实施方式中，掺杂物来源层220可为实质上掺有单一种类掺杂物的掺杂物层。
参照图17，等离子908是由腔体902中的制程气体所产生。制程气体包含砷化氢(AsH3)、磷化氢(PH3)等至少一n型掺杂气体或以上的组合以及氙气(Xe)、氩气(Ar)、氦气(He)、氖气(Ne)、氢气(H2)等至少一稀释气体，制程气体包含的n型掺杂气体与稀释气体是取决于掺杂物来源层220的预定组成。于部分实施方式中，举例而言，等离子掺杂制程210可具有介于约200eV至约2000eV之间的偏压、介于约4mTorr至约20mTorr之间的压力、以及介于约50W至约1KWatt之间的感应耦合等离子(inductively coupled plasma；ICP)电源。于部分实施方式中，射频电源904在形成掺杂物来源层220的整个期间可为持续开启的。于其他部分实施方式中，射频电源904是脉冲的(采用开/关模式)，且脉冲的射频电源904有助于提升掺杂物来源层220的共形性。于部分实施方式中，直流电源906所提供的直流偏压在形成掺杂物来源层220期间亦为脉冲的。
于部分实施方式中，磊晶特征160上的掺杂来源层220的轮廓可由电源906所提供的偏压的变化而调整。举例而言，在使用高偏压(例如1.5keV)的实施方式中，磊晶特征160的顶面162上的掺杂物来源层220的厚度可大于磊晶特征160的侧壁164上的掺杂物来源层220的厚度。在使用低偏压的实施方式中，例如使用实质上等于或小于约0.5KeV的偏压，磊晶特征160的顶面162上的掺杂物来源层220的厚度可实质上等于磊晶特征160的侧壁164上的掺杂物来源层220的厚度。于部分实施方式中，将具有直流电源906所提供的零直流偏压的等离子掺杂制程的方向性降低，以使掺杂物来源层220沉积于第一部分110A上方并做为隔离层，而非将掺杂物来源层220直接植入第一部分110A中的磊晶特征160。
接着，如图9所示，一或多个退火制程230是执行于基材110上。退火制程230可从掺杂物来源层220驱动掺杂物，以使掺杂物经由顶面162与侧壁164扩散入磊晶特征160，以形成掺杂的顶部中央部分161与掺杂的角落或边缘部分163于磊晶特征160中。换句话说，于部分实施方式中，顶部中央部分161与角落部分163可具有实质上相同的杂质。退火制程230亦驱动磊晶特征160中的掺杂物。于部分实施方式中，磊晶特征160的(111)刻面可定义为侧壁164。在等离子掺杂制程210期间将n型掺杂物引入时，被执行等离子掺杂制程210与退火制程230的磊晶特征160可定义为半导体鳍片112的n型掺杂源极/漏极部分。于部分实施方式中，等离子掺杂制程210与退火制程230的组合可使磊晶特征160具有杂质浓度介于约0.01％至约2％之间。于部分实施方式中，等离子掺杂制程210与退火制程230的组合可使磊晶特征160具有杂质浓度介于约0.05％至约1％之间。这些杂质浓度是高到足以降低磊晶特征160与后续所形成的源极/漏极接触插塞之间的接触电阻。举例而言，退火制程230可包含快速加热退火、尖峰式退火、毫秒式退火及/或激光退火。此阶段所执行的退火制程230可促使掺杂物从掺杂物来源层220以固态扩散的形式扩散入磊晶特征160。掺杂物在磊晶特征160中的固态溶解度高于掺杂物在介电特征(例如隔离介电质105及/或栅极间隔物142)中的固态溶解度。此固态溶解度的差异可能使隔离介电质105及/或栅极间隔物142做为扩散阻障，因此隔离介电质105及/或栅极间隔物142上的部分掺杂物来源层220中的掺杂物可扩散入邻近于隔离介电质105及/或栅极间隔物142的部分磊晶特征160。
举例而言，角落部分163比顶部中央部分161更靠近隔离介电质105，因此隔离介电质105上的掺杂物来源层220中的掺杂物可扩散入角落部分163而非扩散入顶部中央部分161。此外，角落部分163比顶部中央部分161更靠近栅极间隔物142，因此栅极间隔物142上的掺杂物来源层220中的掺杂物亦可扩散入角落部分163。确切而言，角落部分163上的部分掺杂物来源层220可做为角落部分163的扩散来源，此外，隔离介电质105及/或栅极间隔物142上的部分掺杂物来源层220亦可做为角落部分163的扩散来源。另一方面，顶部中央部分161上的部分掺杂物来源层220可做为所对应的顶部中央部分161的扩散来源。因此，角落部分163的扩散来源多于顶部中央部分161的扩散来源，因此，于部分实施方式中，角落部分163的杂质浓度可高于顶部中央部分161的杂质浓度。举例而言，角落部分163的杂质浓度与顶部中央部分161的杂质浓度的比率可大于105％。此外，因为角落部分163的扩散来源多于顶部中央部分161的扩散来源，所以角落部分163的掺杂物深度大于顶部中央部分161的掺杂物深度。举例而言，角落部分163的掺杂物深度与顶部中央部分161的掺杂物深度的比率大于105％。换言的，具有高杂质浓度的角落部分163是可厚于具有低杂质浓度的顶部中央部分161。角落部分163的掺杂物深度可从朝向磊晶特征160内部的角落部分163的外围(或外边)量测起。同样地，顶部中央部分161的掺杂物深度可从朝向磊晶特征160内部的顶部中央部分161的外围量测起。
于部分实施方式中，在磊晶特征160中，具有较高杂质浓度及/或较大掺杂物深度的角落部分163是分别存在于顶部中央部分161的相对侧上。也就是说，磊晶特征160的顶部中央部分161是存在于相同磊晶特征160的多个角落部分163之间或被相同磊晶特征160的多个角落部分163包围，这些角落部分163的杂质浓度及/或掺杂物深度大于顶部中央部分161的杂质浓度及/或掺杂物深度。
于部分实施方式中，磊晶特征160的侧壁164是存在于角落部分163，因此侧壁164比顶部中央部分161更靠近隔离介电质105及/或栅极间隔物142。因此，侧壁164的杂质浓度高于顶部中央部分161的杂质浓度。于部分实施方式中，侧壁164比顶面162更靠近隔离介电质105及/或栅极间隔物142，因此侧壁164的杂质浓度高于顶面162的中央部分的杂质浓度。
于部分实施方式中，具有较高杂质浓度及/或较大掺杂物深度的角落部分163是至少部分地存在于磊晶特征160的隆起部分165中。也就是说，具有较高杂质浓度及/或较高掺杂物深度的角落部分163是至少部分地相对半导体鳍片112而隆起。此外，具有较高杂质浓度及/或较大掺杂物深度的角落部分163可进一步地延伸入磊晶特征160的嵌入部分167。也就是说，具有较高杂质浓度及/或较大掺杂物深度的角落部分163是至少部分地存在于半导体鳍片112的凹陷112r中。换句话说，低于顶部中央部分161的部分角落部分163的杂质浓度高于顶部中央部分161的杂质浓度。换言之，低于半导体基材110的顶面的部分磊晶特征160的杂质浓度高于磊晶特征160的顶部中央部分161。于部分实施方式中，具有比顶部中央部分161高的杂质浓度的磊晶特征160的刻面164延伸入半导体基材110。
参照图10，将覆盖基材110的第二部分110B的遮罩200移除。采用氧化物遮罩(例如氧化硅)的遮罩200的实施方式中，举例而言，将遮罩200移除的方法可为湿式蚀刻制程或干式蚀刻制程，湿式蚀刻制程例如为将基材110浸入包含氢氟酸的湿式溶液。
然后，遮罩240是形成于基材110的第一部分110A上方，并暴露第二部分110B。遮罩240可保护在对第二部分110B执行后续制程期间的第一部分110A。于部分实施方式中，遮罩240可为氧化硅等氧化物遮罩或以上的组合。使用氧化物遮罩可排除使用光阻遮罩在后续受到等离子掺杂制程所产生的问题，举例而言，这些问题可包含因光阻遮罩受到等离子伤害所留在第一部分110A上的光阻细屑。遮罩240可由适当的的光微影制程或其他类似制程而图案化并露出第二部分110B。
接着，对基材110执行等离子掺杂制程250，以形成掺杂物来源层260至少于第二部分110B上。换言之，掺杂物来源层260是利用等离子辅助制程而沉积于至少第二部分110B上。相似于图8中执行等离子掺杂制程210的阶段，等离子掺杂制程250亦可于如图17所示的装置900中执行。等离子掺杂制程250可形成掺杂物来源层260于隔离介电质105、半导体鳍片114、栅极结构130、栅极间隔物144以及磊晶特征180上方。于部分实施方式中，掺杂物来源层260包含n型掺杂物(杂质)或p型掺杂物(杂质)是取决于鳍式场效晶体管的导电类型。举例而言，将第二部分110B用来形成p型鳍式场效晶体管的实施方式中，掺杂物来源层260可包含p型掺杂物，例如硼、铟等第三族元素或以上的组合。于部分实施方式中，掺杂物来源层260中的掺杂物的原子百分率可实质上相等于或大于约90％。于部分实施方式中，掺杂物来源层260可为实质上掺有单一种类掺杂物的掺杂物层。
再次参照图17，等离子908是由腔体902中的制程气体所产生。制程气体包含乙硼烷(B2H6)及三氟化硼(BF3)等至少一p型掺杂气体或以上的组合以及氙气(Xe)、氩气(Ar)、氦气(He)、氖气(Ne)、氢气(H2)等至少一稀释气体，制程气体包含的p型掺杂气体与稀释气体是取决于掺杂物来源层260的预定组成。于部分实施方式中，举例而言，等离子掺杂制程250可具有介于约500eV至约3000eV之间的、介于约4mTorr至约20mTorr之间的压力、以及介于约50W至约1KWatt之间的感应耦合等离子电源。于部分实施方式中，射频电源904在形成掺杂物来源层260的整个期间可为持续开启的。于其他部分实施方式中，射频电源904是脉冲的(采用开/关模式)，且脉冲的射频电源904有助于提升掺杂物来源层260的共形性。于部分实施方式中，直流电源906所提供的直流偏压在形成掺杂物来源层260期间亦为脉冲的。
于部分实施方式中，磊晶特征180上的掺杂来源层260的轮廓可由电源906所提供的偏压的变化而调整。举例而言，在使用高偏压(例如1.5keV)的实施方式中，磊晶特征180的顶面182上的掺杂物来源层260的厚度可大于磊晶特征180的侧壁184上的掺杂物来源层260的厚度。在使用低偏压的实施方式中，例如使用实质上等于或小于约0.5KeV的偏压，磊晶特征180的顶面182上的掺杂物来源层260的厚度可实质上等于磊晶特征180的侧壁184上的掺杂物来源层260的厚度。于部分实施方式中，将具有直流电源906所提供的零直流偏压的等离子掺杂制程的方向性降低，以使掺杂物来源层260沉积于第二部分110B上方并做为隔离层，而非将掺杂物来源层260直接植入第二部分110B中的磊晶特征180。
接着，如图11所示，一或多个退火制程270是执行于基材110上。退火制程270可从掺杂物来源层260驱动掺杂物，以使掺杂物经由顶面182与侧壁184扩散入磊晶特征180，以形成掺杂的顶部中央部分181与掺杂的角落或边缘部分183于磊晶特征180中。换句话说，于部分实施方式中，顶部中央部分181与角落部分183可具有实质上相同的杂质。于部分实施方式中，磊晶特征180的杂质浓度与磊晶特征160的杂质浓度不相同。退火制程270亦驱动磊晶特征180中的掺杂物。在等离子掺杂制程250期间将p型掺杂物引入时，受到等离子掺杂制程250与退火制程270的磊晶特征180可定义为半导体鳍片114的p型掺杂源极/漏极部分。于部分实施方式中，等离子掺杂制程250与退火制程270的组合可使磊晶特征180具有介于约0.01％至约2％之间的杂质浓度。于部分实施方式中，等离子掺杂制程250与退火制程270的组合可使磊晶特征180具有介于约0.05％至约1％之间的杂质浓度。这些杂质浓度是高到足以降低磊晶特征180与后续所形成的源极/漏极接触插塞之间的接触电阻。举例而言，退火制程270可包含快速加热退火、尖峰式退火、毫秒式退火及/或激光退火。此阶段所执行的退火制程270可促使掺杂物从掺杂物来源层260以固态扩散的形式扩散入磊晶特征180。掺杂物在磊晶特征180中的固态溶解度高于掺杂物在介电特征(例如隔离介电质105及/或栅极间隔物144)中的固态溶解度。此固态溶解度的差异可能使隔离介电质105及/或栅极间隔物144做为扩散阻障，因此隔离介电质105及/或栅极间隔物144的部分掺杂物来源层260中的掺杂物可扩散入邻近于隔离介电质105及/或栅极间隔物144的部分磊晶特征180。
举例而言，角落部分183比顶部中央部分181更靠近隔离介电质105，因此隔离介电质105上的掺杂物来源层260中的掺杂物可扩散入角落部分183而非扩散入顶部中央部分181。此外，角落部分183比顶部中央部分181更靠近栅极间隔物144，因此栅极间隔物144上的掺杂物来源层260中的掺杂物亦可扩散入角落部分183。确切而言，角落部分183上的部分掺杂物来源层260可做为角落部分183的扩散来源，此外，隔离介电质105及/或栅极间隔物144上的部分掺杂物来源层260亦可做为角落部分183的扩散来源。另一方面，顶部中央部分181上的部分掺杂物来源层260可做为所对应的顶部中央部分181的扩散来源。因此，角落部分183的扩散来源多于顶部中央部分181的扩散来源，因此，于部分实施方式中，角落部分183的杂质浓度可高于顶部中央部分181的杂质浓度。举例而言，角落部分183的杂质浓度与顶部中央部分181的杂质浓度的比率可大于105％。此外，因为角落部分183的扩散来源多于顶部中央部分181的扩散来源，所以角落部分183的掺杂物深度大于顶部中央部分181的掺杂物深度。举例而言，角落部分183的掺杂物深度与顶部中央部分181的掺杂物深度的比率大于105％。换言之，具有高杂质浓度的角落部分183是可厚于具有低杂质浓度的顶部中央部分181。角落部分183的掺杂物深度可从朝向磊晶特征180内部的角落部分183的外围量测起。同样地，顶部中央部分181的掺杂物深度可从朝向磊晶特征180内部的顶部中央部分181的外围量测起。
于部分实施方式中，在磊晶特征180中，具有较高杂质浓度及/或较大掺杂物深度的角落部分183是分别存在于顶部中央部分181的相对侧上。也就是说，磊晶特征180的顶部中央部分181是存在于相同磊晶特征180的多个角落部分183之间或被相同磊晶特征180的多个角落部分183包围，这些角落部分183的杂质浓度及/或掺杂物深度大于顶部中央部分181的杂质浓度及/或掺杂物深度。
于部分实施方式中，磊晶特征180的侧壁184是存在于角落部分183，因此侧壁184比顶部中央部分181更靠近隔离介电质105及/或栅极间隔物144。因此，侧壁184的杂质浓度高于顶部中央部分181的杂质浓度。于部分实施方式中，侧壁184比顶面182更靠近隔离介电质105及/或栅极间隔物144，因此侧壁184的杂质浓度高于顶面182的中央部分的杂质浓度。于部分实施方式中，磊晶特征180的(111)刻面可定义为侧壁184。
于部分实施方式中，具有较高杂质浓度及/或较大掺杂物深度的角落部分183是至少部分地存在于磊晶特征180的隆起部分185中。也就是说，具有较高杂质浓度及/或较高掺杂物深度的角落部分183是至少部分地相对半导体鳍片114而隆起。此外，具有较高杂质浓度及/或较大掺杂物深度的角落部分183可进一步地延伸入磊晶特征180的嵌入部分187。也就是说，具有较高杂质浓度及/或较大掺杂物深度的角落部分183是至少部分地存在于半导体鳍片114的凹陷114r中。换句话说，低于顶部中央部分181的部分角落部分183的杂质浓度高于顶部中央部分181的杂质浓度。
参照图12，将覆盖基材110的第一部分110A的遮罩240以蚀刻制程移除。于部分实施方式中，移除制程亦可将掺杂物来源层220及260与屏蔽层190移除。在采用氧化物遮罩(例如氧化硅)做为遮罩200的实施方式中，举例而言，将遮罩240、掺杂物来源层220及260以及屏蔽层190移除的方法可为湿式蚀刻制程或干式蚀刻制程，湿式蚀刻制程例如为将基材110浸入包含氢氟酸的湿式溶液。
在图8至图12绘示的掺杂的磊晶特征160及180的依序形成为范例。于其他部分实施方式中，掺杂的磊晶特征160及180依照其他顺序的形成是可行的。举例而言，可在形成磊晶特征160之后，立刻执行等离子掺杂制程210，可在形成磊晶特征180之后，立刻执行等离子掺杂制程250，且磊晶特征160与磊晶特征180可经过相同退火制程，因此掺杂的部分161、163、181及183可由相同退火制程而形成。于部分实施方式中，在等离子掺杂制程210与250的较晚执行的一者中，一些部分是被遮罩。
接着，如图13所示，层间介电(interlayer dielectric；ILD)层280是形成于基材110上的以及栅极间隔物142及144的外侧上。层间介电层280包含氧化硅、氮化硅、氮氧化硅、碳化硅、低k介电材料或以上的组合。于部分实施方式中，在层间介电层280的形成之前，接触蚀刻停止层(contact etch stop layer；CESL)可以毯覆式地形成在基材110上。层间介电层280包含一层或多层。层间介电层280是由化学气相沉积、原子层沉积以及旋转涂布玻璃等适合的技术而形成。于部分实施方式中，化学机械平坦化(chemical mechanicalplanarization；CMP)制程是执行以移除层间介电层280的多余材料，并平坦化层间介电层280的顶面使其与栅极结构120及130的顶面齐平。在一些实施方式中，化学机械平坦化制程可进一步将遮罩层126及136移除，以分别露出遮罩层126及136下方的栅极电极124及134，且此化学机械平坦化制程亦可将邻近于遮罩层126及136的栅极间隔物142及144的最顶部分移除。
参照图14，将栅极结构120及130移除，以形成以栅极间隔物142做为侧壁的栅极沟槽292以及以栅极间隔物144做为侧壁的栅极沟槽294。于部分实施方式中，将栅极介电层122及132移除。于其他部分实施方式中，将栅极电极124及134移除，而栅极介电层122及132留下。栅极结构120及130可由干式蚀刻、湿式蚀刻或干式与湿式蚀刻的组合而移除。蚀刻制程可包含选择性湿式蚀刻或选择性干式蚀刻制程。于部分实施方式中，遮罩层126及136、栅极电极124及134以及栅极介电层122及132可由依序的制程而被移除，依序的制程包含光微影图案化以保护其他部分(例如层间介电层280)以及将遮罩层126及136、栅极电极124及134、栅极介电层122及132回蚀刻。
如图15所示，栅极堆叠300及310分别形成于栅极沟槽292及294中。栅极堆叠300是横跨半导体鳍片112而形成且沿栅极间隔物142延伸。栅极堆叠300可包含栅极介电层302、栅极介电层302上的功函数导体304以及功函数导体304上的填充导体306。同样地，栅极堆叠310可包含栅极介电层312、功函数导体314以及填充导体316。于部分实施方式中，举例而言，栅极介电层302及312可包含金属氧化物、金属氮化物、金属硅酸盐、过渡金属氧化物、过渡金属氮化物、过渡金属硅酸盐、金属氮氧化物、金属铝酸盐、硅酸锆、铝酸锆等高k介电材料或以上的组合。于部分实施方式中，栅极介电层302及312可包含氧化铪(HfO2)、氧硅化铪(HfSiO)、氮氧硅化铪(HfSiON)、氧化钽铪(HfTaO)、氧化钛铪(HfTiO)、氧化锆铪(HfZrO)、氧化镧(LaO)、氧化锆(ZrO)、氧化钛(TiO)、氧化钽(Ta2O5)、氧化钇(Y2O3)、钛酸锶(SrTiO3；STO)、钛酸钡(BaTiO3；BTO)、氧化锆钡(BaZrO)、氧化镧铪(HfLaO)、氧化硅镧(LaSiO)、氧化硅铝(AlSiO)、氧化铝(Al2O3)、氮化硅(Si3N4)、氮氧化硅(SiON)或以上的组合。于其他部分实施方式中，栅极介电层302及312可具有多层结构，例如一层氧化硅(例如界面层)与另一高k介电材料。
功函数导体304及314可包含功函数金属，以提供适合的功函数给栅极堆叠300及310。举例而言，功函数导体304可提供一或多个n型功函数金属(n型金属)来形成n型金属氧化物半导体晶体管于第一部分110A。举例而言，n型功函数金属可包含铝化钛(TiAl)、氮化铝钛(TiAlN)、氮碳化钽(TaCN)、铪(Hf)、锆(Zr)、钛(Ti)、钽(Ta)、铝(Al)、金属碳化物(例如碳化铪(HfC)、碳化锆(ZrC)、碳化钛(TiC)、碳化铝(AlC)、铝化物及/或其他适合的材料，但本揭露不以此为限。另一方面，功函数导体314可包含一或多个p型功函数金属(p型金属)以形成p型金属氧化物半导体晶体管于第二部分110B上。举例而言，p型功函数金属可包含氮化钛(TiN)、氮化钨(WN)、钨(W)、铷(Ru)、钯(pd)、铂(Pt)、钴(Co)、镍(Ni)、导电金属氧化物及/或其他适合的材料，但本揭露不以此为限。填充导体306及316分别填充功函数导体304及314中的凹陷。举例而言，填充导体306及316可包含钨、铝、铜、镍、钴、钛、钽、氮化钛、氮化钽、硅化镍、硅化钴、碳化钽、氮硅化钽、氮碳化钽、铝化钛、氮化铝钛或其他适合的材料，但本揭露不以此为限。
举例而言，形成栅极堆叠300的方法可包含将毯覆式的栅极介电层形成于如图14的结构上方，形成一或多个功函数导体层于毯覆式的栅极介电层上方；形成填充导体层于功函数导体层上方，其中部分填充导体层过度填充如图14中的栅极沟槽292及294；然后执行化学机械研磨制程以将栅极沟槽292及294外的填充导体层、功函数导体层、与栅极介电层的多余材料移除。
参照图16，多个接触插塞320是穿过层间介电层280而形成且分别接触磊晶特征160及180，因此，接触插塞320可做为源极/漏极接触。由于磊晶特征160及180是由等离子掺杂制程与退火制程的组合所形成的而具有提高的杂质浓度，因此，磊晶特征160及180与多个接触插塞320之间的接触电阻是可提升。接触插塞320的形成可包含由蚀刻制程来蚀刻穿过层间介电层280至磊晶特征160及180以形成接触孔以及由沉积制程将金属沉积于接触孔，以形成接触插塞320，沉积制程例如化学气相沉积制程。
本揭露的部分实施方式可包含至少以下优点。等离子掺杂制程与退火制程的组合有助于使磊晶特征具有足够高的杂质浓度，以降低磊晶特征与接触插塞之间的接触电阻。此外，磊晶制程期间的原位掺杂可被省略，因此，磊晶制程的持续时间是可降低。此外，由于在等离子掺杂制程期间是采用氧化物遮罩而非光阻遮罩，故可避免在最终产品上留下的光阻细屑。
于部分实施方式中，一半导体元件包含一半导体基材、一介电特征以及一磊晶特征，此磊晶特征是位于此半导体基材上，此磊晶特征具有一顶部中央部分及至少一角落部分，此角落部分比此顶部中央部分更靠近此介电特征，且此角落部分的杂质浓度高于此顶部中央部分的杂质浓度。
于部分实施方式中，此半导体元件还包含一栅极堆叠，此栅极堆叠是位于此半导体基材上，其中此介电特征为一栅极间隔物，此栅极间隔物是位于此栅极堆叠及此磊晶特征的此角落部分之间。
于部分实施方式中，此介电特征是在此半导体基材中的一浅沟槽隔离。
于部分实施方式中，此角落部分是至少部分地隆起于此半导体基材。
于部分实施方式中，此磊晶特征是至少部分地嵌入此半导体基材，此磊晶特征的一部分是低于此半导体基材的一顶面，此磊晶特征的此部分的杂质浓度高于此顶部中央部分的杂质浓度。
于部分实施方式中，此角落部分比此顶部中央部分厚。
于部分实施方式中，此角落部分的一部分是低于此顶部中央部分，此角落部分的此部分的杂质浓度高于此顶部中央部分的杂质浓度。
于部分实施方式中，其中此顶部中央部分的杂质实质上与此角落部分的杂质相同。
于部分实施方式中，此顶部中央部分是位于多个此角落部分之间。
于部分实施方式中，此角落部分具有一刻面位于此半导体基材上方。
于部分实施方式中，此刻面延伸入此半导体基材。
于部分实施方式中，一种半导体元件，包含一半导体基材、一介电特征以及一磊晶特征，此磊晶特征是位于此半导体基材上，此磊晶特征具有一中央部分及至少一边缘部分，此边缘部分比此中央部分更靠近此介电特征，且此边缘部分的掺杂深度大于此中央部分的掺杂深度。
于部分实施方式中，多个此边缘部分是位于此中央部分的相对侧上。
于部分实施方式中，此边缘部分延伸入此半导体基材。
于部分实施方式中，此边缘部分是位于此介电特征与此中央部分之间。
于部分实施方式中，一种制造半导体元件的方法，包含在一半导体基材上形成一磊晶特征；形成一掺杂物来源层以覆盖此磊晶特征的一顶面与一侧壁；以及自此掺杂物来源层扩散一掺杂物至此磊晶特征中，其中此掺杂物是经由此磊晶特征的此被覆盖的顶面与此被覆盖的侧壁进入此磊晶特征的。
于部分实施方式中，此掺杂物来源层的形成包含以一等离子辅助制程来形成此掺杂物来源层。
于部分实施方式中，此方法还包含将此掺杂物来源层移除以及在此磊晶特征上形成一接触插塞。
于部分实施方式中，此方法还包含在此磊晶特征的形成之前，先在此半导体基材上形成一栅极间隔物，其中此磊晶特征的形成使得此磊晶特征的此侧壁是形成于此栅极间隔物与此磊晶特征的此顶面之间，其中将此掺杂物扩散后，此侧壁的杂质浓度是高于此磊晶特征的此顶面的一中央区域的杂质浓度。
于部分实施方式中，此方法还包含在此掺杂物来源层的形成之前，先在此半导体基材的一部分覆盖一氧化物遮罩；以及在此掺杂物来源层形成之后，将此氧化物遮罩移除。
以上概述数个实施方式或实施例的特征，使所属领域中具有通常知识者可以从各个方面更加了解本揭露。本技术领域中具有通常知识者应可理解，且可轻易地以本揭露为基础来设计或修饰其他制程及结构，并以此达到相同的目的及/或达到在此介绍的实施方式或例子相同的优点。本技术领域中具有通常知识者也应了解这些相等的结构并未悖离本揭露的揭露精神与范围。在不悖离本揭露的揭露精神与范围的前提下，可对本揭露进行各种改变、置换或修改。

Claims (1)

1.一半导体元件，其特征在于，包含：
一半导体基材；
一介电特征；以及
一磊晶特征，位于该半导体基材上，其中该磊晶特征具有一顶部中央部分及至少一角落部分，该角落部分比该顶部中央部分更靠近该介电特征，且该角落部分的杂质浓度高于该顶部中央部分的杂质浓度。
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