CN108028203A - 垂直jfet及其制造方法 - Google Patents

Abstract

通过使用有限数目的掩模的过程来制造垂直JFET。第一掩模用于同时在有源单元区域和终止区域中形成台面和沟槽。无掩模自对准工艺用于形成硅化物源极接触部和栅极接触部。第二掩膜用于为接触部开设窗口。第三掩模用于将覆盖金属化部图案化。可选的第四掩模用于将钝化部图案化。沟道通过成角度注入被掺杂，并且有源单元区域中的沟槽和台面的宽度可以可选地与终止区域中的沟槽和台面的宽度不同。

Description

垂直JFET及其制造方法

相关申请的交叉引用

本申请要求于2015年7月14日提交的标题为“VERTICAL JFET MADE USING AREDUCED MASK SET”的美国专利申请第14/798,631号的优先权和权益，其全部内容通过引用并入本申请中。

背景技术

由诸如碳化硅(SiC)的材料制成的垂直结型场效应晶体管(JFET)可用于电力电子电路，诸如功率因数校正(PFC)电路、DC-DC转换器、DC-AC逆变器和马达驱动器。垂直SiCJFET的性能可以通过使用边缘终止来改善。

发明内容

垂直JFET由诸如碳化硅(SiC)的半导体材料、通过使用有限数目的掩模的过程制成。第一掩模用于同时在有源单元区域和终止区域中形成台面和沟槽。无掩模自对准工艺用于形成硅化物源极接触部和栅极接触部。第二掩膜用于为接触部开设窗口。第三掩模用于将覆盖金属化部(metallization)图案化。可选的第四掩模用于将钝化部(passivation)图案化。可选地，沟道可以通过一次或更多次成角度的注入(angled implantations)被掺杂，并且有源单元区域中的沟槽和台面的宽度可以与终止区域中的沟槽和台面的宽度不同。

提供本发明内容是为了以简化的形式介绍将在以下具体实施方式中进一步描述的概念选择。本发明内容不旨在标识所要求保护的主题的关键特征或本质特征，也不旨在用于限制所要求保护的主题的范围。此外，所要求保护的主题不限于解决本公开内容的任何部分中提到的任何或全部缺点的限制。

附图说明

通过结合附图以示例方式呈现的以下描述可以获得更详细的理解。附图不必按比例绘制。

图1提供了用于参考的具有平面浮置保护环终止的现有技术垂直JFET的横截面图。

图2示出了具有使用一组四个掩模制成的沟槽保护环终止的垂直JFET的第一说明性实施方式的横截面图。

图3是第一实施方式的JFET的示例性布局的俯视图。

图4是第一实施方式的JFET的终止区域的横截面图。

图5至图11是作为通过各个制造阶段的处于加工中的产品的第一实施方式的JFET的横截面图。

图5是用于制造JFET的起始材料的横截面图。

图6是在使用由第一掩模限定的硬掩模层进行沟槽刻蚀之后的、处于加工中的第一实施方式的JFET的横截面图。

图7是原位地用硬掩模层进行第一掺杂类型的垂直注入和倾斜注入之后的、处于加工中的第一实施方式的JFET的横截面图。

图8是在有源单元区域和终止区域中形成氧化物间隔件和硅化物之后的、处于加工中的第一实施方式的JFET的横截面图。

图9是在进行沟槽填充并且使用第二掩模为源极接触部和栅极接触部开设窗口之后的、处于加工中的第一实施方式的JFET的横截面图。

图10是在沉积顶部金属并且使用第三掩模将其图案化之后的、处于加工中的第一实施方式的JFET的横截面图。

图11是在使用第四掩模形成钝化层之后的完成的JFET的横截面图。

图12是JFET的第二说明性实施方式的横截面图。

图13是JFET的第三说明性实施方式的横截面图。

图14是JFET的第四说明性实施方式的横截面图。

图15是JFET的第五说明性实施方式的横截面图。

图16是JFET的第六说明性实施方式的横截面图。

图17是JFET的第七说明性实施方式的横截面图。

图18是JFET的第八说明性实施方式的横截面图。

具体实施方式

垂直JFET可以由诸如碳化硅(SiC)的半导体材料、通过使用有限数目的掩模的过程以简单过程制成，从而降低成本。第一掩模用于同时在有源单元区域和终止区域中形成台面和沟槽。无掩模自对准工艺用于形成硅化物源极接触部和栅极接触部。第二掩膜用于为接触部开设窗口。第三掩模用于将覆盖金属化部图案化。可选的第四掩模用于将钝化部图案化。可选地，沟道可以通过成角度的注入被掺杂，并且有源单元区域中的沟槽和台面的宽度可以与终止区域中的沟槽和台面的宽度不同。

可以采用附加的掩模来实现多个变型。例如，终止区域中的沟道注入和硅化物形成可以被附加的掩模阻挡，或者可以采用附加的掩模，以在特征在整个晶片之上形成之后从终止区域移除某些特征。

图1是具有平面保护环终止的现有技术SiC垂直沟道JFET的横截面图。在有源区域101中，源极电极113处于顶部，并且漏极电极109处于底部。栅极电极129通过栅极硅化物106连接至掺杂为第一掺杂类型的栅极区域107。栅极硅化物106存在于沟槽的底部处以及栅极电极129下方。尽管图1中未示出从沟槽底部至栅极电极下方的区域的连接，但是栅极硅化物106是电连续的。源极电极113通过源极硅化物103连接至重掺杂为第二掺杂类型的源极区域104。漏极电极109接触重掺杂为第二掺杂类型的漏极区域108。栅极区域107延伸到沟槽的底部和侧壁，并且通过以零度和以倾斜的角度进行第一掺杂类型的注入来形成。沟道区域105掺杂为第二掺杂类型并且通过漂移区域130将源极区域104连接至漏极区域108。在终止区域102中，保护环110重掺杂为第一掺杂类型，并且每个保护环之间的间隙111掺杂为第二掺杂类型。保护环110的电势是浮置的。终止区域102和有源单元区域101的部分通常由层间电介质112和/或钝化层120覆盖。层间电介质112还填充沟槽。

图2是具有使用一组四个掩模制成的沟槽保护环终止的垂直JFET的说明性第一实施方式的横截面图。漏极电极219接触重掺杂为第二掺杂类型的漏极区域218。在漏极区域218上方是漂移区域230。在有源单元区域202和终止区域201两者中都存在沟槽217，并且这些沟槽具有相同的宽度并且同时被刻蚀。沟槽被台面216分开。终止区域201中的台面216的宽度可以等于、小于或大于有源单元区域202中的台面的宽度。

有源单元202中的垂直沟道JFET包含通过对沟槽的底部和侧壁进行第一掺杂类型注入而形成的栅极区域206。栅极区域206延伸至沟槽的侧壁和底部。对栅极区域206进行垂直注入以对沟槽底部进行掺杂，并且还使用倾斜角度对栅极区域206进行注入，以对台面216的侧壁207进行掺杂。同样的注入对在终止区域201和有源区域202两者中的沟槽的底部和侧壁进行掺杂。终止区域201中的台面在顶部具有第二掺杂类型的重掺杂区域212。该区域212与有源单元区域202中的源极区域204同时形成。在有源单元区域202中，源极硅化物接触部203位于台面的顶部。栅极硅化物接触部205位于沟槽的底部。在终止区域201中，在台面顶部上有硅化物211并且在沟槽的底部处有硅化物213。全部硅化物接触部使用自对准工艺同时形成。有源单元区域中的源极硅化物接触部203连接至源极电极208。栅极硅化物接触部205连接至栅极电极209。终止区域中的硅化物接触部211和213是浮置的。沟槽填充有层间电介质240。示出了具有钝化层210的JFET。

图3是诸如第一实施方式的JFET的JFET的示例性布局的俯视图。在有源区域中，台面301彼此平行。在终止区域中，台面307是同心的。在台面301之外，刻蚀诸如Si和SiC的半导体，在有源区域中留下沟槽303，并且在终止区域中留下沟槽308。利用自对准工艺，在台面301的顶部上和有源沟槽303的底部处形成硅化物接触部。自对准工艺使用氧化物间隔件，以确保在台面301顶部处的硅化物不会与沟槽303底部处的硅化物短路。在层间电介质中开设源极接触窗口302，以形成源极硅化物301与源极覆盖金属304之间的接触。在层间电介质中开设栅极接触窗口305，以形成栅极硅化物接触部303与栅极覆盖金属306之间的接触。在终止区域中，在有源区域中的同一自对准的硅化物形成过程期间，台面307和沟槽308与有源区域中的台面和沟槽同时形成，并且可以在台面307的顶部上和沟槽308的底部处形成硅化物接触部。然而，如果在终止区域中形成任何这样的接触部，它们不连接至栅极覆盖金属306或源极覆盖金属。

图4是第一实施方式的JFET的终止区域401的带注释的横截面图。出于本文中的示例的目的，可以假设这是npn JFET，使得第一掺杂类型是p型并且第二掺杂类型是n型。实际上，npn和pnp器件均可以通过本文中描述的过程来制作。随着漏极电压的增加，第二掺杂类型的重掺杂区域403与掺杂为第一类型的台面侧壁404之间的pn结407被反向偏置，而掺杂为第二掺杂类型的台面的中间的区域405和406正在被耗尽。一旦台面完全耗尽，即穿通，则台面中的pn结407上的反向电压停止增加，并且在下一个台面中将支撑另外的电压。结果，每个台面支撑台面的穿通电压。为了使该终止工作，台面的穿通电压需要小于台面中的pn结407的击穿电压，这确定了可以使用的最大台面宽度。可以通过添加越来越多的沟槽-台面对以创建电势阶梯，来增加可以由终止支撑的总电压。注意的是，在终止区域401中，硅化物425和426是浮置的。在图4中还示出了在底部处连接至漏极区域418的漏极接触部419。漏极区域418继而连接至漂移区域430。沟槽填充有层间电介质423，并且器件顶部具有钝化层410。在有源区域402中，栅极硅化物421将栅极电极420连接至栅极区域422。虚线边界408示出了当第一终止台面被完全耗尽并且第二终止台面被部分地耗尽时的耗尽层边缘。

在图5至图11中利用作为处于加工中的产品的JFET的第一说明性实施方式的横截面图示出了本发明的JFET的各种说明性实施方式的基本过程。使用两种掺杂剂类型、n型和p型、制作硅或SiC JFET。本文中，“第一掺杂剂类型”指代JFET的栅极注入类型，并且“第二掺杂剂类型”指代用于源极和漏极的掺杂剂类型。本文中的结构和过程的描述同样地适用于n沟道和p沟道器件。n沟道器件使用用于源极和漏极的n型区域，并且具有p型栅极区域。

图5中所示的起始材料是包含要用于源极接触部的第二掺杂类型的重掺杂顶层502的晶片。顶部重掺杂区域502可以通过外延或通过注入来形成。在其下方是用作沟道区域和漂移区域的掺杂为第二掺杂类型的一个或更多个层501的区域。层501可以通过外延形成。起始晶片的底层是将用于漏极接触部的第二掺杂类型的重掺杂衬底503。

图6示出了在使用第一掩模进行沟槽刻蚀之后所见的处于加工中的JFET的横截面图。为了创建所示出的结构，首先在第二类型的重掺杂区域604的顶部上沉积硬掩模层601。硬掩模层601可以是氧化物、金属或两者。接下来，使用第一掩模将硬掩模层601图案化，并且进行刻蚀。然后，使用硬掩模层601同时刻蚀有源单元区域602和终止区域603两者中的沟槽605。沟槽605延伸到漂移区域611中。在图6中还示出了漏极区域613。

图7示出了在第一掺杂类型的注入之后所见的处于加工中的JFET的横截面图。在不去除硬掩模层703的情况下执行注入。该步骤不需要掩模。第一掺杂类型的垂直注入在有源单元区域701和终止区域702两者中的沟槽706的底部处形成重掺杂区域704。硬掩模层703保护源极区域707不被注入相反掺杂。第一掺杂类型的倾斜注入在沟槽706的侧壁上形成程度较轻的重掺杂区域(less-heavily doped region)705。在注入之后，去除硬掩模703，并且对晶片进行退火以激活注入的掺杂剂。在图7中还示出了漂移区域711和漏极区域713。

图8示出了在自对准硅化物接触部形成之后所见的处于加工中的JFET的横截面图。在不使用任何掩模的情况下，同时在有源区域801和终止区域802中形成硅化物接触部805和807。首先，通过沉积和/或生长氧化物、随后进行毯覆式回蚀刻(blanket etchingback)，来形成沟槽804的侧壁上的氧化物间隔件803。使用主要垂直地进行操作的刻蚀过程，间隔件803仅保留在台面侧。接下来，沉积诸如Ni的欧姆金属，并且使用快速热退火来进行退火，以形成硅化物。因为Ni不与氧化物反应，所以硅化物仅形成在第二掺杂类型区域806和第一掺杂类型区域808的顶部上。然后去除氧化物间隔件803上的未反应的Ni，并且从而在源极硅化物805与栅极硅化物807之间不存在短路路径。在图8中还示出了漂移区域811和漏极区域813。

图9示出在使用第二掩模开设接触窗口之后所见的处于加工中的JFET的横截面图。首先，在晶片上沉积诸如氧化物的层间电介质903，从而填充沟槽。接下来，使用第二掩模将到源极硅化物904和栅极硅化物905的接触窗口图案化。然后，通过刻蚀清除窗口。在有源区域901中，在每个单元中开设源极接触窗口904。在单元外部开设共享的栅极接触窗口905。在终止区域902中，没有开设接触窗口，并且因此全部的硅化物接触部均在层间电介质903之下。在图9中还示出了漂移区域930、漏极区域913、栅极区域920和源极区域921。

图10示出了在使用第三掩模来限定覆盖金属之后所见的处于加工中的JFET的横截面图。沉积诸如金属的导体、使用第三掩模将其图案化，并且对其进行刻蚀，从而留下被层间电介质1020分离的源极电极1003和栅极电极1005。在有源区域1001中，源极电极1003与每个台面顶部上的源极硅化物接触部1004进行接触，并且由此与源极区域1022进行接触。而且，在有源区域1001中，栅极电极1005与栅极硅化物接触部1006进行接触，并且由此与栅极区域1021进行接触。在终止区域1002中，硅化物接触部1030和1031不连接至任何覆盖金属，并且因此其电势是浮置的。在图10中还示出了漂移区域1011、漏极区域1013和终止区域台面顶部1032以及终止区域沟槽侧壁和底部1033，其中，终止区域台面顶部1032以及终止区域沟槽侧壁和底部1033现在由于没有分别连接至源极电极或栅极电极而与有源单元区域1001中的类似形成的结构不同。

图11示出了使用第四掩模形成钝化层之后所见的完成的JFET的横截面图。为了创建这种结构，首先将诸如苯并环丁烯(BCB)的钝化材料沉积在晶片的顶部上。接下来，在有源区域1101中，使用第四掩模将钝化层1103图案化，以开设穿过钝化材料到源极电极覆盖金属1104和栅极电极覆盖金属1105的窗口。在终止区域1102中没有开设穿过钝化层1103的窗口。当然，例如，如果BCB之下的氧化物层足以确保器件的可靠性，则可以完全跳过该钝化步骤。最后，通过诸如晶片减薄、漏极接触部形成和背侧金属化的背侧过程，形成漏极接触部1106以完成JFET过程。在图11中还示出了漏极区域1113、漂移区域1111、源极硅化物1122、源极区域1123、栅极硅化物1141、栅极区域1140、层间电介质1120、终止区域硅化物1135和1132以及终止掺杂区域1133和1136。

图12示出了沟槽终止的JFET的第二实施方式的横截面图。第二实施方式与例如图5至图11所示的第一实施方式类似。然而，这里在图12中，在有源区域1201中，已经通过第二掺杂类型的注入对台面1203的沟道区域的侧壁1204进行掺杂。这样做是为了降低沟道电阻并且实现对阈值电压的更好控制。例如，可以在上面参照图7所讨论的第一掺杂类型的垂直注入和倾斜注入之后进行这样的注入。第二掺杂类型的沟道注入可以在不使用任何掩模的情况下进行，即，在去除硬掩模层703之后进行。结果，如图12中所见，终止区域1202中的台面1205的侧壁1206也通过该注入而被掺杂。终止区域1202中的该掺杂区域1206不影响沟槽保护环终止的功能。可以通过减小终止区域1202中的台面1205的宽度来补偿所添加的电荷。该注入之后是激活退火。在图12中还示出了漏极接触部1219、漏极区域1218、漂移区域1230、源极硅化物1216、源极区域1217、源极电极1208、栅极硅化物1215、栅极区域1203、栅极电极1209、层间电介质1240、钝化部1210、终止区域硅化物1250和1253以及终止掺杂区域1251和1254。

图13是沟槽终止的JFET的第三说明性实施方式的横截面图。第三实施方式与图12中所示的第二实施方式类似，但这里在图13中，在终止区域1302中，沟槽1304的宽度比有源单元区域1301中的沟槽的宽度更窄。使用同一倾斜角度同时对有源单元区域1301和终止区域1302进行第一掺杂类型的倾斜注入。倾斜角度被选择为使得仅在有源单元区域1301中，第一掺杂类型区域的侧壁1307到达第一掺杂类型区域的底部。在终止区域1302中，第一掺杂类型区域的侧壁1305与第一掺杂类型区域1306之间存在间隙。该间隙增加了终止区域1302中的每个台面中可以支撑的电压。在图13中还示出了漏极接触部1319、漏极区域1318、漂移区域1330、源极硅化物1316、源极区域1317、源极电极1328、栅极硅化物1315、栅极区域1316、栅极电极1309、沟道注入区域1344、层间电介质1340、钝化部1310、终止区域硅化物1350和1353以及终止区域台面顶部掺杂区域1324。

图14是沟槽终止的JFET的第四说明性实施方式的横截面图。第四实施方式与图12中所示的第二实施方式类似，但是这里在图14中，终止区域1402中的沟槽1404的宽度比有源单元区域1401中的沟槽的宽度更宽。此外，使用第五掩模来分离用于有源单元区域1401和终止区域1402的第一掺杂类型注入。在参照图7描述的第一掺杂类型的注入之后施加附加的掩模。该掩模阻挡有源单元1401，而在终止区域1402中是敞开的。然后与用于在有源单元区域1401中注入的倾斜角度相比，以更大的倾斜角度进行第一掺杂类型的附加注入。结果，与在有源区域1401中的类似结构1407相比，在侧壁1405上的第一掺杂类型的区域朝着终止区域1402中的台面的中央被更深地注入。这使终止区域1402中的台面1403更易于耗尽并且改善终止。在图14中还示出了漏极接触部1419、漏极区域1418、漂移区域1430、源极硅化物1416、源极区域1417、沟道注入部1444、源极电极1428、栅极硅化物1415、栅极区域1416、栅极电极1409、层间电介质1440、钝化部1410、终止区域硅化物1450和1453以及终止掺杂区域1406、1451和1460。

图15是沟槽终止的JFET的第五说明性实施方式的横截面图。第五实施方式与图12中所示的第二实施方式类似，而这里在图15中，使用第六掩模使得在终止区域1502中将不会形成硅化物。该第六掩模使用于过程的总掩模计数为五：沟槽、Ni阻挡、接触部、金属和钝化。包括栅极硅化物1503和源极硅化物1520的硅化物仅在有源单元区域1501中形成。第六掩模可以通过阻止Ni沉积在终止区域1502中，或者通过在终止区域1502中留下氧化物以使得Ni不能与半导体反应而工作。这将在参照图8所讨论的过程期间发生。在图15中还示出了漏极接触部1519、漏极区域1518、漂移区域1530、源极区域1517、沟道注入部1544、源极电极1528、栅极区域1516、栅极电极1509、层间电介质1540、钝化部1510以及终止掺杂区域1505、1507和1550。

图16是沟槽终止的JFET的第六说明性实施方式的横截面图。第六实施方式与图12中所示的第二实施方式类似，而这里在图16中，使用第七掩模来防止第二类型的沟道注入进入终止区域1602。第二掺杂类型的沟道注入部1603仅在有源单元区域1601中形成。该第七掩模使用于过程的总掩模计数为五：沟槽、沟道注入阻挡、接触部、金属和钝化。在图16中还示出了漏极接触部1619、漏极区域1618、漂移区域1630、源极区域1617、源极硅化物1616、源极电极1608、栅极区域1660、栅极硅化物1603、栅极电极1609、层间电介质1640、钝化部1610、以及终止硅化物1611和1613及终止掺杂区域1612和1614。

图17是沟槽终止的JFET的第七说明性实施方式的横截面图。这里在图17中，使用第七掩模来防止第二掺杂类型的沟道注入进入终止区域1702中。第七掩模还用于防止终止区域中的氧化物间隔件的生长以及栅极和源极硅化物的形成。一种简单的方法是在第一掺杂类型的栅极注入之后沉积氧化物层，然后在执行进一步的沟道注入和硅化物形成步骤之前将氧化物层图案化，以仅敞开有源区域1701。因此，沟道注入仅在有源单元1701中形成第二掺杂类型区域1703，并且仅在有源单元1701中形成栅极硅化物1704和源极硅化物1720。该第七掩模使用于过程的总掩模计数为五：沟槽、沟道注入和硅化物阻挡、接触部、金属以及钝化。在图17中还示出了漏极接触部1719、漏极区域1718、漂移区域1730、源极区域1717、源极电极1708、栅极区域1721、栅极电极1709、沟道注入部1703、层间电介质1740、钝化部1710以及终止掺杂区域1750和1751。

图18是沟槽终止的JFET的第八说明性实施方式的横截面图。第八实施方式与图15中所示的第五实施方式类似。这里在图18中，使用第八掩模来阻止用于在有源区域1801中形成源极区域1804的重掺杂的晶片顶层在终止区域1802中形成。在图5中，起始晶片被示出为具有将成为源极区域的第二掺杂类型的层502。例如，层502可以通过外延或注入来创建。图18中所示的JFET可以通过如下操作来创建：通过使用这样的起始晶片，通过使用第八掩模来控制对终止区域1802中的第二掺杂类型的顶部重掺杂区域的刻蚀移除，仅在有源区域1801中留下第二类型的顶部重掺杂区域。该第八掩模使用于过程的总掩模计数为五：源极图案化、沟槽、接触部、金属和钝化。

可替选地，图18中所示的JFET可以通过如下操作来创建：通过使用不具有第二掺杂类型的顶部重掺杂区域的这样的起始晶片，并且然后使用第八掩模来控制对有源区域终止区域1802中的第二掺杂的顶部重掺杂区域的注入，仅在有源区域中留下第二类型的顶部重掺杂区域。作为另外的替选方式，可以使用第八掩模来在形成台面之后控制对终止区域1802中的源极区域的选择性去除。在图18中还示出了漏极接触部1819、漏极区域1818、漂移区域1830、源极电极1808、源极硅化物1803、栅极区域1820、栅极硅化物1805、栅极电极1809、层间电介质1811、钝化部1810、沟道掺杂部1821以及终止掺杂区域1825和1824。

在描述如附图所示出的本公开内容的主题的实施方式中，为了清楚起见而采用了特定的术语。然而，所要求保护的主题不旨在被限制于如此选择的特定术语，并且应当理解的是，每个具体元素包括以类似方式操作以实现类似目的的全部技术等同物。

本书面描述使用示例来公开本发明，包括最优模式，并且还使得本领域的任何技术人员能够实践本发明，包括制作和使用任何装置或系统以及执行任何结合的方法。本发明的可专利范围由权利要求书限定，并且可以包括本领域技术人员想到的其他示例。如果这样的其他示例具有不与权利要求书的字面语言不同的结构元素，或者如果它们包括与权利要求书的字面语言无实质区别的等同结构元素，则这样的其他示例意图在权利要求书的范围内。

Claims (18)

1.一种垂直SiC JFET，包括：

SiC衬底，所述SiC衬底具有顶部、底部、第一掺杂类型的区域和第二掺杂类型的区域，其中，所述衬底的本体被掺杂为所述第二掺杂类型；

终止区域，包括在所述SiC衬底的顶部上的沟槽和台面；

在所述终止区域中的台面的顶部上和沟槽的底部上的浮置终止硅化物接触部；

有源单元区域，包括在所述SiC衬底的顶部上的沟槽和台面；

在所述有源单元区域中的台面的顶部上的所述第二掺杂类型的重掺杂源极区域；

在所述源极区域的顶部上的源极硅化物接触部；

在所述有源单元区域中的沟槽的侧面和底部上的所述第一掺杂类型的栅极区域；以及

在所述有源单元区域中的沟槽的底部处的栅极硅化物接触部。

2.根据权利要求1所述的垂直SiC JFET，还包括在所述终止区域中的沟槽的侧面和底部上的所述第一掺杂类型的区域。

3.根据权利要求2所述的垂直SiC JFET，还包括在所述终止区域中的沟槽的侧面和底部上的所述第一掺杂类型的区域之间的间隙。

4.根据权利要求2所述的垂直SiC JFET，还包括：在所述终止区域的沟槽中、且在台面的中央与该沟槽的侧面上的所述第一掺杂类型的区域之间的比所述衬底的本体更重掺杂的所述第二掺杂类型的掺杂区域。

5.根据权利要求1所述的垂直SiC JFET，其中，所述终止区域中的沟槽具有与所述有源单元区域中的沟槽的宽度不同的宽度。

6.根据权利要求11所述的垂直SiC JFET，其中，所述终止区域中的台面具有与所述有源单元区域中的台面的宽度不同的宽度。

7.一种用于创建具有第一掺杂类型的区域和第二掺杂类型的区域的垂直SiC JFET的方法，包括：

a.开始于所述第二掺杂类型的SiC晶片，所述晶片包括中间漂移区域和底部漏极连接区域；

b.向所述晶片添加要用作源极区域的所述第二掺杂类型的顶层；

c.使用第一掩模以将图案化的硬掩模层施加到所述晶片的顶部；

d.在要用作有源器件区域的区域中和要用作终止区域的区域中刻蚀沟槽；

e.利用所述第二掺杂类型通过垂直注入来对沟槽底部进行注入，并且利用所述第二掺杂类型通过成角度注入来对沟槽侧面进行注入；

f.通过经由生长和/或沉积创建氧化物、随后进行回蚀刻来在沟槽壁上创建氧化物间隔件；

g.通过沉积欧姆金属，加热以在所沉积的金属与SiC相接触处形成硅化物，并且刻蚀掉未反应的金属，来创建栅极接触部和源极接触部；

h.通过氧化物沉积来创建层间电介质，并且使用第二掩模以在所述层间电介质中创建窗口以到达栅极接触部和源极接触部；

i.通过沉积来创建顶部金属化部，并且使用第三掩模进行图案化；以及

j.通过背侧过程来创建背侧漏极接触部。

8.根据权利要求7所述的方法，还包括：

在创建所述顶部金属化部之后，通过沉积钝化材料来在所述晶片的顶部上创建钝化层，并且使用第四掩模为所述顶部金属化部开设窗口。

9.根据权利要求7所述的方法，还包括：

在刻蚀所述沟槽之后，利用所述第一掺杂类型、通过第一次成角度注入来对沟槽侧面进行注入。

10.根据权利要求9所述的方法，其中：

所述第一掩模在所述终止区域中提供比在所述有源器件区域中的沟槽更窄的沟槽。

11.根据权利要求9所述的方法，其中：

所述第一掩模在所述终止区域中提供比在所述有源器件区域中的沟槽更宽的沟槽。

12.根据权利要求11所述的方法，还包括：

在利用所述第一掺杂类型、通过所述第一次成角度注入来对沟槽侧面进行注入之后，在利用所述第一掺杂类型、通过第二次成角度注入来对所述终止区域中的沟槽侧面进行注入时，使用第五掩模以阻挡对所述有源单元区域的注入。

13.根据权利要求12所述的方法，其中：

所述第二次成角度注入以与所述第一次成角度注入的角度不同的角度进行。

14.根据权利要求9所述的方法，还包括：

当创建氧化物间隔件时，在所述创建氧化物与所述回蚀刻之间，使用第六掩模以防止对所述终止区域中的氧化物进行回蚀刻。

15.根据权利要求9所述的方法，还包括：

当创建栅极接触部和源极接触部时，在沉积欧姆金属之前，使用第六掩模以防止在所述终止区域中沉积所述欧姆金属。

16.根据权利要求9所述的方法，还包括：

在刻蚀沟槽之后，使用第七掩模以防止在所述垂直注入和所述成角度注入期间，所述第二类型的掺杂进入沟槽。

17.根据权利要求9所述的方法，还包括：

在刻蚀所述沟槽之后，使用第七掩模以阻挡利用所述第二掺杂类型对所述终止区域的沟槽底部或侧壁进行注入；

然后利用所述第二掺杂类型对有源区域沟槽侧面进行注入，创建氧化物间隔件，并且创建栅极接触部和源极接触部。

18.根据权利要求9所述的方法，还包括：

使用第八掩模以使要用作源极区域的所述第二掺杂类型的顶层图案化，使得仅在所述有源单元区域中发现所述第二掺杂类型的顶层。