CN107818974A - 具有伪连接件的半导体封装件及其形成方法 - Google Patents

Abstract

本发明的实施例提供的一种实施例封装件包括第一封装件。第一封装件包括第一集成电路管芯，围绕第一集成电路管芯的密封剂，以及位于密封剂和第一集成电路管芯上方的再分布层。该封装件还包括通过多个功能连接件接合至第一封装件的第二封装件。功能连接件和再分布层将第二封装件的第二集成电路管芯电连接至第一集成电路管芯。该封装件还包括设置在第一封装件和第二封装件之间的多个伪连接件。多个伪连接件中的每个伪连接件的朝向第一封装件的一端与第一封装件物理地分离。本发明的实施例还提供了一种形成封装件的方法。

Description

具有伪连接件的半导体封装件及其形成方法

技术领域

本发明的实施例总体涉及半导体领域，更具体地，涉及半导体封装件及其形成方法。

背景技术

由于各种电子组件(例如，晶体管、二极管、电阻器、电容器等)的集成密度的不断提高，半导体产业经历了快速增长。在大多数情况下，集成密度的改进是由最小特征尺寸的反复减小引起的，这允许将更多的组件集成到给定区域中。随着对缩小的电子器件的需求的增长，已经出现了对更小和更具创造性的半导体管芯封装技术的需求。这种封装系统的实例是叠层封装(PoP)技术。在PoP器件中，在底部半导体封装件的顶部上堆叠顶部半导体封装件以提供高水平的集成和组件密度。PoP技术通常使得能够在印刷电路板(PCB)上产生具有增强的功能和小占用面积的半导体器件。

发明内容

根据本发明的一个方面，提供了一种封装件，包括：第一封装件，包括：第一集成电路管芯；密封剂，围绕在所述集成电路管芯周围；和再分布层，位于所述密封剂和所述第一集成电路管芯上方；第二封装件，通过多个功能连接件接合至所述第一封装件，其中，所述功能连接件和所述再分布层将所述第二封装件的第二集成电路管芯电连接至所述第一集成电路管芯；以及多个伪连接件，设置在所述第一封装件和所述第二封装件之间，其中，所述多个伪连接件的每个伪连接件的朝向所述第一封装件的一端与所述第一封装件物理地分离。

根据本发明的另一个方面，提供了一种封装件，包括：第一封装组件，包括：第一半导体管芯，密封在密封剂中；导电通孔，延伸穿过所述密封剂；和再分布层，电连接至所述第一半导体管芯和所述导电通孔；第二封装组件，通过设置在所述第二封装组件的底面上的第一多个连接件物理地接合至所述第一封装组件；第二多个连接件，设置在所述第二封装组件的底面上，其中，所述第二多个连接件与所述第一半导体管芯电隔离；并且，所述第一多个连接件和所述第二多个连接件具有不同的尺寸。

根据本发明的又一个方面，提供了一种方法，包括：用密封剂密封第一集成电路管芯；形成电连接至所述第一集成电路管芯的再分布层(RDL)；使用多个功能连接件将衬底接合至所述再分布层，其中，所述多个功能连接件将第二集成电路管芯电连接至所述第一集成电路管芯，并且，在所述衬底的相对两侧上设置所述第一集成电路管芯和所述第二集成电路管芯；在所述衬底与所述再分布层之间设置多个伪连接件，其中，所述多个功能连接件在所述多个伪连接件之下延伸，并且，在自顶向下的视图中，所述多个功能连接件至少部分地环绕所述多个伪连接件；以及在所述衬底和所述再分布层之间分配底部填充物。

附图说明

当结合附图进行阅读时，从以下详细描述可最佳地理解本发明的各个方面。应该注意，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增大或减小。

图1、图2、图3、图4、图5、图6、图7、图8、图9、图10、图11、图12、图13、图14、图15、图16、图17、图18、图19、图20、图21A和图21B示出根据一些实施例的在用于形成第一封装件结构和用于将其他封装结构附接至第一封装件的工艺期间的中间步骤的截面图。

图22、图23A、图23B、图23C、图23D、图24A、图24B、图24C、图24D、图24E、图24F、图24G、图24H、图24I和图25示出根据一些实施例的连接件配置的自顶向下的视图。

图26示出根据一些实施例的用于分配底部填充物的工艺期间的中间步骤的截面图。

图27A、图27B、图27C、图28A、图28B和图28C示出根据一些实施例的在模拟测试期间底部填充物波前(wave front)的自顶向下的视图。

图29示出根据一些实施例的在用于将其他封装结构附接至第一封装件的工艺期间的中间步骤的截面图。

图30示出根据一些实施例的半导体封装件的截面图。

图31A、图31B和图31C示出根据一些实施例的伪连接件的立体图。

具体实施方式

以下公开内容提供了许多用于实现所提供主题的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件以直接接触的方式形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。

而且，为了便于描述，在此可以使用诸如“在…下方”、“在…之下”、“下部”、“在…之上”、“上部”等空间相对术语以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，并且在此使用的空间相对描述符可以同样地作出相应的解释。

本文所讨论的实施例可以在特定的上下文中讨论，即具有设置在第一封装组件和第二封装组件之间的伪连接件的封装结构(例如，叠层封装(PoP)结构))。在一些实施例中，第二封装组件是存储器封装件(例如，具有一个或多个动态随机存取存储器(DRAM)管芯))，其中，该存储器封装件使用功能连接件物理地且电连接至第一封装组件(例如，具有逻辑管芯和再分布结构的集成扇出(InFO)封装件)。伪连接件可以与第一封装组件的功能电路(例如，逻辑管芯和再分布结构)物理地和/或电断开。在一些实施例中，伪连接件还可以与第二封装组件的功能电路电断开。

在自顶向下的视图中，功能连接件可以设置在第一封装组件和第二封装组件的周边。在自顶向下的视图中，伪连接件可以设置在第一封装组件和第二封装组件的中心区域处。在一些实施例中，在自顶向下的视图中，功能连接件可以环绕伪连接件。在将第一封装组件和第二封装组件接合在一起之后，可以在第一封装组件和第二封装组件之间以及在功能连接件和伪连接件周围分配底部填充物。已经观察到，通过在各个实施例封装件中包括伪连接件，底部填充物的波前在分配期间可以变平坦。变平的波前可以减少第一封装组件和第二封装组件之间的底部填充物中的缺陷(例如，空隙的存在和/或尺寸)。与没有伪连接件的实施例相比，可以减少底部填充物缺陷(例如，空隙)，这可能导致在可靠性测试之前和之后的更高的产量和更少的制造缺陷。例如，较大的空隙或较大量的空隙在可靠性测试之后可能导致爆米花响效应(pop-corning effect)，这可能导致封装件故障。通过包括伪连接件，可以在数量上和尺寸上减少这种空隙。

此外，本发明的教导可应用于包括接合两个封装组件的功能连接件的任何封装件结构。其他实施例预期了其他应用，诸如在阅读本发明后，对本领域技术人员显而易见的不同的封装件类型或者不同的配置。应该注意，本文讨论的实施例不必示出可能存在于结构中的每一个组件或部件。例如，可从附图中省略多个部件，诸如当讨论一个组件可能足以表达实施例的各个方面时。此外，本文中讨论的方法实施例可能讨论为以特定顺序实施；然而，可以以任何逻辑顺序实施其他方法实施例。

图1至图20示出根据一些实施例的在用于形成第一封装组件的工艺期间的中间步骤的截面图。图1示出载体衬底100和形成在载体衬底100上的释放层102。示出分别用于形成第一封装件和第二封装件的第一封装件区域600和第二封装件区域602。

载体衬底100可以是玻璃载体衬底、陶瓷载体衬底等。载体衬底100可以是晶圆，从而使得可以在载体衬底100上同时形成多个封装件。释放层102可以由聚合物基材料形成，释放层可以与载体衬底100一起从在后续步骤中将要形成的上面的结构处去除。在一些实施例中，释放层102是诸如光热转换(LTHC)释放涂层的环氧树脂基热释放材料，该材料在加热时失去其粘性。在其他实施例中，释放层102可以是紫外线(UV)胶，其在暴露于UV光时失去其粘性。释放层102可以以液体形式进行分配并且被固化，可以是层压在载体衬底100上的层压膜，或者可以是类似物。释放层102的顶面可以是水平的并且可以具有高度的共面性。

在图2中，形成介电层104和金属化图案106(有时称为再分布层106或再分布线106)。如图2所示，在释放层102上形成介电层104。介电层104的底面可以与释放层102的顶面接触。在一些实施例中，介电层104由诸如聚苯并恶唑(PBO)、聚酰亚胺、苯并环丁烯(BCB)等聚合物形成。在其他的实施例中，介电层104由以下形成：诸如氮化硅的氮化物；诸如氧化硅、磷硅酸盐玻璃(PSG)、硼硅酸盐玻璃(BSG)、硼掺杂的磷硅酸盐玻璃(BPSG)等氧化物等。可以通过诸如旋涂、化学汽相沉积(CVD)、层压等或它们的组合的任何可接受的沉积工艺来形成介电层104。

在介电层104上形成金属化图案106。作为实例，为了形成金属化图案106，在介电层104上方形成晶种层(未示出)。在一些实施例中，晶种层是金属层，其中，该金属层可以是单层或包括由不同材料形成的多个子层的复合层。在一些实施例中，晶种层包括钛层和位于钛层上方的铜层。例如，可以使用PVD等形成晶种层。然后在晶种层上形成并图案化光刻胶。光刻胶可以通过旋涂等形成并且可以暴露于光以用于图案化。光刻胶的图案对应于金属化图案106。图案化形成了穿过光刻胶的开口以暴露晶种层。在光刻胶的开口中且在晶种层的暴露部分上形成导电材料。可以通过诸如电镀或化学镀等的镀法来形成导电材料。导电材料可以包括如铜、钛、钨、铝等的金属。然后，去除光刻胶以及晶种层中其上未形成导电材料的部分。可通过诸如使用氧等离子体等的可接受的灰化或剥离工艺去除光刻胶。一旦去除光刻胶，诸如通过使用可接受的蚀刻工艺(诸如通过湿蚀刻或干蚀刻)去除晶种层的暴露部分。晶种层的剩余部分和导电材料形成金属化图案106。

在图3中，在金属化图案106和介电层104上形成介电层108。在一些实施例中，介电层108由聚合物形成，其中，该聚合物是可使用光刻掩模图案化的诸如PBO、聚酰亚胺、BCB等的光敏材料。在其他实施例中，介电层108由以下形成：诸如氮化硅的氮化物；诸如氧化硅、PSG、BSG、BPSG的氧化物等。可通过旋涂、层压、CVD等或它们的组合形成介电层108。然后，图案化介电层108以形成开口从而暴露金属化图案106的部分。当介电层为光敏材料时，诸如通过将介电层108暴露于光的可接受的工艺实施图案化，或者例如，通过使用各向异性蚀刻的蚀刻实施图案化。

介电层104和108以及金属化图案106可以称为背侧再分布结构110。如图所示，背侧再分布结构110包括两个介电层104和108以及一个金属化图案106。在其他实施例中，背侧再分布结构110可以包括任何数量的介电层、金属化图案和通孔。通过重复用于形成金属化图案106和介电层108的工艺，可以在背侧再分布结构110中形成一个或多个额外的金属化图案和介电层。可以在形成金属化图案的期间通过在下面的介电层的开口中形成金属化图案的晶种层和导电材料来形成通孔。通孔可以因此互连且电连接各个金属化图案。

还在图3中，形成贯通孔112。作为实例，为了形成贯通孔112，如图所示，在例如介电层108和金属化图案106的暴露部分的背侧再分布结构110上方形成晶种层。在一些实施例中，晶种层是金属层，其中，该金属层可以是单层或包括由不同材料形成的多个子层的复合层。在一些实施例中，晶种层包括钛层和位于钛层上方的铜层。例如，可以使用PVD等形成晶种层。在晶种层上形成并图案化光刻胶。光刻胶可以通过旋涂等形成并且可以暴露于光以用于图案化。光刻胶的图案对应于贯通孔。图案化形成了穿过光刻胶的开口以暴露晶种层。在光刻胶的开口中且在晶种层的暴露的部分上形成导电材料。可以通过诸如电镀或化学镀等的镀法来形成导电材料。导电材料可以包括如铜、钛、钨、铝等的金属。去除光刻胶以及晶种层中其上未形成导电材料的部分。可通过诸如使用氧等离子体等的可接受的灰化或剥离工艺去除光刻胶。一旦去除光刻胶，诸如通过使用可接受的蚀刻工艺(诸如通过湿蚀刻或干蚀刻)去除晶种层的暴露部分。晶种层的剩余部分和导电材料形成贯通孔112。

在图4中，通过粘合剂116将集成电路管芯114粘附至介电层108。如图4所示，在第一封装件区域600和第二封装件区域602的每个中粘附两个集成电路管芯114，并且在其他实施例中，可以在每个区域中粘附多个或少个集成电路管芯114。例如，在实施例中，可以仅在每个区域中粘附一个集成电路管芯114。集成电路管芯114可以是逻辑管芯(例如，中央处理单元、微控制器等)、存储器管芯(例如，动态随机存取存储器(DRAM)管芯、静态随机存取存储器(SRAM)管芯等)、电源管理管芯(例如，电源管理集成电路(PMIC)管芯)、射频(RF)管芯、传感器管芯、微机电系统(MEMS)管芯、信号处理管芯(例如，数字信号处理(DSP)管芯)、前端管芯(例如，模拟前端(AFE)管芯)等，或它们的组合。此外，在一些实施例中，集成电路管芯114可以具有不同的尺寸(例如，不同的高度和/或表面积)，而在其他实施例中，集成电路管芯114可以具有相同的尺寸(例如，相同的高度和/或表面积)。

在集成电路管芯114粘附至介电层108之前，可以根据可接受的制造工艺来处理集成电路管芯114以在集成电路管芯114中形成集成电路。例如，集成电路管芯114均包括诸如掺杂或未掺杂的硅的半导体衬底118或绝缘体上半导体(SOI)衬底的有源层。半导体衬底可以包括：诸如锗的其他半导体材料；包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和/或锑化铟的化合物半导体；包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP和/或GaInAsP的合金半导体；或它们的组合。还可以使用诸如多层或渐变衬底的其他衬底。诸如晶体管、二极管、电容器、电阻器等的器件可以形成在半导体衬底118中和/或上并且可以通过互连结构120互连以形成集成电路，其中，该互连结构120通过例如半导体衬底118上的一个或多个介电层中的金属化图案来形成。

集成电路管芯114还包括诸如铝焊盘的焊盘122，制造至该焊盘的外部连接。焊盘122位于可以被称为集成电路管芯114的相应有源侧上。钝化膜124位于集成电路管芯114上并且位于焊盘122的部分上。开口穿过钝化膜124至焊盘122。诸如导电柱(例如，包括诸如铜的金属)的管芯连接件126位于穿过钝化膜124的开口中并且机械地且电连接至相应的焊盘122。例如，可以通过镀法等形成管芯连接件126。管芯连接件126电连接集成电路管芯114的相应的集成电路。

介电材料128位于集成电路管芯114的有源侧上，诸如位于钝化膜124和管芯连接件126上。介电材料128横向密封管芯连接件126，并且介电材料128在横向上与相应的集成电路管芯114共末端。介电材料128可以是诸如PBO、聚酰亚胺、BCB等的聚合物；诸如氮化硅等的氮化物；诸如氧化硅、PSG、BSG、BPSG等的氧化物；或它们的组合，并且可以例如通过旋涂、层压、CVD等形成。

粘合剂116位于集成电路管芯114的背侧上并且将集成电路管芯114粘附至诸如示出的介电层108的背侧再分布结构110。粘合剂116可以是任何合适的粘合剂、环氧树脂、管芯附接膜(DAF)等。粘合剂116可以施加至集成电路管芯114的背面，诸如相应的半导体晶圆的背侧或可以施加在载体衬底100的表面上方。可以通过诸如锯切或切割来分割集成电路管芯114，并且使用例如贴片工具通过粘合剂116来将集成电路管芯114粘附至介电层108。

在图5中，在各个组件上形成密封剂130。密封剂130可以是模塑料、环氧树脂等，并且可以通过压缩模塑、传递模塑等来施加。在固化之后，密封剂130可以经受研磨工艺以暴露贯通孔112和管芯连接件126。在研磨工艺之后，贯通孔112、管芯连接件126和密封剂130的顶面可以共面。在一些实施例中，例如，如果贯通孔112和管芯连接件126已经暴露，则可以省略研磨。

在图6至图15和图19中，形成前侧再分布结构160。如图19所示，前侧再分布结构160包括介电层132、140、148和156以及金属化图案138、146和154(有时称为再分布层138、146和154或再分布线138、146和154)。

在图6中，在密封剂130、贯通孔112和管芯连接件126上沉积介电层132。在一些实施例中，介电层132由聚合物形成，其中，该聚合物是使用光刻掩模来图案化的诸如PBO、聚酰亚胺、BCB等的光敏材料。在其他实施例中，介电层132由诸如氮化硅的氮化物；诸如氧化硅、PSG、BSG、BPSG的氧化物等形成。可通过旋涂、层压、CVD等或它们的组合形成介电层132。

在图7中，然后图案化介电层132。图案化形成开口以暴露贯通孔112和管芯连接件126的部分。图案化可以通过可接受的工艺实施，诸如当介电层为光敏材料时，通过将介电层132暴露于光，或者例如通过使用各向异性蚀刻的蚀刻。如果介电层132是光敏材料，则可以在曝光之后显影介电层132。

在图8中，在介电层132上形成具有通孔的金属化图案138。作为实例，为了形成金属化图案138，在介电层132上方并且在穿过介电层132的开口中形成晶种层(未示出)。在一些实施例中，晶种层是金属层，其中，该金属层可以是单层或包括由不同材料形成的多个子层的复合层。在一些实施例中，晶种层包括钛层和位于钛层上方的铜层。例如，可以使用PVD等形成晶种层。然后在晶种层上形成并图案化光刻胶。光刻胶可以通过旋涂等形成并且可以暴露于光从而用于图案化。光刻胶的图案对应于金属化图案138。图案化形成了穿过光刻胶的开口以暴露晶种层。在光刻胶的开口中且在晶种层的暴露部分上形成导电材料。可以通过诸如电镀或化学镀等的镀法来形成导电材料。导电材料可以包括如铜、钛、钨、铝等金属。然后，去除光刻胶以及晶种层中其上未形成导电材料的部分。可通过诸如使用氧等离子体等的可接受的灰化或剥离工艺去除光刻胶。一旦去除光刻胶，诸如通过使用可接受的蚀刻工艺(诸如通过湿蚀刻或干蚀刻)去除晶种层的暴露部分。晶种层的剩余部分和导电材料形成金属化图案138和通孔。在穿过介电层132的开口中形成至例如贯通孔112和/或管芯连接件126的通孔。

在图9中，在金属化图案138和介电层132上沉积介电层140。在一些实施例中，介电层140由聚合物形成，其中，该聚合物是使用光刻掩模图案化的诸如PBO、聚酰亚胺、BCB等的光敏材料。在其他实施例中，介电层140由以下形成：诸如氮化硅的氮化物；诸如氧化硅、PSG、BSG、BPSG的氧化物等。可通过旋涂、层压、CVD等或它们的组合形成介电层140。

在图10中，然后图案化介电层140。图案化形成开口以暴露金属化图案138的部分。图案化可通过可接受的工艺实施，诸如当介电层为光敏材料时，通过诸如将介电层140暴露于光，或者例如通过使用各向异性蚀刻的蚀刻。如果介电层140是光敏材料，则可以在曝光之后显影介电层140。

在图11中，在介电层140上形成具有通孔的金属化图案146。作为实例，为了形成金属化图案146，在介电层140上方且在穿过介电层140的开口中形成晶种层(未示出)。在一些实施例中，晶种层是金属层，其中，该金属层可以是单层或包括由不同材料形成的多个子层的复合层。在一些实施例中，晶种层包括钛层和位于钛层上方的铜层。例如，可以使用PVD等形成晶种层。然后在晶种层上形成并图案化光刻胶。光刻胶可以通过旋涂等形成并且可以暴露于光从而用于图案化。光刻胶的图案对应于金属化图案146。图案化形成了穿过光刻胶的开口以暴露晶种层。在光刻胶的开口中且在晶种层的暴露部分上形成导电材料。可以通过诸如电镀或化学镀等的镀法来形成导电材料。导电材料可以包括如铜、钛、钨、铝等的金属。然后，去除光刻胶以及晶种层的其上未形成导电材料的部分。可通过诸如使用氧等离子体等的可接受的灰化或剥离工艺去除光刻胶。一旦去除光刻胶，诸如通过使用可接受的蚀刻工艺(诸如通过湿蚀刻或干蚀刻)去除晶种层的暴露部分。晶种层的剩余部分和导电材料形成金属化图案146和通孔。在穿过介电层140的开口中形成至例如金属化图案138的部分的通孔。

在图12中，在金属化图案146和介电层140上沉积介电层148。在一些实施例中，介电层148由聚合物形成，其中，该聚合物是使用光刻掩模图案化的诸如PBO、聚酰亚胺、BCB等的光敏材料。在其他实施例中，介电层148由以下形成：诸如氮化硅的氮化物；诸如氧化硅、PSG、BSG、BPSG的氧化物。可通过旋涂、层压、CVD等或它们的组合来形成介电层148。

在图13中，然后图案化介电层148。图案化形成开口以暴露金属化图案146的部分。图案化可以通过可接受的工艺实施，当介电层为光敏材料时，诸如通过将介电层148暴露于光，或者例如通过使用各向异性蚀刻的蚀刻实施图案化。如果介电层148是光敏材料，则可以在曝光之后显影介电层148。

在图14中，在介电层148上形成具有通孔的金属化图案154。作为实例，为了形成金属化图案154，在介电层148上方且在穿过介电层148的开口中形成晶种层(未示出)。在一些实施例中，晶种层是金属层，其中，该金属层可以是单层或包括由不同材料形成的多个子层的复合层。在一些实施例中，晶种层包括钛层和位于钛层上方的铜层。例如，可以使用PVD等形成晶种层。然后在晶种层上形成并图案化光刻胶。光刻胶可以通过旋涂等形成并且可以暴露于光从而用于图案化。光刻胶的图案对应于金属化图案154。图案化形成了穿过光刻胶的开口以暴露晶种层。在光刻胶的开口中且在晶种层的暴露部分上形成导电材料。可以通过诸如电镀或化学镀等的镀法来形成导电材料。导电材料可以包括如铜、钛、钨、铝等的金属。然后，去除光刻胶以及晶种层中其上未形成导电材料的部分。可通过诸如使用氧等离子体等的可接受的灰化或剥离工艺去除光刻胶。一旦去除光刻胶，诸如通过使用可接受的蚀刻工艺(诸如通过湿蚀刻或干蚀刻)去除晶种层的暴露部分。晶种层的剩余部分和导电材料形成金属化图案154和通孔。在穿过介电层148的开口中形成至例如金属化图案146的部分的通孔。

在图15中，在金属化图案154和介电层148上沉积介电层156。在一些实施例中，介电层156由聚合物形成，其中，该聚合物是使用光刻掩模图案化的诸如PBO、聚酰亚胺、BCB等的光敏材料。在其他实施例中，介电层156由以下形成：诸如氮化硅的氮化物；诸如氧化硅、PSG、BSG、BPSG的氧化物等。可通过旋涂、层压、CVD等或它们的组合形成介电层156。

在图16中，然后图案化介电层156。图案化形成开口以暴露金属化图案154的部分。图案化可通过可接受的工艺实施，诸如当介电层为光敏材料时，通过将介电层156暴露于光，或者例如通过使用各向异性蚀刻的蚀刻。如果介电层156是光敏材料，则可以在曝光之后显影介电层156。

作为实例示出前侧再分布结构160。可以在前侧再分布结构160中形成更多或更少的介电层和金属化图案。如果要形成更少的介电层和金属化图案，则可以省略以上讨论的步骤和工艺。如果要形成更多的介电层和金属化图案，则可以重复以上讨论的步骤和工艺。本领域普通技术人员将容易理解可以省略或重复哪些步骤和工艺。

在图17中，在前侧再分布结构160的外侧上形成焊盘162。焊盘162用于连接至导电连接件166(参见图21A)，并且可以称为凸块下金属(UBM)162。在所示实施例中，焊盘162形成为穿过通过介电层156的开口直至金属化图案154。作为实例，为了形成焊盘162，在介电层156上方形成晶种层(未示出)。在一些实施例中，晶种层是金属层，其中，该金属层可以是单层或包括由不同材料形成的多个子层的复合层。在一些实施例中，晶种层包括钛层和位于钛层上方的铜层。例如，可以使用PVD等形成晶种层。然后在晶种层上形成并图案化光刻胶。光刻胶可以通过旋涂等形成并且可以暴露于光从而用于图案化。光刻胶的图案对应于焊盘162。图案化形成了穿过光刻胶的开口以暴露晶种层。在光刻胶的开口中且在晶种层的暴露部分上形成导电材料。可以通过诸如电镀或化学镀等的镀法来形成导电材料。导电材料可以包括如铜、钛、钨、铝等的金属。然后，去除光刻胶以及晶种层中其上未形成导电材料的部分。可通过诸如使用氧等离子体等的可接受的灰化或剥离工艺去除光刻胶。一旦去除光刻胶，诸如通过使用可接受的蚀刻工艺(诸如通过湿蚀刻或干蚀刻)去除晶种层的暴露部分。晶种层的剩余部分和导电材料形成焊盘162。在不同地形成焊盘162的实施例中，可以使用更多的光刻胶和图案化步骤。

在图18中，在UBM 162上形成导电连接件166。导电连接件166可以是BGA连接件、焊球、金属柱、可控坍塌芯片连接(C4)凸块、微凸块、化学镀镍钯浸金技术(ENEPIG)形成的凸块等。导电连接件166可以包括诸如焊料、铜、铝、金、镍、银、钯、锡等或它们的组合的导电材料。在一些实施例中，通过首先由诸如蒸发、电镀、印刷、焊料转移、球放置等通常使用的方法形成焊料层来形成导电连接件166。一旦已经在结构上形成焊料层，就可以实施回流，以将材料成形为期望的凸块形状。在另一实施例中，导电连接件166是通过溅射、印刷、电镀、化学镀、CVD等形成的金属柱(诸如铜柱)。金属柱可以不含焊料并且具有大致垂直的侧壁。在一些实施例中，在金属柱连接件166的顶部上形成金属覆盖层(未示出)。金属覆盖层可以包括通过镀工艺形成的镍、锡、锡-铅、金、银、钯、铟、镍钯金、镍金等或它们组合。

在图19中，实施载体衬底去结合(de-bonding)以使载体衬底100与背侧再分布结构(例如，介电层104)分离(去结合)。根据一些实施例，去结合包括将诸如激光或UV光的光投射到释放层102上，从而使得释放层102在光的热量下分解，因此可以去除载体衬底100。然后翻转该结构并且放置在带190上。

如图19进一步示出的，形成穿过介电层104的开口以暴露金属化图案106的部分。例如，可以使用激光钻孔、蚀刻等形成开口。

在图20中，通过沿着例如相邻的区域600和602之间的划线区域的锯切184来实施分割工艺。锯切184将第一封装件区域600与第二封装件区域602分割开。

图20示出所得的单个封装件200，其中，该单个封装件200可以来自第一封装件区域600或第二封装件区域602中的一个。封装件200还可以称为集成扇出(InFO)封装件200。

图21A示出包括封装件200(可以称为第一封装件200)和第二封装件300的封装件结构500。第二封装件300包括衬底302和连接至衬底302的一个或多个堆叠管芯308(308A和308B)。尽管示出单个堆叠管芯308(308A和308B)，但是在其他实施例中，可以将多个堆叠管芯308(每个具有一个或多个堆叠管芯)并排设置成连接至衬底302的同一表面(例如，参见图21B)。再次参考图21A，衬底302可以由诸如硅、锗、金刚石等的半导体材料制成。在一些实施例中，还可以使用诸如硅锗、碳化硅、砷化镓、砷化铟、磷化铟、碳化硅锗、磷化镓砷、磷化镓铟、它们的组合等的化合物材料。额外地，衬底302可以是绝缘体上硅(SOI)衬底。通常，SOI衬底包括诸如外延的硅、锗、硅锗、SOI、绝缘体上硅锗(SGOI)或它们的组合的半导体材料层。在一个可选实施例中，衬底302是基于诸如玻璃纤维增强的树脂芯的绝缘芯。一种示例性芯材料是诸如FR₄的玻璃纤维树脂。芯材料的可选材料包括双马来酰亚胺-三嗪(BT)树脂，或者可选地，其他印刷电路板(PCB)材料或膜。诸如味之素的积层膜(ABF)或其他层压件可用于衬底302。

衬底302可以包括有源器件和无源器件(在图21A中未示出)。本领域中的普通技术人员将意识到，诸如晶体管、电容器、电阻器、它们的组合等的多种器件可以用于生成用于半导体封装件300的设计的结构和功能需求。可以使用任何合适的方法来形成器件。

衬底302还可以包括金属化层(未示出)和贯通孔306。金属化层可以形成在有源器件和无源器件上方并且设计为连接各个器件以形成功能电路。金属化层可以由介电材料层(例如，低k介电材料)和导电材料层(例如，铜)交替形成，同时通孔互连各导电材料层，并且可以通过任何合适的工艺(诸如沉积、镶嵌、双镶嵌等)来形成。在一些实施例中，衬底302基本没有有源器件和无源器件。

衬底302可以具有位于衬底302的第一侧上的接合焊盘303以连接至堆叠管芯308，以及位于衬底302的第二侧上的接合焊盘304以连接至功能连接件314，其中，衬底302的第二侧与衬底302的第一侧相对。在一些实施例中，通过在衬底302的第一侧和第二侧上的介电层(未示出)中形成凹槽(未示出)来形成接合焊盘303和304。凹槽形成为允许接合焊盘303和304嵌入到介电层中。在其他实施例中，因为接合焊盘303和304可以形成在介电层上，所以省略了凹槽。在一些实施例中，接合焊盘303和304包括由铜、钛、镍、金、钯等或它们的组合制成的薄晶种层(未示出)。可以在薄晶种层上方沉积接合焊盘303和304的导电材料。通过电化学镀工艺、化学镀工艺、CVD、ALD、PVD等或它们的组合来形成导电材料。在实施例中，接合焊盘303和304的导电材料是铜、钨、铝、银、金等或它们的组合。

在实施例中，接合焊盘303和304可以是包括诸如钛层、铜层和镍层的三层导电材料的UBM。然而，本领域的普通技术人员将意识到，存在诸如铬/铬-铜合金/铜/金的布置、钛/钛钨/铜的布置或铜/镍/金的布置的材料和层的许多合适的布置，这些都适用于UBM303和304的形成。可用于UBM303和304的任何合适的材料或材料层都旨在完全包括在当前应用的范围内。在一些实施例中，贯通孔306延伸穿过衬底302并且将至少一个接合焊盘303连接至至少一个接合焊盘304。

在所示实施例中，堆叠管芯308通过接合引线310连接至衬底302，尽管可以使用诸如导电凸块的其他连接件。在实施例中，堆叠管芯308是堆叠的存储器管芯。例如，堆叠的存储器管芯308可以包括诸如LPDDR₁、LPDDR₂、LPDDR₃、LPDDR₄等存储器模块的低功率(LP)双数据率(DDR)存储器模块。

在一些实施例中，由模制材料312密封堆叠管芯308和接合引线310。例如，可以使用压缩模制将模制材料312模制在堆叠管芯308和接合引线310上。在一些实施例中，模制材料312是模塑料、聚合物、环氧树脂、氧化硅填充材料等或它们的组合。实施固化步骤以固化模制材料312，其中，固化可以是热固化、UV固化等或它们的组合。

在一些实施例中，将堆叠管芯308和接合引线310埋入模制材料312中，并且在固化模制材料312之后，实施诸如研磨的平坦化工艺以去除模制材料312的多余部分并且为第二封装件300提供大致平坦的表面。

在形成第二封装件300之后，封装件300通过功能连接件314、接合焊盘304和金属化图案106机械地且电连接至第一封装件200。在一些实施例中，堆叠的存储器管芯308可通过接合引线310、接合焊盘303和304、贯通孔306、功能连接件314和贯通孔112连接至集成电路管芯114。

功能连接件314可以类似于上文中描述的导电连接件166，因此这里不再重复描述，尽管功能连接件314和导电连接件166不需要相同。功能连接件314可以设置在衬底302的与堆叠的存储器管芯308相对的一侧上。在一些实施例中，阻焊剂318还可以形成在衬底302的与堆叠的存储器管芯308相对的一侧上。功能连接件314可以设置在阻焊剂318中的开口中，以电且机械地连接至衬底302中的导电部件(例如，接合焊盘304)。阻焊剂318可以用于保护衬底302的区域免受外部损坏。

在一些实施例中，在接合功能连接件314之前，利用诸如免洗助焊剂的助焊剂(未示出)涂覆功能连接件314。功能连接件314可以浸入助焊剂中，或者助焊剂可以喷射到功能连接件314上。在另一实施例中，可以将助焊剂施加到金属化图案106的表面。

在一些实施例中，功能连接件314可以具有形成在其上的可选的环氧树脂助焊剂(未示出)，然后用环氧树脂助焊剂在第二封装件300附接至第一封装件200之后剩余的环氧树脂部分的至少一些回流功能连接件314。剩余的环氧树脂部分可以用作底部填充物以减少应力并且保护由于回流功能连接件314而产生的接头。

第二封装件300与第一封装件200之间的接合可以是焊料接合。在一个实施例中，第二封装件300通过回流工艺接合至第一封装件200。在该回流工艺期间，功能连接件314与接合焊盘304和金属化图案106接触，以将第二封装件300物理地且电连接至第一封装件200。在接合工艺之后，可以在金属化图案106与功能连接件314的界面处且还在功能连接件314与接合焊盘304之间的界面处(未示出)形成金属间化合物(IMC，未示出)。

第二封装件300还可以包括设置在衬底302的与功能连接件314同一表面上的伪连接件316。例如，伪连接件316可以设置在衬底302的与堆叠的存储器管芯308相对的表面上，并且伪连接件可以设置在阻焊剂318的开口320中。伪连接件316可以大致类似于功能连接件314和导电连接件166。例如，伪连接件316和功能连接件314可以具有相同的材料组成，尽管在其他实施例中，伪连接件316和功能连接件314可以包括不同的材料。

在一些实施例中，伪连接件316可以是焊球(例如，如图21A和21B所示)、设置在导电柱上的焊料区域或基本不含焊料的导电柱(例如，参见图30，伪连接件316示出为导电柱402)。在伪连接件316由导电柱402制成的实施例中，导电柱402可以包括诸如铜、金、镍等的任何合适的材料。例如，导电柱402可以由大致纯的铜、大致纯的金、大致纯的镍等制成。在其他实施例中，导电柱402可以包括不同物质的合金。此外，在伪连接件316由导电柱402制成的实施例中，导电柱402可以具有任何合适的形状，诸如圆形棱镜(参见图31A)、一端(例如，远离衬底302的一端)具有截锥体的圆柱体(参见图31B)、椭圆形圆柱体(例如，参见图31C)或任何其他合适的形状。

在各个实施例中，伪连接件316不用于将第二封装件300机械地或电连接至第一封装件200。例如，伪连接件316可以没有物理地接触或完全桥接第二封装件300和第一封装件200之间的距离。在一些实施例中，在伪连接件316和第一封装件200之间设置间隙，并且伪连接件316与第一封装件200之间的距离D₁可以为约10μm或更小。在其他实施例中，伪连接件316中的一些或全部物理地接触第一封装件200。伪连接件316可以与第一封装件200中的功能电路(例如，集成电路管芯114)电隔离，并且伪连接件316可以或可以不与第二封装件300中的功能电路(例如，堆叠的存储器管芯308和/或衬底302中的电组件)电隔离。

如图21A所示，在衬底302的周边区域(例如，在外边缘周围)处设置功能连接件314，而在衬底302的中心区域中设置伪连接件316。在图22所示的第二封装件300的自顶向下的视图中额外详细地示出这些配置。在图22中，由虚线314A和314B示出功能连接件314，而由虚线316A示出伪连接件316。功能连接件314可以设置在M×N阵列中，其中，‘M’表示与第二封装件300的外边缘相邻的功能连接件314的全部列数，以及‘N’表示与第二封装件300的外边缘相邻的功能连接件314的全部行数。‘M’和‘N’可以是任何正整数。例如，图23A至图23D示出功能连接件314的不同配置的自顶向下的视图。在图23A至图23D中，为了简明，省略伪连接件316。图23A示出以1×1阵列配置的功能连接件314，图23B示出以1×2阵列配置的功能连接件314，图23C示出以1×3阵列配置的功能连接件314，图23D示出以2×3阵列配置的功能连接件314。图23A至图23D中的配置仅仅是示例性的，并且功能连接件314的其他配置(例如，具有不同数量的列和/或行)是可能的。

再次参考图22，在自顶向下的视图中，功能连接件314可以环绕伪连接件316。可以以任何合适的配置布置伪连接件316。例如，图24A至图24I示出了伪连接件316的一些配置实例。类似于图22，在图24A至图24I中，由虚线314A和314B示出功能连接件314，而由虚线316A示出伪连接件316。尽管图24A至图24I示出了与功能连接件314的1×3阵列配置组合的伪连接件316，但是应当理解，伪连接件316可以与功能连接件314的任何配置(例如，具有不同数量的列和/或行的阵列)组合。

在一些实施例中，可以以包括多个行和列的阵列设置伪连接件316。例如，可以以R×S阵列设置伪连接件316，其中，‘R’是阵列中伪连接件316的列数，以及‘S’是阵列中伪连接件316的行数。在各个实施例中，‘R’和‘S’可以是任何正整数，并且R可以大于S(例如，如图24A所示)、等于S(未明确示出)或小于S(例如，如图24B所示)。

在一些实施例中，功能连接件314可环绕伪连接件316的多个阵列。例如，如图24C和24D所示，功能连接件314可环绕伪连接件316的两个阵列。伪连接件316的每个阵列均可以包括R×S伪连接件316，并且R可以小于S(例如，如图24C所示)，等于S(未明确示出)或大于S(例如，如图24D所示)。如图24C和图24D所示，两个不同阵列中的两个最近的伪连接件316之间的距离D₂可以大于同一阵列中的相邻伪连接件316之间的间距。

在一些实施例中，伪连接件316可以以在自顶向下的视图中相对于第二封装间300的外周边居中(例如，如图22所示)的图案(例如，阵列)设置。在其他实施例中，伪连接件316可以以在自顶向下的视图中偏离第二封装件300的中心(参见图24E)的图案(例如，阵列)设置。在伪连接件316的图案不居中的这种实施例，可以在伪连接件316的图案的相对两侧上设置不同数量的功能连接件314。例如，如图24E所示，与伪连接件316的阵列的右侧相比，可以在伪连接件316的阵列的左侧上设置更多数量的功能连接件314。在其他实施例中，可以在伪连接件316的相对两侧上设置相等数量的功能连接件314。

如图22和图24A至图24E所述，以行和列的阵列设置伪连接件316。在其他实施例中，可以以不同的图案设置伪连接件316。例如，可以以同心圆的图案设置伪连接件316，其中，伪连接件316的外环环绕伪连接件316的一个或多个内环(例如，参见图24F)。作为另一实例，可以以X图案设置伪连接件316(例如，参见图24G)。作为又一实例，可以以随机分布设置伪连接件316(例如，参见图24H)。伪连接件316的其他图案也是可能的。

此外，在一些实施例中，相邻的伪连接件316之间的间距可以与相邻的功能连接件314之间的间距相同(参见图22)。在其他实施例中，相邻的伪连接件316之间的间距可以不同于相邻的功能连接件314之间的间距。例如，相邻的伪连接件316之间的间距可以是相邻的功能连接件314之间的间距的倍数。图24I示出示例性实施例，其中，相邻的伪连接件316之间的间距是相邻的功能连接件314之间的间距的两倍。本文讨论的示例性间距可以与伪连接件316的任何图案(例如，如上相对于图22和图24A至图24H所述)组合使用。

图25示出以上述任何配置设置的伪连接件316和功能连接件314的自顶向下的视图。伪连接件316的直径指定为D₃，并且功能连接件314的直径指定为D₄。在一些实施例中，伪连接件316的直径D₃可以小于或等于功能连接件314的直径D₄。例如，在功能连接件314的直径D₄为约210μm的实施例中，伪连接件316的直径D₃可以为约210μm或更小。此外，功能连接件314和伪连接件316均可以设置在延伸穿过阻焊剂318的阻焊剂开口(SRO)中。在图25中，以虚线显示了功能连接件314下面的SRO 320A的轮廓和伪连接件316下面的SRO 320B的轮廓。伪连接件316下面的SRO320B的直径指定为D₅，并且功能连接件314下面的SRO 320A的直径指定为D₆。在一些实施例中，伪连接件316下面的SRO 320B的直径D₅可以大于或等于功能连接件314下面的SRO 320A的直径D₆。例如，在功能连接件314下面的SRO 320A的直径D₆为约190μm的实施例中，伪连接件316下方的SRO 320B的直径D₅可以为约190μm或更大。还考虑了功能连接件314、伪连接件316、SRO 320A和/或SRO 320B的其他直径。

接下来参考图26，底部填充物322可以形成在第二封装件300和第一封装件200之间并且围绕功能连接件314和伪连接件316。在一些实施例中，底部填充物322还可以沿着第二封装件300的侧壁延伸(例如，沿着衬底302和模制材料312延伸的侧壁)。底部填充物322可以在附接第二封装件300之后通过毛细管流动工艺形成，或者可以在附接第二封装件300之前通过合适的沉积方法形成。在各个实施例中，底部填充物322可以在伪连接件316下方流动并且跨越伪连接件316与第一封装件200之间的距离。例如，底部填充物322可以沿着垂直于衬底302的主表面的线设置在伪连接件316和第一封装件200之间。

由于制造工艺中的缺陷，在第二封装件300中可能发生翘曲。例如，在截面图(未明确示出)中，第二封装件300可以具有“微笑”或“哭泣”轮廓。在微笑轮廓(未明确示出)的实施例中，第二封装件300的周边区域可以设置为比第二封装件300的中心区域离第一封装件200更远。在哭泣轮廓(未明确示出)的实施例中，第二封装件300的周边区域可以设置为比第二封装件300的中心区域离第一封装件200更近。已经观察到，这种翘曲特性可能在分配期间导致底部填充物322的不期望的波前(wave front)(有时称为前缘(leading edge))，这可能导致陷于第一封装件200和第三封装件200之间的底部填充物322中的不期望的空隙。这种空隙可能进一步导致制造缺陷，诸如在可靠性测试和负面影响之后的爆米花效应(其中，第一封装件200和第二封装件300彼此弯曲分离(buckle away))。

在各个实施例中，可以包括伪连接件316，以便在分配期间控制底部填充物322的波前的轮廓。已经观察到，通过在第二封装件300的与功能连接件314的同一表面上包括伪连接件316，可以针对第二封装件300的哭泣和微笑的轮廓改进底部填充物分配波前。

例如，图27A至图27C示出在第二封装件300(参见图26)具有微笑轮廓的实施例中底部填充物分配的模拟数据。为了模拟微笑轮廓，将-50μm设置为在封装件的中心处的第一封装件200与第二封装件300之间的距离减去在封装件的边缘处的第一封装件200与第二封装件300之间的距离之后的数值。图27A至图27C示出第二封装件300的自顶向下的视图以及底部填充物322在第二封装件300下方的流动。图27A示出当伪连接件316不包括在第二封装件300中时底部填充物322的波前500A。图27B和图27C分别示出当伪连接件316包括在第二封装件300中时底部填充物322的波前500B和500C。图27B示出底部填充物322的材料以15°的角度接触功能连接件314的实施例，并且图27C示出底部填充物322的材料以60°的角度接触功能连接件314的实施例。参考图27A，波前500A的中心502与波前500A的边缘504之间的距离相对较大。在微笑轮廓翘曲的封装件中，波前500A中的相对较大的距离可能导致形成空隙506/508。已经观察到，通过包括伪连接件316，与没有伪连接件316的封装件相比，可以减少波前500B/500C的相应中心502与波前500B/500C的相应边缘504之间的距离。例如，与波前500A相比，在波前500B和500C中，中心502和边缘504之间的距离可以减小约50％。进一步观察到，通过减小微笑轮廓翘曲的封装件中的该距离(即，在点502与点504之间)，可以有利地减小底部填充物322中的空隙的尺寸和/或数量。

作为另一实例，图28A至图28C示出在具有哭泣轮廓的第二封装件300(参见图26)的实施例中的底部填充物分配的模拟数据。为了模拟哭泣轮廓，将20μm设置为在封装件的中心处的第一封装件200和第二封装件300之间的距离的值减去在封装件的边缘处的第一封装件200和第二封装件300之间的距离的数值。图28A至图28C示出第二封装件300的自顶向下的视图和底部填充物322在第二封装件300下方的流动。图28A示出当伪连接件316不包括在第二封装件300中时底部填充物322的波前600A。图28B和图28C分别示出当伪连接件316包括在第二封装件300中时，底部填充物322的波前600B和600C。图28B示出了底部填充物322的材料以15°的角度接触功能连接件314的实施例，并且图28C示出底部填充物322的材料以60°的角度接触功能连接件314的实施例。参考图28A，波前600A的中心602与波前600A的边缘604之间的距离相对较小。在哭泣轮廓翘曲的封装件中，波前600A中相对较小的距离可能导致形成一个或多个空隙606。已经观察到，通过包括伪连接件316，与没有伪连接件316的封装件相比，可以增加波前600B/600C的相应中心602与波前600B/600C的相应边缘604之间的距离。例如，与波前600A相比，在波前600B和600C中，中心602和边缘604之间的距离可以增加约230％、500％或更多。进一步观察到，通过增加哭泣轮廓翘曲的封装件中的该距离(即，在点602与点604之间)，可以有利地减小底部填充物322中的空隙的尺寸和/或数量

图29示出在将封装件200和300安装到衬底400之后的半导体封装件500。衬底400可以称为封装衬底400。使用导电连接件166将封装件200安装至封装衬底400。

封装衬底400可以由诸如硅、锗、金刚石等的半导体材料制成。可选地，还可以使用诸如硅锗、碳化硅、砷化镓、砷化铟、磷化铟、碳化硅锗、磷化镓砷、磷化镓铟、它们的组合等的化合物材料。额外地，封装衬底400可以是SOI衬底。通常，SOI衬底包括诸如外延的硅、锗、硅锗、SOI、SGOI或它们的组合的半导体材料层。在一个可选实施例中，封装衬底400基于诸如玻璃纤维增强的树脂芯的绝缘芯。一种示例性芯材料是诸如FR₄的玻璃纤维树脂。用于芯材料的可选材料包括双马来酰亚胺-三嗪BT树脂，或者可选地，其他PCB材料或膜。诸如ABF的积层膜或其他层压件可用于封装衬底400。

封装衬底400可以包括有源器件和无源器件(在图29中未示出)。本领域中的普通技术人员将意识到，诸如晶体管、电容器、电阻器、它们的组合等的多种器件可以用于生成用于半导体封装件500的设计的结构和功能需求。可以使用任何合适的方法来形成器件。

封装衬底400还可以包括金属化层和通孔(未示出)以及位于金属化层和通孔上方的接合焊盘402。金属化层可以形成在有源器件和无源器件上方并且设计为连接各个器件以形成功能电路。金属化层可以由介电材料层(例如，低k介电材料)和导电材料层(例如，铜)交替形成，同时通孔互连各导电材料层，并且可以通过任何合适的工艺(诸如沉积、镶嵌、双镶嵌等)来形成。在一些实施例中，封装衬底400基本没有有源器件和无源器件。

在一些实施例中，可以回流导电连接件166以将封装件200附接至接合焊盘402。导电连接件166将衬底400(包括衬底400中的金属化层)电和/或物理地连接至第一封装件200。在一些实施例中，无源器件(例如，表面贴装器件(SMD)，未示出)可以在贴装到衬底400上之前附接至封装件200(例如，接合至接合焊盘402)。在这种实施例中，可以将无源器件接合至封装件200的与导电连接件166相同的表面。

导电连接件314可以具有形成在其上的环氧树脂助焊剂(未示出)，然后用将封装件200附接至衬底400之后剩余的环氧树脂助焊剂的环氧树脂部分的至少一些回流导电连接件166。剩余的环氧树脂部分可以用作底部填充物以减少应力并且保护由于回流导电连接件166而产生的接头。在一些实施例中，底部填充物(未示出)可以形成在第一封装件200和衬底400之间并且围绕导电连接件166。底部填充物可以在附接封装件200之后通过毛细管流动工艺形成，或者可以在附接封装件200之前通过合适的沉积方法形成。

还可以包括其他部件和工艺。例如，可以包括测试结构以帮助3D封装件或3DIC器件的验证测试。测试结构可以包括例如形成在再分布层中或衬底上以允许测试3D封装件或3DIC的测试焊盘、使用探针和/或探针卡等。可以对中间结构以及最终结构实施验证测试。此外，本文公开的结构和方法可以与包括已知良好管芯的中间验证的测试方法结合使用以增加产量并降低成本。

本发明的器件和方法的实施例具有许多优势。特别地，在PoP结构的第一封装件和第二封装件之间设置伪连接件。可以在第二封装件的与功能连接件相同的表面上设置伪连接件，其中，该功能连接件电且机械地接合第一封装件和第二封装件。在一些实施例中，伪连接件可以与第一封装件物理地和/或电断开。伪连接件可以用于改进分配在第一封装件和第二封装件之间的底部填充物的波前的轮廓。通过改进底部填充物的波前轮廓，底部填充物可以捕获更少和/或更小的空隙，从而在封装件的可靠性测试之前和之后改进可靠性并且减少缺陷(例如，爆米花)。

根据实施例，封装件包括第一封装件。第一封装件包括第一集成电路管芯，围绕第一集成电路管芯的密封剂，以及位于密封剂和第一集成电路管芯上方的再分布层。该封装件还包括通过多个功能连接件接合至第一封装件的第二封装件。功能连接件和再分布层将第二封装件的第二集成电路管芯电连接至第一集成电路管芯。该封装件还包括设置在第一封装件和第二封装件之间的多个伪连接件。多个伪连接件中的每个的朝向第一封装件的一端与第一封装件物理地分离。

在一些实施例中，该封装件还包括：底部填充物，位于所述第一封装件和所述第二封装件之间，其中，所述底部填充物设置为围绕所述多个功能连接件和所述多个伪连接件，并且，所述底部填充物设置在所述多个伪连接件的每个伪连接件的底部和与所述第一封装件之间。

在一些实施例中，在自顶向下的视图中，所述多个功能连接件环绕所述多个伪连接件。

在一些实施例中，所述多个伪连接件中的伪连接件的直径小于或等于所述多个功能连接件中的功能连接件的直径。

在一些实施例中，所述第二封装件还包括阻焊剂，其中，所述多个功能连接件设置在延伸穿过所述阻焊剂的第一开口中，并且所述多个伪连接件设置在延伸穿过所述阻焊剂的第二开口中。

在一些实施例中，所述第二开口的每个的直径均大于或等于所述第一开口的每个的直径。

在一些实施例中，在自顶向下的视图中，所述多个伪连接件以图案设置，其中，所述图案包括所述多个伪连接件的阵列、所述多个伪连接件的同心圆、所述多个伪连接件的x形或所述多个伪连接件的随机分布。

在一些实施例中，所述多个伪连接件中的相邻伪连接件之间的间距等于或大于所述多个功能连接件中的相邻功能连接件之间的间距。

在一些实施例中，所述多个伪连接件中的每个均由焊球、设置在导电柱上的焊料区域或不含任何焊料的导电柱制成。

根据实施例，封装件包括具有密封在密封剂中的第一半导体管芯的第一封装件，延伸穿过密封剂的导电通孔，以及电连接至第一半导体管芯和导电通孔的再分布层。该封装件还包括通过设置在第二封装件的底面上的第一多个连接件物理地接合至第一封装组件的第二封装组件。该封装件还包括设置在第二封装组件的底面上的第二多个连接件，其中，第二多个连接件与第一半导体管芯电隔离；并且其中，第一多个连接件和第二多个连接件具有不同的尺寸。

在一些实施例中，该封装件还包括：底部填充物，围绕所述第一多个连接件和所述第二多个连接件，其中，所述底部填充物沿着垂直于所述第二封装组件的底面的线设置在所述第二多个连接件中的至少一个与所述第一封装组件之间。

在一些实施例中，所述第一多个连接件中的至少一个的高度大于所述第二多个连接件中的至少一个的高度。

在一些实施例中，在自顶向下的视图中，所述第一多个连接件围绕所述第二多个连接件。

在一些实施例中，所述第二多个连接件中的至少一个接触所述第一封装组件的介电层。根据实施例，一种方法包括将第一集成电路管芯密封在密封剂中，形成电连接到第一集成电路管芯的再分布层(RDL)，以及使用多个功能连接件将衬底接合至RDL。多个功能连接件将第二集成电路管芯电连接至第一集成电路管芯，并且第一集成电路管芯和第二集成电路管芯设置在衬底的相对侧上。该方法还包括在衬底和RDL之间设置多个伪连接件。多个功能连接件在多个伪连接件之下延伸，并且在顶视图中，多个功能连接件至少部分地环绕多个伪连接件。该方法还包括在衬底和RDL之间分配底部填充物。

在一些实施例中，该方法还包括：将封装衬底安装至所述第一集成电路管芯的与所述再分布层相对的一侧上。

在一些实施例中，所述底部填充物沿着垂直于所述衬底的主表面的线在所述再分布层和所述多个伪连接件之间延伸。

在一些实施例中，在自顶向下的视图中，所述多个伪连接件以图案设置，其中，所述图案包括所述多个伪连接件的阵列、所述多个伪连接件的同心圆、所述多个伪连接件的x形或所述多个伪连接件的随机分布。

在一些实施例中，所述多个伪连接件中的相邻伪连接件之间的间距等于或大于所述多个功能连接件中的相邻功能连接件之间的间距。

在一些实施例中，在自顶向下的视图中，在所述多个伪连接件的第一侧上设置的功能连接件要比在所述多个伪连接件的第二侧上设置的功能连接件多，并且，所述多个伪连接件的第一侧与所述多个伪连接件的第二侧相对。

上面概述了若干实施例的特征，使得本领域技术人员可以更好地理解本发明的各方面。本领域技术人员应该理解，他们可以容易地使用本发明作为基础来设计或修改用于实施与在此所介绍实施例相同的目的和/或实现相同优势的其他工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，在此他们可以做出多种变化、替换以及改变。

Claims (10)

1.一种封装件，包括：

第一封装件，包括：

第一集成电路管芯；

密封剂，围绕在所述集成电路管芯周围；和

再分布层，位于所述密封剂和所述第一集成电路管芯上方；

第二封装件，通过多个功能连接件接合至所述第一封装件，其中，所述功能连接件和所述再分布层将所述第二封装件的第二集成电路管芯电连接至所述第一集成电路管芯；以及

多个伪连接件，设置在所述第一封装件和所述第二封装件之间，其中，所述多个伪连接件的每个伪连接件的朝向所述第一封装件的一端与所述第一封装件物理地分离。

2.根据权利要求1所述的封装件，还包括：底部填充物，位于所述第一封装件和所述第二封装件之间，其中，所述底部填充物设置为围绕所述多个功能连接件和所述多个伪连接件，并且，所述底部填充物设置在所述多个伪连接件的每个伪连接件的底部和与所述第一封装件之间。

3.根据权利要求1所述的封装件，其中，在自顶向下的视图中，所述多个功能连接件环绕所述多个伪连接件。

4.根据权利要求1所述的封装件，其中，所述多个伪连接件中的伪连接件的直径小于或等于所述多个功能连接件中的功能连接件的直径。

5.根据权利要求1所述的封装件，其中，所述第二封装件还包括阻焊剂，其中，所述多个功能连接件设置在延伸穿过所述阻焊剂的第一开口中，并且所述多个伪连接件设置在延伸穿过所述阻焊剂的第二开口中。

6.一种封装件，包括：

第一封装组件，包括：

第一半导体管芯，密封在密封剂中；

导电通孔，延伸穿过所述密封剂；和

再分布层，电连接至所述第一半导体管芯和所述导电通孔；

第二封装组件，通过设置在所述第二封装组件的底面上的第一多个连接件物理地接合至所述第一封装组件；

第二多个连接件，设置在所述第二封装组件的底面上，其中，所述第二多个连接件与所述第一半导体管芯电隔离；并且，所述第一多个连接件和所述第二多个连接件具有不同的尺寸。

7.根据权利要求6所述的封装件，还包括：底部填充物，围绕所述第一多个连接件和所述第二多个连接件，其中，所述底部填充物沿着垂直于所述第二封装组件的底面的线设置在所述第二多个连接件中的至少一个与所述第一封装组件之间。

8.一种方法，包括：

用密封剂密封第一集成电路管芯；

形成电连接至所述第一集成电路管芯的再分布层(RDL)；

使用多个功能连接件将衬底接合至所述再分布层，其中，所述多个功能连接件将第二集成电路管芯电连接至所述第一集成电路管芯，并且，在所述衬底的相对两侧上设置所述第一集成电路管芯和所述第二集成电路管芯；

在所述衬底与所述再分布层之间设置多个伪连接件，其中，所述多个功能连接件在所述多个伪连接件之下延伸，并且，在自顶向下的视图中，所述多个功能连接件至少部分地环绕所述多个伪连接件；以及

在所述衬底和所述再分布层之间分配底部填充物。

9.根据权利要求8所述的方法，还包括：将封装衬底安装至所述第一集成电路管芯的与所述再分布层相对的一侧上。

10.根据权利要求8所述的方法，其中，所述底部填充物沿着垂直于所述衬底的主表面的线在所述再分布层和所述多个伪连接件之间延伸。