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CN107564908B - 具有背对背场效应晶体管的双向开关 - Google Patents

具有背对背场效应晶体管的双向开关 Download PDF

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CN107564908B CN201710517584.3A CN201710517584A CN107564908B CN 107564908 B CN107564908 B CN 107564908B CN 201710517584 A CN201710517584 A CN 201710517584A CN 107564908 B CN107564908 B CN 107564908B
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Abstract

一个双向半导体开关器件包括形成在半导体衬底上的第一和第二垂直场效应晶体管（FET），串联在一起。第一FET的源极在衬底的第一边上，第二FET的源极在衬底的第二边上，第二边和第一边相对。第一和第二FET的栅极都位于一组公共沟槽中，这组沟槽构成半导体衬底的漂流区，漂流区夹在第一和第二FET的源极之间。漂流区作为第一FET和第二FET的公共漏极。

Description

具有背对背场效应晶体管的双向开关
技术领域
本发明主要涉及集成电路，更确切地说是具有背对背场效应晶体管(FET)的集成电路器件。
背景技术
场效应晶体管(FET)是用电绝缘门所加电压控制源极和漏极之间电流的半导体晶体管器件。FET的一种示例是金属氧化物半导体FET(MOSFET)，其中通过氧化绝缘物，使栅极电极与半导体本体区绝缘。当栅极外加电压时，会产生穿通氧化物的电场，并在半导体-绝缘物界面处形成“反转层”或“通道”。反转层为电流提供通道，使之通过。改变栅极电压，调节改成的导电性，从而控制漏极和源极之间的电流。
另一种FET类型是积累型FET(ACCUFET)。在ACCUFET中，当处于接通模式时，半导体中的薄通道区在栅极附近积累。在断开模式时，栅极和半导体之间的工作函数使通道耗尽。为了确保正确地断开，要适当选取积累层的厚度、长度以及掺杂浓度，使其能被栅极的工作函数完全耗尽。这样会使源极和漂流区之间产生一个势垒，形成常闭器件，漂流区承受整个漏极电压。因此ACCUFET用很低的漏电流，就能在零栅极偏压下阻挡很高的正向电压。对于漂流区为N-型的N-型ACCUFET来说，当加载正向栅极偏压时，会在绝缘物-半导体交界面处产生电子的积累通道，从而实现电子电流从源极流向漏极的一个低电阻通路。
FET广泛应用在许多功率开关器件中。在一个电池保护电路模块(PCM)中使用的一个特殊结构中，两个FET背对背放置，它们的漏极在浮动结构中连接在一起。图1A表示这种结构的示意图。图1B表示这种器件100与电池保护电路模块PCM 102、电池104以及负载或充电器106一起使用。在本例中，充电和放电FET 120和130的栅极分别由控制集成电路(IC)110单独驱动。该结构允许在两个方向上控制电流：充电器到电池和电池到负载。在正常充电和放电操作中，MOSFET 120和130都接通(即导电)。当电池104过充电或过电流时，控制器IC 110断开充电FET 120，接通放电FET 130。在过放电或过电流放电时，控制器IC 110接通充电FET 120，断开放电FET 130。
正是在这样的背景下，提出了本发明。
发明内容
本发明的各个方面提出了一种紧凑、高效的双向开关设计，有效利用了可用的芯片区域，无需背部研磨，也无需像一些实施例中必须制备背部金属，就能制备有源器件。
为了达到上述目的，本发明通过以下技术方案实现：
一种双向半导体开关器件，其特点是，包括：
形成在一半导体衬底上的第一和第二垂直场效应晶体管(FET)，其中第一FET的源极在衬底的第一边，第二FET的源极在衬底第一边相对的第二边上，其中第一和第二FET的栅极置于一组公共沟槽中，这组公共沟槽形成在半导体衬底的外延层中，其中外延层包括一个夹在第一FET源极和第二FET源极之间的漂流区，构成第一FET和第二FET的公共漏极。
所述的半导体衬底包括一个第一导电类型的衬底层，作为第二FET的源极，其中漂流区是第一导电类型的外延层的一部分，但是掺杂浓度小于衬底层。
所述的漂流区形成在衬底层和第一FET的本体区之间，第一FET的本体区为第二导电类型，与第一导电类型相反，第二导电类型的一个或多个第二本体区用于第二FET，使漂流区夹在第一本体区和一个或多个第二本体区之间；其中这组公共沟槽包括多个形成在半导体衬底中的沟槽，从第一边穿过第一本体区、漂流区层，到一个或多个第二本体区中。
所述的第二FET的一个或多个本体区包括一个第二导电类型的第一外延层，第二导电类型与第一导电类型相反，并且其中漂流区包括一个第一导电类型的第二外延层，形成在第一外延层上，从而使第一外延层夹在衬底层和第二外延层之间。
所述的第一和第二FET都是金属氧化物半导体FET(MOSFET)，其中第一导电类型的重掺杂区位于第一外延层中，重掺杂区至少从公共组沟槽中的每一个沟槽底部开始，延伸到第一导电类型的衬底层。
所述的第二导电类型的第一外延层，通过位于底部本体接触沟槽中的导电插头电连接到一个位于半导体衬底的第一边上金属层。
所述的导电插头位于底部本体接触沟槽中，穿过第二导电类型的第一外延层，延伸到第一导电类型的衬底层中。
所述的第一FET为金属氧化物半导体FET(MOSFET)，第二FET为积累型FET(ACCUFET)，并在ACCUFET上并联一个二极管。
所述的第二导电类型的掺杂区位于这组公共沟槽中的每个沟槽底部下方的外延层中，第二导电类型与第一导电类型相反，所述的第二导电类型的掺杂区远离第一导电类型的衬底层。
所述的第二导电类型的掺杂区电连接到第一导电类型的衬底层。
所述的第二导电类型的掺杂区，通过位于一接触沟槽中的一导电插头电连接到位于半导体衬底第一边上的金属层，穿过位于接触沟槽中的导电插头。
所述的导电插头位于接触沟槽中，穿过第二导电类型的掺杂区和外延层，延伸到第一导电类型的衬底层中。
该器件还包括一个形成在衬底第一边上的第一金属层，其中第一FET的源极电连接到第一金属层的第一部分，其中第二FET的源极电连接到第一金属层的第二部分。
一种用于制备双向半导体开关器件的方法，其特点是，包括：
在半导体衬底上制备第一和第二垂直场效应晶体管(FET)，其中第一FET的源极在衬底的第一边上，第二FET的源极在衬底的第二边上，第二边在第一边对面，其中第一和第二FET的栅极位于一组公共沟槽中，公共沟槽形成在半导体衬底的漂流区中，漂流区夹在第一FET的源极和第二FET的源极之间，其中漂流区构成第一FET和第二FET的公共漏极。
制备第一FET和第二FET包括从衬底的第一边制备一组沟槽，到漂流区中；
将与衬底相同导电类型的掺杂物注入到这组沟槽中的至少一部分沟槽底部；
在这组沟槽中的至少一部分沟槽的侧壁和底部，制备栅极绝缘物；
在沟槽底部，制备第二FET的栅极电极；
在第二FET的栅极电极上方，制备中间栅极电介质；
在中间栅极电介质上方的沟槽顶部，为第一FET制备栅极电极，其中第一FET的栅极电极，与至少一部分沟槽的侧壁电绝缘。
第一FET为金属氧化物半导体FET(MOSFET)。
该方法还包括注入导电类型与漂流区导电类型相反的本体掺杂物，到第一FET栅极电极附近的漂流区顶部，使掺杂物扩散，为MOSFET形成本体区。
该方法还包括注入与漂流区导电类型相同的源极掺杂区，到MOSFET的栅极电极附近的漂流区顶部，使源极掺杂物扩散，为MOSFET形成源极区，其中MOSFET的本体区在MOSFET的源极区和漂流区之间。
所述的第一FET为第一MOSFET，第二FET为第二MOSFET，其中衬底包括一个第一导电类型的衬底层和一个夹在漂流区和衬底层之间的第二导电类型的掺杂层，其中第二导电类型与第一导电类型相反，其中第二导电类型的掺杂层构成第二MOSFET的本体区，其中漂流区的掺杂浓度小于衬底层。
制备这组沟槽包括形成这组沟槽到足够深穿通到第二MOSFET的本体区中，但不穿到衬底层中，该方法还包括在制备栅极电极之前，将第一导电类型的源极掺杂物，注入到沟槽底部的第二MOSFET本体区的一部分，使源极掺杂物扩散，形成第二MOSFET的源极区，其中第二MOSFET的源极区与衬底层合并在一起。
所述的第二FET为积累型FET(ACCUFET)，其中衬底包括一个第一导电类型的衬底层，漂流区形成在衬底层上，其中漂流区为第一导电类型，但掺杂浓度小于衬底层的掺杂浓度。
该方法还包括在制备栅极电极之前将第一导电类型的反向掺杂物注入到至少一部分沟槽的沟槽底部的部分漂流区中，扩散反向掺杂物，形成阱区。
附图说明
图1A表示具有两个背对背MOSFET的传统开关电路的示意图。
图1B表示传统的电池保护电路模块(PCM)的示意图。
图2A表示具有两个背对背呈MOSFET并排结构的传统开关器件的平面示意图。
图2B表示图2A所示的传统开关电路沿图2A中的A-A’线的剖面示意图。
图3表示依据本发明的一个方面，具有背对背MOSFET开关器件的剖面示意图，其中背对背MOSFET形成在一个公共衬底不同深度。
图3B表示依据本发明的一个方面，具有背对背MOSFET和ACCUFET开关器件的剖面示意图，其中背对背MOSFET和ACCUFET形成在一个公共衬底不同深度。
图4A-4Z”表示依据本发明的一个方面，图3所示类型的开关器件制备流程的一系列示意图。
图4AA-4AA’表示依据本发明的一个方面，图3所示开关器件变型的剖面示意图。
图5A-5X表示依据本发明的一个方面，图3B所示类型的开关器件制备流程的一系列示意图。
具体实施方式
图2A表示具有两个完全绝缘的垂直MOSFET 220和230的器件200的传统结构，对于每个MOSFET都有单独的端子和通道终点。MOSFET 1和MOSFET 2之间要求有相当大的死区空间，以提供单独的端接区和通道终点。
图2B表示图2A所示的器件200的剖面图。每个垂直MOSFET 220/230包括多个有源器件晶胞，形成在轻掺杂的外延层246中，轻掺杂外延层246生长在较重掺杂的衬底244上。在本例中，重掺杂(例如N+)衬底244用作漏极，通过形成在衬底244背面的背部金属242，两个MOSFET 220和230的漏极电连接。有源器件形成在具有相同导电类型(例如N-型)次掺杂的外延漂流层246中，外延漂流层246生长在衬底244的正面。本体区250的导电类型与衬底244和外延区246(例如P-型)的导电类型相反，本体区250形成在一部分外延层246中。沟槽252形成在外延层246中，然后内衬绝缘物254(例如氧化层)。电绝缘栅极电极256(例如由多晶硅制成)沉积在沟槽252中。导电类型与衬底244相同的重掺杂(例如N+)源极区260，形成在沟槽252附近。通过源极金属层265和垂直源极接头267，形成到源极区的外部电接头。利用与栅极电极类似的绝缘电极，形成通道终点280、282，通过外延区中的源极-型导电区，栅极电极短接至外延漂流区。端接区还包括由本体-型导电区制成的保护环284、286。
该器件的重要特征是源极对源极电阻，两个MOSFET 220和230都接通。必须使该电阻尽可能地小。总的源极对源极电阻Rss如下：
Rss＝2Rch+2Rdrift+Rbackmetal+2Rsubstrate
其中Rch为当栅极接通时，通过源极265和本体区250的导电通道电阻，Rdrift为外延层246的电阻，Rbackmetal为背部金属242的电阻，以及Rsubstrate为衬底244的电阻。如果MOSFET220和230之间的间距足够大，例如1000微米，那么从MOSFET 220的源极金属到MOSFET 230的电流通路，基本垂直穿过通道252、漂流区246以及衬底244，水平穿过背部金属242。为了降低Rss，必须使衬底244很薄，使背部金属242很厚。在正面制成器件之后，通常将衬底244尽可能地磨薄，以减小衬底244的厚度。为了减小Rsubstrate，衬底244不能超过2mil(大约50微米)厚，为了减小Rbackmetal，背部金属至少8微米厚。鉴于衬底244的厚度，图2A和图2B所示的器件200非常脆弱，易于损坏。为了增加机械强度，通常采用至少2mil的保护带或塑封材料。即使带有这些保护，可用器件的产量也十分有限。
另一个问题是，如图2B所示，图2A-2B所示类型的传统器件在两个MOSFET的周围使用通道终点280/282。通道终点280/282占据了有源器件晶胞不应使用的额外空间。这样减小了通道区的面积，增大了Rss。
在公共衬底上形成串联FET，以减小Rss
本发明的各个方面利用图1A和图1B所示电路的特殊属性。对于图1A和图1B所用的双向开关来说，漏极是浮动的。没有漏极端接让电流流向，或从器件到漏极。依据本发明的各个方面，器件结构获得相邻绝缘垂直FET之间的紧凑空间，它们的漏极连接在一起，通过公共衬底形成的FET串联实现电浮动。将FET串联(即一个FET在另一个FET上方)，使一个相对很长的水平空间转换成一个相对较短的垂直空间，同时大幅增加两个FET的面积，使得器件仍然可以在传统尺寸的芯片上制备。
图3表示依据本发明的一个方面，用公共衬底串联两个背对背MOSFET320、330的开关器件300的一个示例。在所示示例中，第一和第二MOSFET320和330由公共半导体衬底制成，利用形成在衬底中的一组公共沟槽，两个沟槽含有两个栅极电极，一个栅极电极对应一个MOSFET。通过内衬每个沟槽底部和侧壁的栅极绝缘物，使栅极与衬底电绝缘，通过中间电极电介质，使栅极相互电绝缘。MOSFET 320、330之间的垂直间距可以做得很小，使大部分的电流流经漂流区，与图2A-2B所示的传统设计相比，流经的垂直间距更短。串联设计还消除了使用保护环结构的必要性，释放出了MOSFET 320、330的衬底空间。
如图3所示，第一垂直沟槽MOSFET 320和第二垂直沟槽MOSFET 330在公共衬底301上串联形成，公共衬底301包括衬底层314和生长或以其他方式形成在衬底层314上的外延层316。衬底层314可以由半导体晶圆(例如掺杂硅晶圆)制成。外延层包括不同掺杂类型和掺杂浓度的分立区域。确切地说，第二本体区324形成在外延层316的一侧附近，漂流区310夹在第一本体区322和第二本体区324之间，第二本体区324由靠近衬底层314的外延层制成。一个或多个栅极沟槽318形成在外延层中。
一般来说，衬底层314的掺杂浓度高于漂流区310，例如高103至104倍。本体区322、324的掺杂类型与衬底层314和漂流层310的掺杂类型相反。作为示例，但不作为局限，如果衬底为N+型，那么漂流层可以为N-型，本体区为P-型。通常来说，衬底层314的掺杂浓度约为1019/cm3至1020/cm3左右，漂流区的掺杂浓度约为1015/cm3至1017/cm3左右。本体区的掺杂浓度约为1016/cm3至1018/cm3左右。
形成在外延层中的沟槽318从其中一个表面开始延伸，穿过第一本体区322和漂流区310，到达第二本体区324。第一FET 320的源极312形成在栅极沟槽318附近的衬底301的一侧，第一本体区夹在源极312和漂流区310之间，漂流区310作为MOSFET 320、330的公共漏极。第二FET 330的源极326形成在沟槽318的底部附近。通常来说，源极区312、326的导电类型与衬底层314相同，掺杂浓度与衬底层314相同或接近。漂流区310的导电类型与衬底层314以及源极区312、326相同，但掺杂浓度较低。本体区322、324的导电类型与衬底从314相反。作为示例，但不作为局限，衬底314和源极区312、326可以为N+型，漂流区310可以为N型，第一本体区322和第二本体区324可以为P-型。在可选实施例中，N型和P型可以互换。
第一栅极电极332由导电材料(例如多晶硅)制成，形成在第一源极区312和第一本体区322附近的每个沟槽318顶部。第二栅极电极334由导电材料(例如多晶硅)制成，形成在第二本体区324和第二源极区326附近的每个沟槽318底部。栅极电极332、334与半导体衬底301电绝缘，并通过绝缘材料340(例如氧化物)相互绝缘，绝缘材料340内衬沟槽318侧壁和底部，占据栅极电极之间的空间。
第一源极金属层302可以通过形成在接触沟槽中的金属接头342(例如钨插头)，电连接到源极区312，金属接头342内衬势垒材料343(例如钛/氮化钛)，防止接触金属和衬底301半导体材料的内部扩散。绝缘材料340使第一栅极电极332和第一源极金属层302电绝缘。第一源极金属层302提供第一MOSFET320的源极312和外部电路元件之间的接触。第二源极金属层304以一种类似的方式形成在衬底层314的背面(适当地带有或不带扩散势垒)，以提供第二MOSFET 330的源极326和外部电路元件之间的电连接。
第一源极金属层302可以是形成在衬底301第一边上的第一个较大的金属层的一部分。第一个较大的金属层包括第一栅极金属部分(图中没有表示出)，第一栅极金属部分与第一金属金属层302电绝缘，并电连接到第一栅极电极332，例如通过垂直接头和栅极滑道，传统的栅极滑道是为了在第一MOSFET 320的栅极332和外部电路元件之间提供电连接。第二源极金属层304可以是第二个较大的金属层的类似部分，第二个较大的金属层形成在衬底301的第二边上，第二边与第一边相对。第一个较大的金属层还包括一个第二栅极金属部分(图中没有表示出)，第二栅极金属部分与第一源极金属层302和第一栅极金属部分电绝缘，并电连接到第二栅极电极334，例如通过垂直接头和栅极滑道，以便在第二MOSFET330的栅极334和外部电路元件之间提供电连接。
如上所述，对于含有背对背FET的应用来说，如图1A和图1B所示，作MOSFET 320和330的漏极的漂流区310无需外部连接。这样使得器件300的设计简洁而紧凑。另外，虽然源极金属层出现在器件300的两侧，本发明的各个方面并不局限于这种思路。在可选实施例中，源极312和326的连接可以由器件300的同一边制成。总的源极至源极电阻为：
Rss＝2Rch+Rdrift+Rsubstrate
由于两个MOSFET具有相同的沟槽，仅占据硅面积的一半。因此得到的Rss小于原有技术的一半。
本发明的各个方面不局限于使用背对背MOSFET的开关器件。还可以使用FET的其他可选类型。作为示例，但不作为局限，图3B表示一种可选开关器件300’的一个示例，图3C表示其相应的电路图，其中第一个FET为MSOFET 320，第二个FET为与二极管306’并联的ACCUFET 330’。器件300’提供与器件300相同的双向开关功能。可选器件300’的结构与图3所示的器件300非常接近。因此，对于两图中共同的结构，图3B使用与图3相同的参数。例如，顶部MOSFET 320的结构与图3和图3B中的相同。
器件300’由半导体衬底301’制成，衬底301’包括一个衬底层314(例如硅晶圆)和一个外延层316(例如一层外延生长的硅)，外延层316具有相同的掺杂类型，掺杂浓度低于衬底层。衬底层314用作ACCUFET 330’的源极。外延层316的掺杂顶部构成本体区322和源极区312，留下漂流区310在两个晶体管之间。沟槽318形成在外延层316中，穿过源极区312和本体区322，到达漂流区310中。第一栅极电极332和第二栅极电极334分别形成在栅极沟槽318的顶部和底部，与外延层绝缘，并通过绝缘材料340(例如氧化物)相互绝缘。
反掺杂的阱区306形成在沟槽318底部附近的漂流区中，其导电类型与漂流区310和衬底层314相反。反掺杂阱区306构成带有漂流区的P-N结，漂流区提供与ACCUFET并联的二极管306’，类似于顶部MOSFET的体二极管，当ACCUFET断开时，用于反向传导。阱区306可以电连接到第二源极金属304，以便于通过图4AA和4AA’所示的不同可选件，将二极管306’的阳极电连接到ACCUFET的源极，后续制备过程将在下文详细介绍。
串联制备背对背FET，通过背部金属消除了穿过衬底和横向电流的垂直电流。因此，背部金属可以做的更薄。利用图3和图3B所示的开关设计，衬底301可以为2至4mil(大约50至100微米)厚。较薄的背部金属缩短了晶圆工艺循环时间，降低晶圆成本。
图4A-4Z”表示图3所示器件制备过程的一系列流程图。根据N-型器件的制备提出本例。然而，本领域的技术人员应理解，通过切换P和N，可以制备P-型器件。如图4A所示，这种特别的制备方法从含有N+掺杂衬底层314的多层衬底301开始，p-掺杂层324和n-掺杂层310形成在衬底上，例如通过外延生长和离子注入相结合。绝缘薄膜440(例如氧化物)形成在n-掺杂层310的表面上。带图案的光刻蚀掩膜402形成在绝缘层440的裸露表面上，以便选择性刻蚀。除去光刻蚀掩膜之后，通过氧化层440刻蚀沟槽318，到p-型324和n-掺杂310半导体材料中，如图4C所示。
如图4D所示，为源极使用掩膜404，含有后续制成源极区326的n-型掺杂物414，注入到沟槽318底部下方的那部分p-型层324中。掩膜填充了沟槽318的其中一个，表示为底部本体接触沟槽318’，它将用于制备到p-型层324的接头。含有底部源极接触沟槽318”的剩余沟槽318将用于制备源极接头，不要用掩膜404填充。掩膜防止n-型掺杂物注入到底部本体接触沟槽318’的底部。除去掩膜404之后，绝缘材料442形成在沟槽中，如图4E所示。由于除去了填充该沟槽的那部分掩膜404，因此绝缘材料442形成在含有底部本体接触沟槽318’的所有沟槽中。绝缘材料442(例如氧化物)，可以通过化学气相沉积和增稠相结合，然后利用化学机械抛光(CMP)制成。在绝缘层442上沉积一个保护层462(例如氮化物)。保护层462阻挡刻蚀绝缘材料442的后续刻蚀工艺。
覆盖掩膜405形成在一部分保护层462上，易于形成图案和刻蚀工艺，除去大部分保护层，除了底部本体接触沟槽318’上方和靠近底部本体接触沟槽318’的底部源极接触沟槽318”，如图4G所示。如图4H所示，接着刻蚀掉绝缘材料442，除了底部本体接触沟槽318’和底部源极接触沟槽318”上方的剩余部分保护层462下方的那部分。第一栅极绝缘层444(例如氧化物)形成在沟槽318的侧壁和底部上，裸露出衬底表面，如图4I所示。通过氧化外延层的半导体材料的裸露表面，形成第一栅极绝缘层444。
在图4J中，导电栅极材料334(例如多晶硅)沉积在沟槽318中，并如图4K所示进行回刻，以形成第二栅极电极334。然后，如图4L所示，中间栅极电介质446(例如高密度等离子(HDP)氧化物)形成在第二栅极电极334上方。形成中间栅极电介质446之后，通过化学机械平整化工艺除去多余的材料。
然后在第二栅极电极334上方，将中间栅极电介质446刻蚀到所需厚度，从栅极沟槽侧壁顶部和外延层310的裸露表面上除去电介质材料，如图4M所示。然后，在中间栅极电介质上方的栅极沟槽中，形成第一栅极电极332。作为示例，如图4N所示，从底部本体接触沟槽318’和底部源极接触沟槽318”填充的绝缘物上方，除去剩余的保护层462，在刻蚀过程中，外延层的表面和沟槽侧壁可以用保护材料448(例如屏蔽氧化物)覆盖。然后，如图4O所示，例如通过氧化物浸渍，除去保护材料448，例如通过热氧化，用于第一栅极332的绝缘层444’形成在沟槽侧壁和外延层310的裸露部分上方。
图4P表示在如图4Q所示构成第一晶体管的栅极332的刻蚀之后，沉积导电材料。如图4R所示，对装置进行退火，使得n-型掺杂物414扩散到p-掺杂层324中，构成第二晶体管的源极326，与N+衬底314接触。在这个过程中，例如通过氧化物，可以在栅极332的裸露部分上方，形成绝缘材料449。
在图4S中，形成本体掩膜406(例如一层带图案的光致抗蚀剂)，并将p-型离子注入到外延层的顶部，形成第一晶体管的本体区322。对部分完成的器件再次退火，使p-型掺杂物扩散，形成本体区322，如图4T所示。然后，如图4U所示，在部分完成的器件表面上形成第二源极掩膜407，将n-型掺杂物注入到含有栅极电极332、334的邻近沟槽之间的台面结构中。然后对器件进行第三次退火，使n-型掺杂物扩散，构成第一晶体管的源极312，如图4V所示。
其余的绝缘材料449(例如低温氧化物(LTO)和硼磷硅玻璃(BPSG))可以形成在器件的表面上，靠近第一晶体管的源极312和栅极电极332，以及底部本体接触沟槽318’中绝缘材料442上方，如图4W所示。形成之后，平整其余的绝缘材料449，例如通过CMP。然后，形成源极/本体接头。例如，如图4X所示，利用接触掩膜408，刻蚀接触开口340，通过绝缘材料449以及本体区332中的源极区312，在邻近栅极沟槽318之间的台面结构中。在一些实施例中，还可以形成用于第二晶体管的电接触，从器件的顶边到本体区324。例如，图4Y表示形成第二接触掩膜409，接下来刻蚀底部本体接触沟槽318’中的绝缘材料442和底部源极接触沟槽318”，一直到本体层324和源极区326，分别形成接触开口340’和340”。在图4Z中，剥去电阻掩膜409，分别在接触开口340、340’和340”中形成导电接头342、344和346。利用扩散势垒(例如钛/氮化钛)，保护导电接头(例如钨插头)，对抗接触金属和衬底的半导体材料之间相互扩散。
然后，形成一个带图案的金属层302，为第一和第二晶体管的源极，提供外部接头，如图4Z’所示。作为示例，但不作为局限，在第一晶体管附近的器件表面上，形成Ti/TiN扩散势垒和Al金属，如图4Z”所示，沉积阻抗掩膜，并形成图案，刻蚀金属层302，形成两个绝缘的源极金属区302、302’。一个金属区302为第一晶体管提供源极接头，第二个金属区302’提供到第二晶体管的接头，用于短接源极和本体，通过源极接头346，分别与源极区326形成接触，通过本体接头344，与本体区324形成接触。然后，在工艺最后，剥去金属掩膜。在图4A-图4Z”所示示例中，通过本体接触344、金属区302’和源极接头346，在底部MOSFET的本体324和源极326之间，形成接触。
有多个可选实施例，其中利用本体接头344，完成用于第二MOSFET的源极-本体接头。在这个实施例中，可以省略源极接头346及其底部源极接触沟槽318”。作为示例，但不作为局限，如图所示，在图4AA中，可以使用本体接头344，配置一个向下键接头，其中在半导体封装工艺中提供一个金属接头，将金属层302’连接到引线框上，衬底层314的底部电连接到引线框(图中没有表示出)。还可选择，如图4AA’所示，可以刻蚀本体接触开口340’，穿过本体区324，到衬底层314中，使本体接头344’穿通本体区324，并与本体区324接触，源极区326穿过衬底层314，从而提供源极-本体短接。
要注意的是，在可选实施例中，通过形成在衬底层314背面的金属层304，穿过衬底层314，形成到源极区326的接触，如图3所示。
图5A-5X表示图3B所示类型器件的制备示例的一系列剖面图。由于器件300’与器件300类似，因此参见图4A-4Z”的上述制备工艺顺序和图5A-5X所示的顺序之间也有相似性。鉴于图4A-4Z”所示的示例，根据N-型器件的制备，提出了图5A-5X中的示例。再次强调，本领域的技术人员将理解通过切换P和N，也可以制成P-型器件。
如图5A所示，在初始衬底301’上形成绝缘薄膜540，初始衬底301’具有形成在N+衬底314上的N-型外延层310。例如，在外延层310的裸露表面上，制备绝缘层540，例如通过氧化，如图5A所示，可以参照图4A-4B，处理上述带有阻挡掩膜502的绝缘层540的图案，如图5B所示。含有栅极沟槽318、向下键接触沟槽318a的沟槽，用于接触到反向掺杂阱区306，然后刻蚀顶部栅极接触沟槽318b和底部栅极接触沟槽318c，穿过氧化层，到外延层310中，如图5C所示。另外，在沟槽318、318a底部的外延层中注入p-型掺杂物506，用于反向掺杂阱区306。
除去掩膜502之后，在沟槽318、318a中，形成绝缘材料542(例如HDP氧化物)，然后进行化学机械平整化(CMP)并退火，使p-型掺杂物506扩散，以构成阱区306，如图5D所示。然后，在向下键接触沟槽318a上方的绝缘材料542的部分顶面上方，形成一个覆盖掩膜504，刻蚀掉剩余的绝缘材料542，如图5E所示。除去覆盖掩膜504之后，绝缘材料(例如氧化物)的衬里层544形成在沟槽318的底部和侧壁上方，以及外延层310的裸露部分顶面上方，如图5F所示。例如通过热氧化，形成衬里层544。
然后，如图5G所示，沉积要使用的导电材料，在栅极沟槽318中形成ACCUFET栅极334，在底部栅极接触沟槽318c中形成底部栅极滑道334’。导电材料可以是多晶硅，掺杂物注入到多晶硅中，使其导电性更强。然后，回刻导电材料，在栅极沟槽318的底部和底部栅极接触沟槽318c中形ACCUFET栅极334和底部栅极滑道334’。在图5I中，在ACCUFATE栅极334上方，形成中间栅极绝缘材料546。作为示例，但不作为局限，其余的绝缘材料546可以是增稠的HDP氧化层，并在增稠后进行CMP。
利用器件300，为沟槽318中的两个不同的FET的栅极332、334提供独立电绝缘接头。作为示例，如图5J所示，制备一个第二覆盖掩膜505，并形成图案，刻蚀沟槽318中的绝缘材料546。在本例中，第二覆盖掩膜505保护顶部栅极接触沟槽318b中的部分中间栅极绝缘材料546，以便为MOSFET栅极332的顶部栅极滑道限定开口541，同时保护沟槽318a和318c中的绝缘材料546，之后将分别用于形成到反向掺杂阱区306的接头，以及到ACCUFET底部栅极滑道334’的接头。刻蚀形成开口541，并除去剩余部分绝缘材料546之后，剥去第二覆盖掩膜，形成第二栅极绝缘材料544(例如栅极氧化物)，如图5K所示。通过外延层310裸露部分(例如沟槽318的侧壁裸露顶部)的热氧化，形成第二栅极绝缘材料544。然后，在沟槽中，形成第二层导电材料332。利用这个导电材料(例如掺杂多晶硅)，形成MOSFET栅极332和顶部栅极滑道332’。例如，如图5M所示，回刻导电材料332，在沟槽318中形成栅极332，并在顶部栅极接触沟槽318b中为MOSFET形成顶部栅极滑道332’。然后，在栅极332和栅极滑道332’上方，形成保护电介质材料544’，如图5N所示，例如通过热氧化，以便在后续处理过程中保护它们。
然后，利用本体注入掩膜506，通过掩膜中的开口注入p-型掺杂物，如图5O所示，然后除去掩膜并退火，如图5P所示，以扩散p-型掺杂物，为MOSFET形成本体区332。为了制备MOSFET源极区312，使用源极掩膜507，注入n-型掺杂物，然后除去掩膜并退火，以扩散n-型掺杂物，如图5R所示。如图5O-5P所示的相同的掩膜、注入和扩散一系列过程，也可以形成包围着器件的通道终止区312’。
为了加厚器件上方的电绝缘体，可以在第二栅极电介质544和保护电介质544’上沉积顶部绝缘物548，如图5S所示。作为示例，通过沉积LTO/BPSG层，可以形成顶部绝缘物548，例如通过CMP，使LTO/BPSG层平整。可以形成开口540、540’、540”、540’”用于到源极312、顶部栅极滑道332’、底部栅极滑道334’和阱区306的接头，穿过顶部绝缘物548、ACCUFET底部栅极滑道沟槽318c中的中间栅极绝缘物546以及向下键接触沟槽318a中的绝缘材料542。这包括两个单独的掩膜和刻蚀过程。作为示例，如图5T所示，利用第一接触掩膜508，接触开口刻蚀540、540’和540”穿过氧化层548。在图5U描述的后续过程中，剥去第一接触掩膜508，用第二接触掩膜509代替，第二接触掩膜509填充之前形成的开口540、540’、540”，并为阱区306的接头限定开口540’”。在向下键接触沟槽318a底部形成到阱区的接触开口540”的刻蚀过程中，第二接触掩膜509保护源极接触开口540和栅极滑道接触开口540’，避免发生不必要的加深。
形成接触开口后，在开口中制备接头。这包括制备内衬开口的一层扩散势垒，然后形成金属(例如钨)插头。例如，如图5V所示，剥去光致抗蚀剂掩膜，在接触开口540、540’、540”和540’”中分别形成势垒金属层344(例如Ti/TiN)和钨插头342、342’、342”和342’”。然后，如图5W所示，在集成表面上方沉积一个金属层302(例如铝)，制备带有插头342、342’、342”和342’”。然后，在传统的光刻和金属刻蚀步骤中，将金属层302分成单独的区域302、302’、302”和302’”，提供独立的电绝缘外部接头，到MOSFET源极312和本体区322、MOSFET栅极滑道332’、ACCUFET栅极滑道334’和ACCUFET阱区306。
要注意的是，在一些实施例中，制备到阱区306的接头，通过向下键连接，到衬底层314背部的金属层上，其中在半导体封装过程中提供金属接头，以便将金属层302’”连接到引线框，衬底层314底部的金属层304电连接到引线框上(图中没有表示出)。还可选择，如图4AA’所示，向下键接触沟槽318a底部的阱区306的接触开口540’”，可以穿过阱区306，刻蚀到衬底层314，使钨插头342’”穿通，并与阱区306和衬底层314接触，衬底层314用作ACCUFET330’的源极，从而为二极管的阳极提供接头，二极管短接至ACCUFET的源极。
本发明的各个方面提出了一种紧凑、高效的双向开关设计，有效利用了可用的芯片区域，无需背部研磨，也无需像一些实施例中必须制备背部金属，就能制备有源器件。
尽管本发明关于某些较佳的版本已经做了详细的叙述，但是仍可能存在各种不同的修正、变化和等效情况。因此，本发明的范围不应由上述说明决定，与之相反，本发明的范围应参照所附的权利要求书及其全部等效内容。任何可选件(无论首选与否)，都可与其他任何可选件(无论首选与否)组合。在以下权利要求中，除非特别声明，否则不定冠词“一个” 或“一种”都指下文内容中的一个或多个项目的数量。除非用“意思是”明确指出限定功能，否则所附的权利要求书并不应认为是意义-加-功能的局限。没有明确指出“意思是”执行特定功能的权利要求书中的任意内容，都不应认为是35USC§112,
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6中所述的“意思”或“步骤”。

Claims (19)

1.一种双向半导体开关器件，其特征在于，包括：
形成在一半导体衬底上的第一和第二垂直场效应晶体管（FET），其中第一FET的源极在衬底的第一边，第二FET的源极在衬底第一边相对的第二边上，其中第一和第二FET的栅极置于一组公共沟槽中，这组公共沟槽形成在半导体衬底的外延层中，其中外延层包括一个夹在第一FET源极和第二FET源极之间的漂流区，构成第一FET和第二FET的公共漏极；
所述的半导体衬底包括一个第一导电类型的衬底层，作为第二FET的源极，其中漂流区是第一导电类型的外延层的一部分，但是掺杂浓度小于衬底层；
所述的漂流区形成在衬底层和第一FET的本体区之间，第一FET的本体区为第二导电类型，与第一导电类型相反，第二导电类型的一个或多个第二本体区用于第二FET，使漂流区夹在第一本体区和一个或多个第二本体区之间；其中这组公共沟槽包括多个形成在半导体衬底中的沟槽，从第一边穿过第一本体区、漂流区层，到一个或多个第二本体区中。
2.如权利要求1所述的器件，其特征在于，所述的第二FET的一个或多个本体区包括一个第二导电类型的第一外延层，第二导电类型与第一导电类型相反，并且其中漂流区包括一个第一导电类型的第二外延层，形成在第一外延层上，从而使第一外延层夹在衬底层和第二外延层之间。
3.如权利要求2所述的器件，其特征在于，所述的第一和第二FET都是金属氧化物半导体FET（MOSFET），其中第一导电类型的重掺杂区位于第一外延层中，重掺杂区至少从公共组沟槽中的每一个沟槽底部开始，延伸到第一导电类型的衬底层。
4.如权利要求3所述的器件，其特征在于，所述的第二导电类型的第一外延层，通过位于底部本体接触沟槽中的导电插头电连接到一个位于半导体衬底的第一边上金属层。
5.如权利要求4所述的器件，其特征在于，所述的导电插头位于底部本体接触沟槽中，穿过第二导电类型的第一外延层，延伸到第一导电类型的衬底层中。
6.如权利要求1所述的器件，其特征在于，还包括一个形成在衬底第一边上的第一金属层，其中第一FET的源极电连接到第一金属层的第一部分，其中第二FET的源极电连接到第一金属层的第二部分。
7.一种双向半导体开关器件，其特征在于，包括：
形成在一半导体衬底上的第一和第二垂直场效应晶体管（FET），其中第一FET的源极在衬底的第一边，第二FET的源极在衬底第一边相对的第二边上，其中第一和第二FET的栅极置于一组公共沟槽中，这组公共沟槽形成在半导体衬底的外延层中，其中外延层包括一个夹在第一FET源极和第二FET源极之间的漂流区，构成第一FET和第二FET的公共漏极；
所述的半导体衬底包括一个第一导电类型的衬底层，作为第二FET的源极，其中漂流区是第一导电类型的外延层的一部分，但是掺杂浓度小于衬底层；
所述的第一FET为金属氧化物半导体FET（MOSFET），第二FET为积累型FET（ACCUFET），并在ACCUFET上并联一个二极管；
第二导电类型的掺杂区位于这组公共沟槽中的每个沟槽底部下方的外延层中，第二导电类型与第一导电类型相反，所述的第二导电类型的掺杂区远离第一导电类型的衬底层。
8.如权利要求7所述的器件，其特征在于，所述的第二导电类型的掺杂区电连接到第一导电类型的衬底层。
9.如权利要求8所述的器件，其特征在于，所述的第二导电类型的掺杂区，通过位于一接触沟槽中的一导电插头电连接到位于半导体衬底第一边上的金属层，穿过位于接触沟槽中的导电插头。
10.如权利要求9所述的器件，其特征在于，所述的导电插头位于接触沟槽中，穿过第二导电类型的掺杂区和外延层，延伸到第一导电类型的衬底层中。
11.如权利要求7所述的器件，其特征在于，还包括一个形成在衬底第一边上的第一金属层，其中第一FET的源极电连接到第一金属层的第一部分，其中第二FET的源极电连接到第一金属层的第二部分。
12.一种用于制备双向半导体开关器件的方法，其特征在于，包括：
在半导体衬底上制备第一和第二垂直场效应晶体管（FET），其中第一FET的源极在衬底的第一边上，第二FET的源极在衬底的第二边上，第二边在第一边对面，其中第一和第二FET的栅极位于一组公共沟槽中，公共沟槽形成在半导体衬底的漂流区中，漂流区夹在第一FET的源极和第二FET的源极之间，其中漂流区构成第一FET和第二FET的公共漏极；
制备所述第一FET和第二FET包括从衬底的第一边制备一组沟槽，到漂流区中；
将与衬底相同导电类型的掺杂物注入到这组沟槽中的至少一部分沟槽底部；
在这组沟槽中的至少一部分沟槽的侧壁和底部，制备栅极绝缘物；
在沟槽底部，制备第二FET的栅极电极；
在第二FET的栅极电极上方，制备中间栅极电介质；
在中间栅极电介质上方的沟槽顶部，为第一FET制备栅极电极，其中第一FET的栅极电极，与至少一部分沟槽的侧壁电绝缘。
13.如权利要求12所述的方法，其特征在于，所述的第一FET为金属氧化物半导体FET（MOSFET）。
14.如权利要求13所述的方法，其特征在于，还包括注入导电类型与漂流区导电类型相反的本体掺杂物，到第一FET栅极电极附近的漂流区顶部，使掺杂物扩散，为MOSFET形成本体区。
15.如权利要求14所述的方法，其特征在于，还包括注入与漂流区导电类型相同的源极掺杂区，到MOSFET的栅极电极附近的漂流区顶部，使源极掺杂物扩散，为MOSFET形成源极区，其中MOSFET的本体区在MOSFET的源极区和漂流区之间。
16.如权利要求13所述的方法，其特征在于，所述的第一FET为第一MOSFET，第二FET为第二MOSFET，其中衬底包括一个第一导电类型的衬底层和一个夹在漂流区和衬底层之间的第二导电类型的掺杂层，其中第二导电类型与第一导电类型相反，其中第二导电类型的掺杂层构成第二MOSFET的本体区，其中漂流区的掺杂浓度小于衬底层。
17.如权利要求16所述的方法，其特征在于，制备这组沟槽包括形成这组沟槽到足够深穿通到第二MOSFET的本体区中，但不穿到衬底层中，该方法还包括在制备栅极电极之前，将第一导电类型的源极掺杂物，注入到沟槽底部的第二MOSFET本体区的一部分，使源极掺杂物扩散，形成第二MOSFET的源极区，其中第二MOSFET的源极区与衬底层合并在一起。
18.如权利要求13所述的方法，其特征在于，所述的第二FET为积累型FET（ACCUFET），其中衬底包括一个第一导电类型的衬底层，漂流区形成在衬底层上，其中漂流区为第一导电类型，但掺杂浓度小于衬底层的掺杂浓度。
19.如权利要求18所述的方法，其特征在于，还包括在制备栅极电极之前将第一导电类型的反向掺杂物注入到至少一部分沟槽的沟槽底部的部分漂流区中，扩散反向掺杂物，形成阱区。
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