CN118943166A - 共漏极mosfet器件及制备方法、电子设备及制备方法 - Google Patents

Abstract

本申请提供一种共漏极MOSFET器件及制备方法、电子设备及制备方法，所述共漏极MOSFET器件，包括：衬底层，具有第一导电类型；外延层，所述外延层在所述衬底层的第一表面上生长，且具有所述第一导电类型；沟槽，形成在所述衬底层的第二表面上；金属层，淀积在所述沟槽的侧壁上；钝化层；填充在所述沟槽中，从而解决了现有技术中共漏极MOSFET器件的电流通路中电阻大的技术问题。

Description

共漏极MOSFET器件及制备方法、电子设备及制备方法

技术领域

本申请涉及半导体技术领域，尤其涉及一种共漏极MOSFET器件及制备方法、电子设备及制备方法。

背景技术

共漏极MOSFET(Metal-Oxide-SemiconductorField-Effect Transistor，金属-氧化物-半导体场效应晶体管)是一种双向开关设计，其核心特征在于将两个独立的MOSFET(标记为M1和M2)集成在同一硅基片上，实现了高效的双向电流控制。这种独特的构造方式，不仅提高了空间利用率，还优化了开关性能，减少了寄生效应，从而在电源管理、信号处理等领域展现出显著优势。但共漏极MOSFET器件的电流通路电却会极大的影响其性能。

因此，亟需一种具有低电流通路电阻的共漏极MOSFET器件及其制备方法。

发明内容

本申请提供一种共漏极MOSFET器件及制备方法、电子设备及制备方法，解决了现有技术中共漏极MOSFET器件的电流通路中电阻大的技术问题。

为了实现上述目的，第一方面，本申请实施例提供一种共漏极MOSFET器件，包括：衬底层，具有第一导电类型；外延层，所述外延层在所述衬底层的第一表面上生长，且具有所述第一导电类型；沟槽，形成在所述衬底层的第二表面上；金属层，淀积在所述沟槽的侧壁上；钝化层；填充在所述沟槽中。

可选的，所述共漏极MOSFET器件包括至少两个MOSFET器件且所述至少两个MOSFET器件的漏极通过所述衬底连接。

可选的，所述金属层的厚度小于所述沟槽的宽度。

可选的，所述沟槽的形状与所述至少两个漏极MOSFET器件之间的电流通路平行。

可选的，所述共漏极MOSFET器件的厚度为50μm-100μm。

第二方面，本申请实施例提供一种共漏极MOSFET器件的制备方法，所述制备方法用于制备如第一方面中任一所述的共漏极MOSFET器件，所述共漏极MOSFET器件的制备方法，包括：在衬底层的第一表面上生长外延层；在所述衬底层的第二表面上刻蚀形成沟槽；在所述沟槽的侧壁上淀积金属层；在所述沟槽内填充钝化层。

可选的，在所述衬底层的第二表面上刻蚀形成沟槽，包括：在所述衬底层的第二表面上淀积硬掩膜和光刻胶；刻蚀所述硬掩膜和所述光刻胶形成与所述共漏极MOSFET器件电流通路平行的图形；去除光刻胶；刻蚀所述衬底层，形成沟槽；去除所述硬掩膜。

可选的，所述在所述沟槽的侧壁上淀积金属层，包括：在所述沟槽的侧壁上淀积的金属层厚度小于所述沟槽的宽度。

第三方面，本申请实施例提供一种电子设备，所述电子设备包括第一方面任一项所述的共漏极MOSFET器件。

第四方面，本申请实施例提供一种电子设备的制备方法，所述电子设备的制备方法包括第二方面任一项所述的共漏极MOSFET的制备方法。

本申请实施例提供的本申请提供一种共漏极MOSFET器件，包括：衬底层，具有第一导电类型；外延层，所述外延层在所述衬底层的第一表面上生长，且具有所述第一导电类型；沟槽，形成在所述衬底层的第二表面上；金属层，淀积在所述沟槽的侧壁上；钝化层；填充在所述沟槽中，解决了现有技术中共漏极MOSFET器件的电流通路中电阻大的技术问题。

附图说明

图1示出了本发明实施例中共漏极MOSFET器件原理示意图；

图2示出了本发明实施例中共漏极MOSFET器件结构示意图；

图3示出了本发明实施例中共漏极MOSFET器件的电流通路示意图；

图4示出了本发明实施例中一种共漏极MOSFET器件结构示意图；

图5示出了本发明实施例中共漏极MOSFET器件的制备方法流程示意图；

图6示出了本发明实施例中生长的外延层示意图；

图7示出了本发明实施例中在器件第二表面淀积硬掩膜和光刻胶示意图；

图8示出了本发明实施例中硬掩膜和光刻胶刻蚀图案的示意图；

图9示出了本发明实施例中去除光刻胶的示意图；

图10示出了本发明实施例中刻蚀沟槽的示意图；

图11示出了本发明实施例中去除的硬掩膜示意图；

图12示出了本发明实施例中在沟槽中淀积金属层的示意图；

图13示出了本发明实施例中在沟槽中填充钝化层的示意图；

图14示出了本发明实施例中沟槽形状和方向的示意图。

具体实施方式

以下描述中，为了说明而不是为了限定，提出了诸如特定系统结构、技术之类的具体细节，以便透彻理解本申请实施例。然而，本领域的技术人员应当清楚，在没有这些具体细节的其它实施例中也可以实现本申请。在其它情况中，省略对众所周知的MOSFET器件功能区具体结构、MOSFET的工作原理的详细说明，以免不必要的细节妨碍本申请的描述。

以下实施例中所使用的术语只是为了描述特定实施例的目的，而并非旨在作为对本申请的限制。如在本申请的说明书和所附权利要求书中所使用的那样，单数表达形式“一个”、“所述”、“上述”和“该”旨在也包括例如“一个或多个”这种表达形式，除非其上下文中明确地有相反指示。

图1示出了本发明实施例中共漏极MOSFET器件原理示意图。如图1所示，共漏极MOSFET呈现为一个包含四个电气端子的集成组件包括：G1(栅极1)、S1(源极1)、G2(栅极2)、S2(源极2)，这些端子共同定义了器件的导通状态。具体来说，该结构的工作机制遵循以下逻辑，当G1-S1之间未施加正向电压时，电流从S2流向S1的通道处于关闭状态；同样，若G2-S2间无正向电压，则电流无法从S1流向S2；而当G1-S1与G2-S2两端同时施加正向电压时，S1与S2之间的连接变得导通。

需要说明的是，M1和M2的位于同一个芯片上，M1和M2的漏极通过衬底层连接，参见图2。图2示出了本发明实施例中共漏极MOSFET器件结构示意图。如图2所示，M1和M2这两个MOSFET器件紧密排列在同一芯片上，且它们的漏极(Drain)通过共享的衬底区域相连接，形成了一个共漏极配置。衬底区域的正面(第一表面)上为M1和M2的功能区域，其中M1和M2的功能区域通过隔离区隔离。所述功能区包括但不局限于外延层以及在外延层中形成的导体区域。

还需要说明的是本申请实施例中以两个MOSFET器件共漏极为例进行了示意性说明，但是共漏极的MOSFET器件数目可以大于两个，本申请实施例对共漏极的MOSFET器件数目不作具体限制。

优选的，本申请实施例还提供了共漏极MOSFET器件的电流通路示意图，参见图3。图3示出了本发明实施例中共漏极MOSFET器件的电流通路示意图。如图3所示，共漏极MOSFET器件在导通状态下电流从S1至S2。这一电流通路呈现出独特的“U”型特性，意味着电流首先沿垂直方向向下流动，随后水平转向右侧，最终再次垂直向上流回，形成一个闭合的轨迹。需要说明的是，这一“U”型路径完全嵌入于具有相对较高电阻特性的半导体衬底材料之中，相较于金属连线，其电阻值显著增加。由于半导体衬底的固有电阻远高于金属导线，“U”型通路中的电流会遇到较大的阻力，进而导致S1与S2之间的等效串联电阻显著提升。事实上，在某些设计条件下，“U”型通路的电阻可以占据整个器件总电阻的高达40％比例，这在高频应用和大功率操作场景下成为影响共漏极MOSFET器件性能的关键因素。共漏极MOSFET器件在导通状态下电流从一个MOSFET器件的源极至另一个MOSFET器件的源极。这一电流通路呈现出独特的“U”型特性，意味着电流首先沿垂直方向向下流动，随后水平转向右侧，最终再次垂直向上流回，形成一个闭合的轨迹。

相关技术通过提高衬底材料的掺杂浓度，可以显著降低其电阻率，从而减小衬底电阻。还可以将衬底厚度控制在100微米以下，以此大幅削减衬底电阻。尽管上述方法能有效降低衬底电阻，但同时也引入了新的技术难题和成本负担；例如，外延生长技术与背面工艺的复杂化：高浓度掺杂和超薄衬底的要求加剧了外延生长的难度，并增加了背面处理的复杂性，这不仅提高了制造成本，也可能降低器件的成品率。

因此，本申请实施例提供的一种共漏极MOSFET器件，包括：衬底层，具有第一导电类型；外延层，所述外延层在所述衬底层的第一表面上生长，且具有所述第一导电类型；沟槽，形成在所述衬底层的第二表面上；金属层，淀积在所述沟槽的侧壁上；钝化层；填充在所述沟槽中，解决了现有技术中共漏极MOSFET器件的电流通路中电阻大的技术问题。

图4示出了本发明实施例中一种共漏极MOSFET器件结构示意图，如图4所示，包括：衬底层401，所述衬底层401具有第一导电类型；生长在所述衬底层的第一表面上的外延层402，所述外延层也具有第一导电类型；沟槽403，所述沟槽403在所述衬底层的第二表面上；所述沟槽的侧壁上淀积的金属层404以及填充在沟槽403中钝化层405。

需要说明的是，图4所示的共漏极MOSFET器件包括至少两个MOSFET器件，所述至少两个MOSFET器件的漏极通过衬底401连接。沟槽403的宽度大约为10μm-20μm，沟槽的侧壁淀积的金属层的厚度为3μm-7μm。也就是说金属层的厚度小于沟槽的宽度，即金属层并没有填满沟槽。淀积完金属层后将沟槽的空隙部分用钝化层填满。钝化层的材料可以PSG(磷硅玻璃)和/或SRO(富硅氧化物)。填充钝化层首要目标在于强化芯片背面的物理防护，抵御外界机械力的潜在损害，确保器件在恶劣环境下仍能维持稳定性能。其次，填充钝化层的存在解决了因不同材料热膨胀系数差异引发的结构稳定性问题。具体而言，在填充金属的器件结构中，倘若金属层完全填充于芯片内部，金属与半导体材料之间的热膨胀系数显著差异将构成一大挑战。在经历温度循环变化时，这种差异会导致金属与半导体界面处产生挤压应力，进而诱发机械损伤，威胁到器件的完整性和功能性。

填充钝化层的引入，通过其固有的柔韧性和弹性特质，有效地充当了应力缓冲器的角色。在温度波动过程中，钝化层能够吸收并分散由热胀冷缩引起的内应力，显著减轻了金属与半导体界面处的应力集中，从而大幅度提升了器件的整体可靠性和寿命。

还需要说明的是，按照相关技术完成402中器件功能区的工艺之后，将芯片减薄到50-100um之间，然后刻蚀出于与图3所示的电流“U”型通路平行的沟槽，也就是说沟槽的形状与共漏极MOSFET器件的两个MOSFET之间电流通路平行，并且沟槽深度接近共漏极MOSFET器件的功能区。

在另一方面，本发明提供一种共漏极MOSFET器件的制备方法。参见图5，图5示出了本发明实施例中共漏极MOSFET器件的制备方法流程示意图，所述方法包括以下步骤：

S501：在衬底层的第一表面上生长外延层。

具体地，图6示出了本发明实施例中生长的外延层示意图。如图6所示，在半导体衬底层401上生长外延层402，所述半导体的功能区域处于所述外延层中，所述衬底层401具有第一导电类型，所述外延层402也具有第一导电类型。

S502：在所述衬底层的第二表面上刻蚀形成沟槽。

具体地，首先在所述衬底层401的第二表面上淀积硬掩膜701和光刻胶702，参见图7。图7示出了本发明实施例中在器件第二表面淀积硬掩膜和光刻胶示意图。淀积硬掩模是旨在保护芯片在后续处理过程中不受损伤。硬掩模材料，如二氧化硅(SiO2)或氮化硅(Si3N4)，因其出色的化学稳定性和对蚀刻工艺的高度耐受性而被选用。通过在芯片第二表面淀积一层硬掩模，可以有效屏蔽不必要的蚀刻反应，确保关键结构的完整性和功能。

光刻胶则是一种光敏聚合物材料，用于实现微结构的图案化。在半导体制造流程中，光刻胶被均匀涂覆于芯片表面，经由光刻机的精确曝光后，发生化学反应变化，从而形成预定的图案。这一图案化过程是后续蚀刻步骤的模板，决定了最终器件的微观结构。光刻胶的选择与使用需考虑其分辨率、对比度、稳定性及感光速度，以确保图案转移的准确性与一致性。

然后，刻蚀硬掩膜和光刻胶形成与共漏极MOSFET器件电流通路平行图形801，参见图8。图8示出了本发明实施例中硬掩膜和光刻胶刻蚀图案的示意图。首先，光刻胶作为临时的掩膜层被均匀涂布在硬掩模之上。通过光刻技术，即利用光源对涂有光刻胶的区域进行曝光，然后显影，可以形成与预设设计相匹配的图形。这些图形中的开口部分将作为后续刻蚀工艺的窗口，允许刻蚀剂选择性地移除下面的硬掩模或基底材料，而未曝光的光刻胶区域则保持完整，继续发挥保护作用。

一旦光刻胶图形化完成，接下来的步骤是对硬掩模进行刻蚀。硬掩模，通常是由更耐蚀刻的材料制成，例如二氧化硅或氮化硅，它在刻蚀过程中充当更持久的掩膜，能够承受更高强度的蚀刻条件，从而确保图形的精确转移至底层的半导体材料上。

如图8所示，刻蚀出于与图3所示的电流“U”型通路平行的沟槽，也就是说沟槽的形状与共漏极MOSFET器件的至少两个MOSFET之间电流通路平行。

接着，去除光刻胶，参见图9。图9示出了本发明实施例中去除光刻胶的示意图。光刻胶去除通常涉及使用化学溶剂或等离子体刻蚀技术，具体取决于工艺的需求和光刻胶的类型。化学溶剂，如丙酮、异丙醇或专用的光刻胶去除剂，可以溶解残留的光刻胶，使其易于清洗掉。而等离子体刻蚀则利用等离子体的能量来分解光刻胶分子，使之转化为气体或更易清除的小分子。

光刻胶的去除是光刻工艺链中的一个重要环节，它不仅清除了非功能性材料，还确保了后续工艺的精确度和效率。通过彻底去除光刻胶，可以避免残留物质对后续工艺步骤的干扰，如金属沉积时的粘附性问题或蚀刻过程中的选择性偏差，从而保证了集成电路和其他微电子器件的高质量和可靠性。

然后，刻蚀所述衬底层，形成沟槽，参见图10。图10示出了本发明实施例中刻蚀沟槽的示意图。如图10所示，在衬底层的第二表面刻蚀形成了沟槽403。所述沟槽的形状与共漏极MOSFET器件的至少两个MOSFET之间电流通路平行。衬底层通常由各种半导体或绝缘材料构成，例如硅、二氧化硅、氮化硅等，它们在器件中起着支撑、绝缘或导电的重要作用。在刻蚀过程中，首先通过光刻技术在衬底上形成掩模图案，该掩模将决定哪些区域的材料会被保留，哪些区域将被去除。随后，采用干法刻蚀或湿法刻蚀技术，有选择性地移除未被掩模覆盖的部分，形成所需的沟槽或凹槽结构。刻蚀工艺需根据需要选择，以确保沟槽的深度、宽度和形状符合设计规格。干法刻蚀，如反应离子刻蚀(RIE)，通过等离子体辅助下的化学反应，能在衬底层上形成高纵横比的沟槽，适合于高精度的结构。湿法刻蚀则利用化学溶液来溶解衬底材料，通常用于需要较低精度或大面积刻蚀的应用。

然后，去除所述硬掩膜，参见图11。图11示出了本发明实施例中去除的硬掩膜示意图。一旦硬掩膜完成了它的使命，即保护下方结构在刻蚀过程中免遭破坏，下一步就是将其安全地去除，以暴露下面的材料，为后续的沉积、掺杂或其他工艺步骤做好准备。硬掩膜的去除可以通过化学湿法蚀刻、干法等离子体蚀刻或激光剥离等方法进行，具体取决于硬掩膜的材质和后续工艺的要求。

S503：在所述沟槽的侧壁上淀积金属层。

具体地，参见图12。图12示出了本发明实施例中在沟槽中淀积金属层的示意图。如图12所示在沟槽403的侧壁淀积金属层404。沟槽403的宽度大约为10μm-20μm，沟槽的侧壁淀积的金属层的厚度为3μm-7μm。也就是说金属层的厚度小于沟槽的宽度，即金属层并没有填满沟槽。首先，通过物理气相沉积(PVD)、化学气相沉积(CVD)或原子层沉积(ALD)等方法，在沟槽的侧壁上均匀地淀积一层金属薄膜。金属的选择，包括但不限于铝(Al)、铜(Cu)、钛(Ti)、钨(W)或它们的合金组合。这些金属因其优良的导电性、稳定性及与半导体材料的良好兼容性而被广泛采用。

可选的，在淀积完成后，接下来的步骤是去除沟槽底部和外表面的多余金属，这一过程称为过孔刻蚀或接触孔刻蚀。此操作通常借助于干法刻蚀技术，如反应离子刻蚀(RIE)，或是湿法刻蚀，具体取决于金属种类和刻蚀要求。刻蚀的目标是确保金属仅保留在沟槽内部，形成连续的导电路径，而沟槽底部部和周围区域则保持无金属覆盖，便于后续的绝缘层淀积或其他工艺步骤。

需要说明的是，本申请实施例对于淀积完金属层是否除沟槽底部和外表面的多余金属不作具体限制，也就是说可以去除沟槽底部和外表面的多余金属，也可以保留沟槽底部和外表面的多余金属。

S504：在所述沟槽内填充钝化层。

具体地，沟槽的空隙部分用钝化层填满，参见图13。图13示出了本发明实施例中在沟槽中填充钝化层的示意图。钝化层的材料可以PSG(磷硅玻璃)和/或SRO(富硅氧化物)。填充钝化层首要目标在于强化芯片背面的物理防护，抵御外界机械力的潜在损害，确保器件在恶劣环境下仍能维持稳定性能。其次，填充钝化层的存在解决了因不同材料热膨胀系数差异引发的结构稳定性问题。具体而言，在填充金属的器件结构中，倘若金属层完全填充于芯片内部，金属与半导体材料之间的热膨胀系数显著差异将构成一大挑战。在经历温度循环变化时，这种差异会导致金属与半导体界面处产生挤压应力，进而诱发机械损伤，威胁到器件的完整性和功能性。

综上所述，共漏极MOSFET器件由于无需传统封装，共漏极MOSFET器件能够以紧凑的形态融入各类便携式电子设备和能源管理系统，从而在有限的空间内实现高效、稳定的电力转换与控制。本申请实施例提供的共漏极MOSFET器件能显著降低其导通电阻。本申请实施例提供的共漏极MOSFET器件的导通电阻可减少约30％。

优选的，为了进一步说明本申请实施例中沟槽的形状和方向，参见图14。图14示出了本发明实施例中沟槽形状和方向的示意图。如图14所示沟槽(trench)的方向是从M1到M2的，形状是条形的。也就是说沟槽平行于M1到M2的电流通路。

在另一方面，本发明提供一种电子设备，包括以上所述的共漏极MOSFET器。

在另一方面，本发明提供一种电子设备的制备方法，包括以上所述的共漏极MOSFET器的制备方法。

综上所述，本申请实施例提出一种共漏极MOSFET器件，包括：衬底层，具有第一导电类型；外延层，所述外延层在所述衬底层的第一表面上生长，且具有所述第一导电类型；沟槽，形成在所述衬底层的第二表面上；金属层，淀积在所述沟槽的侧壁上；钝化层；填充在所述沟槽中，解决了现有技术中共漏极MOSFET器件的电流通路中电阻大的技术问题。

在上述实施例中，对各个实施例的描述都各有侧重，某个实施例中没有详述或记载的部分，可以参见其它实施例的相关描述。

本领域普通技术人员可以意识到，结合本文中所公开的实施例描述的各示例的单元及算法步骤，能够以电子硬件、或者计算机软件和电子硬件的结合来实现。这些功能究竟以硬件还是软件方式来执行，取决于技术方案的特定应用和设计约束条件。专业技术人员可以对每个特定的应用来使用不同方法来实现所描述的功能，但是这种实现不应认为超出本申请的范围。

在本申请所提供的实施例中，应该理解到，所揭露的装置/设备和方法，可以通过其它的方式实现。例如，以上所描述的装置/设备实施例仅仅是示意性的，例如，所述模块或单元的划分，仅仅为一种逻辑功能划分，实际实现时可以有另外的划分方式，例如多个单元或组件可以结合或者可以集成到另一个系统，或一些特征可以忽略，或不执行。另一点，所显示或讨论的相互之间的耦合或直接耦合或通讯连接可以是通过一些接口，装置或单元的间接耦合或通讯连接，可以是电性，机械或其它的形式。

应当理解，当在本申请说明书和所附权利要求书中使用时，术语“包括”指示所描述特征、整体、步骤、操作、元素和/或组件的存在，但并不排除一个或多个其它特征、整体、步骤、操作、元素、组件和/或其集合的存在或添加。

还应当理解，在本申请说明书和所附权利要求书中使用的术语“和/或”是指相关联列出的项中的一个或多个的任何组合以及所有可能组合，并且包括这些组合。

如在本申请说明书和所附权利要求书中所使用的那样，术语“如果”可以依据上下文被解释为“当...时”或“一旦”或“响应于确定”或“响应于检测到”。类似地，短语“如果确定”或“如果检测到[所描述条件或事件]”可以依据上下文被解释为意指“一旦确定”或“响应于确定”或“一旦检测到[所描述条件或事件]”或“响应于检测到[所描述条件或事件]”。

另外，在本申请说明书和所附权利要求书的描述中，术语“第一”、“第二”、“第三”等仅用于区分描述，而不能理解为指示或暗示相对重要性。

在本申请说明书中描述的参考“一个实施例”或“一些实施例”等意味着在本申请的一个或多个实施例中包括结合该实施例描述的特定特征、结构或特点。由此，在本说明书中的不同之处出现的语句“在一个实施例中”、“在一些实施例中”、“在其他一些实施例中”、“在另外一些实施例中”等不是必然都参考相同的实施例，而是意味着“一个或多个但不是所有的实施例”，除非是以其他方式另外特别强调。术语“包括”、“包含”、“具有”及它们的变形都意味着“包括但不限于”，除非是以其他方式另外特别强调。

最后应说明的是：以上各实施例仅用以说明本申请的技术方案，而非对其限制；尽管参照前述各实施例对本申请进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本申请各实施例技术方案的范围。

Claims (10)

1.一种共漏极MOSFET器件，其特征在于，包括：

衬底层，具有第一导电类型；

外延层，所述外延层在所述衬底层的第一表面上生长，且具有所述第一导电类型；

沟槽，形成在所述衬底层的第二表面上；

金属层，淀积在所述沟槽的侧壁上；

钝化层；填充在所述沟槽中。

2.根据权利要求1所述的共漏极MOSFET器件，其特征在于，所述共漏极MOSFET器件包括至少两个MOSFET器件且所述至少两个MOSFET器件的漏极通过所述衬底连接。

3.根据权利要求1所述的共漏极MOSFET器件，其特征在于，所述金属层的厚度小于所述沟槽的宽度。

4.根据权利要求2所述的共漏极MOSFET器件，其特征在于，所述沟槽的形状与所述至少两个漏极MOSFET器件之间的电流通路平行。

5.根据权利要求1所述的共漏极MOSFET器件，其特征在于，所述共漏极MOSFET器件的厚度为50μm-100μm。

6.一种共漏极MOSFET器件的制备方法，用于制备如权利要求1-5任一项所述的共漏极MOSFET器件，其特征在于，包括：

在衬底层的第一表面上生长外延层；

在所述衬底层的第二表面上刻蚀形成沟槽；

在所述沟槽的侧壁上淀积金属层；

在所述沟槽内填充钝化层。

7.根据权利要求6所述的共漏极MOSFET器件的制备方法，其特征在于，

在所述衬底层的第二表面上刻蚀形成沟槽，包括：

在所述衬底层的第二表面上淀积硬掩膜和光刻胶；

刻蚀所述硬掩膜和所述光刻胶形成与所述共漏极MOSFET器件电流通路平行的图形；

去除光刻胶；

刻蚀所述衬底层，形成沟槽；

去除所述硬掩膜。

8.根据权利要求6所述的共漏极MOSFET器件的制备方法，其特征在于，

所述在所述沟槽的侧壁上淀积金属层，包括：在所述沟槽的侧壁上淀积的金属层厚度小于所述沟槽的宽度。

9.一种电子设备，包括权利要求1-5任一项所述的共漏极MOSFET器件。

10.一种电子设备的制备方法，包括权利要求6-8任一项所述的共漏极MOSFET器件的制备方法。