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CN107564893A - 半导体结构及其制造方法 - Google Patents

半导体结构及其制造方法 Download PDF

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CN107564893A
CN107564893A CN201710342283.1A CN201710342283A CN107564893A CN 107564893 A CN107564893 A CN 107564893A CN 201710342283 A CN201710342283 A CN 201710342283A CN 107564893 A CN107564893 A CN 107564893A
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dielectric
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叶松峯
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Taiwan Semiconductor Manufacturing Co TSMC Ltd
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Abstract

本发明实施例涉及一种半导体结构及其制造方法。其中，半导体结构包含衬底，所述衬底包含第一面、第二面，相对于所述第一面、以及凹槽，从所述第一面向所述第二面延伸；第一裸片，至少部分设置在所述凹槽内，且包含第一裸片衬底及第一结合件，所述第一结合件设置在所述第一裸片衬底上方；第二裸片，设置在所述第一裸片上方，且包含第二裸片衬底及第二结合件，所述第二结合件设置在所述第一裸片衬底与所述第二裸片衬底之间；重布线层RDL，设置在所述第二裸片上方；以及导电凸块，设置在所述RDL上方，其中所述第一结合件相对于所述第二结合件设置且与所述第二结合件结合。

Description

半导体结构及其制造方法
技术领域
本发明实施例涉及半导体结构及其制造方法。
背景技术
使用半导体装置的电子仪器对于许多现代应用来说是必要的。随着电子技术的进步，半导体装置在大小上变得越来越小，同时具有更大的功能性及更大量的集成电路。由于半导体装置的小型化，晶片级封装(wafer level packaging，WLP)因其低成本及相对简单的制造操作被广泛地使用。在WLP操作期间，许多半导体组件被组装在半导体装置上。又者，大量制造操作是在这么小的半导体装置内实施。
然而，半导体装置的制造操作涉及许多在这么小且薄的半导体装置上的步骤及操作。小型化半导体装置的制造变得越来越复杂。制造半导体装置的复杂度的增加可造成缺陷，诸如不良电互连、裂痕的发展、组件分层、组件的不精确放置或其它问题，而导致半导体装置的高产率损失。半导体装置以不想要的构形生产，这将进一步加剧材料浪费并因此增加制造成本。因此，对于修改半导体装置的结构及改善制造操作有许多挑战。
半导体装置与许多集成组件一起组装。因为涉及更不同的组件，半导体装置的制造操作的复杂度增加。因此，持续对改善制造半导体并解决上述缺陷有需求。
发明内容
本揭露是针对一种半导体结构，其包含衬底，所述衬底包含第一面、第二面，相对于所述第一面、以及凹槽，从所述第一面向所述第二面延伸；第一裸片，至少部分设置在所述凹槽内，且包含第一裸片衬底及第一结合件，所述第一结合件设置在所述第一裸片衬底上方；第二裸片，设置在所述第一裸片上方，且包含第二裸片衬底及第二结合件，所述第二结合件设置在所述第一裸片衬底与所述第二裸片衬底之间；重布线层(RDL)，设置在所述第二裸片上方；以及导电凸块，设置在所述RDL上方，其中所述第一结合件相对于所述第二结合件设置且与所述第二结合件结合。
在一些实施例中，一种半导体结构包含衬底，所述衬底包含延伸到所述衬底中的凹槽；第一裸片，被所述凹槽环绕，且包含第一正面、相对于所述第一正面且与所述凹槽的侧壁接口连接的第一背面、及设置在所述第一正面上方的第一结合件；第二裸片，设置在所述第一裸片上方，且包含与所述第一正面接口连接的第二正面、相对于所述第二正面的第二背面、及设置在所述第二正面上方的第二结合件；以及介电材料，设置在所述凹槽内且环绕第一裸片及所述第二裸片，其中所述第一结合件与所述第二结合件接口连接。
在一些实施例中，一种制造半导体结构的方法包含接收衬底；形成凹槽延伸到所述衬底中；设置第一裸片至少部分在所述凹槽内；设置第一介电材料在所述衬底上方且在所述凹槽内以环绕所述第一裸片；设置第二裸片在所述第一裸片上方；设置第二介电材料在所述第一介电材料上方以环绕所述第二裸片，其中所述第一裸片包含被所述第一介电材料环绕的第一结合件，所述第二裸片包含相对于所述第一结合件设置且被所述第二介电材料环绕的第二结合件，所述第一结合件与所述第二结合件结合。
附图说明
本揭露的方面将在与随附图式一同阅读下列详细说明下被最佳理解。请注意需要强调的是，根据业界标准作法，各种特征未依比例绘制。事实上，为了使讨论内容清楚，各种特征的尺寸可刻意放大或缩小。
图1是根据本揭露的一些实施例的半导体结构的示意图。
图2是根据本揭露的一些实施例的半导体结构的示意图。
图3是根据本揭露的一些实施例的半导体结构的示意图。
图4是根据本揭露的一些实施例的制造半导体结构的方法的流程图。
图4A到4K是根据本揭露的一些实施例的通过图4的方法制造半导体结构的示意图。
具体实施方式
下列揭露提供许多用于实施所提供目标的不同特征的不同实施例、或实例。为了简化本揭露，在下描述组件及配置的具体实例。当然这些仅为实例而非意图为限制性。例如，在下面说明中，形成第一特征在第二特征上方或上可包含其中第一及第二特征经形成为直接接触的实施例，以及也可包含其中额外特征可形成在第一与第二特征之间而使得第一及第二特征不可直接接触的实施例。此外，本揭露可重复参考编号及/或字母在各种实例中。此重复是为了简单与清楚的目的且其本身并不决定所讨论的各种实施例及/或构形之间的关系。
再说，空间相关词汇，诸如“在…之下”、“下面”、“下”、“上面”、“上”和类似词汇，可为了使说明书便于描述如图式绘示的一个组件或特征与另一个(或多个)组件或特征的相对关系而使用在本文中。除了图式中所画的方位外，这些空间相对词汇也意图用来涵盖装置在使用中或操作时的不同方位。所述设备可以其它方式定向(旋转90度或在其它方位)，据此在本文中所使用的这些空间相关说明符可以类似方式加以解释。
裸片是从半导体晶片制造及单粒化而来。在单粒化后，裸片被封装以变成半导体封装件且与另一裸片或封装件集成化。裸片被模塑料囊封，且在裸片之间的电连接，诸如微凸块被底胶填充环绕。半导体封装件的此种构形涉及不同种类的材料(如，裸片、模塑料、底胶填充、微凸块等等)。在制造期间，材料之间容易发展出内应力。又，内应力会弱化组件之间的电连接，且最终导致半导体封装件的故障。
本揭露是针对一种半导体结构，其包含具有凹槽的衬底；至少部分设置在所述凹槽内的第一裸片；以及设置在第一裸片上方且与第一裸片结合的第二裸片。设置在第一裸片上方的第一结合件与设置在第二裸片上方的第二结合件结合。此种第一裸片与第二裸片的直接结合可减少在第一裸片与第二裸片之间的间隙、改善第一裸片与第二裸片之间的电连接、增进信号发射、或减少半导体结构中的应力。又，可省略一些组分，诸如底胶填充，且可减少半导体结构的形状因子。也揭示其它实施例。
图1是根据本揭露的一些实施例的半导体结构1000的示意性剖面图。在一些实施例中，半导体结构1000包含衬底101、第一裸片200、第二裸片300、重布线层(RDL)105及导电凸块106。在一些实施例中，半导体结构1000是半导体封装件。在一些实施例中，半导体结构1000是集成扇出(integrated fan out，InFO)封装件，其第一裸片200或第二裸片300的输入/输出(input/output，I/O)端是扇出且以较大面积重布在衬底101的表面上方。在一些实施例中，半导体结构1000是封装件中系统(system in package，SIP)或三维(threedimensional，3D)集成电路(integrated circuit，IC)。
在一些实施例中，衬底101包含第一面101a、相对于第一面101a的第二面101b、以及从第一面101a向第二面101b延伸的凹槽101c。在一些实施例中，衬底101包含半导体材料，诸如硅或其它合适的材料。在一些实施例中，衬底101是硅衬底或硅晶片。在一些实施例中，衬底101包含数个电路及设置在衬底101上方或中的一或多个有源组件，诸如晶体管等。在一些实施例中，衬底101的第一面101a是衬底101的前侧。在一些实施例中，第二面101b是衬底101的背侧。在一些实施例中，衬底101的厚度为约500um到900um。在一些实施例中，衬底101的厚度为约750um到约800um。
在一些实施例中，凹槽101c穿通过衬底101的一部分。在一些实施例中，凹槽101c凹陷入衬底101中。在一些实施例中，凹槽101c包含第一侧壁101c-1及第二侧壁101c-2。在一些实施例中，第一侧壁101c-1实质上正交于第二侧壁101c-2。在一些实施例中，第一侧壁101c-1是凹槽101c的底部侧壁。在一些实施例中，凹槽101c延伸通过衬底101，而使得第一侧壁101c-1不存在。在一些实施例中，凹槽101c的高度或深度D1为约20um到约60um。在一些实施例中，深度D1为约40um。
在一些实施例中，第一裸片200设置在衬底101上方。在一些实施例中，第一裸片200至少部分设置在衬底101的凹槽101c内。在一些实施例中，第一裸片200被凹槽101c环绕。在一些实施例中，第一裸片200至少部分被衬底101或衬底101的第二侧壁101c-2环绕。在一些实施例中，第一裸片200的一部分凸出到凹槽101c中。在一些实施例中，凹槽101c的第一侧壁101c-1与第一裸片200结合。
在一些实施例中，在第一裸片200的侧壁与凹槽101c的第二侧壁101c-2之间的距离D2为约5um到约30um。在一些实施例中，距离D2为约10um到约20um。在一些实施例中，第一裸片200的厚度D3实质上大于凹槽101c的深度D1。在一些实施例中，厚度D3为约30um到约70um。在一些实施例中，厚度D3为约50um。在一些实施例中，距离D2与深度D1的比为约1:1.5到约1:3。在一些实施例中，所述比小于或等于约1:2。
在一些实施例中，第一裸片200在第一裸片200内制造有预定功能电路。在一些实施例中，第一裸片200是通过机械或激光刀从半导体晶片单粒化而来。在一些实施例中，第一裸片200包括各种适合特定应用的电路。在一些实施例中，电路包含各种装置，诸如晶体管、电容器、电阻、二极管及/或类似物。在一些实施例中，第一裸片200包括动态随机存取存储器(Dynamic Random Access Memory，DRAM)、静态随机存取存储器(Static RAM，SRAM)、高能带宽度存储器(High Bandwidth Memory，HBM)微机电系统(MicroelectromechanicalSystems，MEMS)、混合存储器立方体(Hybrid Memory Cube，HMC)或逻辑设备。
在一些实施例中，第一裸片200包含第一正面200a及相对于第一正面200a的第一背面200b。在一些实施例中，第一正面200a是第一裸片200的前侧。在一些实施例中，第一背面200b是第一裸片200的背侧。在一些实施例中，数个电路或电组件设置在第一正面200a上方。在一些实施例中，当凹槽101c延伸通过衬底101时，第一裸片200的一部分从衬底101暴露出。在一些实施例中，当凹槽101c延伸通过衬底101，第一背面200b从衬底101暴露出。
在一些实施例中，第一裸片200包含第一裸片衬底201及设置在第一裸片衬底201上方的第一裸片RDL 202。在一些实施例中，第一裸片衬底201包含半导体材料，诸如硅或其它合适的材料。在一些实施例中，第一裸片衬底201是硅衬底。在一些实施例中，第一裸片衬底201包含数个电路及设置在第一裸片衬底201上方或中的一或多个有源组件，诸如晶体管等。
在一些实施例中，第一裸片RDL 202包含第一裸片介电质202a及设置在第一裸片介电质202a内的第一裸片导电结构202b。在一些实施例中，第一裸片介电质202a设置在第一裸片衬底201上方。在一些实施例中，第一裸片介电质202a包含介电材料，诸如氧化硅、氮化硅、碳化硅、氧氮化硅或类似物。在一些实施例中，第一裸片导电结构202b被第一裸片介电质202a环绕且延伸在第一裸片介电质202a内。在一些实施例中，第一裸片导电结构202b包含导电材料，诸如金、银、铜、镍、钨、铝、钯及/或其合金。在一些实施例中，第一裸片导电结构202b电连接到在第一裸片衬底201中的电路。
在一些实施例中，第一裸片导电结构202b包含第一裸片焊座部分202b-1及从第一裸片焊座部分202b-1凸出的第一裸片通路部分202b-2。在一些实施例中，第一裸片焊座部分202b-1设置在第一裸片介电质202a上方或被第一裸片介电质202a环绕。在一些实施例中，第一裸片焊座部分202b-1水平延伸在第一裸片介电质202a内。在一些实施例中，第一裸片焊座部分202b-1与第一裸片通路部分202b-2电连接。
在一些实施例中，第一裸片200包含设置在第一裸片200上方的第一结合件203。在一些实施例中，第一结合件203设置在第一裸片200的第一正面200a上方。在一些实施例中，第一结合件203是第一裸片导电结构202b的部件。在一些实施例中，第一结合件203是第一裸片焊座部分202b-1或第一裸片焊座部分202b-1的一部分。在一些实施例中，第一结合件203延伸到第一裸片介电质202a中。在一些实施例中，第一结合件203在第一正面200a上方延长。
在一些实施例中，第一介电材料102系设置在衬底101上方且至少部分环绕第一裸片200。在一些实施例中，第一介电材料102系设置在凹槽101c内。在一些实施例中，第一介电材料102系设置在衬底101与第一裸片200之间。在一些实施例中，第一介电材料102环绕第一裸片衬底201及第一裸片介电质202a。在一些实施例中，第一介电材料102设置在第一裸片200的侧壁与凹槽101c的第二侧壁101c-2之间。在一些实施例中，第一介电材料102填充衬底101与第一裸片200之间的间隙。在一些实施例中，第一介电材料102包含介电材料，诸如氧化硅、氮化硅、碳化硅、氧氮化硅或类似物。在一些实施例中，第一介电材料102包含与第一裸片介电质202a相同或不同的材料。
在一些实施例中，第一结合件203从第一裸片200向第一介电材料102延长。在一些实施例中，第一结合件203的一部分凸出到第一介电材料102中或设置在第一介电材料102内。在一些实施例中，第一介电材料102的表面102a实质上在与第一裸片200的第一正面200a相同的水平。在一些实施例中，第一结合件203的一部分设置在第一介电材料102上方。在一些实施例中，第一结合件203至少部分从第一裸片介电质202a或第一介电材料102暴露出。
在一些实施例中，第二裸片300设置在第一裸片200上方。在一些实施例中，第二裸片300设置在第一裸片200的第一正面200a上方。在一些实施例中，第二裸片300在第二裸片300内制造有预定功能电路。在一些实施例中，第二裸片300是通过机械或激光刀从半导体晶片单粒化而来。在一些实施例中，第二裸片300包括各种适合特定应用的电路。在一些实施例中，电路包含各种装置，诸如晶体管、电容器、电阻、二极管及/或类似物。在一些实施例中，第二裸片300是逻辑设备裸片、中央计算单元(central computing unit，CPU)裸片、收发器裸片，或类似物。在一些实施例中，第二裸片300的厚度为约20um到约100um。
在一些实施例中，第二裸片300包含第二正面300a及相对于第二正面300a的第二背面300b。在一些实施例中，第二正面300a是第二裸片300的前侧。在一些实施例中，第二背面300b是第二裸片300的背侧。在一些实施例中，数个电路或电组件设置在第二正面300a上方。在一些实施例中，第一正面200a的长度实质上大于第二正面300a的长度。
在一些实施例中，第二裸片300包含第二裸片衬底301及设置在第二裸片衬底301上方的第二裸片RDL 302。在一些实施例中，第二裸片衬底301包含半导体材料，诸如硅或其它合适的材料。在一些实施例中，第二裸片衬底301是硅衬底。在一些实施例中，第二裸片衬底301包含数个电路及设置在第二裸片衬底301上方或中的一或多个有源组件，诸如晶体管等。在一些实施例中，贯穿硅通路(through silicon via，TSV)设置在第二裸片衬底301内或延伸通过第二裸片衬底301。
在一些实施例中，第二裸片RDL 302包含第二裸片介电质302a及设置在第二裸片介电质302a内的第二裸片导电结构302b。在一些实施例中，第二裸片介电质302a设置在第二裸片衬底301上方。在一些实施例中，第二裸片介电质302a包含介电材料，诸如氧化硅、氮化硅、碳化硅、氧氮化硅或类似物。在一些实施例中，第二裸片导电结构302b被第二裸片介电质302a环绕且延伸在第二裸片介电质302a内。在一些实施例中，第二裸片导电结构302b包含导电材料，诸如金、银、铜、镍、钨、铝、钯及/或其合金。在一些实施例中，第二裸片导电结构302b电连接到在第二裸片衬底301中的电路。
在一些实施例中，第二裸片导电结构302b包含第二裸片焊座部分302b-1及从第二裸片焊座部分302b-1凸出的第二裸片通路部分302b-2。在一些实施例中，第二裸片焊座部分302b-1设置在第二裸片介电质302a上方或被第二裸片介电质302a环绕。在一些实施例中，第二裸片焊座部分302b-1水平延伸在第二裸片介电质302a内。在一些实施例中，第二裸片焊座部分302b-1与第二裸片通路部分302b-2电连接。
在一些实施例中，第二裸片300包含设置在第二裸片300上方的第二结合件303。在一些实施例中，第二结合件303相对于第一结合件203设置。在一些实施例中，第二结合件303设置在第二裸片300的第二正面300a上方。在一些实施例中，第二结合件303是第二裸片导电结构302b的部件。在一些实施例中，第二结合件303是第二裸片焊座部分302b-1或第二裸片焊座部分302b-1的一部分。在一些实施例中，第二结合件303在第二正面300a上方延长。在一些实施例中，第二结合件303至少部分从第二裸片介电质302a暴露出。
在一些实施例中，第二裸片300的第二正面300a与第一裸片200的第一正面200a接口连接或结合。在一些实施例中，第一结合件203包含与第二结合件303相同或不同的材料。在一些实施例中，第一结合件203包含与第二结合件303相同的导电材料。在一些实施例中，第一结合件203与第二结合件303接口连接或结合。在一些实施例中，第一裸片介电质202a与第二裸片介电质302a接口连接或结合。在一些实施例中，第一结合件203的长度与第二结合件303的长度相同或不同。
在一些实施例中，第二介电材料103设置在第一介电材料102上方且至少部分环绕第二裸片300。在一些实施例中，第二介电材料103环绕第二裸片衬底301及第二裸片介电质302a。在一些实施例中，第一正面200a的一部分与第二介电材料103接口连接。在一些实施例中，第二介电材料103包含介电材料，诸如氧化硅、氮化硅、碳化硅、氧氮化硅或类似物。在一些实施例中，第一介电材料102包含与第二介电材料103相同或不同的材料。在一些实施例中，第一介电材料102与第二介电材料103是一体。在一些实施例中，第一介电材料102与第二介电材料103统称为介电材料。在一些实施例中，第二介电材料103包含与第二裸片介电质302a相同或不同的材料。在一些实施例中，第二结合件303从第二介电材料103暴露出。
在一些实施例中，通路104在第二介电材料103内延伸。在一些实施例中，通路104与第一结合件203电连接且从第一结合件203延伸出。在一些实施例中，通路104穿通过第二介电材料103的至少一部分。在一些实施例中，通路104透过第一结合件203且第一裸片导电结构202b电连接到第一裸片200。在一些实施例中，通路104是贯穿介电质通路(throughdielectric via，TDV)。在一些实施例中，通路104包含导电材料，诸如金、银、铜、镍、钨、铝、钯及/或其合金。
在一些实施例中，RDL 105设置在第二裸片300及第二介电材料103上方。在一些实施例中，通路104从第一结合件203向RDL 105延伸。在一些实施例中，RDL 105包含介电质105a及设置在介电质105a内的导电结构105b。在一些实施例中，介电质105a设置在第二裸片300的第二背面300b及第二介电材料103上方。在一些实施例中，介电质105a包含介电材料，诸如氧化硅、氮化硅、碳化硅、氧氮化硅或类似物。在一些实施例中，导电结构105b被介电质105a环绕且延伸在介电质105a内。在一些实施例中，导电结构105b包含导电材料，诸如金、银、铜、镍、钨、铝、钯及/或其合金。在一些实施例中，导电结构105b透过通路104、第一裸片导电结构202b或第二裸片导电结构302b电连接到第一裸片200或第二裸片300。在一些实施例中，设置在第二裸片衬底301内的TSV与导电结构105b电连接。
在一些实施例中，导电结构105b包含焊座部分105b-1及从焊座部分105b-1凸出的通路部分105b-2。在一些实施例中，焊座部分105b-1水平延伸在介电质105a内。在一些实施例中，焊座部分105b-1与通路部分105b-2电连接。在一些实施例中，通路部分105b-2设置在通路104上方且与通路104电连接。在一些实施例中，通路部分105b-2是导电插塞。
在一些实施例中，焊座部分105b-1至少部分从介电质105a暴露出。在一些实施例中，焊座部分105b-1是用于接收导电件的垫107。在一些实施例中，垫107从介电层105a暴露出。在一些实施例中，垫107用以接收导电柱或导电凸块106。在一些实施例中，垫107是凸块下金属化(under bump metallization，UBM)垫。在一些实施例中，垫107透过导电结构105b电连接到第一裸片200或第二裸片300。
在一些实施例中，导电凸块106设置在RDL 105上方。在一些实施例中，导电凸块106与垫107结合及电连接。在一些实施例中，导电凸块106包含导电材料，诸如包含焊料、铜、镍、金或等。在一些实施例中，导电凸块106是焊球、球栅数组(ball grid array，BGA)球、控制塌陷高度芯片连接(C4)凸块、柱或类似物。在一些实施例中，导电凸块106是球形、半球形或圆柱状形状。
图2是根据本揭露的一些实施例的半导体结构2000的示意性剖面图。在一些实施例中，半导体结构2000是半导体封装件。在一些实施例中，半导体结构2000是集成扇出(InFO)封装件。在一些实施例中，半导体结构2000是封装件中系统(SIP)或三维(3D)集成电路(IC)。
在一些实施例中，半导体结构2000包含衬底101、第一裸片200、第二裸片300、第三裸片400、第四裸片500、重布线层(RDL)105及导电凸块106。在一些实施例中，衬底101、第一裸片200、第二裸片300、RDL 105及导电凸块106具有与如上述或图1中所绘示者相似的构形。在一些实施例中，第一裸片200具有与第三裸片400相似的构形。在一些实施例中，如图2所显示，第一裸片200的厚度实质上大于第三裸片400的厚度，且接收第一裸片200的凹槽101c的深度实质上大于接收第三裸片400的凹槽101c的深度，而使得第一裸片200的第一正面200a在与第三裸片400的第三正面400a实质上相同的水平。在一些实施例中，包含不同深度的凹槽101c的衬底101可弥补设置在凹槽101c中的裸片(例如，第一裸片200与第三裸片400)之间的厚度差异。在一些实施例中，第二裸片300具有与第四裸片500相似的构形。在一些实施例中，第一裸片200具有与第三裸片400相同或不同的大小。在一些实施例中，第二裸片300具有与第四裸片500相同或不同的大小。
在一些实施例中，第二裸片300设置在第一裸片200上方且与第一裸片200结合，且第四裸片500设置在第三裸片400上方且与第三裸片400结合。在一些实施例中，第三裸片400的第三结合件403与第四裸片500的第四结合件503接口连接或结合。在一些实施例中，第三裸片400的第三裸片介电质402a与第四裸片500的第四裸片介电质502a接口连接或结合。在一些实施例中，通路104延伸通过第二介电材料103并设置在第三结合件403上方。在一些实施例中，第一裸片200与第三裸片400被衬底101的一部分分开。在一些实施例中，衬底101的所述部分设置在第一裸片200与第三裸片400之间。在一些实施例中，衬底101的所述部分被第一介电材料102环绕。
图3是根据本揭露的一些实施例的半导体结构3000的示意性剖面图。在一些实施例中，半导体结构3000具有与如上述或图2中所绘示的半导体结构1000相似的构形。在一些实施例中，第一裸片200与第三裸片400设置在凹槽101c中。在一些实施例中，第一介电材料102设置在第一裸片200与第三裸片400之间。
在本揭露中，也揭示一种制造半导体结构(1000、2000或3000)的方法。在一些实施例中，半导体结构(1000、2000或3000)通过方法4000形成。方法4000包含多个操作且描述及说明不被视为对所述操作顺序的限制。图4是制造半导体结构(1000、2000或3000)的方法4000的实施例。方法4000包含多个操作(4001、4002、4003、4004、4005、4006、4007、4008及4009)。
在操作4001中，衬底101如图4A所显示般被接收或提供。在一些实施例中，衬底101包含半导体材料，诸如硅或其它合适的材料。在一些实施例中，衬底101是硅衬底或硅晶片。在一些实施例中，衬底101包含数个电路及设置在衬底101上方或中的一或多个有源组件，诸如晶体管等。在一些实施例中，衬底101包含第一面101a及相对于第一面101a的第二面101b。在一些实施例中，衬底101的第一面101a是衬底101的前侧。在一些实施例中，第二面101b是衬底101的背侧。在一些实施例中，衬底101具有与如上述或图1到3的任一者中所绘示者相似的构形。
在操作4002中，凹槽101c如图4B所显示般被形成。在一些实施例中，凹槽101c延伸到衬底101中。在一些实施例中，凹槽101c从第一面101a向第二面101b延伸。在一些实施例中，凹槽101c的第一侧壁101c-1及第二侧壁101c-2被形成。在一些实施例中，凹槽101c通过移除衬底101的一部分形成。在一些实施例中，衬底101的所述部分通过光刻及蚀刻操作移除。在一些实施例中，凹槽101c通过如图4C所显示般设置伪裸片108在衬底101上方且接着如图4D所显示般将伪裸片108压入到衬底101中形成。在一些实施例中，伪裸片108是在如图4C所显示般设置及如图4D所显示般压入之后移除，且接着凹槽101c如图4B所显示般被形成。在一些实施例中，凹槽101c具有与如上述及图1到3中的任一者所绘示者相似的构形。
在操作4003中，第一裸片200被提供或接收，且第一裸片200如图4E所显示般被设置在凹槽101c中。在一些实施例中，第一裸片200至少部分设置在凹槽101c内。在一些实施例中，第一裸片200包含第一裸片衬底201、设置在第一裸片衬底201上方的第一裸片RDL202、第一正面200a及相对于第一正面200a的第一背面200b。在一些实施例中，第一裸片200的第一背面200b与凹槽101c的第一侧壁101c-1接口连接或结合。在一些实施例中，第一裸片200通过直接结合、熔合结合操作或任何其它合适的操作与衬底101结合。在一些实施例中，结合层设置在第一背面200b与第一侧壁101c-1之间。在一些实施例中，结合层设置在第一背面200b上方，且接着与凹槽101c的第一侧壁101c-1结合。在一些实施例中，结合层包含氧化硅、氮化硅或类似物。在一些实施例中，第一裸片200的一部分从凹槽101c凸出。在一些实施例中，在凹槽101c的第二侧壁101c-2与第一裸片200之间有间隙。在一些实施例中，第一裸片200具有与如上述或图1到3的任一者中所绘示者相似的构形。
在操作4004中，第一介电材料102如图4F所显示般设置。在一些实施例中，第一介电材料102设置在衬底101上方且在凹槽101c内。在一些实施例中，第一介电材料102环绕第一裸片200。在一些实施例中，第一介电材料102填充第一裸片200与衬底101之间的间隙。在一些实施例中，第一介电材料102通过化学气相沉积(chemical vapor deposition，CVD)操作、旋转涂布操作或任何其它合适的操作设置。在一些实施例中，第一介电材料102通过平坦化操作、化学机械研磨(chemical mechanical polish，CMP)操作或任何其它合适的操作平坦化。在一些实施例中，第一介电材料102包含介电材料，诸如氧化硅、氮化硅、碳化硅、氧氮化硅或类似物。在一些实施例中，第一介电材料102包含与第一裸片RDL 202的第一裸片介电质202a相同或不同的材料。在一些实施例中，第一介电材料102具有与如上述或图1到3的任一者中所绘示者相似的构形。
在操作4005中，第一结合件(202b-1或203)如图4G所显示般形成。在一些实施例中，第一结合件(202b-1或203)通过下列操作形成：移除第一裸片介电质202a的一部分或第一介电材料102的一部分以形成开口，且接着设置导电材料在第一介电材料102的开口中。在一些实施例中，第一裸片介电质202a的所述部分或第一介电材料102的所述部分通过光刻及蚀刻操作或任何其它合适的操作移除。在一些实施例中，导电材料通过溅镀操作、电镀操作或任何其它合适的操作设置。
在一些实施例中，第一结合件(202b-1或203)设置在第一裸片200的第一正面200a上方。在一些实施例中，第一结合件(202b-1或203)设置在第一裸片RDL 202的第一裸片介电质202a上方或内。在一些实施例中，第一结合件(202b-1或203)部分设置在第一介电材料102上方或内。在一些实施例中，第一结合件(202b-1或203)是第一裸片RDL 202的第一裸片导电结构202b的部件。在一些实施例中，第一结合件(202b-1或203)是第一裸片导电结构202b的第一裸片焊座部分202b-1或第一裸片导电结构202b的第一裸片焊座部分202b-1的一部分。在一些实施例中，第一结合件(202b-1或203)延伸到第一裸片介电质202a中。在一些实施例中，第一结合件(202b-1或203)延伸在第一裸片介电质202a与第一介电材料102之间。在一些实施例中，第一结合件(202b-1或203)从第一裸片介电质202a或第一介电材料102暴露出。在一些实施例中，第一结合件(202b-1或203)包含导电材料，诸如金、银、铜、镍、钨、铝、钯及/或其合金。在一些实施例中，第一结合件(202b-1或203)具有与如上述或图1到3的任一者中所绘示者相似的构形。
在操作4006中，第二裸片300被提供或接收，且第二裸片300如图4H所显示般被设置在第一裸片200上方。在一些实施例中，第二裸片300包含第二裸片衬底301、设置在第二裸片衬底301上方的第二裸片RDL 302、第二正面300a及相对于第二正面300a的第二背面300b。在一些实施例中，第二裸片300具有与如上述或图1到3的任一者中所绘示者相似的构形。在一些实施例中，第二结合件(302b-1或303)设置在第二正面300a上方。在一些实施例中，第二结合件(302b-1或303)设置在第二裸片RDL 302的第二裸片介电质302a上方或内。在一些实施例中，第二结合件(302b-1或303)至少部分从第二裸片介电质302a暴露出。在一些实施例中，第二结合件(302b-1或303)是第二裸片RDL302的第二裸片导电结构302b的部件。在一些实施例中，第二结合件(302b-1或303)包含导电材料，诸如金、银、铜、镍、钨、铝、钯及/或其合金。在一些实施例中，第二结合件(302b-1或303)具有与如上述或图1到3的任一者中所绘示者相似的构形。
在一些实施例中，第二裸片300与第一裸片200接口连接及结合。在一些实施例中，第二裸片300的第二正面300a与第一裸片200的第一正面200a接口连接或结合。在一些实施例中，第二裸片300通过混合结合操作或任何其它合适的操作与第一裸片200结合。在一些实施例中，第二裸片介电质302a相对于第一裸片介电质202a设置。在一些实施例中，第二结合件(302b-1或303)相对于第一结合件(202b-1或203)设置。在一些实施例中，第二结合件(302b-1或303)的至少一部分与第一结合件(202b-1或203)的至少一部分接口连接或结合。在一些实施例中，第二裸片介电质302a的至少一部分与第一裸片介电质202a的至少一部分接口连接或结合。在一些实施例中，第一结合件(202b-1或203)与第二结合件(302b-1或303)的结合以及第一裸片介电质202a与第二裸片介电质302a的结合同时执行。在一些实施例中，在第一裸片200与第二裸片300结合之后，第二裸片300通过薄化操作、研磨操作、蚀刻操作或任何其它合适的操作减薄以减少它的厚度。在一些实施例中，第二裸片衬底301的厚度被减少到小于约15um。
在操作4007中，第二介电材料103如图4I所显示般设置。在一些实施例中，第二介电材料103设置在第一介电材料102上方。在一些实施例中，第二介电材料103环绕第二裸片300。在一些实施例中，第二结合件303从第二介电材料103暴露出。在一些实施例中，第二介电材料103与第一裸片介电质202a或第一结合件203接口连接。在一些实施例中，第二介电材料103通过化学气相沉积(CVD)操作、旋转涂布操作或任何其它合适的操作设置。在一些实施例中，第二介电材料103通过平坦化操作、化学机械研磨(CMP)操作或任何其它合适的操作平坦化。在一些实施例中，第二介电材料103包含介电材料，诸如氧化硅、氮化硅、碳化硅、氧氮化硅或类似物。在一些实施例中，第二介电材料103包含与第一介电材料102相同或不同的材料。在一些实施例中，第二介电材料103具有与如上述或图1到3的任一者中所绘示者相似的构形。在一些实施例中，操作4004与操作4007同时执行，第一介电材料102与第二介电材料103一体地形成以环绕第一裸片200与第二裸片300。
在一些实施例中，通路104在第二介电材料103内形成。在一些实施例中，通路104与第一结合件203电连接且延伸通过第二介电材料103。在一些实施例中，通路104通过下列操作形成：移除第二介电材料103的一部分以形成穿通过第二介电材料103的开口，及设置导电材料在第二介电材料103的开口中。在一些实施例中，第二介电材料103的所述部分通过光刻及蚀刻操作或任何其它合适的操作移除。在一些实施例中，导电材料通过溅镀操作、电镀操作或任何其它合适的操作设置。在一些实施例中，通路104是贯穿介电质通路(TDV)。在一些实施例中，通路104包含导电材料，诸如金、银、铜、镍、钨、铝、钯及/或其合金。在一些实施例中，通路104具有与如上述及图1到3中的任一者所绘示者相似的构形。
在操作4008中，RDL 105如图4J所显示般被形成。在一些实施例中，RDL 105设置在第二裸片300及第二介电材料103上方。在一些实施例中，RDL 105通过下列操作形成：设置介电质105a在第二裸片300及第二介电材料103上方，及形成导电结构105b在介电质105a内。在一些实施例中，介电质105a通过化学气相沉积(CVD)操作、旋转涂布操作或任何其它合适的操作设置。在一些实施例中，导电结构105b通过设置导电材料在第二介电材料103内形成。在一些实施例中，导电材料通过溅镀操作、电镀操作或任何其它合适的操作设置。在一些实施例中，导电结构105b与通路104、第一结合件203或第一裸片导电结构202b电连接。在一些实施例中，导电结构105b包含设置在介电质105a上方且从介电质105a暴露出的垫107。在一些实施例中，垫107是导电结构105b的部件。在一些实施例中，RDL 105具有与如上述及图1到3中的任一者所绘示者相似的构形。
在操作4009中，导电凸块106如图4K所显示般被设置在RDL 105上方。在一些实施例中，导电凸块106设置在垫107上方且与垫107结合。在一些实施例中，导电凸块106通过焊球落下操作、焊料贴合操作、模板印刷操作或任何其它合适的操作设置。在一些实施例中，导电凸块106具有与如上述或图1到3的任一者中所绘示者相似的构形。在一些实施例中，半导体结构1000如图4K所显示般被形成，其具有与图1中所显示的半导体结构1000相似的构形。在一些实施例中，分别如图2及3所显示的半导体结构2000及3000可相似地通过方法4000制造。
本揭露是针对一种半导体结构，其包含衬底，具有凹槽；第一裸片，至少部分设置在所述凹槽内；以及第二裸片，通过混合结合操作与所述第一裸片结合。此构形可最小化在所述第一裸片与所述第二裸片之间的间隙、改善所述第一裸片与所述第二裸片之间的电连接并减少所述半导体结构的形状因子。
在一些实施例中，一种半导体结构包含衬底，所述衬底包含第一面、第二面，相对于所述第一面、以及凹槽，从所述第一面向所述第二面延伸；第一裸片，至少部分设置在所述凹槽内，且包含第一裸片衬底及第一结合件，所述第一结合件设置在所述第一裸片衬底上方；第二裸片，设置在所述第一裸片上方，且包含第二裸片衬底及第二结合件，所述第二结合件设置所述第一裸片衬底与所述第二裸片衬底之间；重布线层(RDL)，设置在所述第二裸片上方；以及导电凸块，设置在所述RDL上方，其中所述第一结合件相对于所述第二结合件设置且与所述第二结合件结合。
在一些实施例中，所述第一裸片与所述凹槽的侧壁结合。在一些实施例中，所述第一裸片的一厚度实质上大于所述凹槽的深度。在一些实施例中，所述第一裸片的一部分从所述凹槽凸出。在一些实施例中，所述第一裸片至少部分被所述衬底环绕。在一些实施例中，在所述第一裸片的侧壁与所述凹槽的侧壁之间的距离为约5um到约30um。在一些实施例中，所述凹槽的深度为约20um到约60um。在一些实施例中，所述第一裸片的厚度为约30um到约70um。在一些实施例中，所述半导体结构进一步包含介电材料，设置在所述凹槽内且环绕第一裸片或所述第二裸片。在一些实施例中，所述介电材料设置在所述衬底与所述RDL之间。在一些实施例中，所述半导体结构进一步包含通路，从所述第一结合件向所述RDL延伸且穿通过所述介电材料的一部分。在一些实施例中，所述第一结合件从所述第一裸片向所述介电材料延长。在一些实施例中，所述第一结合件的一部分凸出到所述介电材料中或设置在所述介电材料内。
在一些实施例中，一种半导体结构包含衬底，所述衬底包含延伸到所述衬底中的凹槽；第一裸片，被所述凹槽环绕，且包含第一正面、相对于所述第一正面且与所述凹槽的一侧壁接口连接的第一背面、及设置在所述第一正面上方的第一结合件；第二裸片，设置在所述第一裸片上方，且包含与所述第一正面接口连接的第二正面、相对于所述第二正面的第二背面、及设置在所述第二正面上方的第二结合件；以及介电材料，设置在所述凹槽内且环绕第一裸片及所述第二裸片，其中所述第一结合件与所述第二结合件接口连接。
在一些实施例中，所述第一裸片被所述衬底环绕。在一些实施例中，所述第一正面的长度实质上大于所述第二正面的长度，或所述第一正面与所述介电材料接口连接。在一些实施例中，所述第一背面从所述衬底暴露出。
在一些实施例中，一种制造半导体结构的方法包含接收衬底；形成凹槽延伸到所述衬底中；设置第一裸片至少部分在所述凹槽内；设置第一介电材料在所述衬底上方且在所述凹槽内以环绕所述第一裸片；设置第二裸片在所述第一裸片上方；设置第二介电材料在所述第一介电材料上方以环绕所述第二裸片，其中所述第一裸片包含被所述第一介电材料环绕的第一结合件，所述第二裸片包含相对于所述第一结合件设置且被所述第二介电材料环绕的第二结合件，所述第一结合件与所述第二结合件结合。
在一些实施例中，所述凹槽通过移除所述衬底的一部分形成，或通过设置伪裸片在所述衬底上方、将所述伪裸片压入到所述衬底中、且从所述衬底移除所述伪裸片形成。在一些实施例中，所述设置所述第介电材料包含填充所述衬底与所述第一裸片之间的间隙。
前面列述了数个实施例的特征以便所属领域的技术人员可更佳地理解本揭露的方面。所属领域的技术人员应了解它们可轻易地使用本揭露作为用以设计或修改其它制程及结构的基础以实现本文中所介绍实施例的相同目的及/或达成本文中所介绍实施例的相同优点。所属领域的技术人员也应体认到此等均等构造不会背离本揭露的精神及范围，以及它们可在不背离本揭露的精神及范围下做出各种改变、取代、或替代。
符号说明
101 衬底
101a 第一面
101b 第二面
101c 凹槽
101c-1 第一侧壁
101c-2 第二侧壁
102 第一介电材料
103 第二介电材料
104 通路
105 重布线层(RDL)
105a 介电质
105b 导电结构
105b-1 焊座部分
105b-2 通路部分
106 导电柱/导电凸块
107 垫
108 伪裸片
200 第一裸片
200a 第一正面
200b 第一背面
201 第一裸片衬底
202 第一裸片重布线层(RDL)
202a 第一裸片介电质
202b 第一裸片导电结构
202b-1 第一裸片焊座部分
202b-2 第一裸片通路部分
203 第一结合件
300 第二裸片
300a 第二正面
300b 第二背面
301 第二裸片衬底
302 第二裸片重布线层(RDL)
302a 第二裸片介电质
302b 第二裸片导电结构
302b-1 第二裸片焊座部分
302b-2 第二裸片通路部分
303 第二结合件
400 第三裸片
400a 第三正面
402a 第三裸片介电质
403 第三结合件
500 第四裸片
500a 第三正面
502a 第四裸片介电质
503 第四结合件
1000 半导体结构
2000 半导体结构
3000 半导体结构
4000 方法
4001 操作
4002 操作
4003 操作
4004 操作
4005 操作
4006 操作
4007 操作
4008 操作
4009 操作
D1 高度/深度
D2 距离
D3 厚度

Claims (1)

1.一种半导体结构，其包括：
衬底，包含第一面、第二面，相对于所述第一面、以及凹槽，从所述第一面向所述第二面延伸；
第一裸片，至少部分设置在所述凹槽内，且包含第一裸片衬底及第一结合件，所述第一结合件设置在所述第一裸片衬底上方；
第二裸片，设置在所述第一裸片上方，且包含第二裸片衬底及第二结合件，所述第二结合件设置在所述第一裸片衬底与所述第二裸片衬底之间；
重布线层RDL，设置在所述第二裸片上方；以及
导电凸块，设置在所述RDL上方，
其中所述第一结合件相对于所述第二结合件设置且与所述第二结合件结合。
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