CN107507820B - 半导体器件及制造该半导体器件的方法 - Google Patents

Abstract

本发明公开了一种半导体器件和制造该半导体器件的方法。其中在该半导体器件中，焊盘设置在衬底上。凸块结构设置在焊盘上并电连接到焊盘。凸块结构包括顺序地堆叠在焊盘上的第一铜层和第二铜层以及在第二铜层上的焊料球。第一铜层的(111)面与(200)面的第一X射线衍射(XRD)峰值强度比大于第二铜层的(111)面与(200)面的第二XRD峰值强度比。

Description

半导体器件及制造该半导体器件的方法

技术领域

本发明构思涉及半导体器件及制造该半导体器件的方法。

背景技术

半导体器件包括电连接结构(例如焊料球或凸块)，该电连接结构提供到另外的半导体器件或印刷电路板的电连接路径。

发明内容

根据本发明构思的一示例性实施方式，一种半导体器件如下地被提供。焊盘设置在衬底上。凸块结构设置在焊盘上并电连接到焊盘。凸块结构包括顺序地堆叠在焊盘上的第一铜层和第二铜层以及在第二铜层上的焊料球。第一铜层的(111)面与(200)面的第一X射线衍射(XRD)峰值强度比大于第二铜层的(111)面与(200)面的第二XRD峰值强度比。

根据本发明构思的一示例性实施方式，一种半导体器件如下地被提供。焊盘设置在衬底上。凸块结构设置在焊盘上并电连接到焊盘。凸块结构包括顺序地堆叠在焊盘上的第一铜层和第二铜层以及在第二铜层上的焊料球。第一铜层中的孪晶界密度大于第二铜层中的孪晶界密度。

根据本发明构思的一示例性实施方式，一种制造半导体器件的方法如下地被提供。焊盘形成在衬底上。凸块下的层(under-bump layer)形成为电连接到焊盘。具有开口的掩模图案形成在凸块下的层上。第一铜层、第二铜层和焊料层顺序地形成在开口中。掩模图案被去除。湿蚀刻工艺被执行以蚀刻凸块下的层的一部分。第一铜层使用脉冲电镀工艺形成。第二铜层使用直流(DC)电镀工艺形成。

根据本发明构思的一示例性实施方式，一种制造半导体器件的方法如下地被提供。焊盘形成在衬底上。凸块下的层形成在焊盘上。第一铜层通过在凸块下的层上以第一生长速率电镀第一铜层而形成。第二铜层通过在第一铜层上以第二生长速率电镀第二铜层而形成。第二生长速率大于第一生长速率。焊料层在第二铜层上。对凸块下的层执行湿蚀刻工艺。凸块下的层被蚀刻以形成凸块下图案(under-bump pattern)。

附图说明

通过参照附图详细描述本发明构思的示例性实施方式，本发明构思的这些和另外的特征将变得更加明显，附图中：

图1A是示出根据本发明构思的一示例性实施方式的半导体器件的一部分的剖视图；

图1B是图1A的部分‘A’的放大图；

图2和3是示出根据本发明构思的一示例性实施方式的半导体器件的一部分的剖视图；

图4A是示出根据本发明构思的一示例性实施方式的半导体器件的剖视图；

图4B和4C是示出根据本发明构思的一示例性实施方式的半导体封装的剖视图；

图5A至5D是示出根据本发明构思的一示例性实施方式的制造半导体器件的方法的剖视图；

图5E是图5A的部分‘B’的放大图；

图6A是显示在用于形成第一铜层的脉冲电镀工艺中随时间的电流密度的曲线图；

图6B是显示在用于形成第二铜层的DC电镀工艺中随时间的电流密度曲线图；

图7A至7B是示出根据本发明构思的一示例性实施方式的制造半导体器件的方法的剖视图；

图8A至8B是示出根据本发明构思的一示例性实施方式的制造半导体器件的方法的剖视图；

图9A是显示通过常规工艺形成的铜层的底切区的图像；以及

图9B是显示通过根据本发明构思的一示例性实施方式的方法形成的铜层的底切区的图像。

具体实施方式

图1A是示出根据本发明构思的一示例性实施方式的半导体器件的一部分的剖视图。图1B是图1A的部分‘A’的放大图。

参照1A和1B，半导体器件可以包括设置在衬底110上的电连接部10。衬底110可以是或者包括半导体衬底(例如硅晶片或锗晶片)。焊盘112可以设置在衬底110的表面上。绝缘层114可以设置在焊盘112上。绝缘层114可以具有焊盘112通过其暴露的开口。焊盘112可以由例如铝形成或者包括例如铝。绝缘层114可以由例如硅氧化物、硅氮化物或硅氮氧化物形成，或者包括例如硅氧化物、硅氮化物或硅氮氧化物。存储电路和逻辑电路中的至少一个可以形成在衬底110上并电连接到焊盘112。

电连接部10可以包括设置在焊盘112上的凸块结构130以及设置在焊盘112与凸块结构130之间的凸块下图案(under-bump pattern)120。凸块结构130可以通过凸块下图案120电连接到焊盘112。

凸块下图案120可以设置为具有单层结构或多层结构。在一示例性实施方式中，如图1B中所示，凸块下图案120可以是其中顺序地堆叠阻挡图案122和籽晶图案124的多层结构。阻挡图案122可以防止或抑制凸块结构130中的金属原子扩散到焊盘112中。例如，阻挡图案122可以由钽、钛、钽氮化物或钛氮化物形成，或者包括钽、钛、钽氮化物或钛氮化物。籽晶图案124可以在形成第一铜层132的工艺中用作籽晶层，并且可以由铜形成或者包括铜。阻挡图案122的宽度122_W可以大于籽晶图案124的宽度124_W。在一示例性实施方式中，凸块下图案120可以是导电的。

凸块结构130可以包括第一铜层132、第二铜层134和焊料球SDB。第一铜层132和第二铜层134可以顺序地堆叠在凸块下图案120上，焊料球SDB可以设置在第二铜层134上。在一示例性实施方式中，第一铜层132可以与第二铜层134接触。

第一铜层132可以包括第一侧壁132_S1和第二侧壁132_S2。第一侧壁132_S1和阻挡图案122可以限定底切区UC。底切区UC可以是从第二侧壁132_S2横向地且向内地凹入的区域。底切区UC可以邻近凸块下图案120形成。在如图1A和1B中所示的情况下，第一铜层132可以具有厚度132_TH，该厚度达到这样的程度：底切区UC可以局部地形成在第一铜层132的第一侧壁132_S1下方。本发明构思不限于此。在一示例性实施方式中，底切区UC的形成可以被抑制，因为第一铜层132的蚀刻速率低于第二铜层134的蚀刻速率。与图1A和1B中所示的不同，如果第一铜层132的厚度132_TH小，则底切区UC可以遍及第一铜层132的侧壁形成。

参照回图1B，底切区UC的深度UC_D可以从第二侧壁132_S2的延长线到第一侧壁132_S1被横向地测得。

在一示例性实施方式中，深度UC_D可以从阻挡图案122的上表面向上减小。例如，深度UC_D的最大深度可以在从约0.2μm到约0.6μm的范围内。

在一示例性实施方式中，第一铜层132的宽度UC_W可以在第一铜层132与底切区UC接触的部分从籽晶图案124的上表面向上增加。与底切区UC接触的第一铜层132的宽度UC_W可以小于凸块下图案120的宽度(例如阻挡图案122的宽度122_W)。

第一铜层132的厚度132_TH可以小于第二铜层134的厚度134_TH。在一示例性实施方式中，第一铜层132的厚度132_TH可以比第二铜层134的厚度134_TH的约0.2倍小。例如，第一铜层132的厚度132_TH可以在从约0.5μm到约3μm的范围内，第二铜层134的厚度134_TH可以在从10μm到30μm的范围内。

第一铜层132和第二铜层134的每个可以具有多晶结构。例如，第一铜层132和第二铜层134的每个可以包括(111)面和(200)面。第一铜层132中的(111)面与(200)面的X射线衍射(XRD)峰值强度比可以大于第二铜层134中的(111)面与(200)面的XRD峰值强度比。这可以是因为，如下所述，第一铜层132使用脉冲电镀工艺形成，第二铜层134使用DC电镀工艺形成。在一示例性实施方式中，第一铜层132中的(111)面与(200)面的XRD峰值强度比可以大于第二铜层134中的(111)面与(200)面的XRD峰值强度比。在一示例性实施方式中，第一铜层132中的(111)面与(200)面的XRD峰值强度比可以比第二铜层134中的(111)面与(200)面的XRD峰值强度比的100倍小。在每个铜层中，(111)面与(200)面的XRD峰值强度比可以通过测量每个铜层的来自(111)面和(200)面的XRD强度并比较它们而获得。

第一铜层132中的孪晶界密度可以高于第二铜层134中的孪晶界。孪晶界密度可以被定义为每单位面积的孪晶界的面积、长度或数量。

当使用湿蚀刻溶液时，第一铜层132中的铜可以以比第二铜层134中的铜的蚀刻速率低的蚀刻速率被蚀刻。这可能是因为第一铜层132中的(111)面与(200)面的XRD峰值强度比可以大于第二铜层134中的(111)面与(200)面的XRD峰值强度比。这可以是因为第一铜层132中的孪晶界密度可以高于第二铜层134中的孪晶界密度。在一示例性实施方式中，当包含过氧化氢(H₂O₂)和磷酸(H₃PO₄)的湿蚀刻溶液或包含过氧化氢(H₂O₂)和柠檬酸(C₆H₈O₇)的湿蚀刻溶液被用于蚀刻第一铜层132和第二铜层134时，第一铜层132的铜蚀刻速率可以比第二铜层134的铜蚀刻速率的约0.5倍低。这将参照图9A和9B被更详细地描述。

焊料球SDB可以设置在第二铜层134上。焊料球SDB可以由例如锡、银、铜、锌、铅和其合金的至少一种形成，或者包括例如锡、银、铜、锌、铅和其合金的至少一种。在一示例性实施方式中，焊料球SDB可以与第二铜层134接触。

图2是示出根据本发明构思的一示例性实施方式的半导体器件的一部分的剖视图。

参照图2，半导体器件可以包括设置在衬底110上的电连接部11。为了简明的描述，先前参照图1A和1B描述的元件可以由相似或相同的附图标记标识而不重复其重复描述。因此，下面的描述集中于凸块结构130。

凸块结构130可以包括第一铜层132、第二铜层134、焊料球SDB和镍层136。第一铜层132、第二铜层134和焊料球SDB可以具有与参照图1A和1B描述的结构相同的结构。

镍层136可以设置在第二铜层134与焊料球SDB之间。镍层136的厚度136_TH可以小于第二铜层134的厚度(例如图1A的134_TH)。例如，镍层136的厚度136_TH可以为约3μm。镍层136的宽度136_W可以大于第一铜层132的宽度132_W和第二铜层134的宽度134_W。在一示例性实施方式中，镍层136、第一铜层132和第二铜层134可以基本上同轴，例如关于同一竖直线左右对称。

图3是示出根据本发明构思的一示例性实施方式的半导体器件的一部分的剖视图。

参照图3，半导体器件可以包括设置在衬底110上的电连接部12。为了简明的描述，先前参照图1A、1B和2描述的元件可以由相似或相同的附图标记标识而不重复其重复描述。下面的描述集中于凸块结构130。

凸块结构130可以包括第一铜层132、第二铜层134、镍层136、焊料球SDB和第三铜层138。第一铜层132、第二铜层134、镍层136和焊料球SDB可以被构造为具有与参照图1A、1B和2描述的结构相同的结构。

第三铜层138可以设置在镍层136与焊料球SDB之间。第三铜层138的厚度138_TH可以小于镍层136的厚度136_TH。例如，第三铜层138的厚度138_TH可以小于1μm。

第三铜层138可以设置为具有与第二铜层134的材料特性相似的材料特性。第三铜层138中的(111)面与(200)面的XRD峰值强度比可以小于第一铜层132中的(111)面与(200)面的XRD峰值强度比。在一示例性实施方式中，第三铜层138中的(111)面与(200)面的XRD峰值强度比可以比第一铜层132中的(111)面与(200)面的XRD峰值强度比的约0.5倍小。第三铜层138中的孪晶界密度可以小于第一铜层132中的孪晶界密度。

当使用湿蚀刻溶液时，第三铜层138的铜蚀刻速率可以高于第一铜层132的铜蚀刻速率。这可能是因为第三铜层138中的(111)面与(200)面的XRD峰值强度比可以小于第一铜层132中的(111)面与(200)面的XRD峰值强度比。这是因为第三铜层138中的孪晶界密度可以小于第一铜层132中的孪晶界密度。在一示例性实施方式中，当包含过氧化氢(H₂O₂)和磷酸(H₃PO₄)的湿蚀刻溶液或包含过氧化氢(H₂O₂)和柠檬酸(C₆H₈O₇)的湿蚀刻溶液被用于蚀刻第三铜层138和第一铜层132时，第三铜层138的铜蚀刻速率可以比第一铜层132的铜蚀刻速率的两倍高。

图4A是示出根据本发明构思的一示例性实施方式的半导体器件的剖视图。

参照图4A，半导体器件100可以包括衬底110和电连接部10。

衬底110可以包括多个焊盘112和绝缘层114，所述多个焊盘112设置在衬底110的表面上，绝缘层114被图案化以暴露焊盘112。在一示例性实施方式中，如图4A中所示，焊盘112可以均匀地设置在衬底110的整个顶表面上。在某些实施方式中，与图4A中所示不同，焊盘112可以设置在衬底110的边缘或中心区域上。存储电路和逻辑电路的至少一个可以形成在衬底110上并且可以电连接到焊盘112。在一示例性实施方式中，焊盘112可以被掩埋在衬底中，使得焊盘112的上表面与衬底110的上表面基本上共面。

电连接部10可以分别设置在焊盘112上。电连接部10的每个可以包括设置在焊盘112上的凸块结构以及设置在焊盘112与凸块结构之间的凸块下图案。在一示例性实施方式中，如图4A中所示，电连接部10的每个可以与图1A和1B的电连接部10相同。在一示例性实施方式中，电连接部10的每个可以与图2的电连接部11或图3的电连接部12相同。

图4B是示出根据本发明构思的一示例性实施方式的半导体封装的剖视图。

参照图4B，半导体封装200可以包括封装衬底210以及安装在封装衬底210上的半导体器件100。半导体器件100可以与参照图4A描述的半导体器件相同。

封装衬底210可以包括设置在其顶表面上的连接焊盘212以及设置在其底表面上的外焊盘214。外端子216可以设置在外焊盘214上。

半导体器件100可以以倒装芯片接合方式安装在封装衬底210上。半导体器件100可以以这样的方式来对准：电连接部10面对封装衬底210的顶表面并且电连接部10可以联接到连接焊盘212。例如，焊接工艺可以被执行以将电连接部10的每个中的焊料球(例如图1A中的SDB)焊接在连接焊盘212上，从而半导体器件100可以被安装在封装衬底210上。例如，焊料球SDB可以使用焊接工艺附接于连接焊盘212。

电连接部10的每个可以与图2的电连接部11或图3的电连接部12相同。

模制层220可以设置在封装衬底210的顶表面上以覆盖半导体器件100。例如，模制层220可以由环氧树脂模塑料(epoxy molding compound)形成或者包括环氧树脂模塑料。在一示例性实施方式中，底部填充层(未示出)可以进一步设置在半导体器件100与封装衬底210之间。

图4C是示出根据本发明构思的一示例性实施方式的半导体封装的剖视图。

参照图4C，半导体封装201可以包括封装衬底210以及安装在其上的半导体器件100和101。

封装衬底210可以与参照图4B描述的封装衬底相同。将省略对封装衬底210的详细描述。

半导体器件100和101可以安装在封装衬底210的顶表面上。例如，第一半导体器件100可以设置在封装衬底210的顶表面上，第二半导体器件101可以设置在第一半导体器件100与封装衬底210之间。第一半导体器件100可以与参照图4A描述的半导体器件100基本上相同。第二半导体器件101的每个还可以包括穿透衬底110的穿通电极TSV以及面对焊盘112并连接到穿通电极TSV的附加焊盘116，除了这些之外，它可以与参照图4A描述的半导体器件100相同。

第一半导体器件100可以电连接到其下面的第二半导体器件101。例如，第一半导体器件100的电连接部10可以联接到其下面的第二半导体器件101的附加焊盘116。

第二半导体器件101的每个可以电连接到其下面的第二半导体器件101或封装衬底210。例如，第二半导体器件101中的最下面的第二半导体器件的电连接部10可以联接到封装衬底210的连接焊盘212，第二半导体器件101中的其它第二半导体器件的电连接部10可以联接到其下面的第二半导体器件101的附加焊盘116。

电连接部10的每个可以与图2的电连接部11或图3的电连接部12基本上相同。

模制层220可以设置在封装衬底210的顶表面上以覆盖半导体器件100和101。在一示例性实施方式中，底部填充层(未示出)可以进一步设置在半导体器件100与半导体器件101之间以及在第二半导体器件101中的最下面的第二半导体器件与封装衬底210之间。

图5A至5D是示出根据本发明构思的一示例性实施方式的制造半导体器件的方法的剖视图。图5E是图5A的部分‘B’的放大图。图6A是显示在用于形成第一铜层的脉冲电镀工艺中随时间的电流密度的曲线图。图6B是显示在用于形成第二铜层的DC电镀工艺中随时间的电流密度的曲线图。

参照图5A，可以提供衬底110。衬底110可以是或者包括半导体衬底(例如硅晶片或锗晶片)。衬底110可以包括焊盘112和绝缘层114，焊盘112设置在衬底110的表面上，绝缘层114被图案化以暴露焊盘112。存储电路和逻辑电路中的至少一个可以形成在衬底110上并且可以电连接到焊盘112。

凸块下的层(under-bump layer)120L可以形成在衬底110的表面上。凸块下的层120L可以形成为覆盖由绝缘层114暴露的焊盘112并延伸以覆盖绝缘层114。在一示例性实施方式中，如图5E中所示，凸块下的层120L的形成可以包括顺序地沉积阻挡层122L和籽晶层124L。例如，阻挡层122L可以由钽、钛、钽氮化物或钛氮化物形成，或者包括钽、钛、钽氮化物或钛氮化物，籽晶层124L可以由铜形成或者包括铜。凸块下的层120L可以使用例如物理气相沉积(PVD)工艺形成。

参照图5B，具有开口MP_O的掩模图案MP可以形成在凸块下的层120L上。当在俯视图中看时，开口MP_O可以与焊盘112重叠，并且可以形成为暴露凸块下的层120L。在一示例性实施方式中，掩模图案MP的形成可以包括涂覆光致抗蚀剂层(未示出)以及使用光刻工艺图案化光致抗蚀剂层。

参照图5C，第一铜层132、第二铜层134和焊料层SDL可以顺序地形成在开口MP_O中。

参照图5C和6A，第一铜层132可以形成在凸块下的层120L上。第一铜层132可以使用脉冲电镀工艺形成。例如，如图6A中所示，第一铜层132可以通过使用脉冲电流的电镀工艺形成。籽晶层124L可以在脉冲电镀工艺中用作籽晶。脉冲电镀工艺可以包括其中向电镀系统供应电流的多个导通阶段以及其中中断电流的多个断开阶段，并且导通阶段和断开阶段可以在脉冲电镀工艺中被交替地且重复地执行。脉冲电镀工艺的占空比可以在从约5％到约50％的范围内。这里，参照图6A，占空比可以由(T_on)/(T_on+T_off)的等式给出，其中T_on是导通阶段的持续时间，T_off是断开阶段的持续时间。在脉冲电镀工艺的导通阶段期间，所供应的电流可以具有第一电流密度CD1。第一铜层132的厚度可以大于将参照图5D描述的底切区UC的深度。此外，第一铜层132的厚度可以比将在下面描述的第二铜层134的厚度的约0.2倍小。在一示例性实施方式中，第一铜层132可以形成为具有约0.5μm到约3μm的厚度。

参照图5C和6B，第二铜层134可以形成在第一铜层132上。第二铜层134可以使用DC电镀工艺形成。例如，如图6B中所示，第二铜层134可以通过使用DC电流的电镀工艺形成。例如，第二电流密度CD2的DC电流可以被供应以形成第二铜层134。在一示例性实施方式中，第二电流密度CD2可以小于第一电流密度CD1。例如，相对于第一电流密度CD1，第二电流密度CD2可以在从约5％到约50％的范围内。在一示例性实施方式中，在用于形成第二铜层134的DC电镀工艺中的第二电流密度CD2可以与在用于形成第一铜层132的脉冲电镀工艺中的平均电流密度(即，(CD1×T_on)/(T_on+T_off))基本上相同。第二铜层134可以形成为具有比第一铜层132的厚度大的厚度。例如，第二铜层134可以形成为具有10μm到30μm的厚度。

如上所述，第一铜层132可以使用脉冲电镀工艺形成，而第二铜层134可以使用DC电镀工艺形成。这可以允许与第二铜层134的(111)面与(200)面的XRD峰值强度比和孪晶界密度相比，第一铜层132具有更高的(111)面与(200)面的XRD峰值强度比和更高的孪晶界密度。此外，这可以允许第一铜层132具有比第二铜层134的抗腐蚀性高的抗腐蚀性。例如，在其中蚀刻工艺使用包含过氧化氢(H₂O₂)和磷酸(H₃PO₄)的湿蚀刻溶液或包含过氧化氢(H₂O₂)和柠檬酸(C₆H₈O₇)的湿蚀刻溶液执行的情况下，第一铜层132的铜蚀刻速率可以比第二铜层134的铜蚀刻速率的约0.5倍低。第一铜层132的(每单位时间的)生长速率可以小于第二铜层134的生长速率。

参照图5C，焊料层SDL可以形成在第二铜层134上。焊料层SDL可以使用DC电镀工艺形成。在一示例性实施方式中，用于形成第一铜层132、第二铜层134和焊料层SDL的电镀工艺可以以原位方式执行。本发明构思不限于此。焊料层SDL可以由例如锡、银、铜、锌、铅或其合金形成，或者包括例如锡、银、铜、锌、铅或其合金。

参照图5D，掩模图案MP可以被去除。作为掩模图案MP的去除的结果，凸块下的层120L、第一铜层132和第二铜层134可以被暴露。掩模图案MP的去除可以使用剥离工艺执行。

参照图5D和1B，凸块下的层120L可以被蚀刻以形成凸块下图案120。凸块下图案120的形成可以包括对凸块下的层120L执行湿蚀刻工艺。在湿蚀刻工艺中，由于电偶腐蚀效应，籽晶层124L的蚀刻速率可以大于阻挡层122L的蚀刻速率。因此，阻挡图案122的宽度122_W可以大于籽晶图案124的宽度124_W。湿蚀刻工艺可以使用例如包含过氧化氢(H₂O₂)和磷酸(H₃PO₄)的湿蚀刻溶液或包含过氧化氢(H₂O₂)和柠檬酸(C₆H₈O₇)的湿蚀刻溶液被执行。

第一铜层132和第二铜层134可以在湿蚀刻工艺期间被部分地蚀刻。因此，第一铜层132的宽度132_W和第二铜层134的宽度134_W可以减小。

如上所述，第一铜层132可以具有比第二铜层134的抗腐蚀性更高的抗腐蚀性。然而，由于电偶腐蚀效应，在湿蚀刻工艺期间，第一铜层132的邻近凸块下的层120L(或凸块下图案120)的一部分(例如下部分)可以表现出比第二铜层134的蚀刻速率高的蚀刻速率。因此，底切区UC可以形成在第一铜层132的侧壁上。如图5D和1B中所示，第一铜层132的厚度132_TH足够地大至这种程度：底切区UC可以局部地形成在第一铜层132的下侧壁中。相比之下，与图5D和1B中所示不同，如果第一铜层132的厚度132_TH较薄，则底切区UC可以遍及第一铜层132的侧壁形成。底切区UC的深度UC_D可以从第一铜层132和第二铜层134的不凹入的侧表面横向地测得。在一示例性实施方式中，底切区UC的深度UC_D可以在从约0.2μm到约0.6μm的范围内。第一铜层132的处于与底切区UC相同水平处的部分可以具有比阻挡图案122的宽度122_W小的宽度UC_W。

参照图1A，可以对焊料层SDL执行回流工艺，结果，可以形成焊料球SDB。在回流工艺期间，第二铜层134中的铜原子中的一些可以扩散到焊料球SDB中。

在其中铜层形成在凸块下的层上的情况下，由于随后的湿工艺中的电偶腐蚀效应，底切区可以形成在铜层的下部分中。底切区会引起半导体器件的故障，因此，减小底切区的尺寸(例如深度)会是必要的。

根据本发明构思的一示例性实施方式，邻近凸块下的层120L的第一铜层132可以使用脉冲电镀工艺形成，这可以允许第一铜层132比堆叠在第一铜层132上的其它铜层(例如第二铜层134)具有更高的抗腐蚀性。所述其它铜层可以使用DC电镀工艺形成。此外，第一铜层132可以形成为具有比底切区UC的深度UC_D更大的厚度。因此，可以减小可以在铜层的邻近凸块下的层120L的部分中形成的底切区UC的尺寸。根据本发明构思的一示例性实施方式，半导体器件能被制造为具有提高的可靠性。

铜层的生长速率可以在使用脉冲电镀工艺时比在使用DC电镀工艺时低。

根据本发明构思的一示例性实施方式，除第一铜层132之外，铜层的其余部分(即，第二铜层134)可以使用DC电镀工艺形成。例如，第一铜层132的厚度132_TH可以比第二铜层134的厚度134_TH的约0.2倍小。因此，它可以减少总加工时间由于脉冲电镀工艺的引入所致的增加。

图7A至7B是示出根据本发明构思的一示例性实施方式的制造半导体器件的方法的剖视图。可以对图5B的所得结构执行将参照图7A和7B描述的工艺。

参照图7A，第一铜层132、第二铜层134、镍层136和焊料层SDL可以顺序地形成在开口MP_O中。第一铜层132和第二铜层134可以通过与参照图5C、6A和6B描述的方法相同的方法形成，并且将省略其详细描述。

镍层136可以形成在第二铜层134上。镍层136可以使用DC电镀工艺形成。镍层136可以形成为具有例如约3μm的厚度。

焊料层SDL可以形成在镍层136上。焊料层SDL可以使用DC电镀工艺形成。在一示例性实施方式中，用于形成第一铜层132、第二铜层134、镍层136和焊料层SDL的电镀工艺可以以原位方式执行。但本发明构思不限于此。

参照图7B，掩模图案MP可以被去除。作为掩模图案MP的去除的结果，凸块下的层120L、第一铜层132、第二铜层134和镍层136可以被暴露。掩模图案MP的去除可以使用剥离工艺执行。

凸块下的层120L可以被蚀刻以形成凸块下图案120。凸块下图案120的形成可以包括对凸块下的层120L执行湿蚀刻工艺。如参照图5D和1B所述，湿蚀刻工艺可以被执行以部分地蚀刻凸块下的层120L、第一铜层132和第二铜层134。

在湿蚀刻工艺中，镍层136的蚀刻速率可以小于第一铜层132的蚀刻速率和第二铜层134的蚀刻速率。因此，在湿蚀刻工艺之后，如图7B中所示，镍层136的宽度136_W可以大于第一铜层132的宽度132_W和第二铜层134的宽度134_W。

参照回图2，可以对焊料层SDL执行回流工艺，结果，可以形成焊料球SDB。

图8A至8B是示出根据本发明构思的一示例性实施方式的制造半导体器件的方法的剖视图。可以对图5B的所得结构执行将参照图8A和8B描述的工艺。

参照图8A，第一铜层132、第二铜层134、镍层136、第三铜层138和焊料层SDL可以顺序地形成在开口MP_O中。第一铜层132、第二铜层134和镍层136可以通过与参照图7A描述的方法相同的方法形成，并将省略其详细描述。

第三铜层138可以形成在镍层136上。第三铜层138可以使用DC电镀工艺形成。第三铜层138可以形成为具有例如约2μm的厚度。

焊料层SDL可以形成在第三铜层138上。焊料层SDL可以使用DC电镀工艺形成。在一示例性实施方式中，用于形成第一铜层132、第二铜层134、镍层136、第三铜层138和焊料层SDL的电镀工艺可以以原位方式执行。但本发明构思不限于此。

参照图8B，掩模图案MP可以被去除。作为掩模图案MP的去除的结果，凸块下的层120L、第一铜层132、第二铜层134、镍层136和第三铜层138可以被暴露。

凸块下的层120L可以被蚀刻以形成凸块下图案120。凸块下图案120的形成可以包括对凸块下的层120L执行湿蚀刻工艺。如参照图5D和1B所述，湿蚀刻工艺可以被执行以部分地蚀刻凸块下的层120L、第一铜层132和第二铜层134。此外，湿蚀刻工艺可以被执行以部分地蚀刻第三铜层138。

在湿蚀刻工艺中，镍层136的蚀刻速率可以小于第一至第三铜层132、134和138的蚀刻速率。因此，在湿蚀刻工艺之后，镍层136的宽度136_W可以大于第一铜层132的宽度132_W、第二铜层134的宽度134_W和第三铜层138的宽度138_W。

在湿蚀刻工艺之后，可以对焊料层SDL执行回流工艺，结果，可以形成焊料球SDB。在回流工艺期间，第三铜层138中包含的铜原子中的至少一部分可以扩散到焊料球SDB中。

在一示例性实施方式中，第三铜层138中包含的铜原子中的大多数可以扩散到焊料球SDB中。在这种情况下，如图2中所示，在回流工艺之后，第三铜层138不需要留在镍层136上。

在一示例性实施方式中，第三铜层138中包含的铜原子中的仅一部分可以扩散到焊料球SDB中。在这种情况下，如图3中所示，在回流工艺之后，第三铜层138可以留在镍层136上。

图9A是显示通过常规工艺形成的铜层的底切区的图像。例如，DC电镀工艺被执行以在凸块下的层上形成铜层和镍层。此后，湿蚀刻工艺使用包含过氧化氢和磷酸的蚀刻溶液被执行一分钟。结果，如图9A中所示，底切区形成为具有约1.2μm的深度。

图9B是显示通过根据本发明构思的一示例性实施方式的方法形成的铜层的底切区的图像。例如，脉冲电镀工艺被执行以在凸块下的层上形成第一铜层，然后，DC电镀工艺被执行以形成第二铜层和镍层。脉冲电镀工艺中的占空比为约10％。此后，湿蚀刻工艺使用包含过氧化氢和磷酸的蚀刻溶液被执行一分钟。结果，如图9B中所示，底切区形成为具有约0.43μm的深度。

这表明形成在铜层的下部分处的底切区UC的尺寸可以通过使用根据本发明构思的一示例性实施方式的方法被减小。

根据本发明构思的一示例性实施方式，铜层的邻近凸块下的层的下部分可以使用脉冲电镀工艺形成，这允许铜层的该下部分比使用DC电镀工艺形成的铜层具有更高的抗腐蚀性。因此，底切区的尺寸被减小或抑制，其中底切区形成在铜层的邻近凸块下的层的下部分中。

根据本发明构思的一示例性实施方式，堆叠在邻近凸块下的层的第一铜层上的另一铜层可以使用DC电镀工艺形成。这可以减小总加工时间由于脉冲电镀工艺的引入所致的增加。

虽然已经参照本发明构造的示例性实施方式显示并描述了本发明构思，但对本领域普通技术人员明显的是，可以在其中作出形式和细节上的各种各样的改变而不背离由权利要求所限定的本发明构思的精神和范围。

本申请要求2016年6月14日向韩国知识产权局提交的韩国专利申请第10-2016-0073958号的优先权，其公开通过引用全文合并于此。

Claims (25)

1.一种半导体器件，包括：

设置在衬底上的焊盘；以及

设置在所述焊盘上并电连接到所述焊盘的凸块结构，

其中所述凸块结构包括：

顺序地堆叠在所述焊盘上的第一铜层和第二铜层；以及

在所述第二铜层上的焊料球，

其中所述第一铜层的(111)面与(200)面的第一X射线衍射峰值强度比大于所述第二铜层的(111)面与(200)面的第二X射线衍射峰值强度比。

2.如权利要求1所述的半导体器件，

其中所述第一铜层的所述第一XRD峰值强度比比所述第二铜层的所述第二XRD峰值强度比的两倍更大。

3.如权利要求1所述的半导体器件，

其中所述第一铜层中的孪晶界密度大于所述第二铜层中的孪晶界密度。

4.如权利要求1所述的半导体器件，

其中所述第一铜层的厚度比所述第二铜层的厚度的0.2倍小。

5.如权利要求1所述的半导体器件，

其中所述第一铜层具有从0.5μm到3μm的范围内的厚度。

6.如权利要求1所述的半导体器件，

其中，当使用包含过氧化氢和磷酸的蚀刻溶液或包含过氧化氢和柠檬酸的蚀刻溶液时，所述第一铜层的铜蚀刻速率比所述第二铜层的铜蚀刻速率的一半低。

7.如权利要求1所述的半导体器件，还包括：

形成在所述第一铜层的侧壁上的底切区，

其中所述底切区的深度在从0.2μm到0.6μm的范围内。

8.如权利要求7所述的半导体器件，

其中所述第一铜层的厚度大于所述底切区的所述深度。

9.如权利要求7所述的半导体器件，还包括：

在所述焊盘与所述第一铜层之间的凸块下图案，

其中所述第一铜层的处于与所述底切区相同水平处的部分具有比所述凸块下图案的宽度小的宽度。

10.如权利要求9所述的半导体器件，

其中所述凸块下图案包括：

顺序地堆叠的阻挡图案和籽晶图案，以及

其中所述籽晶图案的宽度小于所述阻挡图案的宽度。

11.如权利要求1所述的半导体器件，

其中所述凸块结构还包括：

插置在所述第二铜层与所述焊料球之间的镍层，以及

其中所述镍层的宽度大于所述第一铜层的宽度和所述第二铜层的宽度。

12.如权利要求11所述的半导体器件，

其中所述凸块结构还包括：

插置在所述镍层与所述焊料球之间的第三铜层，以及

其中所述第一铜层的(111)面与(200)面的所述第一XRD峰值强度比大于所述第三铜层的(111)面与(200)面的第三XRD峰值强度比。

13.一种半导体器件，包括：

设置在衬底上的焊盘；以及

设置在所述焊盘上并电连接到所述焊盘的凸块结构，

其中所述凸块结构包括：

顺序地堆叠在所述焊盘上的第一铜层和第二铜层；以及

在所述第二铜层上的焊料球，以及

其中所述第一铜层中的孪晶界密度大于所述第二铜层中的孪晶界密度。

14.如权利要求13所述的半导体器件，

其中所述第一铜层的厚度比所述第二铜层的厚度的0.2倍小。

15.如权利要求13所述的半导体器件，

其中所述第一铜层的厚度在从0.5μm到3μm的范围内。

16.如权利要求13所述的半导体器件，还包括：

形成在所述第一铜层的侧壁上的底切区，以及

其中所述底切区的深度在从0.2μm到0.5μm的范围内。

17.一种制造半导体器件的方法，包括：

在衬底上形成焊盘；

形成电连接到所述焊盘的凸块下的层；

在所述凸块下的层上形成具有开口的掩模图案；

在所述开口中顺序地形成第一铜层、第二铜层和焊料层；

去除所述掩模图案；以及

执行湿蚀刻工艺以蚀刻所述凸块下的层的一部分，

其中所述第一铜层使用脉冲电镀工艺形成，所述第二铜层使用DC电镀工艺形成，以及

其中所述第一铜层的厚度大于形成在所述第一铜层的侧壁上的底切区的深度。

18.如权利要求17所述的方法，

其中所述第一铜层形成为具有比所述第二铜层的厚度的0.2倍小的厚度。

19.如权利要求17所述的方法，

其中所述第一铜层形成为具有0.5μm到3μm的厚度。

20.如权利要求17所述的方法，

其中在执行所述湿蚀刻工艺以蚀刻所述凸块下的层的所述一部分中，所述底切区形成在所述第一铜层的所述侧壁中。

21.如权利要求20所述的方法，

其中所述底切区形成为具有0.2μm到0.6μm的深度。

22.如权利要求17所述的方法，

其中形成所述凸块下的层包括：

顺序地形成阻挡层和籽晶层，

其中所述湿蚀刻工艺被执行以部分地蚀刻所述阻挡层和所述籽晶层以形成阻挡图案和籽晶图案，以及

其中所述籽晶图案的宽度小于所述阻挡图案的宽度。

23.如权利要求17所述的方法，

其中所述脉冲电镀工艺使用其占空比在从5％到50％的范围内的脉冲电流执行。

24.如权利要求17所述的方法，还包括：

在形成所述焊料层之前，在所述第二铜层上形成镍层，

其中，在所述湿蚀刻工艺中，所述第一铜层的蚀刻速率大于所述镍层的蚀刻速率，以及

其中在所述湿蚀刻工艺中，所述第二铜层的蚀刻速率大于所述镍层的蚀刻速率。

25.如权利要求17所述的方法，还包括：

在所述焊料层上执行回流工艺以形成焊料球。

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