CN107424973A - 封装基板及其制法 - Google Patents

Abstract

本发明提供一种封装基板及其制法，封装基板包括一绝缘层、多个嵌设于该绝缘层上且包含有柱体与电性连接垫的导电凸块、以及嵌埋于该绝缘层中并电性连接多个所述导电凸块的多个导电柱，各该柱体外露该绝缘层，且多个所述电性连接垫嵌埋于该绝缘层中，其中，该柱体的宽度小于该电性连接垫的宽度，以通过将多个所述导电凸块形成于该封装基板上而有利于后续与半导体芯片的结合。

Description

封装基板及其制法

技术领域

本发明有关一种封装基板，尤指一种具导电凸块的封装基板及其制法。

背景技术

随着电子产业的发达，现今的电子产品已趋向轻薄短小与功能多样化的方向设计，半导体封装技术亦随之开发出不同的封装型态，其中，球栅阵列式(Ball grid array，简称BGA)封装，为一种先进的半导体封装技术，其特点在于采用一封装基板来安置半导体组件，并于该封装基板背面植置多数个成栅状阵列排列的焊球(Solder ball)，并藉多个所述焊球将整个封装单元焊结并电性连接至外部电子装置，使相同单位面积的承载件上可容纳更多输入/输出连接端(I/O connection)以符合高度集成化(Integration)的半导体芯片的需求。

再者，为了符合半导体封装件轻薄短小、多功能、高速度及高频化的开发方向，芯片已朝向细线路及小孔径发展。

如图1所示，现有半导体封装件1是将半导体芯片10与被动组件10’覆晶设于封装基板11上侧，再于该封装基板11下侧植设多个焊球14。具体地，该半导体芯片10上设有铜凸块(Cu pillar)101与焊锡凸块100，以结合至该封装基板11的电性连接垫110，再以底胶12包覆该铜凸块101，且该被动组件10’通过焊锡凸块100结合至该封装基板11的电性连接垫110。即，现有半导体封装件1中需于该半导体芯片10上进行铜凸块101的电镀工艺，以利于与该封装基板11进行细线路间距(Fine bump pitch)的连接。

然而，于该半导体芯片10上制作该铜凸块101的工艺成本高，不利于生产。

再者，于半导体芯片10的表面上电镀形成多个所述铜凸块101时，由于多个所述铜凸块101的高度控制不易，若多个所述铜凸块101的高度彼此不同，将使多个所述铜凸块101所排列成的栅状阵列(grid array)产生共面性(coplanarity)不良问题，导致接点应力(stress)不平衡而造成该半导体芯片10损坏。

因此，如何避免现有技术中的种种缺陷，实已成为目前亟欲解决的课题。

发明内容

鉴于上述现有技术的种种缺陷，本发明提供一种封装基板，包括：一绝缘层，具有相对的第一表面与第二表面，且该第一表面上具有至少一凹部；多个导电凸块，设于该凹部中并包含一体成形的柱体与电性连接垫，其中该柱体外露于该绝缘层的第一表面，该电性连接垫嵌埋于该绝缘层中，且该柱体的宽度小于该电性连接垫的宽度；以及多个导电柱，结合于多个所述电性连接垫上且嵌埋于该绝缘层中。

前述的封装基板中，还包括形成于该柱体上的阻障层，以令该阻障层外露于该绝缘层的第一表面。

本发明亦提供一种封装基板的制法，包括：形成导体层于一承载件上，且该导体层具有多个开孔；形成多个导电凸块于该导体层上，该导电凸块包含形成于多个所述开孔中的柱体及设于该导体层上的电性连接垫，且该柱体与该电性连接垫一体成形，其中，该柱体的宽度小于该电性连接垫的宽度；形成多个导电柱于多个所述电性连接垫上；形成绝缘层于该承载件上，以令该绝缘层包覆多个所述导电凸块与多个所述导电柱；移除该承载件；以及移除全部该导体层，以令该绝缘层对应该导体层处形成凹部，且使该导电凸块的柱体凸出该凹部的底面。

前述的制法中，还包括于形成多个所述导电凸块于该导体层上之前，形成阻障层于该导体层上及多个所述开孔中。

于一实施例中，该阻障层还形成于该承载件上，且于移除全部该导体层之后，移除全部该阻障层。

于一实施例中，还包括形成另一阻障层于该阻障层上，且于移除全部该导体层之后，移除全部该阻障层与该另一阻障层。

于一实施例中，该阻障层仅形成于该导电凸块与该导体层之间，且于移除全部该导体层之后，以令该阻障层外露于该绝缘层的第一表面。

前述的封装基板及其制法中，该柱体凸出该绝缘层的第一表面。

前述的封装基板及其制法中，于移除全部该导体层后，以令该绝缘层对应该导体层处形成凹部，使多个所述导电凸块位于该凹部中，且使该导电凸块的柱体凸出该凹部的底面。

前述的封装基板及其制法中，还包括形成第一线路结构于该承载件上，以令该绝缘层复包覆该第一线路结构，且该第一线路结构外露于该绝缘层的第一表面与第二表面。

前述的封装基板及其制法中，还包括形成第二线路结构于该绝缘层上；以及于该绝缘层上形成包覆该第二线路结构的另一绝缘层，且令部分该第二线路结构外露于该另一绝缘层。

由上可知，本发明的封装基板及其制法，主要通过将多个所述导电凸块形成于该封装基板上，故相较于现有在半导体芯片上制作铜凸块的工艺，本发明的封装基板及其制法的成本较低，因而有利于生产。

再者，本发明于承载件的表面上通过该导体层的限制而向内电镀多个所述导电凸块，使多个所述柱体的端面的高度位置的平整性极佳，因而容易达到细间距的要求。例如，多个所述柱体的端面的高度位置相同，使多个所述柱体所排列成的栅状阵列的共面性良好，故接点应力能保持平衡，避免该封装基板或其上电子组件的损坏。

附图说明

图1为现有半导体封装件的剖视示意图；

图2A至2G为本发明的封装基板的制法的第一实施例的剖视示意图，其中图2A’为对应图2A的其它实施形式示意图，图2F’及2F”为对应图2F的其它实施形式示意图；

图3A至3E为本发明的封装基板的制法的第二实施例的剖视示意图；

图4A及4B为图2G的封装基板的后续应用的剖视示意图；

图5为图3E的封装基板的后续应用的剖视示意图；以及

图6A至6E为本发明的封装基板的制法的第二实施例的剖视示意图，其中该图6E’为对应图6E的其它实施形式示意图。

符号说明

1 半导体封装件

10 半导体芯片

10’ 被动组件

100 焊锡凸块

101 铜凸块

11,2,3,6,6’ 封装基板

110,241 电性连接垫

12,50 底胶

14,44 焊球

20 承载件

21 导体层

210 开孔

22,23,32,32’ 阻障层

24 导电凸块

240 柱体

25 第一线路结构

250 第一线路层

251 第一导电柱

26 导电柱

27,29 绝缘层

27a 第一表面

27b 第二表面

270 凹部

270a 底面

28 第二线路结构

280 第二线路层

281 第二导电柱

4,4’,5 电子封装件

40,40’ 电子组件

400 焊锡材料

41 线路层

42 导电体

43 封装层

45 电子组件

450 导电组件

46 封装胶体

d,r 宽度。

具体实施方式

以下通过特定的具体实施例说明本发明的实施方式，该领域技术人员可由本说明书所揭示的内容轻易地了解本发明的其他优点及功效。

须知，本说明书所附附图所绘示的结构、比例、大小等，均仅用以配合说明书所揭示的内容，以供该领域技术人员了解与阅读，并非用以限定本发明可实施的限定条件，故不具技术上的实质意义，任何结构的修饰、比例关系的改变或大小的调整，在不影响本发明所能产生的功效及所能达成的目的下，均应仍落在本发明所揭示的技术内容能涵盖的范围内。同时，本说明书中所引用的如“上”、“第一”、“第二”及“一”等用语，亦仅为便于叙述明了，而非用以限定本发明可实施的范围，其相对关系的改变或调整，在无实质变更技术内容下，当亦视为本发明可实施的范畴。

请参阅图2A至2G，为本发明的封装基板2的第一实施例的制法的剖视示意图。

如图2A所示，通过图案化工艺于一承载件20上形成一导体层21，且该导体层21具有多个开孔210。接着，形成一阻障层22于该承载件20、该导体层21上及多个所述开孔210中。

于本实施例中，该承载件20为基材，例如铜箔基板或其它板体，并无特别限制，且该导体层21以电镀方式形成于该承载件20上。

再者，该导体层21与该阻障层22互为不同材质。具体地，该导体层21为金属层，如铜层，且该阻障层22为金属层，如镍层、金层或钛层等。

于另一实施例中，如图2A’所示，形成另一阻障层23于该阻障层22上，且该阻障层22与该另一阻障层23互为不同材质，例如，该另一阻障层23为铜层。

如图2B所示，接续第2A图的工艺，形成多个导电凸块24于该导体层21上的阻障层22上，各该导电凸块24包含一形成于多个所述开孔210中的柱体240及一设于该导体层21上的电性连接垫241，且该柱体240与该电性连接垫241一体成形，其中，该柱体240的宽度d小于该电性连接垫241的宽度r。

于本实施例中，以电镀铜方式形成多个所述导电凸块24，且以电镀铜方式一同形成一第一线路层250于该承载件20上的阻障层22上。

如图2C所示，形成多个导电柱26于多个所述电性连接垫241上，且形成多个第一导电柱251于该第一线路层250上，以令该第一导电柱251与该第一线路层250作为第一线路结构25，使该第一线路结构25形成于该承载件20上。

于本实施例中，以电镀铜方式形成多个所述导电柱26与第一导电柱251。

如图2D所示，形成一绝缘层27于该阻障层22上，以令该绝缘层27包覆多个所述导电凸块24、该第一线路结构25与多个所述导电柱26。

于本实施例中，该绝缘层27具有相对的第一表面27a及第二表面27b，以藉其第一表面27a结合至该阻障层22上，且令多个所述导电柱26与该第一线路结构25的第一导电柱251外露于该绝缘层27的第二表面27b。具体地，该第一线路层250的表面与该绝缘层27的第一表面27a齐平，且多个所述导电柱26的端面及多个所述第一导电柱251的端面与该绝缘层27的第二表面27b齐平。应可理解地，该绝缘层27的第二表面27b亦可形成开孔，以外露该多个所述导电柱26的端面及多个所述第一导电柱251的端面。

再者，该绝缘层27以压合或铸模(molding)方式制作，且该绝缘层27为铸模化合物(molding compound)、干膜材(dry film)、环氧树脂(Epoxy)、聚酰亚胺(Polyimide，简称PI)、感光或非感旋光性材料等有机树脂。

如图2E所示，于该绝缘层27的第二表面27b上形成一第二线路结构28。接着，于该绝缘层27的第二表面27b上形成一用以包覆该第二线路结构28的另一绝缘层29，且令部分该第二线路结构28外露于该另一绝缘层29。

于本实施例中，第二线路结构28还包括一形成于该绝缘层27的第二表面27b上的第二线路层280及多个形成于该第二线路层22的第二导电柱281。

于本实施例中，该第二线路层280直接连接多个所述第一导电柱251与导电柱26。

再者，该第二导电柱281为铜柱，其端面外露于该另一绝缘层29。

另外，该另一绝缘层29以压合或铸模(molding)方式制作，且该另一绝缘层29为铸模化合物(molding compound)、干膜材(dry film)、环氧树脂(Epoxy)、聚酰亚胺(Polyimide，简称PI)、感光或非感旋光性材料等有机树脂。

如图2F所示，移除该承载件20，以外露该导体层21与该阻障层22。

如图2G所示，移除全部该导体层21与全部该阻障层22，以令该绝缘层27的第一表面27a上形成有凹部270，并使多个所述导电凸块24的柱体240凸出该凹部270的底面270a。

于本实施例中，该第一线路层250的表面外露于该绝缘层27的第一表面27a。

再者，以蚀刻方式移除全部该导体层21与全部该阻障层22，故先以该阻障层22作为止蚀层，移除全部该导体层21，再移除全部该阻障层22。

另外，如图2F’及2F”所示，若接续图2A’的工艺，以该另一阻障层23作为止蚀层，蚀刻移除全部该导体层21及全部该阻障层22，再移除全部该另一阻障层23，以得到如图2G所示的封装基板2。

请参阅图3A至3E，为本发明的封装基板3的第二实施例的制法的剖视示意图。本实施例与第一实施例的差异在于阻障层的布设，其它工艺大致相同，故以下仅说明相异处，而不再赘述相同处。

如图3A所示，通过图案化工艺于一承载件20上形成一导体层21，且该导体层21具有多个开孔210。接着，通过图案化工艺形成一阻障层32,32’于该导体层21的部分表面上、多个所述开孔210中、以及该承载件20的部分表面。

如图3B所示，形成多个导电凸块24与一第一线路层250于该阻障层32,32’上，使结合该导电凸块24的阻障层32仅形成于该导电凸块24与该导体层21之间，且结合于该承载件20上的阻障层32’仅形成于该承载件20与该第一线路层250之间。

如图3C所示，进行如图2C至2E所示的工艺。

如图3D所示，移除该承载件20，以外露该绝缘层27的第一表面27a、该导体层21与该阻障层32,32’。

如图3E所示，移除全部该导体层21，以令该绝缘层27的第一表面27a上形成一凹部270，使多个所述导电凸块24的柱体240凸出该凹部270的底面270a。

于本实施例中，多个所述导电凸块24上的阻障层32外露于该凹部270中，且该第一线路层250上的阻障层32’外露于该绝缘层27的第一表面27a。

本发明的制法中，是将多个所述导电凸块24形成于该封装基板2,3上，故相较于现有半导体芯片上制作铜凸块的工艺，本发明的制法的成本较低，因而有利于生产。

再者，于承载件20的表面上通过导体层21的限制而向内(意指由该封装基板2,3的外侧向内侧制作)电镀多个所述导电凸块24，使多个所述柱体240的端面的高度位置的平整性极佳，达到细间距线路的要求。也就是说，多个所述柱体240的端面的高度位置相同，使多个所述柱体240所排列成的栅状阵列(grid array)的共面性(coplanarity)良好，故接点应力(stress)能保持平衡，避免该封装基板2,3或其上电子组件40(如后所述)的损坏。

图4A、4B及5为应用本发明的封装基板2,3所形成的电子封装件4,4’,5的剖面示意图。

如图4A所示的电子封装件4，以图2G的封装基板2为例，对应其凹部270位置，将至少一电子组件40通过焊锡材料400结合至多个所述柱体240，使该电子组件40电性连接多个所述导电凸块24，且该第一线路层250亦可通过焊锡材料400结合另一电子组件40’。

于本实施例中，该电子组件40,40’为主动组件、被动组件或其二者的组合，其中，该主动组件为例如半导体芯片，该被动组件为例如电阻、电容及电感。具体地，多个所述柱体240上的电子组件40为主动组件，且该第一线路层250上的电子组件40’为被动组件。

再者，该电子封装件4包括一封装层43，其形成于该绝缘层27的第一表面27a上，以令该封装层43包覆多个所述柱体240、多个所述电子组件40,40’与该焊锡材料400，且形成多个焊球44于该绝缘层27的第二表面27b上，以令多个所述焊球44电性连接多个所述第二导电柱281，以供结合一如电路板的电子装置(图略)。

另外，该电子封装件4还包括一形成于该封装层43上的线路层41及多个形成于该封装层43中的导电体42，以令该线路层41通过多个所述导电体42电性连接该第一线路层250。

另外，通过多个所述导电体42与该线路层41的设计，以堆迭至少一电子组件45，如图4B所示，故本发明的电子封装件4无需使用现有硅中介板(Si interposer)作为转接结构，因而能降低该电子封装件4的整体结构的高度，以达到薄化及降低成本的需求。

于本实施例中，于该线路层41上通过多个导电组件450堆迭结合及电性连接该电子组件45。具体地，多个所述导电组件450为如焊球、焊锡凸块、铜凸块等，且该电子组件45为主动组件、被动组件、封装组件或其三者的组合，其中，该封装组件包含芯片及包覆该芯片的封装胶体，另可选择性地形成一封装胶体46于该封装层43上，以令该封装胶体46包覆该电子组件45。

另一方面，如图5所示的电子封装件5，以图3E的封装基板3为例，多个所述柱体240通过阻障层32结合该电子组件40的焊锡材料400，且该电子组件40电性连接多个所述导电凸块24，并于该电子组件40与该凹部270的间形成底胶50，以包覆多个所述柱体240、阻障层32与该焊锡材料400，而该第一线路层250上的阻障层32’亦可通过焊锡材料400结合另一电子组件40’。

于本实施例中，该阻障层32(尤其是镍层)与该焊锡材料400具有较好的结合性，使该封装基板3能更稳固地结合该电子组件40。

再请参阅图6A至6E，为本发明的封装基板6的第三实施例的制法的剖视示意图。本实施例与上述实施例的差异在于省略制作第一线路结构25，其它工艺大致相同，故以下仅说明相异处，而不再赘述相同处。

如图6A至6B所示，依据第二实施例的制法，省略制作第一线路结构25。

如图6C所示，进行如图3C所示的工艺，使该第二线路结构28的第二线路层280直接连接多个所述导电柱26。

如图6D所示，移除该承载件20，以外露该绝缘层27的第一表面27a、该导体层21与该阻障层32。

如图6E所示，移除全部该导体层21，以令多个所述导电凸块24的柱体240凸出该绝缘层27的第一表面27a。

于本实施例中，应可理解地，亦可依据第一实施例的制法，以获得如图6E’所示的封装基板6’。

再者，应可理解地，本实施例的封装基板6,6’于后续应用中亦可以如图4A及5的方式形成电子封装件。

本发明提供一种封装基板2,3,6,6’，包括：一绝缘层27、多个导电凸块24以及多个导电柱26。

所述的绝缘层27具有相对的第一表面27a与第二表面27b，且该第一表面27a上具有一凹部270。

所述的导电凸块24结合该绝缘层27的第一表面27a并包含一体成形的柱体240与电性连接垫241，且各该柱体240外露于该绝缘层27的第一表面27a，而多个所述电性连接垫241嵌埋于该绝缘层27中，其中，该柱体240的宽度d小于该电性连接垫241的宽度r。

所述的导电柱26嵌埋于该绝缘层27中且外露于第二表面27b，并电性连接至多个所述电性连接垫241。

于一实施例的封装基板6,6’中，各该柱体240凸出该绝缘层27的第一表面27a。

于一实施例的封装基板2,3中，该绝缘层27的第一表面27a上形成有至少一凹部270，以令多个所述导电凸块24位于该凹部270中，且各该柱体240凸出单一该凹部270的底面270a。

于一实施例中，该封装基板2,3还包括一形成于该绝缘层27中的第一线路结构25，且该第一线路结构25外露于该绝缘层27的第一表面27a与第二表面27b。

于一实施例中，该封装基板2,3,6,6’还包括一第二线路结构28，形成于该绝缘层27的第二表面27b上。又包括一包覆该第二线路结构28的另一绝缘层29，且令部分该第二线路结构28外露于该另一绝缘层29。

于一实施例中，该封装基板3,6还包括一形成于各该柱体240上的阻障层32，以令该阻障层32外露于该绝缘层27的第一表面27a。

综上所述，本发明的封装基板及其制法，通过将多个所述导电凸块形成于该封装基板上而非形成于半导体芯片上，故本发明的制法的成本低，因而有利于生产。

再者，本发明利用在该承载件表面上通过导体层的限制而向内电镀多个所述导电凸块，使多个所述柱体的端面的高度位置的平整性极佳，以达到细间距线路的要求。

上述实施例用以例示性说明本发明的原理及其功效，而非用于限制本发明。任何该领域技术人员均可在不违背本发明的精神及范畴下，对上述实施例进行修改。因此本发明的权利保护范围，应如权利要求书所列。

Claims (20)

1.一种封装基板，包括：

一绝缘层，具有相对的第一表面与第二表面；

多个导电凸块，结合该绝缘层的第一表面，且各该导电凸块包含一体成形的柱体与电性连接垫，其中该柱体外露于该绝缘层的第一表面，该电性连接垫嵌埋于该绝缘层中，且该柱体的宽度小于该电性连接垫的宽度；以及

多个导电柱，结合于多个所述电性连接垫上且嵌埋于该绝缘层中。

2.如权利要求1所述的封装基板，其特征在于，该柱体凸出该绝缘层的第一表面。

3.如权利要求1所述的封装基板，其特征在于，该绝缘层的第一表面上形成有至少一凹部，以令多个所述导电凸块位于该凹部中，且各该柱体凸出该凹部的底面。

4.如权利要求1所述的封装基板，还包括形成于该绝缘层中的第一线路结构，且该第一线路结构外露于该绝缘层的第一表面与第二表面。

5.如权利要求1所述的封装基板，还包括形成于该绝缘层的第二表面上的第二线路结构。

6.如权利要求5所述的封装基板，还包括形成于该绝缘层的第二表面上且包覆该第二线路结构的另一绝缘层，且令部分该第二线路结构外露出该另一绝缘层。

7.如权利要求1所述的封装基板，还包括形成于该柱体上的阻障层，且令该阻障层外露于该绝缘层的第一表面。

8.一种封装基板的制法，包括：

形成导体层于一承载件上，且该导体层具有多个开孔；

形成多个导电凸块于该导体层上，其中该导电凸块包含一体形成于多个所述开孔中的柱体及设于该导体层上的电性连接垫，且该柱体的宽度小于该电性连接垫的宽度；

形成多个导电柱于多个所述电性连接垫上；

形成绝缘层于该承载件上，以令该绝缘层包覆多个所述导电凸块与多个所述导电柱；

移除该承载件；以及

移除全部该导体层，以令该柱体外露于该绝缘层的第一表面。

9.如权利要求8所述的封装基板的制法，其特征在于，该柱体凸出该绝缘层的第一表面。

10.如权利要求8所述的封装基板的制法，其特征在于，于移除全部导体层后，以令该绝缘层对应该导体层处形成凹部，且使该导电凸块的柱体凸出该凹部的底面。

11.如权利要求8所述的封装基板的制法，还包括于形成多个所述导电凸块于该导体层上之前，形成阻障层于该导体层上及多个所述开孔中。

12.如权利要求11所述的封装基板的制法，其特征在于，该阻障层还形成于该承载件上。

13.如权利要求12所述的封装基板的制法，其特征在于，于移除全部该导体层之后，移除全部该阻障层。

14.如权利要求11所述的封装基板的制法，还包括形成另一阻障层于该阻障层上。

15.如权利要求14所述的封装基板的制法，其特征在于，于移除全部该导体层之后，移除全部该阻障层与该另一阻障层。

16.如权利要求11所述的封装基板的制法，其特征在于，该阻障层仅形成于该导电凸块与该导体层之间。

17.如权利要求16所述的封装基板的制法，其特征在于，于移除全部该导体层之后，以令该阻障层外露于该绝缘层的第一表面。

18.如权利要求8所述的封装基板的制法，还包括形成第一线路结构于该承载件上，以令该绝缘层还包覆该第一线路结构。

19.如权利要求8所述的封装基板的制法，还包括形成第二线路结构于该绝缘层上。

20.如权利要求19所述的封装基板的制法，还包括于该绝缘层上形成包覆该第二线路结构的另一绝缘层，且令部分该第二线路结构外露于该另一绝缘层。