[go: up one dir, main page]

CN106356332A - 用于清洗半导体器件结构的互连结构的通孔的方法 - Google Patents

用于清洗半导体器件结构的互连结构的通孔的方法 Download PDF

Info

Publication number
CN106356332A
CN106356332A CN201610006196.4A CN201610006196A CN106356332A CN 106356332 A CN106356332 A CN 106356332A CN 201610006196 A CN201610006196 A CN 201610006196A CN 106356332 A CN106356332 A CN 106356332A
Authority
CN
China
Prior art keywords
layer
forming
etch stop
dielectric layer
semiconductor device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201610006196.4A
Other languages
English (en)
Other versions
CN106356332B (zh
Inventor
郑台新
张哲诚
陈威廷
萧伟印
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
Publication of CN106356332A publication Critical patent/CN106356332A/zh
Application granted granted Critical
Publication of CN106356332B publication Critical patent/CN106356332B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H10W20/056—
    • H10W20/01—
    • H10P14/69391—
    • H10P50/28—
    • H10P50/283—
    • H10P50/285—
    • H10P50/73—
    • H10P70/234—
    • H10P70/27—
    • H10P76/2043—
    • H10W20/081—
    • H10W20/087—
    • H10W20/088—

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Power Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Plasma & Fusion (AREA)

Abstract

提供了用于形成半导体器件结构的方法。该方法包括在衬底上方的第一介电层中形成金属层以及在金属层上方形成蚀刻停止层。蚀刻停止层由含金属材料制成。该方法也包括在蚀刻停止层上方形成第二介电层以及通过蚀刻工艺去除部分第二介电层以暴露蚀刻停止层并且形成通孔。该方法还包括对通孔和第二介电层实施等离子体清洗工艺，以及通过使用包括氮气(N2)和氢气(H2)的等离子体实施等离子体清洗工艺。本发明的实施例还涉及用于清洗半导体器件结构的互连结构的通孔的方法。

Description

用于清洗半导体器件结构的互连结构的通孔的方法
技术领域
本发明的实施例涉及半导体器件结构，更具体地，涉及用于清洗半导体器件结构的互连结构的通孔的方法。
背景技术
半导体器件用于诸如个人电脑、手机、数码相机和其它电子设备的各种电子应用中。通常通过在半导体衬底上方依次沉积绝缘或介电层、导电层和半导体材料层以及使用光刻图案化各个材料层以在材料层上形成电路组件和元件来制造半导体器件。通常在单个半导体晶圆上制造许多集成电路，并且通过沿着划线在集成电路之间锯切来分割晶圆上的单独的管芯。例如，通常以多管芯模块或其它类型的封装分别封装单独的管芯。
在半导体器件的制造中，为了增加器件密度，半导体器件的尺寸已经不断减小。相应地，提供了多层互连结构。互连结构可以包括一个或多个导线和通孔层。
虽然现有的互连结构和制造互连结构的方法对于它们的预期目的通常已经足够，但是它们不是在所有方面都已完全令人满意。
发明内容
本发明的实施例提供了一种用于形成半导体器件结构的方法，包括：在衬底上方的介电层中形成金属层；在所述金属层上方形成蚀刻停止层，其中，所述蚀刻停止层由含金属材料制成；在所述蚀刻停止层上方形成第二介电层；通过蚀刻工艺去除部分所述第二介电层以暴露所述蚀刻停止层并且形成通孔；以及对所述通孔和所述第二介电层实施等离子体清洗工艺，其中，通过使用包括氮气(N2)和氢气(H2)的等离子体实施所述等离子体清洗工艺。
本发明的另一实施例提供了一种用于形成半导体器件结构的方法，包括：在衬底上方形成蚀刻停止层，其中，所述蚀刻停止层由含铝材料制成；在所述蚀刻停止层上方形成介电层；在所述介电层上方形成抗反射层；在所述抗反射层上方形成硬掩模层；在所述硬掩模层上方形成图案化的光刻胶层；通过使用所述图案化的光刻胶层作为掩模并且通过实施第一蚀刻工艺蚀刻部分所述抗反射层；通过实施第二蚀刻工艺蚀刻穿过所述抗反射层和蚀刻部分所述介电层以在所述介电层中形成开口；以及通过实施第三蚀刻工艺蚀刻穿过所述介电层和所述蚀刻停止层以形成通孔部分；以及对所述通孔和第二介电层实施等离子体清洗工艺，其中，通过使用包括氮气(N2)和氢气(H2)的等离子体实施所述等离子体清洗工艺。
本发明的又一实施例提供了一种用于形成半导体器件结构的方法，包括：在衬底上方形成金属层；在所述金属层上方形成蚀刻停止层，其中，所述蚀刻停止层由含铝材料制成；在所述蚀刻停止层上方形成介电层；去除部分所述介电层以暴露所述蚀刻停止层并且形成通孔，其中，在所述蚀刻停止层上和所述通孔的侧壁上形成金属氧化物层；以及实施等离子体清洗工艺以去除所述金属氧化物层，其中，通过使用包括氮气(N2)和氢气(H2)的等离子体实施所述等离子体清洗工艺。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应该指出，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1A至图1N示出了根据本发明的一些实施例的形成具有互连结构的半导体器件结构的各个阶段的截面表示。
图2A至图2G示出了根据本发明的一些实施例的形成具有互连结构的半导体器件结构的各个阶段的截面表示。
图3A至图3F示出了根据本发明的一些实施例的形成具有互连结构的半导体器件结构的各个阶段的截面表示。
具体实施方式
以下公开内容提供了许多用于实现所提供主题的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实例。此外，本发明可在各个实施例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
描述了实施例的一些变化。贯穿各个视图和示例性实施例，相同的参考标号用于指代相同的元件。应该理解，可以在方法之前、期间和之后提供额外的操作，并且对于方法的其他实施例，可以代替或消除所描述的一些操作。
提供了用于形成具有互连结构的半导体结构的实施例。互连结构包括形成在介电层(诸如金属间电介质，IMD)中的多个金属化层。用于形成互连结构的一种工艺是双镶嵌工艺。
图1A至图1N示出了根据本发明的一些实施例的形成具有互连结构的半导体器件结构100a的各个阶段的截面表示。图1A至图1N示出了用于形成双镶嵌结构的先沟槽工艺。
如图1A所示，半导体器件结构100a包括衬底102。衬底102可以由硅或其它半导体材料制成。可选地或额外地，衬底102可以包括诸如锗的其它元素半导体材料。在一些实施例中，衬底102由诸如碳化硅、砷化镓、砷化铟或磷化铟的化合物半导体制成。在一些实施例中，衬底102由诸如硅锗、碳化硅锗、磷砷化镓或磷化镓铟的合金半导体制成。在一些实施例中，衬底102包括外延层。例如，衬底102具有位于块状半导体上面的外延层。
在衬底102中形成一些器件元件(未示出)。器件元件包括晶体管(例如，金属氧化物半导体场效应晶体管(MOSFET)、互补金属氧化物半导体(CMOS)晶体管、双极结型晶体管(BJT)、高压晶体管、高频晶体管、P-沟道和/或n-沟道场效应晶体管(PFET/NFET)等)、二极管和/或其它适用的元件。实施诸如沉积、蚀刻、注入、光刻、退火和/或其它适用的工艺的各种工艺以形成器件元件。在一些实施例中，在前段制程(FEOL)工艺中在衬底102中形成器件元件。
衬底102可以包括诸如p-型阱或n-型阱的各个掺杂区域。掺杂区域可以掺杂有诸如硼或BF2的p-型掺杂剂和/或诸如磷(P)或砷(As)的n-型掺杂剂。掺杂区域可以在衬底102上、p-阱结构中、n-阱结构中或双-阱结构中直接形成。
衬底102还可以包括诸如浅沟槽隔离(STI)部件或硅的局部氧化(LOCOS)部件的隔离部件(未示出)。隔离部件可以限定和隔离各个器件元件。
如图1A所示，在衬底102上形成第一介电层106(例如，金属间电介质，IMD)，以及第一金属层104嵌入在第一介电层106中。在后段制程(BEOL)工艺中形成第一介电层106和第一金属层104。
第一介电层106可以是单层或多层。第一介电层106由氧化硅(SiOx)、氮化硅(SixNy)、氮氧化硅(SiON)、具有低介电常数(低-k)的介电材料或它们的组合制成。在一些实施例中，第一介电层106由具有小于约2.5的介电常数(k)的极低-k(ELK)介电材料制成。在一些实施例中，ELK介电材料包括碳掺杂的氧化硅、非晶氟化碳、聚对二甲苯、双-苯并环丁烯(BCB)、聚四氟乙烯(PTFE)(Teflon)或碳氧化硅聚合物(SiOC)。在一些实施例中，ELK介电材料包括诸如氢倍半硅氧烷(HSQ)、多孔甲基倍半硅氧烷(MSQ)、多孔聚芳醚(PAE)、多孔SiLK或多孔氧化硅(SiO2)的现有介电材料的多孔版。在一些实施例中，介电层106通过等离子体增强化学汽相沉积(PECVD)工艺或旋涂工艺沉积。
在一些实施例中，第一金属层104由铜(Cu)、铜合金、铝(Al)、铝合金、钨(W)、钨合金、钛(Ti)、钛合金、钽(Ta)或钽合金制成。在一些实施例中，第一金属层104通过镀方法形成。
在第一介电层106上方形成蚀刻停止层110。蚀刻停止层110可以是单层或多层。蚀刻停止层110保护诸如第一介电层106的下面的层并且也为随后形成的层提供改进的粘合。
蚀刻停止层110由诸如含铝材料的含金属材料制成。在一些实施例中，含铝材料是氮化铝、氧化铝或氮氧化铝。含铝材料可以增加半导体器件100a的速度。
之后，在蚀刻停止层110上方形成粘合层111。粘合层111配置为将蚀刻停止层110附着至蚀刻停止层110上的另一介电层。粘合层111由诸如通过正硅酸乙酯(TEOS)形成的氧化硅或氧掺杂的碳化硅(SiC:O，ODC)的介电层制成。
在蚀刻停止层110上方形成第二介电层112。第二介电层112可以是单层或多层。第二介电层112由氧化硅(SiOx)、氮化硅(SixNy)、氮氧化硅(SiON)、具有低介电常数(低-k)的介电材料或它们的组合制成。在一些实施例中，第二介电层112由具有小于约2.5的介电常数(k)的极低-k(ELK)介电材料制成。
在第二介电层112上方依次形成抗反射层114和硬掩模层116。在一些实施例中，抗反射层114由诸如碳氧化硅(SiOC)的无氮材料制成。在一些实施例中，硬掩模层116由诸如氮化钛(TiN)、氮化钽(TaN)或氮化钨(WN)的金属材料制成。在等离子体工艺期间，由金属材料制成的硬掩模层116配置为提供相对于第二介电层112的高蚀刻选择性。
在硬掩模层116上形成三层光刻胶结构120。三层光刻胶结构120包括底层124、中间层126和顶层128。在一些实施例中，底层124是用于在光刻工艺期间减少反射的底部抗反射涂(BARC)层。在一些实施例中，底层124由诸如富硅氧化物或碳氧化硅(SiOC)的无氮材料制成。在一些实施例中，中间层126由诸如氮化硅、氮氧化硅或氧化硅的硅基材料制成。
顶层128可以是正性光刻胶层或负性光刻胶层。在一些实施例中，顶层128由聚(甲基丙烯酸甲酯)(PMMA)、聚(甲基戊二酰亚胺)(PMGI)、酚醛树脂(DNQ/Novolac)或SU-8制成。在一些实施例中，底层124的厚度和中间层126的厚度的比率在从约4至约8的范围内。
之后，如图1B所示，根据本发明的一些实施例，图案化顶层128以形成图案化的顶层128。图案化的顶层128包括第一部分128a、第二部分128b和第三部分128c。
如图1C所示，根据本发明的一些实施例，在图案化顶层128之后，通过使用图案化的顶层128作为掩模来图案化中间层126。因此，顶层128的图案转移至中间层126以形成图案化的中间层126。
如图1D所示，根据本发明的一些实施例，在图案化中间层126之后，通过使用图案化的中间层126作为掩模来图案化底层124。
之后，如图1E所示，根据本发明的一些实施例，通过使用图案化的底层124作为掩模来图案化硬掩模层116。之后，通过蚀刻工艺去除三层光刻胶结构120。因而，获得了图案化的硬掩模层116，并且图案化的硬掩模层116包括第一部分116a、第二部分116b和第三部分116c。在第一部分116a和第二部分116b之间形成第一宽度W1。在第二部分116b和第三部分116c之间形成第二宽度W2。在一些实施例中，第一宽度W1基本等于第二宽度W2。
如图1F所示，根据本发明的一些实施例，在图案化硬掩模层116之后，在图案化的硬掩模层116上方形成第二光刻胶结构220。第二光刻胶结构220包括底层224、中间层226和顶层228。
如图1G所示，根据本发明的一些实施例，首先图案化第二光刻胶结构220的顶层228以形成图案化的顶层228。图案化的顶层228包括第一部分228a、第二部分228b和第三部分228c。在第一部分228a和第二部分228b之间形成第三宽度W3。在第二部分228b和第三部分228c之间形成第四宽度W4。第三宽度W3基本等于第四宽度W4。在第一部分228a和第二部分228b之间的第三宽度W3小于图案化的硬掩模层116的第一部分116a和第二部分116b之间的第一宽度W1(如图1E所示)。
之后，如图1H所示，根据本发明的一些实施例，通过使用图案化的顶层228作为掩模来图案化中间层226。
如图1I所示，根据本发明的一些实施例，在图案化中间层226之后，去除底层224和部分抗反射层114。通过第一蚀刻工艺310去除部分抗反射层114以形成凹槽302。凹槽302的侧壁垂直于抗反射层114。凹槽302的宽度基本相等。
第一蚀刻工艺310包括使用第一蚀刻气体，第一蚀刻气体包括氧气(O2)、二氧化碳(CO2)或其它适用的气体。除了气体，可以用各个参数(诸如压力、功率、温度和/或其它合适的参数)微调第一蚀刻工艺310。
如图1J所示，根据本发明的一些实施例，在形成凹槽302之后，通过第二蚀刻工艺330蚀刻穿过抗反射层114和去除部分第二介电层112。
因此，凹槽302伸长以形成开口304。应该指出，开口304的侧壁垂直于第二介电层112。换句话说，开口304具有基本垂直的轮廓。
通过使用包括含氟气体、氮气(N2)、氧气(O2)或它们的组合的第二蚀刻气体实施第二蚀刻工艺330。含氟气体包括六氟乙烷(C2F6)、四氟甲烷(CF4)、三氟甲烷(CHF3)、二氟甲烷(CH2F2)、八氟丙烷(C3F8)，八氟环丁烷(C4F8)或它们的组合。
之后，如图1K所示，根据本发明的一些实施例，去除第二光刻胶结构220。因而，暴露了图案化的硬掩模层116。
如图1L所示，根据本发明的一些实施例，在去除第二光刻胶结构220之后，通过第三蚀刻工艺350蚀刻穿过第二介电层112和蚀刻停止层110以暴露第一金属层104。
因而，形成了通孔部分306和沟槽部分308并且它们共同构成用作双镶嵌腔的第一沟槽-通孔结构。通孔部分306具有第一宽度D1。在一些实施例中，第一宽度D1在从约30nm至约60nm的范围内。沟槽部分308具有第二宽度D2。在一些实施例中，第二宽度D2大于第一宽度D1。
如果第一宽度D1小于30nm，则尺寸太小而不能填充导电材料。如果第一宽度D1大于60nm，则两个邻近的通孔部分之间的间距可能小于预定值。
如图1L所示，通孔部分306垂直于第一金属层104的顶面。在一些实施例中，通孔部分306的侧壁和第一金属层104的顶面之间的角在从约85度至约95度的范围内。
通过使用包括含氟气体、氮气(N2)、氧气(O2)或它们的组合的第三蚀刻气体实施第三蚀刻工艺350。含氟气体包括六氟乙烷(C2F6)、四氟甲烷(CF4)、三氟甲烷(CHF3)、二氟甲烷(CH2F2)、八氟丙烷(C3F8)、八氟环丁烷(C4F8)或它们的组合。
在第三蚀刻工艺350中使用的第三蚀刻气体还包括诸如惰性气体(例如，氩(Ar)或氦(He))的稀释气体。稀释气体用于减小负载效应。在一些实施例中，稀释气体的流量和第三蚀刻气体的流量的比率在从约20/1至约40/1的范围内。在一些实施例中，稀释气体的流量在从约800sccm至约1000sccm的范围内。如果稀释气体的比率或流量太小，则负载效应可能是严重的。如果稀释气体的比率或流量太高，则蚀刻速率可能太慢，以及制造成本可能增加。
应该指出，在第三蚀刻工艺350期间，来自含氟气体的氟元素可以与蚀刻停止层110的材料反应。因此，诸如氧化铝(AlxOy)或氟化铝氧化物(AlxFyOz)的金属氧化物层150可以自发形成在蚀刻停止层110上方。此外，一些残留物R或副产物可以形成在蚀刻停止层110以及通孔部分306和沟槽部分308的侧壁上方。
然而，如果金属氧化物层150和残留物R堆积在蚀刻停止层110上，则可能阻塞导电通路。这意味着导电材料(之后形成的)不能电连接至第一金属层104。因此，互连结构的电阻可能会不期望地增加。
为了解决上述问题，如图1M所示，根据本发明的一些实施例，对通孔部分306、沟槽部分308、蚀刻停止层110、粘合层111、第二介电层112、抗反射层114和硬掩模层116实施等离子体清洗工艺370。在等离子体清洗工艺370之后，去除金属氧化物层150以及去除大部分残留物R。
通过使用包括氮气(N2)和氢气(H2)的等离子体实施等离子体清洗工艺。氮气用于打破或轰击金属氧化物层150和残留物R中的一些键。氢气用于还原金属氧化物层150和残留物R。更具体地，通过使用氢气作为还原剂来还原金属氧化物层150和残留物R。
在一些实施例中，氮气(N2)的流量和氢气(H2)的流量的比率在从约2/1至约4/1的范围内。如果比率小于2/1，则打破能力可能会弱。如果比率大于4/1，则还原能力可能会弱。
在一些实施例中，等离子体清洗工艺370的压力在从约1毫托至约200毫托的范围内。如果等离子体清洗工艺370的压力小于1毫托，则金属氧化物层150和残留物R的去除效率可能会差。如果等离子体清洗工艺370的压力大于100毫托，则蚀刻均匀性可能会差，并且蚀刻临界尺寸(CD)难以控制。
在一些实施例中，等离子体清洗工艺370的功率在从约0W至约400W的范围内。如果功率大于400W，则蚀刻速率太快，并且临界尺寸(CD)难以很好地控制。因此，也可能蚀刻或损坏下面的第一金属层104。
在一些实施例中，等离子体清洗工艺370的温度在从约10度至约100度的范围内。如果温度小于10度，则金属氧化物层150和残留物R的去除效率可能会差。如果温度大于100度，则蚀刻速率太快，并且临界尺寸(CD)难以控制。
在等离子体清洗工艺370之后，对通孔部分306、沟槽部分308、蚀刻停止层110、粘合层111、第二介电层112、抗反射层114和硬掩模层116实施湿清洗工艺。通过使用清洗溶液实施湿清洗工艺。在一些实施例中，清洗溶液包括臭氧去离子水(O3/DI)清洗溶液或SPM清洗溶液，根据一些实施例。SPM清洗溶液包括硫酸、过氧化氢溶液和纯水的混合物。在一些实施例中，通过湿清洗工艺去除剩余的金属氧化物层150和剩余的残留物R。
之后，去除抗反射层114和硬掩模层116。在一些实施例中，通过化学机械抛光(CMP)工艺去除抗反射层114和硬掩模层116。
之后，如图1N所示，根据本发明的一些实施例，在第一沟槽-通孔结构和第二沟槽-通孔结构中形成扩散阻挡层140，以及在扩散阻挡层140上形成导电部件142。
导电部件142形成在第二介电层112中并且由扩散阻挡层140围绕。通过在沟槽-通孔结构中填充扩散阻挡层140和导电部件142形成导电结构145。导电部件142电连接至第一金属层104。嵌入在第一介电层106中的第一金属层104以及嵌入在第二介电层112中的导电部件142构建部分互连结构。
在一些实施例中，扩散阻挡层140可以由钛(Ti)、氮化钛(TiN)、钽(Ta)、氮化钽(TaN)或氮化铝(AlN)制成。在一些实施例中，导电部件142由铜制成，以及扩散阻挡层140包括TaN/Ta双层。
应该指出，导电部件142具有连接至底面142B的一对侧壁142S。侧壁142S垂直于底面142B。
在一些实施例中，通孔部分306的底部轮廓的宽度在从约30nm至约100nm的范围内。如果宽度小于30nm，则很难将导电材料填入通孔部分306。如果宽度大于100nm，则临界尺寸(CD)可能不满足要求。
应该指出，如果金属氧化物层150和残留物R保留在第一金属层104上方，因为第一金属层104和沟槽-通孔结构之间的接触面积减小，所以沟槽-通孔结构的电阻可能会增加。增加的电阻可能导致器件故障。
为了减少污染问题，在第三蚀刻工艺350之后实施等离子体清洗工艺370。第三蚀刻工艺350和等离子体清洗工艺370在相同的室中实施，并且制造时间减少。换句话说，第一蚀刻工艺310、第二蚀刻工艺330和第三蚀刻工艺350以及等离子体清洗工艺370在原位实施而不用转移至不同的室。
通孔部分306的底部轮廓不会受到等离子体清洗工艺370的破坏。换句话说，通孔部分306的底部轮廓没有接触或底切轮廓。通孔部分306的底部轮廓不会被等离子体清洗工艺370改变，并且可以保持用于填充导电材料的工艺窗口。
此外，由于通过实施等离子体清洗工艺370减少了污染，可以延长等离子体清洗工艺370和湿清洗工艺之间的静态时间(q-时间)。
图2A至图2G示出了根据本发明的一些实施例的形成具有互连结构的半导体器件结构100b的各个阶段的截面表示。半导体结构100b与图1N中所示的半导体结构100a类似或相同，除了第一金属层104包括扩散阻挡层202和导电部件204以及覆盖层206。此外，粘合层111未用于半导体结构100b中。用于形成半导体结构100b的工艺和材料可以与用于形成半导体结构100a的工艺和材料类似或相同并且在此处未重复。
如图2A所示，导电部件204形成在第一介电层106中并且由扩散阻挡层202围绕。覆盖层206位于扩散阻挡层202和导电部件204上方。
导电部件204由诸如铜(Cu)、铜合金、铝(Al)、铝合金或它们的组合的导电材料制成。扩散阻挡层202用于防止导电部件204的金属材料扩散至第一介电层106。扩散阻挡层202可以由钛(Ti)、氮化钛(TiN)、钽(Ta)、氮化钽(TaN)或氮化铝(AlN)制成。例如，导电部件204由铜制成，并且扩散阻挡层202包括TaN/Ta双层。
覆盖层206配置为改进半导体器件100b的应力持久性和电子迁移率。在一些实施例中，覆盖层206由Ni、NiB、NiWB、Co、CoWB、CoWP或NiReP制成。
依次图案化第二光刻胶结构220的顶层228和中间层226以形成图案化的顶层228和图案化的中间层226。
之后，如图2B所示，根据本发明的一些实施例，去除部分底层224和部分抗反射层114。通过第一蚀刻工艺310去除部分抗反射层114以形成凹槽302。
如图2C所示，根据本发明的一些实施例，在第一蚀刻工艺310之后，通过第二蚀刻工艺330蚀刻穿过抗反射层114以及去除部分第二介电层112。因此，凹槽302伸长以形成开口304。
之后，如图2D所示，根据本发明的一些实施例，去除第二光刻胶结构220。因而，暴露了图案化的硬掩模层116。
如图2E所示，根据本发明的一些实施例，在去除第二光刻胶结构220之后，通过第三蚀刻工艺350蚀刻穿过第二介电层112和蚀刻停止层110以暴露覆盖层206。
然而，在蚀刻停止层110上方可能形成诸如氧化铝(AlxOy)或氟化铝氧化物(AlxFyOz)的金属氧化物层150。此外，一些残留物R或副产物可能形成在蚀刻停止层110、覆盖层206以及通孔部分306和沟槽部分308的侧壁上方。
然而，如果金属氧化物层150和残留物R堆积在蚀刻停止层110上，则可能阻塞导电通路。这意味着导电材料(之后形成的)不能电连接至第一金属层104。因此，互连结构的电阻可能会增加。
为了解决上述问题，如图2F所示，根据本发明的一些实施例，对通孔部分306、沟槽部分308、蚀刻停止层110、粘合层111、第二介电层112、抗反射层114和硬掩模层116实施等离子体清洗工艺370。在等离子体清洗工艺370之后，去除金属氧化物层150以及去除大部分残留物R。
通过使用包括氮气(N2)和氢气(H2)的等离子体实施等离子体清洗工艺370。氮气用于打破或轰击金属氧化物层150和残留物R中的一些键。氢气用于还原金属氧化物层150和残留物R。更具体地，通过使用氢气作为还原剂来还原金属氧化物层150和残留物R。
之后，如图2G所示，根据本发明的一些实施例，将扩散阻挡层140和导电部件142填入通孔部分306、沟槽部分308。
导电部件142形成在第二介电层112中并且由扩散阻挡层140围绕。通过在沟槽-通孔结构中填充扩散阻挡层140和导电部件142形成导电结构145。导电部件142电连接至第一金属层104的覆盖层206。嵌入在第一介电层106中的第一金属层以及嵌入在第二介电层112中的导电部件142构建部分互连结构。
图3A至图3F示出了根据本发明的一些实施例的形成具有互连结构的半导体器件结构100c的各个阶段的截面表示。半导体结构100c与图1N中所示的半导体结构100a类似或相同，除了第一金属层104包括导电部件204和覆盖层206。此外，缓冲层113用于半导体结构100c中。用于形成半导体结构100c的工艺和材料可以与用于形成半导体结构100a的工艺和材料类似或相同并且在此处未重复。
如图3A所示，在导电部件204上方形成覆盖层206。缓冲层113形成在第二介电层112和抗反射层114之间。在一些实施例中，缓冲层113由氮化硅制成。
之后，如图3B所示，根据本发明的一些实施例，通过第一蚀刻工艺310去除部分抗反射层114。
之后，如图3C所示，根据本发明的一些实施例，去除部分缓冲层113和部分抗反射层114。缓冲层113的蚀刻速率介于抗反射层114的蚀刻速率和介电层112的蚀刻速率之间。因而，当实施第二蚀刻工艺330时，可以良好地控制第二介电层112的蚀刻轮廓。
之后，如图3D所示，根据本发明的一些实施例，去除第二光刻胶结构220，以及之后通过第三蚀刻工艺350蚀刻穿过第二介电层112、粘合层111和蚀刻停止层110以暴露覆盖层206。
之后，如图3E所示，根据本发明的一些实施例，实施等离子体清洗工艺370。在等离子体清洗工艺370之后，去除金属氧化物层150以及去除大部分残留物R。
之后，如图3F所示，根据本发明的一些实施例，将扩散阻挡层140和导电部件142填入通孔部分306、沟槽部分308。
如上所述，通过等离子蚀刻工艺去除金属氧化物层150和残留物。因此，通孔部分306的底部不会被金属氧化物层150阻塞。因而，增加了导电部件142和第一金属层104之间的接触面积。
提供了用于形成半导体器件结构以及用于形成相同结构的方法的实施例。半导体器件结构包括在衬底上方形成的互连结构。互连结构包括双镶嵌结构。在形成互连结构期间，一些残留物可能会形成在通孔或沟槽的底部或侧壁上。实施包括氮气(N2)和氢气(H2)的等离子体清洗工艺以去除残留物。因而，提高了半导体器件结构的性能。
在一些实施例中，提供了一种用于形成半导体器件结构的方法。该方法包括在衬底上方的第一介电层中形成金属层以及在金属层上方形成蚀刻停止层。蚀刻停止层由含金属材料制成。该方法也包括在蚀刻停止层上方形成第二介电层以及通过蚀刻工艺去除部分第二介电层以暴露蚀刻停止层并且形成通孔。该方法还包括对通孔和第二介电层实施等离子体清洗工艺，以及通过使用包括氮气(N2)和氢气(H2)的等离子体实施等离子体清洗工艺。
在上述方法中，其中，氮气(N2)的流量和氢气(H2)的流量的比率在从约2/1至约4/1的范围内。
在上述方法中，还包括：在所述等离子体清洗工艺之后，对所述第二介电层实施湿清洗工艺。
在上述方法中，其中，通过使用包括含氟气体的蚀刻气体实施所述蚀刻工艺。
在上述方法中，其中，所述蚀刻工艺和所述等离子体清洗工艺在相同的室中实施。
在上述方法中，还包括：在所述金属层下方形成阻挡层，其中，所述金属层由所述阻挡层围绕；以及在所述金属层上方形成覆盖层。
在上述方法中，还包括：将导电材料填入所述通孔以形成导电结构，其中，所述导电结构电连接至所述金属层。
在一些实施例中，提供了一种用于形成半导体器件结构的方法。该方法包括在衬底上方形成蚀刻停止层，以及该蚀刻停止层由含铝材料制成。该方法也包括在蚀刻停止层上方形成介电层以及在介电层上方形成抗反射层。该方法还包括在抗反射层上方形成硬掩模层以及在硬掩模层上方形成图案化的光刻胶层。该方法包括通过使用图案化的光刻胶层作为掩模并且通过实施第一蚀刻工艺蚀刻部分抗反射层，以及通过实施第二蚀刻工艺蚀刻穿过抗反射层和蚀刻部分介电层以在介电层中形成开口。该方法包括通过实施第三蚀刻工艺蚀刻穿过介电层和蚀刻停止层以形成通孔部分，以及对通孔和第二介电层实施等离子体清洗工艺。通过使用包括氮气(N2)和氢气(H2)的等离子体实施等离子体清洗工艺。
在上述方法中，其中，氮气(N2)的流量和氢气(H2)的流量的比率在从约2/1至约4/1的范围内。
在上述方法中，还包括：在所述等离子体清洗工艺之后，对所述第二介电层实施湿清洗工艺。
在上述方法中，还包括：在所述等离子体清洗工艺之后，对所述第二介电层实施湿清洗工艺，其中，所述第一蚀刻工艺、所述第二蚀刻工艺、所述第三蚀刻工艺和所述等离子体清洗工艺在相同的室中实施。
在上述方法中，还包括：在所述介电层和所述抗反射层之间形成阻挡层，其中，在所述第二蚀刻工艺期间，所述阻挡层的蚀刻速率介于所述抗反射层的蚀刻速率和所述介电层的蚀刻速率之间。
在上述方法中，还包括：在衬底上方形成金属层；以及在所述金属层上形成覆盖层，其中，在所述覆盖层上直接形成所述蚀刻停止层。
在上述方法中，还包括：图案化所述硬掩模层以形成图案化的硬掩模层；以及通过所述图案化的硬掩模层图案化所述介电层，从而使得当实施所述第三蚀刻工艺时在所述通孔部分上方形成沟槽部分。
在上述方法中，还包括：图案化所述硬掩模层以形成图案化的硬掩模层；以及通过所述图案化的硬掩模层图案化所述介电层，从而使得当实施所述第三蚀刻工艺时在所述通孔部分上方形成沟槽部分，将导电材料填入所述通孔部分和所述沟槽部分以形成双镶嵌结构。
在上述方法中，还包括：其中，在实施所述第三蚀刻工艺之后，在所述蚀刻停止层上形成金属氧化物层，并且所述等离子体清洗工艺配置为去除所述金属氧化物层。
在一些实施例中，提供了一种用于形成半导体器件结构的方法。该方法包括在衬底上方形成金属层以及在金属层上方形成蚀刻停止层。蚀刻停止层由含铝材料制成。该方法也包括在蚀刻停止层上方形成介电层以及去除部分介电层以暴露蚀刻停止层并且形成通孔。在蚀刻停止层和通孔的侧壁上形成金属氧化物层。该方法也包括实施等离子体清洗工艺以去除金属氧化物层，以及通过使用包括氮气(N2)和氢气(H2)的等离子体实施等离子体清洗工艺。
在上述方法中，还包括：在所述蚀刻停止层和第二介电层之间形成粘合层。
在上述方法中，其中，所述等离子体清洗工艺的操作温度在从约10度至约100度的范围内。
在上述方法中，其中，氮气(N2)的流量和氢气(H2)的流量的比率在从约2/1至约4/1的范围内。
上面概述了若干实施例的特征，使得本领域人员可以更好地理解本发明的方面。本领域人员应该理解，他们可以容易地使用本发明作为基础来设计或修改用于实施与本人所介绍实施例相同的目的和/或实现相同优势的其他工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中他们可以做出多种变化、替换以及改变。

Claims (10)

1.一种用于形成半导体器件结构的方法，包括：
在衬底上方的介电层中形成金属层；
在所述金属层上方形成蚀刻停止层，其中，所述蚀刻停止层由含金属材料制成；
在所述蚀刻停止层上方形成第二介电层；
通过蚀刻工艺去除部分所述第二介电层以暴露所述蚀刻停止层并且形成通孔；以及
对所述通孔和所述第二介电层实施等离子体清洗工艺，其中，通过使用包括氮气(N2)和氢气(H2)的等离子体实施所述等离子体清洗工艺。
2.根据权利要求1所述的用于形成半导体器件结构的方法，其中，氮气(N2)的流量和氢气(H2)的流量的比率在从约2/1至约4/1的范围内。
3.根据权利要求1所述的用于形成半导体器件结构的方法，还包括：
在所述等离子体清洗工艺之后，对所述第二介电层实施湿清洗工艺。
4.根据权利要求1所述的用于形成半导体器件结构的方法，其中，通过使用包括含氟气体的蚀刻气体实施所述蚀刻工艺。
5.根据权利要求1所述的用于形成半导体器件结构的方法，其中，所述蚀刻工艺和所述等离子体清洗工艺在相同的室中实施。
6.根据权利要求1所述的用于形成半导体器件结构的方法，还包括：
在所述金属层下方形成阻挡层，其中，所述金属层由所述阻挡层围绕；以及
在所述金属层上方形成覆盖层。
7.根据权利要求1所述的用于形成半导体器件结构的方法，还包括：
将导电材料填入所述通孔以形成导电结构，其中，所述导电结构电连接至所述金属层。
8.一种用于形成半导体器件结构的方法，包括：
在衬底上方形成蚀刻停止层，其中，所述蚀刻停止层由含铝材料制成；
在所述蚀刻停止层上方形成介电层；
在所述介电层上方形成抗反射层；
在所述抗反射层上方形成硬掩模层；
在所述硬掩模层上方形成图案化的光刻胶层；
通过使用所述图案化的光刻胶层作为掩模并且通过实施第一蚀刻工艺蚀刻部分所述抗反射层；
通过实施第二蚀刻工艺蚀刻穿过所述抗反射层和蚀刻部分所述介电层以在所述介电层中形成开口；以及
通过实施第三蚀刻工艺蚀刻穿过所述介电层和所述蚀刻停止层以形成通孔部分；以及
对所述通孔和第二介电层实施等离子体清洗工艺，其中，通过使用包括氮气(N2)和氢气(H2)的等离子体实施所述等离子体清洗工艺。
9.根据权利要求8所述的用于形成半导体器件结构的方法，其中，氮气(N2)的流量和氢气(H2)的流量的比率在从约2/1至约4/1的范围内。
10.一种用于形成半导体器件结构的方法，包括：
在衬底上方形成金属层；
在所述金属层上方形成蚀刻停止层，其中，所述蚀刻停止层由含铝材料制成；
在所述蚀刻停止层上方形成介电层；
去除部分所述介电层以暴露所述蚀刻停止层并且形成通孔，其中，在所述蚀刻停止层上和所述通孔的侧壁上形成金属氧化物层；以及
实施等离子体清洗工艺以去除所述金属氧化物层，其中，通过使用包括氮气(N2)和氢气(H2)的等离子体实施所述等离子体清洗工艺。
CN201610006196.4A 2015-07-17 2016-01-05 用于清洗半导体器件结构的互连结构的通孔的方法 Active CN106356332B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US14/802,734 US9761488B2 (en) 2015-07-17 2015-07-17 Method for cleaning via of interconnect structure of semiconductor device structure
US14/802,734 2015-07-17

Publications (2)

Publication Number Publication Date
CN106356332A true CN106356332A (zh) 2017-01-25
CN106356332B CN106356332B (zh) 2019-06-11

Family

ID=57776374

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201610006196.4A Active CN106356332B (zh) 2015-07-17 2016-01-05 用于清洗半导体器件结构的互连结构的通孔的方法

Country Status (4)

Country Link
US (1) US9761488B2 (zh)
KR (1) KR101898764B1 (zh)
CN (1) CN106356332B (zh)
TW (1) TWI596703B (zh)

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110265355A (zh) * 2019-05-23 2019-09-20 上海华力集成电路制造有限公司 孔的刻蚀残留物的清洗方法
CN110957261A (zh) * 2018-09-26 2020-04-03 长鑫存储技术有限公司 一种半导体器件互连结构阻挡层的制备方法
CN111128675A (zh) * 2018-10-30 2020-05-08 台湾积体电路制造股份有限公司 半导体器件及其制造方法
CN111128863A (zh) * 2018-10-31 2020-05-08 台湾积体电路制造股份有限公司 半导体互连结构和形成半导体结构的方法
CN111758154A (zh) * 2018-03-27 2020-10-09 德克萨斯仪器股份有限公司 落在金属层上方的金属氧化物蚀刻停止层上的干法蚀刻工艺以及由此形成的结构
CN111863721A (zh) * 2020-07-31 2020-10-30 武汉新芯集成电路制造有限公司 半导体器件的制作方法
CN111933791A (zh) * 2020-09-07 2020-11-13 浙江驰拓科技有限公司 磁性随机存储器件及其制造方法
CN113707641A (zh) * 2021-08-25 2021-11-26 长鑫存储技术有限公司 半导体器件及其制作方法
CN118299252A (zh) * 2024-05-30 2024-07-05 北京智芯微电子科技有限公司 大马士革结构的制造方法及大马士革结构、芯片

Families Citing this family (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10211151B2 (en) * 2016-06-30 2019-02-19 International Business Machines Corporation Enhanced self-alignment of vias for asemiconductor device
US10707165B2 (en) 2017-04-20 2020-07-07 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device having an extra low-k dielectric layer and method of forming the same
US10707123B2 (en) 2017-04-28 2020-07-07 Taiwan Semiconductor Manufacturing Co., Ltd. Etch profile control of interconnect structures
US10727111B2 (en) * 2017-07-18 2020-07-28 Taiwan Semiconductor Manufaturing Co., Ltd. Interconnect structure
US10354874B2 (en) 2017-11-14 2019-07-16 Taiwan Semiconductor Manufacturing Co., Ltd. Directional processing to remove a layer or a material formed over a substrate
US10727178B2 (en) 2017-11-14 2020-07-28 Taiwan Semiconductor Manufacturing Co., Ltd. Via structure and methods thereof
US10910216B2 (en) 2017-11-28 2021-02-02 Taiwan Semiconductor Manufacturing Co., Ltd. Low-k dielectric and processes for forming same
KR102451171B1 (ko) 2018-01-25 2022-10-06 삼성전자주식회사 반도체 소자
US10468297B1 (en) 2018-04-27 2019-11-05 Taiwan Semiconductor Manufacturing Co., Ltd. Metal-based etch-stop layer
US11315828B2 (en) 2018-08-15 2022-04-26 Taiwan Semiconductor Manufacturing Co., Ltd. Metal oxide composite as etch stop layer
CN116314012A (zh) 2018-08-16 2023-06-23 联华电子股份有限公司 金属内连线结构及其制作方法
US10811270B2 (en) * 2019-03-15 2020-10-20 Taiwan Semiconductor Manufacturing Company, Ltd. Ultra narrow trench patterning using plasma etching
US11171052B2 (en) 2019-04-29 2021-11-09 Taiwan Semiconductor Manufacturing Co., Ltd. Methods of forming interconnect structures with selectively deposited pillars and structures formed thereby
US11024533B2 (en) * 2019-05-16 2021-06-01 Taiwan Semiconductor Manufacturing Co., Ltd. Methods of forming interconnect structures using via holes filled with dielectric film
CN112951721B (zh) * 2019-12-11 2025-03-14 台积电(南京)有限公司 用于光致抗蚀剂线粗糙度改善的沟槽蚀刻工艺
US11302629B2 (en) * 2020-02-19 2022-04-12 Nanya Technology Corporation Semiconductor device with composite passivation structure and method for preparing the same
DE102021107477A1 (de) * 2020-05-26 2021-12-02 Taiwan Semiconductor Manufacturing Co., Ltd. Halbleitervorrichtung und verfahren zu deren herstellung
US11961735B2 (en) * 2021-06-04 2024-04-16 Tokyo Electron Limited Cyclic plasma processing
TWI855278B (zh) * 2021-12-02 2024-09-11 南亞科技股份有限公司 半導體裝置與其製造方法
US12154784B2 (en) 2021-12-07 2024-11-26 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor devices and methods of manufacture
US20230411144A1 (en) * 2022-06-16 2023-12-21 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method for fabricating the same
JP2024047875A (ja) * 2022-09-27 2024-04-08 東京エレクトロン株式会社 成膜方法及び成膜装置
TWI848500B (zh) * 2023-01-03 2024-07-11 力晶積成電子製造股份有限公司 半導體結構的製造方法
CN119495635A (zh) * 2023-08-16 2025-02-21 浙江创芯集成电路有限公司 半导体结构的形成方法

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040175931A1 (en) * 2003-02-26 2004-09-09 Fujitsu Limited Manufacturing method of semiconductor device
US20050106882A1 (en) * 2003-11-19 2005-05-19 Mosel Vitelic, Inc. Dynamically controllable reduction of vertical contact diameter through adjustment of etch mask stack for dielectric etch
CN1767171A (zh) * 2004-10-14 2006-05-03 三星电子株式会社 刻蚀停止结构及制造方法，以及半导体器件及制造方法
CN1819139A (zh) * 2005-02-08 2006-08-16 台湾积体电路制造股份有限公司 在半导体元件中形成铜接触的方法
CN101390204A (zh) * 2006-03-01 2009-03-18 国际商业机器公司 用于金属集成的新颖结构和方法
CN101930980A (zh) * 2008-12-30 2010-12-29 海力士半导体有限公司 具有鞍鳍形沟道的半导体器件及其制造方法
TW201511101A (zh) * 2013-09-09 2015-03-16 台灣積體電路製造股份有限公司 半導體裝置及其製造方法

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4172004A (en) * 1977-10-20 1979-10-23 International Business Machines Corporation Method for forming dense dry etched multi-level metallurgy with non-overlapped vias
US6635528B2 (en) * 1999-12-22 2003-10-21 Texas Instruments Incorporated Method of planarizing a conductive plug situated under a ferroelectric capacitor
US6576546B2 (en) * 1999-12-22 2003-06-10 Texas Instruments Incorporated Method of enhancing adhesion of a conductive barrier layer to an underlying conductive plug and contact for ferroelectric applications
US7111629B2 (en) * 2001-01-08 2006-09-26 Apl Co., Ltd. Method for cleaning substrate surface
US20020124867A1 (en) * 2001-01-08 2002-09-12 Apl Co., Ltd. Apparatus and method for surface cleaning using plasma
US6562416B2 (en) * 2001-05-02 2003-05-13 Advanced Micro Devices, Inc. Method of forming low resistance vias
US20030148618A1 (en) * 2002-02-07 2003-08-07 Applied Materials, Inc. Selective metal passivated copper interconnect with zero etch stops
US6713402B2 (en) * 2002-05-31 2004-03-30 Texas Instruments Incorporated Methods for polymer removal following etch-stop layer etch
US6998275B2 (en) * 2003-04-09 2006-02-14 Texas Instruments Incorporated Hydrogen-less CVD TiN process for FeRAM VIA0 barrier application
US20060226119A1 (en) * 2003-06-27 2006-10-12 Tokyo Electron Limited Method for generating plasma method for cleaning and method for treating substrate
KR100541678B1 (ko) * 2003-06-30 2006-01-11 주식회사 하이닉스반도체 금속 배선의 형성 방법
US7358182B2 (en) * 2005-12-22 2008-04-15 International Business Machines Corporation Method of forming an interconnect structure
KR100807066B1 (ko) * 2006-08-31 2008-02-25 동부일렉트로닉스 주식회사 반도체 소자 제조 장치 및 이를 이용한 반도체 소자의 제조방법
US7700479B2 (en) * 2006-11-06 2010-04-20 Taiwan Semiconductor Manufacturing Company, Ltd. Cleaning processes in the formation of integrated circuit interconnect structures
DE102007004867B4 (de) 2007-01-31 2009-07-30 Advanced Micro Devices, Inc., Sunnyvale Verfahren zum Erhöhen der Zuverlässigkeit von kupferbasierten Metallisierungsstrukturen in einem Mikrostrukturbauelement durch Anwenden von Aluminiumnitrid
US8282842B2 (en) * 2007-11-29 2012-10-09 United Microelectronics Corp. Cleaning method following opening etch

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040175931A1 (en) * 2003-02-26 2004-09-09 Fujitsu Limited Manufacturing method of semiconductor device
US20050106882A1 (en) * 2003-11-19 2005-05-19 Mosel Vitelic, Inc. Dynamically controllable reduction of vertical contact diameter through adjustment of etch mask stack for dielectric etch
CN1767171A (zh) * 2004-10-14 2006-05-03 三星电子株式会社 刻蚀停止结构及制造方法，以及半导体器件及制造方法
CN1819139A (zh) * 2005-02-08 2006-08-16 台湾积体电路制造股份有限公司 在半导体元件中形成铜接触的方法
CN101390204A (zh) * 2006-03-01 2009-03-18 国际商业机器公司 用于金属集成的新颖结构和方法
CN101930980A (zh) * 2008-12-30 2010-12-29 海力士半导体有限公司 具有鞍鳍形沟道的半导体器件及其制造方法
TW201511101A (zh) * 2013-09-09 2015-03-16 台灣積體電路製造股份有限公司 半導體裝置及其製造方法

Cited By (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111758154A (zh) * 2018-03-27 2020-10-09 德克萨斯仪器股份有限公司 落在金属层上方的金属氧化物蚀刻停止层上的干法蚀刻工艺以及由此形成的结构
CN111758154B (zh) * 2018-03-27 2025-01-10 德克萨斯仪器股份有限公司 落在金属层上方的金属氧化物蚀刻停止层上的干法蚀刻工艺以及由此形成的结构
CN110957261A (zh) * 2018-09-26 2020-04-03 长鑫存储技术有限公司 一种半导体器件互连结构阻挡层的制备方法
CN110957261B (zh) * 2018-09-26 2022-11-01 长鑫存储技术有限公司 一种半导体器件互连结构阻挡层的制备方法
CN111128675A (zh) * 2018-10-30 2020-05-08 台湾积体电路制造股份有限公司 半导体器件及其制造方法
US12148656B2 (en) 2018-10-30 2024-11-19 Taiwan Semiconductor Manufacturing Company, Ltd. Method of manufacturing semiconductor device and semiconductor devices
CN111128675B (zh) * 2018-10-30 2022-09-27 台湾积体电路制造股份有限公司 半导体器件及其制造方法
US11961803B2 (en) 2018-10-31 2024-04-16 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor structure having high breakdown voltage etch-stop layer
CN111128863A (zh) * 2018-10-31 2020-05-08 台湾积体电路制造股份有限公司 半导体互连结构和形成半导体结构的方法
US12315812B2 (en) 2018-10-31 2025-05-27 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor structure having high breakdown voltage etch-stop layer
US11769692B2 (en) 2018-10-31 2023-09-26 Taiwan Semiconductor Manufacturing Co., Ltd. High breakdown voltage inter-metal dielectric layer
CN110265355A (zh) * 2019-05-23 2019-09-20 上海华力集成电路制造有限公司 孔的刻蚀残留物的清洗方法
WO2022021581A1 (zh) * 2020-07-31 2022-02-03 武汉新芯集成电路制造有限公司 半导体器件的制作方法
CN111863721A (zh) * 2020-07-31 2020-10-30 武汉新芯集成电路制造有限公司 半导体器件的制作方法
CN111933791A (zh) * 2020-09-07 2020-11-13 浙江驰拓科技有限公司 磁性随机存储器件及其制造方法
CN113707641B (zh) * 2021-08-25 2023-10-24 长鑫存储技术有限公司 半导体器件及其制作方法
CN113707641A (zh) * 2021-08-25 2021-11-26 长鑫存储技术有限公司 半导体器件及其制作方法
CN118299252A (zh) * 2024-05-30 2024-07-05 北京智芯微电子科技有限公司 大马士革结构的制造方法及大马士革结构、芯片
CN118299252B (zh) * 2024-05-30 2024-08-23 北京智芯微电子科技有限公司 大马士革结构的制造方法及大马士革结构、芯片

Also Published As

Publication number Publication date
CN106356332B (zh) 2019-06-11
KR20170009686A (ko) 2017-01-25
TWI596703B (zh) 2017-08-21
TW201705364A (zh) 2017-02-01
US20170018458A1 (en) 2017-01-19
US9761488B2 (en) 2017-09-12
KR101898764B1 (ko) 2018-09-13

Similar Documents

Publication Publication Date Title
US9761488B2 (en) Method for cleaning via of interconnect structure of semiconductor device structure
US12476141B2 (en) Fin field effect transistor (FinFET) device structure with interconnect structure
US10134669B2 (en) Method for forming fin field effect transistor (FinFET) device structure with interconnect structure
CN106206415B (zh) 用于形成半导体器件结构的互连结构的通孔轮廓的方法
US9355893B1 (en) Method for preventing extreme low-K (ELK) dielectric layer from being damaged during plasma process
CN105870102A (zh) 镶嵌结构的结构和形成方法
US11217458B2 (en) Method for forming semiconductor device structure with fine line pitch and fine end-to-end space
CN105742233A (zh) 用于形成具有部件开口的半导体器件的机制

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant