CN107179877B - 数据传输方法、存储器控制电路单元与存储器存储装置 - Google Patents

Abstract

本发明提供一种数据传输方法、存储器控制电路单元与存储器存储装置。本方法包括：检测所述存储器存储装置的温度；以及判断所述存储器存储装置的温度是否大于温度阈值。倘若所述温度大于温度阈值时，根据一单位温度所对应的延迟速度计数值在第一延迟时间之内将第一数据数据写入至可复写式非挥发性存储器模块。基于上述，本发明提供的技术可在存储器存储装置的温度过高时，有效地控制数据传输与存取的速度，进而使存储器存储装置的产热与散热达到稳定状态。

Description

数据传输方法、存储器控制电路单元与存储器存储装置

技术领域

本发明是有关于一种数据传输方法，且特别是有关于一种用于具有可复写式非挥发性存储器模块的存储器存储装置的数据传输方法及使用此方法的存储器控制电路单元与存储器存储装置。

背景技术

数码相机、手机与MP3在这几年来的成长十分迅速，使得消费者对存储媒体的需求也急速增加。由于可复写式非挥发性存储器(rewritable non-volatile memory)具有数据非挥发性、省电、体积小、无机械结构、读写速度快等特性，最适于可携式电子产品，例如笔记本电脑。固态硬盘就是一种以快速存储器作为存储媒体的存储器存储装置。因此，近年快速存储器产业成为电子产业中相当热门的一环。

然而，由于现今具有可复写式非挥发性存储器的存储装置的体积越来越小，故使得可复写式非挥发性存储器存储装置容易因堆积的热而造成数据流失与老化。此外，当此类具有可复写式非挥发性存储器的存储器存储装置处于高速运作时，例如，执行大量数据的写入时，需要消耗大量的能源且产生大量的热量，因此容易造成存储器存储装置温度过高，而使其存取效能降低也或是造成其损毁。基此，如何有效地控制存储器存储装置的数据传输的速度与效能，以避免存储器存储装置运作时所造成的系统过热现象，是此领域技术人员所致力的目标。

发明内容

本发明提供一种数据传输方法、存储器控制电路单元与存储器存储装置，其能够有效地控制对存储器存储装置进行数据传输与存取时的速度与效能，进而避免因不断地存取大量数据而造成的存储器存储系统过热的情况。

本发明的一范例实施例提出一种数据传输方法，用在具有一可复写式非挥发性存储器模块的存储器存储装置。本数据传输方法包括：检测所述存储器存储装置的温度，并判断所述存储器存储装置的温度是否大于温度阈值。倘若所述存储器存储装置的温度大于温度阈值时，根据一单位温度所对应的延迟速度计数值在第一延迟时间之内将第一数据写入至可复写式非挥发性存储器模块。

在本发明的一范例实施例中，上述数据传输方法，还包括：设定存储器存储装置的最高可容许温度值与全速执行速度；以及根据全速执行速度、最高可容许温度值与温度阈值计算所述延迟速度计数值。

在本发明的一范例实施例中，上述根据全速执行速度、最高可容许温度值与温度阈值计算所述延迟速度计数值的步骤包括：根据最高可容许温度值与温度阈值之间的第一温度差值，将全速执行速度划分为多个延迟速度等分，其中每一延迟速度等分的值等于延迟速度计数值。

在本发明的一范例实施例中，上述可复写式非挥发性存储器模块包括多个物理抹除单元，并且所述物理抹除单元包括至少一闲置物理抹除单元，所述根据单位温度所对应的延迟速度计数值在第一延迟时间之内将第一数据写入至可复写式非挥发性存储器模块的步骤包括：根据所述存储器存储装置传送或存取数据的第一单位大小，分别将多个部分的第一数据组成多笔第一数据组，其中一笔第一数据组的大小等于所述第一单位大小；以及根据所述延迟速度计数值，依序地在对应每一笔第一数据组的第二延迟时间内将每一笔第一数据组写入至从至少一闲置物理抹除单元中提取的第一闲置物理抹除单元。

在本发明的一范例实施例中，上述根据延迟速度计数值，依序地在对应每一笔第一数据组的第二延迟时间内将每一笔第一数据组写入至从至少一闲置物理抹除单元中提取的第一闲置物理抹除单元的步骤包括：根据存储器存储装置的温度与温度阈值之间的第二温度差值以及延迟速度计数值，获得目标存取速度；以及根据目标存取速度与每一笔第一数据组的大小，计算对应每一笔第一数据组的第二延迟时间，其中第一单位大小等于一个物理程序化单元的大小。

在本发明的一范例实施例中，上述在所述第一延迟时间之内将第一数据写入至可复写式非挥发性存储器模块之前的步骤还包括：根据延迟速度计数值在第三延迟时间之内从主机系统接收所述第一数据。

在本发明的一范例实施例中，上述根据所述延迟速度计数值在第三延迟时间之内从主机系统接收所述第一数据的步骤包括：根据存储器存储装置的温度与温度阈值之间的第二温度差值以及延迟速度计数值，获得目标存取速度；根据所述目标存取速度与每一个第一数据的大小，计算对应每一个部分的第一数据的第四延迟时间；以及依序地在对应每一个部分的第一数据的第四延迟时间内接收每一个部分的第一数据，其中一个部分的第一数据的大小为小于一个物理程序化单元的一第二单位大小。

在本发明的一范例实施例中，上述数据传输方法，还包括：从物理抹除单元中选取第一物理抹除单元，其中第一物理抹除单元不包含第一闲置物理抹除单元且存储有复数笔数据；根据存储器存储装置传送或存取数据的第一单位大小，将所述数据中的至少一有效数据组成多笔第二数据组，其中一笔第二数据组的大小等于第二单位大小；根据所述延迟速度计数值，依序地在对应每一笔第二数据组的第二延迟时间内，将每一笔第二数据组从所述缓存单元中写入至从至少一闲置物理抹除单元中提取的第二闲置物理抹除单元，其中第二闲置物理抹除单元不同于第一闲置物理抹除单元；以及抹除第一物理抹除单元。

在本发明的一范例实施例中，上述根据延迟速度计数值，依序地在对应每一笔第二数据组的第二延迟时间内，将每一笔第二数据组写入至从至少一闲置物理抹除单元中提取的第二闲置物理抹除单元的步骤包括：根据存储器存储装置的温度与温度阈值之间的第二温度差值以及延迟速度计数值，获得目标存取速度；以及根据此目标存取速度与每一笔第二数据组的大小，计算对应每一笔第二数据组的第二延迟时间，其中第一单位大小等于一个物理程序化单元的大小。

本发明的一范例实施例提出一种存储器控制电路单元，用在控制具有可复写式非挥发性存储器模块的存储器存储装置。本存储器控制电路单元包括主机接口、存储器接口以及存储器管理电路。主机接口耦接至一主机系统，存储器接口耦接至可复写式非挥发性存储器模块，存储器管理电路耦接至主机接口与存储器接口。存储器管理电路用以检测所述存储器存储装置的温度。存储器管理电路更用以判断存储器存储装置的温度是否大于温度阈值，倘若所述温度大于温度阈值时，存储器管理电路更用以根据一单位温度所对应的延迟速度计数值在第一延迟时间之内，下达第一写入指令序列以指示将第一数据写入至可复写式非挥发性存储器模块。

在本发明的一范例实施例中，上述存储器管理电路更用以设定存储器存储装置的最高可容许温度值与全速执行速度，以及根据所述全速执行速度、最高可容许温度值与温度阈值计算所述延迟速度计数值。

在本发明的一范例实施例中，上述在根据全速执行速度、最高可容许温度值与温度阈值计算所述延迟速度计数值的操作中，存储器管理电路更用以根据最高可容许温度值与温度阈值之间的第一温度差值，将全速执行速度划分为多个延迟速度等分，其中每一延迟速度等分的值等于延迟速度计数值。

在本发明的一范例实施例中，上述可复写式非挥发性存储器模块包括多个物理抹除单元，并且此些物理抹除单元包括至少一闲置物理抹除单元，在根据单位温度所对应的延迟速度计数值在第一延迟时间之内，下达所述第一写入指令序列以指示将第一数据写入至可复写式非挥发性存储器模块的操作中，存储器管理电路会根据存储器存储装置传送或存取数据的第一单位大小，分别将多个部分的第一数据组成多笔第一数据组，其中一笔第一数据组的大小等于第一单位大小。此外，存储器管理电路会根据延迟速度计数值，依序地在对应每一笔第一数据组的第二延迟时间内，下达所述第一写入指令序列以指示将每一笔第一数据组写入至从至少一闲置物理抹除单元中提取的第一闲置物理抹除单元。

在本发明的一范例实施例中，上述在根据延迟速度计数值，依序地在对应每一笔第一数据组的第二延迟时间内，下达所述第一写入指令序列以指示将每一笔第一数据组写入至从至少一闲置物理抹除单元中提取的第一闲置物理抹除单元的操作中，存储器管理电路会根据存储器存储装置的温度与温度阈值之间的第二温度差值以及延迟速度计数值，获得目标存取速度；以及根据目标存取速度与每一笔第一数据组的大小，计算对应每一笔第一数据组的第二延迟时间，其中第一单位大小等于一个物理程序化单元的大小。

在本发明的一范例实施例中，上述在第一延迟时间之内，下达所述第一写入指令序列以指示将第一数据写入至可复写式非挥发性存储器模块之前，存储器管理电路更用以根据延迟速度计数值在第三延迟时间之内从主机系统接收所述第一数据。

在本发明的一范例实施例中，上述在根据所述延迟速度计数值在第三延迟时间之内从主机系统接收所述第一数据的操作中，存储器管理电路更用以根据存储器存储装置的温度与温度阈值之间的第二温度差值以及所述延迟速度计数值，获得目标存取速度；根据所述目标存取速度与每一个第一数据的大小，计算对应每一个部分的第一数据的第四延迟时间；以及依序地在对应每一个部分的第一数据的第四延迟时间内接收每一个部分的第一数据，其中一个部分的第一数据的大小为小于一个物理程序化单元的一第二单位大小。

在本发明的一范例实施例中，上述存储器管理电路更用以从物理抹除单元中选取第一物理抹除单元，其中第一物理抹除单元不包含第一闲置物理抹除单元且存储有复数笔数据。存储器管理电路会根据存储器存储装置传送或存取数据的第一单位大小，将此些数据中的至少一有效数据组成多笔第二数据组，其中一笔第二数据组的大小等于第一单位大小。此外，存储器管理电路会根据延迟速度计数值，依序地在对应每一笔第二数据组的第二延迟时间内，下达第二写入指令序列以指示将每一笔第二数据组写入至至少一闲置物理抹除单元中提取的第二闲置物理抹除单元，其中第二闲置物理抹除单元不同于第一闲置物理抹除单元。之后，存储器管理电路会抹除第一物理抹除单元。

在本发明的一范例实施例中，上述在根据延迟速度计数值，依序地在对应每一笔第二数据组的第二延迟时间内，下达所述第二写入指令序列以指示将每一笔第二数据组写入至从至少一闲置物理抹除单元中提取的第二闲置物理抹除单元的操作中，存储器管理电路会根据存储器存储装置的温度与温度阈值之间的第二温度差值以及延迟速度计数值，获得目标存取速度；以及根据此目标存取速度与每一笔第二数据组的大小，计算对应每一笔第二数据组的第二延迟时间，其中第一单位大小等于一个物理程序化单元的大小。

本发明的一范例实施例提出一种存储器存储装置，其包括连接接口单元、可复写式非挥发性存储器模块及上述的存储器控制电路单元。连接接口单元耦接至主机系统，存储器控制电路单元耦接至连接接口单元与可复写式非挥发性存储器模块。存储器控制电路单元用以检测存储器存储装置的温度，且判断此温度是否大于温度阈值。倘若此温度大于温度阈值时，存储器控制电路单元会根据一单位温度所对应的延迟速度计数值在第一延迟时间之内，下达第一写入指令序列以指示将一第一数据写入至可复写式非挥发性存储器模块。

在本发明的一范例实施例中，上述存储器控制电路单元更用以设定存储器存储装置的最高可容许温度值与全速执行速度，以及根据全速执行速度、最高可容许温度值与温度阈值计算延迟速度计数值。

在本发明的一范例实施例中，上述在根据全速执行速度、最高可容许温度值与温度阈值计算延迟速度计数值的操作中，存储器控制电路单元会根据最高可容许温度值与温度阈值之间的第一温度差值，将全速执行速度划分为多个延迟速度等分，其中每一延迟速度等分的值等于所述延迟速度计数值。

在本发明的一范例实施例中，上述可复写式非挥发性存储器模块包括多个物理抹除单元，并且此些物理抹除单元包括至少一闲置物理抹除单元。在根据所述单位温度所对应的所述延迟速度计数值在第一延迟时间之内，下达所述第一写入指令序列以指示将第一数据写入至可复写式非挥发性存储器模块的操作中，存储器控制电路单元更用以根据存储器存储装置传送或存取数据的第一单位大小，分别将多个部分的第一数据组成多笔第一数据组，其中一笔第一数据组的大小等于第一单位大小。存储器控制电路单元更用以根据延迟速度计数值，依序地在对应每一笔第一数据组的第二延迟时间内，下达所述第一写入指令序列以指示将每一笔第一数据组写入至从至少一闲置物理抹除单元中提取的第一闲置物理抹除单元。

在本发明的一范例实施例中，上述在根据延迟速度计数值，依序地在对应每一笔第一数据组的第二延迟时间内，下达所述第一写入指令序列以指示将每一笔第一数据组写入至从至少一闲置物理抹除单元中提取的第一闲置物理抹除单元的操作中，存储器控制电路单元会根据存储器存储装置的温度与温度阈值之间的第二温度差值以及延迟速度计数值，获得目标存取速度；以及根据此目标存取速度与每一笔第一数据组的大小，计算对应每一笔第一数据组的第二延迟时间，其中第一单位大小等于一个物理程序化单元的大小。

在本发明的一范例实施例中，上述在第一延迟时间之内，下达所述第一写入指令序列以指示将第一数据写入至可复写式非挥发性存储器模块之前的操作中，存储器控制电路单元会根据延迟速度计数值在第三延迟时间之内从主机系统接收所述第一数据。

在本发明的一范例实施例中，上述在根据所述延迟速度计数值在所述第三延迟时间之内从主机系统接收所述第一数据的操作中，存储器控制电路单元更用以根据存储器存储装置的温度与温度阈值之间的第二温度差值以及所述延迟速度计数值，获得目标存取速度；根据所述目标存取速度与每一个第一数据的大小，计算对应每一个部分的第一数据的第四延迟时间；以及依序地在对应每一个部分的第一数据的第四延迟时间内接收每一个第一数据，其中一个部分的第一数据的大小为小于一个物理程序化单元的第二单位大小。

在本发明的一范例实施例中，上述存储器控制电路单元更用以从物理抹除单元中选取第一物理抹除单元，其中第一物理抹除单元不包含第一闲置物理抹除单元且存储有复数笔数据，存储器控制电路单元更用以根据存储器存储装置传送或存取数据的第一单位大小，将此些数据中的至少一有效数据组成多笔第二数据组，其中一笔第二数据组的大小等于第一单位大小。此外，存储器控制电路单元会根据延迟速度计数值，依序地在对应每一笔第二数据组的第二延迟时间内，下达第二写入指令序列以指示将每一笔第二数据组写入至从至少一闲置物理抹除单元中提取的第二闲置物理抹除单元，其中第二闲置物理抹除单元不同于第一闲置物理抹除单元。之后，存储器控制电路单元更用以抹除第一物理抹除单元。

在本发明的一范例实施例中，上述在根据延迟速度计数值，依序地在对应每一笔第二数据组的第二延迟时间内，下达所述第二写入指令序列以指示将每一笔第二数据组从缓存单元中写入至从至少一闲置物理抹除单元中提取的第二闲置物理抹除单元的操作中，存储器控制电路单元更用以根据所述存储器存储装置的温度与温度阈值之间的第二温度差值以及延迟速度计数值，获得目标存取速度；以及存储器控制电路单元更用以根据目标存取速度与每一笔第二数据组的大小，计算对应每一笔第二数据组的第二延迟时间，其中第一单位大小等于一个物理程序化单元的大小。

基于上述，本发明范例实施例是通过限制时间内主机系统传送至存储器存储装置的数据量与在存储器存储装置中存储器控制电路单元(或存储器管理电路)写入至可复写式非挥发性存储器模块的数据量以控制对存储器存储装置进行数据传输与存取时的速度及效能。如此一来，可在存储器存储装置的温度过高时，有效地控制数据传输与存取的速度，进而使存储器存储装置的产热与散热达到稳定状态。

为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合附图作详细说明如下。

附图说明

图1是根据本发明的一范例实施例所示出的主机系统、存储器存储装置及输入/输出(I/O)装置的示意图；

图2是根据本发明的另一范例实施例所示出的主机系统、存储器存储装置及I/O装置的示意图；

图3是根据本发明的另一范例实施例所示出的主机系统与存储器存储装置的示意图；

图4是根据本发明的一范例实施例所示出的存储器存储装置的概要方块图；

图5是根据一范例实施例所示出的存储器控制电路单元的概要方块图；

图6是根据一范例实施例所示出的缓冲存储器的示意图；

图7A与图7B是根据一范例实施例所示出的管理物理抹除单元的范例示意图；

图8是根据一范例实施例所示出的对存储器存储装置进行数据存取速度控制的温度与速度的关系的范例示意图；

图9是根据本发明的一范例实施例所示出的数据传输方法的流程图。

附图标记说明：

10、30：存储器存储装置；

11、31：主机系统；

12：I/O装置；

110：系统汇流排；

111：处理器；

112：随机存取存储器(RAM)；

113：只读存储器(ROM)；

114：数据传输接口；

20：主机板；

201：U盘；

202：存储卡；

203：固态硬盘；

204：无线存储器存储装置；

205：全球定位系统(GPS)模块；

206：网路接口卡；

207：无线传输装置；

208：键盘；

209：屏幕；

210：喇叭；

32：SD卡；

33：CF卡；

34：嵌入式存储装置；

341：嵌入式多媒体卡(eMMC)；

342：嵌入式多芯片封装存储装置(eMCP)；402：连接接口单元；

404：存储器控制电路单元；

406：可复写式非挥发性存储器模块；

408：DDR DRAM；

410(0)～410(N)：物理抹除单元；

502：存储器管理电路；

504：主机接口；

506：存储器接口；

508：缓冲存储器；

510：电源管理电路；

512：错误检查与校正电路；

610(0)～610(511)：缓存单元；

702：数据区；

704：闲置区；

706：系统区；

708：取代区；

710(0)～710(D)：逻辑单元；

S901：步骤(检测存储器存储装置的温度)；

S903：步骤(判断存储器存储装置的温度是否大于温度阈值)；

S905：步骤(根据一单位温度所对应的延迟速度计数值于第一延迟时间之内将第一数据写入至可复写式非挥发性存储器模块)。

具体实施方式

一般而言，存储器存储装置(也称，存储器存储系统)包括可复写式非挥发性存储器模块与控制器(也称，控制电路)。通常存储器存储装置是与主机系统一起使用，以使主机系统可将数据写入至存储器存储装置或从存储器存储装置中读取数据。

图1是根据本发明的一范例实施例所示出的主机系统、存储器存储装置及输入/输出(I/O)装置的示意图。图2是根据本发明的另一范例实施例所示出的主机系统、存储器存储装置及I/O装置的示意图。

请参照图1与图2，主机系统11一般包括处理器111、随机存取存储器(randomaccess memory,RAM)112、只读存储器(read only memory,ROM)113及数据传输接口114。处理器111、随机存取存储器112、只读存储器113及数据传输接口114皆耦接至系统汇流排(system bus)110。

在本范例实施例中，主机系统11是通过数据传输接口114与存储器存储装置10耦接。例如，主机系统11可通过数据传输接口114将数据写入至存储器存储装置10或从存储器存储装置10中读取数据。此外，主机系统11是通过系统汇流排110与I/O装置12耦接。例如，主机系统11可通过系统汇流排110将输出信号传送至I/O装置12或从I/O装置12接收输入信号。

在本范例实施例中，处理器111、随机存取存储器112、只读存储器113及数据传输接口114是可设置在主机系统11的主机板20上。数据传输接口114的数目可以是一或多个。通过数据传输接口114，主机板20可以通过有线或无线的方式耦接至存储器存储装置10。耦接或无线传输至存储器存储装置10，其中存储器存储装置10可例如是U盘201、存储卡202、固态硬盘(Solid State Drive,SSD)203或无线存储器存储装置204。其中，无线存储器存储装置204可例如是近场无线通信(Near Field Communication,NFC)存储器存储装置、无线传真(WiFi)存储器存储装置、蓝牙(Bluetooth)存储器存储装置或低功耗蓝牙存储器存储装置(例如，iBeacon)等以各式无线通信技术为基础的各种类型存储器存储装置。此外，主机板20也可以通过系统汇流排110耦接至全球定位系统(Global Positioning System,GPS)模块205、网路接口卡206、无线传输装置207、键盘208、屏幕209、喇叭210等各种类型的式I/O装置。例如，在一范例实施例中，主机板20可通过无线传输装置207存取无线存储器存储装置204。

在一范例实施例中，所提及的主机系统为可实质地与存储器存储装置配合以存储数据的任意系统。虽然在上述范例实施例中，主机系统是以电脑系统来作说明，然而，图3是根据本发明的另一范例实施例所示出的主机系统与存储器存储装置的示意图。请参照图3，在另一范例实施例中，主机系统31也可以是数码相机、摄像机、通信装置、音频播放器、视频播放器或平板电脑等系统，而存储器存储装置30可为其所使用的SD卡32、CF卡33或嵌入式存储装置34等各式非挥发性存储器存储装置。嵌入式存储装置34包括嵌入式多媒体卡(embedded MMC,eMMC)341及/或嵌入式多芯片封装存储装置(embedded Multi ChipPackage,eMCP)342等各类型将存储器模块直接耦接在主机系统的基板上的嵌入式存储装置。

图4是根据本发明的一范例实施例所示出的存储器存储装置的概要方块图。

请参照图4，存储器存储装置10包括连接接口单元402、存储器控制电路单元404与可复写式非挥发性存储器模块406。

在本范例实施例中，连接接口单元402是相容于序列先进附件(Serial AdvancedTechnology Attachment,SATA)标准。然而，必须了解的是，本发明不限于此，连接接口单元402也可以是符合并列先进附件(Parallel Advanced Technology Attachment,PATA)标准、电气和电子工程师协会(Institute of Electrical and Electronic Engineers,IEEE)1394标准、高速周边零件连接接口(Peripheral Component Interconnect Express,PCI Express)标准、通用序列汇流排(Universal Serial Bus,USB)标准、安全数字(SecureDigital,SD)接口标准、超高速一代(Ultra High Speed-I,UHS-I)接口标准、超高速二代(Ultra High Speed-II,UHS-II)接口标准、记忆棒(Memory Stick,MS)接口标准、多芯片封装(Multi-Chip Package)接口标准、多媒体存储卡(Multi Media Card,MMC)接口标准、崁入式多媒体存储卡(Embedded Multimedia Card,eMMC)接口标准、通用快速存储器(Universal Flash Storage,UFS)接口标准、嵌入式多芯片封装(embedded Multi ChipPackage,eMCP)接口标准、小型快速(Compact Flash,CF)接口标准、整合式驱动电子接口(Integrated Device Electronics,IDE)标准或其他适合的标准。连接接口单元402可与存储器控制电路单元404封装在一个芯片中，或者连接接口单元402是布设在一包含存储器控制电路单元404之芯片外。

存储器控制电路单元404用以执行以硬件或软件实作的多个逻辑门或控制指令，并且根据主机系统11的指令在可复写式非挥发性存储器模块406中进行数据的写入、读取与抹除等运作。

可复写式非挥发性存储器模块406是耦接至存储器控制电路单元404，并且用以存储主机系统11所写入的数据。可复写式非挥发性存储器模块406具有物理抹除单元410(0)～410(N)。例如，物理抹除单元410(0)～410(N)可属于同一个存储器晶粒(die)或者属于不同的存储器晶粒。每一物理抹除单元分别具有复数个物理程序化单元，其中属于同一个物理抹除单元的物理程序化单元可被独立地写入且被同时地抹除。然而，必须了解的是，本发明不限于此，每一物理抹除单元是可由64个物理程序化单元、256个物理程序化单元或其他任意个物理程序化单元所组成。

更详细来说，物理抹除单元为抹除的最小单位。亦即，每一物理抹除单元含有最小数目的一并被抹除的存储单元。物理程序化单元为程序的最小单元。即，物理程序化单元为写入数据的最小单元。每一物理程序化单元通常包括数据位元区与冗余位元区。数据位元区包含多个物理存取位址用以存储使用者的数据，而冗余位元区用以存储系统的数据(例如，控制信息与错误更正码)。在本范例实施例中，每一个物理程序化单元的数据位元区中会包含8个物理存取位址，且一个物理存取位址的大小为512位元组(byte)。然而，在其他范例实施例中，数据位元区中也可包含数目更多或更少的物理存取位址，本发明并不限制物理存取位址的大小以及个数。例如，在一范例实施例中，物理抹除单元为物理区块，并且物理程序化单元为物理页面或物理扇区，但本发明不以此为限。

在本范例实施例中，可复写式非挥发性存储器模块406为多阶存储单元(MultiLevel Cell，MLC)NAND型快速存储器模块(即，一个存储单元中可存储2个数据位元的快速存储器模块)。然而，本发明不限于此，可复写式非挥发性存储器模块406也可是单阶存储单元(Single Level Cell，SLC)NAND型快速存储器模块(即，一个存储单元中可存储1个数据位元的快速存储器模块)、复数阶存储单元(Trinary Level Cell，TLC)NAND型快速存储器模块(即，一个存储单元中可存储3个数据位元的快速存储器模块)、其他快速存储器模块或其他具有相同特性的存储器模块。

在本发明另一范例实施例中，存储器存储装置10还包括双倍数据传输率动态随机存取存储器(Double Data Rate DRAM,DDR DRAM)408，用以暂存存储器控制电路单元404所执行的以软件实作的多个逻辑门或控制指令，例如，当存储器控制电路单元404被致能时，存储器控制电路单元404会执行一驱动码，以将存储在可复写式非挥发性存储器模块406中的控制指令载入至DDR DRAM 408中，据此，存储器控制电路单元404可根据此些控制指令在可复写式非挥发性存储器模块406中进行数据的写入、读取与抹除等运作。在此，驱动码例如是被烧录在存储器控制电路单元404的只读存储器中。然而，本发明并不加以限制DDRDRAM 408所配置的位置，例如，在另一范例实施例中，DDR DRAM 408可实作在存储器控制电路单元404中。

图5是根据一范例实施例所示出的存储器控制电路单元的概要方块图。

请参照图5，存储器控制电路单元404包括存储器管理电路502、主机接口504与存储器接口506。

存储器管理电路502用以控制存储器控制电路单元404的整体运作。具体来说，存储器管理电路502具有多个控制指令，并且在存储器存储装置10运作时，此些控制指令会被执行以进行数据的写入、读取与抹除等运作。

在本范例实施例中，存储器管理电路502的控制指令是以韧体型式来实作。例如，存储器管理电路502具有微处理器单元(未示出)与只读存储器(未示出)，并且此些控制指令是被烧录至此只读存储器中。当存储器存储装置10运作时，此些控制指令会由微处理器单元来执行以进行数据的写入、读取与抹除等运作。

在本发明另一范例实施例中，存储器管理电路502的控制指令也可以程式码型式存储在可复写式非挥发性存储器模块406的特定区域(例如，存储器模块中专用于存放系统数据的系统区)中。此外，存储器管理电路502具有微处理器单元(未示出)、只读存储器(未示出)及随机存取存储器(未示出)，在DDR DRAM 408配置在存储器控制电路单元404内的例子中，存储器管理电路502的随机存取存储器例如可以是上述的DDR DRAM 408。特别是，此只读存储器具有驱动码，并且当存储器控制电路单元404被致能时，微处理器单元会先执行此驱动码段来将存储在可复写式非挥发性存储器模块406中的控制指令载入至存储器管理电路502的随机存取存储器中。之后，微处理器单元会运转此些控制指令以进行数据的写入、读取与抹除等运作。

此外，在另一范例实施例中，存储器管理电路502的控制指令也可以一硬件来实作。例如，存储器管理电路502包括微控制器、存储单元管理电路、存储器写入电路、存储器读取电路、存储器抹除电路与数据处理电路。存储单元管理电路、存储器写入电路、存储器读取电路、存储器抹除电路与数据处理电路是耦接至微控制器。存储单元管理电路用以管理可复写式非挥发性存储器模块406的存储单元或其群组。存储器写入电路用以对可复写式非挥发性存储器模块406下达写入指令序列以将数据写入至可复写式非挥发性存储器模块406中。存储器读取电路用以对可复写式非挥发性存储器模块406下达读取指令序列以从可复写式非挥发性存储器模块406中读取数据。存储器抹除电路用以对可复写式非挥发性存储器模块406下达抹除指令序列以将数据从可复写式非挥发性存储器模块406中抹除。数据处理电路用以处理欲写入至可复写式非挥发性存储器模块406的数据以及从可复写式非挥发性存储器模块406中读取的数据。写入指令序列、读取指令序列及抹除指令序列可各别包括一或多个程式码或指令码并且用以指示可复写式非挥发性存储器模块406执行相对应的写入、读取及抹除等操作。在一范例实施例中，存储器管理电路502还可以下达其他类型的指令序列给可复写式非挥发性存储器模块406以指示执行相对应的操作。

主机接口504是耦接至存储器管理电路502并且用以耦接至连接接口单元402，以接收与识别主机系统11所传送的指令与数据。也就是说，主机系统11所传送的指令与数据会通过主机接口504来传送至存储器管理电路502。在本范例实施例中，主机接口504是相容于SATA标准。然而，必须了解的是本发明不限于此，主机接口504也可以是相容于PATA标准、IEEE 1394标准、PCI Express标准、USB标准、UHS-I接口标准、UHS-II接口标准、SD标准、MS标准、MMC标准、CF标准、IDE标准或其他适合的数据传输标准。

存储器接口506是耦接至存储器管理电路502并且用以存取可复写式非挥发性存储器模块406。也就是说，欲写入至可复写式非挥发性存储器模块406的数据会通过存储器接口506转换为可复写式非挥发性存储器模块406所能接受的格式。例如，这些指令序列可包括指示写入数据的写入指令序列、指示读取数据的读取指令序列、指示抹除数据的抹除指令序列、以及用以指示各种存储器操作(例如，改变读取电压准位或执行垃圾回收程序等等)的相对应的指令序列。这些指令序列例如是由存储器管理电路502产生并且通过存储器接口506传送至可复写式非挥发性存储器模块406。这些指令序列可包括一或多个信号，或是在汇流排上的数据。这些信号或数据可包括指令码或程式码。例如，在读取指令序列中，会包括读取的辨识码、存储器位址等信息。

在一范例实施例中，存储器控制电路单元404还包括缓冲存储器508、电源管理电路510与错误检查与校正电路512。

缓冲存储器508是耦接至存储器管理电路502并且用以暂存来自于主机系统11的数据与指令或来自于可复写式非挥发性存储器模块406的数据。

图6是根据一范例实施例所示出的缓冲存储器的示意图。

请参照图6，缓冲存储器508具有512个缓存单元(即，缓存单元610(0)～610(511))，且每一个缓存单元的大小为4KB。具体而言，四个缓存单元的大小为对应可复写式非挥发性存储器的一个物理程序化单元的大小(也称为第一单位大小)。然而，必须了解的是，本范例实施例不限定配置在缓冲存储器508中的缓存单元的个数、缓存单元的大小以及主机系统11所传送的数据的大小。例如，在其他范例实施例中，缓冲存储器508中缓存单元的个数可以多于或少于512个缓存单元的大小。此外，主机系统11例如是以4KB为单位(也称为第二单位大小)来传送或存取数据，而存储器控制电路单元404(或存储器管理电路502)例如是以16KB为单位来传送或存取数据(即，第一单位大小)。或者，在另一范例实施例中，主机系统11每次所传送或存取的数据的大小也可以大于或小于4KB，而存储器控制电路单元404(或存储器管理电路502)每次所传送或存取的数据的大小也可以大于或小于16KB。

请再参照图5，电源管理电路510是耦接至存储器管理电路502并且用以控制存储器存储装置10的电源。

错误检查与校正电路512是耦接至存储器管理电路502并且用以执行错误检查与校正程序以确保数据的正确性。具体来说，当存储器管理电路502从主机系统11中接收到写入指令时，错误检查与校正电路512会为对应此写入指令的数据产生对应的错误检查与校正码(Error Checking and Correcting Code,ECC Code)，并且存储器管理电路502会将对应此写入指令的数据与对应的错误检查与校正码写入至可复写式非挥发性存储器模块406中。之后，当存储器管理电路502从可复写式非挥发性存储器模块406中读取数据时会同时读取此数据对应的错误检查与校正码，并且错误检查与校正电路512会依据此错误检查与校正码对所读取的数据执行错误检查与校正程序。

图7A与图7B是根据一范例实施例所示出的管理物理抹除单元的范例示意图。

必须了解的是，在此描述可复写式非挥发性存储器模块406的物理抹除单元的运作时，以“提取”、“分组”、“划分”、“关联”等词来操作物理抹除单元是逻辑上的概念。也就是说，可复写式非挥发性存储器模块的物理抹除单元的实际位置并未更动，而是逻辑上对可复写式非挥发性存储器模块的物理抹除单元进行操作。

请参照图7A，存储器控制电路单元404(或存储器管理电路502)会将物理抹除单元410(0)～410(N)逻辑地分组为数据区702、闲置区704、系统区706与取代区708。

逻辑上属于数据区702与闲置区704的物理抹除单元是用以存储来自于主机系统11的数据。具体来说，数据区702的物理抹除单元是被视为已存储数据的物理抹除单元，而闲置区704的物理抹除单元是用以替换数据区702的物理抹除单元。也就是说，当从主机系统11接收到写入指令与欲写入的数据时，存储器管理电路502会从闲置区704中提取物理抹除单元，并且将数据写入至所提取的物理抹除单元中，以替换数据区702的物理抹除单元。

逻辑上属于系统区706的物理抹除单元是用以记录系统数据。例如，系统数据包括关于可复写式非挥发性存储器模块的制造商与型号、可复写式非挥发性存储器模块的物理抹除单元数、每一物理抹除单元的物理程序化单元数等。

逻辑上属于取代区708中的物理抹除单元是用在坏物理抹除单元取代程序，以取代损坏的物理抹除单元。具体来说，倘若取代区708中仍存有正常的物理抹除单元并且数据区702的物理抹除单元损坏时，存储器管理电路502会从取代区708中提取正常的物理抹除单元来更换损坏的物理抹除单元。

特别是，数据区702、闲置区704、系统区706与取代区708的物理抹除单元的数量会依据不同的存储器规格而有所不同。此外，必须了解的是，在存储器存储装置10的运作中，物理抹除单元关联至数据区702、闲置区704、系统区706与取代区708的分组关系会动态地变动。例如，当闲置区704中的物理抹除单元损坏而被取代区708的物理抹除单元取代时，则原本取代区708的物理抹除单元会被关联至闲置区704。

请参照图7B，如上所述，数据区702与闲置区704的物理抹除单元是以轮替方式来存储主机系统11所写入的数据。在本范例实施例中，存储器控制电路单元404(或存储器管理电路502)会配置逻辑单元710(0)～710(D)给主机系统11，以映射至数据区702中部份的物理抹除单元414(0)～410(F-1)，以利于在以上述轮替方式来存储数据的物理抹除单元中进行数据存取。特别是，主机系统11会通过逻辑单元710(0)～710(D)来存取数据区702中的数据。此外，存储器控制电路单元404(或存储器管理电路502)会建立逻辑-物理映射表(logical-physical mapping table)，以记录逻辑单元与物理抹除单元之间的映射关系。此逻辑-物理映射表还可以例如是记录逻辑单元与物理程序化单元、逻辑程序单元与物理程序化单元及/或逻辑程序单元与物理抹除单元之间的映射关系等各种逻辑与物理的对应关系，本发明不加以限制。

在本范例实施例中，在主机系统11执行写入操作时，存储器控制电路单元404(或存储器管理电路502)会从闲置区704中提取物理抹除单元，并且将对应此写入操作的写入数据直接写入至所提取的物理抹除单元中，通过将此写入操作所欲写入的逻辑单元映射至所提取的物理抹除单元，以将从闲置区704中所提取的物理抹除单元替换为数据区702的物理抹除单元。然而，本发明并不限于此，例如，在本发明另一范例实施例中，存储器控制电路单元404(或存储器管理电路502)是将来自于主机系统11欲写入至可复写式非挥发性存储器模块406的数据先暂存在所提取的暂存物理抹除单元，并在进行数据合并时，才将暂存物理抹除单元中的数据搬移至所写入的逻辑单元所映射的物理抹除单元。在本发明又一范例实施例中，由于缓存单元610(0)～610(511)会用以暂存来自于主机系统11欲写入至可复写式非挥发性存储器模块406的数据与指令，或来自于可复写式非挥发性存储器模块406的数据。因此，在主机系统11执行写入操作时，存储器控制电路单元404(或存储器管理电路502)也可以先将对应此写入操作的写入数据暂存至缓冲存储器508的缓存单元610(0)～610(511)中未被占用的缓存单元中。

也就是说，闲置区704的物理抹除单元以及缓存单元610(0)～610(511)皆可用在存储器存储装置10中存储器控制电路单元404(或存储器管理电路502)执行前景工作或背景工作时数据的暂存区域。在此，来自主机系统11欲写入至可复写式非挥发性存储器模块406的数据属于执行前景工作所产生的数据流，而执行映射表存储、垃圾收集(garbagecollection)或错误校正(error correction)时写入可复写式非挥发性存储器模块406的数据属于执行背景工作所产生的数据流。本发明即是通过限制时间内主机系统11写入暂存物理抹除单元或缓存单元的数据量(例如，执行前景工作所产生的数据流)与限制时间内从暂存物理抹除单元或缓存单元写入至可复写式非挥发性存储器模块406的数据量(例如，执行前景工作所产生的数据流与执行背景工作所产生的数据流)以控制对存储器存储装置10进行数据传输与存取的速度及效能。

请再参照图4与图5，为了避免存储器存储装置10运作时所造成的系统过热现象，存储器控制电路单元404(或存储器管理电路502)会检测存储器存储装置10的温度，以在存储器存储装置10的温度大于温度阈值时，执行控制数据传输速度与控制数据存取速度的操作。在此，所述存储器存储装置10的温度可以是存储器控制电路单元404(或存储器管理电路502)本身的温度，DDR DRAM 408的温度，可复写式非挥发性存储器模块406或者存储器存储装置10整体的温度。在本范例实施例中，存储器控制电路单元404(或存储器管理电路502)会设定存储器存储装置10的最高可容许温度值与全速执行速度。一般而言，存储器控制电路单元404(或存储器管理电路502)可承受的最高温度为120℃，当存储器控制电路单元404(或存储器管理电路502)的温度超过此可承受的最高温度时，存储器控制电路单元404(或存储器管理电路502)可能会因过热而停止运作或烧毁，因而造成数据的遗失。在此例子中，是以检测存储器控制电路单元404(或存储器管理电路502)本身的温度为例进行说明，因此，存储器控制电路单元404(或存储器管理电路502)会将存储器存储装置10的最高可容许温度值设为120℃。然而，本发明并不欲加以限制所述最高可容许温度值，例如，所述最高可容许温度值可以是根据存储器存储装置10出厂时的技术规格来设定，也可以是根据存储器存储装置10的执行效能而被设定。

此外，在一般情况下(即，存储器控制电路单元404(或存储器管理电路502)的温度未达温度阈值时)，存储器控制电路单元404(或存储器管理电路502)是以此全速执行速度进行数据的写入与读取，例如，存储器控制电路单元404(或存储器管理电路502)是将存储器存储装置10的全速执行速度设为每秒1400百万位元(MB/sec)。然而，本发明并不限于此，例如，存储器控制电路单元404(或存储器管理电路502)可根据存储器存储装置10整体的实际运作情况，而将存储器存储装置10的全速执行速度设为大于1400MB/sec或小于1400MB/sec。

温度阈值用以作为存储器控制电路单元404(或存储器管理电路502)判断存储器存储装置10的温度是否过热的依据，在本范例实施例中，存储器控制电路单元404(或存储器管理电路502)与DDR DRAM 408有各自可承受的最高温度，例如，存储器控制电路单元404(或存储器管理电路502)可承受的最高温度为120℃，而DDR DRAM 408可承受的最高温度为90℃，由于DDR DRAM 408可承受的最高温度较存储器控制电路单元404(或存储器管理电路502)低，因此，在比较存储器控制电路单元404(或存储器管理电路502)的温度与温度阈值的操作中，温度阈值是设为80℃，以避免在存储器控制电路单元404(或存储器管理电路502)的温度大于温度阈值时，DDR DRAM 408的温度已超过其可承受的最高温度(即，90℃)。例如，当存储器控制电路单元404(或存储器管理电路502)的温度达到100℃时，DDR DRAM408的温度可能已超过80℃(即，接近其可承受的最高温度)，因此，将温度阈值设为80℃，可在存储器控制电路单元404(或存储器管理电路502)的温度与DDR DRAM 408的温度尚未达到各自可承受的最高温度前，进行数据传输速度控制、存取速度控制与降温的操作，以避免存储器存储装置10运作时所造成的系统过热现象。值得注意的是，本发明是根据实际检测的存储器控制电路单元404(或存储器管理电路502)的温度与DDR DRAM 408的温度来设定所述温度阈值，且本发明并不限制温度阈值的大小，例如，在其他范例实施例中，温度阈值可被设定为大于80℃或小于80℃。

在本发明范例实施例中，存储器控制电路单元404(或存储器管理电路502)会判断存储器存储装置10的温度(例如，存储器控制电路单元404(或存储器管理电路502)本身的温度)是否大于温度阈值，倘若存储器控制电路单元404(或存储器管理电路502)的温度非大于温度阈值时，存储器控制电路单元404(或存储器管理电路502)是以上述全速执行速度进行数据的写入与读取。反之，倘若存储器控制电路单元404(或存储器管理电路502)的温度大于温度阈值时，存储器控制电路单元404(或存储器管理电路502)会根据全速执行速度计算最高可容许温度值与温度阈值之间每一单位温度所对应的延迟速度计数值，以进一步根据所计算的延迟速度计数值执行数据传输速度控制、存取速度控制与降温的操作。具体而言，延迟速度计数值用以作为存储器控制电路单元404(或存储器管理电路502)降低数据传输速度与存取速度的依据，例如，存储器控制电路单元404(或存储器管理电路502)是根据最高可容许温度值与温度阈值之间的差值(也称为第一温度差值)，将全速执行速度划分为多个延迟速度等分，在最高可容许温度值为120℃，温度阈值为80℃且全速执行速度为1400MB/sec的例子中，每一个延迟速度等分的大小即为35MB/sec(即，1400/(120℃-80℃))，而存储器控制电路单元404(或存储器管理电路502)会将延迟速度计数值设为35MB/sec。如此一来，在存储器控制电路单元404(或存储器管理电路502)的温度超过温度阈值(即，80℃)且存储器控制电路单元404(或存储器管理电路502)的温度每上升1℃时，存储器控制电路单元404(或存储器管理电路502)会以延迟速度计数值为依据将存储器控制电路单元404(或存储器管理电路502)的目前执行速度降低35MB/sec。值得注意的是，本发明并不加以限制计算延迟速度计数值方法或延迟速度计数值大小，例如，在本法明另一范例实施例中，延迟速度计数值可根据需求而被设为大于35MB/sec或小于35MB/sec。

更详细地说，在处理执行前景工作所产生的数据流的例子中，当主机系统11执行写入操作以写入数据(也称为第一数据)时，存储器控制电路单元404(或存储器管理电路502)会根据上述延迟速度计数值在一段延迟时间(也称为第三延迟时间)之内从主机系统11接收第一数据，以及根据上述延迟速度计数值在另一段延迟时间(也称为第一延迟时间)之内，发送写入指令序列(也称为第一写入指令序列)以指示将第一数据写入至可复写式非挥发性存储器模块406。由于在主机系统11执行写入操作时，存储器控制电路单元404(或存储器管理电路502)会将对应此写入操作的写入数据暂存至闲置区704的物理抹除单元或缓冲存储器508的缓存单元610(0)～610(511)中未被占用的缓存单元中。因此，当写入数据顺利地暂存至闲置区704的物理抹除单元或缓冲存储器508后，存储器控制电路单元404(或存储器管理电路502)会发送一个确认讯息给主机系统11，以通知主机系统11此写入操作已完成。换言之，上述第三延迟时间即为从主机系统11开始传送对应写入操作的所有写入数据至存储器存储装置10到存储器控制电路单元404(或存储器管理电路502)发送至少一个确认讯息给主机系统11的总时间；而第一延迟时间即为存储器控制电路单元404(或存储器管理电路502)将对应写入操作的所有写入数据从闲置区704的物理抹除单元或缓存单元中写入可复写式非挥发性存储器模块406中的总时间。

举例而言，存储器控制电路单元404(或存储器管理电路502)会根据所检测到的存储器控制电路单元404(或存储器管理电路502)的温度与温度阈值之间的差值(也称为第二温度差值)以及延迟速度计数值来获得目标存取速度。在此假设所检测到的存储器控制电路单元404(或存储器管理电路502)的温度为90℃，而温度阈值与延迟速度计数值分别为80℃与35MB/sec，由于在存储器控制电路单元404(或存储器管理电路502)的温度超过温度阈值(即，80℃)且存储器控制电路单元404(或存储器管理电路502)的温度每上升1℃时，存储器控制电路单元404(或存储器管理电路502)会将其目前执行速度降低35MB/sec，因此，存储器控制电路单元404(或存储器管理电路502)会判断其需将目前执行速度共降低350MB/sec(即，(90℃-80℃)*35MB/sec)。在存储器控制电路单元404(或存储器管理电路502)的目前执行速度为全速执行速度(即，1400MB/sec)的状态下，存储器控制电路单元404(或存储器管理电路502)会进一步获得目标存取速度为1050MB/sec(即，1400MB/sec-350MB/sec)。

接着，存储器控制电路单元404(或存储器管理电路502)会根据目标存取速度(即，1050MB/sec)与每一个部分的第一数据的大小，计算对应每一个部分的第一数据的延迟时间(也称为第四延迟时间)。例如，第四延迟时间即为主机系统11开始传送对应写入操作的写入指令与一个大小为4KB的写入数据至存储器存储装置10到存储器控制电路单元404(或存储器管理电路502)发送一个确认讯息给主机系统11的时间。换言之，存储器控制电路单元404(或存储器管理电路502)会计算主机系统11传送一个大小为4KB的部分的第一数据至存储器存储装置10，且存储器控制电路单元404(或存储器管理电路502)将一个部分的第一数据暂存至缓冲存储器508的缓存单元后，直到主机系统11接收到存储器控制电路单元404(或存储器管理电路502)所发送的一个确认讯息所需要的时间，以使得存储器控制电路单元404(或存储器管理电路502)能以此目标存取速度进行属于执行前景工作所产生的数据流的写入操作。在此，存储器控制电路单元404(或存储器管理电路502)所计算的对应每一个部分的第一数据的第四延迟时间为3.9(微秒)(即，(4*1024)/1050)，也就是说，存储器控制电路单元404(或存储器管理电路502)每接收一个部分的第一数据后，其会在此3.9内暂存此一个部分的第一数据至所提取的暂存物理抹除单元或缓存单元之中未被占用的一个缓存单元，并发送一个确认讯息至主机系统11。倘若主机系统11所传送的欲写入至可复写式非挥发性存储器模块406的部分的第一数据不只一个，则存储器控制电路单元404(或存储器管理电路502)会依序地在上述第四延迟时间内将每一个部分的第一数据暂存至缓存单元中，亦即，每隔3.9将一个部分的第一数据暂存至暂存物理抹除单元或缓存单元中，以使得存储器控制电路单元404(或存储器管理电路502)在第三延迟时间之内以1050MB/sec进行属于执行前景工作所产生的数据流的写入操作，以达到降温的效果。

图8是根据一范例实施例所示出的对存储器存储装置进行数据存取速度控制的温度与速度的关系的范例示意图。

请参照图8，在上述存储器控制电路单元404(或存储器管理电路502)以1050MB/sec进行属于执行前景工作所产生的数据流的写入操作的例子中，通过每隔第四延迟时间依序地将一个部分的第一数据暂存至暂存物理抹除单元或缓存单元中的操作，可使得存储器控制电路单元404(或存储器管理电路502)处理前景工作所产生的数据流的速度由全速执行速度(即，1400MB/sec)降为目标执行速度(即，1050MB/sec)，由此存储器控制电路单元404(或存储器管理电路502)的目前温度(即，90℃)不会再持续上升。此时，倘若主机系统11不再持续地写入数据，则存储器控制电路单元404(或存储器管理电路502)会将处理前景工作所产生的数据流的速度设定回全速执行速度。之后，倘若主机系统11开始对存储器存储装置10写入数据，则存储器控制电路单元404(或存储器管理电路502)会根据所检测的其本身的温度与温度阈值来决定以全速执行速度处理前景工作所产生的数据流，或者执行数据传输与存取速度控制的操作。

在存储器控制电路单元404(或存储器管理电路502)依序地将从主机系统11所接收的大小为4KB的多个部分的第一数据写入多个缓存单元后，存储器控制电路单元404(或存储器管理电路502)会将多个部分的第一数据传送至快速转译层(flash translationlayer,FTL)。具体而言，快速转译层在主机系统11的档案系统与可复写式非挥发性存储器模块406之间提供一个写入与抹除的操作接口。例如，快速转译层是通过在主机系统11的作业系统与存储器存储装置10之间的控制器所形成，在可复写式非挥发性存储器模块406的写入操作中，快速转译层可将由主机系统11之档案系统产生的逻辑单元映射在可复写式非挥发性存储器模块406的物理抹除单元上。在本范例实施例中，存储器控制电路单元404(或存储器管理电路502)是以16KB为单位来传送或存取数据，而此大小即为可复写式非挥发性存储器的一个物理程序化单元的大小(即，第一单位大小)，据此，存储器控制电路单元404(或存储器管理电路502)是将每四个部分的第一数据组成一个大小为16KB的数据组，并且将此大小为16KB的数据组传送至可复写式非挥发性存储器模块406以将其程序并写入可复写式非挥发性存储器模块406中。

在本发明范例实施例中，存储器控制电路单元404(或存储器管理电路502)除了通过降低处理来自主机系统11写入至缓存单元的第一数据的汇流排频宽以达到降温与降速之外，存储器控制电路单元404(或存储器管理电路502)会更进一步地控制暂存物理抹除单元或缓存单元中的多个部分的第一数据写入至可复写式非挥发性存储器模块406中的写入速度。具体而言，存储器控制电路单元404(或存储器管理电路502)会根据存储器存储装置10传送或存取数据的第一单位大小(即，一个物理程序化单元的大小)，分别将来自主机系统11的多个部分的第一数据组成多笔第一数据组，例如，每四个部分的第一数据会被组成一笔第一数据组，换言之，一笔第一数据组的大小等于16KB。类似地，在本范例实施例中，存储器控制电路单元404(或存储器管理电路502)会根据其最高可容许温度值“120℃”，温度阈值“80℃”，所检测的存储器控制电路单元404(或存储器管理电路502)的温度“90℃”以及全速执行速度“1400MB/sec”，获得延迟速度计数值“35MB/sec”以及目标存取速度“1050MB/sec”。

接着，存储器控制电路单元404(或存储器管理电路502)会根据目标存取速度(即，1050MB/sec)与每一笔第一数据组的大小(即，一个物理程序化单元的大小)，计算对应每一笔第一数据组的延迟时间(也称为第二延迟时间)。换言之，存储器控制电路单元404(或存储器管理电路502)会计算存储器控制电路单元404(或存储器管理电路502)将一笔第一数据组程序至可复写式非挥发性存储器模块406所需要的时间，以使得存储器控制电路单元404(或存储器管理电路502)能以上述目标存取速度进行属于执行前景工作所产生的数据流的写入操作。在此，存储器控制电路单元404(或存储器管理电路502)所计算的对应每一笔第一数据组的第二延迟时间为15.6(微秒)(即，(16*1024)/1050)，也就是说，存储器控制电路单元404(或存储器管理电路502)会依序地在上述对应每一笔第一数据组的第二延迟时间内，发送第一写入指令序列以指示将每一笔第一数据组写入可复写式非挥发性存储器模块406中。例如，存储器控制电路单元404(或存储器管理电路502)会从可复写式非挥发性存储器模块406的闲置区704提取一个物理抹除单元(也称为第一闲置物理抹除单元)并在15.6内将一笔第一数据组写入此第一闲置物理抹除单元，亦即，每隔15.6将一笔第一数据组程序至可复写式非挥发性存储器模块406中。如此一来，不仅降低存储器存储装置10的上层处理来自主机系统11写入至缓存单元的第一数据的汇流排频宽，也降低存储器存储装置10的底层处理从暂存物理抹除单元或缓存单元写入至可复写式非挥发性存储器模块406的第一数据组的汇流排频宽，通过对上述上层与底层的数据传输与存取速度的控制，可有效地达到整体的降温效果。

值得一提的是，在存储器控制电路单元404(或存储器管理电路502)执行前景工作时，也可同时地执行背景工作，例如，在存储器控制电路单元404(或存储器管理电路502)处理来自主机系统11欲写入至可复写式非挥发性存储器模块406的数据的同时，存储器控制电路单元404(或存储器管理电路502)也可能正在执行垃圾收集程序等背景工作，以释放出多余的存储器空间。换言之，在存储器控制电路单元404(或存储器管理电路502)的温度已超过温度阈值时，若仅对执行前景工作所产生的数据流进行数据传输与存取速度的控制，背景工作所产生的数据流仍可能会在底层以全速执行速度不断地写入可复写式非挥发性存储器模块406，进而影响存储器存储装置10的温度且无法有效地对存储器存储装置10进行降温。

有鉴于此，在本发明另一范例实施例中，存储器控制电路单元404(或存储器管理电路502)会考虑执行背景工作所产生的数据流从缓存单元写入至可复写式非挥发性存储器模块406时的执行速度。具体而言，存储器控制电路单元404(或存储器管理电路502)执行垃圾收集程序时，会从数据区702的物理抹除单元中选取一个或多个物理抹除单元(也称为第一物理抹除单元)，以从此一个或多个第一物理抹除单元所存储的数据中复制有效数据，并根据第一单位大小(即，一个物理程序化单元的大小，例如，16KB)，将此些有效数据组成多笔数据组(也称为第二数据组)，例如，一笔第二数据组的大小等于16KB。接着，存储器控制电路单元404(或存储器管理电路502)会复制并暂存每一笔第二数据组至所提取的闲置区704中的暂存物理抹除单元或缓存单元之中未被占用的缓存单元内。

在此，存储器控制电路单元404(或存储器管理电路502)获得延迟速度计数值与目标存取速度的步骤是相同于前述范例实施例中的运算操作，在此不再重述。例如，存储器控制电路单元404(或存储器管理电路502)根据其最高可容许温度值“120℃”，温度阈值“80℃”，所检测的存储器控制电路单元404(或存储器管理电路502)的温度“90℃”以及全速执行速度“1400MB/sec”，即可获得延迟速度计数值“35MB/sec”以及目标存取速度“1050MB/sec”。

之后，存储器控制电路单元404(或存储器管理电路502)会根据目标存取速度(即，1050MB/sec)与每一笔第二数据组的大小(即，一个物理程序化单元的大小)，计算对应每一笔第二数据组的第二延迟时间。亦即，存储器控制电路单元404(或存储器管理电路502)会计算存储器控制电路单元404(或存储器管理电路502)将一笔第二数据组程序至可复写式非挥发性存储器模块406所需要的时间，以使得存储器控制电路单元404(或存储器管理电路502)也能以上述目标存取速度进行属于执行背景工作所产生的数据流的写入操作。类似地，存储器控制电路单元404(或存储器管理电路502)所计算的对应每一笔第二数据组的第二延迟时间为15.6(微秒)(即，(16*1024)/1050)，也就是说，存储器控制电路单元404(或存储器管理电路502)会依序地在上述对应每一笔第二数据组的第二延迟时间内，发送写入指令序列(也称为第二写入指令序列)以指示将每一笔第二数据组写入可复写式非挥发性存储器模块406中。例如，存储器控制电路单元404(或存储器管理电路502)会在15.6内将存储在暂存物理抹除单元或缓存单元中的一笔第二数据组写入至一个回收物理抹除单元，亦即，每隔15.6将一笔第二数据组程序至可复写式非挥发性存储器模块406中。在此，回收物理抹除单元例如是从闲置区704中所提取的一个物理抹除单元(也称为第二闲置物理抹除单元)。在将所复制的有效数据写入至第二闲置物理抹除单元之后，存储器控制电路单元404(或存储器管理电路502)会抹除第一物理抹除单元。如此一来，通过本发明范例实施例的数据传输及存取速度控制的方法，不仅降低在存储器存储装置10的上层与底层处理来自主机系统11欲写入至可复写式非挥发性存储器模块406的前景数据的汇流排频宽，也降低在存储器存储装置10的底层处理从缓存单元写入至可复写式非挥发性存储器模块406的背景数据的汇流排频宽，通过对上述前景数据与背景数据的传输速度与存取速度的控制，可确保存储器存储装置10的产热与散热确实达到稳定状态。

特别是，本发明并不加以限制存储器控制电路单元404(或存储器管理电路502)执行垃圾收集程序的时间点，例如，存储器控制电路单元404(或存储器管理电路502)会判断物理抹除单元中的可用物理抹除单元是否小于一预定可用数目，并且在物理抹除单元中的可用物理抹除单元小于此预定可用数目时，才执行垃圾收集程序的运作。或者，在另一范例实施例中，存储器控制电路单元404(或存储器管理电路502)会每隔一固定的时间执行进行垃圾收集程序的运作。由于存储器控制电路单元404(或存储器管理电路502)可以是在写入来自主机系统11的第一数据至所提取的第一闲置物理抹除单元时，同步执行此垃圾收集程序。因此，上述第一物理抹除单元不包括目前被作为用以写入来自主机系统11的数据的第一闲置物理抹除单元。此外，第一物理抹除单元也不包括目前被作为回收物理抹除单元的第二闲置物理抹除单元，且所述第一闲置物理抹除单元也不同于所述第二闲置物理抹除单元。

值的一提的是，上述范例实施例皆是以全速执行速度计算最高可容许温度值与温度阈值之间每一单位温度所对应的延迟速度计数值，以进一步根据所计算的延迟速度计数值执行数据传输速度控制、存取速度控制与降温的操作。然而，本发明并不限于此。在本发明另一范例实施例中，也可根据不同的需求，直接设定延迟速度计数值的大小，以更快的达到降温效果或者减缓升温的速度，例如，欲更快的达到降温效果时可将延迟速度计数值设定为50MB/sec。换言之，在所检测到的存储器控制电路单元404(或存储器管理电路502)的温度为90℃，而温度阈值为80℃的例子中，存储器控制电路单元404(或存储器管理电路502)的温度每上升1℃时，存储器控制电路单元404(或存储器管理电路502)会将其目前执行速度降低50MB/sec，因此，存储器控制电路单元404(或存储器管理电路502)会判断其需将目前执行速度共降低500MB/sec(即，(90℃-80℃)*50MB/sec)。在存储器控制电路单元404(或存储器管理电路502)的目前执行速度为全速执行速度(即，1400MB/sec)的状态下，存储器控制电路单元404(或存储器管理电路502)会获得目标存取速度为900MB/sec(即，1400MB/sec-500MB/sec)。也就是说，目标存取速度的大小取决于根据所欲达到的降温效果所设定的延迟速度计数值，由此可更弹性地根据需求来达成不同的降温效果。类似地，在取得目标存取速度之后，即可根据目标存取速度以及上层数据与底层数据传输的单位大小，进而分别获得传输上层与底层的数据的延迟时间以有效地达到整体的降温。

图9是根据本发明的一范例实施例所示出的数据传输方法的流程图。

请参照图9，在步骤S901中，存储器控制电路单元404(或存储器管理电路502)会检测存储器存储装置10的温度。

在步骤S903中，存储器控制电路单元404(或存储器管理电路502)会判断存储器存储装置10的温度是否大于温度阈值。

在步骤S905中，倘若存储器存储装置的温度大于温度阈值时，存储器控制电路单元404(或存储器管理电路502)会根据一单位温度所对应的延迟速度计数值在第一延迟时间之内将第一数据写入至可复写式非挥发性存储器模块。

然而，图9中各步骤已详细说明如上，在此便不再赘述。值得注意的是，图9中各步骤可以实作为多个程序码或是电路，本发明不加以限制。此外，图9的方法可以搭配以上范例实施例使用，也可以单独使用，本发明不加以限制。

综上所述，本发明范例实施例的数据传输方法、存储器控制电路单元与存储器存储装置会在存储器存储装置的温度达到温度阈值时，通过在存储器存储装置的上层与底层控制处理来自主机系统欲写入至可复写式非挥发性存储器模块的数据流的传输速度与存取速度，由此降低处理前景数据的汇流排频宽，进而避免存储器存储装置运作时快速且大量写入数据所造成的系统过热现象。此外，本范例实施例的数据传输方法可更在存储器存储装置的底层控制执行垃圾收集程序等背景工作所产生的数据流的存取速度，如此一来，在兼顾前景数据与背景数据的传输速度与存取速度的情况下，可确保存储器存储装置的产热与散热确实达到稳定状态，进而提升数据传输速率以及数据存取效能。

最后应说明的是：以上各实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述各实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。

Claims (27)

1.一种数据传输方法，其特征在于，用在具有可复写式非挥发性存储器模块的存储器存储装置，包括：

检测所述存储器存储装置的温度；

判断所述存储器存储装置的所述温度是否大于温度阈值；

倘若所述温度大于所述温度阈值时，根据单位温度所对应的延迟速度计数值在第一延迟时间之内将第一数据数据写入至所述可复写式非挥发性存储器模块。

2.根据权利要求1所述的数据传输方法，其特征在于，还包括：

设定所述存储器存储装置的最高可容许温度值与全速执行速度；以及

根据所述全速执行速度、所述最高可容许温度值与所述温度阈值计算所述延迟速度计数值。

3.根据权利要求2所述的数据传输方法，其特征在于，根据所述全速执行速度、所述最高可容许温度值与所述温度阈值计算所述延迟速度计数值的步骤包括：

根据所述最高可容许温度值与所述温度阈值之间的第一温度差值，将所述全速执行速度划分为多个延迟速度等分，其中每一延迟速度等分的值等于所述延迟速度计数值。

4.根据权利要求1所述的数据传输方法，其特征在于，所述可复写式非挥发性存储器模块包括多个物理抹除单元，并且所述物理抹除单元包括至少闲置物理抹除单元，

其中根据所述单位温度所对应的所述延迟速度计数值在所述第一延迟时间之内将所述第一数据写入至所述可复写式非挥发性存储器模块的步骤包括：

根据所述存储器存储装置传送或存取数据的第一单位大小，分别将多个部分的第一数据组成多笔第一数据组，其中一笔第一数据组的大小等于所述第一单位大小；以及

根据所述延迟速度计数值，依序地在对应每一笔第一数据组的第二延迟时间内将每一笔第一数据组写入至从所述至少一闲置物理抹除单元中提取的第一闲置物理抹除单元。

5.根据权利要求4所述的数据传输方法，其特征在于，根据所述延迟速度计数值，依序地在对应每一笔第一数据组的所述第二延迟时间内将每一笔第一数据组写入至从所述至少一闲置物理抹除单元中提取的所述第一闲置物理抹除单元的步骤包括：

根据所述存储器存储装置的所述温度与所述温度阈值之间的第二温度差值以及所述延迟速度计数值，获得目标存取速度；以及

根据所述目标存取速度与每一笔第一数据组的大小，计算对应每一笔第一数据组的所述第二延迟时间，其中所述第一单位大小等于一个物理程序化单元的大小。

6.根据权利要求1所述的数据传输方法，其特征在于，在所述第一延迟时间之内将所述第一数据写入至所述可复写式非挥发性存储器模块之前的步骤还包括：

根据所述延迟速度计数值在第三延迟时间之内从主机系统接收所述第一数据。

7.根据权利要求6所述的数据传输方法，其特征在于，根据所述延迟速度计数值在所述第三延迟时间之内从所述主机系统接收所述第一数据的步骤包括：

根据所述存储器存储装置的所述温度与所述温度阈值之间的第二温度差值以及所述延迟速度计数值，获得目标存取速度；

根据所述目标存取速度与每一个第一数据的大小，计算对应每一个部分的第一数据的第四延迟时间；以及

依序地在对应每一个部分的第一数据的所述第四延迟时间内接收每一个部分的第一数据，其中一个部分的第一数据的大小为小于一个物理程序化单元的第二单位大小。

8.根据权利要求4所述的数据传输方法，其特征在于，还包括：

从所述物理抹除单元中选取第一物理抹除单元，其中所述第一物理抹除单元不包含所述第一闲置物理抹除单元且存储有复数笔数据；

根据所述存储器存储装置传送或存取数据的所述第一单位大小，将所述数据中的至少一有效数据组成多笔第二数据组，其中一笔第二数据组的大小等于所述第一单位大小；

根据所述延迟速度计数值，依序地在对应每一笔第二数据组的所述第二延迟时间内，将每一笔第二数据组写入至从所述至少一闲置物理抹除单元中提取的第二闲置物理抹除单元，其中所述第二闲置物理抹除单元不同于所述第一闲置物理抹除单元；以及

抹除所述第一物理抹除单元。

9.根据权利要求8所述的数据传输方法，其特征在于，根据所述延迟速度计数值，依序地在对应每一笔第二数据组的所述第二延迟时间内，将每一笔第二数据组写入至从所述至少一闲置物理抹除单元中提取的所述第二闲置物理抹除单元的步骤包括：

根据所述存储器存储装置的所述温度与所述温度阈值之间的第二温度差值以及所述延迟速度计数值，获得目标存取速度；以及

根据所述目标存取速度与每一笔第二数据组的大小，计算对应每一笔第二数据组的所述第二延迟时间，其中所述第一单位大小等于一个物理程序化单元的大小。

10.一种存储器控制电路单元，其特征在于，用在控制具有可复写式非挥发性存储器模块的存储器存储装置，所述存储器控制电路单元包括：

主机接口，用以耦接至主机系统；

存储器接口，用以耦接至所述可复写式非挥发性存储器模块；以及

存储器管理电路，耦接至所述主机接口与所述存储器接口，并且用以检测所述存储器存储装置的温度，

其中所述存储器管理电路更用以判断所述存储器存储装置的所述温度是否大于温度阈值，

其中倘若所述温度大于所述温度阈值时，所述存储器管理电路更用以根据单位温度所对应的延迟速度计数值在第一延迟时间之内，下达第一写入指令序列以指示将第一数据写入至所述可复写式非挥发性存储器模块。

11.根据权利要求10所述的存储器控制电路单元，其特征在于，所述存储器管理电路更用以设定所述存储器存储装置的最高可容许温度值与全速执行速度，

其中所述存储器管理电路更用以根据所述全速执行速度、所述最高可容许温度值与所述温度阈值计算所述延迟速度计数值。

12.根据权利要求11所述的存储器控制电路单元，其特征在于，在根据所述全速执行速度、所述最高可容许温度值与所述温度阈值计算所述延迟速度计数值的操作中，

所述存储器管理电路更用以根据所述最高可容许温度值与所述温度阈值之间的第一温度差值，将所述全速执行速度划分为多个延迟速度等分，其中每一延迟速度等分的值等于所述延迟速度计数值。

13.根据权利要求10所述的存储器控制电路单元，其特征在于，所述可复写式非挥发性存储器模块包括多个物理抹除单元，并且所述物理抹除单元包括至少一闲置物理抹除单元，

其中在根据所述单位温度所对应的所述延迟速度计数值在所述第一延迟时间之内，下达所述第一写入指令序列以指示将所述第一数据写入至所述可复写式非挥发性存储器模块的操作中，所述存储器管理电路更用以根据所述存储器存储装置传送或存取数据的第一单位大小，分别将多个部分的第一数据组成多笔第一数据组，其中一笔第一数据组的大小等于所述第一单位大小，

其中所述存储器管理电路更用以根据所述延迟速度计数值，依序地在对应每一笔第一数据组的第二延迟时间内，下达所述第一写入指令序列以指示将每一笔第一数据组写入至从所述至少一闲置物理抹除单元中提取的第一闲置物理抹除单元。

14.根据权利要求13所述的存储器控制电路单元，其特征在于，在根据所述延迟速度计数值，依序地在对应每一笔第一数据组的所述第二延迟时间内，下达所述第一写入指令序列以指示将每一笔第一数据组写入至从所述至少一闲置物理抹除单元中提取的所述第一闲置物理抹除单元的操作中，

所述存储器管理电路更用以根据所述存储器存储装置的所述温度与所述温度阈值之间的第二温度差值以及所述延迟速度计数值，获得目标存取速度；以及

根据所述目标存取速度与每一笔第一数据组的大小，计算对应每一笔第一数据组的所述第二延迟时间，其中所述第一单位大小等于一个物理程序化单元的大小。

15.根据权利要求10所述的存储器控制电路单元，其特征在于，在所述第一延迟时间之内，下达所述第一写入指令序列以指示将所述第一数据写入至所述可复写式非挥发性存储器模块之前，所述存储器管理电路更用以根据所述延迟速度计数值在第三延迟时间之内从所述主机系统接收所述第一数据。

16.根据权利要求15所述的存储器控制电路单元，其特征在于，在根据所述延迟速度计数值在所述第三延迟时间之内从所述主机系统接收所述第一数据的操作中，

所述存储器管理电路更用以根据所述存储器存储装置的所述温度与所述温度阈值之间的第二温度差值以及所述延迟速度计数值，获得目标存取速度；

所述存储器管理电路更用以根据所述目标存取速度与每一个第一数据的大小，计算对应每一个部分的第一数据的第四延迟时间；以及

所述存储器管理电路更用以依序地在对应每一个部分的第一数据的所述第四延迟时间内接收每一个部分的第一数据，其中一个部分的第一数据的大小为小于一个物理程序化单元的第二单位大小。

17.根据权利要求13所述的存储器控制电路单元，其特征在于，所述存储器管理电路还用以从所述物理抹除单元中选取第一物理抹除单元，其中所述第一物理抹除单元不包含所述第一闲置物理抹除单元且存储有复数笔数据，

其中所述存储器管理电路还用以根据所述存储器存储装置传送或存取数据的所述第一单位大小，将所述数据中的至少一有效数据组成多笔第二数据组，其中一笔第二数据组的大小等于所述第一单位大小，

其中所述存储器管理电路更用以根据所述延迟速度计数值，依序地在对应每一笔第二数据组的所述第二延迟时间内，下达第二写入指令序列以指示将每一笔第二数据组写入至从所述至少一闲置物理抹除单元中提取的第二闲置物理抹除单元，其中所述第二闲置物理抹除单元不同于所述第一闲置物理抹除单元，

其中所述存储器管理电路更用以抹除所述第一物理抹除单元。

18.根据权利要求17所述的存储器控制电路单元，其特征在于，在根据所述延迟速度计数值，依序地在对应每一笔第二数据组的所述第二延迟时间内，下达所述第二写入指令序列以指示将每一笔第二数据组写入至从所述至少一闲置物理抹除单元中提取的所述第二闲置物理抹除单元的操作中，

所述存储器管理电路更用以根据所述存储器存储装置的所述温度与所述温度阈值之间的第二温度差值以及所述延迟速度计数值，获得目标存取速度；以及

所述存储器管理电路更用以根据所述目标存取速度与每一笔第二数据组的大小，计算对应每一笔第二数据组的所述第二延迟时间，其中所述第一单位大小等于一个物理程序化单元的大小。

19.一种存储器存储装置，其特征在于，包括：

连接接口单元，用以耦接至主机系统；

可复写式非挥发性存储器模块；以及

存储器控制电路单元，耦接至所述连接接口单元与所述可复写式非挥发性存储器模块，其中所述存储器控制电路单元用以检测所述存储器存储装置的温度，

其中所述存储器控制电路单元更用以判断所述存储器存储装置的所述温度是否大于一温度阈值，

其中倘若所述温度大于所述温度阈值时，所述存储器控制电路单元更用以根据单位温度所对应的延迟速度计数值在第一延迟时间之内，下达第一写入指令序列以指示将第一数据写入至所述可复写式非挥发性存储器模块。

20.根据权利要求19所述的存储器存储装置，其特征在于，所述存储器控制电路单元更用以设定所述存储器存储装置的最高可容许温度值与全速执行速度，

其中所述存储器控制电路单元更用以根据所述全速执行速度、所述最高可容许温度值与所述温度阈值计算所述延迟速度计数值。

21.根据权利要求20所述的存储器存储装置，其特征在于，根据所述全速执行速度、所述最高可容许温度值与所述温度阈值计算所述延迟速度计数值的操作中，

所述存储器控制电路单元更用以根据所述最高可容许温度值与所述温度阈值之间的第一温度差值，将所述全速执行速度划分为多个延迟速度等分，其中每一延迟速度等分的值等于所述延迟速度计数值。

22.根据权利要求19所述的存储器存储装置，其特征在于，所述可复写式非挥发性存储器模块包括多个物理抹除单元，并且所述物理抹除单元包括至少一闲置物理抹除单元，

其中在根据所述单位温度所对应的所述延迟速度计数值在所述第一延迟时间之内，下达所述第一写入指令序列以指示将所述第一数据写入至所述可复写式非挥发性存储器模块的操作中，所述存储器控制电路单元更用以根据所述存储器存储装置传送或存取数据的第一单位大小，分别将多个部分的第一数据组成多笔第一数据组，其中一笔第一数据组的大小等于所述第一单位大小，

其中所述存储器控制电路单元更用以根据所述延迟速度计数值，依序地在对应每一笔第一数据组的第二延迟时间内，下达所述第一写入指令序列以指示将每一笔第一数据组写入至从所述至少一闲置物理抹除单元中提取的第一闲置物理抹除单元。

23.根据权利要求22所述的存储器存储装置，其特征在于，在根据所述延迟速度计数值，依序地在对应每一笔第一数据组的所述第二延迟时间内，下达所述第一写入指令序列以指示将每一笔第一数据组写入至从所述至少一闲置物理抹除单元中提取的所述第一闲置物理抹除单元的操作中，

所述存储器控制电路单元更用以根据所述存储器存储装置的所述温度与所述温度阈值之间的第二温度差值以及所述延迟速度计数值，获得目标存取速度；以及

所述存储器控制电路单元更用以根据所述目标存取速度与每一笔第一数据组的大小，计算对应每一笔第一数据组的所述第二延迟时间，其中所述第一单位大小等于一个物理程序化单元的大小。

24.根据权利要求19所述的存储器存储装置，其特征在于，在所述第一延迟时间之内，下达所述第一写入指令序列以指示将所述第一数据写入至所述可复写式非挥发性存储器模块之前的操作中，所述存储器控制电路单元更用以根据所述延迟速度计数值在第三延迟时间之内从所述主机系统接收所述第一数据。

25.根据权利要求24所述的存储器存储装置，其特征在于，在根据所述延迟速度计数值在所述第三延迟时间之内从所述主机系统接收所述第一数据的操作中，

所述存储器控制电路单元更用以根据所述存储器存储装置的所述温度与所述温度阈值之间的第二温度差值以及所述延迟速度计数值，获得目标存取速度；

所述存储器控制电路单元更用以根据所述目标存取速度与每一个第一数据的大小，计算对应每一个部分的第一数据的第四延迟时间；以及

所述存储器控制电路单元更用以依序地在对应每一个部分的第一数据的所述第四延迟时间内接收每一个部分的第一数据，其中一个部分的第一数据的大小为小于一个物理程序化单元的第二单位大小。

26.根据权利要求22所述的存储器存储装置，其特征在于，所述存储器控制电路单元更用以从所述物理抹除单元中选取第一物理抹除单元，其中所述第一物理抹除单元不包含所述第一闲置物理抹除单元且存储有复数笔数据，

其中所述存储器控制电路单元更用以根据所述存储器存储装置传送或存取数据的所述第一单位大小，将所述数据中的至少一有效数据组成多笔第二数据组，其中一笔第二数据组的大小等于所述第一单位大小，

其中所述存储器控制电路单元更用以根据所述延迟速度计数值，依序地在对应每一笔第二数据组的所述第二延迟时间内，下达一第二写入指令序列以指示将每一笔第二数据组写入至从所述至少一闲置物理抹除单元中提取的第二闲置物理抹除单元，其中所述第二闲置物理抹除单元不同于所述第一闲置物理抹除单元，

其中所述存储器控制电路单元更用以抹除所述第一物理抹除单元。

27.根据权利要求26所述的存储器存储装置，其特征在于，在根据所述延迟速度计数值，依序地在对应每一笔第二数据组的所述第二延迟时间内，下达所述第二写入指令序列以指示将每一笔第二数据组写入至从所述至少一闲置物理抹除单元中提取的所述第二闲置物理抹除单元的操作中，

所述存储器控制电路单元更用以根据所述存储器存储装置的所述温度与所述温度阈值之间的第二温度差值以及所述延迟速度计数值，获得目标存取速度；以及

所述存储器控制电路单元更用以根据所述目标存取速度与每一笔第二数据组的大小，计算对应每一笔第二数据组的所述第二延迟时间，其中所述第一单位大小等于一个物理程序化单元的大小。