CN112817541A - 写入带宽控制方法、存储器存储装置及存储器控制器 - Google Patents

Abstract

本发明提供一种写入带宽控制方法、存储器存储装置及存储器控制器。所述方法包括：检测存储器模块中的至少一闲置实体单元的总数；判断所述总数是否小于启动门槛值；若所述总数小于所述启动门槛值，启动数据整并程序；以及响应于所述数据整并程序被启动，主动降低所述存储器存储装置与所述主机系统之间的数据写入带宽。因此，可提高在所述数据整并程序的执行期间，相对于主机系统的写入带宽的稳定性。

Description

写入带宽控制方法、存储器存储装置及存储器控制器

技术领域

本发明涉及一种存储器控制技术，尤其涉及一种写入带宽控制方法、存储器存储装置及存储器控制器。

背景技术

非易失性存储器模块(例如快闪存储器模块)具有数据非易失性保存、低耗电及数据存取快速等优点。一般来说，非易失性存储器模块中会默认配置有一些闲置实体单元，以接收并存储来自主机系统的数据。然而，在将数据写入至非易失性存储器模块的过程中，闲置实体单元的数目会逐渐减少。为避免闲置实体单元的数目归零，一般会在存储来自主机系统的数据的期间，通过在背景执行数据整并操作以释放出新的闲置实体单元供后续使用。但是，在一些情况下，在背景执行的数据整并操作对于闲置实体单元的释放速度跟不上主机系统的数据写入速度，从而导致主机系统的数据写入动作被迫停止。但是，在释放出新的闲置实体单元后，对主机系统的数据写入速度又会大幅上升，长期下来导致非易失性存储器模块的数据写入速度极度不稳定。

发明内容

本发明提供一种写入带宽控制方法、存储器存储装置及存储器控制器，可提高在数据整并程序的执行期间，相对于主机系统的写入带宽的稳定性。

本发明的实施例提供一种写入带宽控制方法，其用于存储器存储装置。所述写入带宽控制方法包括：检测所述存储器模块中的至少一闲置实体单元的总数；判断所述总数是否小于启动门槛值；若所述总数小于所述启动门槛值，启动数据整并程序；以及响应于所述数据整并程序被启动，主动降低所述存储器存储装置与主机系统之间的数据写入带宽。

本发明的实施例另提供一种存储器存储装置，其包括连接接口、存储器模块及存储器控制器。所述连接接口用以连接至主机系统。所述存储器控制器连接至所述连接接口单元与所述存储器模块。所述存储器控制器用以检测所述存储器模块中的至少一闲置实体单元的总数。所述存储器控制器还用以判断所述总数是否小于启动门槛值。若所述总数小于所述启动门槛值，所述存储器控制器还用以启动数据整并程序。响应于所述数据整并程序被启动，所述存储器控制器还用以主动降低所述存储器存储装置与所述主机系统之间的数据写入带宽。

本发明的实施例另提供一种存储器控制器，其用以控制存储器模块。所述存储器控制器包括主机接口、存储器接口及存储器控制电路。所述主机接口用以连接至主机系统。所述存储器接口用以连接至所述存储器模块。所述存储器控制电路连接至所述主机接口与所述存储器接口。所述存储器控制电路用以检测所述存储器模块中的至少一闲置实体单元的总数。所述存储器控制电路还用以判断所述总数是否小于启动门槛值。若所述总数小于所述启动门槛值，所述存储器控制电路还用以启动数据整并程序。响应于所述数据整并程序被启动，所述存储器控制电路还用以主动降低所述存储器控制器与所述主机系统之间的数据写入带宽。

基于上述，在测得存储器模块中的闲置实体单元的总数小于启动门槛值后，数据整并程序可被启动。同时，响应于所述数据整并程序被启动，存储器存储装置与主机系统之间的数据写入带宽可被主动降低。因此，可提高在所述数据整并程序的执行期间，相对于主机系统的写入带宽的稳定性。

附图说明

图1是根据本发明的实施例所示出的存储器存储装置的示意图；

图2是根据本发明的实施例所示出的存储器控制器的示意图；

图3是根据本发明的实施例所示出的管理存储器模块的示意图；

图4是根据本发明的实施例所示出的主动降低存储器存储装置与主机系统之间的数据写入带宽的示意图；

图5是根据本发明的实施例所示出的存储器存储装置与主机系统之间的数据写入带宽的示意图；

图6是根据本发明的实施例所示出的存储器存储装置与主机系统之间的数据写入带宽的示意图；

图7是根据本发明的一实施例所示出的写入带宽控制方法的流程图。

具体实施方式

现将详细地参考本发明的示范性实施例，示范性实施例的实例说明于附图中。只要有可能，相同元件符号在附图和描述中用来表示相同或相似部分。

图1是根据本发明的实施例所示出的存储器存储装置的示意图。请参照图1，存储器存储系统10包括主机系统11与存储器存储装置12。主机系统11可为任意型态的计算机系统。例如。主机系统11可为笔记本计算机、桌上计算机、智能手机、平板计算机、工业计算机、游戏机、数码相机等各式电子系统。存储器存储装置12用以存储来自主机系统11的数据。例如，存储器存储装置12可包括固态硬盘、U盘、存储卡或其他类型的非易失性存储装置。主机系统11可经由串行高级技术附件(Serial Advanced Technology Attachment,SATA)接口、高速周边零件连接接口(Peripheral Component Interconnect Express,PCI Express)、通用串行总线(Universal Serial Bus,USB)或其他类型的连接接口电性连接至存储器存储装置12。因此，主机系统11可将数据存储至存储器存储装置12和/或从存储器存储装置12读取数据。

存储器存储装置12可包括连接接口121、存储器模块122及存储器控制器123。连接接口121用以将存储器存储装置12连接至主机系统11。例如，连接接口121可支持SATA、PCIExpress或USB等连接接口标准。存储器存储装置12可经由连接接口121与主机系统11通信。

存储器模块122用以存储数据。存储器模块122可包括可复写式非易失性存储器模块。存储器模块122包括存储单元阵列。存储器模块122中的存储单元是以电压的形式来存储数据。例如，存储器模块122可包括单阶存储单元(Single Level Cell,SLC)NAND型快闪存储器模块、多阶存储单元(Multi Level Cell,MLC)NAND型快闪存储器模块、三阶存储单元(Triple Level Cell,TLC)NAND型快闪存储器模块、四阶存储单元(Quad Level Cell,QLC)NAND型快闪存储器模块或其他具有相似特性的存储器模块。

存储器控制器123连接至连接接口121与存储器模块122。存储器控制器123可用以控制存储器存储装置12。例如，存储器控制器123可控制连接接口121与存储器模块122以进行数据存取与数据管理。例如，存储器控制器123可包括中央处理单元(CPU)、或是其他可编程的一般用途或特殊用途的微处理器、数字信号处理器(Digital Signal Processor,DSP)、可编程控制器、专用集成电路(Application Specific Integrated Circuits,ASIC)、可编程逻辑器件(Programmable Logic Device,PLD)或其他类似装置或这些装置的组合。

在一实施例中，存储器控制器123亦称为快闪存储器控制器。在一实施例中，存储器模块122亦称为快闪存储器模块。存储器模块122可接收来自存储器控制器123的指令序列并根据此指令序列存取存储单元。

图2是根据本发明的实施例所示出的存储器控制器的示意图。请参照图1与图2，存储器控制器123包括主机接口21、存储器接口22、存储器控制电路23及缓存存储器24。主机接口21用以经由连接接口121连接至主机系统11，以与主机系统11通信。存储器接口22用以连接至存储器模块122，以与存储器模块122通信。

存储器控制电路23连接至主机接口21与存储器接口22。存储器控制电路23可用以控制主机接口21与存储器接口22。此外，存储器控制电路23可经由主机接口21与主机系统11沟通并经由存储器接口22存取存储器模块122。存储器控制电路23也可视为存储器控制器123的控制核心。在以下实施例中，对于存储器控制电路23的说明等同于对于存储器控制器123的说明。

缓存存储器24连接至存储器控制电路23。缓存存储器24可用以暂存数据。例如，缓存存储器24可用以暂存来自主机系统11的指令(或数据)和/或来自存储器模块122的数据。

图3是根据本发明的实施例所示出的管理存储器模块的示意图。请参照图1至图3，存储器模块122包括多个实体单元301(1)～301(B)。每一个实体单元皆包括多个存储单元且用以非易失性地存储数据。例如，一个实体单元可包括一或多个实体区块。每一个实体单元可包括多个实体页。一个实体页中的多个存储单元可被同时程式化以存储数据。一个实体单元(或实体区块)中的所有存储单元可被同时抹除。

在一实施例中，存储器模块122中的实体单元301(1)～301(A)与301(A+1)～301(B)可分别被划分至数据区310与闲置区320。数据区310中的实体单元301(1)～301(A)存储有来自主机系统11的数据(亦称为使用者数据)。闲置区320中的实体单元301(A+1)～301(B)未存储数据。

在一实施例中，当有来自于主机系统11的新数据需要存储时，闲置区320中的一或多个实体单元会被选取并且用于存储此新数据。闲置区320中被用以存储数据的实体单元可被划分至数据区310。随着闲置区320中越来越多的实体单元被用来存储数据，闲置区320中的实体单元的总数会逐渐减少。

在一实施例中，存储器控制电路23可配置多个逻辑单元302(1)～302(C)来映射数据区310中的实体单元。例如，一个逻辑单元可由一或多个逻辑位址组成。逻辑单元与实体单元之间的映射关系则可记载于逻辑至实体映射表中。当接收到来自主机系统11的存取指令时，存储器控制电路23可根据此逻辑至实体映射表来存取数据区310中的实体单元。

在一实施例中，若某一实体单元(或某一实体页)当前有被某一逻辑单元映射，则表示此实体单元(或此实体页)中存储有有效数据。然而，若某一实体单元(或某一实体页)当前未被任何逻辑单元映射，则表示此实体单元(或此实体页)中未存储有效数据。在一实施例中，未存储有效数据的实体单元可被重新划分至闲置区320。在一实施例中，属于闲置区320的每一个实体单元亦称为闲置实体单元。

在一实施例中，存储器控制电路23可持续检测闲置区320中的实体单元301(A+1)～301(B)的总数。同时，存储器控制电路23可持续判断实体单元301(A+1)～301(B)的总数是否小于一个启动门槛值。例如，此启动门槛值可以是3或者其他数值。若实体单元301(A+1)～301(B)的总数小于此启动门槛值，存储器控制电路23可启动一个数据整并程序。此数据整并程序亦称为垃圾回收(garbage collection)程序。

在一实施例中，在启动数据整并程序后，存储器控制电路23可从存储区310中选择至少一个实体单元作为来源单元并从闲置区320中选择至少一个实体单元作为目标单元。存储器控制电路23可将作为来源单元的实体单元所存储的有效数据集中复制到作为目标单元的实体单元中。在作为来源单元的某一个实体单元所存储的所有有效数据都被复制到目标单元后，此实体单元中的所有数据将被标记为无效并且此实体单元可被划分至闲置区320。此外，被划分至闲置区320的实体单元可被抹除，以清除此实体单元所存储的数据。

在一实施例中，将某一个实体单元从存储区310重新划分至闲置区320的操作亦称为释放一个新的闲置实体单元。也就是说，在启动所述数据整并程序后，一或多个闲置实体单元可逐渐被释放并且使得属于闲置区320的实体单元的总数逐渐增加。

在一实施例中，在启动数据整并程序后，存储器控制电路23可判断闲置区320中的实体单元的总数是否大于一个终止门槛值。例如，此终止门槛值可以大于或等于前述启动门槛值。若闲置区320中的实体单元的总数大于此终止门槛值，存储器控制电路23可终止所述数据整并程序。也就是说，响应于闲置区320中的实体单元的总数大于此终止门槛值，存储器控制电路23可停止执行当前执行中的数据整并程序。

在一实施例中，在启动数据整并程序后，此数据整并程序可在背景执行。同时，主机系统11可在前景持续将数据存储至存储器存储装置12。

在一实施例中，响应于所述数据整并程序被启动，存储器控制电路23可主动降低存储器存储装置12与主机系统11之间的数据写入带宽。此数据写入带宽可反映存储器存储装置12与主机系统11之间的数据写入速度。通过主动降低存储器存储装置12与主机系统11之间的数据写入带宽，可避免闲置区320中已经所剩不多的实体单元更进一步被用尽，从而可提升存储器存储装置12与主机系统11之间的数据写入带宽(或数据写入速度)的稳定性。

图4是根据本发明的实施例所示出的主动降低存储器存储装置与主机系统之间的数据写入带宽的示意图。请参照图4，假设一个数据整并程序在时间点T(0)被启动，且稍后此数据整并程序在时间点T(1)被终止。在时间点T(0)至T(1)之间的时间范围内，主机写入操作可持续在前景执行，以将数据存储至存储器存储装置12。须注意的是，所述主机写入操作会使得闲置区320中的实体单元持续被消耗。同时，在时间点T(0)至T(1)之间的时间范围内，数据整并程序可持续在背景执行，以增加闲置区320中的实体单元的数目。

在一实施例中，响应于所述数据整并程序被启动，在时间点T(0)至T(1)之间的时间范围内(即在背景执行数据整并程序的期间)，存储器控制电路23可主动降低存储器存储装置12与主机系统11之间的数据写入带宽。例如，响应于所述数据整并程序被启动，在时间点T(0)至T(1)之间的时间范围内，存储器控制电路23可减少通过直接存储器存取(DirectMemory Access,DMA)操作从主机系统11提取的至少一个写入指令的总数。例如，假设时间点T(0)至T(1)之间的时间范围为10秒。在未启动数据整并程序的状态下(例如时间点T(0)之前和/或时间点T(1)之后)，在10秒内，存储器控制电路23可通过DMA操作从主机系统11的存储器中提取k个写入指令(k为任意大于1的整数)。然而，在启动数据整并程序的状态下(例如在时间点T(0)～T(1)之间)，同样在10秒内，存储器控制电路23可通过DMA操作从主机系统11的存储器中提取p个写入指令(p为正整数)，且p小于k。

在一实施例中，响应于所述数据整并程序被启动，存储器控制电路23可设定一个延迟门槛值。例如，存储器控制电路23可将此延迟门槛值设定为大于零的数值。在时间点T(0)至T(1)之间的时间范围内，存储器控制电路23可通过DMA操作从主机系统11提取一个写入指令(亦称为第一写入指令)。接着，存储器控制电路23可开始计算一个等待时间并判断此等待时间是否达到此延迟门槛值。在等待时间达到此延迟门槛值后，存储器控制电路23可通过DMA操作从主机系统11提取下一个写入指令(亦称为第二写入指令)。也就是说，在一实施例中，通过延长连续存取的两个写入指令之间的等待时间，可达到前述主动降低存储器存储装置12与主机系统11之间的数据写入带宽的效果。

在一实施例中，存储器控制电路23可根据闲置区320中的实体单元的总数来动态调整此延迟门槛值。例如，在启动数据整并程序初期，由于闲置区320中的实体单元的总数相对较少，故此延迟门槛值可设定为相对较大的数值。因此，存储器控制电路23可在启动数据整并程序初期，较大幅度地降低存储器存储装置12与主机系统11之间的数据写入带宽(即较大幅度地减少在一时间范围内通过DMA操作从主机系统11提取的写入指令的总数)。

在经过一段时间的数据整并之后，由于主机系统11的数据写入速度被减缓且更多的闲置实体单元接续被释放，故存储器控制电路23可逐渐将此延迟门槛值可设定为相对较小的数值(即较小幅度地减少在一时间范围内通过DMA操作从主机系统11提取的写入指令的总数)，从而逐渐提升存储器存储装置12与主机系统11之间的数据写入带宽(但是存储器存储装置12与主机系统11之间的数据写入带宽仍处于被主动降低的状态)。

在一实施例中，存储器控制电路23可根据所述数据整并程序的执行状况来动态调整此延迟门槛值。例如，在数据整并程序的执行状况相对较佳的状态下，新的闲置实体单元可较为快速的被释放(即闲置实体单元的释放率相对较高)。因此，在此状态下，存储器控制电路23可将此延迟门槛值设定为相对较小的数值，以降低对于所述数据写入带宽的限制。

然而，在数据整并程序的执行状况相对较差的状态下，新的闲置实体单元的释放速度较为缓慢(即闲置实体单元的释放率相对较低)。因此，在此状态下，存储器控制电路23可将此延迟门槛值设定为相对较大的数值，以避免闲置区320中的实体单元被用尽。

在一实施例中，存储器控制电路23可检测缓存存储器24的使用状况。缓存存储器24可用以缓存来自主机系统11的写入指令。存储器控制电路23可根据缓存存储器24的使用状况调整延迟门槛值。藉此，同样可避免因缓存存储器24中待处理的写入指令过多而导致主机系统11的写入操作在执行所述数据整并程序的期间被停止。

在一实施例中，存储器控制电路23可设定至少一个容量门槛值。当缓存存储器24中写入指令的总数或者写入指令的数据量达到某一个容量门槛值(亦称为第一容量门槛值)时，存储器控制电路23可将所述延迟门槛值设定为对应于此第一容量门槛值的某一数值(亦称为第一数值)。当缓存存储器24中写入指令的总数或者写入指令的数据量达到另一个容量门槛值(亦称为第二容量门槛值)时，存储器控制电路23可将所述延迟门槛值调整为对应于此第二容量门槛值的某一数值(亦称为第二数值)。第一容量门槛值不同于第二容量门槛值。第一数值不同于第二数值。

在一实施例中，第二容量门槛值大于第一容量门槛值，且第二数值大于第一数值。也就是说，在一实施例中，若缓存存储器24中的写入指令的总数或数据量持续增加，则存储器控制电路23可逐渐增加延迟门槛值，从而减缓从主机系统11提取写入指令的速度或频率。

须注意的是，前述实施例中提及的闲置区320中的实体单元的总数、数据整并程序的执行状况及缓存存储器24的使用状况中的任一者，皆可以单独或同时用来调整所述延迟门槛值，本发明不加以限制。此外，更多可反映当前系统状态的系统参数也可以搭配这些参数使用以调整所述延迟门槛值，本发明不加以限制。

在一实施例中，响应于所述数据整并程序被终止，存储器控制电路23可将存储器存储装置12与主机系统11之间的所述数据写入带宽回复至一默认值。例如，此默认值是指在不受所述数据整并程序干扰的状态下，存储器存储装置12与主机系统11之间正常的数据写入带宽。

图5是根据本发明的实施例所示出的存储器存储装置与主机系统之间的数据写入带宽的示意图。请参照图5，假设在未启动数据整并程序时，存储器存储装置12与主机系统11之间的数据写入带宽以BW(1)表示。

在未采用动态降低所述数据写入带宽的一实施例中，在执行数据整并程序的期间(即时间点T(0)～T(1)之间)，由于存储器存储装置12与主机系统11之间的数据写入带宽未受限制，故可能因为闲置区320中的实体单元被用尽而导致存储器存储装置12与主机系统11之间的数据写入带宽大幅下降甚至归零。此外，一旦有新的闲置实体单元被释放，则此数据写入带宽又可能会突然大幅上升，从而导致存储器存储装置12与主机系统11之间的数据写入带宽相当不稳定。

图6是根据本发明的实施例所示出的存储器存储装置与主机系统之间的数据写入带宽的示意图。请参照图6，在采用动态降低所述数据写入带宽的一实施例中，在执行数据整并程序的期间(即时间点T(0)～T(1)之间)，存储器存储装置12与主机系统11之间的数据写入带宽受存储器控制电路23控制(例如主动降低)。

具体而言，在时间点T(0)～T(1)之间的不同时间点，随着闲置区320中的实体单元的总数、数据整并程序的执行状况及缓存存储器24的使用状况的变化，存储器存储装置12与主机系统11之间的数据写入带宽可相应的稳定变化。例如，在开始执行数据整并程序的初期，存储器存储装置12与主机系统11之间的数据写入带宽稳定下降。接着，在执行数据整并程序的后期，存储器存储装置12与主机系统11之间的数据写入带宽稳定上升。在终止数据整并程序后(即时间点T(1)之后)，存储器存储装置12与主机系统11之间的数据写入带宽可回复至默认值BW(1)。相较于图5的实施例，启用动态降低所述数据写入带宽的控制机制后，在执行数据整并程序的期间，存储器存储装置12与主机系统11之间的数据写入带宽明显更加稳定。

图7是根据本发明的实施例所示出的写入带宽控制方法的流程图。请参照图7，在步骤S701中，检测存储器模块中的闲置实体单元的总数。在步骤S702中，判断所述总数是否小于门槛值(即启动门槛值)。若所述总数小于门槛值，在步骤S703中，启动数据整并程序。在启动数据整并程序后，在步骤S704中，响应于所述数据整并程序，主动降低存储器存储装置与主机系统之间的数据写入带宽。此外，若步骤S702判断为否(即所述总数不小于门槛值)，则步骤S701可重复执行。

然而，图7中各步骤已详细说明如上，在此便不再赘述。值得注意的是，图7中各步骤可以实作为多个程式码或是电路，本发明不加以限制。此外，图7的方法可以搭配以上范例实施例使用，也可以单独使用，本发明不加以限制。

综上所述，在测得存储器模块中的闲置实体单元的总数小于启动门槛值后，数据整并程序可被启动。同时，响应于所述数据整并程序被启动，存储器存储装置与主机系统之间的数据写入带宽可被主动降低。此外，在主动降低存储器存储装置与主机系统之间的数据写入带宽的操作中，闲置实体单元的总数、数据整并程序的执行状况及缓存存储器的使用状况皆可被考虑，以调整数据写入带宽的调整幅度。因此，可提高在所述数据整并程序的执行期间，相对于主机系统的写入带宽的稳定性。

最后应说明的是：以上各实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述各实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。

Claims (18)

1.一种写入带宽控制方法，其特征在于，用于存储器存储装置，且所述写入带宽控制方法包括：

检测所述存储器模块中的至少一闲置实体单元的总数；

判断所述总数是否小于启动门槛值；

若所述总数小于所述启动门槛值，启动数据整并程序；以及

响应于所述数据整并程序被启动，主动降低所述存储器存储装置与主机系统之间的数据写入带宽。

2.根据权利要求1所述的写入带宽控制方法，其中响应于所述数据整并程序被启动，主动降低所述存储器存储装置与所述主机系统之间的所述数据写入带宽的步骤包括：

响应于所述数据整并程序被启动，减少在一时间范围内通过直接存储器存取操作从所述主机系统提取的至少一写入指令的总数。

3.根据权利要求2所述的写入带宽控制方法，其中减少在所述时间范围内通过所述直接存储器存取操作从所述主机系统接收的所述至少一写入指令的所述总数的步骤包括：

在通过所述直接存储器存取操作从所述主机系统提取第一写入指令后，判断等待时间是否达到延迟门槛值；以及

若所述等待时间达到所述延迟门槛值，通过所述直接存储器存取操作从所述主机系统提取第二写入指令。

4.根据权利要求3所述的写入带宽控制方法，还包括：

根据所述至少一闲置实体单元的所述总数与所述数据整并程序的执行状况调整所述延迟门槛值。

5.根据权利要求3所述的写入带宽控制方法，还包括：

检测所述存储器存储装置中的缓存存储器的使用状况，其中所述缓存存储器用以缓存来自所述主机系统的所述至少一写入指令；以及

根据所述缓存存储器的所述使用状况调整所述延迟门槛值。

6.根据权利要求1所述的写入带宽控制方法，还包括：

响应于所述数据整并程序被终止，将所述存储器存储装置与所述主机系统之间的所述数据写入带宽回复至默认值。

7.一种存储器存储装置，其特征在于，包括：

连接接口，用以连接至主机系统；

存储器模块；以及

存储器控制器，连接至所述连接接口单元与所述存储器模块，

其中所述存储器控制器用以检测所述存储器模块中的至少一闲置实体单元的总数，

所述存储器控制器还用以判断所述总数是否小于启动门槛值，

若所述总数小于所述启动门槛值，所述存储器控制器还用以启动数据整并程序，并且

响应于所述数据整并程序被启动，所述存储器控制器还用以主动降低所述存储器存储装置与所述主机系统之间的数据写入带宽。

8.根据权利要求7所述的存储器存储装置，其中响应于所述数据整并程序被启动，主动降低所述存储器存储装置与所述主机系统之间的所述数据写入带宽的操作包括：

响应于所述数据整并程序被启动，减少在一时间范围内通过直接存储器存取操作从所述主机系统提取的至少一写入指令的总数。

9.根据权利要求8所述的存储器存储装置，其中减少在所述时间范围内通过所述直接存储器存取操作从所述主机系统接收的所述至少一写入指令的所述总数的操作包括：

在通过所述直接存储器存取操作从所述主机系统提取第一写入指令后，判断等待时间是否达到延迟门槛值；以及

若所述等待时间达到所述延迟门槛值，通过所述直接存储器存取操作从所述主机系统提取第二写入指令。

10.根据权利要求9所述的存储器存储装置，其中所述存储器控制器还用以根据所述至少一闲置实体单元的所述总数与所述数据整并程序的执行状况调整所述延迟门槛值。

11.根据权利要求9所述的存储器存储装置，其中所述存储器控制器还用以检测所述存储器存储装置中的缓存存储器的使用状况，所述缓存存储器用以缓存来自所述主机系统的所述至少一写入指令，并且

所述存储器控制器还用以根据所述缓存存储器的所述使用状况调整所述延迟门槛值。

12.根据权利要求7所述的存储器存储装置，其中响应于所述数据整并程序被终止，所述存储器控制器还用以将所述存储器存储装置与所述主机系统之间的所述数据写入带宽回复至默认值。

13.一种存储器控制器，其特征在于，用以控制存储器模块，且所述存储器控制器包括：

主机接口，用以连接至主机系统；

存储器接口，用以连接至所述存储器模块；以及

存储器控制电路，连接至所述主机接口与所述存储器接口，

其中所述存储器控制电路用以检测所述存储器模块中的至少一闲置实体单元的总数，

所述存储器控制电路还用以判断所述总数是否小于启动门槛值，

若所述总数小于所述启动门槛值，所述存储器控制电路还用以启动数据整并程序，并且

响应于所述数据整并程序被启动，所述存储器控制电路还用以主动降低所述存储器控制器与所述主机系统之间的数据写入带宽。

14.根据权利要求13所述的存储器控制器，其中响应于所述数据整并程序被启动，主动降低所述存储器控制器与所述主机系统之间的所述数据写入带宽的操作包括：

响应于所述数据整并程序被启动，减少在一时间范围内通过直接存储器存取操作从所述主机系统提取的至少一写入指令的总数。

15.根据权利要求14所述的存储器控制器，其中减少在所述时间范围内通过所述直接存储器存取操作从所述主机系统接收的所述至少一写入指令的所述总数的操作包括：

在通过所述直接存储器存取操作从所述主机系统提取第一写入指令后，判断等待时间是否达到延迟门槛值；以及

若所述等待时间达到所述延迟门槛值，通过所述直接存储器存取操作从所述主机系统提取第二写入指令。

16.根据权利要求15所述的存储器控制器，其中所述存储器控制电路还用以根据所述至少一闲置实体单元的所述总数与所述数据整并程序的执行状况调整所述延迟门槛值。

17.根据权利要求15所述的存储器控制器，其中所述存储器控制电路还用以检测所述存储器控制器中的缓存存储器的使用状况，所述缓存存储器用以缓存来自所述主机系统的所述至少一写入指令，并且

所述存储器控制电路还用以根据所述缓存存储器的所述使用状况调整所述延迟门槛值。

18.根据权利要求13所述的存储器控制器，其中响应于所述数据整并程序被终止，所述存储器控制电路还用以将所述存储器控制器与所述主机系统之间的所述数据写入带宽回复至默认值。

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