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CN107017873A - 数字电路结构 - Google Patents

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CN107017873A CN201611187515.2A CN201611187515A CN107017873A CN 107017873 A CN107017873 A CN 107017873A CN 201611187515 A CN201611187515 A CN 201611187515A CN 107017873 A CN107017873 A CN 107017873A
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Abstract

根据本发明的一些实施例，提供了一种电路结构。电路结构包括第一晶体管、第二晶体管、存储节点和字线。两个晶体管中的每一个均包括栅极、源极和漏极。存储节点连接至第一晶体管的栅极。字线连接至第二晶体管的栅极。第一晶体管和所述第二晶体管串联连接。第一和第二阈值电压分别与第一和第二晶体管相关联，并且第一阈值电压低于第二阈值电压。

Description

数字电路结构
技术领域
本发明的实施例总体涉及电子电路，更具体地，涉及数字电路及其相关的电路结构。
背景技术
得益于摩尔定律(约每18个月单位面积可用晶体管的数量增加一倍)，已经实现了现代应用要求的数字运算能力的指数型增长，通过晶体管尺寸的持续按比例缩小使得摩尔定律成为可能。为了防止功率消耗量爆炸性增长，系统电压在持续地减小。
当数字电路以低系统电压工作时，新的挑战出现了。特别是，在低系统电压下漏电流效应(有时被称为“截止电流”)表现得更突出。同时，期望保持工作电流量(有时也被称为“导通电流”)以达到一定的性能标准。因此，期望尽可能最大程度地控制漏电流而不牺牲太多工作电流。
发明内容
根据本发明的一个方面，提供了一种电路结构，包括：第一晶体管，包括栅极、源极和漏极，其中，第一阈值电压与所述第一晶体管相关联；第二晶体管，包括栅极、源极和漏极，其中，第二阈值电压与所述第二晶体管相关联；存储节点，连接至所述第一晶体管的栅极；以及字线，连接至所述第二晶体管的栅极；其中，所述第一晶体管和所述第二晶体管串联连接，其中，所述第一阈值电压低于所述第二阈值电压。
根据本发明的另一方面，提供了一种SRAM单元结构，包括：读端口，包括第一端、第二端和第三端，所述读端口与读端口阈值电压相关联；拉元件，包括第一端和第二端，所述拉元件的第一端连接至所述读端口的第三端，所述拉元件与拉元件阈值电压相关联；位值存储元件，包括连接至所述拉元件的第二端的输出端；位线，连接至所述读端口的第一端；以及字线，连接至所述读端口的第二端；其中，所述读端口阈值电压高于所述拉元件阈值电压。
根据本发明的又一方面，提供了一种具有受控的截止电流的逻辑电路结构，包括：开关元件，包括输出端、开关控制端和互连端，所述开关元件与第一阈值电压相关联；以及拉元件，包括拉端，输入端和互连端，所述拉元件与第二阈值电压相关联；其中，所述开关元件的互连端连接至所述拉元件的互连端，其中，所述第一阈值电压高于所述第二阈值电压。
附图说明
在阅读附图时，本发明的各个方面可从下列详细描述获得最深入理解。应当注意，根据工业中的标准实践，各个部件并非按比例绘制。事实上，为了清楚讨论，各个部件的尺寸可以任意增大或减小。
图1示出了根据本发明的一些实施例的数字存储电路的框图。
图2A示出了根据本发明的一些实施例的存储单元。
图2B示出了根据本发明的一些实施例的存储单元的一部分。
图2C示出了根据本发明的一些实施例的电路结构。
图3A至图3B提供了根据本发明的一些实施例的电路结构的示例性布局。
图4A至图4D示出了根据本发明的一些实施例的电路结构的操作。
图5A至图5B示出了根据本发明的一些实施例的电路结构的操作。
图6A示出了根据本发明的一些实施例的电路结构。
图6B至图6D示出了根据本发明的一些实施例的计算机模拟应用电路结构于电路的影响。
图7A示出了根据本发明的一些实施例的电路结构。
图7B至图7C提供了根据本发明的一些实施例的电路结构的示例性布局。
图8A至图8C示出了根据本发明的一些实施例的电路结构。
图9示出了根据本发明的一些实施例的电路结构的框图。
图10A至图10D示出了根据本发明的一些实施例的电路及其应用电路结构的示例性布局。
图11示出了根据本发明的一些实施例的数字逻辑电路的一部分的框图。
图12A和图12B示出了根据本发明的一些实施例的数字逻辑电路结构。
具体实施方式
下列公开提供了许多用于实现所提供主题的不同特征的不同实施例或实例。下面将描述元件和布置的特定实例以简化本发明。当然这些仅仅是实例并不旨在限定本发明。例如，在下面的描述中第一部件在第二部件上方或者在第二部件上的形成可以包括第一部件和第二部件以直接接触方式形成的实施例，也可以包括额外的部件可以形成在第一和第二部件之间，使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可以在各实施例中重复参考标号和/或字符。这种重复仅是为了简明和清楚，其自身并不表示所论述的各个实施例和/或配置之间的关系。
本发明总体上涉及数字电路。存储电路/系统是一类重要的数字电路，并且以下将更详细地讨论。逻辑电路是另一类重要的数字电路，并且也将被讨论。
图1是根据本发明的一些实施例的存储器1的高层框图。参照图1，存储器1包括地址解码器10和存储单元阵列11。存储单元阵列11包括一定数量(可以是大量)的能存储信息的存储单元。地址解码器10可以取n个地址位作为输入12，并且解码n个位，以通过适当设置连接至存储单元阵列11的2n根字线26上的信号来识别将要读/写的期望存储单元/块。m根位线25也连接至存储器1。在读操作之后，结果出现在位线25处。存储器1可包括诸如时钟电路和感测放大器的其他部件，为清楚起见它们未在图1中示出。存储器1可以具有任何合适的类型，诸如SRAM、DRAM、NV-SRAM(例如，STT-MRAM、RRAM、闪存...)或其他任何类型的合适存储器。
参照图2A，其示出了根据本发明的实施例的可能出现在图1的存储单元阵列11中的存储单元2。存储器单元2包括连接至位线25和字线26的读端口21，以及连接至系统电压27和接地端28的存储元件22。存储元件22包括拉(pulling)元件23(连接至读端口21)和信息存储器24。在一些实施例中，存储单元2可包括在图2A中未示出的其它电路/块。
读端口21与读端口阈值电压相关，该读端口阈值电压决定了应该超过施加至读端口21的电压的阈值，以使读端口21工作。在一些实施例中，读端口21包括诸如场效应晶体管(FET)的晶体管，因此读端口阈值电压将与FET的阈值电压相关。字线26上的电压控制读端口21的操作，并在读/写操作期间被设定为适当的模拟/数字值。在读操作期间，位线25反映从信息存储器24读出的信息，并且在写操作期间，位线25呈现将被写入到信息存储器24的信息。
存储元件22连接至系统电压27和接地端28。系统电压27为存储单元2提供必需的电流和功率。接地端28提供放电电流的路径，并且在一些实施例中可用负系统电压代替。
拉元件23充当信息存储器24和读端口21之间的中介。在一些实施例中，拉元件23连接至接地端28，以在必要时拉低其输出。在一些实施例中，拉元件23连接至系统电压27，用于拉高其输出。
信息存储器24保持存储在存储单元2的存储元件22中的信息。在一些实施例中，信息存储器24能够保持1位信息，例如逻辑0或1。在一些实施例中，信息存储器24是电性的，例如是电容器，在这种情况下，高电压可以表示逻辑1，低电压可以表示逻辑0。除其他因素之外，对应高和低的电压值可取决于系统电压和电路设计及其他因素。信息存储器24也可以是磁性的，并且其他类型的信息存储器24也是可以的。
参照图2B，根据本发明的一些实施例，存储单元2的一部分(包括读端口21和拉元件23)被图2A的虚线圈B所环绕。读端口21可包括三个端口：第一端211、第二端212和第三端213。拉元件23也可包括三个端：第一端231、第二端232和第三端233。在一些实施例中，读端口21的第三端213与拉元件23的第一端231相连接。读端口21的第一端211和第二端212可分别连接至位线和字线。拉元件23的第二端232和第三端233可分别连接至存储节点(未示出)和接地。
参考图2B来解释读操作，假设连接至拉元件23的第二端232的存储节点能够存储一位信息。在开始读操作时，升高(预充电)连接至位线的第一端211。然后，连接至字线的第二端212设定为适当值以启动读端口21，并且在读端口21的第一端211与第三端213之间建立电通信路径，从而允许第一端211反映在第三端213上的电压。存储在拉元件23的第二端232(存储节点)上的位值决定在第一端231上的电压，从而也决定了读端口21的第一端211和第三端213的电压。如果位值使得拉元件23的第一端231与第三端233之间存在电路径，则该路径拉低拉元件23的第一端231上的电压，以及读端口21的第一端211和第三端213上的电压。另一方面，如果位值使得拉元件23的第一端231与第三端233之间不存在电路径，则拉元件23的第一端231(和读端口21的第三端213)上的电压与读端口21的第一端211的电压基本上保持相同。
在解释完存储在拉元件23的第二端232上的信息如何传递到读端口21的第一端211后，请参考图2C，其为根据本发明一些实施例的图2A和图2B所示的框图的电路实现方案。
图2C示出了两个串联连接的NMOS晶体管2Q1，2Q2。在一些实施例中，也可能是其他类型的电路元件，例如，PMOS晶体管和非FET型电路元件。晶体管2Q1包括第一、第二和第三端231、232、233，并且充当图2B所示的拉元件23。在一些实施例中，晶体管2Q1的第一、第二和第三端231、232、233分别是NMOS晶体管的漏极、栅极和源极。晶体管2Q2包括第一、第二和第三端211、212、213，并且充当图2B所示的读端口21。在一些实施例中，晶体管2Q2的第一、第二和第三端211、212、213分别是NMOS晶体管的漏极、栅极和源极。晶体管2Q2的第一端211和第二端212可分别连接至位线25和字线26。晶体管2Q1的第二端232和第三端233可分别连接至存储节点(未示出)和接地。
晶体管2Q1与第一阈值电压Vth1相关，并且晶体管2Q2与第二阈值电压Vth2相关。Vth1和Vth2可由制造工艺控制，例如控制在制造的晶体管的各个区的掺杂量。在一些实施例中，晶体管2Q1，2Q2是场效应管，所以施加于晶体管2Q1，2Q2的体(body)电压(在图2C中未示出)的量也可控制Vth1和Vth2。由于掺杂的量在整个晶片上可以更均匀，通过体电压控制Vth1和Vth2可以简化制造工艺。另一方面，通过改变掺杂量控制Vth1和Vth2可以给电路设计者更多灵活性。
如果第二端232上的电压为高，则在预充电位线25且升高字线26的读操作期间，两个晶体管2Q1，2Q2将导通，从而拉低位线25上电压。其结果是读出逻辑0。另一方面，如果第二端232上的电压为低，则即使预充电位线25且升高字线26，晶体管2Q1也不导通，在这种情况下，位线25上的电压为高，表示逻辑1。
图3A和3B提供图2C所示的电路结构的示例性布局。
在图3A中，由虚线环绕的两个矩形区域分别表示晶体管2Q1和2Q2。参考晶体管2Q1。竖直条是扩散区411(例如，氧化物扩散区)。弯曲带对应于栅极多晶硅412(其可以是或包括其它合适的材料，例如金属和/或高K材料)。在三个正方形中，在顶部和底部的正方形可以是源极接触件413，在中间的正方形可以是漏极接触件414。晶体管2Q1的漏极接触件414经导电层401(例如，M1或M2)连接至晶体管2Q2的源极接触件423。现在请参考晶体管2Q2。竖直条是扩散区421(例如，氧化物扩散区)。两个水平带对应于栅极多晶硅422(其可以是或包括其它合适的材料，例如金属和/或高K材料)，栅极多晶硅422可以经接触件425连接至字线26(参看图2C)。在三个正方形中，在中间的正方形可以源极接触件423；在顶部和底部的正方形可以是连接至位线25(参看图2C)的漏极接触件424。
图3B提供了不同于图3A的布局。主要区别在于：图3B中的晶体管2Q1和2Q2的扩散区411更短，并且图3B中的栅极多晶硅412是直的，而没有弯曲。由于扩散区411的长度减小，图3B的布局舍弃了一些性能(例如，速度)，来换取因缺少弯曲图案而在涉及先进光刻技术的工艺条件下的更好的可制造性。
图4A至4D示出了根据一些实施例的在字线和存储节点上的不同电压下，可以传导不同的电流量。
在图4A中，对应于逻辑1的电压呈现在存储节点上。由于晶体管2Q1的栅极上的电压为高，晶体管2Q1导通并能够传导大电流量。当字线26升高(例如，在读操作期间)时，晶体管2Q2导通。由于两个晶体管2Q1，2Q2均导通，因此在位线25和地之间将有电流ION传导。放电的位线25将导致读出逻辑0。
在图4B中，对应于逻辑0的电压呈现在存储节点上。由于晶体管2Q1的栅极上的电压为低，晶体管2Q1截止且不能传导大电流量。当字线26升高(例如，在读操作期间)时，晶体管2Q2导通。由于晶体管2Q1，2Q2中只有一个导通，将只有少量电流IOFF2传导，这可能是因为在近或亚阈值区的漏电流。非放电的位线25将导致读出逻辑1。
在图4C中，对应于逻辑0的电压呈现在存储节点上。由于晶体管2Q1的栅极上的电压为低，晶体管2Q1截止且不能传导大电流量。当字线26不升高(例如，不读取存储单元)时，晶体管2Q2也截止。由于晶体管2Q1，2Q2均截止，将只有少量电流IOFF3传导，这可能是因为在近或亚阈值区的漏电流。
在图4D中，对应于逻辑1的电压呈现在存储节点上。由于晶体管2Q1的栅极上的电压为高，晶体管2Q1导通并能够传导大电流量。但是，由于字线26不升高(例如，不读取存储单元)，晶体管2Q2截止。由于晶体管2Q1，2Q2中只有一个导通，将只有少量电流IOFF传导，这可能是因为在近或亚阈值区的漏电流。
图5A和5B示出了根据本发明一些实施例的当逻辑0(图5A)和逻辑1(图5B)从N个存储单元中的一个读出时，连接一列或者说该N个存储单元的位线上的电流量。在一些实施例中，数字N可以是8、16、32、64、128、256、512、1024或其它任何合适的数字。
请注意，在读操作中，预充电位线，然后启动字线。
图5A示出了从最上面的存储单元中读出逻辑0，并且传导电流ION。连接至其它(N-1)个存储单元的字线不升高。在图5A的实施例中，逻辑0呈现在其它(N-1)个存储单元的存储节点上。因此，传导电流的总量将是
[ION+(N-1)×IOFF3] (1)
图5B示出了从最上面的存储单元中读出逻辑1，并且传导电流IOFF2。连接至其它(N-1)个存储单元的字线不升高。在图5B的实施例中，逻辑1呈现在其它(N-1)个存储单元的存储节点上。因此，传导电流的总量将是
[IOFF2+(N-1)×IOFF] (2)
已经意识到，在一些实施例中，读取逻辑0和读取逻辑1时的电流量之差可以尽可能大。这种大电流量差的一个优点是减少读错误。换言之，有利地减少了实际应该读出逻辑0却读出逻辑1的可能性。减少读错误次数增加了电路的可靠性和制造成品率。
增加“读0”与“读1”电流之差的一种方法是使式(1)中的量尽可能大于式(2)的量。注意，由于N通常大于1，并且在一些实施例中相当大，式(1)和(2)中的(N-1)项占主导地位。因此，可能需要的是：
ION>>(N-1)×IOFF (3)
在一些实施例，图5A和5B中的晶体管在近和/或亚阈值区操作，其中IOFF可以与晶体管的阈值电压相关。因此，实现式(3)条件的一种可能的方式是增加晶体管的阈值电压。但是可能会有折中，因为如果阈值电压过高则电路速度降低。
已经意识到，虽然IOFF的量与晶体管的阈值电压相关，但是这种关联程度不是在所有的晶体管都一致。换言之，IOFF对一些晶体管的阈值电压的依赖可能大于对其他晶体管的阈值电压的依赖。因此，只有其阈值电压对IOFF影响更大的晶体管可以增加阈值电压。
参照图5B的第二存储单元，晶体管2Q1导通而晶体管2Q2不导通。因此，IOFF对晶体管2Q2的阈值电压的依赖要比对晶体管2Q1的阈值电压的依赖大。因此，晶体管2Q2的阈值电压可以升高为比晶体管2Q1的阈值电压高，从而提供上述折中的解决方案。
图6A示出了根据本发明的一些实施例的电路结构。在图6A中，LVT、SVT和HVT分别代表“低阈值电压”、“标准阈值电压”和“高阈值电压”。如前所述，可以通过不同的掺杂量、不同的体(body)偏置电压或任何其它合适的方法来改变阈值电压。
在图6A中，晶体管2Q2的阈值电压被设置为比晶体管2Q1的阈值电压更高。如前面所解释的，因为IOFF对晶体管2Q2的阈值电压的依赖要大于对晶体管2Q1的阈值电压的依赖，所以可以降低IOFF。此外，由于晶体管2Q1的阈值电压为较低，从而可以改善电路速度。
图6B至图6C示出了根据本发明的一些实施例的对应用该电路结构和设计方法的数字电路的计算机模拟效果。
图6B示出了在SS(慢-慢)角和低温(-40℃)下对ION的影响。因为在慢速角和低温下晶体管的电流量降低，图6B表示ION最坏的情况。可以看出，分配不同的阈值电压给不同的晶体管有效地增加了ION的量，这是所期望的。
图6C示出了在FF(快-快)角和高温(125℃)下对ION/IOFF的影响，ION/IOFF表示了两个电流量之间的差异。因为在高温和快速角下晶体管电流量增加，图6C表示对ION/IOFF最坏情况的模拟。可以看出，分配不同的阈值电压给不同的晶体管有效地增加了比率ION/IOFF，这也是所期望的。
可通过多个阈值电压彼此组合的技术来进一步增强电路性能。图6D示出了一个实施例：通过根据本发明实施例的组合多个阈值电压的技术改进了字线(WL)升压的效应。
图7A示出了本发明的一个实施例。图7B和图7C提供了图7A的电路结构的示例性布局。为了便于参考布局，在图7A至7C中，晶体管2Q1标记为“PD”并且晶体管2Q2标记为“PG”。相比于图3A中的布局，图7B或图7C中的图案是直矩形/正方形的，没有任何弯曲，使得图7B和7C中的布局更适用于涉及允许精细的分辨率的先进光刻的制造工艺，因为在曝光弯曲图案期间先进光刻更容易出错。此外，连接两个晶体管2Q1和2Q2的各部件是接触件501(在图7B中)和接触件502(在图7C中)，而不是在图3A和3B中的导电层(如M1)；图7B和7C的布局的这种布置可用于减少用于导电层(如M1)的金属量。
参考图7B。晶体管2Q1包括扩散区511、栅极多晶硅512(和/或其他合适栅极端的材料)、可连接晶体管2Q1至其它电路元件的接触件513和514、导电层515以及与晶体管2Q2共用的接触件501。接触件501表示连接晶体管2Q1的漏极至晶体管2Q2的源极的节点。类似地，晶体管2Q2包括扩散区521、栅极多晶硅522(和/或其他适合的栅极端的材料)、接触件523和524、导电层525以及与晶体管2Q1共用的接触件501。
图7C提供了一种替代布局，其中，两个晶体管2Q1和2Q2共用扩散区511，并且接触件502连接晶体管2Q1的漏极至晶体管2Q2的源极。与图7B中的布局相比，图7C中的布局可占用更少的芯片区域。
图8A至图8C示出了根据本发明的一些实施例的电路结构。图8A基本上类似于图2C，所以为简洁起见省略了图8A的描述。
图8B示出了两个串联连接的PMOS晶体管8Q1，8Q2。类似于晶体管2Q1，晶体管8Q1包括第一、第二和第三端子231、232、233。在一些实施例中，晶体管8Q1的第一、第二和第三端231、232、233分别是PMOS晶体管的漏极、栅极和源极。类似于晶体管2Q2，晶体管8Q2包括第一、第二和第三端211、212、213。在一些实施例中，晶体管8Q2的第一、第二和第三端211、212、213分别是PMOS晶体管的源极、栅极和漏极。晶体管8Q2的第一端211和第二端212可分别连接至位线25和字线26。晶体管8Q1的第二端232和第三端233可分别连接至存储节点(未示出)和系统电压。
图8C示出了根据一个实施例的电路结构，其中，图2B的读端口21和拉元件23由NMOS和PMOS晶体管实现。具体地，晶体管8Q5，8Q6构成读端口21，晶体管8Q3，8Q4构成拉元件23。
图8C的电路结构与图8A和8B的电路结构之间的区别是，图8C中读端口21和拉元件23的每一个均包括四个端。晶体管对8Q5，8Q6的第四端214连接至互补字线26a。术语“互补”表示互补字线26a上的信号与字线26上的信号互补(例如，逻辑相反)。晶体管对8Q3，8Q4经第三端233接地，并且经第四端234连接至系统电压，从而提供上拉和下拉路径。由于图8C中的电路结构提供充电路径和放电路径，图8C中的电路结构可比只有一个充电路径或只有一个放电路径的电路结构提供改善的稳定性。
图9示出了根据本发明的一些实施例的电路结构的框图。图2和图9之间的主要区别是图9另外还包括“互补”部分，如互补读端口93、互补拉元件94、互补位线95a和互补字线96a。
类似于读端口21，读端口91包括连接至位线95的第一端911、连接至字线96的第二端912，以及第三端913。拉元件92包括第一端921、第二端922、第三端923(其可连接至地或负系统电压)和第四端924(其可以连接至系统电压)，从而能够提供上拉和下拉路径。
类似于读端口91，互补读端口93包括连接至互补位线95a的第一端931、连接至互补字线96a的第二端932和第三端933。类似于拉元件92，互补拉元件94包括第一端941、第二端942、第三端943(其可连接至地或负系统电压)和第四端944(其可以连接至系统电压)，从而能够提供上拉和下拉路径。互补部分可至少允许互补位线95a上的信号的附加输出，该信号与位线95上的信号互补(例如，逻辑相反)。
在一些实施例中，信息存储器97能够存储一位信息。该位可以经过端971和互补端972传递给位线95和95a。信息存储器97可以是电、磁或任何其它类型的适合的存储元件。
图10A至图10D示出了根据本发明一些实施例的应用电路结构的示意图和其示例性布局。
图10A示出了6个晶体管(“6T”)的存储单元，其中，为了便于参考附图布局，晶体管被标记为PD0、PD1、PU0、PU1、PG0和PG1。如图10A中的图注所示，在布局中的示例性元件包括氧化物扩散(OD)、多晶硅(POLY)、接触件(CONTACT)、金属1层和金属2层(金属1，金属2)和通孔(VIA 1)。在本实施例中，晶体管PG1可充当连接至位线25和字线26的读端口21。四个晶体管PD0、PD1、PU0和PU1形成一对交叉连接的反相器，该对反相器连接至晶体管PG0和PG1。交叉连接的反相器的输入节点可充当信息存储器24。例如，由晶体管PU1和PD1形成的右边的反相器的输入节点能够存储低电压(即，表示逻辑0)或高电压(即，表示逻辑1)。在这个实例中，也将互补信息存储在左边的反相器输入节点。晶体管PD1可以充当拉元件23。如果高电压存储在右边的反相器的输入端，在读操作期间(其中，预充电位线25并且启动字线26)，这个高电压将导通晶体管PD，从而在位线25和接地端28之间建立电路并且将位线25下拉。晶体管PD0和PD1的阈值电压可以分别比晶体管PG0和PG1的阈值电压低。如图10A中的布局所示，晶体管PD0和PD1是LVT。请注意，在类似于图10A的存储单元中应用多阈值电压的电路结构不仅提高了导通电流、导通电流与截止电流的比率，而且还提高了存储单元的静态噪声容限(SNM)，因为较大的β比(定义为PD的强度(strength)与PG的强度的比率)提高SNM。换言之，如果PD为LVT，并且PG是HVT，则所得的β比将变得更大，从而提高SNM。
图10B示出了双端口8晶体管(“2P8T”)的存储单元，为了便于参考附图布局，其中一些晶体管标记为PD0、PD1、PU0、PU1、PG0、PG1、RPD和RPG。图10B中的存储单元实现了图9中的框图，其中提供了互补部分。四个晶体管PD0、PD1、PU0和PU1形成一对交叉连接的反相器。交叉连接的反相器的输入节点可充当信息存储器97。晶体管PD1和PG1可以充当连接至位线95和字线96的拉元件92-读端口91对。晶体管RPD和RPG可以充当连接至互补位线95和互补字线96a的互补拉元件94-互补读端口93对。如图10B中的布局所示，晶体管RPD为LVT，但是其他晶体管(例如，那些充当拉元件的晶体管)在适当的时候也可以是LVT。
图10C示出了另一2P8T的存储单元，为了便于参考附图布局，其中晶体管标记为PD0、PD1、PU0、PU1、PG00、PG01、PG10和PG11。注意，一个以上的晶体管可充当读端口91和互补读端口93。如图10C中的布局所示，晶体管PD0和PD1(可分别充当拉元件92和互补拉元件94)是LVT。
请注意，由于在表示拉元件92的晶体管的尺寸与存储单元的噪声性能(例如，SNM)之间存在折中，因此多阈值电压的电路结构可以提高噪音性能而不需要放大该晶体管。由于表示拉元件92的晶体管(或多个晶体管)的尺寸可以是表示读端口91的晶体管(或多个晶体管)的尺寸的两倍，因此，拉元件92的尺寸更占主导，从而多阈值电压的电路结构的优点变得更加明显。在图10C的实施例中，使用多阈值电压的电路结构可以维持相同的噪声性能，而减少晶体管PD0/PD1面积的30％，以及减少存储单元面积的10％。
图10D示出了双端口10晶体管(“2P10T”)的存储单元，其中，标记晶体管以便于参考附图布局。类似于图10A至图10C的存储单元，四个晶体管交叉连接的反相器对(PD0、PD1、PU0和PU1)的输入节点可以充当信息存储器97。在图10D中，一个以上的晶体管可充当读端口91、拉元件92、互补读端口93和互补拉元件94。晶体管RPD0和RPD1设定为LVT，但能够充当拉元件的其它晶体管也可被设置为LVT。
上述本发明实施例背后的思想的应用不限于存储电路，并且也可以延伸至一般的数字逻辑电路。
图11示出了数字逻辑电路的一部分的框图，包括开关元件31和拉元件32。开关元件31频繁地出现在数字逻辑电路中以控制电压/电流流入和流出某个电路模块。拉元件32也频繁地出现在数字逻辑电路中以提供上拉和下拉路径，从而控制某个电路节点上的电压电平。开关元件31和拉元件32可以分别与影响其操作的第一和第二阈值电压相关联。
在一些实施例中，开关元件31包括输出端311、开关控制端312和互连端313。输出端311能够输出数字信号。开关控制端312能够控制开关元件31的开/关状态。互连端313可以连接开关元件31至其它电路模块。
在一些实施例中，拉元件32包括互连端321、输入端322和拉端323。互连端321可以连接拉元件32至诸如开关元件31的其它电路模块。输入端322可以接收要传递至开关元件31的输出端311的数字信号(如果并且当导通开关元件31时)。拉端323可以将互连端321上的电压上拉或下拉。
如在任何数字电路中，不希望的截止电流可以存在于图11的数字逻辑电路。例如，当开关元件31和拉元件32不应该导通时，如果在开关元件31的输出端311和拉元件32的拉端323之间存在不希望的大的截止电流量，则输出端311上的信号电平可能不准确从而导致错误。
如前所述，一种抑制截止电流的方式是单方面地增加第一和第二阈值电压。然而，这可能会降低的速度，而速度是数字电路的重要的性能因素。
然而，仔细分析表明，如果截止电流受开关元件31和拉元件32中的一个的影响更大，那么增加对应于该模块的阈值电压可以是足够的。
图12A和图12B示出了根据本发明的一些实施例的数字逻辑电路结构。图12A表示选择器；图12B表示大数逻辑。
图12A中的选择器包括通过晶体管401、402、403、404相连接的输入端A、输出端Y和两个互补选择输入端(称为sel和/sel)。当sel输入端升高时，晶体管401、403导通，从而允许输出端Y受到输入端A的影响。当sel输入端降低时，晶体管401、403截止，从而防止输出端Y受到输入端A的影响。当晶体管401，403截止时，期望限制电流；否则，当输入端Y不该受到影响时，输出端Y可能受到输入端A的影响。为了实现这个目标，晶体管401、403的阈值电压可以分别设置为比晶体管402、404的阈值电压高。
图12B示出的动态大数逻辑电路(dynamic majority logic circuit)，其中，时钟信号由φ表示，互补的输入端由A0、/A0、A1、/A1、A2、/A2等表示。电路包括比较器507(或运算放大器)和晶体管501i、502i、503i、504i、505和506，其中i＝1、2、3等。当没有比较动作积极(actively)发生时(即，当在时钟信号φ为低时)，为了减小电流量，晶体管501i的阈值电压可设置为分别高于晶体管502i的阈值电压。类似的，晶体管503i的阈值电压可设置为分别高于晶体管504i的阈值电压。
总之，通过识别数字电路中对不期望的截止电流量具有更大影响的一部分，较高的阈值电压可被精确地定位在该部分，从而避免了盲目升高数字电路的所有部分的阈值电压的缺陷。
根据本发明的一些实施例，提供了一种电路结构。电路结构包括第一晶体管、第二晶体管、存储节点和字线。两个晶体管中的每一个均包括栅极、源极和漏极。存储节点连接至第一晶体管的栅极。字线连接至第二晶体管的栅极。第一晶体管和所述第二晶体管串联连接。第一和第二阈值电压分别与第一和第二晶体管相关联，第一阈值电压低于第二阈值电压。
在一些实施例中，所述存储节点被配置为存储为0的位值或为1的位值。
在一些实施例中，所述第二晶体管能将存储在所述存储节点上的位值输出至所述第二晶体管的漏极。
在一些实施例中，该电路结构还包括：存储元件，连接至所述存储节点。
在一些实施例中，所述存储元件是电性的。
在一些实施例中，所述存储元件包括电容。
在一些实施例中，所述存储元件是磁性的。
根据本发明的一些实施例，提供了一种SRAM单元结构。SRAM单元结构包括读端口、拉元件、位值存储元件、位线和字线。读端口包括第一端、第二端和第三端，并且与读端口阈值电压相关联。读端口阈值电压高于拉元件阈值电压。拉元件包括第一端、第二端和第三端，并且与拉元件阈值电压相关联。拉元件的第一端连接至所述读端口的第三端。位值存储元件包括连接至拉元件的第二端的输出端。位线连接至读端口的第一端。字线连接至读端口的第二端。
在一些实施例中，所述读端口包括NMOS晶体管，并且所述拉元件包括NMOS晶体管，其中，所述拉元件还包括第三端，并且所述拉元件的第三端接地。
在一些实施例中，所述读端口包括PMOS晶体管，并且所述拉元件包括PMOS晶体管，其中，所述拉元件还包括第三端，并且所述拉元件的第三端连接至系统电压。
在一些实施例中，所述读端口包括一对NMOS和PMOS晶体管，并且所述拉元件包括一对NMOS和PMOS晶体管。
在一些实施例中，该SRAM单元结构还包括互补字线。
在一些实施例中，所述读端口还包括连接至所述互补字线的第四端；所述拉元件还包括接地的第三端和连接至系统电压的第四端。
在一些实施例中，所述位值存储元件还包括互补输出端，其中，输出至所述互补输出端的位值是输出至所述输出端的位值的逻辑非。
在一些实施例中，该SRAM单元结构还包括：互补读端口，包括第一端、第二端和第三端，所述互补读端口与互补读端口阈值电压相关联；互补拉元件，包括第一端和第二端，所述互补拉元件的第一端连接至所述互补读端口的第三端，所述互补拉元件与互补拉元件阈值电压相关联；互补位线，连接至所述互补读端口的第一端；以及互补字线，连接至所述互补读端口的第二端；其中，所述位值存储元件的所述互补输出端连接至所述互补拉元件的第二端，其中，所述互补读端口阈值电压高于所述互补拉元件阈值电压。
根据本发明的一些实施例，提供了一种具有受控截止电流的逻辑电路结构。数字电路结构包括开关元件和拉元件。开关元件包括输出端、开关控制端和互连端，并且与第一阈值电压相关联。拉元件包括拉端，输入端和互连端，并且与第二阈值电压相关联。开关元件的互连端连接至拉元件的互连端。第一阈值电压高于第二阈值电压。
在一些实施例中，所述拉元件的拉端接地或连接至系统电压。
在一些实施例中，该结构还包括：信息存储元件，能存储连接至所述拉元件的输入端的二进制值。
在一些实施例中，所述拉元件包括场效应晶体管，并且所述开关元件包括场效应晶体管。
在一些实施例中，所述开关元件是第一开关元件，所述拉元件是第一拉元件，所述数字电路结构还包括：第二开关元件，包括输出端、开关控制端和互连端，所述第二开关元件与第三阈值电压相关联；以及第二拉元件，包括拉端，输入端和互连端，所述第二拉元件与第四阈值电压相关联；其中，所述第一开关元件的输出端连接至所述第二开关元件的输出端，其中，所述第一拉元件的输入端连接至所述第二拉元件的输入端，其中，所述第三阈值电压高于所述第四阈值电压。
根据本发明的一些实施例，提供了一种具有受控截止电流的逻辑电路结构。该具有受控截止电流的逻辑电路结构包括多个对，每个对均包括开关元件和拉元件。每个开关元件包括输出端、开关控制端和互连端；每个开关元件与开关元件阈值电压相关联；每个拉元件包括拉端，输入端和互连端；并且拉元件与拉元件阈值电压相关联。其中，每个开关元件的各自的互连端连接至每个拉元件的各自的互连端。每个开关元件的相应的开关元件阈值电压高于每个拉元件的相应的拉元件阈值电压。所述多个对的所有开关元件的输出端互相连接。具有受控截止电流的逻辑电路结构还包括多个互补对，每个互补对均包括开关元件和拉元件。每个开关元件包括输出端、开关控制端和互连端；每个开关元件与开关元件阈值电压相关联；每个拉元件包括拉端，输入端和互连端；并且拉元件与拉元件阈值电压相关联。每个开关元件的各自的互连端连接至每个拉元件的各自的互连端。每个开关元件的相应的开关元件阈值电压高于每个拉元件的相应的拉元件阈值电压。所述多个互补对的所有的开关元件的输出端互相连接。具有受控截止电流的逻辑电路结构还包括比较器，比较器包括第一输入端和第二输入端，所述多个对的开关元件的输出端连接至比较器的第一输入端，并且所述多个互补对的开关元件的输出端连接至比较器的第二输入端。
上述内容概括了几个实施例的特征使得本领域技术人员可更好地理解本公开的各个方面。本领域技术人员应该理解，他们可以很容易地使用本发明作为基础来设计或更改其他用于达到与本文所介绍实施例相同的目的和/或实现相同优点的工艺和结构。本领域技术人员也应该意识到，这些等效结构并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，可以进行多种变化、替换以及改变。

Claims (10)

1.一种电路结构，包括：
第一晶体管，包括栅极、源极和漏极，其中，第一阈值电压与所述第一晶体管相关联；
第二晶体管，包括栅极、源极和漏极，其中，第二阈值电压与所述第二晶体管相关联；
存储节点，连接至所述第一晶体管的栅极；以及
字线，连接至所述第二晶体管的栅极；
其中，所述第一晶体管和所述第二晶体管串联连接，
其中，所述第一阈值电压低于所述第二阈值电压。
2.根据权利要求1所述的电路结构，其中，所述存储节点被配置为存储为0的位值或为1的位值。
3.根据权利要求2所述的电路结构，其中，所述第二晶体管能将存储在所述存储节点上的位值输出至所述第二晶体管的漏极。
4.根据权利要求2所述的电路结构，还包括：存储元件，连接至所述存储节点。
5.根据权利要求4所述的电路结构，其中，所述存储元件是电性的。
6.一种SRAM单元结构，包括：
读端口，包括第一端、第二端和第三端，所述读端口与读端口阈值电压相关联；
拉元件，包括第一端和第二端，所述拉元件的第一端连接至所述读端口的第三端，所述拉元件与拉元件阈值电压相关联；
位值存储元件，包括连接至所述拉元件的第二端的输出端；
位线，连接至所述读端口的第一端；以及
字线，连接至所述读端口的第二端；
其中，所述读端口阈值电压高于所述拉元件阈值电压。
7.根据权利要求6所述的SRAM单元结构，其中，所述读端口包括NMOS晶体管，并且所述拉元件包括NMOS晶体管，其中，所述拉元件还包括第三端，并且所述拉元件的第三端接地。
8.根据权利要求6所述的SRAM单元结构，其中，所述读端口包括PMOS晶体管，并且所述拉元件包括PMOS晶体管，其中，所述拉元件还包括第三端，并且所述拉元件的第三端连接至系统电压。
9.一种具有受控的截止电流的逻辑电路结构，包括：
开关元件，包括输出端、开关控制端和互连端，所述开关元件与第一阈值电压相关联；以及
拉元件，包括拉端，输入端和互连端，所述拉元件与第二阈值电压相关联；
其中，所述开关元件的互连端连接至所述拉元件的互连端，
其中，所述第一阈值电压高于所述第二阈值电压。
10.根据权利要求9的结构，其中，所述拉元件的拉端接地或连接至系统电压。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113724753A (zh) * 2021-08-12 2021-11-30 上海华力集成电路制造有限公司 双端口sram的存储单元

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10515969B2 (en) 2016-11-17 2019-12-24 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
US11309306B2 (en) 2018-09-28 2022-04-19 Taiwan Semiconductor Manufacturing Company, Ltd. Stack-gate circuit
JP7594192B2 (ja) 2019-12-19 2024-12-04 株式会社ソシオネクスト 半導体記憶装置
US12020768B2 (en) * 2021-12-28 2024-06-25 Micron Technology, Inc. Semiconductor device having output buffer

Citations (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030090928A1 (en) * 2001-11-09 2003-05-15 Takashi Takemura Semiconductor memory device
JP2009289343A (ja) * 2008-05-29 2009-12-10 Toshiba Corp 半導体メモリ
US20110007571A1 (en) * 2009-07-13 2011-01-13 Samsung Electronics Co., Ltd. Nonvolatile memory devices and program methods thereof in which a target verify operation and a pre-pass verify operation are performed simultaneously using a common verify voltage
US20120056642A1 (en) * 2010-09-07 2012-03-08 Song Won Sub Data output circuit
CN102543157A (zh) * 2012-02-17 2012-07-04 安徽大学 一种双位线亚阈值存储单元电路
CN102623044A (zh) * 2011-01-31 2012-08-01 飞思卡尔半导体公司 线内寄存器文件位单元
CN102832174A (zh) * 2012-05-22 2012-12-19 上海华力微电子有限公司 一种提高静态随机储存器读出冗余度的方法
CN103632713A (zh) * 2012-08-29 2014-03-12 中芯国际集成电路制造(上海)有限公司 静态随机存取存储器及其存储性能的改善方法
US20140198560A1 (en) * 2013-01-16 2014-07-17 Choong-Jae Lee Memory cell and memory device having the same
CN104380387A (zh) * 2012-06-29 2015-02-25 株式会社佛罗迪亚 非易失性半导体存储装置
CN104575588A (zh) * 2014-12-09 2015-04-29 复旦大学 双胞胎存储单元
CN105070315A (zh) * 2015-07-30 2015-11-18 孤山电子科技（上海）有限公司 Sram存储单元、sram电路及其读写方法
US20150332755A1 (en) * 2014-05-16 2015-11-19 Lsi Corporation Memory cell having built-in read and write assist

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004013920A (ja) * 2002-06-03 2004-01-15 Mitsubishi Electric Corp 半導体記憶装置
US7859921B2 (en) * 2008-06-09 2010-12-28 International Business Machines Corporation Apparatus and method for low power sensing in a multi-port SRAM using pre-discharged bit lines
US8462540B2 (en) * 2011-10-28 2013-06-11 National Tsing Hua University Static random access memory cell
US8921197B2 (en) * 2012-09-14 2014-12-30 GlobalFoundries, Inc. Integrated circuits with SRAM cells having additional read stacks and methods for their fabrication

Patent Citations (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030090928A1 (en) * 2001-11-09 2003-05-15 Takashi Takemura Semiconductor memory device
JP2009289343A (ja) * 2008-05-29 2009-12-10 Toshiba Corp 半導体メモリ
US20110007571A1 (en) * 2009-07-13 2011-01-13 Samsung Electronics Co., Ltd. Nonvolatile memory devices and program methods thereof in which a target verify operation and a pre-pass verify operation are performed simultaneously using a common verify voltage
US20120056642A1 (en) * 2010-09-07 2012-03-08 Song Won Sub Data output circuit
CN102623044A (zh) * 2011-01-31 2012-08-01 飞思卡尔半导体公司 线内寄存器文件位单元
CN102543157A (zh) * 2012-02-17 2012-07-04 安徽大学 一种双位线亚阈值存储单元电路
CN102832174A (zh) * 2012-05-22 2012-12-19 上海华力微电子有限公司 一种提高静态随机储存器读出冗余度的方法
CN104380387A (zh) * 2012-06-29 2015-02-25 株式会社佛罗迪亚 非易失性半导体存储装置
CN103632713A (zh) * 2012-08-29 2014-03-12 中芯国际集成电路制造(上海)有限公司 静态随机存取存储器及其存储性能的改善方法
US20140198560A1 (en) * 2013-01-16 2014-07-17 Choong-Jae Lee Memory cell and memory device having the same
US20150332755A1 (en) * 2014-05-16 2015-11-19 Lsi Corporation Memory cell having built-in read and write assist
CN104575588A (zh) * 2014-12-09 2015-04-29 复旦大学 双胞胎存储单元
CN105070315A (zh) * 2015-07-30 2015-11-18 孤山电子科技（上海）有限公司 Sram存储单元、sram电路及其读写方法

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* Cited by examiner, † Cited by third party
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CN113724753A (zh) * 2021-08-12 2021-11-30 上海华力集成电路制造有限公司 双端口sram的存储单元

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