JP2004013920A - 半導体記憶装置 - Google Patents
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Abstract
【課題】面積の増大や構造の複雑化を招くことなく、ソフトエラー耐性を向上させたメモリセルを備えた半導体記憶装置を提供する。
【解決手段】各々が負荷トランジスタおよび駆動トランジスタから構成された２個のインバータを交差結合したメモリセルにおいて、負荷トランジスタおよび駆動トランジスタの各ゲートをポリメタル構造のゲート配線と共通に電気的に結合する。メモリセルにおいて、各インバータの出力ノードにそれぞれ相当する記憶ノードの電位変化は、ポリメタル構造を構成するシリコン層と金属層との界面の接触抵抗を介して、交差結合されたもう１つのインバータの負荷トランジスタのゲートへ伝達される。
【選択図】 図３
【解決手段】各々が負荷トランジスタおよび駆動トランジスタから構成された２個のインバータを交差結合したメモリセルにおいて、負荷トランジスタおよび駆動トランジスタの各ゲートをポリメタル構造のゲート配線と共通に電気的に結合する。メモリセルにおいて、各インバータの出力ノードにそれぞれ相当する記憶ノードの電位変化は、ポリメタル構造を構成するシリコン層と金属層との界面の接触抵抗を介して、交差結合されたもう１つのインバータの負荷トランジスタのゲートへ伝達される。
【選択図】 図３
Description
【０００１】
【発明の属する技術分野】
この発明は、半導体記憶装置に関し、より特定的には、スタティック型半導体記憶装置のメモリセル構造に関する。
【０００２】
【従来の技術】
スタティック型ランダムアクセスメモリ（ＳＲＡＭ）に用いられるメモリセル（以下、「ＳＲＡＭメモリセル」と称する）として、負荷トランジスタをＰ型ＭＯＳトランジスタで構成し、駆動トランジスタをＮ型ＭＯＳトランジスタで構成し、アクセストランジスタをＮ型ＭＯＳトランジスタで構成した、いわゆる「ＣＭＯＳ構成」を有するＳＲＡＭメモリセルが知られている。
【０００３】
図１１は、従来の技術に従うＣＭＯＳ構成のＳＲＡＭメモリセルの構成を示す
回路
図である。
【０００４】
図１１を参照して、従来のＳＲＡＭメモリセル１００は、電源電位ＶＤＤを供給する電源ノード１１０および記憶ノードＮＳの間に接続されたＰ型ＭＯＳトランジスタＰＴ１と、接地電位ＧＮＤを供給する接地ノード１１５と記憶ノードＮＳとの間に接続されたＮ型ＭＯＳトランジスタＮＴ１とを有する。トランジスタＰＴ１およびＮＴ１は、各ゲートが共通のゲート配線ＧＬ１と電気的に結合されて、１個のインバータを構成する。
【０００５】
ＳＲＡＭメモリセル１００は、さらに、電源ノード１１０および記憶ノード／ＮＳの間に接続されたＰ型ＭＯＳトランジスタＰＴ２と、記憶ノード／ＮＳおよび接地ノード１１５の間に接続されたＮ型ＭＯＳトランジスタＮＴ２とを有する。トランジスタＰＴ２およびＮＴ２は、各ゲートが共通のゲート配線ＧＬ２と電気的に結合されて、１個のインバータを形成する。
【０００６】
記憶ノードＮＳはゲート配線ＧＬ２と接続され、記憶ノード／ＮＳはゲート配線ＧＬ１と接続される。このように交差結合された２個のインバータによって、記憶ノードＮＳおよび／ＮＳの電位は、互いに相補なレベル、すなわちＶＤＤレベル（以下、「Ｈレベル」とも称する）またはＧＮＤレベル（以下、「Ｌレベル」とも称する）の一方ずつに設定される。
【０００７】
ＳＲＡＭメモリセル１００は、さらに、相補なビット線ＢＬおよび／ＢＬと記憶ノードＮＳおよび／ＮＳの間にそれぞれ接続されたＮ型ＭＯＳトランジスタＡＴ１およびＡＴ２をさらに有する。トランジスタＡＴ１のゲートと接続されたゲート配線ＧＬａ１と、トランジスタＡＴ２のゲートと接続されたゲート配線ＧＬａ２とは、共通のワード線ＷＬと接続される。
【０００８】
このようにして、Ｐ型ＭＯＳトランジスタＰＴ１およびＰＴ２を負荷トランジスタとし、Ｎ型ＭＯＳトランジスタＮＴ１およびＮＴ２を駆動トランジスタとし、Ｎ型ＭＯＳトランジスタＡＴ１およびＡＴ２をアクセストランジスタとして用いるＳＲＡＭメモリセルが実現される。すなわち、図１１に示したＳＲＡＭメモリセルへは、ワード線ＷＬの活性化（Ｈレベル）期間において、相補のビット線ＢＬ，／ＢＬをそれぞれ介して、記憶ノードＮＳおよび／ＮＳへのデータ書込またはデータ読出が実行される。ワード線ＷＬの非活性化（Ｌレベル）期間において、記憶ノードＮＳおよび／ＮＳへ一旦書込まれたデータは、交差結合された２個のインバータによって安定的に保持される。
【０００９】
なお、以下においては、Ｐ型ＭＯＳトランジスタＰＴ１，ＰＴ２を負荷トランジスタＰＴ１，ＰＴ２とも称し、Ｎ型ＭＯＳトランジスタＮＴ１，ＮＴ２を駆動トランジスタＮＴ１，ＮＴ２とも称し、Ｎ型ＭＯＳトランジスタＡＴ１，ＡＴ２をアクセストランジスタＡＴ１，ＡＴ２とも称することとする。
【００１０】
図１２は、図１１に示したＳＲＡＭメモリセルの平面レイアウト図の一例である。ここでは、図１２では第１金属配線層までのレイアウトを表記することとし、それ以上の配線層のレイアウトは表記を省略している。
【００１１】
図１２を参照して、半導体基板上にｐ型ウェル１２１，１２１＃およびｎ型ウェル１２５が形成される。Ｎ型ＭＯＳトランジスタである駆動トランジスタＮＴ１およびアクセストランジスタＡＴ１はｐ型ウェル１２１上に設けられ、負荷トランジスタＰＴ１およびＰＴ２はｎ型ウェル１２５上に設けられる。アクセストランジスタＡＴ２および駆動トランジスタＮＴ２は、ｐ型ウェル１２１と分離されたｐ型ウェル１２１♯上に設けられる。
【００１２】
すなわち、ｐ型ウェル１２１上には、駆動トランジスタＮＴ１およびアクセストランジスタＡＴ１にそれぞれ対応する拡散層領域が形成され、ｎ型ウェル１２５上には、負荷トランジスタＰＴ１およびＰＴ２に対応する拡散層領域が形成され、ｐ型ウェル１２１♯上には、アクセストランジスタＡＴ２および駆動トランジスタＮＴ２にそれぞれ対応する拡散層領域が形成される。
【００１３】
電源ノード１１０、接地ノード１１５、ワード線ＷＬ、ビット線ＢＬ，／ＢＬおよび記憶ノードＮＳおよび／ＮＳは、たとえば第１金属配線層に設けられる。
【００１４】
さらに、たとえばポリシリコン層を用いて、ゲート配線ＧＬ１，ＧＬ２およびＧＬａ１およびＧＬａ２が形成される。第１金属配線層、拡散層領域、およびゲート配線層の間においては、図１１に示した接続関係を実現するためにコンタクト１２０が適宜設けられている。
【００１５】
たとえば、駆動トランジスタＮＴ１に着目すると、駆動トランジスタＮＴ１に対応する拡散層領域のうちのソース対応部分は、コンタクト１２０ａを介して、接地ノード１１５と電気的に結合される。さらに、当該拡散層領域のうちのドレイン対応部分は、記憶ノードＮＳとコンタクト１２０ａを介して電気的に結合されている。記憶ノードＮＳは、コンタクト１２０ａによって、アクセストランジスタＡＴ１の拡散層領域とも電気的に結合されている。
【００１６】
アクセストランジスタＡＴ１およびＡＴ２にそれぞれ対応するゲート配線ＧＬａ１およびＧＬａ２は、コンタクト１２０ａを介して、第１金属配線層に形成されたワード線ＷＬと電気的に結合される。ゲート配線ＧＬ１は、駆動トランジスタＮＴ１および負荷トランジスタＰＴ１の各ゲートと結合されるように延在して設けられ、ｎ型ウェル１２５の上部領域において、記憶ノード／ＮＳとコンタクト１２０ｂを介して電気的に結合される。コンタクト１２０ｂは、ゲート、拡散層および第１金属配線層を同時に接続可能なコンタクト（「シェアードコンタクト」）として設けられている。同様に、ゲート配線ＧＬ２は、駆動トランジスタＮＴ２および負荷トランジスタＰＴ２の各ゲートと結合されるように延在して設けられ、ｎ型ウェル１２５の上部領域において、記憶ノードＮＳとコンタクト１２０ｂを介して電気的に結合される。一般的に、このようなゲート配線ＧＬ１，ＧＬ２，ＧＬａ１，ＧＬａ２は、ポリシリコン層上に、薄いケイ化金属膜（たとえばコバルトシリサイドなど）であるシリサイド膜が形成されたシリサイド構造を有する。これにより、ゲート配線ＧＬ１，ＧＬ２，ＧＬａ１，ＧＬａ２の低抵抗化が図られる。
【００１７】
【発明が解決しようとする課題】
しかしながら、近年の半導体微細技術の進歩によって、ＳＲＡＭメモリセルも同様に微細化が進展し、外的要因によるデータ化け（記憶データの反転）が問題となってきている。外的要因の１つとして、パッケージに含まれる微量の放射線物質から放出されるα線に起因した、いわゆるソフトエラーが挙げられる。再び図１１を用いて、ＳＲＡＭメモリセルにおけるソフトエラー発生のメカニズムを説明する。
【００１８】
再び図１１を参照して、まず初期的なデータ記憶状態として、記憶ノードＮＳの電位がＬレベルであり、記憶ノード／ＮＳの電位がＨレベルであり、ワード線ＷＬが、Ｌレベルに非活性化されている状態を考える。
【００１９】
この状態で、α線などが照射されて、Ｈレベルを記憶する記憶ノード／ＮＳと結合されたＮ型ＭＯＳトランジスタ（ＡＴ２，ＮＴ２）のドレイン部に電子が励起されると、記憶ノード／ＮＳの電位がＨレベルから低下する。通常、このような電位降下が生じても、記憶ノード／ＮＳと接続されている負荷トランジスタＰＴ２がターンオンしているため、ある程度の時間が経過すれば、記憶ノード／ＮＳの電位レベルは、再びＨレベルに復帰する。
【００２０】
しかしながら、負荷トランジスタＰＴ２のソース・ドレイン間のオン抵抗が大きい場合には、記憶ノード／ＮＳの電位レベルがＨレベルに復帰する前に、記憶ノード／ＮＳの低下した電位がゲート配線ＧＬ１によって伝播されて、負荷トランジスタＰＴ１および駆動トランジスタＮＴ１のオン・オフ反転が発生する可能性がある。すなわち、初期的なデータ記憶状態から反転して、負荷トランジスタＰＴ１がターンオンし、駆動トランジスタＮＴ１がターンオフしてしまうおそれがある。このようなトランジスタのオン・オフ反転が発生すると、記憶ノードＮＳの電位はＬレベルからＨレベルに反転してしまい、データの誤書込が行なわれることになる。したがって、ソフトエラー対策としては、記憶ノードＮＳまたは／ＮＳの電位レベル低下が、駆動トランジスタＮＴ１，ＮＴ２および負荷トランジスタＰＴ１，ＰＴ２の各ゲートまで伝播される速度を遅らせることが必要となる。
【００２１】
たとえば、ソフトエラーに対応する対応策の１つとして、記憶ノードの容量を増やす従来技術が知られている。記憶ノードの容量を増やすことによって、α線によって発生した電子による、記憶ノードＮＳ，／ＮＳの電位レベルが低下しにくくなり、データの反転が起こりにくくなる。
【００２２】
しかしながら、メモリセルの微細化を進めると、これに伴って記憶ノードの容量は自然に減少する。反面、ソフトエラー対策のため、記憶ノードの容量を増加させる設計を行なうと、セル面積の増大やセル構造の複雑化によって、製造コストの増加や歩留り低下を招いてしまう可能性がある。
【００２３】
また、ソフトエラーは、電源電位ＶＤＤが下がるにつれて起こりやすくなるので、低消費電力化のためにトランジスタの低電圧動作化が進められる今日の情勢下において、ソフトエラー対策が重要となってきている。
【００２４】
この発明は、このような問題点を解決するためになされたものであって、この発明の目的は、面積の増大や構造の複雑化を招くことなく、ソフトエラー耐性を向上させたメモリセルを備えた半導体記憶装置を提供することである。
【００２５】
【課題を解決するための手段】
この発明に従う半導体記憶装置は、データを記憶する複数のメモリセルを備え、各メモリセルは、第１および第２の電圧と第１の記憶ノードとの間にそれぞれ接続され、それぞれが反対導電型を有する第１および第２のトランジスタを含む第１のインバータ部と、第１および第２の電圧と第２の記憶ノードとの間にそれぞれ接続され、それぞれが反対導電型を有する第３および第４のトランジスタを含む第２のインバータ部と、第１の信号線および第１の記憶ノードの間を接続するための第５のトランジスタと、第１の信号線と相補の第２の信号線および第２の記憶ノードの間を接続するための第６のトランジスタと、第１の金属層と第１のポリシリコン層との積層構造を有し、第１の金属層および第１のポリシリコン層の間の接触抵抗を介して、第１および第２のトランジスタの各ゲートと、第２の記憶ノードとを電気的に結合するための第１のゲート配線と、第２の金属層と第２のポリシリコン層との積層構造を有し、第２の金属層および第２のポリシリコン層の間の接触抵抗を介して、第３および第４のトランジスタの各ゲートと、第１の記憶ノードとを電気的に結合するための第２のゲート配線とを含む。
【００２６】
好ましくは、第１および第３のトランジスタは、第１導電型のウェル領域に形成されて、第１導電型と反対導電型である第２導電型を有し、第２、第４、第５および第６のトランジスタは、第２導電型のウェル領域に形成されて、第１導電型を有し、第１および第２のゲート配線と、第５および第６のトランジスタのそれぞれのゲート電極とは、同一方向に沿って配置され、第１から第６のトランジスタの各々の拡散層領域は、第１および第２導電型のウェル領域の境界線に沿った方向に形成される。
【００２７】
また好ましくは、第１のゲート配線は、第２の記憶ノードへのコンタクト領域と第１および第２のトランジスタのゲート直上領域との間に、第１のポリシリコン層上に形成される第１の非金属層を有し、第２のゲート配線は、第１の記憶ノードへのコンタクト領域と第３および第４のトランジスタのゲート直上領域との間に、第２のポリシリコン層上に形成される第２の非金属層を有する
さらに好ましくは、第１および第２のゲート配線のそれぞれにおいて、第１および第２の非金属層は、コンタクト領域を除いて、第１および第２のポリシリコン層上の全体にそれぞれ形成される。
【００２８】
この発明の他の構成に従う半導体記憶装置は、データを記憶する複数のメモリセルを備え、各メモリセルは、第１および第２の電圧と第１の記憶ノードとの間にそれぞれ接続され、それぞれが反対導電型を有する第１および第２のトランジスタを含む第１のインバータ部と、第１および第２の電圧と第２の記憶ノードとの間にそれぞれ接続され、それぞれが反対導電型を有する第３および第４のトランジスタを含む第２のインバータ部と、第１の信号線および第１の記憶ノードの間を接続するための第５のトランジスタと、第１の信号線と相補の第２の信号線および第２の記憶ノードとの間を接続するための第６のトランジスタと、第１および第２のトランジスタの各ゲートと結合された第１のシリコン層および第１のシリコン層上に形成された第１の金属膜を用いて構成され、第２の記憶ノードと電気的に結合される第１のゲート配線と、第３および第４のトランジスタの各ゲートと結合された第２のシリコン層および第２のシリコン層上に形成された第２の金属膜を用いて構成され、第１の記憶ノードと電気的に結合される第２のゲート配線とを含む。第１のゲート配線は、第２の記憶ノードと第１のトランジスタとの間の一部領域において、第１の金属膜が非形成とされる非金属膜領域を有し、第２のゲート配線は、第１の記憶ノードと第３のトランジスタとの間の一部領域において、第２の金属膜が非形成とされる非金属膜領域を有する。
【００２９】
好ましくは、第１および第２のゲート配線において、非金属膜領域は、第１および第２の金属膜のうちの、第１および第２の記憶ノードへのコンタクト領域と第１から第４のトランジスタのゲート直上領域との間に設けられる。
【００３０】
さらに好ましくは、第１および第３のトランジスタは、第１導電型のウェル領域に形成されて、第１導電型と反対導電型である第２導電型を有し、第２、第４、第５および第６のトランジスタは、第２導電型のウェル領域に形成されて、第１導電型を有し、第１および第２のゲート配線と、第５および第６のトランジスタのそれぞれのゲート電極とは、同一方向に沿って配置され、第１から第６のトランジスタの各々の拡散層領域は、第１および第２導電型のウェル領域の境界線に沿った方向に形成され、非金属膜領域は、第１および第３のトランジスタの拡散層領域の間に位置するように形成される。
【００３１】
あるいは好ましくは、第１および第２のゲート配線において、非金属膜領域は、平面方向において、第１および第２の金属膜のうちの、第１および第２のトランジスタのゲート直上領域間、ならびに第３および第４のトランジスタのゲート直上領域間にそれぞれ設けられる。
【００３２】
さらに好ましくは、第１および第３のトランジスタは、第１導電型のウェル領域に形成されて、第１導電型と反対導電型である第２導電型を有し、第２、第４、第５および第６のトランジスタは、第２導電型のウェル領域に形成されて、第１導電型を有し、第１から第４のトランジスタの拡散層領域の各々は、第１および第２導電型のウェル領域の境界線に沿った方向に形成され、第５および第６のトランジスタの拡散層領域の各々は、境界線と交差する方向に形成され、非金属膜領域は、平面方向において、第１および第３のトランジスタの拡散層領域および境界線の間に位置するように形成される。
【００３３】
特にこのような構成においては、各メモリセルにおいて、非金属膜領域は、境界線に沿った方向に隣接するメモリセルまで達するように矩形状に形成される。
【００３４】
【発明の実施の形態】
以下において、本発明の実施の形態について図面を参照して詳しく説明する。
【００３５】
［実施の形態１］
図１は、本発明の実施の形態１に従うＳＲＡＭメモリセル１の構成を示す回路図である。
【００３６】
図１を参照して、実施の形態１に従うＳＲＡＭメモリセル１は、電源ノード１１０および接地ノード１１５の間に接続されて、互いに交差結合されたインバータ２および４と、アクセストランジスタＡＴ１およびＡＴ２とを有する。
【００３７】
インバータ２は、Ｐ型ＭＯＳトランジスタの負荷トランジスタＰＴ１およびＮ型ＭＯＳトランジスタの駆動トランジスタＮＴ１で構成され、その入力ノードはゲート配線６と接続され、その出力ノードは記憶ノードＮＳと接続されている。同様に、インバータ４は、Ｐ型ＭＯＳトランジスタの負荷トランジスタＰＴ２およびＮ型ＭＯＳトランジスタの駆動トランジスタＮＴ２で構成され、その入力ノードはゲート配線８と接続され、その出力ノードは記憶ノード／ＮＳと接続されている。
【００３８】
ビット線ＢＬおよび／ＢＬと記憶ノードＮＳおよび／ＮＳとの間のデータ伝達は、ワード線ＷＬによって制御されるアクセストランジスタＡＴ１およびＡＴ２によって実行される。アクセストランジスタＡＴ１，ＡＴ２、負荷トランジスタＰＴ１，ＰＴ２および駆動トランジスタＮＴ１およびＮＴ２の接続関係については、図１１に示したのと同様であるので詳細な説明は繰返さない。
【００３９】
すなわち、ＳＲＡＭメモリセル１は、図１０に示した従来のＳＲＡＭメモリセル１００と比較して、記憶ノードＮＳおよびゲート配線８の間に設けられた抵抗成分１０およびゲート配線６および記憶ノード／ＮＳの間に設けられた抵抗成分２０をさらに備える点で異なる。
【００４０】
抵抗成分１０は、ソフトエラー等の外的要因に起因する記憶ノードＮＳの電位レベル低下が、インバータ４を構成する負荷トランジスタＰＴ２および駆動トランジスタＮＴ２の各ゲートへ伝播する速度を遅らせるために設けられる。同様に、抵抗成分２０は、記憶ノード／ＮＳの電位レベル低下が、インバータ２を構成する負荷トランジスタＰＴ１および駆動トランジスタＮＴ１の各ゲートへ伝播する速度を遅らせるために設けられる。
【００４１】
次に、抵抗成分１０および２０の具体的な構成手法について説明する。
図２は、図１に示したＳＲＡＭメモリセルの平面レイアウト図である。
【００４２】
図２を参照して、実施の形態１に従うＳＲＡＭメモリセルの平面レイアウトは、図１２に示した従来の技術に従うＳＲＡＭメモリセルの平面図と比較して、ゲート配線ＧＬ１およびＧＬ２が、ゲート配線６および８に置換された点で異なる。その他の部分の平面レイアウトについては、図１２に示したものと同様であるので詳細な説明は繰返さない。すなわち、メモリセル面積の増大は発生しない。
【００４３】
半導体記憶装置全体では、このような平面レイアウトを有するＳＲＡＭメモリセルが、Ｘ方向およびＹ方向に沿って連続的に行列配置されて、メモリセルアレイを構成している。言い換えれば、ｐ型ウェル１２１，１２１♯およびｎ型ウェル１２５のＸ方向に沿った外枠線は、Ｙ方向に隣接するＳＲＡＭメモリセルとの境界線に達しており、隣接セルとの間で重なり合っている。
【００４４】
図３は、図２に示したゲート配線６および８の構造を示す断面図である。
図３を参照して、ゲート配線６，８の各々は、半導体基板３０の主面３１上において、ゲート絶縁膜３２の上層に形成される。既に説明したように、半導体基板３０中のｎ型ウェルもしくはｐ型ウェルにおいて、ＭＯＳトランジスタのソース電極およびドレイン電極に相当する拡散層領域３３ａ，３３ｂが形成されている。ゲート絶縁膜３２は、チャネルを形成するための基板領域とゲート配線との間を絶縁するために、たとえばシリコン酸化膜（ＳｉＯ２）を用いて薄膜状に設けられている。
【００４５】
ゲート配線６，８は、シリコン層４０と、金属層４２との積層構造によって構成される。当該積層構造部分は、サイドウォール（絶縁膜）３５ａ，３５ｂおよび絶縁膜４４によって、周囲からの絶縁が確保される。シリコン層４０としては、ポリシリコンが代表的に用いられ、金属層４２は、タングステン（Ｗ），銅（Ｃｕ），チタン（Ｔｉ）等を用いて形成することができる。さらに、金属層４２は、図２に示したコンタクト１２０ｂによって、記憶ノードＮＳまたは／ＮＳと接続されている。
【００４６】
このように構成されたゲート配線は、一般的に「ポリメタルゲート」と称される。ポリメタルゲートは、ゲート配線内に比較的厚い金属層４２を形成しているため、配線方向の電気抵抗が小さくなるというメリットを持っている。一方、金属層４２とポリシリコン層４０との接合面（界面）には、異種接触であるため比較的大きな接触抵抗が発生する。
【００４７】
このように、ゲート配線６，８は、記憶ノードＮＳ，／ＮＳを、ポリシリコン層４０および金属層４２の界面における接触抵抗を介して負荷トランジスタおよび駆動トランジスタの各ゲートと電気的に結合することになる。すなわち、ゲート配線内での上述した接触抵抗が、図１に示した抵抗成分１０および２０として作用する。なお、ポリメタルゲートの詳細については、たとえば特開２００１−３６０７２号公報に開示されている。
【００４８】
この結果、金属層４２と結合された記憶ノードＮＳ，／ＮＳの電位変化は、当該接触抵抗を介して負荷トランジスタＰＴ１，ＰＴ２および駆動トランジスタＮＴ１，ＮＴ２のゲートへ伝達されるので、その伝播速度を遅くできる。したがって、ＳＲＡＭメモリセルのソフトエラー耐性が向上する。
【００４９】
以上説明したように、実施の形態１に従う構成によれば、ゲート配線の構造をポリメタルゲートに変更することで、メモリセル面積の増大やメモリセル構造の複雑化を招くことなく、ソフトエラー耐性を向上したＳＲＡＭメモリセルを得ることが可能である。
【００５０】
［実施の形態２］
実施の形態２においては、実施の形態１と同様のＳＲＡＭメモリセルの構成におけるゲート配線の他の構成例について説明する。
【００５１】
図４は、ＳＲＡＭメモリセルの実施の形態２に従う平面レイアウト図である。
図４を参照して、実施の形態２に従う平面レイアウトにおいては、図２に示した平面レイアウト図におけるゲート配線６および８に代えて、ゲート配線６♯および８♯がそれぞれ配置される点で異なる。図４に示した平面レイアウト図のその他の部分は図２と同様であるので詳細な説明は繰返さない。
【００５２】
ゲート配線６♯および８♯の各々は、従来の技術に示したゲート配線と同様に、シリコン層（ポリシリコン層）と、当該ポリシリコン層上に形成されたケイ化金属膜（シリサイド膜）とによって構成されたシリサイド構造を有する。このようなシリサイド構造によって、ゲート配線６♯および８♯は配線方向の電気抵抗を下げている。
【００５３】
すなわち、ゲート配線６♯，８♯，ＧＬａ１，ＧＬａ２は、同一方向に沿って配置される。また、各トランジスタを形成する拡散層領域は、ｐ型ウェルとｎ型ウェルの境界線に沿った方向に配置される。
【００５４】
さらに、ゲート配線６♯および８♯において、記憶ノードＮＳ，／ＮＳと、負荷トランジスタＰＴ１，ＰＴ２および駆動トランジスタＮＴ１およびＮＴ２の各ゲート間との間に位置するように、ｐ型ウェル１２１，１２１♯およびｎ型ウェル１２５の間の境界線に沿った方向（すなわちＹ方向）に沿って非シリサイド領域１３０が設けられる。非シリサイド領域１３０においては、ゲート配線６♯および８♯において、ポリシリコン層上のシリサイド膜が非形成とされる。
【００５５】
さらに、非シリサイド領域１３０は、負荷トランジスタＰＴ１およびＰＴ２にそれぞれ対応する拡散層領域の間において、ｐ型ウェル１２１，１２１♯およびｎ型ウェル１２５のＸ方向に沿った境界線、すなわちＹ方向に隣接するメモリセルとの境界領域に達するように配置される。
【００５６】
このような非シリサイド領域１３０は、シリサイド膜４２＃の形成工程におけるマスク形状の調整によって設けることができる。特に、図４に示すように非シリサイド領域１３０を単純な矩形状とすれば、使用するマスクの形状も単純な繰り返しパターンとすることができるので、製造工程の複雑化を招くことなくこのようなＳＲＡＭセルを製造することができる。
【００５７】
図５は、図４に示したゲート配線６♯および８♯の構造を示すための断面図である。図５は、図４におけるＰ−Ｑ断面図に相当する。
【００５８】
図５を参照して、ゲート配線ＧＬａ１および８♯は、図１２で説明したのと同様に、ゲート絶縁膜３２上に設けられた、サイドウォール３５ａ，３５ｂによって周囲と絶縁されたシリコン層（ポリシリコン層）４０および当該ポリシリコン層４０上に形成された金属膜（シリサイド膜）４２＃によって構成される。シリサイド膜４２＃は、コンタクト１２０ａおよび１２０ｂを介して、他の配線やノード等と電気的に結合される。アクセストランジスタＡＴ１，負荷トランジスタＰＴ２，駆動トランジスタＮＴ２のそれぞれの間は、絶縁層４５によって電気的に切離されている。
【００５９】
ゲート配線８♯は、このように構成されたシリサイド構造において、金属膜（シリサイド膜）４２＃が除去された非シリサイド領域１３０を部分的に有する。非シリサイド領域１３０は、コンタクト１２０ｂを介して記憶ノードＮＳと電気的に結合された領域と、負荷トランジスタＰＴ２および駆動トランジスタＮＴ２の各ゲートの直上領域との間に設けられる。
【００６０】
すなわち、非シリサイド領域１３０においては、コンタクト１２０を介して伝達された電気信号がポリシリコン層４０のみによって伝播されるので、この部分の電気抵抗が増大する。この結果、シリサイド膜４２＃とポリシリコン層４０との間の接触抵抗は、図３に示したポリメタルゲートにおける金属層４２およびポリシリコン層４０の間の接触抵抗と比較して小さいものの、非シリサイド領域１３０によって、図１に示された抵抗成分１０を構成することができる。図示しないが、同様にシリサイド構造を有するゲート配線６♯についても、ゲート配線８♯と同様にして非シリサイド領域１３０が設けられる。
【００６１】
このような構成としても、実施の形態１と同様に、記憶ノードＮＳ，／ＮＳの電位変化が、負荷トランジスタＰＴ１，ＰＴ２および駆動トランジスタＮＴ１，ＮＴ２のゲートへ伝播する速度を遅くできるので、メモリセル面積の増大やメモリセル構造の複雑化を招くことなく、ソフトエラー耐性を向上したＳＲＡＭメモリセルを得ることが可能である。
【００６２】
［実施の形態２の変形例］
実施の形態２の変形例においては、シリサイド構造のゲート配線を用いたＳＲＡＭセルの構成のバリエーションについて説明する。
【００６３】
図６は、実施の形態２の変形例に従うＳＲＡＭメモリセル１♯の構成を示す回路図である。
【００６４】
図６を参照して、実施の形態２の変形例に従うＳＲＡＭメモリセル１♯は、図１に示した実施の形態１に従うＳＲＡＭメモリセル１と比較して、抵抗成分１０および２０に代えて、抵抗成分１１および２１を備える点で異なる。抵抗成分１１および２１は、記憶ノードＮＳ，／ＮＳと、各トランジスタのゲート間ではなく、同一のインバータを形成する負荷トランジスタおよび駆動トランジスタのゲート間に形成される。
【００６５】
従来の技術で説明したように、ソフトエラーは、記憶ノードＮＳまたは／ＮＳの電位レベル低下によって、負荷トランジスタＰＴ１またはＰＴ２が誤ってターンオンすることで発生する。したがって、図１に示した抵抗成分１０および２０に代えて、記憶ノードＮＳおよび／ＮＳと、負荷トランジスタＰＴ１およびＰＴ２の各ゲートの間に抵抗成分が存在するように、負荷トランジスタＰＴ１および駆動トランジスタＮＴ１との間および負荷トランジスタＰＴ２および駆動トランジスタＮＴ２との間に抵抗成分１１および２１をそれぞれ設ける構成としても、同様にソフトエラー耐性を向上することができる。
【００６６】
すなわち、記憶ノードＮＳ，／ＮＳの電位レベル低下に応答して、駆動トランジスタＮＴ１およびＮＴ２がターンオフしても、記憶ノードＮＳおよび／ＮＳは、電気的に浮遊状態（ハイインピーダンス状態）となるだけで、負荷トランジスタＰＴ１およびＰＴ２が誤ってターンオンさえしなければ、一時的に低下した記憶ノードの電位レベルが再び上昇することによって、記憶データは初期状態と同様に保持することが可能である。
【００６７】
その他の回路構成については、実施の形態１に従うＳＲＡＭメモリセルと同様であるので詳細な説明は繰返さない。
【００６８】
図７は、図６に示したＳＲＡＭメモリセルの平面レイアウト図である。図７には、図６に示したＳＲＡＭメモリセル１＃が、いわゆる「縦長セル」のレイアウトに従って配置されている。
【００６９】
図７を参照して、Ｎ型ＭＯＳトランジスタである駆動トランジスタＮＴ１，ＮＴ２およびアクセストランジスタＡＴ１、ＡＴ２は、ｐ型ウェル１２１上に形成され、Ｐ型ＭＯＳトランジスタである負荷トランジスタＰＴ１，ＰＴ２はｎ型ウェル１２５上に形成される。すなわち、ｐ型ウェル１２１およびｎ型ウェル１２５において、これらのトランジスタをそれぞれ形成するための拡散層領域が設けられる。具体的には、駆動トランジスタＮＴ１，ＮＴ２および負荷トランジスタＰＴ１，ＰＴ２の拡散層領域は、ｐ型ウェル１２１およびｎ型ウェル１２５の境界線方向に沿って、すなわちＸ方向に沿って形成される。これに対して、アクセストランジスタＡＴ１およびＡＴ２に対応する拡散層領域は、これに交差する方向、すなわちＹ方向に沿って配置される。
【００７０】
さらに、第１金属配線層、拡散層領域、およびゲート配線層の間においては、図６に示した接続関係を実現するためにコンタクト１２０およびスルーホール１３５が適宜設けられている。
【００７１】
半導体記憶装置全体では、図７に示した平面レイアウトを有するＳＲＡＭメモリセルが、Ｘ方向およびＹ方向に沿って連続的に行列配置されて、メモリセルアレイを構成している。言い換えれば、ｐ型ウェル１２１およびｎ型ウェル１２５の外枠線は、Ｘ方向およびＹ方向に隣接するＳＲＡＭメモリセルとの境界線に達しており、隣接セルとの間で重なり合っている。
【００７２】
記憶ノードＮＳ，／ＮＳ、電源ノード１１０、接地ノード１１５およびビット線ＢＬ，／ＢＬは、図２と同様に第１金属配線層に形成される。さらに、アクセストランジスタＡＴ１およびＡＴ２に対応するゲート配線ＧＬａ１およびＧＬａ２は一体的に設けられ、図示しないがコンタクトによってワード線ＷＬと電気的に結合される。ゲート配線６♯および８♯は、Ｙ方向に沿って、実施の形態２と同様にシリサイド構造で設けられる。
【００７３】
すなわち、ゲート配線６♯および８♯は、図５と同様の構造を有し、ポリシリコン層４０と、ポリシリコン層４０上に形成されるシリサイド膜４２＃から構成される。さらに、負荷トランジスタＰＴ１およびＰＴ２の各ゲートの直上領域と、記憶ノードＮＳ，／ＮＳへのコンタクト領域の間には、シリサイド膜４２＃を非形成とする非シリサイド領域１３０が設けられている。非シリサイド領域１３０は、負荷トランジスタＰＴ１およびＰＴ２にそれぞれ対応する拡散層領域の間にＸ方向に沿って設けられ、すなわちＹ方向の隣接メモリセルとの境界領域に達するように配置される。
【００７４】
このような構成とすることによって、非シリサイド領域を有するシリサイド構造のゲート配線６♯および８♯によって、図６に示した抵抗成分１１および２１を構成することができる。また、図４に示した平面レイアウトと同様に非シリサイド領域１３０が単純な矩形状であるので、単純な繰り返しパターン形状のマスクを用いて非シリサイド領域１３０を設けることができる。
【００７５】
この結果、実施の形態２に従う構成と同様に、メモリセル面積の増大やメモリセル構造の複雑化を招くことなく、ソフトエラー耐性を向上したＳＲＡＭメモリセルを得ることが可能である。
【００７６】
［実施の形態３］
実施の形態３においては、実施の形態１で説明した、ポリメタルゲート構造のゲート配線の他の構成例について説明する。
【００７７】
図８は、実施の形態３に従うＳＲＡＭメモリセルの平面レイアウト図である。
図８を図２と比較して、実施の形態３に従う平面レイアウトにおいては、実施の形態１に従う平面レイアウトと比較して、ゲート配線６および８上に、金属層除去領域１４０が備えられる点で異なる。金属層除去領域１４０は、ゲート配線６においては、記憶ノード／ＮＳと結合されたコンタクト領域と、駆動トランジスタＮＴ１および負荷トランジスタＰＴ１の各ゲートとの間に形成され、ゲート配線８においては、記憶ノードＮＳと結合されたコンタクト領域と、駆動トランジスタＮＴ２および負荷トランジスタＰＴ２の各ゲートとの間に形成される。
【００７８】
なお、実施の形態２の変形例で説明したように、金属層除去領域１４０は、少なくとも記憶ノードＮＳ，／ＮＳと負荷トランジスタＰＴ１、ＰＴ２のゲート直上領域との間に設ける必要がある。
【００７９】
次に、実施の形態３に従うゲート配線の構造について説明する。
図９は、実施の形態３に従うゲート配線の構造を説明する断面図である。図９は、図８におけるＲ−Ｓ断面図である。
【００８０】
図９を参照して、ゲート配線ＧＬａ１および８は、ポリシリコン層４０および金属層４２の積層構造によるポリメタルゲート構造を有する。ゲート配線ＧＬａ１においては、金属層除去領域１４０は特に形成されず、金属層４２の一部領域はコンタクト１２０ａを介して図示しないワード線と接続されている。
【００８１】
これに対して、ゲート配線８においては、コンタクト１２０ｂを介して記憶ノード／ＮＳと電気的に結合される領域と、負荷トランジスタＰＴ２のゲート直上領域との間に、金属層４２が形成されない金属層除去領域１４０が設けられる。金属層除去領域１４０においては、金属層４２に代えて、非金属層１４５が形成される。非金属層１４５は、絶縁物や高抵抗材料で形成される。たとえば、非金属層をポリシリコンで形成してもよい。図示しないが、ゲート配線６についても、ゲート配線８と同様の構造で設けられる。
【００８２】
このような構成とすることにより、ゲート配線６および８において、コンタクト１２０ｂを介して記憶ノードＮＳ，／ＮＳから伝播された信号は、金属層４２とポリシリコン層４０との界面を最初に通過して、負荷トランジスタＰＴ１，ＰＴ２および駆動トランジスタＮＴ１，ＮＴ２のゲートに伝達される。これにより、記憶ノードＮＳ，／ＮＳからの電気信号の伝播経路の電気抵抗を実施の形態１に従う構成よりもさらに増加させて、その伝播速度を遅くすることができる。これにより、メモリセル面積の増加、メモリセル構造の複雑化を招くことなく、実施の形態１に従うＳＲＡＭメモリセルよりもソフトエラー耐性を向上させることができる。
【００８３】
［実施の形態３の変形例］
図１０は、実施の形態３の変形例に従うゲート配線の構造を説明する断面図である。
【００８４】
図１０を参照して、実施の形態３に従う変形例においては、図９に示した断面図と比較して、ゲート配線８は、金属層除去領域１４０が拡大されている。すなわち、ゲート配線８の電気抵抗をさらに高めて、ソフトエラー耐性をさらに向上するために、金属層４２は、記憶ノード／ＮＳとのコンタクトを確保するための領域、すなわちコンタクト１２０ｂと電気的に結合される領域のみに形成されている。すなわち、コンタクト１２０ｂの直下領域のみポリメタル構造が適用されている。図示しないが、ゲート配線６についても、ゲート配線８と同様の構造で設けられる。
【００８５】
このような構成とすることにより、ゲート配線６および８における記憶ノードＮＳ，／ＮＳからの電気信号の伝播経路の電気抵抗を実施の形態３に従う構成よりもさらに高めて、ソフトエラー耐性をさらに向上させるこができる。
【００８６】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【００８７】
【発明の効果】
請求項１および２に記載の半導体記憶装置は、ワード配線をポリメタル構造とすることによって、第１および第２の記憶ノードと第１および第３のトランジスタ（負荷トランジスタ）のゲートとを、金属層とシリコン層との界面での接触抵抗を介して電気的に結合できる。したがって、ゲート配線の構造を変更するのみで、ソフトエラー等の外的要因に起因する第１および第２の記憶ノードの電位レベル低下が第１および第３のトランジスタ（負荷トランジスタ）のゲートへ伝播される速度を遅くすることができる。この結果、メモリセル面積の増大やメモリセル構造の複雑化を招くことなく、メモリセルのソフトエラー耐性を向上させることができる。
【００８８】
請求項３に記載の半導体記憶装置は、請求項１の記載に半導体記憶装置よりも、第１および第２の記憶ノードと第１および第３のトランジスタ（負荷トランジスタ）のゲートとの間の電気抵抗を増大できるので、ソフトエラー耐性をさらに向上できる。
【００８９】
請求項４に記載の半導体記憶装置は、請求項３の記載に半導体記憶装置よりも、第１および第２の記憶ノードと第１および第３のトランジスタ（負荷トランジスタ）のゲートとの間の電気抵抗を増大できるので、ソフトエラー耐性をさらに向上できる。
【００９０】
請求項５、６および８に記載の半導体記憶装置は、シリサイド構造のワード配線に非シリサイド領域（非金属膜領域）を設けることによって、第１および第２の記憶ノードと第１および第３のトランジスタ（負荷トランジスタ）のゲートとの間の電気抵抗を増大できる。したがって、シリサイド膜（金属膜）形成時のマスクパターン調整のみで、ソフトエラー等の外的要因に起因する第１および第２の記憶ノードの電位レベル低下が第１および第３のトランジスタ（負荷トランジスタ）のゲートへ伝播される速度を遅くすることができる。この結果、メモリセル面積の増大やメモリセル構造の複雑化を招くことなく、メモリセルのソフトエラー耐性を向上させることができる。
【００９１】
請求項７，９および１０に記載の半導体記憶装置は、非シリサイド領域を単純な矩形状とすることができるので、単純な繰り返しパターン形状のマスクを用いて非シリサイド領域を設けることができる。この結果、メモリセルの製造工程を容易化できる。
【図面の簡単な説明】
【図１】本発明の実施の形態１に従うＳＲＡＭメモリセルの構成を示す回路図である。
【図２】図１に示したＳＲＡＭメモリセルの平面レイアウト図である。
【図３】図２に示したゲート配線の構造を示す断面図である。
【図４】ＳＲＡＭメモリセルの実施の形態２に従う平面レイアウト図である。
【図５】図４に示したゲート配線の構造を示す断面図である。
【図６】実施の形態２の変形例に従うＳＲＡＭメモリセルの構成を示す回路図である。
【図７】図６に示したＳＲＡＭメモリセルの平面レイアウト図である。
【図８】実施の形態３に従うＳＲＡＭメモリセルの平面レイアウト図である。
【図９】実施の形態３に従うゲート配線の構造を説明する断面図である。
【図１０】実施の形態３の変形例に従うゲート配線の構造を説明する断面図である。
【図１１】従来の技術に従うＣＭＯＳ構成のＳＲＡＭメモリセルの構成を示す回路図である。
【図１２】図１１に示したＳＲＡＭメモリセルの平面レイアウト図である。
【符号の説明】
１，１＃ メモリセル、２，４ インバータ、６，６＃，８，８＃，ＧＬａ１，ＧＬａ２ ゲート配線、１０，１１，２０，２１ 抵抗成分、３０ 半導体基板、３２ ゲート絶縁膜、４０ シリコン層（ポリシリコン層）、４２ 金属層、４２＃ 金属膜（シリサイド膜）、１１０ 電源ノード、１１５ 接地ノード、１２０ａ，１２０ｂ コンタクト、１２１，１２１＃ ｐ型ウェル、１２５ ｎ型ウェル、１３０ 非シリサイド領域、１３５ スルーホール、１４０ 金属層除去領域、１４５ 非金属層、ＡＴ１，ＡＴ２ アクセストランジスタ、ＢＬ，／ＢＬ ビット線、ＧＮＤ 接地電位、ＮＳ，／ＮＳ 記憶ノード、ＮＴ１，ＮＴ２ 駆動トランジスタ、ＰＴ１，ＰＴ２ 負荷トランジスタ、ＶＤＤ 電源電位、ＷＬ ワード線。
【発明の属する技術分野】
この発明は、半導体記憶装置に関し、より特定的には、スタティック型半導体記憶装置のメモリセル構造に関する。
【０００２】
【従来の技術】
スタティック型ランダムアクセスメモリ（ＳＲＡＭ）に用いられるメモリセル（以下、「ＳＲＡＭメモリセル」と称する）として、負荷トランジスタをＰ型ＭＯＳトランジスタで構成し、駆動トランジスタをＮ型ＭＯＳトランジスタで構成し、アクセストランジスタをＮ型ＭＯＳトランジスタで構成した、いわゆる「ＣＭＯＳ構成」を有するＳＲＡＭメモリセルが知られている。
【０００３】
図１１は、従来の技術に従うＣＭＯＳ構成のＳＲＡＭメモリセルの構成を示す
図である。
【０００４】
図１１を参照して、従来のＳＲＡＭメモリセル１００は、電源電位ＶＤＤを供給する電源ノード１１０および記憶ノードＮＳの間に接続されたＰ型ＭＯＳトランジスタＰＴ１と、接地電位ＧＮＤを供給する接地ノード１１５と記憶ノードＮＳとの間に接続されたＮ型ＭＯＳトランジスタＮＴ１とを有する。トランジスタＰＴ１およびＮＴ１は、各ゲートが共通のゲート配線ＧＬ１と電気的に結合されて、１個のインバータを構成する。
【０００５】
ＳＲＡＭメモリセル１００は、さらに、電源ノード１１０および記憶ノード／ＮＳの間に接続されたＰ型ＭＯＳトランジスタＰＴ２と、記憶ノード／ＮＳおよび接地ノード１１５の間に接続されたＮ型ＭＯＳトランジスタＮＴ２とを有する。トランジスタＰＴ２およびＮＴ２は、各ゲートが共通のゲート配線ＧＬ２と電気的に結合されて、１個のインバータを形成する。
【０００６】
記憶ノードＮＳはゲート配線ＧＬ２と接続され、記憶ノード／ＮＳはゲート配線ＧＬ１と接続される。このように交差結合された２個のインバータによって、記憶ノードＮＳおよび／ＮＳの電位は、互いに相補なレベル、すなわちＶＤＤレベル（以下、「Ｈレベル」とも称する）またはＧＮＤレベル（以下、「Ｌレベル」とも称する）の一方ずつに設定される。
【０００７】
ＳＲＡＭメモリセル１００は、さらに、相補なビット線ＢＬおよび／ＢＬと記憶ノードＮＳおよび／ＮＳの間にそれぞれ接続されたＮ型ＭＯＳトランジスタＡＴ１およびＡＴ２をさらに有する。トランジスタＡＴ１のゲートと接続されたゲート配線ＧＬａ１と、トランジスタＡＴ２のゲートと接続されたゲート配線ＧＬａ２とは、共通のワード線ＷＬと接続される。
【０００８】
このようにして、Ｐ型ＭＯＳトランジスタＰＴ１およびＰＴ２を負荷トランジスタとし、Ｎ型ＭＯＳトランジスタＮＴ１およびＮＴ２を駆動トランジスタとし、Ｎ型ＭＯＳトランジスタＡＴ１およびＡＴ２をアクセストランジスタとして用いるＳＲＡＭメモリセルが実現される。すなわち、図１１に示したＳＲＡＭメモリセルへは、ワード線ＷＬの活性化（Ｈレベル）期間において、相補のビット線ＢＬ，／ＢＬをそれぞれ介して、記憶ノードＮＳおよび／ＮＳへのデータ書込またはデータ読出が実行される。ワード線ＷＬの非活性化（Ｌレベル）期間において、記憶ノードＮＳおよび／ＮＳへ一旦書込まれたデータは、交差結合された２個のインバータによって安定的に保持される。
【０００９】
なお、以下においては、Ｐ型ＭＯＳトランジスタＰＴ１，ＰＴ２を負荷トランジスタＰＴ１，ＰＴ２とも称し、Ｎ型ＭＯＳトランジスタＮＴ１，ＮＴ２を駆動トランジスタＮＴ１，ＮＴ２とも称し、Ｎ型ＭＯＳトランジスタＡＴ１，ＡＴ２をアクセストランジスタＡＴ１，ＡＴ２とも称することとする。
【００１０】
図１２は、図１１に示したＳＲＡＭメモリセルの平面レイアウト図の一例である。ここでは、図１２では第１金属配線層までのレイアウトを表記することとし、それ以上の配線層のレイアウトは表記を省略している。
【００１１】
図１２を参照して、半導体基板上にｐ型ウェル１２１，１２１＃およびｎ型ウェル１２５が形成される。Ｎ型ＭＯＳトランジスタである駆動トランジスタＮＴ１およびアクセストランジスタＡＴ１はｐ型ウェル１２１上に設けられ、負荷トランジスタＰＴ１およびＰＴ２はｎ型ウェル１２５上に設けられる。アクセストランジスタＡＴ２および駆動トランジスタＮＴ２は、ｐ型ウェル１２１と分離されたｐ型ウェル１２１♯上に設けられる。
【００１２】
すなわち、ｐ型ウェル１２１上には、駆動トランジスタＮＴ１およびアクセストランジスタＡＴ１にそれぞれ対応する拡散層領域が形成され、ｎ型ウェル１２５上には、負荷トランジスタＰＴ１およびＰＴ２に対応する拡散層領域が形成され、ｐ型ウェル１２１♯上には、アクセストランジスタＡＴ２および駆動トランジスタＮＴ２にそれぞれ対応する拡散層領域が形成される。
【００１３】
電源ノード１１０、接地ノード１１５、ワード線ＷＬ、ビット線ＢＬ，／ＢＬおよび記憶ノードＮＳおよび／ＮＳは、たとえば第１金属配線層に設けられる。
【００１４】
さらに、たとえばポリシリコン層を用いて、ゲート配線ＧＬ１，ＧＬ２およびＧＬａ１およびＧＬａ２が形成される。第１金属配線層、拡散層領域、およびゲート配線層の間においては、図１１に示した接続関係を実現するためにコンタクト１２０が適宜設けられている。
【００１５】
たとえば、駆動トランジスタＮＴ１に着目すると、駆動トランジスタＮＴ１に対応する拡散層領域のうちのソース対応部分は、コンタクト１２０ａを介して、接地ノード１１５と電気的に結合される。さらに、当該拡散層領域のうちのドレイン対応部分は、記憶ノードＮＳとコンタクト１２０ａを介して電気的に結合されている。記憶ノードＮＳは、コンタクト１２０ａによって、アクセストランジスタＡＴ１の拡散層領域とも電気的に結合されている。
【００１６】
アクセストランジスタＡＴ１およびＡＴ２にそれぞれ対応するゲート配線ＧＬａ１およびＧＬａ２は、コンタクト１２０ａを介して、第１金属配線層に形成されたワード線ＷＬと電気的に結合される。ゲート配線ＧＬ１は、駆動トランジスタＮＴ１および負荷トランジスタＰＴ１の各ゲートと結合されるように延在して設けられ、ｎ型ウェル１２５の上部領域において、記憶ノード／ＮＳとコンタクト１２０ｂを介して電気的に結合される。コンタクト１２０ｂは、ゲート、拡散層および第１金属配線層を同時に接続可能なコンタクト（「シェアードコンタクト」）として設けられている。同様に、ゲート配線ＧＬ２は、駆動トランジスタＮＴ２および負荷トランジスタＰＴ２の各ゲートと結合されるように延在して設けられ、ｎ型ウェル１２５の上部領域において、記憶ノードＮＳとコンタクト１２０ｂを介して電気的に結合される。一般的に、このようなゲート配線ＧＬ１，ＧＬ２，ＧＬａ１，ＧＬａ２は、ポリシリコン層上に、薄いケイ化金属膜（たとえばコバルトシリサイドなど）であるシリサイド膜が形成されたシリサイド構造を有する。これにより、ゲート配線ＧＬ１，ＧＬ２，ＧＬａ１，ＧＬａ２の低抵抗化が図られる。
【００１７】
【発明が解決しようとする課題】
しかしながら、近年の半導体微細技術の進歩によって、ＳＲＡＭメモリセルも同様に微細化が進展し、外的要因によるデータ化け（記憶データの反転）が問題となってきている。外的要因の１つとして、パッケージに含まれる微量の放射線物質から放出されるα線に起因した、いわゆるソフトエラーが挙げられる。再び図１１を用いて、ＳＲＡＭメモリセルにおけるソフトエラー発生のメカニズムを説明する。
【００１８】
再び図１１を参照して、まず初期的なデータ記憶状態として、記憶ノードＮＳの電位がＬレベルであり、記憶ノード／ＮＳの電位がＨレベルであり、ワード線ＷＬが、Ｌレベルに非活性化されている状態を考える。
【００１９】
この状態で、α線などが照射されて、Ｈレベルを記憶する記憶ノード／ＮＳと結合されたＮ型ＭＯＳトランジスタ（ＡＴ２，ＮＴ２）のドレイン部に電子が励起されると、記憶ノード／ＮＳの電位がＨレベルから低下する。通常、このような電位降下が生じても、記憶ノード／ＮＳと接続されている負荷トランジスタＰＴ２がターンオンしているため、ある程度の時間が経過すれば、記憶ノード／ＮＳの電位レベルは、再びＨレベルに復帰する。
【００２０】
しかしながら、負荷トランジスタＰＴ２のソース・ドレイン間のオン抵抗が大きい場合には、記憶ノード／ＮＳの電位レベルがＨレベルに復帰する前に、記憶ノード／ＮＳの低下した電位がゲート配線ＧＬ１によって伝播されて、負荷トランジスタＰＴ１および駆動トランジスタＮＴ１のオン・オフ反転が発生する可能性がある。すなわち、初期的なデータ記憶状態から反転して、負荷トランジスタＰＴ１がターンオンし、駆動トランジスタＮＴ１がターンオフしてしまうおそれがある。このようなトランジスタのオン・オフ反転が発生すると、記憶ノードＮＳの電位はＬレベルからＨレベルに反転してしまい、データの誤書込が行なわれることになる。したがって、ソフトエラー対策としては、記憶ノードＮＳまたは／ＮＳの電位レベル低下が、駆動トランジスタＮＴ１，ＮＴ２および負荷トランジスタＰＴ１，ＰＴ２の各ゲートまで伝播される速度を遅らせることが必要となる。
【００２１】
たとえば、ソフトエラーに対応する対応策の１つとして、記憶ノードの容量を増やす従来技術が知られている。記憶ノードの容量を増やすことによって、α線によって発生した電子による、記憶ノードＮＳ，／ＮＳの電位レベルが低下しにくくなり、データの反転が起こりにくくなる。
【００２２】
しかしながら、メモリセルの微細化を進めると、これに伴って記憶ノードの容量は自然に減少する。反面、ソフトエラー対策のため、記憶ノードの容量を増加させる設計を行なうと、セル面積の増大やセル構造の複雑化によって、製造コストの増加や歩留り低下を招いてしまう可能性がある。
【００２３】
また、ソフトエラーは、電源電位ＶＤＤが下がるにつれて起こりやすくなるので、低消費電力化のためにトランジスタの低電圧動作化が進められる今日の情勢下において、ソフトエラー対策が重要となってきている。
【００２４】
この発明は、このような問題点を解決するためになされたものであって、この発明の目的は、面積の増大や構造の複雑化を招くことなく、ソフトエラー耐性を向上させたメモリセルを備えた半導体記憶装置を提供することである。
【００２５】
【課題を解決するための手段】
この発明に従う半導体記憶装置は、データを記憶する複数のメモリセルを備え、各メモリセルは、第１および第２の電圧と第１の記憶ノードとの間にそれぞれ接続され、それぞれが反対導電型を有する第１および第２のトランジスタを含む第１のインバータ部と、第１および第２の電圧と第２の記憶ノードとの間にそれぞれ接続され、それぞれが反対導電型を有する第３および第４のトランジスタを含む第２のインバータ部と、第１の信号線および第１の記憶ノードの間を接続するための第５のトランジスタと、第１の信号線と相補の第２の信号線および第２の記憶ノードの間を接続するための第６のトランジスタと、第１の金属層と第１のポリシリコン層との積層構造を有し、第１の金属層および第１のポリシリコン層の間の接触抵抗を介して、第１および第２のトランジスタの各ゲートと、第２の記憶ノードとを電気的に結合するための第１のゲート配線と、第２の金属層と第２のポリシリコン層との積層構造を有し、第２の金属層および第２のポリシリコン層の間の接触抵抗を介して、第３および第４のトランジスタの各ゲートと、第１の記憶ノードとを電気的に結合するための第２のゲート配線とを含む。
【００２６】
好ましくは、第１および第３のトランジスタは、第１導電型のウェル領域に形成されて、第１導電型と反対導電型である第２導電型を有し、第２、第４、第５および第６のトランジスタは、第２導電型のウェル領域に形成されて、第１導電型を有し、第１および第２のゲート配線と、第５および第６のトランジスタのそれぞれのゲート電極とは、同一方向に沿って配置され、第１から第６のトランジスタの各々の拡散層領域は、第１および第２導電型のウェル領域の境界線に沿った方向に形成される。
【００２７】
また好ましくは、第１のゲート配線は、第２の記憶ノードへのコンタクト領域と第１および第２のトランジスタのゲート直上領域との間に、第１のポリシリコン層上に形成される第１の非金属層を有し、第２のゲート配線は、第１の記憶ノードへのコンタクト領域と第３および第４のトランジスタのゲート直上領域との間に、第２のポリシリコン層上に形成される第２の非金属層を有する
さらに好ましくは、第１および第２のゲート配線のそれぞれにおいて、第１および第２の非金属層は、コンタクト領域を除いて、第１および第２のポリシリコン層上の全体にそれぞれ形成される。
【００２８】
この発明の他の構成に従う半導体記憶装置は、データを記憶する複数のメモリセルを備え、各メモリセルは、第１および第２の電圧と第１の記憶ノードとの間にそれぞれ接続され、それぞれが反対導電型を有する第１および第２のトランジスタを含む第１のインバータ部と、第１および第２の電圧と第２の記憶ノードとの間にそれぞれ接続され、それぞれが反対導電型を有する第３および第４のトランジスタを含む第２のインバータ部と、第１の信号線および第１の記憶ノードの間を接続するための第５のトランジスタと、第１の信号線と相補の第２の信号線および第２の記憶ノードとの間を接続するための第６のトランジスタと、第１および第２のトランジスタの各ゲートと結合された第１のシリコン層および第１のシリコン層上に形成された第１の金属膜を用いて構成され、第２の記憶ノードと電気的に結合される第１のゲート配線と、第３および第４のトランジスタの各ゲートと結合された第２のシリコン層および第２のシリコン層上に形成された第２の金属膜を用いて構成され、第１の記憶ノードと電気的に結合される第２のゲート配線とを含む。第１のゲート配線は、第２の記憶ノードと第１のトランジスタとの間の一部領域において、第１の金属膜が非形成とされる非金属膜領域を有し、第２のゲート配線は、第１の記憶ノードと第３のトランジスタとの間の一部領域において、第２の金属膜が非形成とされる非金属膜領域を有する。
【００２９】
好ましくは、第１および第２のゲート配線において、非金属膜領域は、第１および第２の金属膜のうちの、第１および第２の記憶ノードへのコンタクト領域と第１から第４のトランジスタのゲート直上領域との間に設けられる。
【００３０】
さらに好ましくは、第１および第３のトランジスタは、第１導電型のウェル領域に形成されて、第１導電型と反対導電型である第２導電型を有し、第２、第４、第５および第６のトランジスタは、第２導電型のウェル領域に形成されて、第１導電型を有し、第１および第２のゲート配線と、第５および第６のトランジスタのそれぞれのゲート電極とは、同一方向に沿って配置され、第１から第６のトランジスタの各々の拡散層領域は、第１および第２導電型のウェル領域の境界線に沿った方向に形成され、非金属膜領域は、第１および第３のトランジスタの拡散層領域の間に位置するように形成される。
【００３１】
あるいは好ましくは、第１および第２のゲート配線において、非金属膜領域は、平面方向において、第１および第２の金属膜のうちの、第１および第２のトランジスタのゲート直上領域間、ならびに第３および第４のトランジスタのゲート直上領域間にそれぞれ設けられる。
【００３２】
さらに好ましくは、第１および第３のトランジスタは、第１導電型のウェル領域に形成されて、第１導電型と反対導電型である第２導電型を有し、第２、第４、第５および第６のトランジスタは、第２導電型のウェル領域に形成されて、第１導電型を有し、第１から第４のトランジスタの拡散層領域の各々は、第１および第２導電型のウェル領域の境界線に沿った方向に形成され、第５および第６のトランジスタの拡散層領域の各々は、境界線と交差する方向に形成され、非金属膜領域は、平面方向において、第１および第３のトランジスタの拡散層領域および境界線の間に位置するように形成される。
【００３３】
特にこのような構成においては、各メモリセルにおいて、非金属膜領域は、境界線に沿った方向に隣接するメモリセルまで達するように矩形状に形成される。
【００３４】
【発明の実施の形態】
以下において、本発明の実施の形態について図面を参照して詳しく説明する。
【００３５】
［実施の形態１］
図１は、本発明の実施の形態１に従うＳＲＡＭメモリセル１の構成を示す回路図である。
【００３６】
図１を参照して、実施の形態１に従うＳＲＡＭメモリセル１は、電源ノード１１０および接地ノード１１５の間に接続されて、互いに交差結合されたインバータ２および４と、アクセストランジスタＡＴ１およびＡＴ２とを有する。
【００３７】
インバータ２は、Ｐ型ＭＯＳトランジスタの負荷トランジスタＰＴ１およびＮ型ＭＯＳトランジスタの駆動トランジスタＮＴ１で構成され、その入力ノードはゲート配線６と接続され、その出力ノードは記憶ノードＮＳと接続されている。同様に、インバータ４は、Ｐ型ＭＯＳトランジスタの負荷トランジスタＰＴ２およびＮ型ＭＯＳトランジスタの駆動トランジスタＮＴ２で構成され、その入力ノードはゲート配線８と接続され、その出力ノードは記憶ノード／ＮＳと接続されている。
【００３８】
ビット線ＢＬおよび／ＢＬと記憶ノードＮＳおよび／ＮＳとの間のデータ伝達は、ワード線ＷＬによって制御されるアクセストランジスタＡＴ１およびＡＴ２によって実行される。アクセストランジスタＡＴ１，ＡＴ２、負荷トランジスタＰＴ１，ＰＴ２および駆動トランジスタＮＴ１およびＮＴ２の接続関係については、図１１に示したのと同様であるので詳細な説明は繰返さない。
【００３９】
すなわち、ＳＲＡＭメモリセル１は、図１０に示した従来のＳＲＡＭメモリセル１００と比較して、記憶ノードＮＳおよびゲート配線８の間に設けられた抵抗成分１０およびゲート配線６および記憶ノード／ＮＳの間に設けられた抵抗成分２０をさらに備える点で異なる。
【００４０】
抵抗成分１０は、ソフトエラー等の外的要因に起因する記憶ノードＮＳの電位レベル低下が、インバータ４を構成する負荷トランジスタＰＴ２および駆動トランジスタＮＴ２の各ゲートへ伝播する速度を遅らせるために設けられる。同様に、抵抗成分２０は、記憶ノード／ＮＳの電位レベル低下が、インバータ２を構成する負荷トランジスタＰＴ１および駆動トランジスタＮＴ１の各ゲートへ伝播する速度を遅らせるために設けられる。
【００４１】
次に、抵抗成分１０および２０の具体的な構成手法について説明する。
図２は、図１に示したＳＲＡＭメモリセルの平面レイアウト図である。
【００４２】
図２を参照して、実施の形態１に従うＳＲＡＭメモリセルの平面レイアウトは、図１２に示した従来の技術に従うＳＲＡＭメモリセルの平面図と比較して、ゲート配線ＧＬ１およびＧＬ２が、ゲート配線６および８に置換された点で異なる。その他の部分の平面レイアウトについては、図１２に示したものと同様であるので詳細な説明は繰返さない。すなわち、メモリセル面積の増大は発生しない。
【００４３】
半導体記憶装置全体では、このような平面レイアウトを有するＳＲＡＭメモリセルが、Ｘ方向およびＹ方向に沿って連続的に行列配置されて、メモリセルアレイを構成している。言い換えれば、ｐ型ウェル１２１，１２１♯およびｎ型ウェル１２５のＸ方向に沿った外枠線は、Ｙ方向に隣接するＳＲＡＭメモリセルとの境界線に達しており、隣接セルとの間で重なり合っている。
【００４４】
図３は、図２に示したゲート配線６および８の構造を示す断面図である。
図３を参照して、ゲート配線６，８の各々は、半導体基板３０の主面３１上において、ゲート絶縁膜３２の上層に形成される。既に説明したように、半導体基板３０中のｎ型ウェルもしくはｐ型ウェルにおいて、ＭＯＳトランジスタのソース電極およびドレイン電極に相当する拡散層領域３３ａ，３３ｂが形成されている。ゲート絶縁膜３２は、チャネルを形成するための基板領域とゲート配線との間を絶縁するために、たとえばシリコン酸化膜（ＳｉＯ２）を用いて薄膜状に設けられている。
【００４５】
ゲート配線６，８は、シリコン層４０と、金属層４２との積層構造によって構成される。当該積層構造部分は、サイドウォール（絶縁膜）３５ａ，３５ｂおよび絶縁膜４４によって、周囲からの絶縁が確保される。シリコン層４０としては、ポリシリコンが代表的に用いられ、金属層４２は、タングステン（Ｗ），銅（Ｃｕ），チタン（Ｔｉ）等を用いて形成することができる。さらに、金属層４２は、図２に示したコンタクト１２０ｂによって、記憶ノードＮＳまたは／ＮＳと接続されている。
【００４６】
このように構成されたゲート配線は、一般的に「ポリメタルゲート」と称される。ポリメタルゲートは、ゲート配線内に比較的厚い金属層４２を形成しているため、配線方向の電気抵抗が小さくなるというメリットを持っている。一方、金属層４２とポリシリコン層４０との接合面（界面）には、異種接触であるため比較的大きな接触抵抗が発生する。
【００４７】
このように、ゲート配線６，８は、記憶ノードＮＳ，／ＮＳを、ポリシリコン層４０および金属層４２の界面における接触抵抗を介して負荷トランジスタおよび駆動トランジスタの各ゲートと電気的に結合することになる。すなわち、ゲート配線内での上述した接触抵抗が、図１に示した抵抗成分１０および２０として作用する。なお、ポリメタルゲートの詳細については、たとえば特開２００１−３６０７２号公報に開示されている。
【００４８】
この結果、金属層４２と結合された記憶ノードＮＳ，／ＮＳの電位変化は、当該接触抵抗を介して負荷トランジスタＰＴ１，ＰＴ２および駆動トランジスタＮＴ１，ＮＴ２のゲートへ伝達されるので、その伝播速度を遅くできる。したがって、ＳＲＡＭメモリセルのソフトエラー耐性が向上する。
【００４９】
以上説明したように、実施の形態１に従う構成によれば、ゲート配線の構造をポリメタルゲートに変更することで、メモリセル面積の増大やメモリセル構造の複雑化を招くことなく、ソフトエラー耐性を向上したＳＲＡＭメモリセルを得ることが可能である。
【００５０】
［実施の形態２］
実施の形態２においては、実施の形態１と同様のＳＲＡＭメモリセルの構成におけるゲート配線の他の構成例について説明する。
【００５１】
図４は、ＳＲＡＭメモリセルの実施の形態２に従う平面レイアウト図である。
図４を参照して、実施の形態２に従う平面レイアウトにおいては、図２に示した平面レイアウト図におけるゲート配線６および８に代えて、ゲート配線６♯および８♯がそれぞれ配置される点で異なる。図４に示した平面レイアウト図のその他の部分は図２と同様であるので詳細な説明は繰返さない。
【００５２】
ゲート配線６♯および８♯の各々は、従来の技術に示したゲート配線と同様に、シリコン層（ポリシリコン層）と、当該ポリシリコン層上に形成されたケイ化金属膜（シリサイド膜）とによって構成されたシリサイド構造を有する。このようなシリサイド構造によって、ゲート配線６♯および８♯は配線方向の電気抵抗を下げている。
【００５３】
すなわち、ゲート配線６♯，８♯，ＧＬａ１，ＧＬａ２は、同一方向に沿って配置される。また、各トランジスタを形成する拡散層領域は、ｐ型ウェルとｎ型ウェルの境界線に沿った方向に配置される。
【００５４】
さらに、ゲート配線６♯および８♯において、記憶ノードＮＳ，／ＮＳと、負荷トランジスタＰＴ１，ＰＴ２および駆動トランジスタＮＴ１およびＮＴ２の各ゲート間との間に位置するように、ｐ型ウェル１２１，１２１♯およびｎ型ウェル１２５の間の境界線に沿った方向（すなわちＹ方向）に沿って非シリサイド領域１３０が設けられる。非シリサイド領域１３０においては、ゲート配線６♯および８♯において、ポリシリコン層上のシリサイド膜が非形成とされる。
【００５５】
さらに、非シリサイド領域１３０は、負荷トランジスタＰＴ１およびＰＴ２にそれぞれ対応する拡散層領域の間において、ｐ型ウェル１２１，１２１♯およびｎ型ウェル１２５のＸ方向に沿った境界線、すなわちＹ方向に隣接するメモリセルとの境界領域に達するように配置される。
【００５６】
このような非シリサイド領域１３０は、シリサイド膜４２＃の形成工程におけるマスク形状の調整によって設けることができる。特に、図４に示すように非シリサイド領域１３０を単純な矩形状とすれば、使用するマスクの形状も単純な繰り返しパターンとすることができるので、製造工程の複雑化を招くことなくこのようなＳＲＡＭセルを製造することができる。
【００５７】
図５は、図４に示したゲート配線６♯および８♯の構造を示すための断面図である。図５は、図４におけるＰ−Ｑ断面図に相当する。
【００５８】
図５を参照して、ゲート配線ＧＬａ１および８♯は、図１２で説明したのと同様に、ゲート絶縁膜３２上に設けられた、サイドウォール３５ａ，３５ｂによって周囲と絶縁されたシリコン層（ポリシリコン層）４０および当該ポリシリコン層４０上に形成された金属膜（シリサイド膜）４２＃によって構成される。シリサイド膜４２＃は、コンタクト１２０ａおよび１２０ｂを介して、他の配線やノード等と電気的に結合される。アクセストランジスタＡＴ１，負荷トランジスタＰＴ２，駆動トランジスタＮＴ２のそれぞれの間は、絶縁層４５によって電気的に切離されている。
【００５９】
ゲート配線８♯は、このように構成されたシリサイド構造において、金属膜（シリサイド膜）４２＃が除去された非シリサイド領域１３０を部分的に有する。非シリサイド領域１３０は、コンタクト１２０ｂを介して記憶ノードＮＳと電気的に結合された領域と、負荷トランジスタＰＴ２および駆動トランジスタＮＴ２の各ゲートの直上領域との間に設けられる。
【００６０】
すなわち、非シリサイド領域１３０においては、コンタクト１２０を介して伝達された電気信号がポリシリコン層４０のみによって伝播されるので、この部分の電気抵抗が増大する。この結果、シリサイド膜４２＃とポリシリコン層４０との間の接触抵抗は、図３に示したポリメタルゲートにおける金属層４２およびポリシリコン層４０の間の接触抵抗と比較して小さいものの、非シリサイド領域１３０によって、図１に示された抵抗成分１０を構成することができる。図示しないが、同様にシリサイド構造を有するゲート配線６♯についても、ゲート配線８♯と同様にして非シリサイド領域１３０が設けられる。
【００６１】
このような構成としても、実施の形態１と同様に、記憶ノードＮＳ，／ＮＳの電位変化が、負荷トランジスタＰＴ１，ＰＴ２および駆動トランジスタＮＴ１，ＮＴ２のゲートへ伝播する速度を遅くできるので、メモリセル面積の増大やメモリセル構造の複雑化を招くことなく、ソフトエラー耐性を向上したＳＲＡＭメモリセルを得ることが可能である。
【００６２】
［実施の形態２の変形例］
実施の形態２の変形例においては、シリサイド構造のゲート配線を用いたＳＲＡＭセルの構成のバリエーションについて説明する。
【００６３】
図６は、実施の形態２の変形例に従うＳＲＡＭメモリセル１♯の構成を示す回路図である。
【００６４】
図６を参照して、実施の形態２の変形例に従うＳＲＡＭメモリセル１♯は、図１に示した実施の形態１に従うＳＲＡＭメモリセル１と比較して、抵抗成分１０および２０に代えて、抵抗成分１１および２１を備える点で異なる。抵抗成分１１および２１は、記憶ノードＮＳ，／ＮＳと、各トランジスタのゲート間ではなく、同一のインバータを形成する負荷トランジスタおよび駆動トランジスタのゲート間に形成される。
【００６５】
従来の技術で説明したように、ソフトエラーは、記憶ノードＮＳまたは／ＮＳの電位レベル低下によって、負荷トランジスタＰＴ１またはＰＴ２が誤ってターンオンすることで発生する。したがって、図１に示した抵抗成分１０および２０に代えて、記憶ノードＮＳおよび／ＮＳと、負荷トランジスタＰＴ１およびＰＴ２の各ゲートの間に抵抗成分が存在するように、負荷トランジスタＰＴ１および駆動トランジスタＮＴ１との間および負荷トランジスタＰＴ２および駆動トランジスタＮＴ２との間に抵抗成分１１および２１をそれぞれ設ける構成としても、同様にソフトエラー耐性を向上することができる。
【００６６】
すなわち、記憶ノードＮＳ，／ＮＳの電位レベル低下に応答して、駆動トランジスタＮＴ１およびＮＴ２がターンオフしても、記憶ノードＮＳおよび／ＮＳは、電気的に浮遊状態（ハイインピーダンス状態）となるだけで、負荷トランジスタＰＴ１およびＰＴ２が誤ってターンオンさえしなければ、一時的に低下した記憶ノードの電位レベルが再び上昇することによって、記憶データは初期状態と同様に保持することが可能である。
【００６７】
その他の回路構成については、実施の形態１に従うＳＲＡＭメモリセルと同様であるので詳細な説明は繰返さない。
【００６８】
図７は、図６に示したＳＲＡＭメモリセルの平面レイアウト図である。図７には、図６に示したＳＲＡＭメモリセル１＃が、いわゆる「縦長セル」のレイアウトに従って配置されている。
【００６９】
図７を参照して、Ｎ型ＭＯＳトランジスタである駆動トランジスタＮＴ１，ＮＴ２およびアクセストランジスタＡＴ１、ＡＴ２は、ｐ型ウェル１２１上に形成され、Ｐ型ＭＯＳトランジスタである負荷トランジスタＰＴ１，ＰＴ２はｎ型ウェル１２５上に形成される。すなわち、ｐ型ウェル１２１およびｎ型ウェル１２５において、これらのトランジスタをそれぞれ形成するための拡散層領域が設けられる。具体的には、駆動トランジスタＮＴ１，ＮＴ２および負荷トランジスタＰＴ１，ＰＴ２の拡散層領域は、ｐ型ウェル１２１およびｎ型ウェル１２５の境界線方向に沿って、すなわちＸ方向に沿って形成される。これに対して、アクセストランジスタＡＴ１およびＡＴ２に対応する拡散層領域は、これに交差する方向、すなわちＹ方向に沿って配置される。
【００７０】
さらに、第１金属配線層、拡散層領域、およびゲート配線層の間においては、図６に示した接続関係を実現するためにコンタクト１２０およびスルーホール１３５が適宜設けられている。
【００７１】
半導体記憶装置全体では、図７に示した平面レイアウトを有するＳＲＡＭメモリセルが、Ｘ方向およびＹ方向に沿って連続的に行列配置されて、メモリセルアレイを構成している。言い換えれば、ｐ型ウェル１２１およびｎ型ウェル１２５の外枠線は、Ｘ方向およびＹ方向に隣接するＳＲＡＭメモリセルとの境界線に達しており、隣接セルとの間で重なり合っている。
【００７２】
記憶ノードＮＳ，／ＮＳ、電源ノード１１０、接地ノード１１５およびビット線ＢＬ，／ＢＬは、図２と同様に第１金属配線層に形成される。さらに、アクセストランジスタＡＴ１およびＡＴ２に対応するゲート配線ＧＬａ１およびＧＬａ２は一体的に設けられ、図示しないがコンタクトによってワード線ＷＬと電気的に結合される。ゲート配線６♯および８♯は、Ｙ方向に沿って、実施の形態２と同様にシリサイド構造で設けられる。
【００７３】
すなわち、ゲート配線６♯および８♯は、図５と同様の構造を有し、ポリシリコン層４０と、ポリシリコン層４０上に形成されるシリサイド膜４２＃から構成される。さらに、負荷トランジスタＰＴ１およびＰＴ２の各ゲートの直上領域と、記憶ノードＮＳ，／ＮＳへのコンタクト領域の間には、シリサイド膜４２＃を非形成とする非シリサイド領域１３０が設けられている。非シリサイド領域１３０は、負荷トランジスタＰＴ１およびＰＴ２にそれぞれ対応する拡散層領域の間にＸ方向に沿って設けられ、すなわちＹ方向の隣接メモリセルとの境界領域に達するように配置される。
【００７４】
このような構成とすることによって、非シリサイド領域を有するシリサイド構造のゲート配線６♯および８♯によって、図６に示した抵抗成分１１および２１を構成することができる。また、図４に示した平面レイアウトと同様に非シリサイド領域１３０が単純な矩形状であるので、単純な繰り返しパターン形状のマスクを用いて非シリサイド領域１３０を設けることができる。
【００７５】
この結果、実施の形態２に従う構成と同様に、メモリセル面積の増大やメモリセル構造の複雑化を招くことなく、ソフトエラー耐性を向上したＳＲＡＭメモリセルを得ることが可能である。
【００７６】
［実施の形態３］
実施の形態３においては、実施の形態１で説明した、ポリメタルゲート構造のゲート配線の他の構成例について説明する。
【００７７】
図８は、実施の形態３に従うＳＲＡＭメモリセルの平面レイアウト図である。
図８を図２と比較して、実施の形態３に従う平面レイアウトにおいては、実施の形態１に従う平面レイアウトと比較して、ゲート配線６および８上に、金属層除去領域１４０が備えられる点で異なる。金属層除去領域１４０は、ゲート配線６においては、記憶ノード／ＮＳと結合されたコンタクト領域と、駆動トランジスタＮＴ１および負荷トランジスタＰＴ１の各ゲートとの間に形成され、ゲート配線８においては、記憶ノードＮＳと結合されたコンタクト領域と、駆動トランジスタＮＴ２および負荷トランジスタＰＴ２の各ゲートとの間に形成される。
【００７８】
なお、実施の形態２の変形例で説明したように、金属層除去領域１４０は、少なくとも記憶ノードＮＳ，／ＮＳと負荷トランジスタＰＴ１、ＰＴ２のゲート直上領域との間に設ける必要がある。
【００７９】
次に、実施の形態３に従うゲート配線の構造について説明する。
図９は、実施の形態３に従うゲート配線の構造を説明する断面図である。図９は、図８におけるＲ−Ｓ断面図である。
【００８０】
図９を参照して、ゲート配線ＧＬａ１および８は、ポリシリコン層４０および金属層４２の積層構造によるポリメタルゲート構造を有する。ゲート配線ＧＬａ１においては、金属層除去領域１４０は特に形成されず、金属層４２の一部領域はコンタクト１２０ａを介して図示しないワード線と接続されている。
【００８１】
これに対して、ゲート配線８においては、コンタクト１２０ｂを介して記憶ノード／ＮＳと電気的に結合される領域と、負荷トランジスタＰＴ２のゲート直上領域との間に、金属層４２が形成されない金属層除去領域１４０が設けられる。金属層除去領域１４０においては、金属層４２に代えて、非金属層１４５が形成される。非金属層１４５は、絶縁物や高抵抗材料で形成される。たとえば、非金属層をポリシリコンで形成してもよい。図示しないが、ゲート配線６についても、ゲート配線８と同様の構造で設けられる。
【００８２】
このような構成とすることにより、ゲート配線６および８において、コンタクト１２０ｂを介して記憶ノードＮＳ，／ＮＳから伝播された信号は、金属層４２とポリシリコン層４０との界面を最初に通過して、負荷トランジスタＰＴ１，ＰＴ２および駆動トランジスタＮＴ１，ＮＴ２のゲートに伝達される。これにより、記憶ノードＮＳ，／ＮＳからの電気信号の伝播経路の電気抵抗を実施の形態１に従う構成よりもさらに増加させて、その伝播速度を遅くすることができる。これにより、メモリセル面積の増加、メモリセル構造の複雑化を招くことなく、実施の形態１に従うＳＲＡＭメモリセルよりもソフトエラー耐性を向上させることができる。
【００８３】
［実施の形態３の変形例］
図１０は、実施の形態３の変形例に従うゲート配線の構造を説明する断面図である。
【００８４】
図１０を参照して、実施の形態３に従う変形例においては、図９に示した断面図と比較して、ゲート配線８は、金属層除去領域１４０が拡大されている。すなわち、ゲート配線８の電気抵抗をさらに高めて、ソフトエラー耐性をさらに向上するために、金属層４２は、記憶ノード／ＮＳとのコンタクトを確保するための領域、すなわちコンタクト１２０ｂと電気的に結合される領域のみに形成されている。すなわち、コンタクト１２０ｂの直下領域のみポリメタル構造が適用されている。図示しないが、ゲート配線６についても、ゲート配線８と同様の構造で設けられる。
【００８５】
このような構成とすることにより、ゲート配線６および８における記憶ノードＮＳ，／ＮＳからの電気信号の伝播経路の電気抵抗を実施の形態３に従う構成よりもさらに高めて、ソフトエラー耐性をさらに向上させるこができる。
【００８６】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【００８７】
【発明の効果】
請求項１および２に記載の半導体記憶装置は、ワード配線をポリメタル構造とすることによって、第１および第２の記憶ノードと第１および第３のトランジスタ（負荷トランジスタ）のゲートとを、金属層とシリコン層との界面での接触抵抗を介して電気的に結合できる。したがって、ゲート配線の構造を変更するのみで、ソフトエラー等の外的要因に起因する第１および第２の記憶ノードの電位レベル低下が第１および第３のトランジスタ（負荷トランジスタ）のゲートへ伝播される速度を遅くすることができる。この結果、メモリセル面積の増大やメモリセル構造の複雑化を招くことなく、メモリセルのソフトエラー耐性を向上させることができる。
【００８８】
請求項３に記載の半導体記憶装置は、請求項１の記載に半導体記憶装置よりも、第１および第２の記憶ノードと第１および第３のトランジスタ（負荷トランジスタ）のゲートとの間の電気抵抗を増大できるので、ソフトエラー耐性をさらに向上できる。
【００８９】
請求項４に記載の半導体記憶装置は、請求項３の記載に半導体記憶装置よりも、第１および第２の記憶ノードと第１および第３のトランジスタ（負荷トランジスタ）のゲートとの間の電気抵抗を増大できるので、ソフトエラー耐性をさらに向上できる。
【００９０】
請求項５、６および８に記載の半導体記憶装置は、シリサイド構造のワード配線に非シリサイド領域（非金属膜領域）を設けることによって、第１および第２の記憶ノードと第１および第３のトランジスタ（負荷トランジスタ）のゲートとの間の電気抵抗を増大できる。したがって、シリサイド膜（金属膜）形成時のマスクパターン調整のみで、ソフトエラー等の外的要因に起因する第１および第２の記憶ノードの電位レベル低下が第１および第３のトランジスタ（負荷トランジスタ）のゲートへ伝播される速度を遅くすることができる。この結果、メモリセル面積の増大やメモリセル構造の複雑化を招くことなく、メモリセルのソフトエラー耐性を向上させることができる。
【００９１】
請求項７，９および１０に記載の半導体記憶装置は、非シリサイド領域を単純な矩形状とすることができるので、単純な繰り返しパターン形状のマスクを用いて非シリサイド領域を設けることができる。この結果、メモリセルの製造工程を容易化できる。
【図面の簡単な説明】
【図１】本発明の実施の形態１に従うＳＲＡＭメモリセルの構成を示す回路図である。
【図２】図１に示したＳＲＡＭメモリセルの平面レイアウト図である。
【図３】図２に示したゲート配線の構造を示す断面図である。
【図４】ＳＲＡＭメモリセルの実施の形態２に従う平面レイアウト図である。
【図５】図４に示したゲート配線の構造を示す断面図である。
【図６】実施の形態２の変形例に従うＳＲＡＭメモリセルの構成を示す回路図である。
【図７】図６に示したＳＲＡＭメモリセルの平面レイアウト図である。
【図８】実施の形態３に従うＳＲＡＭメモリセルの平面レイアウト図である。
【図９】実施の形態３に従うゲート配線の構造を説明する断面図である。
【図１０】実施の形態３の変形例に従うゲート配線の構造を説明する断面図である。
【図１１】従来の技術に従うＣＭＯＳ構成のＳＲＡＭメモリセルの構成を示す回路図である。
【図１２】図１１に示したＳＲＡＭメモリセルの平面レイアウト図である。
【符号の説明】
１，１＃ メモリセル、２，４ インバータ、６，６＃，８，８＃，ＧＬａ１，ＧＬａ２ ゲート配線、１０，１１，２０，２１ 抵抗成分、３０ 半導体基板、３２ ゲート絶縁膜、４０ シリコン層（ポリシリコン層）、４２ 金属層、４２＃ 金属膜（シリサイド膜）、１１０ 電源ノード、１１５ 接地ノード、１２０ａ，１２０ｂ コンタクト、１２１，１２１＃ ｐ型ウェル、１２５ ｎ型ウェル、１３０ 非シリサイド領域、１３５ スルーホール、１４０ 金属層除去領域、１４５ 非金属層、ＡＴ１，ＡＴ２ アクセストランジスタ、ＢＬ，／ＢＬ ビット線、ＧＮＤ 接地電位、ＮＳ，／ＮＳ 記憶ノード、ＮＴ１，ＮＴ２ 駆動トランジスタ、ＰＴ１，ＰＴ２ 負荷トランジスタ、ＶＤＤ 電源電位、ＷＬ ワード線。
Claims (10)
- データを記憶する複数のメモリセルを備え、
各前記メモリセルは、
第１および第２の電圧と第１の記憶ノードとの間にそれぞれ接続され、それぞれが反対導電型を有する第１および第２のトランジスタを含む第１のインバータ部と、
前記第１および第２の電圧と第２の記憶ノードとの間にそれぞれ接続され、それぞれが反対導電型を有する第３および第４のトランジスタを含む第２のインバータ部と、
第１の信号線および前記第１の記憶ノードの間を接続するための第５のトランジスタと、
前記第１の信号線と相補の第２の信号線および前記第２の記憶ノードの間を接続するための第６のトランジスタと、
第１の金属層と第１のポリシリコン層との積層構造を有し、前記第１の金属層および前記第１のポリシリコン層の間の接触抵抗を介して、前記第１および第２のトランジスタの各ゲートと、前記第２の記憶ノードとを電気的に結合するための第１のゲート配線と、
第２の金属層と第２のポリシリコン層との積層構造を有し、前記第２の金属層および前記第２のポリシリコン層の間の接触抵抗を介して、前記第３および第４のトランジスタの各ゲートと、前記第１の記憶ノードとを電気的に結合するための第２のゲート配線とを含む、半導体記憶装置。 - 前記第１および第３のトランジスタは、第１導電型のウェル領域に形成されて、前記第１導電型と反対導電型である第２導電型を有し、
前記第２、第４、第５および第６のトランジスタは、前記第２導電型のウェル領域に形成されて、前記第１導電型を有し、
前記第１および第２のゲート配線と、前記第５および第６のトランジスタのそれぞれのゲート電極とは、同一方向に沿って配置され、
前記第１から第６のトランジスタの各々の拡散層領域は、前記第１および第２導電型のウェル領域の境界線に沿った方向に形成される、請求項１に記載の半導体記憶装置。 - 前記第１のゲート配線は、前記第２の記憶ノードへのコンタクト領域と前記第１および第２のトランジスタのゲート直上領域との間に、前記第１のポリシリコン層上に形成される第１の非金属層を有し、
前記第２のゲート配線は、前記第１の記憶ノードへのコンタクト領域と前記第３および第４のトランジスタのゲート直上領域との間に、前記第２のポリシリコン層上に形成される第２の非金属層を有する、請求項１に記載の半導体記憶装置。 - 前記第１および第２のゲート配線のそれぞれにおいて、前記第１および第２の非金属層は、前記コンタクト領域を除いて、前記第１および第２のポリシリコン層上の全体にそれぞれ形成される、請求項３に記載の半導体記憶装置。
- データを記憶する複数のメモリセルを備え、
各前記メモリセルは、
第１および第２の電圧と第１の記憶ノードとの間にそれぞれ接続され、それぞれが反対導電型を有する第１および第２のトランジスタを含む第１のインバータ部と、
前記第１および第２の電圧と第２の記憶ノードとの間にそれぞれ接続され、それぞれが反対導電型を有する第３および第４のトランジスタを含む第２のインバータ部と、
第１の信号線および前記第１の記憶ノードの間を接続するための第５のトランジスタと、
前記第１の信号線と相補の第２の信号線および前記第２の記憶ノードとの間を接続するための第６のトランジスタと、
前記第１および第２のトランジスタの各ゲートと結合された第１のシリコン層および前記第１のシリコン層上に形成された第１の金属膜を用いて構成され、前記第２の記憶ノードと電気的に結合される第１のゲート配線と、
前記第３および第４のトランジスタの各ゲートと結合された第２のシリコン層および前記第２のシリコン層上に形成された第２の金属膜を用いて構成され、前記第１の記憶ノードと電気的に結合される第２のゲート配線とを含み、
前記第１のゲート配線は、前記第２の記憶ノードと前記第１のトランジスタとの間の一部領域において、前記第１の金属膜が非形成とされる非金属膜領域を有し、
前記第２のゲート配線は、前記第１の記憶ノードと前記第３のトランジスタとの間の一部領域において、前記第２の金属膜が非形成とされる非金属膜領域を有する、半導体記憶装置。 - 前記第１および第２のゲート配線において、前記非金属膜領域は、前記第１および第２の金属膜のうちの、前記第１および第２の記憶ノードへのコンタクト領域と前記第１から第４のトランジスタのゲート直上領域との間に設けられる、請求項５に記載の半導体記憶装置。
- 前記第１および第３のトランジスタは、第１導電型のウェル領域に形成されて、前記第１導電型と反対導電型である第２導電型を有し、
前記第２、第４、第５および第６のトランジスタは、前記第２導電型のウェル領域に形成されて、前記第１導電型を有し、
前記第１および第２のゲート配線と、前記第５および第６のトランジスタのそれぞれのゲート電極とは、同一方向に沿って配置され、
前記第１から第６のトランジスタの各々の拡散層領域は、前記第１および第２導電型のウェル領域の境界線に沿った方向に形成され、
前記非金属膜領域は、前記第１および第３のトランジスタの拡散層領域の間に位置するように形成される、請求項６に記載の半導体記憶装置。 - 前記第１および第２のゲート配線において、前記非金属膜領域は、平面方向において、前記第１および第２の金属膜のうちの、前記第１および第２のトランジスタのゲート直上領域間、ならびに前記第３および第４のトランジスタのゲート直上領域間にそれぞれ設けられる、請求項５に記載の半導体記憶装置。
- 前記第１および第３のトランジスタは、第１導電型のウェル領域に形成されて、前記第１導電型と反対導電型である第２導電型を有し、
前記第２、第４、第５および第６のトランジスタは、前記第２導電型のウェル領域に形成されて、前記第１導電型を有し、
前記第１から第４のトランジスタの拡散層領域の各々は、前記第１および第２導電型のウェル領域の境界線に沿った方向に形成され、
前記第５および第６のトランジスタの拡散層領域の各々は、前記境界線と交差する方向に形成され、
前記非金属膜領域は、平面方向において、前記第１および第３のトランジスタの拡散層領域および前記境界線の間に位置するように形成される、請求項８に記載の半導体記憶装置。 - 各前記メモリセルにおいて、前記非金属膜領域は、前記境界線に沿った方向に隣接するメモリセルまで達するように矩形状に形成される、請求項７または９に記載の半導体記憶装置。
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