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TWI464745B - 具有由資料控制之電源供應的靜態隨機存取記憶體 - Google Patents

具有由資料控制之電源供應的靜態隨機存取記憶體 Download PDF

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TWI464745B
TWI464745B TW099146583A TW99146583A TWI464745B TW I464745 B TWI464745 B TW I464745B TW 099146583 A TW099146583 A TW 099146583A TW 99146583 A TW99146583 A TW 99146583A TW I464745 B TWI464745 B TW I464745B
Authority
TW
Taiwan
Prior art keywords
coupled
switching element
memory cell
sram
write
Prior art date
Application number
TW099146583A
Other languages
English (en)
Other versions
TW201203278A (en
Inventor
Ching Te Chuang
Hao I Yang
Mao Chih Hsia
Yung Wei Lin
Chien Yu Lu
Ming Hsien Tu
Wei Hwang
Shyh Jye Jou
Chia Cheng Chen
Wei Chiang Shih
Original Assignee
Faraday Tech Corp
Univ Nat Chiao Tung
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Faraday Tech Corp, Univ Nat Chiao Tung filed Critical Faraday Tech Corp
Publication of TW201203278A publication Critical patent/TW201203278A/zh
Application granted granted Critical
Publication of TWI464745B publication Critical patent/TWI464745B/zh

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    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
    • G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
    • G11C11/419—Read-write [R-W] circuits

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  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Static Random-Access Memory (AREA)
  • Semiconductor Memories (AREA)

Description

具有由資料控制之電源供應的靜態隨機存取記憶體
本發明有關於一SRAM(static random access memory,靜態隨機存取記憶體)，特別有關於具有由資料控制之電源供應的SRAM。
請參考第1圖。第1圖所示係傳統的SRAM單元10的示意圖。SRAM包含SRAM單元10及感測放大器(Sense Amplifier,第一圖未繪出)，傳統的SRAM單元有六個場效開關元件，亦即所謂的6-T SRAM。開關元件Me和Mf為存取開關元件，亦稱為旁路開關元件(pass switch)。閂鎖電路11包含了兩反相器11a和11b，且反相器11a和11b中的每一個包含了兩開關元件。而且，相對應於儲存在SRAM單元中的不同資料，Na或Nb其中一儲存端會呈現”低”邏輯準位，且相對應的位元線(位元線12或位元線16)將被拉低。
開關元件接著，SRAM的感測放大器就會依據位元線12以及位元線16上的電壓準位來判斷儲存於閂鎖電路11內的邏輯值。另一方面，當邏輯值(待寫入位元)被寫入SRAM單元10時，字元線14的電壓準位會被提升至一高電壓準位以導通開關元件Me、Mf。接著，位元線12上的電壓準位會被充電至高電壓準位以及位元線16上的電壓準位會被放電至低電壓準位(若待寫入位元為邏輯1)，或位元線12上的電壓準位會被放電至低電壓準位以及位元線16上的電壓準位會被充電至高電壓準位(若待寫入位元為邏輯0)。
如此，邏輯值(待寫入位元)就藉由出現在位元線12以及位元線16上互補的電壓準位而被寫入閂鎖電路11內。
當邏輯0的位元值自閉鎖電路11被讀取時，閉鎖電路11對耦接至閉鎖電路11之邏輯0儲存端點位元線的電壓準位進行放電。但在讀取的過程中，由於對應於閂鎖電路11的0邏輯值端的位元線會被儲存於閂鎖電路11內的0邏輯值放電至低電位，因此此位元線上的電荷就會灌進該閂鎖電路的0邏輯值端。且因存取開關開關元件元件(Me或Mf，亦稱為旁通開關元件)和閂鎖電路11內N-型場效開關元件的分壓效應，閂鎖電路11內的單位儲存端點(Na或Nb)形成一干擾電位(Dirturb Voltage)、其亦稱為讀取干擾現象(Read-Select-Disturb phenomenon)。如干擾電位過大，則可能改變儲存在該閂鎖電路內的邏輯值。如此一來，該控制單元就可能讀取到一錯誤的邏輯值。
另外，在讀取閂鎖電路11之位元值或是寫入閂鎖電路11之位元值的過程中，當字元線14的電壓準位被提升至高電壓準位時，耦接於字元線14上的每一個SRAM內的開關開關元件均會被導通，因此就會造成字元線14上未耦接於位元線12以及位元線16的該SRAM出現相當於讀取干擾的干擾現象，而可能改變儲存於其閂鎖電路內的邏輯值，亦即所謂的半選干擾現象(Half-Select-Disturb)。此半選干擾現象在讀取或寫入時均會產生，分別稱為讀取半選干擾現象(Read Half-Select-Disturb)及寫入半選干擾現象(Write Half-Select-Disturb)。
開關元件開關元件開關元件由於存取開關元件(也就是第1圖中的開關元件Me和Mf)須將欲寫入資料傳送至閂鎖電路11並將讀出的資料送至位元線，資料的讀取穩定性以及資料寫入速度便形成互相抗衡，須思考其平衡性的特點。為了降低讀取半選干擾現象以及半選干擾現象，須降低存取開關元件的尺寸。相反的，為了增加寫入邊界(Write Margin)以及寫入速度，存取開關元件的尺寸須增大。此外，在先進製程中，SRAM的供應電壓準位會降低，因此當SRAM中的開關元件之臨界電壓VT 的散佈(scatter)變大時，臨界電壓VT 亦會降低。所以，儲存在閂鎖電路11中的資料穩定度，容易受到SRAM中的開關元件之臨界電壓VT 之分佈或變化所影響。因此，在此領域中，提供穩定且高速的SRAM單元為首要考量。
本發明之一目的為提供一種具有由資料控制之電源供應的SRAM。
本發明之一示範性實施例揭露了一種具有由資料控制之電源供應的SRAM，其包含一記憶格電路以及至少一寫入輔助電路。其中寫入輔助電路用以根據欲寫入至記憶格電路的資料提供電能至記憶格電路。
寫入輔助電路可包含複數個開關元件。舉例來說，寫入輔助電路可包含：一第一開關元件，具有耦接至一第一寫入字元線的一第一端、耦接至一第一預定電壓位準的一第二端，以及提供該電能至該記憶格電路的一第三端；以及一第二開關元件，具有耦接至一第二以欄為基準的寫入字元線的一第一端、耦接至該第一預定電壓位準的一第二端，以及提供該電能至該記憶格電路的一第三端。在一實施例中，寫入輔助電路可包含：一電能維持器，用以在該第一開關元件和該第二開關元件不導通時，提供電流至該記憶格電路。
記憶格電路可包含一6T結構，一7T結構、一8T結構或一9T結構。在一示範性實施例中，記憶格電路可使用點交叉雙層導通閘極結構。
在前述實施例中，寫入輔助電路可由資料所控制，並且可以根據輸入資料動態的調整電源供應(也就是，VVDD1和VVDD2)給左半邊和右半邊的記憶格(也就是，記憶格電路中的閉鎖電路之兩反相器)。根據輸入資料動態的降低半邊記憶格的電源供應，此種做法可降低當相對邊的反相器維持未改變而保持其閉鎖力以及回饋機制時，維持PMOS的電壓以促進記憶格資料儲存端的放電所造成之衝突，因此增加了寫入能力、寫入幅度以及寫入表現。由資料所控制的半邊記憶格之電源供應控制亦降低了動態控制電源供應時的雜訊，並增加了電源供應切換速度。因此，可以施行快速、低電能、低雜訊的動態電源切換，因此可增加寫入穩定度以及寫入的正確時間點。而且，電源供應切換(也就是寫入輔助電路導通/不導通的時間)，因此可以增加對PVT(Pressure-Volume-Temperature)的耐受度。此外，前述實施例中每一欄(每一對位元線)最多僅需要2個開關元件以及2個電能維持器，不會對位元線造成額外的負擔。因此可以達到高效能、低電壓、低電能消耗，最小硬體負擔以及區域的電能供應機制。
在說明書及後續的申請專利範圍當中使用了某些詞彙來指稱特定的元件。所屬領域中具有通常知識者應可理解，硬體製造商可能會用不同的名詞來稱呼同一個元件。本說明書及後續的申請專利範圍並不以名稱的差異來作為區分元件的方式，而是以元件在功能上的差異來作為區分的準則。在通篇說明書及後續的請求項當中所提及的「包含」係為一開放式的用語，故應解釋成「包含但不限定於」。以外，「耦接」一詞在此係包含任何直接及間接的電氣連接手段。因此，若文中描述一第一裝置耦接於一第二裝置，則代表該第一裝置可直接電氣連接於該第二裝置，或透過其他裝置或連接手段間接地電氣連接至該第二裝置。
第2圖繪示了根據本發明之示範性實施例的具有由資料控制之電源供應的SRAM之方塊圖。如第2圖所示，具有由資料控制之電源供應的SRAM 200包含了一寫入輔助電路201以及至少一記憶格電路203,205(在此示範性實施例中，兩個記憶格電路)。寫入輔助電路201根據欲被寫入至記憶格電路203,205之資料(也就是DATA和DATA’)來提供電能VVDD1和VVDD2至記憶格電路203,205。請注意在一示範性實施例中，SRAM的僅需要每一欄具有一寫入輔助電路，而不是每一記憶格(cell)。
在某些較佳實施例中，使用在本發明中的記憶格電路包含了一雙層交叉點旁通閘極(cross-point。Double-layer pass-gate structure)結構。也就是說，記憶格電路包含了複數個資料儲存端點，且這些資料儲存端點分別由至少兩開關元件所控制。此雙層交叉點旁通閘極可為6T結構、7T結構、8T結構或是9T結構。
寫入輔助電路201包含多數開關元件207~213(在此示範性實施例中，四個開關元件)。此外，根據不同的電路設計，寫入輔助電路201可以包含多數邏輯電路206、208。記憶格電路203可以包含多數反相器215和217來形成一閉鎖電路，且寫入輔助電路201亦包含多數開關元件219~225。須注意的是，包含在寫入輔助電路201以及記憶格電路203,205的元件僅用以舉例，並非用以限定本發明。寫入輔助電路201以及記憶格電路203,205的詳細結構將詳述如下。
第3圖至第11圖繪示了第2圖所示之根據本發明示範性實施例的SRAM之詳細結構的電路圖。如第3圖所示，寫入輔助電路201包含一開關元件301以及一開關元件303(此例中為P型金氧半導體電晶體)。開關元件301具有耦接至一寫入字元線307的一控制端、耦接至該第一預定電壓位準VDD的一端，以及提供電能VVDD1至記憶格電路203的另一端。開關元件303，具有耦接至一第一寫入字元線305的一控制端、耦接至一第一預定電壓位準VDD的一端，以及提供電能VVDD2至記憶格電路203的另一端。
此外，記憶格電路203包含一閉鎖電路309、開關元件311~317。第3圖中所示的記憶格電路之結構亦可稱為雙層交叉點旁通閘極結構。其代表記憶格電路203的資料存取點分別由至少兩個開關元件來控制。閉鎖電路309具有一資料儲存端N1以及一資料儲存端N2，並具有電能接收端P1和P2，用以接收來自寫入輔助電路201的電能VVDD1和VVDD2。開關元件311具有一位元轉換端B1耦接於資料儲存端N1，一控制端耦接於一以欄為基準的寫入字元線305，以及一位元轉換端。開關元件313具有一位元轉換端B3耦接於該第二資料儲存端N2，一控制端耦接於一以欄為基準的寫入字元線307，和一位元轉換端B4耦接於該位元轉換端B2。開關元件315具有一位元轉換端B5耦接於位元轉換端B4，一控制端耦接於一以列為基準的字元線319，和一位元轉換端B6耦接於一位元線321。開關元件317具有一控制端耦接於資料儲存端N1，一端耦接於開關元件315之第五位元轉換端B5，以及另一端耦接於一參考電位VVSS。
此外，記憶格電路203可更包含一感測放大器，耦接於位元線，用以判斷藉由位元線321所傳遞之位元值。然而，感測放大器未繪示於本案的第3圖中。
如第2圖所示，寫入輔助電路201根據欲被寫入至記憶格電路203,205之資料(也就是寫入字元線305和307所傳輸的資料)來提供電能VVDD1和VVDD2至記憶格電路203,205。因此，若資料0欲被寫入至閉鎖電路309，寫入字元線305為0且寫入字元線307為1，使得開關元件301關閉(不導通)而開關元件303開啟(導通)。相反的，若資料1欲被寫入至閉鎖電路309，寫入字元線305為1且寫入字元線307為0，使得開關元件301開啟(導通)而開關元件303關閉(不導通)。
除了寫入資料0或1的狀態之外，記憶格電路203、205可以工作在一待機模式或一讀取模式。
第3圖所示的示範性實施例中，不同狀態下的VVDD1和VVDD2值可以如表1所示。
此外，在第3圖的示範性實施例中，其它傳輸線如字元線319、位元線321、寫入字元線305、307以及參考電壓準位VVSS可如表二所示。
根據第3圖所示的示範性實施例以及表1和表2的數據，可明顯看出寫入輔助電路201根據欲被寫入至記憶格電路203,205之資料來提供電能VVDD1和VVDD2至記憶格電路203,205。
除了第3圖所示的元件，寫入輔助電路201更包含作為電能維持電路(power keeper)使用的開關元件，如第4圖所示的開關元件401和403。開關元件401和403可協助開關元件301和303提供更穩定的電能VVDD1和VVDD2。開關元件可如第4圖所示般為P型金氧半導體。此外，亦可以使用N型金氧半導體電晶體來作為電能維持電路，例如第5圖所示的N型金氧半導體電晶體501和503。請注意第5圖中所示的示範性實施例更包含反相器505和507。反相器505耦接於開關元件303的閘極和寫入字元線305之間。此外，反相器507耦接於開關元件301的閘極和寫入字元線307之間。
此外，記憶體電路203可包含第3圖和第4圖所示之結構外的其他結構。比較第3圖、第4圖和第6圖所示的示範性實施例，開關元件317在第6圖中被移除，因此第6圖中的記憶格電路203係使用了7T結構。
第6圖所示的示範性實施例，在不同狀態下的電壓VVDD1和VVDD2之值，可如表1所示。
然而，在第6圖的示範性實施例中，傳輸線如字元線319、位元線321、寫入字元線305、307以及參考電壓準位VVSS和第3圖的示範性實施例略有不同，可如表3所示。
此外，9T架構亦可被施行至記憶格電路203，如第7圖所示的示範性實施例。比較第3圖、第4圖和第7圖所示的示範性實施例，第7圖的示範性實施例可更包含一開關元件701，因此第7圖中的記憶格電路203係使用了9T結構。
第7圖所示的示範性實施例，在不同狀態下的電壓VVDD1和VVDD2之值，可如表1所示。此外，在第7圖的示範性實施例中，傳輸線如字元線319、位元線321、寫入字元線305、307以及參考電壓準位VVSS之值和表2所示相同。
此外，寫入輔助電路201可更包含位於記憶格電路以及一地電位之間的其他元件，來協助寫入輔助電路201寫入資料至記憶格電路中的閉鎖電路。如第8圖所示，寫入輔助電路800包含了反相器801,803以及開關元件805,807。開關元件805之汲極透過反相器801耦接至寫入字元線305，其閘極耦接至記憶格電路203，且其源極耦接至一地電位。
開關元件807之汲極耦接至記憶格電路203、其閘極透過反相器803耦接至寫入字元線307，且其源極耦接至地電位。開關元件805,807(此例中為N型金氧半導體電晶體)可增加將資料寫入至閉鎖電路309的效率。除了開關元件805,807，寫入輔助電路800可更包含開關元件809,811做為電能維持電路。開關元件809之汲極耦接至開關元件805之源極、其源極耦接至開關元件805之源極，且其閘極耦接至一預定電壓位準。開關元件811之汲極耦接至開關元件807之汲極，其源極耦接至開關元件807之源極，其閘極耦接至預定電壓位準。須注意的是，寫入輔助電路800不一定要包含電能維持電路，因此開關元件809和811可以自寫入輔助電路800被移除。
在第8圖的示範性實施例中，傳輸線如字元線319、位元線321、寫入字元線305、307以及參考電壓準位VVSS之值和表2所示相同。
此外，第8圖所示的示範性實施例，在不同狀態下的電壓VVDD1、VVDD2、VVSS1和VVSS2之值，可如表4所示。
第9圖至第11圖繪示了第2圖所示之根據本發明示範性實施例的單端結構的電路圖。在第9圖所示的示範性實施例中，記憶格電路901係為一6T結構。比較第6圖至第9圖中的示範性實施例，開關元件311自第9圖所示的示範性實施例被移除。除了開關元件903~909(此例中為P型金氧半導體電晶體)和開關元件911~913(此例中為N型金氧半導體電晶體)，寫入輔助電路902和904可更包含邏輯電路913、915和917。在此示範性實施例中，開關元件903~909和開關元件911~913(即電能開關)可透過邏輯電路914、915和917，由寫入致能閂線919和位元線920的邏輯值所控制。藉此，反相器925和927可根據寫入致能閂線919和位元線920的邏輯值所控制。
在待機/存取狀態中，寫入致能閂線919之邏輯值為1。而在寫入狀態時，寫入致能閂線919之邏輯值為0。當寫入資料0時，開關元件903關閉。此外，當寫入資料1時，開關元件905和開關元件911關閉。而且，寫入資料0時的電壓VVDD1以及寫入資料1時的電壓VVDD2/VVSS1，可由開關元件907,909和開關元件913之尺寸決定。請注意，開關元件907,909和開關元件913可自第9圖所示之實施例被移除。在此示範性實施例中，邏輯電路913包含一NOR閘929，邏輯電路915包含一反相器933以及一NOR閘931，且邏輯電路917包含一反相器935以及一NAND閘937。
第9圖所示的示範性實施例中，不同狀態下的VVDD1、VVDD2以及VVSS1可以如表1所示。
此外，在第9圖的示範性實施例中，其它傳輸線如字元致能線919、位元線920、寫入字元線921、923可如表6所示。
記憶格電路之結構未被限制於第9圖中的示範性實施例。舉例來說，7T結構可被使用在記憶格電路上，如第10圖所示。比較第9圖和第10圖所示之示範性實施例，第10圖中的實施例更包含了一開關元件1001。第10圖所示的示範性實施例中，不同狀態下的VVDD1、VVDD2以及VVSS1可如前述表5所示。
此外，在第10圖的示範性實施例中，其它傳輸線如字元致能線919、位元線920、寫入字元線921、923與表6略有不同，可如表7所示。
此外，8T結構可被施行至記憶格電路，如第11圖所示。比較第10圖和第11圖的示範性實施例，第10圖所示的示範性實施例包含了一開關元件1101。第11圖所示的示範性實施例，在不同狀態下的電壓VVDD1和VVDD2之值，可如表5所示。此外，在第11圖的示範性實施例中，傳輸線如字元致能線919、位元線920、寫入字元線921、923以及參考電壓準位VVSS之值和表7所示相同。
在前述實施例中，寫入輔助電路可由資料所控制，並且可以根據輸入資料動態的調整電源供應(也就是，VVDD1和VVDD2)給左半邊和右半邊的記憶格(也就是，記憶格電路中的閉鎖電路之兩反相器)。根據輸入資料動態的降低半邊記憶格的電源供應，此種做法可降低當相對邊的反相器維持未改變而保持其閉鎖力以及回饋機制時，維持PMOS的電壓以促進記憶格資料儲存端的放電所造成之衝突，因此增加了寫入能力、寫入幅度以及寫入表現。由資料所控制的半邊記憶格之電源供應控制亦降低了動態控制電源供應時的雜訊，並增加了電源供應切換速度。因此，可以施行快速、低電能、低雜訊的動態電源切換，因此可增加寫入穩定度以及寫入的正確時間點。而且，電源供應切換(也就是寫入輔助電路導通/不導通的時間)，因此可以增加對PVT(Pressure-Volume-Temperature)的耐受度。此外，前述實施例中每一欄(每一對位元線)最多僅需要2個開關元件以及2個電能維持器，不會對位元線造成額外的負擔。因此可以達到高效能、低電壓、低電能消耗，最小硬體負擔以及區域的電能供應機制。
以上所述僅為本發明之較佳示範性實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
10．．．SRAM單元
11．．．閂鎖電路
11a、11b．．．反相器
14,319．．．字元線
12．．．第一位元線
16．．．第二位元線
200．．．SRAM
201、800．．．寫入輔助電路
203、205、901．．．記憶格電路
206、208、913、915、917．．．邏輯電路
207~213．．．開關元件
215、505、507、801、803、925、927、933、935．．．反相器
219~225,311~317、1001、1101．．．開關元件
301、303、401、403、903~909．．．開關元件
305．．．第一寫入字元線
307．．．第二寫入字元線
309．．．閉鎖電路
321、920．．．位元線
501、503、805、807、809、811、911~913．．．開關元件
919．．．寫入致能閂線
921、923．．．寫入字元線
929、931．．．NOR閘
937．．．NAND閘
第1圖繪示了習知技術之SRAM。
第2圖繪示了根據本發明之示範性實施例的具有由資料控制之電源供應的SRAM之方塊圖。
第3圖至第8圖繪示了第2圖所示之根據本發明示範性實施例的SRAM之詳細結構的電路圖。
第9圖至第11圖繪示了第2圖所示之根據本發明示範性實施例的單端結構的電路圖。
200．．．SRAM
201．．．寫入輔助電路
203、205．．．記憶格電路

Claims (19)

  1. 一種具有由資料控制之電源供應的SRAM，包含：一記憶格電路；以及至少一寫入輔助電路，用以根據欲寫入至該記憶格電路的資料提供電能至該記憶格電路，包含：一第一開關元件，具有耦接至一第一以欄為基準的寫入字元線的一第一端、耦接至一第一預定電壓位準的一第二端，以及提供該電能至該記憶格電路的一第三端；以及一第二開關元件，具有耦接至一第二以欄為基準的寫入字元線的一第一端、耦接至該第一預定電壓位準的一第二端，以及提供該電能至該記憶格電路的一第三端。
  2. 如申請專利範圍第1項所述之SRAM，其中該記憶格電路包含複數資料儲存端點，且該些資料儲存端點分別由至少兩開關元件所控制。
  3. 如申請專利範圍第1項所述之SRAM，其中該寫入輔助電路包含：一電能維持器，用以在該第一開關元件和該第二開關元件不導通時，提供電流至該記憶格電路。
  4. 如申請專利範圍第3項所述之SRAM，其中該電能維持器包含：一第三開關元件，具有耦接至一地電位的一第一端、耦接至該第一 開關元件開關元件之該第三端的一第二端，以及耦接至該第一預定電壓位準的一第三端；以及一第四開關元件，具有耦接至該地電位的一、耦接至該第二開關元件開關元件之該第三端的一第二端，以及耦接至該第一預定電壓位準的一第三端。
  5. 如申請專利範圍第1項所述之SRAM，其中該寫入輔助電路包含：一第一反相器；一第二反相器；一第三開關元件，具有耦接至該記憶格電路的一第一端、透過該第一反相器而耦接至該第一以欄為基準的寫入字元線的一第二端，以及耦接至一地電位的一第三端；以及一第四開關元件，具有耦接至該記憶格電路的一第一端、透過該第二反相器而耦接至該第二以欄為基準的寫入字元線的一第二端，以及耦接至該地電位的一第三端。
  6. 如申請專利範圍第5項所述之SRAM，其中該寫入輔助電路包含：一第五開關元件，具有耦接至該第一開關元件的該第一端之一第一端、耦接至該第三開關元件之該第三端的一第二端，以及耦接至該第一預定電壓位準的一第三端；以及一第六開關元件，具有耦接至該第二開關元件的該第一端之一第一端、耦接至該第四開關元件開關元件之該第三端的一第二端，以及耦接至該第一預定電壓位準的一第三端。
  7. 如申請專利範圍第1項所述之SRAM，其中該記憶格電路包含：一閉鎖電路，具有一第一資料儲存端以及一第二資料儲存端，並具有電能接收端，用以接收來自該寫入輔助電路的該電能；一第三開關元件，具有一第一位元轉換端耦接於該第一資料儲存端，一第一控制端耦接於該第一以欄為基準的寫入字元線，和一第二位元轉換端；一第四開關元件，具有一第三位元轉換端耦接於該第二資料儲存端，一第二控制端耦接於該第二以欄為基準的寫入字元線，和一第四位元轉換端耦接於該第二位元轉換端；一第五開關元件，具有一第五位元轉換端耦接於該第四位元轉換端，一第三控制端耦接於一以列為基準的字元線，和一第六位元轉換端耦接於一位元線；以及一感測放大器，耦接於該位元線，用以判斷藉由該位元線所傳遞之位元值。
  8. 如申請專利範圍第7項所述之SRAM，其中該記憶格電路包含：一第六開關元件，具有一控制端耦接於該第一資料儲存端，一第一端耦接於該第五開關元件之該第五位元轉換端，以及一第二端耦接於一參考電位。
  9. 如申請專利範圍第8項所述之SRAM，其中該記憶格電路包含：一第七開關元件，具有一第一端耦接於該第五開關元件之該第五位 元轉換端，一第二端耦接於該第六開關元件之該第一端以及一控制端耦接於該字元線。
  10. 一種具有由資料控制之電源供應的SRAM，包含：一記憶格電路；至少一寫入輔助電路，用以根據欲寫入至該記憶格電路的資料提供電能至該記憶格電路，包含；一第一開關元件，具有耦接至該記憶格電路的一第一端，透過一第一反相器耦接至一第一以欄為基準的寫入字元線的一第二端，以及耦接至一第一預定電位的一第三端，其中該第一反相器耦接於該第一開關元件的該第二端以及該第一以欄為基準的寫入字元線之間；一第二開關元件，具有耦接至該記憶格電路的一第一端、透過一第二反相器耦接至一第二以欄為基準的寫入字元線的一第二端，以及耦接至該第一預定電位的一第三端，其中該第二反相器耦接於該第二開關元件的該第二端以及該第二以欄為基準的寫入字元線之間；一第三開關元件，具有耦接至該第一預定電壓位準的一第一端，耦接至該第一開關元件之該第三端的一第二端，以及耦接至該第一開關元件的該第一端之一第三端；以及一第四開關元件，具有耦接至該第一開關元件的一第一端，耦接至該第二開關元件的該第三端之一第二端，以及耦接至該第二開關元件之該第一端的一第三端。
  11. 一種具有由資料控制之電源供應的SRAM，包含：一記憶格電路；以及至少一寫入輔助電路，用以根據欲寫入至該記憶格電路的資料提供電能至該記憶格電路，包含：一寫入致能閂線；一第一邏輯電路，耦接至該寫入致能閂線以及一位元線，來產生一第一控制訊號；一第二邏輯電路，耦接至該寫入致能閂線以及該位元線，來產生一第二控制訊號；一第一開關元件，具有接收該第一控制訊號的一第一端，耦接至一第一預定電壓準位的一第二端，以及提供該電能至該記憶格電路的一第三端；以及一第二開關元件，具有接收該第二控制訊號的一第一端，耦接至該第一預定電壓準位的一第二端，以及提供該電能至該記憶格電路的一第三端。
  12. 如申請專利範圍第11項所述之SRAM，其中該寫入輔助電路包含：一電能維持器，用以在該第一開關元件和該第二開關元件不導通時，提供電流至該記憶格電路。
  13. 如申請專利範圍第12項所述之SRAM，更包含： 一第三開關元件，具有耦接至一地電位的一第一端，耦接至該第一開關元件之該第三端的一第二端，以及耦接該第一預定電壓準位的一第三端；以及一第四開關元件，具有耦接至該地電位的一第一端，耦接至該第二開關元件之該第三端的一第二端，以及耦接該第一預定電壓準位的一第三端。
  14. 如申請專利範圍第11項所述之SRAM，其中該寫入輔助電路包含：一第三邏輯電路，耦接至該寫入致能閂線以及該位元線，以產生一第三控制訊號；以及一第三開關元件，具有接收該第三控制訊號的一第一端，耦接至一地電位的一第二端，以及耦接至該記憶格電路的一第三端。
  15. 如申請專利範圍第14項所述之SRAM，其中該寫入輔助電路包含：一電能維持器，用以在該第一開關元件不導通時，提供電流至該記憶格電路。
  16. 如申請專利範圍第15項所述之SRAM，其中該電能維持器包含：一第四開關元件，具有耦接至該第一預定電壓位準的一第一端，耦接至該地電位的一第二端，以及耦接至該第三開關元件之該第三端之一第三端。
  17. 如申請專利範圍第11項所述之SRAM，其中該記憶格電路包含：一閉鎖電路，具有一第一資料儲存端以及一第二資料儲存端，並具有電能接收端，用以接收來自該寫入輔助電路的該電能；一第三開關元件，具有一第一位元轉換端耦接於該第一資料儲存端，一第一控制端耦接於一第一以欄為基準的寫入字元線，和一第二位元轉換端；一第四開關元件，具有一第三位元轉換端耦接於該第二位元轉換端，一第二控制端耦接於一第二以欄為基準的寫入字元線，和一第四位元轉換端耦接於一位元線。
  18. 如申請專利範圍第17項所述之SRAM，其中該記憶格電路更包含：一第五開關元件，具有一控制端耦接至該第二資料儲存端，一第一端耦接於該第四開關元件的該第三位元轉換端，以及一第二端耦接於一參考電壓位準。
  19. 如申請專利範圍第17項所述之SRAM，其中該記憶格電路更包含：一第六開關元件，具有一控制端耦接至該第二以列為基準的字元線，一第一端耦接至該第二開關元件的該第三位元轉換端，以及一第二端耦接於該第五開關元件的該第一端。
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