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CN106971978A - 用于非平面半导体器件架构的精密电阻器 - Google Patents

用于非平面半导体器件架构的精密电阻器 Download PDF

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CN106971978A CN201710067644.6A CN201710067644A CN106971978A CN 106971978 A CN106971978 A CN 106971978A CN 201710067644 A CN201710067644 A CN 201710067644A CN 106971978 A CN106971978 A CN 106971978A
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Abstract

本发明描述了用于非平面半导体器件架构的精密电阻器。在第一示例中，半导体结构包括设置在衬底上方的第一半导体鳍状物和第二半导体鳍状物。电阻器结构设置在所述第一半导体鳍状物上方，但不设置在所述第二半导体鳍状物上方。晶体管结构由所述第二半导体鳍状物形成，但不由所述第一半导体鳍状物形成。在第二示例中，半导体结构包括设置在衬底上方的第一半导体鳍状物和第二半导体鳍状物。隔离区设置在所述衬底上方、位于所述第一半导体鳍状物和所述第二半导体鳍状物之间、并且位于小于所述第一半导体鳍状物和所述第二半导体鳍状物的高度处。电阻器结构设置在所述隔离区上方，但不设置在所述第一半导体鳍状物和所述第二半导体鳍状物上方。第一晶体管结构和第二晶体管结构分别由所述第一半导体鳍状物和所述第二半导体鳍状物形成。

Description

用于非平面半导体器件架构的精密电阻器
本申请为分案申请，其原申请的申请日是2013年6月18日，申请号为201380042912.9，发明名称为“用于非平面半导体器件架构的精密电阻器”。
技术领域
本发明的实施例涉及半导体器件和处理领域，并且具体而言，涉及用于非平面半导体器件架构的精密电阻器。
背景技术
在过去的几十年里，集成电路中的特征的缩放已经是不断成长的半导体工业背后的驱动力。缩放到越来越小的特征使得能够增大半导体芯片的有效不动产上的功能单元的密度。例如，缩小晶体管尺寸允许芯片上包含的存储器或逻辑设备的数量增加，实现具有更大的容量的产品的制造。然而，对于越来越大容量的驱动并不是没有问题。对每个器件的性能进行最优化的必要性变得越发显著。
在集成电路器件的制造中，多栅极晶体管(例如三栅极晶体管)已经随着器件尺寸不断缩小而变得更普遍。在常规工艺中，通常在体硅衬底或绝缘体上硅衬底上制造三栅极晶体管。在一些实例中，由于体硅衬底的较低成本并且因为它们使能较不复杂的三栅极制造工艺，所以体硅衬底是优选的。在其它实例中，由于三栅极晶体管的改进的短沟道特性，绝缘体上硅衬底是优选的。
然而，缩放多栅极晶体管并非没有结果。由于减小了微电子电路的这些基本构建块的尺寸，并且由于增加了在给定区域中制造的基本构建块的绝对数量，因此已经增加了对在有源器件中包括无源特征的约束。
附图说明
图1A示出了根据本发明的实施例的用于非平面半导体器件架构的精密电阻器的顶角视图和截面视图。
图1B示出了根据本发明的另一个实施例的用于非平面半导体器件架构的精密电阻器的截面视图。
图2A-2K示出了根据本发明的实施例的表示在制造用于非平面半导体器件架构的精密电阻器的方法中的各种操作的截面视图。
图3A-3K示出了根据本发明的实施例的表示在制造用于非平面半导体器件架构的精密电阻器的另一种方法中的各种操作的截面视图。
图4A-4L示出了根据本发明的实施例的表示在制造用于非平面半导体器件架构的精密电阻器的另一种方法中的各种操作的截面视图。
图5A-5F示出了根据本发明的实施例的表示在制造用于非平面半导体器件架构的精密电阻器的另一种方法中的各种操作的截面视图。
图6A-6L示出了根据本发明的实施例的表示在制造用于非平面半导体器件架构的精密电阻器的另一种方法中的各种操作的截面视图。
图7是根据本发明的实施例的被提供用于展示目前所描述的精密电阻器相对于它们的钨沟槽对应物的变化的图表。
图8示出了根据本发明的一种实施方式的计算设备。
具体实施方式
描述了用于非平面半导体器件架构的精密电阻器。在以下描述中，阐述了大量的具体细节，例如具体集成和材料方案(regime)，以提供对本发明的实施例的深入理解。对本领域技术人员来说将显而易见的是，可以在没有这些具体细节的情况下实践本发明的实施例。在其它实例中，为了不非必要地使本发明的实施例难以理解，没有详细描述诸如集成电路设计布局之类的公知的特征。此外，应该理解的是，附图中所示的各种实施例是说明性的表示，并且未必是按比例绘制的。
栅极电极最初由金属(例如，铝)形成。然而，对于许多技术节点，金属氧化物半导体场效应晶体管(MOSFET)已经包括了由多晶硅制造的栅极电极，以便进行离子注入(例如，以定制对相同电路中的N型或P型的掺杂)和硅化(以减小接触电阻)。因此，与电路中的MOSFET相关联的电阻器也由多晶硅制造。所谓的“前栅极”工艺序列被普遍实践，以便进行多晶硅、等离子体蚀刻限定的栅极长度、轻掺杂的尖端区、电介质侧壁间隔件和自对准的源极/漏极(即，对准到栅极电极)的均厚沉积。
由于在最近的技术节点中MOSFET的尺寸继续缩小，所以多晶硅耗尽成为日益严重的问题。作为结果，栅极电极现在再次由金属形成。然而，栅极电极通常不再严格由铝形成。为了实现所需的功函数，栅极电极现在通常由过渡金属、过渡金属的合金或者过渡金属氮化物形成。然而，采用金属栅极也为替代的所谓“后栅极”工艺提供优点。后栅极工艺的一种实施方式涉及所谓的“替换栅极”工艺，其允许针对电路中的N-FET和P-FET使用不同的金属。当栅极电极的材料从多晶硅变回金属时，电阻器的材料也从多晶硅变回金属。不幸的是，金属电阻器通常受到高工艺变化性和不良温度系数的影响。因此，需要再次利用多晶硅来形成电阻器。然而，这种改变为工艺集成带来许多挑战，尤其是为诸如三栅极工艺架构之类的非平面架构带来许多挑战。
因此，根据本发明的一个或多个实施例，描述了非平面三栅极高k/金属栅极技术上的精密多晶硅电阻器形成方法。相比之下，用于制造使用三栅极高k/金属栅极技术的电阻器的其它方法已经包括了钨沟槽电阻器(TCN)和钨栅极接触电阻器(GCN)的制造，由于钨抛光处理，这些电阻器可能受制于非常高的变化性。这种变化性可能引起I/O功能问题。钨也可能展示出不需要的材料特性和温度变化(例如，不良温度系数)。
在先前的平面氧化物/多晶栅极技术中使用的多晶硅电阻器对于精密电阻器形成来说可能是优选的选项。然而，在三栅极高k/金属栅极过程技术中，难以实现多晶硅和金属栅极材料系统的集成，例如，尤其是在使用替换栅极工艺流程时。因此，本发明的一个或多个实施例涉及用于在非平面器件(例如，三栅极)架构中制造平面和非平面多晶硅电阻器二者的集成方案。本文中所描述的方法中的一种或多种方法(若不是所有方法)可以与三栅极高k/金属栅极晶体管制造流程单片集成。这种集成可以使精密多晶硅电阻器(例如，相对于钨电阻器)的较高特性得以开发，并且实现了对变化性减小的改进、温度系数和电压系数改进。
可以包括非平面多晶硅电阻器作为具有非平面架构的嵌入式多晶硅电阻器。在实施例中，对“非平面电阻器”的引用在本文中用于描述具有形成在从衬底凸出的一个或多个鳍状物之上的电阻层的电阻器。作为示例，图1A示出了根据本发明的实施例的用于非平面半导体器件架构的精密电阻器的顶角视图和截面视图。
参考图1A的两个视图，半导体结构100包括具有非平面器件104的衬底102(仅部分地示出)和形成在隔离层103上的非平面电阻器106。非平面器件104包括栅极堆叠体108，例如，金属栅极/高k栅极电介质栅极堆叠体。栅极堆叠体108形成在第一多个鳍状物110之上。非平面电阻器106包括形成在第二多个鳍状物111之上的非平面半导体层112。两个器件均包括间隔件114和接触部116。
在实施例中，第一和第二多个鳍状物110和111由体衬底102形成，如图1A中所描绘的。在一个这种示例中，体衬底102可以由能够承受制作工艺并且电荷能够在其中迁移的半导体材料组成，并且因此多个鳍状物110和111也可以由上述半导体材料组成。在实施例中，体衬底102由晶体硅、硅/锗或掺杂有电荷载流子的锗层组成，该电荷载流子例如但不限于磷、砷、硼或其组合。在一个实施例中，体衬底102中的硅原子的浓度大于97％。在另一个实施例中，体衬底102由生长在不同晶体衬底顶上的外延层组成，该外延层例如是生长在硼掺杂体硅单晶衬底顶上的硅外延层。体衬底102可以替代地由III-V族材料组成。在实施例中，体衬底102由例如但不限于以下材料的III-V族材料组成：氮化镓、磷化镓、砷化镓、磷化铟、锑化铟、铟镓砷、铝镓砷、铟镓磷或其组合。在一个实施例中，体衬底102由III-V族材料组成，并且电荷载流子掺杂剂杂质原子是例如但不限于以下原子的原子：碳、硅、锗、氧、硫、硒或碲。在实施例中，体衬底102是未掺杂的或仅为轻掺杂的，并且因此多个鳍状物110和111也是未掺杂的或仅为轻掺杂的。在实施例中，多个鳍状物110和111的至少一部分是应变的。
替代地，衬底102包括上层外延层和下层体部分，这两者均可以由单晶材料组成，该单晶材料可以包括但不限于硅、锗、硅锗或III-V族化合物半导体材料。由可以包括但不限于二氧化硅、氮化硅或氮氧化硅的材料组成的中间绝缘体层可以设置在上层外延层与下层体部分之间。
隔离层103可以由适合于与来自下方的体衬底的永久栅极结构最终电隔离或有助于该隔离的材料组成。例如，在一个实施例中，隔离电介质层103由例如但不限于二氧化硅、氮氧化硅、氮化硅或碳掺杂的氮化硅的电介质材料组成。要理解，可以形成整体层，并且然后使其凹陷以最终暴露多个鳍状物110和111的有源部分。
在实施例中，非平面器件104是例如但不限于fin-FET或三栅极器件的非平面器件。在这种实施例中，非平面器件104的半导体沟道区由三维物体组成或者形成在三维物体中。在一个这种实施例中，栅极堆叠体108包围三维物体的至少顶表面和一对侧壁，如图1A中所描绘的。在另一个实施例中，例如在全包围栅极器件中，至少沟道区被制成分立的三维物体。在一个这种实施例中，栅极电极堆叠体108完全包围沟道区。
如上所述，在实施例中，半导体器件104包括至少部分地包围非平面器件104的一部分的栅极堆叠体108。在一个这种实施例中，栅极堆叠体108包括栅极电介质层和栅极电极层(未单独示出)。在实施例中，栅极堆叠体108的栅极电极由金属栅极组成，并且栅极电介质层由高k材料组成。例如，在一个实施例中，栅极电介质层由例如但不限于以下材料的材料组成：氧化铪、氮氧化铪、硅酸铪、氧化镧、氧化锆、硅酸锆、氧化钽、钛酸锶钡、钛酸钡、钛酸锶、氧化钇、氧化铝、铅钪钽氧化物、铌锌酸铅或其组合。此外，栅极电介质层的一部分可以包括由衬底102的顶部几层形成的原生氧化层。在实施例中，栅极电介质层由顶部高k部分和由半导体材料的氧化物组成的下层部分组成。在一个实施例中，栅极电介质层由氧化铪的顶部部分和二氧化硅或氮氧化硅的底部部分组成。
在一个实施例中，栅极堆叠体108的栅极电极由金属层组成，该金属层例如但不限于：金属氮化物、金属碳化物、金属硅化物、金属铝化物、铪、锆、钛、钽、铝、钌、钯、铂、钴、镍或导电的金属氧化物。在具体实施例中，栅极电极由形成在金属功函数设置层上方的非功函数设置填充材料组成。
非平面电阻器106包括非平面半导体层112，以便为电阻器106提供精确电阻。在实施例中，半导体层112与多个鳍状物111共形形成。在一个这种实施例中，电介质层(未示出)将半导体层112与多个鳍状物111隔离。在实施例中，半导体层112由多晶硅层组成。在一个实施例中，多晶硅具有大约20纳米的晶粒大小。在具体的这种实施例中，多晶硅被掺杂了剂量在大约1E15-1E17原子/cm2的范围内的硼。在实施例中，半导体层112具有实质上不受温度影响的电阻，尤其是不受非平面电阻器106的工作温度影响的电阻。
在实施例中，间隔件114由例如但不限于二氧化硅、氮氧化硅或氮化硅的绝缘电介质材料组成。在实施例中，接触部116由金属物种制造。金属物种可以是诸如镍或钴之类的纯金属，也可以是诸如金属-金属合金或金属-半导体合金(例如，诸如硅化物材料)之类的合金。
在另一方面中，平面多晶硅电阻器可以包括在非平面架构内。在实施例中，对“平面电阻器”的引用在本文中用于描述具有形成在与从衬底凸出的一个或多个鳍状物相邻的位置而不是这些鳍状物之上的电阻层的电阻器。作为示例，图1B示出了根据本发明的另一个实施例的用于非平面半导体器件架构的精密电阻器的截面视图。
参考图1B，半导体结构150包括具有非平面器件104的衬底102(仅仅部分地示出)和形成在隔离层103上的平面电阻器156。非平面器件104包括栅极堆叠体108，例如，金属栅极/高k栅极电介质栅极堆叠体。栅极堆叠体108形成在多个鳍状物110之上。平面电阻器156包括形成在隔离层103之上的平面半导体层162。两个器件均包括间隔件114和接触部116。
平面电阻器156包括平面半导体层162，以便为电阻器156提供精确电阻。在实施例中，半导体层162由多晶硅层组成。在一个实施例中，多晶硅具有大约20纳米的晶粒大小。在具体的这种实施例中，多晶硅被掺杂了剂量在大约1E15-1E17原子/cm2的范围内的硼。在实施例中，半导体层162具有实质上不受温度影响的电阻，尤其是不受平面电阻器156的工作温度影响的电阻。图1b的其它特征可以由与针对图1A所描述的那些材料相似的材料组成。
本发明的一个或多个实施例论述了精密电阻器的适合性质。例如，在实施例中，本文中所描述的精密电阻器与当前和未来工艺技术兼容，例如，详细描述的精密电阻器结构与三栅极高k/金属栅极工艺流程兼容，在该工艺流程中，多晶硅是牺牲的并且利用非平面三栅极工艺中的金属栅极架构来替换多晶硅。在实施例中，提供了良好的电阻器特性，例如，非平面集成方案通过利用三栅极工艺的三维晶片拓扑来提供较大有效宽度和长度的优点。因此，由此制造的精密电阻器可以在给定电阻器面积下提供增大的电阻均匀度和匹配特性。在实施例中，相较于其它类型的电阻器，本文中所描述的多晶硅电阻器提供了更好的(例如，减小的)温度系数和电压系数。
相比之下，先前的多晶硅电阻器包括集成了多晶电阻器和多晶栅极晶体管的BSR(阻塞自对准硅化物电阻器)、以及将多晶电阻器与平面HiK金属栅极晶体管集成的EPR(嵌入式多晶电阻器)。与BSR和EPR电阻器不同，可以针对非平面嵌入式精密多晶硅电阻器集成方案来制造根据本文中所描述的实施例的精密电阻器。本文中所描述的制造方法可以使工艺流程能够以最小工艺成本来将多晶硅电阻器模块化地集成在三栅极高k/金属栅极技术上。
下面描述的是用于在高k/金属栅极技术中形成精密多晶硅电阻器的多种方法。作为本文中考虑的实施例的示例，将对以下制造方法进行详细描述：(1)TPR(三栅极非平面多晶电阻器+三栅极HKMG晶体管)(a)双多晶沉积电阻器，(b)掩埋硬掩模堆叠多晶电阻器(c)凹陷的多晶电阻器(CPR)，(d)选择性注入的多晶电阻器(NPR)；以及(2)MPR(掩模平面多晶电阻器+三栅极HKMG晶体管)。
关于上述类型(I)的方法，在实施例中，精密电阻器由具有连接到钨接触部的硅化物的多晶硅材料制造。这种集成方案的特征包括但不限于：(1)多晶硅包裹凹陷的浅沟槽隔离(STI)表面和提升的扩散鳍状物结构，以在给定面积下提供较大的有效长度/宽度。下层平面(非平面方案)上的薄且凹陷的多晶可以在HiK-金属栅极CMOS工艺中所必须的多次抛光处理之后将多晶硅电阻器保存完整。(2)可以利用任何适合的硅化物工艺来集成所保存的多晶硅，以确保低接触电阻。
在第一种制造方法中，图2A-2K示出了根据本发明的实施例的表示在制造用于非平面半导体器件架构的精密电阻器的方法中的各种操作的截面视图。参考图2A，隔离层202形成在图案化的体衬底204上，并且被凹陷以留下暴露的多个鳍状物206。然后多晶硅的第一层208和氮化硅硬掩模210与多个鳍状物206共形形成，如图2B中所描绘的。尽管未描绘，但是绝缘层可以首先形成在鳍状物206上以将多晶硅层208与鳍状物材料最终绝缘。参考图2C，对多晶硅的第一层208和氮化硅硬掩埋210执行例如光刻和蚀刻工艺的图案化工艺，以提供电阻器结构212。然后在电阻器结构212上方形成多晶硅的第二层214。例如通过化学机械抛光工艺将多晶硅的第二层214平面化，并且在其上形成第二硬掩模层216，如图2D中所描绘的。参考图2E，对多晶硅的第二层214和第二硬掩模216执行例如光刻和蚀刻工艺的图案化工艺，以提供可以包括间隔件220的虚拟栅极结构218。然后可以通过掩模222来掩蔽虚拟栅极结构218，并且对电阻器结构212执行注入工艺224，如图2F中所描绘的，例如，以提供电阻器结构212所需的电阻特性。参考图2G，去除掩模222，并且在虚拟栅极结构218和电阻器结构212之上形成层间电介质层226(例如，氧化硅)。将层间电介质层226平面化，以暴露虚拟栅极结构218的多晶硅，但是使电阻器结构212保持未暴露。然后去除虚拟栅极结构218的多晶硅，但是保留电阻器结构212，如图2H中所描绘的。参考图2I，形成永久栅极电极228，例如，金属栅极电极(可能具有高k栅极电介质层)。形成附加层间电介质材料250，并且然后形成接触部开口230以暴露永久栅极电极228和电阻器结构212，以进行电连接，如图2J中所描绘的。尽管未示出，但是可以在形成接触部之前在电阻器的接触部开口中执行电阻器结构的多晶硅的硅化工艺。参考图2K，例如通过钨金属填充和抛光来形成接触部232。永久栅极结构228可以是用于三栅极器件的栅极结构，而电阻器结构212可以是精密多晶硅电阻器。上面的方法可以被称为双多晶硅沉积方法。
在第二种制造方法中，图3A-3K示出了根据本发明的实施例的表示在制造用于非平面半导体器件架构的精密电阻器的方法中的各种操作的截面视图。参考图3A，隔离层302形成在图案化的体衬底304上，并且被凹陷以留下暴露的多个鳍状物306。然后多晶硅的第一层308和氮化硅硬掩模310与多个鳍状物306共形形成，如图3B中所描绘的。尽管未描绘，但是绝缘层可以首先形成在鳍状物306上以将多晶硅层308与鳍状物材料最终绝缘。参考图3C，执行氮化硅硬掩模310的例如光刻和蚀刻工艺的图案化工艺，以提供电阻器掩模311。然后在电阻器掩模311上方形成多晶硅的第二层314。例如通过化学机械抛光工艺来将多晶硅的第二层314平面化，并且在其上形成第二硬掩模层316，如图3D中所描绘的。参考图3E，执行多晶硅的第一层308、多晶硅的第二层314和第二硬掩模316的例如光刻和蚀刻工艺的图案化工艺，以提供可以包括间隔件320的虚拟栅极结构318，并且提供电阻器结构312。然后可以由掩模322来掩蔽虚拟栅极结构318，并且对电阻器结构312执行注入工艺324，如图3F中所描绘的，例如，以提供电阻器结构312所需的电阻特性。参考图3G，去除掩模322，并且在虚拟栅极结构318和电阻器结构312之上形成层间电介质层326(例如，氧化硅)。将层间电介质层326平面化，以暴露虚拟栅极结构318的多晶硅，但是使电阻器结构312保持未暴露。然后去除虚拟栅极结构318的多晶硅，但是保留电阻器结构312，如图3H中所描绘的。参考图3I，形成永久栅极电极328，例如，金属栅极电极(可能具有高k栅极电介质层)。形成附加层间电介质材料350，并且然后形成接触部开口330以暴露永久栅极电极328和电阻器结构312，以进行电连接，如图3J中所描绘的。尽管未示出，但是可以在形成接触部之前在电阻器的接触部开口中执行电阻器结构的多晶硅的硅化工艺。参考图3K，例如通过钨金属填充和抛光来形成接触部332。永久栅极结构328可以是用于三栅极器件的栅极结构，而电阻器结构312可以是精密多晶硅电阻器。上面的方法可以被称为掩埋硬掩模堆叠多晶硅电阻器方法。
在第三种制造方法中，图4A-4L示出了根据本发明的实施例的表示在制造用于非平面半导体器件架构的精密电阻器的另一个方法中的各种操作的截面视图。参考图4A，隔离层402形成在图案化的体衬底404上，并且被凹陷以留下暴露的多个鳍状物406。然后在鳍状物406上方形成多晶硅的层408，如图4B中所描绘的。尽管未描绘，但是绝缘层可以首先形成在鳍状物406上以使多晶硅层408与鳍状物材料最终绝缘。参考图4C，例如通过化学机械平面化工艺来将多晶硅的层408平面化，并且然后形成氮化硅硬掩模410。然后执行氮化硅硬掩模410和多晶硅的层408的例如光刻和蚀刻工艺的图案化工艺，以提供虚拟栅极结构418和可以包括间隔件420的电阻器结构412，如图4D中所描绘的。参考图4E，然后可以由掩模422来掩蔽虚拟栅极结构418。然后例如通过蚀刻工艺来使暴露的电阻器结构412凹陷。在一个实施例中，凹陷423包含硬掩模以及多晶硅层的一部分的去除。对电阻器结构412执行注入工艺424，如图4F中所描绘的，例如，以提供电阻器结构412所需的电阻特性。参考图4G，去除掩模422，并且在虚拟栅极结构418和电阻器结构412之上形成层间电介质层426(例如，氧化硅)。将层间电介质层426平面化，以暴露虚拟栅极结构418的多晶硅，但是使电阻器结构412保持未暴露。然后去除虚拟栅极结构418的多晶硅，但是保留电阻器结构412，如图4H中所描绘的。参考图4I，形成永久栅极电极428，例如，金属栅极电极(可能具有高k栅极电介质层)。然后形成附加层间电介质材料450，如图4J中所描绘的。参考图4K，然后形成接触部开口430，以暴露永久栅极电极428和电阻器结构412，以进行电连接。尽管未示出，但是可以在形成接触部之前在电阻器的接触部开口中执行电阻器结构的多晶硅的硅化工艺。然后例如通过钨金属填充和抛光来形成接触部432，如图4L中所描绘的。永久栅极结构428可以是用于三栅极器件的栅极结构，而电阻器结构412可以是精密多晶硅电阻器。上面的方法可以被称为凹陷多晶硅电阻器方法。
在第四种制造方法中，图5A-5F示出了根据本发明的实施例的表示在制造用于非平面半导体器件架构的精密电阻器的另一个方法中的各种操作的截面视图。参考图5A，隔离层502形成在图案化的体衬底504上，体衬底504具有从其中凸出的硬掩模部分503。例如在隔离层502上方大约45纳米的高度处使隔离层502凹陷以留下暴露的多个鳍状物506，如图5B中所描绘的。参考图5C，例如通过氧化硅层的化学气相沉积来与鳍状物506共形地形成保护性氧化层507。然后在保护性氧化层507上方形成多晶硅的层508，如图5D中所描绘的。在一个实施例中，保护性氧化层507具有大约2.5纳米的厚度，并且多晶硅的层508具有大约40纳米的厚度。参考图5E，在多晶硅的层508上方形成光致抗蚀剂层560并且将其图案化，以留下鳍状物506之间的多晶硅的层508的暴露的区。执行诸如高剂量p+注入工艺之类的注入工艺524，以提供掺杂的多晶硅区562，同样如图5E中所描绘的。参考图5F，例如通过诸如四甲基氢氧化铵(TMAH)之类的选择性湿法蚀刻工艺来去除光致抗蚀剂层560并且去除多晶硅层508的未掺杂部分。剩下的掺杂的多晶硅区562随后可以用于形成精密电阻器。上面的方法可以被称为选择性注入多晶硅电阻器方法。
关于上面的类型(II)的方法，在实施例中，在多晶开口抛光期间，使用硬掩模来修改抛光行为，以防止暴露(并且随后去除)所需的电阻器面积。然后对所保护的多晶硅进行自对准硅化并且将其电连接到源极/漏极接触部。
在第五种制造方法中，图6A-6L示出了根据本发明的实施例的表示在制造用于非平面半导体器件架构的精密电阻器的另一个方法中的各种操作的截面视图。参考图6A，隔离层602形成在图案化的体衬底604上，并且被凹陷以留下暴露的多个鳍状物606。然后在鳍状物606上方形成多晶硅的层608，如图6B中所描绘的。尽管未描绘，但是绝缘层可以首先形成在鳍状物606上以使多晶硅层608与鳍状物材料最终绝缘。参考图6C，例如通过化学机械平面化工艺来将多晶硅的层608平面化，并且然后形成氮化硅硬掩模610。然后执行氮化硅硬掩模610和多晶硅的层608的例如光刻和蚀刻工艺的图案化工艺，以提供虚拟栅极结构618和可以包括间隔件620的电阻器结构612，如图6D中所描绘的。参考图6E，然后可以由掩模622来掩蔽虚拟栅极结构618。然后使暴露的电阻器结构612承受注入工艺624，例如，以提供电阻器结构612所需的电阻特性。去除掩模622，并且在虚拟栅极结构618和电阻器结构612之上形成层间电介质层626(例如，氧化硅)并且将其平面化，如图6F中所描绘的。参考图6G，形成第二硬掩模层670并且将其图案化，以覆盖电阻器结构612但是暴露虚拟栅极结构618。然后去除虚拟栅极结构618的多晶硅，但是保留电阻器结构612，如图6H中所描绘的。参考图6I，形成永久栅极电极628，例如，金属栅极电极(可能具有高k栅极电介质层)。然后形成附加层间电介质材料650，如图6J中所描绘的。参考图6K，然后形成接触部开口630，以暴露永久栅极电极628和电阻器结构612二者以进行电连接。然后例如通过钨金属填充和抛光来形成接触部632，如图6L中所描绘的。尽管未示出，但是可以在形成接触部之前在电阻器的接触部开口中执行电阻器结构的多晶硅的硅化工艺。永久栅极结构628可以是用于三栅极器件的栅极结构，而电阻器结构612可以是精密多晶硅电阻器。
在上述方法中，在替代栅极工艺方案中，最终可以替换暴露的多个虚拟栅极。在这种方案中，可以去除诸如多晶硅或氮化硅柱材料之类的虚拟栅极材料并且利用永久栅极电极材料来替换虚拟栅极材料。在一个这种实施例中，也在该工艺中形成永久栅极电介质层，而不是在早期处理中完成。
在实施例中，通过干法蚀刻或湿法蚀刻工艺来去除多个虚拟栅极。在一个实施例中，多个虚拟栅极由多晶硅或非晶硅组成，并且利用包括SF6的干法蚀刻工艺来去除多个虚拟栅极。在另一个实施例中，多个虚拟栅极由多晶硅或非晶硅组成，并且利用包括含水NH4OH或四甲基氢氧化铵的湿法蚀刻工艺来去除多个虚拟栅极。在一个实施例中，多个虚拟栅极由氮化硅组成，并且利用包括含水磷酸的湿法蚀刻工艺来去除多个虚拟栅极。
也许更普遍的是，本发明的一个或多个实施例可以涉及栅极对准接触部工艺。可以实施这种工艺来形成用于半导体结构制造(例如，用于集成电路制造)的接触部结构。在实施例中，接触部图案形成为与现有栅极图案对准。相比之下，传统方法通常包含附加光刻工艺，对于与选择性接触部蚀刻结合的现有栅极图案，附加光刻工艺具有严格配准的光刻接触部图案。例如，传统工艺可以包括具有接触部和接触部插塞的单独图案化的多(栅极)栅格的图案化。
参考图7，提供了图表700以展示根据本发明的实施例的目前描述的精密电阻器相对于它们的钨沟槽对应物的变化。参考图表700，与钨沟槽电阻器(TCN)相比，目前的电阻器(EPR)显示出明显较少的电阻变化。即，对于目前描述的电阻器而言，实质上减少了电阻变化，使得能够实现更准确并且更紧凑的模拟设计。
本文中所描述的实施例可以适用于要求具有可预计的并且一致的电阻值的电阻器的设计。当前的钨沟槽电阻器可以具有大的电阻和温度变化，要求将边界被构建到电路中。相比之下，在实施例中，本文中所描述的精密电阻器实现了更简单、更小的电路设计和占地面积，以及较好的匹配性和变化性。模拟电路设计者可能特别关注这种特性。精密电阻器对于片上系统(SoC)设计者而言也可能是必不可少的担保。
图8示出了根据本发明的一种实施方式的计算设备800。计算设备800容纳板802。板802可以包括许多部件，这些部件包括但不限于处理器804和至少一个通信芯片806。处理器804物理和电耦合到板802。在一些实施方式中，至少一个通信芯片806也物理和电耦合到板802。在其它实施方式中，通信芯片806是处理器804的一部分。
取决于其应用，计算设备800可以包括其它部件，所述其它部件可以或可以不与板802物理和电耦合。这些其它部件包括但不限于：易失性存储器(例如，DRAM)、非易失性存储器(例如，ROM)、闪速存储器、图形处理器、数字信号处理器、加密处理器、芯片集、天线、显示器、触摸屏显示器、触摸屏控制器、电池、音频编解码器、视频编解码器、功率放大器、全球定位系统(GPS)设备、罗盘、加速度计、陀螺仪、扬声器、照相机、以及大容量存储设备(例如，硬盘驱动器、光盘(CD)、数字多功能盘(DVD)等)。
通信芯片806可以实现用于来往于计算设备800的数据传输的无线通信。术语“无线”及其衍生词可以用于描述电路、设备、系统、方法、技术、通信信道等，其可以通过使用调制的电磁辐射而经由非固态介质传送数据。术语并不暗示相关联的设备不包含任何线路，尽管在一些实施例中相关联的设备可能不包含任何线路。通信芯片806可以实施多种无线标准或协议中的任何一种，所述多种无线标准或协议包括但不限于Wi-Fi(IEEE802.11族)、WiMAX(IEEE 802.16族)、IEEE 802.20、长期演进(LTE)、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、蓝牙、及其衍生物、以及被指定为3G，4G，5G和更高代的任何其它无线协议。计算设备800可以包括多个通信芯片806。例如，第一通信芯片806可以专用于较短范围的无线通信，例如，Wi-Fi和蓝牙，并且第二通信芯片806可以专用于较长范围的无线通信，例如，GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO等。
计算设备800的处理器804包括封装在处理器804内的集成电路管芯。在本发明的一些实施方式中，处理器的集成电路管芯包括一个或者多个器件，例如根据本发明的实施方式构建的MOS-FET晶体管。术语“处理器”可以指处理来自寄存器和/或存储器的电子数据以将这些电子数据转换成可以存储在寄存器和/或存储器中的其它电子数据的任何设备或设备的一部分。
通信芯片806也可以包括封装在通信芯片806内的集成电路管芯。根据本发明的另一种实施方式，通信芯片的集成电路管芯包括一个或者多个器件，例如根据本发明的实施方式构建的用于非平面半导体器件架构的精密电阻器。
在其它实施方式中，容纳在计算设备800内的另一个部件可以包含集成电路管芯，其包括一个或多个器件，例如根据本发明的实施方式构建的用于非平面半导体器件架构的精密电阻器。
在各种实施方式中，计算设备800可以是膝上型电脑、上网本、笔记本电脑、超极本、智能电话、平板电脑、个人数字助理(PDA)、超级移动PC、移动电话、台式电脑、服务器、打印机、扫描仪、监视器、机顶盒、娱乐控制单元、数字照相机、便携式音乐播放器或数字录像机。在其它实施方式中，计算设备800可以是处理数据的任何其它电子设备。
因此，本发明的实施例包括用于非平面半导体器件架构的精密电阻器和制造用于非平面半导体器件架构的精密电阻器的方法。
在实施例中，半导体结构包括设置在衬底上方的第一和第二半导体鳍状物。电阻器结构设置在第一半导体鳍状物上方，但不设置在第二半导体鳍状物上方。晶体管结构由第二半导体鳍状物形成，但不由第一半导体鳍状物形成。
在一个实施例中，电阻器结构包括与第一半导体鳍状物共形设置的电阻材料层。
在一个实施例中，电阻材料层由多晶硅组成。
在一个实施例中，多晶硅具有大约20纳米的晶粒大小。
在一个实施例中，多晶硅被掺杂了剂量在大约1E15-1E17原子/cm2的范围内的硼。
在一个实施例中，电阻材料层在电阻器结构的工作温度范围内具有实质上不受温度影响的电阻。
在一个实施例中，半导体结构还包括设置在电阻材料层与第一半导体鳍状物之间的电绝缘层。
在一个实施例中，电阻器结构包括钨金属接触部，其耦合到在多晶硅中设置的硅化镍区。
在一个实施例中，晶体管结构包括设置在第二半导体鳍状物中的源极和漏极区、以及设置在第二半导体鳍状物上方的栅极堆叠体，并且栅极堆叠体包括高k栅极电介质层和金属栅极电极。
在一个实施例中，第一半导体鳍状物具有第一多个半导体鳍状物并且第二半导体鳍状物具有第二多个半导体鳍状物，电阻器结构设置在第一多个半导体鳍状物上方但不设置在第二多个半导体鳍状物上方，并且晶体管结构由第二多个半导体鳍状物形成但不由第一多个半导体鳍状物形成。
在一个实施例中，第一和第二多个半导体鳍状物电耦合到下方的体半导体衬底。
在一个实施例中，电阻器结构为非平面电阻器结构。
在另一个实施例中，半导体结构包括设置在衬底上方的第一和第二半导体鳍状物。隔离区设置在衬底上方、位于第一与第二半导体鳍状物之间、并且处于小于第一和第二半导体鳍状物的高度。电阻器结构设置在隔离区上方但不设置在第一和第二半导体鳍状物上方。第一和第二晶体管结构分别由第一和第二半导体鳍状物形成。
在一个实施例中，电阻器结构包括与隔离区共形设置的电阻材料层。
在一个实施例中，电阻材料层由多晶硅组成。
在一个实施例中，多晶硅具有大约20纳米的晶粒大小。
在一个实施例中，多晶硅被掺杂了剂量在大约1E15-1E17原子/cm2的范围内的硼。
在一个实施例中，电阻材料层在电阻器结构的工作温度范围内具有实质上不受温度影响的电阻。
在一个实施例中，电阻材料层具有位于小于第一和第二半导体鳍状物的高度的高度处的顶表面。
在一个实施例中，电阻器结构包括钨金属接触部，其耦合到在多晶硅中设置的硅化镍区。
在一个实施例中，第一和第二晶体管结构均包括分别设置在第一或第二半导体鳍状物中的源极和漏极区、以及分别设置在第一和第二半导体鳍状物上方的栅极堆叠体。每个栅极堆叠体包括高k栅极电介质层和金属栅极电极。
在一个实施例中，第一半导体鳍状物具有第一多个半导体鳍状物并且第二半导体鳍状物具有第二多个半导体鳍状物，并且第一晶体管结构由第一多个半导体鳍状物形成并且第二晶体管结构由第二多个半导体鳍状物形成。
在一个实施例中，第一和第二多个半导体鳍状物电耦合到下方的体半导体衬底。
在一个实施例中，电阻器结构为平面电阻器结构。
在实施例中，制造半导体结构的方法包括：在衬底上方形成第一和第二半导体鳍状物。方法还包括：在第一半导体鳍状物上方但不在第二半导体鳍状物上方形成电阻器结构。方法还包括：由第二半导体鳍状物但不由第一半导体鳍状物形成电阻器结构。形成电阻器结构包括：在第二半导体鳍状物上方形成一个或多个虚拟栅极，并且在形成电阻器结构之后，利用永久栅极堆叠体替换一个或多个虚拟栅极。
在一个实施例中，形成电阻器结构包括与第一半导体鳍状物共形地形成电阻材料层。
在一个实施例中，形成电阻材料层包括：形成具有大约20纳米的晶粒大小的多晶硅层。
在实施例中，制造半导体结构的方法包括：在衬底上方形成第一和第二半导体鳍状物。方法还包括：在衬底上方、第一与第二半导体鳍状物之间、并且在小于第一和第二半导体鳍状物的高度处形成隔离区。方法还包括：在隔离区上方但不在第一和第二半导体鳍状物上方形成电阻器结构。方法还包括：分别由第一和第二半导体鳍状物形成第一和第二晶体管结构。形成第一和第二电阻器结构包括：在第一和第二半导体鳍状物上方形成一个或多个虚拟栅极，并且在形成电阻器结构之后，利用永久栅极堆叠体替换一个或多个虚拟栅极。
在一个实施例中，形成电阻器结构包括：与隔离区共形地形成电阻材料层。
在一个实施例中，形成电阻材料层包括：形成具有大约20纳米的晶粒大小的多晶硅层。

Claims (14)

1.一种器件，包括：
第一鳍状物和第二鳍状物，其中所述第一鳍状物和所述第二鳍状物包括硅；
所述第一鳍状物和所述第二鳍状物之间的隔离区；
在所述隔离区之上但是不在所述第一鳍状物之上并且不在所述第二鳍状物之上的电阻器，其中所述电阻器是平面电阻器；
耦合到所述电阻器的导电接触部；
包括所述第一鳍状物的一部分的第一晶体管，其中所述第一晶体管包括在所述第一鳍状物之上的第一栅极电极，所述第一栅极电极包括第一材料和不同于所述第一材料的第二材料，所述第一材料在所述第二材料和所述第一鳍状物之间，所述第二材料包括钨，所述第一材料或所述第二材料包括钛，所述第一晶体管包括所述第一栅极电极和所述第一鳍状物之间的氧化硅，并且所述第一晶体管包括所述氧化硅和所述第一栅极电极之间的氧化铪；以及
包括所述第二鳍状物的一部分的第二晶体管，其中所述第二晶体管包括在所述第二鳍状物之上的第二栅极电极，所述第二栅极电极包括所述第一材料和所述第二材料，所述第一材料在所述第二材料和所述第二鳍状物之间，所述第二晶体管包括所述第二栅极电极和所述第二鳍状物之间的氧化硅，并且所述第二晶体管包括所述氧化硅和所述第二栅极电极之间的氧化铪。
2.根据权利要求1所述的器件，其中，所述电阻器具有顶部表面，所述顶部表面在所述第一鳍状物和第二鳍状物之间的位置处具有的高度大于所述第一鳍状物的高度并且大于所述第二鳍状物的高度。
3.根据权利要求1所述的器件，其中，所述导电接触部延伸进入所述电阻器中的开口中。
4.根据权利要求3所述的器件，其中，所述导电接触部具有锥形的形状。
5.根据权利要求1所述的半导体结构，其中，所述第一材料是功函数设置层。
6.根据权利要求1所述的器件，其中，所述第一鳍状物和所述第二鳍状物包括未掺杂的硅。
7.根据权利要求1所述的器件，其中，所述第一鳍状物和所述第二鳍状物是图案化的衬底的一部分。
8.一种集成电路(IC)管芯，包括：
第一鳍状物和第二鳍状物，其中所述第一鳍状物和所述第二鳍状物包括硅；
所述第一鳍状物和所述第二鳍状物之间的隔离区；
在所述隔离区之上但是不在所述第一鳍状物之上并且不在所述第二鳍状物之上的电阻器，其中所述电阻器是平面电阻器；
耦合到所述电阻器的导电接触部；
包括所述第一鳍状物的一部分的第一晶体管，其中所述第一晶体管包括在所述第一鳍状物之上的第一栅极电极，所述第一栅极电极包括第一材料和不同于所述第一材料的第二材料，所述第一材料在所述第二材料和所述第一鳍状物之间，所述第二材料包括钨，所述第一材料或所述第二材料包括钛，所述第一晶体管包括所述第一栅极电极和所述第一鳍状物之间的氧化硅，并且所述第一晶体管包括所述氧化硅和所述第一栅极电极之间的氧化铪；以及
包括所述第二鳍状物的一部分的第二晶体管，其中所述第二晶体管包括在所述第二鳍状物之上的第二栅极电极，所述第二栅极电极包括所述第一材料和所述第二材料，所述第一材料在所述第二材料和所述第二鳍状物之间，所述第二晶体管包括所述第二栅极电极和所述第二鳍状物之间的氧化硅，并且所述第二晶体管包括所述氧化硅和所述第二栅极电极之间的氧化铪。
9.根据权利要求8所述的IC管芯，其中，所述第一晶体管和所述第二晶体管包括在处理器件中。
10.一种制造器件的方法，包括：
对衬底进行图案化以形成在体部分之上的第一鳍状物和第二鳍状物，其中所述第一鳍状物和所述第二鳍状物包括硅；
在所述第一鳍状物和所述第二鳍状物之间形成隔离区；
在所述隔离区之上但是不在所述第一鳍状物之上并且不在所述第二鳍状物之上形成电阻器，其中所述电阻器是平面电阻器；
形成到所述电阻器的导电接触部；
形成包括所述第一鳍状物的一部分的第一晶体管，其中所述第一晶体管包括在所述第一鳍状物之上的第一栅极电极，所述第一栅极电极包括第一材料和不同于所述第一材料的第二材料，所述第一材料在所述第二材料和所述第一鳍状物之间，所述第二材料包括钨，所述第一材料或所述第二材料包括钛，所述第一晶体管包括所述第一栅极电极和所述第一鳍状物之间的氧化硅，并且所述第一晶体管包括所述氧化硅和所述第一栅极电极之间的氧化铪；以及
形成包括所述第二鳍状物的一部分的第二晶体管，其中所述第二晶体管包括在所述第二鳍状物之上的第二栅极电极，所述第二栅极电极包括所述第一材料和所述第二材料，所述第一材料在所述第二材料和所述第二鳍状物之间，所述第二晶体管包括所述第二栅极电极和所述第二鳍状物之间的氧化硅，并且所述第二晶体管包括所述氧化硅和所述第二栅极电极之间的氧化铪。
11.根据权利要求10所述的方法，其中在所述隔离区之上形成所述电阻器包括在所述电阻器的导电材料上提供一层氮化硅。
12.根据权利要求10所述的方法，进一步包括：
在所述第一鳍状物上提供第一虚拟栅极堆叠体；
在所述第二鳍状物上提供第二虚拟栅极堆叠体；
在所述第一虚拟栅极堆叠体和所述第二虚拟栅极堆叠体周围提供绝缘材料；
去除所述第一虚拟栅极堆叠体以在所述绝缘材料中形成第一凹陷；
去除所述第二虚拟栅极堆叠体以在所述绝缘材料中形成第二凹陷；
在所述第一凹陷中提供第一替换栅极堆叠体；并且
在所述第二凹陷中提供第二替换栅极堆叠体。
13.根据权利要求10-12中的任一项所述的方法，进一步包括：
在所述电阻器、所述第一栅极电极和所述第二栅极电极之上提供绝缘材料；
形成到所述第一栅极电极的第一导电接触部；并且
形成到所述第二栅极电极的第二导电接触部；
其中所述第一导电接触部和所述体部分之间的距离小于所述体部分和到所述电阻器的所述导电接触部之间的距离。
14.根据权利要求13所述的方法，其中形成所述第一导电接触部包括提供钨填料，并且其中形成所述第二导电接触部包括提供钨填料。
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