CN106935656A - 绝缘膜、半导体装置的制造方法以及半导体装置 - Google Patents
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Abstract
在包括具有氧化物半导体膜的晶体管及在该晶体管上的保护膜的半导体装置中，以如下条件下形成包含超过化学计量组成的氧的氧化绝缘膜作为保护膜：将安装在被排气为真空状态的处理室内的衬底保持为高于或等于180℃且低于或等于260℃；将原料气体导入处理室来将处理室内的压力设定为高于或等于100Pa且低于或等于250Pa；并且将高于或等于0.17W/cm2且低于或等于0.5W/cm2的高频功率供应给设置在处理室内的电极。
Description
技术领域
本发明涉及一种绝缘膜及具有场效应晶体管的半导体装置的制造方法。
背景技术
用于以液晶显示装置及发光显示装置为代表的大部分的平板显示器的晶体管使用设置在玻璃衬底上的如非晶硅、单晶硅和多晶硅等硅半导体形成。此外，使用该硅半导体形成的晶体管用于集成电路（IC）等。
近年来，呈现半导体特性的金属氧化物用于晶体管而代替上述硅半导体的技术受到瞩目。注意，在本说明书中，呈现半导体特性的金属氧化物称为氧化物半导体。
例如，已公开了如下技术，其中使用氧化锌或In-Ga-Zn类氧化物作为氧化物半导体来制造晶体管，并该晶体管用作显示装置的像素的开关元件等（参照专利文献1及2）。
[参考文献]
[专利文献]
[专利文献1] 日本专利申请公开2007-123861号公报；
[专利文献2] 日本专利申请公开2007-096055号公报。
发明内容
在使用氧化物半导体的晶体管中，氧化物半导体膜中的氧缺陷导致晶体管的电特性的劣化。例如，使用包含氧缺陷的氧化物半导体的晶体管的阈值电压容易向负方向变动，并这种晶体管有成为常导通（normally-on）的倾向。这是因为起因于氧化物半导体中的氧缺陷产生电荷，并电阻降低的缘故。
另外，使用包含氧缺陷的氧化物半导体膜的晶体管有如下问题，由于随时间的变化或光照射的栅偏置温度（BT：Bias-Temperature)压力测试，电特性，典型为阈值电压变动。
于是，本发明的一个方式的课题是降低用于半导体装置中的氧化物半导体中包含的氧缺陷的含量。另外，本发明的一个方式的其它课题是提高使用氧化物半导体的半导体装置的电特性。
根据本发明的一个方式，通过等离子体CVD法形成包含比满足化学计量组成的氧多的氧（即，包含超过化学计量组成的氧）的氧化绝缘膜。
根据本发明的一个方式，在包括具有氧化物半导体膜的晶体管及在该晶体管上的保护膜的半导体装置中，通过等离子体CVD法形成包含超过化学计量组成的氧的氧化绝缘膜作为上述保护膜。
根据本发明的一个方式，在包括具有氧化物半导体膜的晶体管及在该晶体管上的保护膜的半导体装置中，安装在被排气为真空状态的处理室内的衬底的温度保持为高于或等于180℃且低于或等于260℃，原料气体导入到处理室来处理室内的压力设定为高于或等于100Pa且低于或等于250Pa，并且高于或等于0.17W/cm2且低于或等于0.5W/cm2的高频功率供应到设置在处理室内的电极的条件下，形成包含超过化学计量组成的氧的氧化绝缘膜作为上述保护膜。
根据本发明的一个方式，在包括具有氧化物半导体膜的晶体管及在该晶体管上的保护膜的半导体装置中，安装在被排气为真空状态的处理室内的衬底的温度保持为高于或等于180℃且低于或等于260℃，原料气体导入到处理室来处理室内的压力设定为高于或等于100Pa且低于或等于250Pa，并且高于或等于0.17W/cm2且低于或等于0.5W/cm2的高频功率供应到设置在处理室内的电极的条件下，形成包含超过化学计量组成的氧的氧化绝缘膜作为上述保护膜；然后，进行加热处理使得包含在保护膜中的氧扩散到氧化物半导体膜。
另外，在本发明的一个方式中，包括具有栅电极、夹着栅极绝缘膜与栅电极的一部分重叠的氧化物半导体膜、以及与氧化物半导体膜接触的一对电极的晶体管，并且保护膜设置在氧化物半导体膜上。该保护膜是通过电子自旋共振法（electron spin resonance）测定的在g=2.001处的信号的自旋密度低于1.5×1018spins/cm3的氧化绝缘膜。
另外，一对电极设置在栅极绝缘膜和氧化物半导体膜之间。或者，一对电极设置在氧化物半导体膜和保护膜之间。
另外，本发明的一个方式是一种半导体装置，该半导体装置包括具有氧化物半导体膜、与氧化物半导体膜接触的一对电极、在氧化物半导体膜上的栅极绝缘膜、夹着栅极绝缘膜与氧化物半导体膜的一部分重叠的栅电极的晶体管、以及覆盖栅极绝缘膜及栅电极的保护膜。该保护膜是通过电子自旋共振法测定的在g=2.001处的信号的自旋密度低于1.5×1018spins/cm3的氧化绝缘膜。
在具有氧化物半导体的晶体管中，形成包含超过化学计量组成的氧的氧化绝缘膜作为形成在晶体管上的保护膜，并该保护膜中的氧扩散到氧化物半导体膜，来可以降低包含在氧化物半导体膜中的氧缺陷量。由此，根据本发明的一个方式，可以提供具有优异的电特性的半导体装置。
附图说明
图1A至1C是说明晶体管的一个方式的俯视图及截面图。
图2A至2D是说明晶体管的制造方法的一个方式的截面图。
图3是说明晶体管的一个方式的截面图。
图4A至4E是说明晶体管的制造方法的一个方式的截面图。
图5A至5C是说明晶体管的一个方式的俯视图及截面图。
图6A至6D是说明晶体管的制造方法的一个方式的截面图。
图7A和7B是说明晶体管的一个方式的俯视图及截面图。
图8A和8B是说明晶体管的一个方式的俯视图及截面图。
图9A至9C是说明晶体管的一个方式的截面图。
图10是说明晶体管的一个方式的截面图。
图11A和11B是说明晶体管的一个方式的截面图。
图12是说明晶体管的一个方式的截面图。
图13是说明半导体装置的一个方式的截面图。
图14A和14B是说明半导体装置的一个方式的电路图。
图15是说明半导体装置的一个方式的方框图。
图16是说明半导体装置的一个方式的方框图。
图17是说明半导体装置的一个方式的方框图。
图18是示出所制造的样品的TDS分析结果的图。
图19A和19B是示出所制造的样品的氧分子释放量的图。
图20A和20B是示出所制造的样品的TDS分析结果的图。
图21是示出所制造的样品的功率与每单位面积的自旋数的关系的图。
图22是示出所制造的样品的硅烷流量与每单位面积的自旋数的关系的图。
图23是示出所制造的样品的CPM测定结果的图。
图24A和24B示出所制造的样品的电流-电压特性的初期特性。
图25A至25D示出所制造的样品的电流-电压特性的初期特性。
图26说明用于C-V测定的MOS元件。
图27A至27D示出所制造的样品的C-V测定结果。
图28A至28D示出所制造的样品的ESR测定结果。
图29示出所制造的样品的缺陷密度与迟滞量的关系。
具体实施方式
下面，将参照附图详细说明本发明的实施方式。但是，本发明不局限于在下文中所说明的内容，所属技术领域的普通技术人员可以很容易地理解一个事实就是其方式和详细内容在不脱离本发明的范围及其宗旨下可以被变换为各种形式。因此，本发明不应该被解释为仅限定在下面的实施方式所记载的内容中。另外，在下面所说明的实施方式及实施例中，在不同的附图中用相同的附图标记或相同的阴影线表示相同部分或具有相同功能的部分，并省略反复说明。
注意，在本说明书所说明的每一个附图中，有时为了明确起见，夸大表示各构成要素的大小、膜的厚度、区域。因此，本发明的实施方式不限定于该尺度。
另外，在本说明书中的如“第一”、“第二”及“第三”等的词语是为了避免构成要素的混淆而使用的，而这些词语在数目方面上的不限制构成要素。因此，例如，词语“第一”可以适当地替换为词语“第二”或“第三”等。
例如，当电路工作的电流方向变化时，“源极”及“漏极”的功能有时被互相调换。
在本说明书中，在光刻工序之后进行蚀刻工序的情况下，去除通过光刻工序形成的掩模。
实施方式1
在本实施方式中，参照附图说明本发明的一个方式的半导体装置、以及该半导体装置的制造方法。
图1A至1C是半导体装置所具有的晶体管10的俯视图及截面图。图1A是晶体管10的俯视图，图1B是沿图1A的点划线A-B的截面图，并且图1C是沿图1A的点划线C-D的截面图。另外，在图1A中，为了简洁起见，没有示出晶体管10的构成要素的一部分（例如，衬底11、基底绝缘膜13、栅极绝缘膜17）、保护膜23等。
图1B及1C所示的晶体管10包括在基底绝缘膜13上的栅电极15、在基底绝缘膜13及栅电极15上的栅极绝缘膜17、夹着栅极绝缘膜17重叠于栅电极15的氧化物半导体膜19、以及与氧化物半导体膜19接触的一对电极21。另外，设置有覆盖栅极绝缘膜17、氧化物半导体膜19及一对电极21的保护膜23。
本实施方式所示的设置在晶体管10上的保护膜23是包含超过化学计量组成的氧的氧化绝缘膜。更优选地，保护膜23包含比氧化物半导体膜19中的氧缺陷多的氧。包含超过化学计量组成的氧的氧化绝缘膜是通过加热使氧的一部分脱离的氧化绝缘膜。因此，当设置通过加热使氧的一部分脱离的氧化绝缘膜作为保护膜23时，通过进行加热处理氧扩散到氧化物半导体膜19中，来可以填补氧化物半导体膜19中的氧缺陷。其结果，氧化物半导体膜19中的氧缺陷量减小，而防止晶体管的阈值电压向负值漂移。另外，随时间的阈值电压的漂移或由光栅极BT压力测试所导致的阈值电压的漂移少；由此，晶体管能够具有优异的电特性。
在晶体管10中，保护膜23所包含的氧的一部分直接移动到氧化物半导体膜19，并在栅极绝缘膜17与保护膜23接触的区域中的另一部分的氧通过栅极绝缘膜17移动到氧化物半导体膜19。
另外，作为保护膜23，通过电子自旋共振法测定的在g=2.001处的信号的自旋密度优选低于1.5×1018spins/cm3，更优选为低于或等于1.0×1018spins/cm3。当保护膜23的自旋密度在上述范围内时，可以降低氧化物半导体膜19与保护膜23之间的界面处的缺陷以及保护膜23中的缺陷；可以降低该区域中的电子捕捉。其结果，即使漏极电压变动，作为晶体管的电特性，导通态电流（on-state current）的上升电压基本上相同。换言之，可以提供具有优异的电特性的晶体管。另外，保护膜23的上述自旋密度为进行加热处理之后获得的值。
作为保护膜23，可以形成具有大于或等于30nm且小于或等于500nm，优选为大于或等于100nm且小于或等于400nm以下的厚度的氧化硅膜或氧氮化硅膜等。
以下说明晶体管10的其他详细内容。
只要其材料具有充分承受后面进行的加热处理的耐热性，对衬底11的材料等的性质没有特别的限制。例如，玻璃衬底、陶瓷衬底、石英衬底、蓝宝石衬底等也可以用作衬底11。此外，由硅或碳化硅等形成的单晶半导体衬底或多晶半导体衬底、由硅锗等形成的化合物半导体衬底、SOI（绝缘体上硅）衬底等也可以用作衬底11。并且，还设置有半导体元件的上述任何衬底也可以用作衬底11。
另外，柔性衬底也可以用作衬底11，并且基底绝缘膜13及晶体管10直接设置在柔性衬底上。或者，剥离层也可以设置在衬底11和基底绝缘膜13之间。当形成在剥离层上的半导体装置的一部分或全部从衬底11分离并转置到其他衬底上时，可以使用剥离层。此时，晶体管10可以转置到耐热性低的衬底及柔性衬底上。
基底绝缘膜13的典型例子是氧化硅、氧氮化硅、氮化硅、氮氧化硅、氧化镓、氧化铪、氧化钇、氧化铝、氧氮化铝等的膜。当氮化硅、氧化镓、氧化铪、氧化钇、氧化铝等用作基底绝缘膜13时，可以抑制如碱金属、水、氢等杂质从衬底11扩散到氧化物半导体膜19。
栅电极15可以使用选自铝、铬、铜、钽、钛、钼、钨中的金属元素；包含任何这些金属元素作为成分的合金；组合包含这些金属元素的合金膜；等而形成。另外，也可以使用选自锰、锆中的一个或多个的金属元素。此外，栅电极15可以具有单层结构或两层或更多层的叠层结构。例如，可以举出包含硅的铝膜的单层结构、在铝膜上层叠钛膜的两层结构、在氮化钛膜上层叠钛膜的两层结构、在氮化钛膜上层叠钨膜的两层结构、在氮化钽膜或氮化钨膜上层叠钨膜的两层结构、以及依次层叠钛膜、铝膜和钛膜的三层结构等。此外，也可以使用包含铝与选自钛、钽、钨、钼、铬、钕、钪中的一种或多种元素的膜、合金膜或氮化膜。
栅电极15也可以使用如铟锡氧化物、包含氧化钨的铟氧化物、包含氧化钨的铟锌氧化物、包含氧化钛的铟氧化物、包含氧化钛的铟锡氧化物、铟锌氧化物、添加有氧化硅的铟锡氧化物等透光导电材料。也可以具有使用上述透光导电材料和上述金属元素形成的叠层结构。
另外，在栅电极15和栅极绝缘膜17之间，优选设置In-Ga-Zn类氧氮化物半导体膜、In-Sn类氧氮化物半导体膜、In-Ga类氧氮化物半导体膜、In-Zn类氧氮化物半导体膜、Sn类氧氮化物半导体膜、In类氧氮化物半导体膜、金属氮化膜(如InN或ZnN)等。上述膜都具有高于或等于5eV，优选为高于或等于5.5eV的功函数，该功函数比氧化物半导体的电子亲和力大。因此，包含氧化物半导体的晶体管的阈值电压可以为正值，并且可以实现所谓的常截止(normally-off)开关元件。例如，在使用In-Ga-Zn类氧氮化物半导体膜的情况下，In-Ga-Zn类氧氮化物半导体膜优选具有至少高于氧化物半导体膜19的氮浓度；具体来说，In-Ga-Zn类氧氮化物半导体膜优选具有高于或等于7atoms％的氮浓度。
作为栅极绝缘膜17，可以使用氧化硅、氧氮化硅、氮氧化硅、氮化硅、氧化铝、氧化铪、氧化镓或Ga-Zn类金属氧化物等中的一种或多种的单层或叠层。在栅极绝缘膜17中，也可以使用通过加热使氧脱离的氧化绝缘膜，并将其与氧化物半导体膜19接触。通过使用通过加热使氧脱离的膜作为栅极绝缘膜17，可以降低氧化物半导体膜19与栅极绝缘膜17之间的界面处的界面态。因此，可以获得电特性劣化少的晶体管。另外，当能够阻挡氧、氢、水等的绝缘膜设置在栅极绝缘膜17的栅电极一侧时，可以防止氧从氧化物半导体膜19扩散到外部，并可以防止氢、水从外部侵入到氧化物半导体膜19。作为能够阻挡氧、氢、水等的绝缘膜，可以举出氧化铝膜、氧氮化铝膜、氧化镓膜、氧氮化镓膜、氧化钇膜、氧氮化钇膜、氧化铪膜、氧氮化铪膜等。
栅极绝缘膜17也可以使用如硅酸铪（HfSiOx）、添加有氮的硅酸铪（HfSixOyNz）、添加有氮的铝酸铪（HfAlxOyNz）、氧化铪、氧化钇等high-k材料而形成，使得可以降低晶体管的栅极泄漏电流。
栅极绝缘膜17的厚度大于或等于5nm且小于或等于400nm，优选为大于或等于10nm且小于或等于300nm，更优选为大于或等于50nm且小于或等于250nm。
氧化物半导体膜19优选至少包含铟（In）或锌（Zn）。或者，氧化物半导体膜19优选包含In和Zn的双方。为了减少包含该氧化物半导体的晶体管的电特性偏差，氧化物半导体膜19除了In或Zn以外优选具有一种或多种稳定剂（stabilizer）。
作为稳定剂，可以举出镓（Ga）、锡（Sn）、铪（Hf）、铝（Al）或锆（Zr）等。作为其他稳定剂，可以举出镧系元素诸如镧（La）、铈（Ce）、镨（Pr）、钕（Nd）、钐（Sm）、铕（Eu）、钆（Gd）、铽（Tb）、镝（Dy）、钬（Ho）、铒（Er）、铥（Tm）、镱（Yb）、镥（Lu）等。
作为氧化物半导体，例如，可以使用单元金属氧化物诸如氧化铟、氧化锡、氧化锌；二元金属氧化物诸如In-Zn类金属氧化物、Sn-Zn类金属氧化物、Al-Zn类金属氧化物、Zn-Mg类金属氧化物、Sn-Mg类金属氧化物、In-Mg类金属氧化物、In-Ga类金属氧化物；三元金属氧化物诸如In-Ga-Zn类金属氧化物（也称为IGZO）、In-Al-Zn类金属氧化物、In-Sn-Zn类金属氧化物、Sn-Ga-Zn类金属氧化物、Al-Ga-Zn类金属氧化物、Sn-Al-Zn类金属氧化物、In-Hf-Zn类金属氧化物、In-La-Zn类金属氧化物、In-Ce-Zn类金属氧化物、In-Pr-Zn类金属氧化物、In-Nd-Zn类金属氧化物、In-Sm-Zn类金属氧化物、In-Eu-Zn类金属氧化物、In-Gd-Zn类金属氧化物、In-Tb-Zn类金属氧化物、In-Dy-Zn类金属氧化物、In-Ho-Zn类金属氧化物、In-Er-Zn类金属氧化物、In-Tm-Zn类金属氧化物、In-Yb-Zn类金属氧化物、In-Lu-Zn类金属氧化物；或四元金属氧化物诸如In-Sn-Ga-Zn类金属氧化物、In-Hf-Ga-Zn类金属氧化物、In-Al-Ga-Zn类金属氧化物、In-Sn-Al-Zn类金属氧化物、In-Sn-Hf-Zn类金属氧化物、In-Hf-Al-Zn类金属氧化物。
作为如上列出的金属氧化物，例如，In-Ga-Zn类金属氧化物是其主要成分为In、Ga和Zn的氧化物，对In：Ga：Zn的比率没有限制。In-Ga-Zn类金属氧化物也可以包含In、Ga、Zn以外的金属元素。
另外，以InMO3（ZnO）m（满足m>0，且m不是整数）表示的材料可以用作氧化物半导体。注意，M表示选自Ga、Fe、Mn和Co中的一种或多种金属元素。另外，作为氧化物半导体，也可以使用以化学式In2SnO5（ZnO）n（n>0，且n是整数）表示的材料。
例如，可以使用In:Ga:Zn=1:1:1（=1/3:1/3:1/3）、In:Ga:Zn=2：2:1（=2/5:2/5:1/5）或In:Ga:Zn=3:1:2（=1/2:1/6:1/3）的原子数比的In-Ga-Zn类金属氧化物或具有与该原子数比相似的原子数比的氧化物。或者，也可以使用In:Sn:Zn=1:1:1（=1/3:1/3:1/3）、In:Sn:Zn=2:1:3（=1/3:1/6:1/2）或In:Sn:Zn=2:1:5（=1/4:1/8:5/8）的原子数比的In-Sn-Zn类金属氧化物或具有与该原子数比相似的原子数比的氧化物。另外，金属氧化物的原子数比中的各原子的比率在±20％的范围内变动作为误差。
但是，不局限于上述材料，根据所需要的半导体特性及电特性（例如，场效应迁移率、阈值电压等）也可以使用具有适当的组成的材料。为了得到所需要的半导体特性及电特性，优选的是，适当地设定载流子密度、杂质浓度、缺陷密度、金属元素与氧的原子数比、原子间距离以及密度等。
例如，当使用In-Sn-Zn类金属氧化物时可以较容易获得高迁移率。但是，当使用In-Ga-Zn类金属氧化物时也通过降低块体（bulk）内缺陷密度来可以提高迁移率。
此外，可以形成氧化物半导体膜19的金属氧化物的能隙为大于或等于2eV，优选为大于或等于2.5eV，更优选为大于或等于3eV。通过这样的方式，使用能隙宽的氧化物半导体来可以降低晶体管的截止态电流（off-state current）。
另外，氧化物半导体膜19也可以具有非晶结构、单晶结构或多晶结构。
氧化物半导体膜19例如也可以为非单晶状态。非单晶状态例如由C轴取向结晶（CAxis Aligned Crystal：CAAC）、多晶、微晶和非晶部中的至少一种构成。非晶部的缺陷态密度高于微晶和CAAC的缺陷态密度。微晶的缺陷态密度高于CAAC的缺陷态密度。注意，包括CAAC的氧化物半导体称为C轴取向结晶氧化物半导体（C Axis Aligned Crystal OxideSemiconductor：CAAC-OS）。在CAAC-OS中，例如，c轴取向，且a轴及/或b轴在宏观上不一致。
例如，氧化物半导体膜19也可以包括微晶。注意，包括微晶的氧化物半导体称为微晶氧化物半导体。微晶氧化物半导体膜例如包括大于或等于1nm且小于10nm的尺寸的微晶（也称为纳米晶）。
例如，氧化物半导体膜19也可以包括非晶部。注意，包括非晶部的氧化物半导体称为非晶氧化物半导体。非晶氧化物半导体膜例如具有无秩序的原子排列且没有结晶成分。或者，非晶氧化物半导体膜例如是完全的非晶，并且没有结晶部。
另外，氧化物半导体膜19也可以是包含CAAC-OS、微晶氧化物半导体和非晶氧化物半导体的混合膜。该混合膜例如包括非晶氧化物半导体的区域、微晶氧化物半导体的区域和CAAC-OS的区域。并且，该混合膜例如也可以具有包括非晶氧化物半导体的区域、微晶氧化物半导体的区域和CAAC-OS的区域的叠层结构。
另外，氧化物半导体膜19例如也可以为单晶状态。氧化物半导体膜优选具有多个结晶部。在该结晶部的每一个中，c轴优选在平行于形成氧化物半导体膜的表面的法线向量或氧化物半导体膜的表面的法线向量的方向上取向。注意，在结晶部之间，一个结晶部的a轴和b轴的方向也可以与另一个结晶部的a轴和b轴的方向不同。这种氧化物半导体膜的例子是CAAC-OS膜。
说明CAAC-OS膜的详细内容。注意，在很多情况下，CAAC-OS膜中的结晶部可收容在一个边长小于100nm的立方体内。在利用透射电子显微镜（TEM：Transmission ElectronMicroscope）获得的图像中，不能明确地观察到CAAC-OS膜中的结晶部之间的边界。另外，使用TEM时，不能明确地观察到CAAC-OS膜中的晶界（grain boundary）。因此，在CAAC-OS膜中，起因于晶界的电子迁移率的降低得到抑制。
在包括在CAAC-OS膜中的结晶部的每一个中，例如，c轴在平行于形成CAAC-OS膜的表面的法线向量或CAAC-OS膜的表面的法线向量的方向上取向。并且，在结晶部的每一个中，当从垂直于a-b面的方向看时金属原子排列为三角形或六角形状，当从垂直于c轴的方向看时，金属原子排列为层状或者金属原子和氧原子排列为层状。注意，在结晶部之间，一个结晶部的a轴和b轴的方向也可以与另一个结晶部的a轴和b轴的方向不同。在本说明书中，“垂直”的用语包括80°至100°的范围，优选包括85°至95°的范围。并且，“平行”的用语包括-10°至10°的范围，优选包括-5°至5°的范围。
在CAAC-OS膜中，结晶部的分布不一定是均匀的。例如，在CAAC-OS膜的形成过程中，在从氧化物半导体膜的表面一侧产生结晶生长的情况下，有时氧化物半导体膜的表面附近的结晶部的比例高于形成氧化物半导体膜的表面附近的结晶部的比例。另外，当杂质添加到CAAC-OS膜时，有时在添加有该杂质的区域中结晶部的结晶性降低。
因为包括在CAAC-OS膜中的结晶部的c轴在平行于形成CAAC-OS膜的表面的法线向量或CAAC-OS膜的表面的法线向量的方向上取向，所以根据CAAC-OS膜的形状（形成CAAC-OS膜的表面的截面形状或CAAC-OS膜的表面的截面形状）c轴的方向也可以彼此不同。另外，在形成结晶部的同时或者通过诸如加热处理等晶化处理形成结晶部之后完成成膜。因此，结晶部的c轴在平行于形成CAAC-OS膜的表面的法线向量或CAAC-OS膜的表面的法线向量的方向上取向。
通过在晶体管中使用CAAC-OS膜，起因于可见光或紫外光的照射导致的电特性变动小。因此，该晶体管具有高可靠性。
另外，氧化物半导体膜19也可以具有多个氧化物半导体膜的叠层结构。例如，氧化物半导体膜19也可以为第一氧化物半导体膜和第二氧化物半导体膜的叠层，该第一氧化物半导体膜和第二氧化物半导体膜使用不同组成的金属氧化物形成。例如，第一氧化物半导体膜也可以使用二元金属氧化物、三元金属氧化物和四元金属氧化物中的任何金属氧化物而形成，并且第二氧化物半导体膜也可以使用与用于第一氧化物半导体膜不同的氧化物而形成。
此外，也可以使第一氧化物半导体膜与第二氧化物半导体膜的构成元素相同，并也可以使第一氧化物半导体膜与第二氧化物半导体膜的构成元素的组成不同。例如，第一氧化物半导体膜也可以具有In:Ga:Zn=1:1:1的原子数比，第二氧化物半导体膜也可以具有In:Ga:Zn=3:1:2的原子数比。另外，第一氧化物半导体膜也可以具有In:Ga:Zn=1:3:2的原子数比，第二氧化物半导体膜也可以具有In:Ga:Zn=2:1:3的原子数比。另外，氧化物半导体膜的原子数比中的各原子的比率在±20％的范围内变动作为误差。
此时，第一氧化物半导体膜和第二氧化物半导体膜中的离栅电极近的一个（即，在沟道一侧的一个）优选以In＞Ga的比率包含In和Ga。离栅电极远的另一个（即，在背沟道一侧的一个）优选以In≤Ga的比率包含In和Ga。
在氧化物半导体中，重金属的s轨道主要有助于载流子传导，并且当In的含率增加时，s轨道的重叠容易增加。由此，具有In＞Ga的组成的氧化物具有比具有In≤Ga的组成的氧化物高的迁移率。另外，在Ga中，氧缺陷的形成能量比在In中大而较不容易产生氧缺陷；由此，具有In≤Ga的组成的氧化物具有比具有In＞Ga的组成的氧化物更稳定的特性。
在沟道一侧使用包含In＞Ga的比率的In和Ga的氧化物半导体，并在背沟道一侧使用包含In≤Ga的比率的In和Ga的氧化物半导体；由此，晶体管的场效应迁移率及可靠性可以进一步提高。
另外，具有不同的结晶性的氧化物半导体也可以用于第一氧化物半导体膜和第二氧化物半导体膜。就是说，氧化物半导体膜也可以适当地使用单晶氧化物半导体膜、多晶氧化物半导体膜、微晶氧化物半导体膜、非晶氧化物半导体膜或CAAC-OS膜中的任何半导体膜而形成。当非晶氧化物半导体用于第一氧化物半导体膜和第二氧化物半导体膜中的至少一个时，氧化物半导体膜19的内部应力或外部应力被缓和，晶体管的特性不均匀被降低，并且，晶体管的可靠性能够进一步提高。
氧化物半导体膜19的厚度大于或等于1nm且小于或等于100nm，优选为大于或等于1nm且小于或等于50nm，更优选为大于或等于1nm且小于或等于30nm，进一步优选为大于或等于3nm且小于或等于20nm。
在氧化物半导体膜19中的碱金属或碱土金属的浓度优选为低于或等于1´1018atoms/cm3，更优选为低于或等于2´1016atoms/cm3以下。这是因为，碱金属及碱土金属有时与氧化物半导体键合而生成载流子，这导致晶体管的截止态电流的上升。
氧化物半导体膜19也可以含有低于或等于5´1018atoms/cm3的浓度的氮。
一对电极21形成为单层结构或叠层结构，这些结构作为导电材料包括任何金属诸如铝、钛、铬、镍、铜、钇、锆、钼、银、钽或钨或包含这些任何元素作为主要成分的合金。例如，可以举出包含硅的铝膜的单层结构、在铝膜上层叠钛膜的两层结构、在钨膜上层叠钛膜的两层结构、在铜-镁-铝合金膜上层叠铜膜的两层结构、按顺序层叠有钛膜或氮化钛膜与铝膜或铜膜与钛膜或氮化钛膜的三层结构、以及按顺序层叠有钼膜或氮化钼膜与铝膜或铜膜与钼膜或氮化钼膜的三层结构等。另外，还可以使用包含氧化铟、氧化锡或氧化锌的透明导电材料。
虽然在本实施方式中在氧化物半导体膜19和保护膜23之间设置一对电极21，但是也可以在栅极绝缘膜17和氧化物半导体膜19之间设置一对电极21。
接着，参照图2A至2D说明图1A至1C所示的晶体管的制造方法。
如图2A所示，在衬底11上形成基底绝缘膜13及栅电极15，并且在栅电极15上形成栅极绝缘膜17。接着，在栅极绝缘膜17上形成氧化物半导体膜18。
基底绝缘膜13通过溅射法、CVD法等形成。在此，通过CVD法形成100nm厚的氧氮化硅膜。
以下说明栅电极15的形成方法。首先，通过溅射法、CVD法、蒸镀法等形成导电膜。通过光刻工序在导电膜上形成掩模。接着，用该掩模蚀刻导电膜的一部分来形成栅电极15。然后，去除掩模。
另外，也可以通过电镀法、印刷法、喷墨法等形成栅电极15，而代替上述形成方法。
在此，通过溅射法形成100nm厚的钨膜。接着，通过光刻工序形成掩模，用该掩模对钨膜进行干蚀刻，来形成栅电极15。
栅极绝缘膜17通过溅射法、CVD法、蒸镀法等形成。
在此，通过CVD法形成50nm厚的氮化硅膜，然后，通过CVD法形成200nm厚的氧氮化硅膜，从而形成栅极绝缘膜17。
氧化物半导体膜18通过溅射法、涂敷法、脉冲激光蒸镀法、激光烧蚀法等形成。
在通过溅射法形成氧化物半导体膜18的情况下，作为用来产生等离子体的电源装置，可以适当地使用RF电源装置、AC电源装置、DC电源装置等。
作为溅射气体，适当地使用稀有气体（典型为氩）、氧气体、稀有气体和氧的混合气体气氛。在使用稀有气体和氧的混合气体的情况下，氧气体的比率优选高于稀有气体的比率。
另外，根据所形成的氧化物半导体膜18的组成可以适当地选择靶材。
例如，在通过溅射法形成氧化物半导体膜18的情况下，以高于或等于150℃且低于或等于750℃，优选为高于或等于150℃且低于或等于450℃，更优选为高于或等于200℃且低于或等于350℃的衬底温度进行成膜，来形成氧化物半导体膜18，由此，可以形成CAAC-OS膜。
CAAC-OS膜例如通过使用多晶的氧化物半导体溅射靶材的溅射法形成。当离子碰撞到该溅射靶材时，包含在溅射靶材中的结晶区可以沿着a-b面从溅射靶材剥离；换言之，具有平行于a-b面的面的溅射粒子（平板状溅射粒子或颗粒状溅射粒子）可以从溅射靶材劈开。此时，该平板状的溅射粒子保持结晶状态到达衬底，由此可以形成CAAC-OS膜。
为了形成CAAC-OS膜，优选使用如下条件。
通过减小成膜时混入到CAAC-OS的杂质量，可以防止杂质所导致的结晶态的损坏。例如，可以降低存在于成膜室内的杂质（例如，氢、水、二氧化碳或氮）的浓度。另外，也可以降低成膜气体中的杂质浓度。具体而言，使用露点为-80℃或更低，优选为-100℃或更低的成膜气体。
通过增高成膜时的衬底加热温度，在溅射粒子到达衬底表面之后容易发生溅射粒子的迁移（migration）。具体而言，成膜时的衬底加热温度高于或等于100℃且低于衬底的应变点，优选为高于或等于200℃且低于或等于500℃。通过增高成膜时的衬底加热温度，当平板状的溅射粒子到达衬底时，在衬底表面上发生迁移，由此，平板状的溅射粒子的平坦面附着到衬底。
另外，优选的是，增高成膜气体中的氧比率并对功率进行最优化，以减轻成膜时的等离子体损伤。成膜气体中的氧比率为30vol.%或更高，优选为100vol.%。
作为溅射靶材的例子，以下说明In-Ga-Zn类金属氧化物靶材。
通过以规定的摩尔数混合InOx粉末、GaOY粉末及ZnOZ粉末，施加压力，在高于或等于1000℃且低于或等于1500℃的温度下进行加热处理来得到多晶的In-Ga-Zn类金属氧化物靶材。注意，X、Y及Z都是任意正数。在此，InOx粉末、GaOY粉末及ZnOZ粉末的规定的摩尔数比例如为2:2:1、8:4:3、3:1:1、1:1:1、4:2:3或3:1:2。根据所制造的溅射靶材也可以适当地决定粉末的种类及混合粉末时的摩尔数比。
接着，如图2B所示，以在栅极绝缘膜17上且与栅电极15的一部分重叠的方式形成经过元件分离的氧化物半导体膜19。通过光刻工序在氧化物半导体膜18上形成掩模，使用该掩模蚀刻氧化物半导体膜18的一部分，来可以形成经过元件分离的氧化物半导体膜19。
通过使用印刷法形成氧化物半导体膜19，可以直接形成经过元件分离的氧化物半导体膜19。
在此，通过溅射法形成厚度为35nm的氧化物半导体膜18，在该氧化物半导体膜18上形成掩模，选择性地进行蚀刻该氧化物半导体膜18的一部分，由此形成氧化物半导体膜19。然后，去除掩模。
接着，如图2C所示，形成一对电极21。
以下说明一对电极21的形成方法。首先，通过溅射法、CVD法、蒸镀法等形成导电膜。然后，通过光刻工序在该导电膜上形成掩模。接着，用该掩模蚀刻导电膜来形成一对电极21。然后，去除掩模。
在此，通过溅射法依次形成50nm厚的钨膜、400nm厚的铝膜及100nm厚的钛膜以形成叠层。接着，通过光刻工序在钛膜上形成掩模，用该掩模对钨膜、铝膜及钛膜进行干蚀刻，从而形成一对电极21。
在形成一对电极21之后，优选进行洗涤处理以去除蚀刻残渣。通过该洗涤处理，可以抑制一对电极21的短路。该洗涤处理可以使用如四甲基氢氧化铵（TetramethylammoniumHydroxide：TMAH）溶液等碱性溶液、如稀氢氟酸、草酸或磷酸等酸性溶液或者水进行。
接着，如图2D所示，形成保护膜23。
在形成一对电极21之后，作为保护膜23，以如下条件下在衬底11上形成氧化硅膜或氧氮化硅膜：安装在等离子体CVD装置的被排气为真空状态的处理室内的衬底11的温度保持为高于或等于180℃且低于或等于260℃，优选为高于或等于180℃且低于或等于250℃，更优选为高于或等于180℃且低于或等于230℃以下；原料气体导入到处理室，使得处理室内的压力设定为高于或等于100Pa且低于或等于250Pa，优选为高于或等于100Pa且低于或等于200Pa；供应给设置在处理室内的电极的高频功率为大于或等于0.17W/cm2且小于或等于0.5W/cm2，优选为大于或等于0.25W/cm2且小于或等于0.40W/cm2，更优选为大于或等于0.26W/cm2且小于或等于0.35W/cm2。
作为保护膜23的原料气体，优选使用包含硅的成膜气体及氧化气体。包含硅的成膜气体的典型例子包括硅烷、乙硅烷、丙硅烷及氟化硅烷。氧化气体的例子包括氧、臭氧、一氧化二氮、二氧化氮。
作为保护膜23的成膜条件，在上述压力的处理室中供应上述功率密度的高频功率，由此，在等离子体中原料气体的分解效率得到提高，氧自由基增加，包含硅的成膜气体的氧化进展；因此，包含在保护膜23中的氧量超过化学计量组成。然而，当衬底温度在上述温度的范围内时，硅与氧之间的键合弱，因此通过加热而氧的一部分脱离。其结果，可以形成包含超过化学计量组成的氧的氧化绝缘膜。换言之，可以形成通过加热使所包含的氧的一部分脱离的氧化绝缘膜。
在保护膜23的原料气体中，包含硅的成膜气体的对氧化气体的比率提高，并且高频功率设定为具有上述功率密度。因此，可以提高成膜速度，并可以增加包含在保护膜中的氧量。
在此，在如下条件下通过等离子体CVD法形成400nm厚的氧氮化硅膜作为保护膜23：作为原料气体使用流量为160sccm的硅烷及流量为4000sccm的一氧化二氮；处理室中的压力为200Pa；衬底温度为220℃；1500W的高频功率使用27.12MHz的高频电源供应给平行平板电极。另外，在此使用的等离子体CVD装置是电极面积为6000cm2的平行平板型等离子体CVD装置，所供应的功率的对每单位面积的功率（功率密度）换算为0.25W/cm2。
接着，进行加热处理，由此保护膜23所包含的氧扩散到氧化物半导体膜19来填补氧化物半导体膜19中的氧缺陷。因此，可以降低氧化物半导体膜19所包含的氧缺陷量。另外，通过在形成保护膜23之后进行该加热处理，通过电子自旋共振法测定的在保护膜23中的g=2.001处的信号的自旋密度低于1.5×1018spins/cm3，优选为低于或等于1.0×1018spins/cm3。该加热处理典型地在高于或等于150℃且低于衬底的应变点，优选为高于或等于250℃且低于或等于450℃，更优选为高于或等于300℃且低于或等于450℃的温度下进行。
另外，当该加热处理的温度高于保护膜23的成膜温度时，更多的保护膜23所包含的氧可以扩散到氧化物半导体膜19，由此，可以进一步填补氧化物半导体膜19中的氧缺陷。该加热处理的温度高于或等于250℃且低于衬底的应变点，优选为高于或等于250℃且低于或等于450℃，更优选为高于或等于300℃且低于或等于450℃。
电炉、快速热退火（Rapid Thermal Anneal：RTA）装置等可以用于该加热处理。使用RTA装置，如果加热处理的时间短可以在高于或等于衬底的应变点的温度进行热处理。因此，可以缩短氧从保护膜23扩散到氧化物半导体膜19的时间。
加热处理也可以在氮、氧、超干燥空气（水的含量为20ppm或更小，优选为1ppm或更小，更优选为10ppb或更小的空气）、或稀有气体（氩、氦等）的气氛下进行。
在此，在氮及氧气氛下以350℃进行加热处理1小时，使得保护膜23所包含的氧扩散到氧化物半导体膜19。在本实施方式中，从保护膜23到氧化物半导体膜19的氧扩散是固相扩散；因此，氧可以供应给氧化物半导体膜19而损伤很少。
通过上述工序，可以制造阈值电压的负向漂移得到了抑制的具有优异电特性的晶体管。另外，可以制造随时间的变化或光栅极BT压力测试所导致的电特性变动少的可靠性高的晶体管。
接着，参照图3和图4A至4E说明与图1A至1C不同的结构的晶体管。在此所说明的晶体管中，设置为接触于氧化物半导体膜的膜是致密的膜，与晶体管10的该膜相比具有更高膜致密性。参照图3说明这样的晶体管的结构。
图3所示的晶体管30包括在衬底11上的基底绝缘膜13及在基底绝缘膜13上的栅电极15。另外，包括绝缘膜31及绝缘膜32的栅极绝缘膜33设置在基底绝缘膜13及栅电极15上。氧化物半导体膜20被设置为夹着栅极绝缘膜33重叠于栅电极15，一对电极21被设置为接触于氧化物半导体膜20。另外，包括绝缘膜34及绝缘膜36的保护膜37形成在栅极绝缘膜33、氧化物半导体膜20及一对电极21上。
在本实施方式所示的晶体管30中，氧化物半导体膜20暴露于产生在氧化气氛中的等离子体。作为氧化气氛，可以举出氧、臭氧、一氧化二氮等的气氛。作为优选的等离子体处理方法，使用平行平板型等离子体CVD装置，在对上部电极施加偏压但对安装有衬底11的下部电极不施加偏压的状态下产生等离子体，并且氧化物半导体膜暴露于该等离子体。其结果，氧可以供应给氧化物半导体膜20而损伤较少，并且可以降低氧化物半导体膜20中的氧缺陷量。
在晶体管30中，绝缘膜32及绝缘膜34被形成为接触于氧化物半导体膜20。绝缘膜32及绝缘膜34都是致密的膜且具有高膜密度。因此，在之后的形成绝缘膜36的工序中，可以降低对氧化物半导体膜20的损伤。
作为绝缘膜32及绝缘膜34的每一个，可以形成厚度为大于或等于5nm且小于或等于400nm，优选为大于或等于5nm且小于或等于50nm，更优选为大于或等于10nm且小于或等于30nm的氧化硅膜或氧氮化硅膜等。
另外，设置在晶体管30上的保护膜37所包含的绝缘膜36是包含超过化学计量组成的氧的氧化绝缘膜。优选地是，绝缘膜36包含比氧化物半导体膜20中的氧缺陷量多的氧。包含超过化学计量组成的氧的氧化绝缘膜是通过加热使氧的一部分脱离的氧化绝缘膜。因此，当设置通过加热使氧的一部分脱离的氧化绝缘膜作为保护膜37时，通过加热处理氧可以扩散到氧化物半导体膜20。通过该加热处理，绝缘膜36所包含的氧扩散到氧化物半导体膜20，从而可以填补氧化物半导体膜20中的氧缺陷。其结果，氧化物半导体膜20中的氧缺陷量减小，因此，在晶体管中，可以抑制阈值电压的负向漂移。另外，该晶体管可以具有优异的电特性,其中随时间的阈值电压变动或光栅极BT压力测试所导致的阈值电压变动少。
另外，在晶体管30中，包含在绝缘膜36中的氧通过绝缘膜31、绝缘膜32和绝缘膜34中的至少一个移动到氧化物半导体膜20。
接着，参照图4A至4E说明图3中的晶体管的制造方法。
如图4A所示，与实施方式1同样地，在衬底11上形成基底绝缘膜13及栅电极15。接着，形成用作栅极绝缘膜33的绝缘膜31及32。
作为绝缘膜31，通过CVD法形成厚度为大于或等于5nm且小于或等于400nm的氮化硅膜或氮氧化硅膜。接着，作为绝缘膜32，通过CVD法形成厚度为大于或等于5nm且小于或等于400nm的氧化硅膜或氧氮化硅膜。另外，以使该两个绝缘膜的总厚度在图1A至1C中的晶体管10的栅极绝缘膜17的厚度的范围内的方式可以适当地决定绝缘膜31及绝缘膜32的厚度。
在此，在如下条件下通过等离子体CVD法形成50nm厚的氮化硅膜作为绝缘膜31：流量为50sccm的硅烷及流量为5000sccm的一氧化二氮用作原料气体；处理室中的压力为60Pa；衬底温度为350℃；用27.12MHz的高频电源向平行平板电极供应1500W的高频功率。
作为绝缘膜32，在如下条件下通过等离子体CVD法形成200nm厚的氧氮化硅膜：流量为20sccm的硅烷及流量为3000sccm的一氧化二氮用作原料气体；处理室中的压力为40Pa；衬底温度为350℃；用27.12MHz的高频电源向平行平板电极供应100W的高频功率。通过采用上述条件，可以形成具有比绝缘膜31高的膜密度的致密氧氮化硅膜。
栅极绝缘膜33的厚度厚，更优选地具有电阻率为高于或等于5×1013Ω•cm且低于或等于1×1015Ω•cm的氮化硅膜和氧氮化硅膜的叠层结构，由此，可以抑制产生在后面形成的栅电极15与氧化物半导体膜20之间或栅电极15与一对电极21之间的静电破坏。
接着，如图4B所示，与实施方式1同样地，在栅极绝缘膜33上形成氧化物半导体膜19。
接着，如图4C所示，形成一对电极21。然后，氧化物半导体膜19暴露于在氧化气氛下产生的等离子体，氧22供应给氧化物半导体膜19，使得形成图4D所示的氧化物半导体膜20。作为氧化气氛，可以举出氧、臭氧、一氧化二氮等的气氛。作为优选的等离子体处理的方法，在对安装有衬底11的下部电极不施加偏压的状态下产生等离子体，并且氧化物半导体膜19暴露于该等离子体。其结果，氧可以供应给氧化物半导体膜19而损伤较少。
在此，氧化物半导体膜19暴露于在如下条件下产生的氧等离子体：一氧化二氮导入等离子体CVD装置的处理室中；使用27.12MHz的高频电源向设置在处理室中的上部电极供应150W的高频功率。
接着，在氧化物半导体膜20及一对电极21上形成绝缘膜34。在此，在如下条件下通过等离子体CVD法形成10nm厚的氧氮化硅膜：流量为20sccm的硅烷及流量为3000sccm的一氧化二氮用作原料气体；处理室中的压力为200Pa；衬底温度为350℃；使用27.12MHz的高频电源向平行平板电极供应100W的高频功率。通过该条件，可以形成具有比后面形成的绝缘膜36高的膜密度的致密氧氮化硅膜。
接着，也可以对绝缘膜34添加氧35。作为对绝缘膜34添加氧35的方法，可以举出离子注入法、离子掺杂法、等离子体处理等。其结果，绝缘膜34可以是包含超过化学计量组成的氧的氧化绝缘膜。
接着，如图4E所示，在绝缘膜34上形成绝缘膜36。作为绝缘膜34，以与形成在晶体管10上的保护膜23同样的方法形成氧化硅膜或氧氮化硅膜。其形成条件如下：衬底11安装在等离子体CVD装置的被排气为真空状态的处理室内；该衬底保持高于或等于180℃且低于或等于260℃，优选为高于或等于180℃且低于或等于250℃，更优选为高于或等于180℃且低于或等于230℃的温度；原料气体导入处理室中使得处理室内的压力设定为高于或等于100Pa且低于或等于250Pa，优选为高于或等于100Pa且低于或等于200Pa；大于或等于0.17W/cm2且小于或等于0.5W/cm2，优选为大于或等于0.25W/cm2且小于或等于0.40W/cm2，更优选为大于或等于0.26W/cm2且小于或等于0.35W/cm2的高频功率供应给设置在处理室内的电极。
然后，与晶体管10的情况同样地，进行加热处理，由此，绝缘膜36所包含的氧可以扩散到氧化物半导体膜20来填补氧化物半导体膜20中的氧缺陷。因此，可以降低氧化物半导体膜20中的氧缺陷量。
通过上述工序，可以制造阈值电压的负向漂移得到了抑制的具有优异的电特性的晶体管。另外，可以制造随时间的变化所导致的电特性变动或光栅极BT压力测试所导致的电特性变动少的可靠性高的晶体管。
注意，本实施方式中的结构、方法等可以适当地与其他实施方式及实施例所示的任何结构、方法等组合而采用。
实施方式2
在本实施方式中，参照图5A至5C说明具有与实施方式1不同的结构的晶体管。本实施方式所示的晶体管100是顶栅型晶体管，这与实施方式1所示的晶体管不同。
图5A至5C是晶体管100的俯视图及截面图。图5A是晶体管100的俯视图，图5B是沿图5A中的点划线A-B的截面图，并且图5C是沿图5A中的点划线C-D的截面图。另外，在图5A中，为了明确起见，没有示出晶体管100的构成要素的一部分（例如，衬底101、基底绝缘膜103及栅极绝缘膜109）以及保护膜113等。
图5B及5C所示的晶体管100包括在基底绝缘膜103上的氧化物半导体膜105、与氧化物半导体膜105接触的一对电极107、与基底绝缘膜103、氧化物半导体膜105及一对电极107接触的栅极绝缘膜109、以及夹着栅极绝缘膜109与氧化物半导体膜105重叠的栅电极111。另外，也可以设置覆盖栅极绝缘膜109及栅电极111的保护膜113以及在形成在栅极绝缘膜109及保护膜113中的开口部110中接触于一对电极107的布线115（参照图5A）。
设置在本实施方式所示的晶体管100上的保护膜113是包含超过化学计量组成的氧的氧化绝缘膜。优选的是，保护膜113包含比氧化物半导体膜105中的氧缺陷量多的氧量。包含超过化学计量组成的氧的氧化绝缘膜是通过加热使氧的一部分脱离的氧化绝缘膜。因此，当设置通过加热使氧的一部分脱离的氧化绝缘膜作为保护膜113时，通过加热处理氧可以扩散到氧化物半导体膜105。通过该氧，可以填补氧化物半导体膜105中的氧缺陷。其结果，氧化物半导体膜105中的氧缺陷量减小，由此，可以提供阈值电压的负向漂移得到了抑制的晶体管。另外，随时间的变化所导致的阈值电压变动或光栅极BT压力测试所导致的阈值电压变动少；因此，可以制造具有优异的电特性的晶体管。
另外，在晶体管100中，保护膜113所包含的氧通过基底绝缘膜103及栅极绝缘膜109中的至少一个移动到氧化物半导体膜105。
另外，在保护膜113中，通过电子自旋共振法测定的在g=2.001处的信号的自旋密度优选低于1.5×1018spins/cm3，更优选为低于或等于1.0×1018spins/cm3。此时，晶体管具有优异的电特性。
作为保护膜113，可以形成厚度为大于或等于30nm且小于或等于500nm，优选为大于或等于100nm且小于或等于400nm的氧化硅膜或氧氮化硅膜等。
说明晶体管100的其他详细内容。
作为衬底101，可以适当地使用实施方式1中作为衬底11的例子而举出的衬底。
基底绝缘膜103优选使用通过加热使氧的一部分脱离的氧化绝缘膜形成。作为通过加热使氧的一部分脱离的氧化绝缘膜，优选使用包含超过化学计量组成的氧的氧化绝缘膜。通过加热使氧的一部分脱离的氧化绝缘膜可以通过加热处理将氧扩散到氧化物半导体膜中。基底绝缘膜103的典型例子是氧化硅、氧氮化硅、氮氧化硅、氧化镓、氧化铪、氧化钇、氧化铝、氧氮化铝等的膜。
基底绝缘膜103的厚度大于或等于50nm，优选为大于或等于200nm且小于或等于3000nm，更优选为大于或等于300nm且小于或等于1000nm。通过使用厚度厚的基底绝缘膜103，可以增加从基底绝缘膜103放出的氧脱离量，并可以减少基底绝缘膜103与在后面形成的氧化物半导体膜之间的界面处的界面态。
在此，“通过加热使氧的一部分脱离”是指当进行热脱附谱（Thermal DesorptionSpectroscopy：TDS）分析法时，换算为氧原子的氧的脱离量大于或等于1.0×1018atoms/cm3，优选为大于或等于3.0×1020atoms/cm3。
在上述结构中，通过加热使氧的一部分脱离的绝缘膜也可以是氧过剩的氧化硅（SiOx（X＞2））。在氧过剩的氧化硅（SiOx（X＞2））中，每单位体积的氧原子的数量多于每单位体积的硅原子的数量的两倍。每单位体积的硅原子的数量及氧原子的数量通过卢瑟福背散射光谱学法而测定。
在此说明进行TDS分析时换算为氧原子的氧的脱离量的测量方法。
TDS分析中的气体的脱离量与光谱的积分值成正比。因此，从绝缘膜的光谱的积分值与标准样品的基准值之间的比例，可以计算出气体的脱离量。标准样品的基准值是指包含在样品中的所定原子的密度对光谱的积分值的比例。
例如，根据算式1使用标准样品的包含所定密度的氢的硅片的TDS分析结果以及绝缘膜的TDS分析结果，可以算出从绝缘膜的氧分子的脱离量（NO2）。在此，通过TDS分析来得到的具有质量数32的所有光谱假设为源自氧分子。在CH3OH不容易存在的前提下，不加考虑作为质量数32的物质可举出的CH3OH。另外，也不加考虑包含质量数17及质量数18的氧原子的氧原子同位素的氧分子，因为在自然界中的这些分子的比例极微量。
NO2=NH2/SH2×SO2×α （算式1）
NH2是通过从标准样品脱离的氢分子的数量换算为密度而获得的值。SH2是当对标准样品进行TDS分析时的光谱的积分值。在此，标准样品的基准值设定为NH2/SH2。SO2是当对绝缘膜进行TDS分析时的光谱的积分值。α是影响到TDS分析中的光谱强度的系数。关于算式1的详细内容，参照日本专利申请公开 平6-275697号公报。另外，从上述绝缘膜的氧脱离量通过由电子科学株式会社（ESCO Ltd.,）制造的热脱附分析装置EMD-WA1000S/W使用包含1×1016 atoms/cm2的氢原子的硅片作为标准样品来测量。
此外，在TDS分析中，氧的一部分作为氧原子而被检出。氧分子和氧原子之间的比率可以从氧分子的离子化比率算出。另外，因为上述α包括氧分子的离子化比率，所以通过检测氧分子的脱离量，可以估算出氧原子的脱离量。
注意，NO2是氧分子的脱离量。在绝缘膜中，当换算为氧原子时的氧脱离量是氧分子的脱离量的2倍。
通过从基底绝缘膜103将氧供应给氧化物半导体膜105，可以降低基底绝缘膜103与氧化物半导体膜105之间的界面态。其结果，可以防止由于晶体管的工作等而有可能产生的电荷等在上述基底绝缘膜103与氧化物半导体膜105之间的界面被俘获，由此，可以电特性变动少的晶体管。
换言之，当在氧化物半导体膜105中产生氧缺陷时，电荷在基底绝缘膜103与氧化物半导体膜105之间的界面处被俘获，由此，该电荷影响到晶体管的电特性。但是，通过设置通过加热使氧脱离的绝缘膜作为基底绝缘膜103，可以减少氧化物半导体膜105与基底绝缘膜103的界面态，并减小氧化物半导体膜105与基底绝缘膜103之间的界面的电荷俘获的影响。
氧化物半导体膜105可以以与实施方式1的氧化物半导体膜19同样的方式形成。
一对电极107可以以与实施方式1所示的一对电极21同样的方式形成。另外，一对电极107的沟道宽度方向上的长度大于氧化物半导体膜105的沟道宽度方向上的长度，再者当从沟道长度方向上的交叉部看时，一对电极107覆盖氧化物半导体膜105的端部。通过上述结构，一对电极107与氧化物半导体膜105之间的接触面积增加。因此，可以降低氧化物半导体膜105与一对电极107之间的接触电阻，并且可以提高晶体管的导通态电流。
另外，虽然在本实施方式中一对电极107设置在氧化物半导体膜105与栅极绝缘膜109之间，但是该一对电极107也可以设置在基底绝缘膜103与氧化物半导体膜105之间。
栅极绝缘膜109可以以与实施方式1中的栅极绝缘膜17同样的方式形成。
栅电极111可以以与实施方式1中的栅电极15同样的方式形成。
布线115可以适当地使用可用于一对电极107的材料形成。
接着，参照图6A至6D说明图5A至5C所示的晶体管的制造方法。
如图6A所示，在衬底101上形成基底绝缘膜103。接着，在基底绝缘膜103上形成氧化物半导体膜105。
基底绝缘膜103通过溅射法、CVD法等形成。
当利用溅射法形成通过加热使氧的一部分脱离的氧化绝缘膜作为基底绝缘膜103时，成膜气体中的氧量优选大，能够使用氧或氧和稀有气体的混合气体等。典型地，成膜气体的氧浓度优选为6%至100%。
在通过CVD法形成氧化绝缘膜作为基底绝缘膜103的情况下，源于原料气体的氢或水有时混入到氧化绝缘膜中。因此，在通过CVD法形成氧化绝缘膜之后，优选进行加热处理作为脱氢化或脱水化。
在对通过CVD法形成的氧化绝缘膜导入氧的情况下，可以增加通过加热而脱离的氧量。作为对氧化绝缘膜导入氧的方法，可以使用离子注入法、离子掺杂法、等离子体浸没离子注入法、等离子体处理等。
氧化物半导体膜105可以适当地通过实施方式1所示的氧化物半导体膜19相同的形成方法来形成。
为了提高CAAC-OS膜中的结晶部的取向，优选提高用作氧化物半导体膜的基底绝缘膜的基底绝缘膜103的表面的平坦性。典型地，基底绝缘膜103的平均面粗糙度（Ra）优选为1nm或更小，更优选为0.3nm或更小，进一步优选为0.1nm或更小。在本说明书等中，平均面粗糙度（Ra）由JISB0601：2001（ISO4287：1997）定义的算术平均粗糙度的三维扩大而得到以便应用于曲面，且是从基准面到指定面的偏差的绝对值的平均值。作为平坦化处理，可以选择化学机械抛光（Chemical Mechanical Polishing：CMP）处理、干蚀刻处理、以及等离子体处理（反溅射）等重的一种或多种。等离子体处理是对真空处理室中引入例如氩气体等惰性气体并以被处理面为阴极的方式施加电场，来减小表面的微细凹凸的处理。
接着，优选进行加热处理。通过该加热处理，基底绝缘膜103所包含的氧的一部分可以扩散到基底绝缘膜103与氧化物半导体膜105之间的界面近旁。其结果，可以降低基底绝缘膜103与氧化物半导体膜105之间的界面近旁的界面态。
加热处理的温度典型地高于或等于150℃且低于衬底的应变点，优选为高于或等于250℃且低于或等于450℃，更优选为高于或等于300℃且低于或等于450℃。
在包含氮或如氦、氖、氩、氙、氪等稀有气体的惰性气体气氛中进行加热处理。或者，也可以首先在惰性气体气氛中进行加热，然后在氧气氛中进行加热。优选的是，上述惰性气体气氛及上述氧气氛不包含氢、水等。处理时间是3分钟至24小时。
另外，氧化物半导体膜105也可以通过如下方式形成：在基底绝缘膜103上形成在后面工序中成为氧化物半导体膜105的氧化物半导体膜；对其进行加热处理；蚀刻该氧化物半导体膜的一部分。通过进行上述工序，基底绝缘膜103所包含的氧可以更多地扩散到基底绝缘膜103与氧化物半导体膜105之间的界面近旁。
接着，如图6B所示，形成一对电极107。该一对电极107可以适当地通过与实施方式1所示的一对电极21相同的形成方法来形成。或者，该一对电极107可以通过印刷法或喷墨法形成。
如图6C所示，形成栅极绝缘膜109，然后在栅极绝缘膜109上形成栅电极111。
栅极绝缘膜109可以适当地通过与实施方式1所示的栅极绝缘膜17相同的形成方法来形成。
在CAAC-OS膜中，氧容易沿形成CAAC-OS膜的表面或CAAC-OS膜的表面移动。因此，氧容易从经过元件分离的氧化物半导体膜105的侧面脱离，并且在该侧面中容易形成氧缺陷。然而，当作为栅极绝缘膜109，通过加热使氧的一部分脱离的氧化绝缘膜和（在该氧化绝缘膜上的）金属氧化膜形成在氧化物半导体膜105上时，可以抑制氧从氧化物半导体膜105的侧面脱离。其结果，可以抑制氧化物半导体膜105的侧面的导电性的上升。
栅电极111可以适当地通过实施方式1中的栅电极15的形成方法而形成。
在此，说明被缩小到小于或等于曝光装置的分辨率极限的宽度的栅电极的形成方法的例子。优选对用于形成栅电极111的掩模进行缩小处理（slimming process）来构成具有更微细的结构的掩模。作为缩小处理，例如可以采用使用氧自由基等的灰化处理。但是，只要是能够将通过光刻法等形成的掩模加工为更微细的处理，就可以使用灰化处理以外的缩小处理。由于晶体管的沟道长度根据通过缩小处理形成的掩模而决定，所以优选采用控制性高的处理。该缩小处理的结果，通过光刻法等形成的掩模可以缩小到小于或等于曝光装置的分辨率极限的宽度，优选为小于或等于曝光装置的分辨率极限的1/2的宽度，更优选为小于或等于曝光装置的分辨率极限的1/3以下的宽度。例如，所形成的掩模的宽度可以大于或等于20nm且小于或等于2000nm，优选为大于或等于50nm且小于或等于350nm。另外，当在使缩小了的掩模缩退的同时蚀刻导电膜时，可以形成缩小到小于或等于曝光装置的分辨率极限的宽度的栅电极111。
接着，如图6D所示，在栅极绝缘膜109及栅电极111上形成保护膜113，然后形成与一对电极107连接的布线115。
作为保护膜113，以与实施方式1所示的保护膜23同样的方式形成。具体而言，形成条件如下：将衬底101安装在等离子体CVD装置的被排气为真空状态的处理室内；该衬底的温度保持为高于或等于180℃且低于或等于260℃，优选为高于或等于180℃且低于或等于250℃，更优选为高于或等于180℃且低于或等于230℃；原料气体导入到处理室使得处理室内的压力为高于或等于100Pa且低于或等于250Pa，优选为高于或等于100Pa且低于或等于200Pa；大于或等于0.17W/cm2且小于或等于0.5W/cm2，优选为大于或等于0.25W/cm2且小于或等于0.40W/cm2，更优选为大于或等于0.26W/cm2且小于或等于0.35W/cm2的高频功率供应给设置在处理室内的电极。
作为保护膜113的成膜条件，在上述压力下供应上述功率密度的高频功率，由此，可以形成包含超过化学计量组成的氧的氧化绝缘膜。
接着，与实施方式1同样地进行加热处理，由此，保护膜113所包含的氧可以扩散到氧化物半导体膜105，来填补氧化物半导体膜105中的氧缺陷。因此，可以降低氧化物半导体膜105中的氧缺陷量。另外，通过进行形成保护膜113后的加热处理，在保护膜113中通过电子自旋共振法测定的在g=2.001处的信号的自旋密度优选低于1.5×1018spins/cm3，更优选为低于或等于1.0×1018spins/cm3。该加热处理典型地在高于或等于150℃且低于衬底的应变点，优选为高于或等于250℃且低于或等于450℃，更优选为高于或等于300℃且低于或等于450℃的温度下进行。
在通过溅射法、CVD法、蒸镀法等形成导电膜之后，在该导电膜上形成掩模并蚀刻该导电膜，来形成布线115。在导电膜上形成的掩模可以适当地通过印刷法、喷墨法、光刻法形成。然后去除掩模。另外，布线115也可以通过双镶嵌法形成。
通过上述工序，可以制造阈值电压的负向漂移得到了抑制的具有优异的电特性的晶体管。另外，可以制造随时间的变化或光栅极BT压力测试所导致的电特性变动少的可靠性高的晶体管。
注意，本实施方式所示的结构、方法等可以与其他的实施方式及实施例所示的任何结构、方法等适当地组合。
实施方式3
在本实施方式中，参照图7A和7B说明具有与实施方式1及实施方式2不同的结构的晶体管。本实施方式所示的晶体管120与实施方式2所示的晶体管100的不同之处是掺杂剂添加于氧化物半导体膜。
图7A和7B是晶体管120的俯视图及截面图。图7A是晶体管120的俯视图，图7B是沿图7A的点划线A-B的截面图。另外，在图7A中，为了简便起见，没有显示晶体管120的构成要素的一部分（例如，衬底101、基底绝缘膜103、栅极绝缘膜109）、保护膜113等。
图7B所示的晶体管120包括在基底绝缘膜103上的氧化物半导体膜121、与氧化物半导体膜121接触的一对电极107、与基底绝缘膜103、氧化物半导体膜121及一对电极107接触的栅极绝缘膜109、以及夹着栅极绝缘膜109与氧化物半导体膜121重叠的栅电极111。另外，设置有覆盖栅极绝缘膜109及栅电极111的保护膜113。另外，布线115也可以设置为通过形成在栅极绝缘膜109及保护膜113中的开口部110与一对电极107接触（参照图7A）。
在本实施方式的晶体管120中，氧化物半导体膜121包括夹着栅极绝缘膜109重叠于栅电极111的第一区域123、添加有掺杂剂的一对第二区域125、以及与一对电极107接触的第三区域127。注意，第一区域123或第三区域127没有添加掺杂剂。以夹着第一区域123的方式设置一对第二区域125。以夹着第一区域123及第二区域125的方式设置一对第三区域127。
第一区域123在晶体管120中用作沟道区域。从第三区域127的与一对电极107接触的区域，所包含的氧的一部分扩散到一对电极107，产生氧缺陷，由此该区域成为n型区域。因此，第三区域127的一部分用作源区及漏区。由于第二区域添加有掺杂剂，所以具有高导电率，因此用作低电阻区域，该低电阻区域具有降低沟道区域与源区及漏区之间的电阻的功能。因此，与实施方式1的晶体管100相比，可以提高晶体管120的导通态电流及场效应迁移率。
作为对第二区域125添加的掺杂剂，可以举出硼、氮、磷及砷中的至少一种。或者，可以举出氦、氖、氩、氪和氙中的至少一种。另外，掺杂剂也可以适当地组合包含有硼、氮、磷及砷中的至少一种与氦、氖、氩、氪及氙中的至少一种。
一对第二区域125的掺杂剂浓度高于或等于5´1018atoms/cm3且低于或等于1´1022atoms/cm3，优选为高于或等于5´1018atoms/cm3且低于5´1019atoms/cm3。
由于包含掺杂剂，可以增加第二区域125中的载流子密度或缺陷。因此，与不包含掺杂剂的第一区域123及第三区域127相比，第二区域125可以提高导电性。注意，当掺杂剂浓度太高时，掺杂剂阻碍载流子的迁移，导致第二区域125的导电性的降低。
第二区域125的导电率优选为高于或等于0.1S/cm且低于或等于1000S/cm，优选为高于或等于10S/cm且低于或等于1000S/cm。
接着，参照图6A至6D及图7A和7B说明本实施方式所示的晶体管120的制造方法。
与实施方式1同样地，通过图6A至6C的工序在衬底101上形成基底绝缘膜103，在基底绝缘膜103上形成氧化物半导体膜121，在氧化物半导体膜121上形成一对电极107。接着，在氧化物半导体膜121及一对电极107上形成栅极绝缘膜109。然后，形成栅电极111以夹着栅极绝缘膜109重叠于氧化物半导体膜121的一部分。
接着，使用一对电极107及栅电极111作为掩模对氧化物半导体膜121添加掺杂剂。作为对氧化物半导体膜121添加掺杂剂的方法，可以使用离子掺杂法或离子注入法。
在此所示的本实施方式中，在氧化物半导体膜121被栅极绝缘膜109等覆盖的状态下进行对氧化物半导体膜121的掺杂剂的添加；或者，在氧化物半导体膜121露出的状态下也可以进行掺杂剂的添加。
再者，也可以使用如离子掺杂法或离子注入法等注入方法之外的方法进行上述掺杂剂的添加。例如，通过如下方法可以添加掺杂剂：在包含所添加的元素的气体气氛中产生等离子体；对氧化物半导体膜121进行等离子体处理。干蚀刻装置或等离子体CVD装置等可以用来产生等离子体。
另外，也可以在加热衬底101的同时添加掺杂剂。
在此，通过离子注入法对氧化物半导体膜121添加磷。
然后，进行加热处理。该加热处理典型地在高于或等于150℃且低于或等于450℃，优选为高于或等于250℃且低于或等于325℃的温度下进行。在该加热处理中，其温度也可以从250℃逐渐上升到325℃。
通过该加热处理，可以提高第二区域125的导电率。另外，通过该加热处理，第一区域123、第二区域125及第三区域127成为多晶结构、非晶结构或CAAC-OS。
然后，与实施方式1同样地，形成保护膜113，进行加热处理，使得包含在保护膜113中的氧扩散到氧化物半导体膜121并降低氧化物半导体膜121的氧缺陷。然后，形成布线115。由此，可以完成图7A和7B所示的晶体管120。
在本实施方式的晶体管120中，氧化物半导体膜121包括用作沟道区域的第一区域123以及在用作源区及漏区的第三区域127之间的低电阻区域的第二区域125。因此，与实施方式2所示的晶体管100相比，可以降低沟道区域与源区及漏区之间的电阻，从而可以提高导通态电流。另外，当保护膜113设置在晶体管120上时，晶体管可以具有阈值电压的负向漂移得到抑制的优异的电特性。另外，可以制造随时间的变化或光栅极BT压力测试所导致的电特性变动少的可靠性高的晶体管。
另外，在晶体管120中，保护膜113所包含的氧通过基底绝缘膜103及栅极绝缘膜109中的至少一个移动到氧化物半导体膜121。
注意，本实施方式所示的结构、方法等可以与其他的实施方式及实施例所示的任何结构、方法等适当地组合。
实施方式4
在本实施方式中，参照图8A和8B说明具有与实施方式1至3不同的结构的晶体管。在本实施方式所示的晶体管130中，其氧化物半导体膜的结构与其他实施方式所示的晶体管不同。在晶体管130的氧化物半导体膜中，电场缓和区域设置在沟道区域与源区及漏区之间。
图8A和8B是晶体管130的俯视图及截面图。图8A是晶体管130的俯视图，图8B是沿图8A的点划线A-B的截面图。另外，在图8A中，为了简便起见，没有显示晶体管130的构成要素的一部分（例如，衬底101、基底绝缘膜103、栅极绝缘膜109）、保护膜113等。
图8B所示的晶体管130包括在衬底101上的基底绝缘膜103、形成在基底绝缘膜103上的氧化物半导体膜131、与氧化物半导体膜131接触的一对电极139、与基底绝缘膜103、氧化物半导体膜131及一对电极139接触的栅极绝缘膜109、以及夹着栅极绝缘膜109与氧化物半导体膜131重叠的栅电极111。另外，设置有覆盖栅极绝缘膜109及栅电极111的保护膜113。另外，布线115也可以设置为通过形成在栅极绝缘膜109及保护膜113中的开口部110与一对电极139接触。
在本实施方式的晶体管130中，氧化物半导体膜131包括夹着栅极绝缘膜109重叠于栅电极111的第一区域133、添加有掺杂剂的一对第二区域135、以及与一对电极139接触的添加有掺杂剂的第三区域137。注意，第一区域133没有添加掺杂剂。以夹着第一区域133的方式设置一对第二区域135。以夹着第一区域133及第二区域135的方式设置一对第三区域137。
作为对第二区域135及第三区域137添加的掺杂剂，可以适当地使用与在实施方式3中添加于第二区域125的掺杂剂相同的掺杂剂。
第二区域135及第三区域137的掺杂剂浓度及导电率可以与实施方式3的第二区域125的掺杂剂浓度及导电率相同。另外，在本实施方式中，第三区域137的掺杂剂浓度及导电率高于第二区域135的掺杂剂浓度及导电率。
第一区域133在晶体管130中用作沟道区域。第二区域135用作电场缓和区域。从第三区域137的与一对电极139接触的区域，根据一对电极139的材料而所包含的氧的一部分扩散到一对电极139，产生氧缺陷，由此该区域成为n型区域。由于第三区域137具有掺杂剂并有高导电率，所以与实施方式2的晶体管120相比，更可以降低第三区域137与一对电极139之间的接触电阻。因此，与实施方式2的晶体管相比，可以提高晶体管130的导通态电流及场效应迁移率。
为了对第三区域137添加掺杂剂，一对电极139优选形成得薄：其厚度典型为大于或等于10nm且小于或等于100nm，优选的是，大于或等于20nm且小于或等于50nm。
接着，参照图6A至6D及图8A和8B说明本实施方式所示的晶体管130的制造方法。
与实施方式2同样地，通过图6A至6C的工序，在衬底101上形成基底绝缘膜103，在基底绝缘膜103上形成氧化物半导体膜131，并且在氧化物半导体膜131上形成一对电极139（参照图8B）。接着，在氧化物半导体膜131及一对电极139上形成栅极绝缘膜109，并且形成栅电极111以夹着栅极绝缘膜109重叠于氧化物半导体膜131的一部分。
接着，使用栅电极111作为掩模对氧化物半导体膜131添加掺杂剂。可以通过适当地使用实施方式2所示的方法添加掺杂剂。另外，在本实施方式中，不仅对第二区域135添加掺杂剂，而且对第三区域137添加掺杂剂。第三区域137的掺杂剂浓度高于第二区域135的掺杂剂浓度。适当地调整添加方法的条件，使得掺杂剂浓度的分布的峰值呈现第三区域137。在此情况下，第三区域137与一对电极139重叠，而第二区域135不与一对电极139重叠。因此，在第二区域135的掺杂浓度分布中，峰值位于基底绝缘膜103中；因此，第二区域135中的掺杂剂浓度低于第三区域137的掺杂剂浓度。
然后，进行加热处理。该加热处理典型地在高于或等于150℃且低于或等于450℃，优选为高于或等于250℃且低于或等于325℃的温度下进行。在该加热处理中，其温度也可以从250℃逐渐上升到325℃。
通过该加热处理，可以提高第二区域135及第三区域137的导电率。另外，通过该加热处理，第一区域133、第二区域135及第三区域137成为多晶结构、非晶结构或CAAC-OS。
然后，与实施方式2同样地，形成保护膜113，进行加热处理，使得包含在保护膜113中的氧扩散到氧化物半导体膜131，来降低氧缺陷量。然后，形成布线115，从而可以完成图8A和8B所示的晶体管130。
在本实施方式的晶体管130中，氧化物半导体膜131包括用作沟道区域的第一区域133以及用作源区及漏区的第三区域137之间的用作电场缓和区域的第二区域135。因此，与实施方式2的晶体管100相比，可以抑制晶体管的劣化。另外，与一对电极139接触的第三区域137包含掺杂剂，由此一对电极139与第三区域137之间的接触电阻进一步降低。因此，可以提高导通态电流。另外，当保护膜113设置在晶体管130上时，可以实现阈值电压的负向漂移得到抑制的晶体管的优异电特性。另外，可以提供随时间的变化或光栅极BT压力测试所导致的电特性变动少的可靠性高的晶体管。
另外，在晶体管130中，保护膜113所包含的氧通过基底绝缘膜103及栅极绝缘膜109中的至少一个移动到氧化物半导体膜131。
注意，本实施方式所示的结构、方法等可以与其他的实施方式及实施例所示的任何结构、方法等适当地组合。
实施方式5
在本实施方式中，参照图9A至9C说明可以应用于实施方式2至4的晶体管的结构。
本实施方式所示的晶体管具有接触于栅电极111的侧面的侧壁绝缘膜。在此，使用实施方式2所示的晶体管进行说明。
图9A所示的晶体管140包括在基底绝缘膜103上的氧化物半导体膜105、与氧化物半导体膜105接触的一对电极107、与基底绝缘膜103、氧化物半导体膜105及一对电极107接触的栅极绝缘膜109、以及夹着栅极绝缘膜109重叠于氧化物半导体膜105的栅电极111。另外，该晶体管具有接触于栅电极111的侧面的侧壁绝缘膜141。另外，保护膜113设置为覆盖栅极绝缘膜109、栅电极111及侧壁绝缘膜141。另外，布线115也可以设置为通过形成在栅极绝缘膜109及保护膜113中的开口部与一对电极107接触。
侧壁绝缘膜141的端部与一对电极107重叠。侧壁绝缘膜141设置为填充一对电极107与栅电极111之间，由此可以减小一对电极107与栅电极111之间产生的凹凸。因此，可以提高保护膜113的覆盖率。
图9B所示的晶体管150与晶体管140之间的不同之处是接触于栅电极111的侧面的侧壁绝缘膜151的形状。具体而言，侧壁绝缘膜151的端部不与一对电极107重叠，并且侧壁绝缘膜151位于栅电极111和一对电极107之间。
图9C所示的晶体管160与图9B所示的晶体管150的不同之处是掺杂剂添加于氧化物半导体膜161。
氧化物半导体膜161包括夹着栅极绝缘膜109重叠于栅电极111的第一区域163、添加有掺杂剂的与侧壁绝缘膜151重叠的一对第二区域165、添加有掺杂剂的一对第三区域167；以及与一对电极107接触的第四区域169。注意，第一区域163及第四区域169没有添加掺杂剂。以夹着第一区域163的方式设置一对第二区域165。以夹着第一区域163及第二区域165的方式设置一对第三区域167。以夹着第一区域163至第三区域167的方式设置一对第四区域169。
在晶体管160中，第一区域163用作沟道区域。
由于第二区域165及第三区域167添加有掺杂剂而具有高导电率，所以它们用作低电阻区域，并且可以降低沟道区域与源区及漏区之间的电阻。另外，第二区域165用作电场缓和区域，因为第二区域165具有低于第三区域167的掺杂剂浓度及导电率。因此，可以抑制晶体管160的劣化。
作为对第二区域165及第三区域167添加的掺杂剂，可以适当地使用与在实施方式3中添加于第二区域125的掺杂剂相同的掺杂剂。
第二区域165及第三区域167的掺杂剂浓度及导电率可以与实施方式3的第二区域125的掺杂剂浓度及导电率相同。另外，在本实施方式中，第三区域167的掺杂剂浓度及导电率高于第二区域165的掺杂剂浓度及导电率。
从第四区域169的与一对电极107接触的区域，所包含的氧的一部分扩散到一对电极107，产生氧缺陷，由此该区域成为n型区域。其结果，第四区域169的一部分用作源区及漏区。
在本实施方式的晶体管160的氧化物半导体膜161中，第一区域163设置在低电阻区的第二区域165及第三区域167之间。通过上述结构，可以降低沟道区域与源区及漏区之间的电阻，并且可以提高晶体管的导通态电流。
通过在晶体管（在此，晶体管140、150及160）上设置保护膜113，该晶体管可以具有优异的电特性。另外，该晶体管可以具有随时间的变化或光栅极BT压力测试所导致的电特性变动少的高可靠性。
另外，在晶体管140、150、160的每一个中，保护膜113所包含的氧通过基底绝缘膜103和栅极绝缘膜109中的至少一个移动到氧化物半导体膜。
注意，本实施方式所示的结构、方法等可以与其他的实施方式及实施例所示的任何结构、方法等适当地组合。
实施方式6
在本实施方式中，参照图10说明具有与实施方式2至5不同的结构的晶体管。在本实施方式所示的晶体管中，一对电极夹着栅极绝缘膜重叠于栅电极，这是与实施方式2至5的晶体管不同之处。
图10中的晶体管170包括在基底绝缘膜103上的氧化物半导体膜105、与氧化物半导体膜105接触的一对电极107、与基底绝缘膜103、氧化物半导体膜105及一对电极107接触的栅极绝缘膜109、以及夹着栅极绝缘膜109重叠于氧化物半导体膜105的栅电极171。另外，设置有覆盖栅极绝缘膜109及栅电极171的保护膜113。另外，布线115也可以设置为在形成在栅极绝缘膜109和保护膜113中的开口与一对电极107接触。
在本实施方式的晶体管170中，一对电极107夹着栅极绝缘膜109与栅电极171彼此重叠。因此，在氧化物半导体膜105中，夹着栅极绝缘膜109与栅电极171相对的区域用作沟道区域，并且与一对电极107接触的区域用作源区或漏区。换言之，沟道区域与源区及漏区彼此接触。在沟道区域与源区及漏区之间没有用作电阻的区域。因此，其导通态电流及场效应迁移率高于实施方式2至实施方式5的晶体管的导通态电流及场效应迁移率。
另外，通过使用保护膜113设置在晶体管170上的结构，该晶体管具有可以阈值电压的负向漂移得到抑制的具有优异的电特性。另外，可以提供随时间的变化或光栅极BT压力测试所导致的电特性变动少的可靠性高的晶体管。
另外，在晶体管170中，保护膜113所包含的氧通过基底绝缘膜103和栅极绝缘膜109中的至少一个移动到氧化物半导体膜105。
注意，本实施方式所示的结构、方法等可以与其他的实施方式及实施例所示的任何结构、方法等适当地组合。
实施方式7
在本实施方式中，参照图11A和11B说明具有与实施方式1至6不同的结构的晶体管。
图11A所示的晶体管210包括在基底绝缘膜103上的氧化物半导体膜211、与基底绝缘膜103及氧化物半导体膜211接触的栅极绝缘膜109、以及夹着栅极绝缘膜109重叠于氧化物半导体膜211的栅电极111。另外，设置有覆盖栅极绝缘膜109及栅电极111的保护膜217，并且布线219也设置为通过形成在栅极绝缘膜109及保护膜217中的开口接触于氧化物半导体膜211。
在本实施方式的晶体管210中，氧化物半导体膜211包括夹着栅极绝缘膜109重叠于栅电极111的第一区域213、以及添加有掺杂剂的一对第二区域215。另外，第一区域213没有添加掺杂剂。另外，以夹着第一区域213的方式设置一对第二区域215。
在晶体管210中第一区域213用作沟道区域。第二区域215用作源区及漏区。
与实施方式3中的对第二区域125添加的掺杂剂可以适当地用作对第二区域215添加的掺杂剂。
第二区域215的掺杂剂浓度及导电率可以与实施方式3的第二区域125的掺杂剂浓度及导电率相同。
图11B所示的晶体管220包括在基底绝缘膜103上的氧化物半导体膜211、与氧化物半导体膜211接触的用作源电极及漏电极的一对电极225、与氧化物半导体膜211的至少一部分接触的栅极绝缘膜223、以及栅极绝缘膜223上的与氧化物半导体膜211重叠的栅电极111。
另外，该晶体管包括接触于栅电极111的侧面的侧壁绝缘膜221。另外，保护膜217设置在基底绝缘膜103、栅电极111、侧壁绝缘膜221及一对电极225上。另外，布线219设置为通过形成在保护膜217中的开口接触于氧化物半导体膜211。
在图11B的晶体管中，氧化物半导体膜211包括夹着栅极绝缘膜223重叠于栅电极111的第一区域213、以及添加有掺杂剂的第二区域215。注意，第一区域213没有添加掺杂剂。以夹着第一区域213的方式设置一对第二区域215。
晶体管的一对电极225的端部位于侧壁绝缘膜221上，并且在氧化物半导体膜211中一对电极225完全覆盖包含掺杂剂的一对第二区域215的露出部。因此，通过侧壁绝缘膜221的宽度能够控制沟道长度方向上的源极和漏极之间的距离（更正确地说，氧化物半导体膜211中的与一对电极225中的一个接触的部分和与该一对电极中的另一个接触的部分之间的距离）。也就是说，在难以用掩模形成图案的微型装置中，可以不使用掩模而形成与氧化物半导体膜211接触的一对电极225的沟道一侧的端部。另外，由于不使用掩模，所以可以降低起因于加工的多个晶体管中的偏差。
设置在本实施方式的晶体管210及220上的保护膜217是与实施方式1所示的保护膜23同样的包含超过化学计量组成的氧的氧化绝缘膜。另外，优选的是，保护膜217包含比氧化物半导体膜211中的氧缺陷量大的氧量。包含超过化学计量组成的氧的氧化绝缘膜是通过加热使氧的一部分脱离的氧化绝缘膜。因此，通过使用通过加热使氧的一部分脱离的氧化绝缘膜作为保护膜，该氧可以通过加热处理扩散到氧化物半导体膜，并且填补氧化物半导体膜211中的氧缺陷。其结果，可以降低氧化物半导体膜211中的氧缺陷量，并可以抑制晶体光的阈值电压的负向漂移。另外，可以提供随时间的变化或光栅极BT压力测试所导致的阈值电压变动少的可靠性高的晶体管。
另外，晶体管可以具有优异的电特性，即，当在保护膜217中通过电子自旋共振法测定的在g=2.001处的信号的自旋密度低于1.5×1018spins/cm3，优选为低于或等于1.0×1018spins/cm3。
另外，在晶体管220中，保护膜217所包含的氧通过基底绝缘膜103、栅极绝缘膜223和侧壁绝缘膜221中的一个以上移动到氧化物半导体膜211。
注意，本实施方式所示的结构、方法等可以与其他的实施方式及实施例所示的任何结构、方法等适当地组合。
实施方式8
在本实施方式中，参照图12说明具有与实施方式1至7不同的结构的晶体管。本实施方式的晶体管具有夹着氧化物半导体膜彼此相对的多个栅电极。另外，在本实施方式中，使用实施方式6所示的晶体管进行说明；但是，本实施方式可以与其他实施方式适当地组合。
图12所示的晶体管230包括在衬底101上的栅电极231、以及覆盖栅电极231的绝缘膜233。另外，该晶体管包括在绝缘膜233上的氧化物半导体膜105、与氧化物半导体膜105接触的一对电极107、与绝缘膜233、氧化物半导体膜105及一对电极107接触的栅极绝缘膜109、以及夹着栅极绝缘膜109重叠于氧化物半导体膜105的栅电极171。另外，设置有覆盖栅极绝缘膜109及栅电极171的保护膜113。另外，布线115也可以设置为通过在栅极绝缘膜109及保护膜113中的开口接触于一对电极107。
栅电极231可以以与实施方式1的栅电极15同样的方式形成。另外，为了提高所形成的绝缘膜233的覆盖性，栅电极231优选具有锥形侧面。衬底101与栅电极231的侧面之间的角度为大于或等于20°且小于或等于70°，优选为大于或等于30°且小于或等于60°。
绝缘膜233可以以与实施方式2所示的基底绝缘膜103同样的方式形成。另外，绝缘膜233优选具有平坦的表面，因为在后面在绝缘膜233上形成氧化物半导体膜105。因此，成为绝缘膜233的绝缘膜形成在衬底101及栅电极231上，并该绝缘膜被进行平坦化处理，由此形成表面的凹凸少的绝缘膜233。
本实施方式的晶体管230具有夹着氧化物半导体膜105彼此相对的栅电极231及栅电极171。通过对栅电极231和栅电极171施加不同的电位，可以优选地控制晶体管230的阈值电压：该阈值电压可以使阈值电压正向漂移。
在本实施方式的晶体管230上设置保护膜113。保护膜113是与实施方式1所示的保护膜23同样的包含超过化学计量组成的氧的氧化绝缘膜。优选的是，保护膜113包含比氧化物半导体膜105中的氧缺陷量多的氧量。其结果，氧化物半导体膜105的氧缺陷量降低，因此阈值电压的负向漂移得到了抑制。另外，可以提供随时间的变化或光栅极BT压力测试所导致的阈值电压变动少的可靠性高的晶体管。
实施方式9
在本实施方式中，说明降低了在氧化物半导体膜中的氢的浓度的晶体管的制造方法。这种晶体管是实施方式1至8所示的晶体管中的任一种。在此，典型地使用实施方式1及2进行说明；但是，本实施方式可以与其他任何实施方式适当地组合。另外，本实施方式所示的工序中的至少一个应该与实施方式1及2中的任一个所示的晶体管的制造工序组合；不需要组合所有工序。
在实施方式1的氧化物半导体膜19及实施方式2的氧化物半导体膜105的每一个中，氢浓度低于5×1019atoms/cm3，优选为低于5×1018atoms/cm3，更优选为低于或等于1×1018atoms/cm3，进一步优选为低于或等于5×1017atoms/cm3，再进一步优选为低于或等于1×1016atoms/cm3。
包含在各氧化物半导体膜19及105中的氢与键合到金属原子的氧起反应而产生水，并且在氧脱离的晶格（或氧脱离的部分）中形成缺陷。另外，氢与氧键合导致作为载流子的电子的产生。因此，在形成氧化物半导体膜的工序中通过极力降低包含氢的杂质，可以降低氧化物半导体膜的氢浓度。由此，当尽量去除氢而高度纯化的氧化物半导体膜用作沟道区时，可以减小阈值电压的负向漂移，并且可以将晶体管的源极与漏极之间的泄漏电流（典型为每沟道宽度的截止态电流）降低到几yA/μm至几zA/μm。其结果，可以提高晶体管的电特性。
降低氧化物半导体膜19中的氢浓度的一个方法（第一方法）是如下：在形成氧化物半导体膜19之前，通过加热处理或等离子体处理使衬底11、基底绝缘膜13、栅电极15、栅极绝缘膜17的每一个所包含的氢或水脱离。该方法的结果，可以防止在后面的加热处理中附着到或包含于衬底11至栅极绝缘膜17的氢或水扩散到氧化物半导体膜19中。该加热处理以高于或等于100℃且低于衬底的应变点的温度在惰性气氛、减压气氛或干燥空气气氛中进行。此外，在等离子体处理中，使用稀有气体、氧、氮或氧化氮（例如，氧化亚氮、一氧化二氮或二氧化氮）。另外，在实施方式2至8中，在形成氧化物半导体膜105之前，通过加热处理或等离子体处理使衬底101及基底绝缘膜103的每一个所包含的氢或水脱离。
降低氧化物半导体膜19及105中的氢浓度的其他方法（第二方法）是如下：在使用溅射装置形成氧化物半导体膜之前，伪衬底搬入溅射装置，并且在伪衬底上形成氧化物半导体膜，来去除附着在靶材表面或防着板的氢、水等。其结果，可以抑制氢或水等混入到氧化物半导体膜中。
降低氧化物半导体膜19及105中的氢浓度的其他方法（第三方法）是如下：当例如通过溅射法形成氧化物半导体膜时，在高于或等于150℃且低于或等于750℃，优选为高于或等于150℃且低于或等于450℃，更优选为高于或等于200℃且低于或等于350℃的衬底温度下形成氧化物半导体膜。该方法的结果，可以抑制氢或水等混入到氧化物半导体膜中。
在此，以下详细说明能够形成氢浓度很少的氧化物半导体膜19及105的溅射装置。
形成氧化物半导体膜的处理室的泄漏率优选低于或等于1×10-10Pa·m3/秒，由此可以降低使用溅射法时氢或水等混入到膜中。
优选适当地组合如干燥泵等粗真空泵与如溅射离子泵、涡轮分子泵或低温泵等高真空泵进行溅射装置的处理室的排气。涡轮分子泵在大分子的排气方面具有优秀的能力，另一方面，排出氢和水的能力低。此外，与对氢的排气能力高的溅射离子泵或对水的排气能力高的低温泵的组合是有效的。
因为吸附于内壁上，存在于处理室内壁的吸附物不会影响到处理室内的压力，但是该吸附物导致处理室排气时的气体释放。因此，虽然泄漏率和排气速度之间没有关联，但是重要的是，尽量使存在于处理室内的吸附物脱离，并且使用排气能力高的泵预先进行排气。另外，也可以焙烤处理室以促进吸附物的脱离。通过该焙烤，吸附物的脱离速度可以提高到10倍左右。该焙烤可以在高于或等于100℃且低于或等于450℃的温度下进行。此时，当导入惰性气体的同时去除吸附物时，可以进一步提高仅靠排气不容易脱离的水等的脱离速率。
如上所述，在形成氧化物半导体膜的工序中，利用处理室中的压力、处理室的泄漏率等尽量抑制杂质的混入，由此可以减小对氧化物半导体膜中的氢或水等的混入。
降低氧化物半导体膜19及105中的氢浓度的其他方法（第四方法）是如下：使用去除了包含氢的杂质的高纯度气体作为原料气体。该方法的结果，可以抑制氢或水等混入到氧化物半导体膜中。
降低氧化物半导体膜19及105中的氢浓度的其他方法（第五方法）是如下：在形成氧化物半导体膜之后进行加热处理。通过该加热处理，可以进行氧化物半导体膜的脱氢化或脱水化。
加热处理的温度典型地为高于或等于150℃且低于衬底的应变点，优选为高于或等于250℃且低于或等于450℃，更优选为高于或等于300℃且低于或等于450℃。
该加热处理在包含氮或如氦、氖、氩、氙、氪等稀有气体的惰性气体气氛中进行。或者，该加热处理也可以先在惰性气体气氛中进行，然后在氧气氛中进行。优选的是，上述惰性气体气氛及上述氧气氛不包含氢、水等。处理时间是3分钟至24小时。
如图2B及图6A所示，在形成经过元件分离的氧化物半导体膜19及105之后，可以进行用于脱氢化或脱水化的加热处理。通过上述工序，在用于脱氢化或脱水化的加热处理中，可以高效地释放栅极绝缘膜17或基底绝缘膜103所包含的氢或水等。
用于脱水化或脱氢化的加热处理可以进行多次，也可以兼作其他加热处理。
上述降低氧化物半导体膜中的氢浓度的第一至第五方法中的至少一个与实施方式1至8所示的晶体管的任何制造方法组合，由此可以制造将尽可能地降低氢或水而高度纯化了的氧化物半导体膜用作其沟道区域的晶体管。其结果，可以降低阈值电压的负向漂移，并且可以将晶体管的源极与漏极之间的泄漏电流（典型为每沟道宽度的截止态电流）降低到几yA/μm至几zA/μm。因此，可以提高晶体管的电特性。根据本实施方式的说明，可以制造阈值的负向漂移得到抑制且泄漏电流小的具有优异的电特性的晶体管。
实施方式10
在本实施方式中，参照图13说明在下部具有包含第一半导体材料的晶体管且在上部具有包含第二半导体材料的晶体管的半导体装置，在该半导体装置中，包含第一半导体材料的晶体管包括半导体衬底。
图13示出半导体装置的截面结构的例子，该半导体装置包括在下部的包含第一半导体材料的晶体管以及在上部的包含第二半导体材料的晶体管。在此，第一半导体材料和第二半导体材料彼此不同。例如，可以使用氧化物半导体以外的半导体材料作为第一半导体材料，并可以使用氧化物半导体作为第二半导体材料。氧化物半导体以外的半导体材料例如也可以为硅、锗、硅锗、碳化硅或砷化镓等，优选为单晶半导体或多晶半导体。使用单晶半导体形成的晶体管容易进行高速工作。另一方面，使用氧化物半导体形成的晶体管可以用于利用每沟道宽度的截止态电流充分低，即几yA/μm至几zA/μm左右的电路。据此，可以使用图13所示的半导体装置形成低耗电量的逻辑电路。另外，也可以使用有机半导体材料等作为第一半导体材料。
n沟道型晶体管（NMOSFET）或p沟道型晶体管（PMOSFET）可以用作晶体管704a、704b及704c中的每一个。在此，作为晶体管704a及704b，使用p沟道型晶体管，并且作为晶体管704c，使用n沟道型晶体管。在图13所示的例子中，一个岛中的晶体管704a及704b与其他元件通过浅沟槽隔离 (Shallow Trench Isolation：STI)702绝缘分离。另一方面，另一个岛中的晶体管704c与晶体管704a及704b通过STI702绝缘分离。通过使用STI702可以抑制因LOCOS元件分离法产生的元件分离区的鸟嘴效应（bird’s beak），由此可以减小元件分离部的尺寸。另一方面，在不要求晶体管的结构性微小化或微型化的半导体装置中，不必须需要形成STI702，并可以使用如LOCOS等元件分离方法。
图13中的晶体管704a、704b及704c都包括设置在衬底701中的沟道区域、以夹着沟道区域的方式设置的杂质区域705（也称为源区及漏区）、设置在沟道区域上的栅极绝缘膜706、以及在栅极绝缘膜706上以重叠于沟道区域的方式设置的栅电极707及708。栅电极可以具有包含用来提高加工精度的第一材料的栅电极707和包含作为布线以低电阻化为目的的第二材料的栅电极708的叠层结构，但是不局限于此；根据被要求的条件可以适当地调整材料、叠层数、形状等。另外，为了方便起见，在附图中不示出源电极及漏电极的晶体管也可以称作晶体管。
另外，接触插头714a与设置在衬底701中的杂质区域705连接。在此，接触插头714a也用作晶体管704a等的源电极或漏电极。另外，与杂质区域705不同的杂质区域设置在杂质区域705与沟道区域之间。该杂质区域根据被导入的杂质浓度被用作LDD区域或扩展区域，该扩展区域用来控制沟道区域近旁的电场分布。侧壁绝缘膜710隔着绝缘膜709设置在栅电极707及708的侧壁上。通过使用绝缘膜709或侧壁绝缘膜710，可以形成LDD区域或扩展区域。
晶体管704a、704b及704c被绝缘膜711覆盖。绝缘膜711可以用作保护膜，并可以防止杂质从外部侵入到沟道区域。另外，当通过CVD法使用氮化硅等材料形成绝缘膜711时，在作为沟道区域使用单晶硅的情况下，可以通过加热处理进行单晶硅的氢化。当使用具有拉伸应力或压缩应力的绝缘膜作为绝缘膜711时，可以在沟道区域的半导体材料中产生应变。通过在采用n沟道型晶体管的情况下对沟道区域中的硅材料施加拉伸应力，或者在采用p沟道型晶体管的情况下对沟道区域中的硅材料施加压缩应力，可以提高晶体管的迁移率。
在此，图13中的晶体管750具有与实施方式6的晶体管170相同的结构。晶体管750的基底绝缘膜具有包括绝缘膜725a和绝缘膜725b的两层结构，并且栅电极751设置为夹着基底绝缘膜与晶体管750的氧化物半导体膜相对。绝缘膜725a优选使用具有阻挡氢、水及氧的效果的绝缘膜形成，由此可以防止氧从氧化物半导体膜扩散到外部，并可以防止氢和水从外部侵入到氧化物半导体膜。具有阻挡氢、水及氧的效果的绝缘膜典型地使用氧化铝膜而形成。作为绝缘膜725b，可以适当地使用实施方式2中的基底绝缘膜103。
虽然使用实施方式6的晶体管170作为晶体管750的说明，但是可以适当地使用实施方式1至9中的晶体管。
包含第二半导体材料的晶体管750根据所需要的电路结构电连接到下层的包含第一半导体材料的晶体管，诸如晶体管704a。图13示出晶体管750的源极或漏极与晶体管704a的源极或漏极电连接的结构例子。
包含第二半导体材料的晶体管750的源极和漏极中的一个通过贯通晶体管750的栅极绝缘膜726、绝缘膜727、728及729的接触插头730b连接到形成在晶体管750的上方的布线734a。作为栅极绝缘膜726及绝缘膜727，可以适当地使用实施方式1至9所示的结构和材料。
布线734a埋入在绝缘膜731中。作为布线734a，优选使用如铜或铝等低电阻导电材料。通过使用低电阻导电材料，可以降低通过布线734a而传播的信号的RC延迟。当使用铜作为布线734a时，形成阻挡膜733以防止铜扩散到沟道区域。阻挡膜例如可以使用氮化钽膜、氮化钽与钽的叠层膜、氮化钛膜、氮化钛与钛的叠层膜等来形成，但是，只要确保布线材料的扩散防止功能以及与布线材料或基底膜等的密着性，就不局限于上述材料的膜。阻挡膜733也可以作为与布线734a隔离的层而形成，或者也可以以通过加热处理使布线材料所包含的阻挡膜材料析出在设置于绝缘膜731中的开口的内壁的方式形成阻挡膜733。
作为绝缘膜731，可以使用绝缘体，诸如氧化硅、氧氮化硅、氮氧化硅、硼磷硅玻璃（Borophosphosilicate glass；BPSG）、磷硅玻璃（Phosphorus Silicate Glass；PSG）、添加有碳的氧化硅（SiOC）、添加有氟的氧化硅（SiOF）、由Si(OC2H5)4形成的氧化硅的四乙氧基硅烷（Tetraethyl orthosilicate：TEOS）、氢硅倍半环氧乙烷(Hydrogen Silsesquioxane：HSQ)、甲基硅倍半环氧乙烷(Methyl Silsesquioxane：MSQ)、有机硅酸盐玻璃(OrganoSilicate Glass：OSG)、有机聚合物类材料。尤其是，当进行半导体装置的微型化时，布线之间的寄生电容变为明显而信号延迟增大。因此，氧化硅的相对介电常数（k=4.0至4.5）很高，并且优选使用k=3.0或更小的材料。另外，由于在布线埋入在该绝缘膜中之后进行CMP处理，所以该绝缘膜被要求具有机械强度。只要能够确保该机械强度，该绝缘膜就可以形成有多孔（porous）以具有低介电常数。绝缘膜731通过溅射法、CVD法、包括旋涂法（也称为旋涂玻璃（Spin On Glass：SOG）等的涂敷法等形成。
绝缘膜732也可以设置在绝缘膜731上。绝缘膜732在布线材料埋入在绝缘膜731中之后通过CMP等进行平坦化处理时用作蚀刻停止膜。
在布线734a上，设置有阻挡膜735，并且在阻挡膜735上，设置有保护膜740。阻挡膜735用来防止如铜等布线材料的扩散。该阻挡膜735不局限于只设置在布线734a的表面上，而也可以设置在绝缘膜731及732上。阻挡膜735可以使用如氮化硅、SiC或SiBON等绝缘材料形成。但是，当阻挡膜735的厚度厚时，布线之间的电容增加；因此优选选择具有阻挡性及低介电常数的材料。
布线734a通过接触插头730a连接到设置在阻挡膜724的下方的布线723。接触插头730a贯通阻挡膜724、绝缘膜725a及725b、栅极绝缘膜726、绝缘膜727、728及729电连接到布线723，这是与接触插头730b不同之处。因此，接触插头730a的高度比接触插头730b的高度高。在接触插头730a的直径与接触插头730b的直径相同的情况下，接触插头730a的纵横比大于接触插头730b的纵横比。接触插头730a的直径也可以与接触插头730b的直径不同。接触插头730a被示出为使用一个材料形成的连续的插头；但是，也可以另行形成贯通阻挡膜724、绝缘膜725a及725b的接触插头和贯通栅极绝缘膜726、绝缘膜727、728及729的接触插头。
与布线734a和布线734b同样地，布线723被阻挡膜722和阻挡膜724覆盖并埋入在绝缘膜720中。如图13所示，布线723包括上部的布线部分和下部的通孔(via hole)部分。下部的通孔部分与下层的布线718连接。具有该结构的布线723可以通过所谓的双镶嵌法等形成。上层与下层的布线也可以使用接触插头来连接，而代替双镶嵌法。当进行如CMP等平坦化处理时用作蚀刻停止膜的绝缘膜721也可以设置在绝缘膜720上。
与布线723电连接的布线718也可以形成为具有与上述晶体管750的上方的布线层相同的结构。将如硅等第一半导体材料用于沟道区域的晶体管704a通过贯通绝缘膜711、绝缘膜712、绝缘膜713的接触插头714a连接到布线718。将如硅等第一半导体材料用于沟道区域的晶体管704c的栅电极通过贯通绝缘膜711、绝缘膜712、绝缘膜713的接触插头714b连接到布线718。布线718被阻挡膜717及719覆盖并埋入在绝缘膜715中，这是与上述布线734a及734b同样的方法。在绝缘膜715上，也可以设置当进行如CMP等平坦化处理时用作蚀刻停止膜的绝缘膜716。
如上所述，通过多个接触插头及多个布线，包含第一半导体材料且设置在半导体装置的下部的晶体管704a电连接到包含第二半导体材料且设置在半导体装置的上部的晶体管750。通过使用上述半导体装置的结构，该结构中包含第一半导体材料且能够进行高速工作的晶体管组合于第包含二半导体材料且截止态电流极小的晶体管，可以制造包括能够以低耗电量进行高速工作的逻辑电路的半导体装置。
上述半导体装置不局限于采用上述结构，可以在不脱离本发明的宗旨的范围内任意改变。例如，在上述说明中，两个布线层设置在包含第一半导体材料的晶体管与包含第二半导体材料的晶体管之间，但是也可以设置一个布线层或三个或更多个布线层，或者不使用布线，晶体管也可以只通过接触插头直接连接。在此情况下，例如也可以使用硅穿孔（Through Silicon Via：TSV）技术。另外，在上述说明中，如铜等材料埋入在绝缘膜中以形成布线，但是例如通过利用光刻工序的图案化也可以获得具有阻挡膜、布线材料层及阻挡膜的三层结构的布线。
当铜布线形成在包含第一半导体材料的晶体管704a及704b与包含第二半导体材料的晶体管750之间的层中时，特别需要考虑在包含第二半导体材料的晶体管750的制造工序中进行的热处理的影响。换言之，需要注意使在包含第二半导体材料的晶体管750的制造工序中进行的热处理的温度适合布线材料的性质。这是因为，例如在对晶体管750的构成部件进行高温的热处理的情况下，当使用铜布线时发生热应力，因此导致如应力迁移等问题。
实施方式11
作为任何上述实施方式所示的半导体装置的例子，可以举出中央处理器、微处理器、微型计算机、存储装置、图像传感器、电光装置、发光显示装置等。该半导体装置可以应用于各种电子设备。电子设备的例子如下：显示装置、照明装置、个人计算机、文字处理机、图像再现装置、便携式CD播放器、收音机、磁带录音机、头戴式耳机、音响、钟表、无绳电话子机、步话机、便携无线设备、手机、智能手机、电子书阅读器、车载电话、便携式游戏机、计算器、便携式信息终端、电子笔记本、电子翻译器、声音输入器、摄像机、数字静态照相机、电动剃须刀、高频加热装置、电饭煲、洗衣机、吸尘器、热水器、电扇、电吹风、空调器、加湿器、除湿器、空调设备、洗碗机、烘碗机、干衣机、烘被机、电冰箱、电冷冻箱、电冷藏冷冻箱、DNA保存用冰冻器、手电筒、电器工具、烟探测器、医疗设备、引导灯、信号机、传送带、电梯、自动扶梯、工业机器人、蓄电系统、电动汽车、混合动力汽车、插电式混合动力汽车、履带式车辆、电动自行车、摩托车、电动轮椅、高尔夫球车、船舶、潜水艇、直升机、飞机、火箭、人造卫星、太空探测器、行星探测器、宇宙飞船。在本实施方式中，参照图14A和14B、图15、图16以及图17对上述实施方式所示的半导体装置应用于如移动电话、智能手机、电子书阅读器等移动设备的例子进行说明。
在如移动电话、智能手机、电子书阅读器等移动设备中，使用SRAM或DRAM以暂时储存图像数据。这是因为快闪存储器应答速度慢而不适于图像处理。另一方面，当SRAM或DRAM用于图像数据的暂时储存时，有如下特征。
在一般的SRAM中，如图14A所示，一个存储单元包括六个晶体管，即，晶体管801至806，这些晶体管利用X译码器807和Y译码器808而驱动。晶体管803和805以及晶体管804和806都用作反相器，该反相器能够实现高速驱动。然而，SRAM有单元面积大的缺点，因为一个存储单元包括六个晶体管。在设计规则的最小尺寸为F的条件下，SRAM的存储单元面积一般为100F2至150F2。因此，SRAM的每比特的单价是各种存储装置中最高的。
另一方面，如图14B所示，在DRAM中的存储单元包括晶体管811和存储电容器812，并且利用X译码器813和Y译码器814而驱动。一个单元包括一个晶体管和一个电容器，其面积小。DRAM的存储单元面积一般为小于或等于10F2。注意，在DRAM中，需要一直进行刷新工作，即使在不进行改写工作的情况下也消耗电力。
相对于此，通过使用上述实施方式所说明的截止态电流低的晶体管作为晶体管811，可以长时间地保持存储电容器812中的电荷，由此不需要进行频繁的刷新工作。因此，能够缩小存储单元面积，且能够降低耗电量。
接下来，在图15中示出移动设备的方框图。图15所示的移动设备具有RF电路901、模拟基带电路902、数字基带电路903、电池904、电源电路905、应用处理机906、快闪存储器910、显示器控制器911、存储电路912、显示器913、触控感应器919、声频电路917以及键盘918等。显示器913具有显示部914、源极驱动器915以及栅极驱动器916。应用处理机906具有中央处理器（CPU）907、DSP（Digital Signal Processor：数位信号处理器）908以及接口（IF）909。一般来说，存储电路912包括SRAM或DRAM；通过采用上述实施方式所说明的半导体装置作为存储电路912，能够以高速进行信息的写入和读出，能够长期保持数据，并能够充分降低耗电量。另外，通过采用上述实施方式所说明的半导体装置作为CPU907所包括的用于存储数据或指令的主存储器、以及能够高速数据写入和读取的如寄存器或高速缓冲存储器（cache）等缓冲存储装置，可以充分地降低CPU的耗电量。
图16示出将上述实施方式所说明的半导体装置用于显示器的存储电路950中的例子。图16所示的存储电路950具有存储器952、存储器953、开关954、开关955以及存储器控制器951。另外，存储电路连接于显示器控制器956，该显示器控制器956读出及控制通过信号线输入的图像数据（输入图像数据）和储存在存储器952及953中的数据（存储图像数据），并且该存储电路还连接于显示器957，该显示器957根据从显示器控制器956输入的信号显示图像。
首先，通过应用处理机（未图示）形成图像数据（输入图像数据A）。该输入图像数据A通过开关954被储存在存储器952中。储存在存储器952中的图像数据（存储图像数据A）通过开关955及显示器控制器956发送到且显示在显示器957。
在输入图像数据A没有变化时,存储图像数据A一般以30Hz至60Hz的周期从存储器952通过开关955由显示器控制器956读出。
接着，例如，当使用者改写显示在画面上的数据时(即，当输入图像数据A有变化时),应用处理机形成新的图像数据(输入图像数据B)。该输入图像数据B通过开关954被储存在存储器953中。即使在该期间中存储图像数据A也继续定期性地通过开关955从存储器952被读出。在存储器953中储存完新的图像数据（存储图像数据B）之后，从显示器957的下一个帧开始读出存储图像数据B，该存储图像数据B通过开关955及显示器控制器956发送到且显示在显示器957。该读出工作一直持续直到下一个新的图像数据储存到存储器952中。
如上所述，通过由存储器952及存储器953交替进行图像数据的写入和读出，来在显示器957上显示图像。另外,存储器952及存储器953不局限于彼此分开的存储器，也可以将一个存储器分割而使用。通过将上述实施方式所说明的半导体装置用于存储器952及存储器953，能够以高速进行信息的写入和读出，能够长期保持数据，能够充分降低耗电量。
接着，在图17中示出电子书阅读器的方框图。图17的电子书阅读器具有电池1001、电源电路1002、微处理器1003、快闪存储器1004、声频电路1005、键盘1006、存储电路1007、触摸屏1008、显示器1009、显示器控制器1010。
在此，可以将上述实施方式所说明的半导体装置用于图17的存储电路1007。存储电路1007具有暂时保持书籍内容的功能。例如，有使用者使用高亮功能的情况。使用者在看电子书阅读器时，有时需要对某个部分做标记。该标记功能称为高亮功能，使用者例如通过改变显示颜色、划下划线、将文字改为粗体字、改变文字的字体，来使该部分与其他部分不一样。就是说，有将使用者所指定的部分的信息储存而保持的功能。为了长期间保持信息，也可以将该信息拷贝到快闪存储器1004。即使在此情况下，通过采用上述实施方式所说明的半导体装置，也能够以高速进行信息的写入和读出，能够长期保持存储数据，并能够充分降低耗电量。
如上所述，上述实施方式的半导体装置安装在本实施方式所示的移动设备。因此，能够实现以高速进行信息的读出和写入、长期保持数据且充分降低耗电量的移动设备。
本实施方式所示的结构及方法等可以与其他任何实施方式所记载的结构及方法等适当地组合。
实施例1
在本实施例中，对通过实施方式1所示的保护膜23的制造方法形成的氧氮化硅膜的特性进行说明。具体而言，将对通过上述方法形成的氧氮化硅膜所包含的氧量进行热脱附谱分析（TDS）的结果用于说明。
首先，说明所制造的样品。各样品具有采用实施方式1所示的保护膜23的条件在硅片上形成400nm厚的氧氮化硅膜的结构。
形成氧氮化硅膜的条件如下：在等离子体CVD装置的处理室内设置硅片；向处理室内分别以160sccm及4000sccm供应原料气体的硅烷及一氧化二氮；将处理室内的压力调整为200Pa；使用27.12MHz的高频电源供应1500W的功率。另外，形成氧氮化硅膜时的衬底温度为220℃。另外，在本实施例中使用的等离子体CVD装置是电极面积为6000cm2的平行平板型等离子体CVD装置，并且换算为每单位面积的功率（功率密度）的所供应的功率为0.25W/cm2。
通过上述方法制造的样品为样品A1。
另外，作为比较例，制造使用用于制造样品A1的等离子体CVD装置在硅片上形成氧氮化硅膜的样品A2。该样品A2的氧氮化硅膜通过如下方式形成：向处理室内分别以30sccm及4000sccm供应硅烷及一氧化二氮；将处理室内的压力调整为200Pa；使用27.12MHz的高频电源供应150W的功率。另外，换算为每单位面积的功率（功率密度）的为了形成样品A2的氧氮化硅膜所供应的功率为0.025W/cm2。
接着，对样品A1及样品A2进行TDS分析。图18示出TDS分析的结果。在图18中，横轴表示样品A1及样品A2的衬底温度，纵轴表示TDS光谱的峰值强度。
在TDS分析中，在衬底温度为高于或等于300℃且低于或等于400℃的区域中所观察到的峰值是来源于包含在被分析的样品（在此，样品A1和样品A2）中的氧（详细地，氧原子或氧分子）脱离到外部的峰值。另外，脱离到外部的氧的总量相当于该谱图的积分值。在氧氮化硅膜包含超过化学计量组成的氧的情况下，可以认为，过剩的氧容易脱离到外部。因此，通过使用该峰值强度的水平，可以评价包含在氧氮化硅膜中的氧量。
如图18所示，样品A1的峰值高于样品A2的峰值。在此，该峰值来源于脱离到外部的氧。因此，确认到包含在样品A1的氧氮化硅膜中的氧量多于包含在样品A2的氧氮化硅膜中的氧量。
接着，说明为了通过用于形成实施方式1所示的保护膜23的方法形成绝缘膜而供应的功率的影响。
以下说明所制造的样品。各样品具有与样品A1相同的结构，但是为了形成氧氮化硅膜作为绝缘膜而供应的功率为1000W（0.17W/cm2）或2000W（0.33W/cm2）。另外，用来形成氧氮化硅膜的其他条件与样品A1相同。
在此，供应1000W（0.17W/cm2）的功率而得到的样品是样品A3，供应2000W（0.33W/cm2）的功率而得到的样品是样品A4。
对样品A3及样品A4进行TDS分析。通过TDS分析来被评价的氧量在上文中已说明。图19A示出通过TDS分析评价的包含在样品A1、样品A3、样品A4及样品A2中的氧量。
根据图19A确认到，为了形成氧氮化硅膜而供应的功率越大，包含在样品中的氧量越多。
接着，说明为了通过用于形成实施方式1所示的保护膜23的方法形成绝缘膜而调整的压力的影响。
以下说明所制造的样品。各样品具有与样品A1相同的结构，但是为了形成氧氮化硅膜而调整的压力为120Pa或250Pa。另外，用来形成氧氮化硅膜的其他条件与样品A1相同。
在此，在调整为120Pa的压力下得到的样品为样品A5，在调整为250Pa的压力下得到的样品为样品A6。
对样品A5及样品A6进行TDS分析。通过TDS分析来被评价的氧量在上文中已说明。图19B示出通过TDS分析评价的包含在样品A1、样品A5、样品A6中的氧量。
根据图19B确认到，当为了形成氧氮化硅膜而调整的压力提高时，包含在样品中的氧量增加。
如上所述，确认到通过使用用于形成氧氮化硅膜的实施方式1所示的保护膜23的形成方法，该氧氮化硅膜可以包含超过化学计量组成的氧。该氧氮化硅膜所包含的氧的一部分通过加热而脱离。由此，当该氧氮化硅膜被用作晶体管的保护膜时，该脱离的氧可以扩散到晶体管的氧化物半导体膜中。其结果，该晶体管可以具有优异的电特性。
实施例2
在本实施例中，将说明具有与实施例1不同的结构的样品的TDS分析的结果。进行该TDS分析以评价通过实施方式1所示的保护膜23的制造方法来形成的氧氮化硅膜的特性。
在本实施例中制造的样品都具有50nm厚的氮化硅膜形成在硅片上并且200nm厚的氧氮化硅膜形成在该氮化硅膜上的叠层结构。
该氮化硅膜的形成方式如下：在等离子体CVD装置的处理室内设置硅片；向处理室内分别以50sccm及5000sccm供应硅烷及氮；将处理室内的压力调整为60Pa；使用27.12MHz的高频电源供应150W的功率。另外，形成氮化硅膜时的衬底温度为350℃。另外，在本实施例中使用的等离子体CVD装置与实施例1相同，并且换算为功率密度的所供应的功率为0.25W/cm2。
然后，以如下方式在氮化硅膜上形成氧氮化硅膜：向处理室内分别以160sccm及4000sccm供应硅烷及一氧化二氮；将处理室内的压力调整为200Pa；使用27.12MHz的高频电源供应1500W（0.25W/cm2）的功率。另外，形成该氧氮化硅膜时的衬底温度为220℃。通过如此方式形成的样品称为样品B1。
另外，形成以与上述不同的条件在上述氮化硅膜上形成氧氮化硅膜的样品B2。在样品B中的氧氮化硅的形成条件如下：向处理室内分别以100sccm及3000sccm供应硅烷及一氧化二氮；将处理室内的压力调整为40Pa；使用27.12MHz的高频电源供应1500W（0.25W/cm2）的功率。另外，形成该氧氮化硅膜时的衬底温度为350℃。
接着，对样品B1及样品B2进行TDS分析。图20A和20B示出TDS分析的结果。本实施例中的TDS分析以与实施例1相同的方式进行。在图20A和20B中，横轴表示样品B1及样品B2的衬底温度，纵轴表示TDS谱图的峰值强度。
图20A示出显示从样品B1及样品B2脱离到外部的氧量的谱图。图20B示出显示从样品B1及样品B2脱离到外部的水量的谱图。如实施例1，通过使用图20A和图20B的峰值强度的水平，能够评价包含在样品B1及样品B2的氧氮化硅膜中的氧量及水量。
根据图20A，样品B1的峰值高于样品B2的峰值。在此，该峰值来源于脱离到外部的氧。因此，确认到包含在样品B1的氧氮化硅膜中的氧量多于包含在样品B2的氧氮化硅膜中的氧量。
从上述结果，可以确认到通过使用实施方式1所示的保护膜23的制造方法（衬底温度高于或等于180℃且低于或等于250℃）来形成氧氮化硅膜，该氧氮化硅膜可以包含超过化学计量组成的氧。
根据图20B，样品B1的峰值高于样品B2的峰值。在此，该峰值来源于脱离到外部的水。另外，在衬底温度为100℃的附近的峰值来源于吸着水的脱离。该结果表示，样品B1是比样品B2粗的膜，由此容易吸着水。换言之，包含在样品B1的氧氮化硅膜中的水量多于包含在样品B2的氧氮化硅膜中的水量，这可推测因为如下缘故，形成样品B1的氧氮化硅膜时的硅烷的流量大于形成样品B2的氧氮化硅膜时的硅烷的流量，并且样品B1的衬底温度低于样品B2的衬底温度。
实施例3
在本实施例中，将说明当在氧化物半导体膜上形成氧氮化硅膜时的在氧化物半导体膜中产生的缺陷量。具体而言，使用对在氧化物半导体膜上形成有氧氮化硅膜的样品进行ESR测定及恒定光电流法(Constant photocurrent method：CPM)测定的结果进行说明。
首先，说明ESR测定结果。下文中说明所制造的样品。所制造的样品都具有100nm厚的氧化物半导体膜形成在石英衬底上并且400nm厚的氧氮化硅膜形成在该氧化物半导体膜上的叠层结构。
在石英衬底上形成CAAC-OS膜的IGZO膜。该IGZO膜以使用In:Ga:Zn=1:1:1（原子数比）的溅射靶材的方式形成，作为溅射气体将各流量比为50sccm的Ar和氧供应给溅射装置的处理室内，将处理室内的压力调整为0.6Pa并且以5kW的直流功率进行成膜。另外，以170℃的衬底温度形成IGZO膜。在形成该IGZO膜之后，在氮气氛下进行第一加热处理，然后，在包含氮及氧的气氛下进行第二加热处理。将第一加热处理的温度及第二加热处理的温度都为350℃，并且第一加热处理的时间及进行第二加热处理的时间都为1小时。
接着，以如下方式形成氧氮化硅膜：将形成有IGZO膜的石英衬底设置在等离子体CVD装置的处理室内；向处理室分别以160sccm及4000sccm供应原料气体的硅烷及一氧化二氮；将处理室内的压力调整为120Pa；使用27.12MHz的高频电源供应功率。另外，该等离子体CVD装置是指具有6000cm2的平行平板的等离子体CVD装置。所供应的功率（功率密度）有三种条件。使用1000W（0.17W/cm2）的功率形成的样品是样品C1，使用1500W（0.25W/cm2）的功率形成的样品是样品C2，使用2000W（0.33W/cm2）的功率形成的样品是样品C3。
然后，对样品C1至样品C3进行ESR测定。ESR测定的条件如下。测定温度为室温（25℃），9.2GHz的高频功率（微波功率）为20mW，磁场的方向平行于各样品中的氧氮化硅膜的表面。因IGZO膜中的氧缺陷的在g=1.93处的信号的每单位面积的自旋数的检测下限为1.0×1012spins/cm2。
图21示出ESR测定的结果。图21示出形成氧氮化硅膜时供应的功率与氧化物半导体膜中的在g=1.93处的信号的每单位面积的自旋数之间的关系。每单位面积的自旋数越小，在氧化物半导体膜中的氧缺陷少。
根据图21，样品C2及样品C3的每单位面积的自旋数少于样品C1的每单位面积的自旋数。因此，通过使用实施方式1所示的保护膜23的制造方法在氧化物半导体膜上形成氧氮化硅膜，可以进一步减少因该氧氮化硅膜的形成而产生的氧化物半导体膜中的氧缺陷。
另外，制造样品。在各样品中，以用来形成氧氮化硅膜的功率保持为1500W（0.25W/cm2）并且硅烷的流量为120sccm或200sccm的方式形成氧氮化硅膜。使用流量为120sccm的硅烷而形成的样品是样品C4，使用200sccm的流量的硅烷而形成的样品是样品C5。
在与上述条件相同的条件下对样品C2、样品C4及样品C5进行ESR测定。图22示出其结果。图22示出为了形成氧氮化硅膜而供应的硅烷的流量与氧化物半导体膜中的在g=1.93处的信号的每单位面积的自旋数之间的关系。
根据图22，在形成氧氮化硅膜时的硅烷的流量越增加，每单位面积的自旋数有减少的趋势。因此，通过以高硅烷流量在氧化物半导体膜上形成氧氮化硅膜，可以进一步减少因该氧氮化硅膜的形成而产生的氧化物半导体膜中的氧缺陷。
接着，以300℃对样品C2、样品C4及样品C5进行加热处理，然后进行ESR测定。从测定结果，可确认到样品C2、样品C4及样品C5中的起因于IGZO膜的氧缺陷的在g=1.93处的信号的每单位面积的自旋数小于或等于检测下限（1.0×1012spins/cm2）。
据此，可知当在使用实施方式1所示的保护膜23的制造方法在氧化物半导体膜上形成氧氮化硅膜之后进行加热处理时，可以降低氧化物半导体膜中的氧缺陷。
接着，将说明CPM的测定结果。以下说明所制造的样品。
首先，在玻璃衬底的衬底上形成氧化物半导体膜。
作为氧化物半导体膜，通过溅射法形成CAAC-OS膜的IGZO膜，通过光刻工序在该IGZO膜上形成掩模，并且使用该掩模蚀刻该IGZO膜的一部分。然后，对被进行蚀刻的IGZO膜进行加热处理，由此形成氧化物半导体膜。另外，在本实施例中，形成100nm厚的IGZO膜。
以如下方式形成IGZO膜，使用In:Ga:Zn=1:1:1（原子数比）的溅射靶材，以50sccm的流量将Ar和氧作为溅射气体供应给溅射装置的处理室内，将处理室内的压力调整为0.7Pa在5kW的直流功率下进行成膜。另外，在170℃的衬底温度下形成IGZO膜。
对被进行蚀刻的IGZO膜进行的加热处理包括在氮气氛下进行的第一加热处理和在第一加热处理之后在氮及氧的气氛下进行的第二加热处理。第一加热处理的温度及第二加热处理的温度都是450℃，并且第一加热处理的时间及第二加热处理的时间都是1小时。
接着，形成与氧化物半导体膜接触的一对电极。
在氧化物半导体膜上形成导电膜，通过光刻工序在该导电膜上形成掩模，用该掩模蚀刻该导电膜的一部分，从而形成一对电极。另外，该导电膜具有在100nm厚的钛膜上形成有400nm厚的铝膜，并且在该铝膜上形成有100nm厚的钛膜。
接着，进行加热处理。以300℃在包含氧及氮的气氛下进行1小时的加热处理。
然后，在氧化物半导体膜及一对电极上形成绝缘膜。
作为该绝缘膜，通过实施方式1所示的用于形成保护膜23的方法形成氧氮化硅膜。具体而言，以如下方式形成400nm厚的氧氮化硅膜：向等离子体CVD装置的处理室分别以160sccm及4000sccm供应硅烷及一氧化二氮；将处理室内的压力调整为200Pa；使用27.12MHz的高频电源供应1500W（0.25W/cm2）的功率。另外，形成绝缘膜的衬底为220℃。
在形成绝缘膜之后，对通过到此为止的工序获得的结构进行加热处理。该加热处理以300℃在氧及氮的气氛下进行1小时。
通过上述工序获得的样品为样品C6。
在此，说明比较例的样品的制造工序。比较例的样品（以下，称为样品C7）是晶体管，在该晶体管中通过如下方式形成绝缘膜，但其他工序与样品C6相同。作为样品C7的绝缘膜，在如下条件下形成400nm厚的氧氮化硅膜：向等离子体CVD装置的处理室内分别以30sccm及4000sccm供应硅烷及一氧化二氮，将处理室内的压力控制为200Pa；使用27.12MHz的高频电源供应150W（0.025W/cm2）的功率。另外，形成绝缘膜时的衬底温度为220℃。
接着，对样品C6及样品C7进行CPM测定。CPM测定以如下方式进行：在对包括在样品中的一对电极之间施加电压的状态下调整照射到样品面的光量以使光电流值固定，并且从照射光量算出吸光系数。在CPM测定中，当样品有缺陷时，对应于存在缺陷的能级的能量（从波长算出）的吸光系数增加。用常数乘以该吸光系数的增加值，由此能够评价样品的缺陷密度。
图23所示的吸收系数是从通过样品C6及样品C7的CPM测定获得的吸收系数去除起因于带尾（band tail）的吸收系数而得到的。即，图23示出起因于缺陷的吸收系数。在图23中，横轴表示吸收系数，纵轴示出光子能。另外，在图23的纵轴中，氧化物半导体膜的传导带的下端设定为0eV，并且价电子带的上端设定为3.15eV。图23中的各曲线表示吸收系数与光子能之间的关系，其相当于缺陷能级。以实线表示的曲线相当于样品C6的缺陷能级，而以虚线表示的曲线相当于样品C7的缺陷能级。起因于样品C6中的缺陷能级的吸收系数是1.00×10-2/cm，起因于样品C7中的缺陷能级的吸收系数是6.52×10-2/cm。
根据图23，样品C6的缺陷能级低于样品C7的缺陷能级。
上述结果显示，当增加用来在氧化物半导体膜上形成氧氮化硅膜的硅烷的流量并增加所供应的功率时，可以进一步减少起因于该氧氮化硅膜的形成而产生的氧化物半导体膜中的氧缺陷。
根据上述说明，通过使用实施方式1所示的保护膜23的制造方法在具有氧化物半导体膜的晶体管上形成氧氮化硅膜作为保护膜，可以提供具有优异的电特性的晶体管。
实施例4
在本实施例中，将说明本发明的一个方式的半导体装置的电特性。具体而言，将说明作为本发明的一个方式的晶体管的电流-电压特性的测定结果。
首先，说明晶体管的制造工序。在本实施例中，参照图4A至4E说明该工序。
首先，使用玻璃衬底作为衬底11，并且在衬底11上形成栅电极15。
通过溅射法形成100nm厚的钨膜。通过光刻工序在该钨膜上形成掩模，用该掩模蚀刻该钨膜的一部分，来形成栅电极15。
接着，在栅电极15上形成包括绝缘膜31及绝缘膜32的栅极绝缘膜33。
作为绝缘膜31，形成50nm厚的氮化硅膜，并且作为绝缘膜32，形成200nm厚的氧氮化硅膜。该氮化硅膜通过如下方式形成：向等离子体CVD装置的处理室分别以50sccm及5000sccm供应硅烷和氮；将处理室内的压力调整为60Pa；用27.12MHz的高频电源供应150W的功率。该氧氮化硅膜通过如下方式形成：向等离子体CVD装置的处理室分别以20sccm及3000sccm供应硅烷和一氧化二氮；将处理室内的压力调整为40Pa；用27.12MHz的高频电源供应100W的功率。另外，以350℃的衬底温度形成该氮化硅膜及该氧氮化硅膜的每一个。
作为通过到此为止的工序获得的结构，可以参照图4A。注意，虽然在图4A中示出基底绝缘膜13，但是在本实施例中不形成基底绝缘膜13。
接着，形成夹着栅极绝缘膜33重叠于栅电极15的氧化物半导体膜19。
在此，作为氧化物半导体膜19，通过溅射法形成CAAC-OS膜的IGZO膜。
该IGZO膜通过如下方式形成：使用In:Ga:Zn=1:1:1（原子数比）的溅射靶材，作为溅射气体将氩（50sccm）和氧（50sccm）供应给溅射装置的处理室内，将处理室内的压力调整为0.6Pa，供应5kW的直流功率。另外，以170℃的衬底温度形成IGZO膜。
接着，通过光刻工序在该IGZO膜上形成掩模，并且用该掩模蚀刻该IGZO膜的一部分。然后，对进行了蚀刻的IGZO膜进行加热处理，由此形成氧化物半导体膜19。另外，在本实施例中形成的IGZO膜具有35nm的厚度。
作为对已被蚀刻的IGZO膜进行的加热处理，在氮气氛下进行第一加热处理，在进行第一加热处理之后在氮及氧的气氛下进行第二加热处理。第一加热处理及第二加热处理的温度都是350℃，并且第一加热处理及第二加热处理的时间都是1小时。
图4B示出通过到此为止的工序获得的结构。
接着，形成与氧化物半导体膜19接触的一对电极21。
在栅极绝缘膜17及氧化物半导体膜19上形成导电膜。通过光刻工序在该导电膜上形成掩模，用该掩模蚀刻该导电膜的一部分，来形成一对电极21。另外，作为该导电膜，在50nm厚的钨膜上形成有400nm厚的铝膜，并且在该铝膜上形成有100nm厚的钛膜。然后，去除掩模。
作为通过到此为止的工序获得的结构，可以参照图4C。另外，在本实施例中，不进行图4C所示的暴露于在氧气氛中产生的等离子体的处理。
接着，对通过到此为止的工序获得的结构进行加热处理。该加热处理以300℃的温度在包含氧及氮的气氛下进行1小时。
接着，在栅极绝缘膜17、氧化物半导体膜19及一对电极21上形成绝缘膜34。然后，对绝缘膜34进行氧等离子体处理，来对绝缘膜34添加氧35。
在本实施例中，作为绝缘膜34，通过如下方式形成30nm厚的氧氮化硅膜：向等离子体CVD装置的处理室分别以20sccm及3000sccm供应硅烷和一氧化二氮；将处理室内的压力调整为200Pa，用27.12MHz的高频电源供应100W的功率。形成绝缘膜34时的衬底温度为350℃。
另外，氧等离子体在如下条件下产生：以250sccm将氧供应给等离子体处理装置的处理室，将处理室内的压力调整为15Pa，将偏压电压设定为0W，将4500W的功率供应给源电极。绝缘膜34被暴露于该氧等离子体600秒。
作为通过到此为止的工序获得的结构，可以参照图4D。
接着，在添加有氧35的绝缘膜34上形成绝缘膜36。
作为绝缘膜36，使用实施方式1所示的保护膜23的制造方法形成氧氮化硅膜。具体而言，通过如下方式形成370nm厚的氧氮化硅膜：向等离子体CVD装置的处理室分别以160sccm及4000sccm供应硅烷及一氧化二氮；将处理室内的压力调整为200Pa；使用27.12MHz的高频电源供应1500W（0.25W/cm2）的功率。形成绝缘膜36时的衬底温度为220℃。
在形成绝缘膜36之后，对通过到此为止的工序获得的结构进行加热处理。该加热处理以350℃的温度在包含氧及氮的气氛下进行1小时。
通过上述工序，形成本发明的一个方式的晶体管。注意，通过上述工序制造的晶体管是样品D1。
在此，说明作为比较例的晶体管的形成工序。比较例的晶体管（以下，称为样品D2）是通过如下方式形成其绝缘膜36的晶体管，并且其他工序与样品D1相同。作为样品D2中的绝缘膜36，通过如下方式形成370nm厚的氧氮化硅膜：向等离子体CVD装置的处理室内分别以30sccm及4000sccm供应硅烷及一氧化二氮；将处理室内的压力调整为200Pa；用27.12MHz的高频电源供应150W（0.025W/cm2）的功率。形成绝缘膜36时的衬底温度为350℃。
然后，测定样品D1及样品D2的电流-电压特性的初期特性。图24A和24B示出其结果。图24A示出样品D1的电流-电压特性的初期特性，而图24B示出样品D2的电流-电压特性的初期特性。在图24A和24B的每一个中，横轴表示栅电压（Vg），左纵轴表示流过一对电极21之间的漏电流（Id），并且右纵轴表示场效应迁移率（μFE）。另外，粗实线表示漏电压（Vd）为10V时的电流-电压特性的初期特性，粗虚线表示漏电压为1V时的电流-电压特性的初期特性，细实线表示漏电压为10V时的根据栅电压的场效应迁移率。另外，该场效应迁移率是由各样品的在饱和区域中的工作而得到的。
根据图24B，样品D2的阈值电压向负方向较大地漂移，因此，样品D2具有常导通（normally-on）特性。另一方面，根据图24A，样品D1的阈值电压在0V（Vg）的附近；据此，在样品D2中观察到的常导通特性得到了解除。
另外，在样品D2的情况下，漏电压为1V时的导通态电流的上升电压与漏电压为10V时的导通态电流的上升电压不同。另一方面，在样品D1的情况下，漏电压为1V时的导通态电流的上升电压与漏电压为10V时的导通态电流的上升电压大致相同。
如上所述，确认到通过实施方式1所示的保护膜23的制造方法形成的样品D1具有优异的电特性。因此，根据本发明的一个方式，可以提供具有优异的电特性的晶体管。
实施例5
在本实施例中，将说明本发明的一个方式的半导体装置的电特性与本发明的一个方式的绝缘膜的缺陷密度之间的关系。具体而言，将对本发明的一个方式的晶体管的电流-电压特性的初期特性的结果、对利用与该晶体管类似的结构形成的元件的C-V测定而获得的迟滞量、以及本发明的一个方式的绝缘膜的氧氮化硅膜的缺陷密度进行说明。
首先，说明晶体管的制造工序。在本实施例中，参照图2A至2D进行说明。
首先，使用玻璃衬底作为衬底11，并且在衬底11上形成栅电极15。
通过溅射法形成100nm厚的钨膜，通过光刻工序在该钨膜上形成掩模，用该掩模蚀刻该钨膜的一部分，来形成栅电极15。
接着，在栅电极15上形成栅极绝缘膜17。
作为栅极绝缘膜17，形成包括50nm厚的氮化硅膜和200nm厚的氧氮化硅膜的叠层。该氮化硅膜通过如下方式形成：向等离子体CVD装置的处理室以50sccm及5000sccm供应硅烷和氮；将处理室内的压力调整为60Pa；用27.12MHz的高频电源供应150W的功率。
作为氧氮化硅膜，通过使用微波而形成的等离子体CVD法形成10nm厚的氧氮化硅膜。另外，该使用微波的等离子体CVD法的条件如下。为了使在微波等离子体CVD装置的处理室中产生的等离子体稳定，首先，分别以10sccm、300sccm及2500sccm将硅烷、一氧化二氮及氩导入该处理室，将处理室内的压力调节为20Pa，将衬底的温度保持为325℃，用2.45GHz的微波电源施加5kW的功率。在所产生的等离子体稳定之后，将导入该处理室内的硅烷、一氧化二氮及氩的流量分别增加为30sccm、1500sccm及2500sccm，由此形成氧氮化硅膜。
接着，形成夹着栅极绝缘膜17重叠于栅电极15的氧化物半导体膜19。
通过溅射法在栅极绝缘膜17上形成CAAC-OS膜的IGZO膜。
通过如下方式形成IGZO膜，使用In:Ga:Zn=1:1:1（原子数比）的溅射靶材，作为溅射气体将各流量50sccm的Ar和50sccm的氧供应到溅射装置的处理室内，将处理室内的压力控制为0.6Pa，供应5kW的直流功率。另外，以170℃的衬底温度形成IGZO膜。
作为通过到此为止的工序获得的结构，可以参照图2A。注意，虽然在图2A中示出基底绝缘膜13，但是在本实施例中不形成基底绝缘膜13。
接着，通过光刻工序在该IGZO膜上形成掩模，并且用该掩模蚀刻该IGZO膜的一部分。然后，对被蚀刻的IGZO膜进行加热处理，由此形成氧化物半导体膜19。另外，在本实施例中形成35nm厚的IGZO膜。
对被蚀刻的IGZO膜进行的加热处理包括在氮气氛下进行的第一加热处理和在进行第一加热处理之后在氮及氧的气氛下进行的第二加热处理。第一加热处理及第二加热处理的温度都是450℃，并且第一加热处理及第二加热处理的时间都是1小时。
作为通过到此为止的工序获得的结构，可以参照图2B。
接着，形成与氧化物半导体膜19接触的一对电极21。
在栅极绝缘膜17及氧化物半导体膜19上形成导电膜，通过光刻工序在该导电膜上形成掩模，用该掩模蚀刻该导电膜的一部分，来形成一对电极21。另外，该导电膜具有在100nm厚的钛膜上形成有400nm厚的铝膜，并且在该铝膜上形成有100nm厚的钛膜的叠层结构。
作为通过到此为止的工序获得的结构，可以参照图2C。
接着，对通过到此为止的工序获得的结构进行加热处理。以300℃在包含氧及氮的气氛下进行1小时的该加热处理。
接着，在栅极绝缘膜17、氧化物半导体膜19及一对电极21上形成保护膜23。
在本实施例中，作为保护膜23，通过如下方式形成370nm厚的氧氮化硅膜：向等离子体CVD装置的处理室分别以200sccm及3000sccm供应硅烷一氧化二氮；将处理室内的压力调整为200Pa；用27.12MHz的高频电源供应1500W的功率。形成保护膜23时的衬底温度为220℃。
作为通过到此为止的工序获得的结构，可以参照图2D。
在形成保护膜23之后，对通过到此为止的工序获得的结构进行加热处理。该加热处理以300℃的温度在包含氧及氮的气氛下进行1小时。
接着，在保护膜23上形成平坦化膜（未图示）。在此，用组成物涂布在保护膜23，进行曝光及显影，由此形成具有一对电极的一部分露出的开口部的平坦化膜。另外，作为平坦化膜，形成1.5μm厚的丙烯酸树脂。然后，进行加热处理。该加热处理以250℃的温度在包含氮的气氛下进行1小时。
接着，形成与一对电极的一部分连接的导电膜（未图示）。在此，通过溅射法形成100nm厚的包含氧化硅的ITO作为导电膜。然后，进行加热处理。该加热处理以250℃的温度在包含氮的气氛下进行1小时。
通过上述工序，形成晶体管。通过上述工序形成的晶体管是样品E1。
形成其他晶体管。在该晶体管的每一个中，使用其流量与样品E1不同的硅烷来形成保护膜23。
使用160sccm的流量的硅烷而形成其保护膜23的晶体管是样品E2。
使用120sccm的流量的硅烷而形成其保护膜23的晶体管是样品E3。
形成另一晶体管。在该晶体管中，在硅烷的流量及所供应的功率与样品E1不同的条件下形成保护膜23。
使用30sccm的流量的硅烷以及150W的功率而形成其保护膜23的晶体管是样品E4。
另外，在样品E2至样品E4的每一个中，形成有图2A所示的基底绝缘膜13。另外，栅极绝缘膜17被形成为没有氮化硅膜而具有氧氮化硅膜的单层。
然后，测定样品E1至样品E4的电流-电压特性的初期特性。图25A至25D示出其结果。图25A示出样品E1的电流-电压特性的初期特性，图25B示出样品E2的电流-电压特性的初期特性，图25C示出样品E3的电流-电压特性的初期特性，图25D示出样品E4的电流-电压特性的初期特性。在图25A至25D的每一个中，横轴表示栅电压（Vg），左纵轴表示流过一对电极21之间的漏电流（Id），并且右纵轴表示场效应迁移率（μFE）。另外，实线表示漏电压（Vd）为1V或10V时的电流-电压特性的初期特性，虚线表示漏电压为10V时的对于栅电压的场效应迁移率。另外，该场效应迁移率是由各样品的在饱和区域中的工作而获得的。
作为图25B及25C所示的电流-电压特性的初期特性，漏电压为1V时的导通态电流的上升电压与漏电压为10V时的导通态电流的上升电压彼此不同。作为图25D所示的电流-电压特性的初期特性，阈值电压向负方向漂移且产生偏差。另一方面，作为图25A所示的电流-电压特性的初期特性，漏电压为1V时的导通态电流的上升电压与漏电压为10V时的导通态电流的上升电压大致相同。此外，阈值电压在0V附近且不产生偏差。
接着，说明在样品E1至样品E4的每个条件下形成的保护膜23的膜特性。在本实施例中，形成金属氧化物半导体（Metal Oxide Semiconductor：MOS）元件，并且进行Capacitance-Voltage（C-V）测定。图27A至27D示出其结果。
首先，说明用于C-V测定的MOS元件的制造工序。在本实施例中，参照图26说明工序。
如图26所示，在衬底961上形成第一电极963。玻璃衬底用作衬底961。在与样品E1至样品E4中形成的栅电极15相同的条件下形成第一电极963。
在衬底961及第一电极963上形成绝缘膜965。在与样品E1至样品E4中形成的栅极绝缘膜17相同的条件下形成绝缘膜965。
在绝缘膜965上形成氧化物半导体膜967。在与样品E1至样品E4中形成的氧化物半导体膜19相同的条件下形成氧化物半导体膜967。
在氧化物半导体膜967上形成第二电极969。在与样品E1至样品E4中形成的一对电极21相同的条件下形成第二电极969。
在绝缘膜965、氧化物半导体膜967及第二电极969上形成绝缘膜971。在与样品E1至样品E4中形成的保护膜23相同的条件下形成绝缘膜971。
通过上述工序，形成用于C-V测定的MOS元件。另外，在与样品E1相同的条件下形成的MOS元件是样品E5，在与样品E2相同的条件下形成的MOS元件是样品E6，在与样品E3相同的条件下形成的MOS元件是样品E7，在与样品E4相同的条件下形成的MOS元件是样品E8。
图27A至27D分别示出样品E5至样品E8的C-V测定结果。另外，表1示出各样品的迟滞量（ΔVfb）。该迟滞量是当第一电极963的电压V从-10V扫描到10V时的平带电压Vfb1与当第一电极963的电压V从10V扫描到-10V时的平带电压Vfb2之间的差的绝对值。
[表1]
| 样品E1 | 样品E2 | 样品E3 | 样品E4 | |
| ΔVfb (V) | 1.17 | 2.86 | 6.93 | 0.2 |
根据图27A至27C及表1，如图25A至25C所示，随着迟滞量（ΔVfb）的增大，漏电压为1V时的导通态电流的上升电压与漏电压为10V时的导通态电流的上升电压之间的差增大。因此，作为晶体管的电流-电压特性的初期特性，导通态电流的上升电压与迟滞量（ΔVfb）有关。
此外，使用ESR测定结果说明在样品E1至样品E4中形成的保护膜23的缺陷密度。
以下说明所制造的样品。首先，在与样品E1至样品E4的保护膜23相同的条件下在石英衬底上形成400nm厚的氧氮化硅膜。然后，在包含氮及氧的气氛下以300℃进行加热处理1小时。
在与样品E1的保护膜23相同的条件下形成氧氮化硅膜的样品是样品E9，在与样品E2的保护膜23相同的条件下形成氧氮化硅膜的样品是样品E10，在与样品E3的保护膜23相同的条件下形成氧氮化硅膜的样品是样品E11，在与样品E4的保护膜23相同的条件下形成氧氮化硅膜的样品是样品E12。
接着，对样品E9至样品E12进行ESR测定。ESR测定在下述条件下进行。测定温度为室温（25℃），9.2GHz的高频功率（微波功率）为20mW，磁场的方向与样品E9至样品E12的氧氮化硅膜的各表面平行。起因于氧氮化硅膜中的硅的悬空键的在g=2.001处的信号的自旋数的检测下限为1.0×1015spins/cm2。
图28A至28D示出ESR测定的结果。图28A至28D分别示出样品E9至样品E12中的氧氮化硅膜的一次微分曲线。根据图27A至28D，ΔVfb越小，g值为2.001时的信号强度越小。因此，当绝缘膜971为缺陷少的膜时，可以降低C-V测定的迟滞量，并且可以获得具有优异的电特性的晶体管：漏电压为1V时的导通态电流的上升电压与漏电压为10V时的导通态电流的上升电压大致相同。
接着，形成具有与样品E5至样品E8相同的结构的MOS元件。但是，在该MOS元件的每一个中，在与样品E5至样品E8不同的条件下形成绝缘膜971。另外，形成具有与样品E9至样品E12相同的结构的用于ESR测定的样品。但是，在该样品的每一个中，在与样品E9至样品E12不同的条件下形成氧氮化硅膜。
接着，对各MOS元件进行C-V测定。另外，对各用于ESR测定的样品进行ESR测定。
图29示出在g=2.001处的信号的自旋密度与迟滞量之间的关系。在此，该自旋密度从样品E5至样品E8及具有在与样品E5至样品E8不同的条件下形成的绝缘膜971的MOS元件而获得。该迟滞量从样品E9至样品E12及具有在与样品E9至样品E12不同的条件下形成的氧氮化硅膜的用于ESR测定的样品而获得。
根据图25A至25D及图27A至27D，优选的迟滞量（ΔVfb）是2.0V或更低，在此情况下，漏电压为1V时的导通态电流的上升电压与漏电压为10V时的导通态电流的上升电压大致相同。另外，根据图29，满足上述迟滞量的在g=2.001处的信号的自旋密度低于1.5×1018spins/cm3，优选低于或等于1.0×1018spins/cm3。
据此，在晶体管上设置通过电子自旋共振法测定的在g=2.001处的信号的自旋密度低于1.5×1018spins/cm3，优选低于或等于1.0×1018spins/cm3的氧化绝缘膜作为保护膜，在此情况下，可以制造具有优异的电特性的晶体管。
符号说明
10：晶体管、11：衬底、13：基底绝缘膜、15：栅电极、17：栅极绝缘膜、18：氧化物半导体膜、19：氧化物半导体膜、20：氧化物半导体膜、21：电极、22：氧、23：保护膜、30：晶体管、31：绝缘膜、32：绝缘膜、33：栅极绝缘膜、34：绝缘膜、35：氧、36：绝缘膜、37：保护膜、100：晶体管、101：衬底、103：基底绝缘膜、105：氧化物半导体膜、107：电极、109：栅极绝缘膜、110：开口部、111：栅电极、113：保护膜、115：布线、120：晶体管、121：氧化物半导体膜、123：区域、125：区域、127：区域、130：晶体管、131：氧化物半导体膜、133：区域、135：区域、137：区域、139：电极、140：晶体管、141：侧壁绝缘膜、150：晶体管、151：侧壁绝缘膜、160：晶体管、161：氧化物半导体膜、163：区域、165：区域、167：区域、169：区域、170：晶体管、171：栅电极、191：衬底、210：晶体管、211：氧化物半导体膜、213：区域、215：区域、217：保护膜、219：布线、220：晶体管、221：侧壁绝缘膜、223：栅极绝缘膜、225：电极、230：晶体管、231：栅电极、233：绝缘膜、701：衬底、702：STI、704a：晶体管、704b：晶体管、704c：晶体管、705：杂质区域、706：栅极绝缘膜、707：栅电极、708：栅电极、709：绝缘膜、710：侧壁绝缘膜、711：绝缘膜、712：绝缘膜、713：绝缘膜、714a：接触插头、714b：接触插头、715：绝缘膜、716：绝缘膜、717：阻挡膜、718：布线、719：阻挡膜、720：绝缘膜、721：绝缘膜、722：阻挡膜、723：布线、724：阻挡膜、725a：绝缘膜、725b：绝缘膜、726：栅极绝缘膜、727：绝缘膜、728：绝缘膜、729：绝缘膜、730a：接触插头、730b：接触插头、731：绝缘膜、732：绝缘膜、733：阻挡膜、734a：布线、734b：布线、735：阻挡膜、740：保护膜、750：晶体管、751：栅电极、801：晶体管、803：晶体管、804：晶体管、805：晶体管、806：晶体管、807：X译码器、808：Y译码器、811：晶体管、812：存储电容器、813：X译码器、814：Y译码器、901：RF电路、902：模拟基带电路、903：数字基带电路、904：电池、905：电源电路、906：应用处理机、907：CPU、908：DSP、910：快闪存储器、911：显示器控制器、912：存储电路、913：显示器、914：显示部、915：源极驱动器、916：栅极驱动器、917：声频电路、918：键盘、919：触控感应器、950：存储电路、951：存储器控制器、952：存储器、953：存储器、954：开关、955：开关、956：显示器控制器、957：显示器、961：衬底、963：电极、965：绝缘膜、967：氧化物半导体膜、969：电极、971：绝缘膜、1001：电池、1002：电源电路、1003：微处理器、1004：快闪存储器、1005：声频电路、1006：键盘、1007：存储电路、1008：触摸屏、1009：显示器、1010：显示器控制器
本申请基于2012年4月6日向日本专利局提交的日本专利申请第2012-087432号以及2012年7月12日向日本专利局提交的日本专利申请第2012-156492号，其全部内容通过引用纳入本文。
Claims (11)
1.一种半导体装置，包括：
第一栅电极；
所述第一栅电极上的包括铟、镓和锌的氧化物半导体膜；
所述氧化物半导体膜上的包括第一导电膜和第二导电膜的第二栅电极；以及
所述第二栅电极上的保护膜，
其中，在所述氧化物半导体膜中铟浓度大于镓浓度，
所述第一导电膜包括铟、锌和氧化物，
所述第二导电膜包括金属元素，并且
所述保护膜是通过电子自旋共振法测定的在g=2.001处的信号的自旋密度低于1.5×1018 spins/cm3的氧化绝缘膜。
2.一种半导体装置，包括：
第一栅电极；
所述第一栅电极上的包括铟、镓和锌的第一氧化物半导体膜；
所述第一氧化物半导体膜上的包括铟、镓和锌的第二氧化物半导体膜；
所述第二氧化物半导体膜上的包括第一导电膜和第二导电膜的第二栅电极；以及
所述第二栅电极上的保护膜，
其中，在所述第二氧化物半导体膜中铟浓度大于镓浓度，
所述第一导电膜包括铟、锌和氧化物，
所述第二导电膜包括金属元素，并且
所述保护膜是通过电子自旋共振法测定的在g=2.001处的信号的自旋密度低于1.5×1018spins/cm3的氧化绝缘膜。
3.根据权利要求1或2所述的半导体装置，其中，所述第二导电膜在所述第一导电膜上。
4.根据权利要求1或2所述的半导体装置，其中，所述金属元素是从铝、钛、钽、钨和钼中选择的一个。
5.根据权利要求1所述的半导体装置，其中，所述氧化物半导体膜的铟、镓和锌的原子数比是4:2:3。
6.根据权利要求1所述的半导体装置，其中，所述氧化物半导体膜包括c轴取向结晶部分。
7. 根据权利要求1所述的半导体装置，其中，所述氧化物半导体膜的氢浓度低于5×1019 atoms/cm3。
8.根据权利要求2所述的半导体装置，其中，所述第一氧化物半导体膜的铟、镓和锌的原子数比是1:3:2。
9.根据权利要求2所述的半导体装置，其中，所述第二氧化物半导体膜的铟、镓和锌的原子数比是4:2:3。
10.根据权利要求2所述的半导体装置，其中，所述第一氧化物半导体膜和所述第二氧化物半导体膜的至少一个包括c轴取向结晶部分。
11. 根据权利要求2所述的半导体装置，其中，所述第二氧化物半导体膜的氢浓度低于5×1019 atoms/cm3。
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