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CN106816470A - 具有栅极堆叠件的半导体器件结构的结构和形成方法 - Google Patents

具有栅极堆叠件的半导体器件结构的结构和形成方法 Download PDF

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CN106816470A
CN106816470A CN201610723852.2A CN201610723852A CN106816470A CN 106816470 A CN106816470 A CN 106816470A CN 201610723852 A CN201610723852 A CN 201610723852A CN 106816470 A CN106816470 A CN 106816470A
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halogen
gate dielectric
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林智伟
王智麟
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Taiwan Semiconductor Manufacturing Co TSMC Ltd
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Abstract

本发明提供了具有栅极堆叠件的半导体器件结构的结构和形成方法。该半导体器件结构包括半导体衬底和位于半导体衬底上方的栅极堆叠件。该栅极堆叠件包括栅极介电层和功函层。栅极介电层位于半导体衬底和功函层之间。该半导体器件结构也包括卤素源层。栅极介电层位于半导体衬底和卤素源层之间。

Description

具有栅极堆叠件的半导体器件结构的结构和形成方法
技术领域
本发明的实施例涉及集成电路器件，更具体地，涉及具有栅极堆叠件的半导体器件结构的结构和形成方法。
背景技术
半导体集成电路(IC)工业已经经历了快速增长。IC材料和设计中的技术进步已经产生了多代IC。每一代都比上一代具有更小和更复杂的电路。
在IC演化过程中，功能密度(即，每芯片面积的互连器件的数量)已经普遍增大，而几何尺寸(即，可以使用制造工艺产生的最小组件(或线))已经减小。这种按比例缩小工艺通常通过提高生产效率和降低相关成本来提供益处。
然而，这些进步已经增加了处理和制造IC的复杂性。由于部件尺寸不断减小，制造工艺不断地变得更加难以实施。因此，形成尺寸越来越小的可靠的半导体器件是一个挑战。
发明内容
本发明的实施例提供了一种半导体器件结构，包括：半导体衬底；栅极堆叠件，位于所述半导体衬底上方，其中，所述栅极堆叠件包括栅极介电层和功函层，并且所述栅极介电层位于所述半导体衬底和所述功函层之间；以及卤素源层，其中，所述栅极介电层位于所述半导体衬底和所述卤素源层之间。
本发明的实施例还提供了一种半导体器件结构，包括：半导体衬底；栅极堆叠件，位于所述半导体衬底上方，其中，所述栅极堆叠件包括栅极介电层、覆盖层以及功函层，并且所述覆盖层位于所述栅极介电层和所述功函层之间；以及卤素掺杂区域，位于所述覆盖层内。
本发明的又一实施例提供了一种用于形成半导体器件结构的方法，包括：在半导体衬底上方形成栅极介电层；在所述栅极介电层上方形成覆盖层；在所述栅极介电层上方形成卤素源层；以及在所述覆盖层上方形成功函层。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应该指出，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1A至图1D是根据一些实施例的用于形成半导体器件结构的工艺的各个阶段的立体图。
图2A至图2D是根据一些实施例的用于形成半导体器件结构的工艺的各个阶段的截面图。
图3是根据一些实施例的半导体器件结构的截面图。
图4是根据一些实施例的半导体器件结构的截面图。
图5A至图5B是根据一些实施例的用于形成半导体器件结构的工艺的各个阶段的截面图。
图6是根据一些实施例的半导体器件结构的截面图。
图7是根据一些实施例的半导体器件结构的截面图。
具体实施方式
以下公开内容提供了许多用于实现所提供主题的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实例。此外，本发明可在各个实施例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
而且，为便于描述，在此可以使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)原件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，而本文使用的空间相对描述符可以同样地作出相应的解释。
描述了本发明的一些实施例。图1A至图1D是根据一些实施例的用于形成半导体器件结构的工艺的各个阶段的立体图。图2A至图2D是根据一些实施例的用于形成半导体器件结构的工艺的各个阶段的截面图。在一些实施例中，图2A至图2D中的一些截面图对应于沿着图1B至图1D中的线I-I截取的截面图。在图1A至图1D或图2A至图2D中描述的阶段之前、期间和/或之后可以提供额外的操作。对于不同的实施例，可以替换或消除所描述的一些阶段。可以向半导体器件结构添加额外的部件。对于不同的实施例，可以替换或消除以下所描述的一些部件。
如图1A和图2A所示，根据一些实施例，在半导体衬底100上方形成包括鳍结构120的一个或多个鳍结构。在一些实施例中，半导体衬底100是诸如半导体晶圆的块状半导体衬底。例如，半导体衬底100是硅晶圆。半导体衬底100可以包括硅或诸如锗的另一元素半导体材料。在一些其它实施例中，半导体衬底100包括化合物半导体。化合物半导体可以包括砷化镓、碳化硅、砷化铟、磷化铟、另一合适的材料或它们的组合。
在一些实施例中，半导体衬底100包括绝缘体上半导体(SOI)衬底。可以使用注氧隔离(SIMOX)工艺、晶圆接合工艺、另一适用的方法或它们的组合来制造SOI衬底。
在一些实施例中，在半导体衬底100中形成多个凹槽(或沟槽)。因此，在凹槽之间形成包括鳍结构120的多个鳍结构。为了简单起见，在图1A和图2A中仅示出了一个鳍结构(鳍结构120)。在一些实施例中，一个或多个光刻和蚀刻工艺用于形成凹槽。
如图1A和2A所示，根据一些实施例，在凹槽中形成隔离部件130以围绕鳍结构120的下部。在一些实施例中，隔离部件130连续地围绕鳍结构120的下部。在一些实施例中，隔离部件130围绕形成在半导体衬底100上的其它鳍结构的下部。隔离部件130用于限定和电隔离在半导体衬底100中和/或上方形成的各个器件元件。在一些实施例中，隔离部件130包括浅沟槽隔离(STI)部件、硅的局部氧化(LOCOS)部件、其它合适的隔离部件或它们的组合。
在一些实施例中，每个隔离部件130均具有多层结构。在一些实施例中，隔离部件130由介电材料制成。介电材料可以包括氧化硅、氮化硅、氮氧化硅、氟掺杂的硅酸盐玻璃(FSG)、低k介电材料、另一合适的材料或它们的组合。在一些实施例中，形成STI衬垫(未示出)以减少半导体衬底100和隔离部件130之间的界面处的晶体缺陷。STI衬垫也可以用于减少鳍结构和隔离部件130之间的界面处的晶体缺陷。
在一些实施例中，在半导体衬底100上方沉积介电材料层。介电材料层覆盖包括鳍结构120的鳍结构并且填充位于鳍结构之间的凹槽。在一些实施例中，实施平坦化工艺以削薄介电材料层。例如，削薄介电材料层直至暴露鳍结构120。平坦化工艺可以包括化学机械抛光(CMP)工艺、研磨工艺、干抛光工艺、蚀刻工艺、另一适用的工艺或它们的组合。之后，回蚀刻介电材料层至鳍结构120的顶面之下。因此，形成了隔离部件130。根据一些实施例，如图1A和2A所示，包括鳍结构120的鳍结构突出于隔离部件130的顶面。
如图1B和图2A所示，根据一些实施例，在鳍结构120和半导体衬底100上方形成包括栅极介电层140和栅电极150的伪栅极堆叠件155。伪栅极堆叠件155覆盖部分鳍结构120。在一些实施例中，伪栅极堆叠件155覆盖包括鳍结构120的多个鳍结构的部分。
在一些实施例中，栅极介电层140由氧化硅、氮化硅、氮氧化硅、具有高介电常数(高k)的介电材料、另一合适的介电材料或它们的组合制成。高k介电材料的实例包括氧化铪、氧化锆、氧化铝、二氧化铪-氧化铝合金、氧化铪硅、氮氧化铪硅、氧化铪钽、氧化铪钛、氧化铪锆、另一合适的高k材料或它们的组合。在一些实施例中，栅极介电层140是随后将被去除的伪栅极介电层。在一些其它实施例中，未形成栅极介电层140。
在一些实施例中，使用化学汽相沉积(CVD)工艺、原子层沉积(ALD)工艺、热氧化工艺、物理汽相沉积(PVD)工艺、另一适用的工艺或它们的组合在隔离部件130和鳍结构120上方沉积栅极介电层140。
之后，根据一些实施例，如图1B和图2A所示，在栅极介电层140上方形成栅电极150以覆盖部分鳍结构120。在一些实施例中，栅电极150是将由金属栅电极替换的伪栅电极。在一些实施例中，栅电极150由多晶硅制成。
在一些实施例中，在栅极介电层140上方沉积栅电极层。可以使用CVD工艺或另一适用的工艺沉积栅电极层。在一些实施例中，栅电极层由多晶硅制成。之后，根据一些实施例，在栅电极层上方形成图案化的硬掩模层(未示出)。图案化的硬掩模层用于将栅电极层图案化成包括栅电极150的一个或多个栅电极。可以通过图案化的硬掩模层的开口使用一个或多个蚀刻工艺蚀刻栅电极层以形成伪栅极堆叠件155。
之后，根据一些实施例，如图1B和图2A所示，在栅电极150的侧壁上方形成间隔件元件160。间隔件元件160可以用于协助随后的源极/漏极部件的形成。在一些实施例中，间隔件元件160包括一层或多层。在一些实施例中，间隔件元件160由介电材料制成。该介电材料可以包括氮化硅、氧化硅、氮氧化硅、碳化硅、另一合适的材料或它们的组合。
在一些实施例中，使用CVD工艺、PVD工艺、旋涂工艺、另一适用的工艺或它们的组合在伪栅极堆叠件155上方沉积间隔件材料层。之后，使用诸如各向异性蚀刻工艺的蚀刻工艺部分地去除间隔件材料层。因此，如图1B和图2A所示，在伪栅极堆叠件155的侧壁上的间隔件材料层的剩余部分形成了间隔件元件160。在一些实施例中，在去除未由栅电极150覆盖的部分栅极介电层140之后，形成间隔件元件160。在一些实施例中，在用于形成间隔件元件160的蚀刻工艺期间，一起去除未由栅电极150覆盖的栅极介电层140和间隔件材料层。
之后，根据一些实施例，如图1B和图2A所示，在鳍结构120上形成源极/漏极部件170。在一些实施例中，例如，使用蚀刻工艺部分地去除未由栅电极150和间隔件元件160覆盖的鳍结构120以形成凹槽。凹槽的底面可以位于隔离部件130的顶面之下。之后，在凹槽中形成源极/漏极部件170。在一些实施例中，源极/漏极部件170是使用外延生长工艺形成的外延生长部件。在一些实施例中，源极/漏极部件170突出于凹槽。在一些实施例中，源极/漏极部件170也用作可以对源极/漏极部件170之间的沟道区域施加应变或应力的应力源。可以相应地改进载流子迁移率。
根据一些实施例，如图1B和图2A所示，之后形成介电层180以围绕伪栅极堆叠件155和源极/漏极部件170。为了更好的理解本发明，图1B中的介电层180以虚线示出，从而使得由介电层180覆盖的元件是可见的。在一些实施例中，沉积介电材料层以覆盖源极/漏极部件170、间隔件元件160和栅电极150。
在一些实施例中，介电材料层由氧化硅、氮氧化硅、硼硅酸盐玻璃(BSG)、磷硅酸盐玻璃(PSG)、硼磷硅酸盐玻璃(BPSG)、氟硅酸盐玻璃(FSG)、低k材料、多孔介电材料、另一合适的材料或它们的组合制成。在一些实施例中，使用CVD工艺、ALD工艺、旋涂工艺、喷涂工艺、另一适用的工艺或它们的组合沉积介电材料层。
之后，平坦化工艺可以用于部分地去除介电材料层。可以部分地去除介电材料层直至暴露栅电极150。因此，形成介电层180。在一些实施例中，平坦化工艺包括CMP工艺、研磨工艺、干抛光工艺、蚀刻工艺、另一适用的工艺或它们的组合。
根据一些实施例，如图1C和图2B所示，去除栅电极150和部分栅极介电层140以形成凹槽210。凹槽210由介电层180围绕并且定位在间隔件元件160之间。凹槽210暴露鳍结构120。可以使用一个或多个蚀刻工艺以形成凹槽210。在一些实施例中，直接位于间隔件元件160下方的部分栅极介电层140保留未被去除。
根据一些实施例，如图2C所示，在介电层180和凹槽210的侧壁和底部上方沉积界面层181。在一些实施例中，界面层181共形地覆盖由凹槽210暴露的鳍结构120和凹槽210的侧壁和底部。界面层181可以用于改进鳍结构120和随后形成的栅极介电层之间的粘合。在一些实施例中，界面层由诸如氧化硅、氧化锗或氧化硅锗的半导体氧化物材料制成。在一些实施例中，使用ALD工艺、CVD工艺、热氧化工艺、另一适用的工艺或它们的组合沉积界面层181。
根据一些实施例，如图2C所示，在界面层181上方沉积栅极介电层182。在一些实施例中，栅极介电层182共形地覆盖鳍结构120和凹槽210的侧壁和底部。在一些实施例中，栅极介电层182和位于间隔件元件160下方的栅极介电层140由不同的材料制成。在一些实施例中，栅极介电层182由高k介电材料制成。高k介电材料可以包括氧化铪、氧化锆、氧化铝、二氧化铪-氧化铝合金、氧化铪硅、氮氧化铪硅、氧化铪钽、氧化铪钛、氧化铪锆、另一合适的高k材料或它们的组合。在一些实施例中，使用ALD工艺、CVD工艺、另一适用的工艺或它们的组合沉积栅极介电层182。
之后，根据一些实施例，如图2C所示，在栅极介电层182上方形成卤素源层184。在一些实施例中，卤素源层184与栅极介电层182直接接触。在一些其它实施例中，在卤素源层184和栅极介电层182之间形成材料层(未示出)。在这种情况下，卤素源层184未与栅极介电层182直接接触。在一些实施例中，卤素源层184的厚度在从约至约的范围内。在一些其它实施例中，卤素源层184的厚度在从约至约的范围内。在这种情况下，卤素源层184不会因为太厚而不能确保栅极介电层182和随后形成的功函层之间的距离保持在可接受的范围内。在一些实施例中，控制卤素源层184的厚度至小于约在一些其它实施例中，控制卤素源层184的厚度至小于约
卤素源层184可以用于向鳍结构120和界面层181之间的界面提供卤素元素(或离子)。卤素元素(或离子)可能能够修复位于鳍结构120和界面层181之间的界面处的缺陷(诸如悬空键)。例如，卤素源层184的卤素元素或离子可以扩散穿过栅极介电层182和界面层181到达界面并且修复缺陷。因此，改进了半导体器件结构的性能和可靠性。例如，改进了鳍结构120的载流子迁移率并且鳍结构120的载流子迁移率变得更稳定。
在一些实施例中，卤素源层184包括一种或多种类型的卤素元素(或离子)。在一些实施例中，卤素源层184包括氟(F)、氯(Cl)、溴(Br)、另一合适的元素(或离子)或它们的组合。在一些实施例中，卤素源层184包括氧(O)。在这些情况下，卤素源层184也可以用作氧源层。卤素源层184的氧元素(或离子)可以进入栅极介电层182以修复栅极介电层182中的缺陷(诸如氧空位)。因此改进了栅极介电层182的质量。
在一些实施例中，卤素源层184包括金属元素。在一些实施例中，卤素源层184包括钛(Ti)、钽(Ta)、另一合适的元素或它们的组合。在一些实施例中，卤素层184是导电的。在一些实施例中，卤素层184的电导率大于栅极介电层182或界面层181的电导率。在一些实施例中，卤素源层184是包含Ti-N-O-和-F-的层、包含Ta-N-O-和-F-的层、包含Ti-N-和-F-的层、包含Ta-N-和-F-的层，另一合适的层或它们的组合。
在一些实施例中，使用ALD工艺、CVD工艺、另一适用的工艺或它们的组合在栅极介电层182上方形成卤素源层184。在一些实施例中，卤素源层184的形成涉及热工艺、原位灰化工艺、异位灰化工艺、等离子体工艺、另一适用的工艺或它们的组合。在一些实施例中，卤素源层184是掺杂有卤素元素的含金属层。在一些实施例中，卤素源层184是掺杂有卤素元素的金属氮化物层。在一些实施例中，卤素源层184是材料层内的卤素掺杂区域。例如，卤素源层184是材料氮化物层内的卤素掺杂区域。在这些情况下，卤素源层184的形成涉及ALD工艺、CVD工艺、注入工艺、扩散工艺、另一适用的工艺或它们的组合。
在一些实施例中，卤素源层184具有诸如氟的卤素元素的原子浓度。在一些实施例中，卤素源层184中的卤素元素的原子浓度基本均匀。在一些其它实施例中，卤素源层184中的卤素元素的原子浓度不均匀。在一些实施例中，卤素源层184中的卤素元素的原子浓度沿着卤素源层184的顶部朝向栅极介电层182的方向逐渐变小。
根据一些实施例，如图2C所示，在卤素源层184上方沉积覆盖层186。覆盖层186可以用于保护覆盖层186之下的结构。在可能涉及热操作的随后的工艺期间，覆盖层186可以防止覆盖层186之上的氧进入栅极介电层182和界面层181。因此，栅极介电层182或界面层181的厚度可以保持基本相同。
在一些实施例中，覆盖层186包括金属元素和氧元素。在一些实施例中，覆盖层186由氮化钛、氮化钽、另一合适的材料或它们的组合制成。在一些实施例中，覆盖层186厚于卤素源层184。在一些实施例中，覆盖层186的厚度在从约至约的范围内。在一些实施例中，使用CVD工艺、ALD工艺、PVD工艺、电镀工艺、化学镀工艺、另一适用的工艺或它们的组合沉积覆盖层186。在一些其它实施例中，未形成覆盖层186。
在一些实施例中，在卤素源层184的形成之后，形成覆盖层186。然而，本发明的实施例不限于此。可以对本发明的实施例做出许多改变和/或修改。在一些其它实施例中，在卤素源层184的形成之前，形成覆盖层186。
图5A至图5B是根据一些实施例的用于形成半导体器件结构的工艺的各个阶段的截面图。根据一些实施例，如图5A所示，在卤素源层184的形成之前，在栅极介电层182上方沉积覆盖层186。之后，根据一些实施例，如图5A所示，对覆盖层186实施掺杂工艺502。在一些实施例中，掺杂工艺502是注入工艺。
根据一些实施例，如图5B所示，掺杂工艺502掺杂部分覆盖层以在覆盖层186内形成卤素源层184。在这些情况下，卤素源层184也是覆盖层186内的卤素掺杂区域。覆盖层186内的卤素源层184的位置(或深度)可以通过调节掺杂工艺502的工艺参数控制。例如，可以改变注入能量和/或剂量以控制卤素源层184的位置。在一些实施例中，精细调节掺杂工艺502从而使得卤素源层184(卤素掺杂区域)与栅极介电层182直接接触。在一些实施例中，卤素源层184(卤素掺杂区域)中的卤素元素的原子浓度沿着卤素源层184的顶部朝向栅极介电层182的方向逐渐变小。在一些实施例中，由于卤素源层184是覆盖层186内的掺杂区域，因此在卤素源层184的形成之后，不会增加鳍结构120和随后形成的功函层之间的距离。因此确保了半导体器件结构的性能。
可以对本发明的实施例做出许多改变和/或修改。图6是根据一些实施例的半导体器件结构的截面图。在一些实施例中，如图6所示，卤素源层184未与栅极介电层182直接接触。在一些实施例中，卤素源层184是在覆盖层186内形成的卤素掺杂区域。根据一些实施例，如图6所示，卤素源层184(卤素掺杂区域)位于覆盖层186的上部186b和下部186a之间。
根据一些实施例，如图2C所示，在覆盖层186上方沉积阻挡层187。阻挡层187可以由氮化钽、氮化钛、另一合适的材料或它们的组合制成。在一些实施例中，阻挡层187的厚度在从约至约的范围内。在一些实施例中，使用CVD工艺、ALD工艺、PVD工艺、电镀工艺、化学镀工艺、另一适用的工艺或它们的组合沉积阻挡层187。在一些其它实施中，未形成阻挡层187。
之后，根据一些实施例，如图2C所示，在阻挡层187上方沉积功函层188。在一些实施例中，功函层188共形地覆盖鳍结构120。功函层188用于提供用于晶体管的期望的功函数以增强器件的性能(诸如改进的阈值电压)。在一些实施例中，功函层188是能够提供适用于器件的功函值(诸如等于或小于约4.5eV)的n-型金属层。在一些实施例中，功函层188是能够提供适用于器件的功函值(诸如等于或大于约4.8eV)的p-型金属层。
n-型金属层可以包括金属、金属碳化物、金属氮化物或它们的组合。例如，n-型金属层包括氮化钛、钽、氮化钽、其它合适的材料或它们的组合。P-型金属层可以包括金属、金属碳化物、金属氮化物、其它合适的材料或它们的组合。例如，p-型金属包括氮化钽、氮化钨、钛、氮化钛、其它合适的材料或它们的组合。
功函层188也可以由铪、锆、钛、钽、铝、金属碳化物(例如，碳化铪、碳化锆、碳化钛、碳化铝)、铝化物、钌、钯、铂、钴、镍、导电金属氧化物或它们的组合制成。可以精细调节功函层188的厚度和/或组成以调整功函水平。例如，根据氮化钛层的厚度和/或组成，氮化钛层可以用作p-型金属层或n-型金属层。在一些实施例中，功函层188是多个子层的堆叠件。在一些实施例中，使用CVD工艺、ALD工艺、PVD工艺、电镀工艺、化学镀工艺、另一适用的工艺或它们的组合沉积功函层188。
之后，根据一些实施例，如图2C所示，在功函层188上方沉积粘着层(或润湿层)189。粘着层(或润湿层)189可以用于促进随后的导电填充层的形成。粘着层(或润湿层)189可以由钴、氮化钛、氮化钽、另一合适的材料或它们的组合制成。在一些实施例中，使用CVD工艺、电镀工艺、PVD工艺、化学镀工艺、另一适用的工艺或它们的组合沉积粘着层(或润湿层)189。在一些其它实施例中，未形成粘着层(或润湿层)189。
之后，根据一些实施例，如图2C所示，在粘着层(或润湿层)189上方沉积导电填充层190以填充凹槽210。在一些实施例中，导电填充层190由钨、铝、铜、金、铂、另一合适的材料或它们的组合制成。在一些实施例中，使用CVD工艺、电镀工艺、PVD工艺、化学镀工艺、另一适用的工艺或它们的组合沉积导电填充层190。
根据一些实施例，如图2D所示，实施平坦化工艺以去除凹槽210外部的部分金属栅极堆叠件。因此，根据一些实施例，如图1D和图2D所示，金属栅极堆叠件层的剩余部分一起形成了栅极堆叠件195(金属栅极堆叠件)。在一些实施例中，栅极堆叠件195覆盖部分鳍结构120。在一些实施例中，卤素源层184共形地覆盖了鳍结构120的侧壁和顶部。因此，卤素源层184(或卤素掺杂区域)的卤素元素可以扩散至鳍结构120的表面以修复鳍结构120的侧壁和顶部处的缺陷。显著地改进了半导体器件结构的性能和可靠性。在一些实施例中，卤素源层184的一些卤素元素存在于栅极介电层182、界面层181和/或鳍结构120的表面部分中。
可以对本发明的实施例做出许多改变和/或修改。图3是根据一些实施例的半导体器件结构的截面图。在一些实施例中，图3示出了部分栅极堆叠件195。在一些实施例中，卤素源层184位于栅极介电层182和功函层188之间。然而，卤素源层184不限于位于栅极介电层182和覆盖层186之间。在一些实施例中，覆盖层186位于栅极介电层182和卤素源层184之间。在一些实施例中，卤素源层184是在覆盖层186的形成之后形成的沉积层。在一些实施例中，卤素源层184是覆盖层186的上部内的掺杂区域。
可以对本发明的实施例做出许多改变和/或修改。在一些实施例中，在栅极介电层182和功函层188之间形成两个或多个卤素源层。
图4是根据一些实施例的半导体器件结构的截面图。在一些实施例中，在栅极介电层182和导电填充层190之间形成两个或多个卤素源层。在一些实施例中，分别在覆盖层186的底部和顶部上形成卤素源层184a和184b。在一些实施例中，卤素源层184a和184b是沉积层。在一些实施例中，卤素源层184a和184b是覆盖层186之下和之上的卤素掺杂区域。在一些实施例中，卤素源层184a和184b包含不同种类的卤素元素。在一些其它实施例中，卤素源层184a和184b包含相同种类的卤素元素。
可以对本发明的实施例做出许多改变和/或修改。图7是根据一些实施例的半导体器件结构的截面图。在一些实施例中，在半导体衬底100上方形成金属栅极堆叠件195’。与栅极堆叠件195不同，金属栅极堆叠件195’未通过替换伪栅极堆叠件形成。在一些实施例中，包括层181、182、184、186、187和188的栅极堆叠层形成在半导体衬底100上方并且被图案化以形成金属栅极堆叠件195’。卤素源层184可以向界面层181之下的半导体衬底100的表面提供卤素元素(或离子)。因此，可以修复半导体衬底100和界面层181之间的界面处的缺陷。例如，减小了界面处的悬空键的数量。因此，改进了半导体器件结构的性能和可靠性。
本发明的实施例形成了半导体器件结构，该半导体器件结构具有包括在栅极介电层和栅极堆叠件的顶部之间形成的卤素源层的栅极堆叠件。该卤素源层是位于栅极介电层上方的沉积层或掺杂区域。该卤素源层配置为向栅极介电层之下的半导体鳍或半导体衬底的表面提供卤素元素或离子。该卤素元素可以修复半导体鳍或半导体衬底的表面处的缺陷(诸如悬空键)。因此，大大地改进了性能和可靠性。
根据一些实施例，提供了半导体器件结构。该半导体器件结构包括半导体衬底和位于半导体衬底上方的栅极堆叠件。该栅极堆叠件包括栅极介电层和功函层。该栅极介电层位于半导体衬底和功函层之间。该半导体器件结构也包括卤素源层。栅极介电层位于半导体衬底和卤素源层之间。
在上述半导体器件结构中，其中，所述卤素源层位于所述栅极介电层和所述功函层之间。
在上述半导体器件结构中，其中，所述卤素源层是掺杂有卤素元素的金属氮化物层。
在上述半导体器件结构中，其中，所述卤素源层包括氧。
在上述半导体器件结构中，其中，所述卤素源层与所述栅极介电层直接接触。
在上述半导体器件结构中，其中，所述卤素源层未与所述栅极介电层直接接触。
在上述半导体器件结构中，其中，所述卤素源层具有卤素元素的原子浓度，并且所述卤素源层中的所述卤素元素的所述原子浓度是均匀的。
在上述半导体器件结构中，其中，所述卤素源层具有卤素元素的原子浓度，并且所述卤素源层中的所述卤素元素的所述原子浓度沿着从所述卤素源层的顶部朝向所述栅极介电层的方向逐渐变小。
在上述半导体器件结构中，还包括：覆盖层，位于所述功函层和所述卤素源层之间。
在上述半导体器件结构中，还包括：鳍结构，位于所述半导体衬底上方，其中，所述栅极堆叠件覆盖所述鳍结构的部分，并且所述卤素源层共形地覆盖所述鳍结构的所述部分的侧壁和顶部。
根据一些实施例，提供了半导体器件结构。该半导体器件结构包括半导体衬底和位于半导体衬底上方的栅极堆叠件。该栅极堆叠件包括栅极介电层、覆盖层以及功函层，并且该覆盖层位于栅极介电层和功函层之间。该半导体器件结构也包括覆盖层内的卤素掺杂区域。
在上述半导体器件结构中，其中，所述卤素掺杂区域与所述栅极介电层直接接触。
在上述半导体器件结构中，其中，所述卤素掺杂区域未与所述栅极介电层直接接触。
在上述半导体器件结构中，其中，所述覆盖层包括金属元素和氧元素。
在上述半导体器件结构中，其中，所述卤素掺杂区域具有卤素元素的原子浓度，并且所述卤素掺杂区域中的所述卤素元素的所述原子浓度沿着从所述卤素掺杂区域的顶部朝向所述栅极介电层的方向逐渐变小。
根据一些实施例，提供了用于形成半导体器件结构的方法。该方法包括在半导体衬底上方形成栅极介电层以及在栅极介电层上方形成覆盖层。该方法也包括在栅极介电层上方形成卤素源层。该方法还包括在覆盖层上方形成功函层。
在上述方法中，其中，在所述覆盖层的形成之前，形成所述卤素源层。
在上述方法中，其中，在所述覆盖层的形成之后并且在所述功函层的形成之前，形成所述卤素源层。
在上述方法中，其中，在所述覆盖层的形成之后并且在所述功函层的形成之前，形成所述卤素源层，所述卤素源层的形成包括用卤素元素掺杂所述覆盖层的部分以形成所述卤素源层。
在上述方法中，还包括：在所述半导体衬底上方形成伪栅极堆叠件；形成介电层以围绕所述伪栅极堆叠件；以及去除所述伪栅极堆叠件以形成由所述介电层围绕的凹槽，其中，在所述凹槽的侧壁和底部上形成所述栅极介电层、所述覆盖层、所述卤素源层以及所述功函层。
上面概述了若干实施例的特征，使得本领域人员可以更好地理解本发明的方面。本领域人员应该理解，他们可以容易地使用本发明作为基础来设计或修改用于实施与本人所介绍实施例相同的目的和/或实现相同优势的其他工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中他们可以做出多种变化、替换以及改变。

Claims (10)

1.一种半导体器件结构，包括：
半导体衬底；
栅极堆叠件，位于所述半导体衬底上方，其中，所述栅极堆叠件包括栅极介电层和功函层，并且所述栅极介电层位于所述半导体衬底和所述功函层之间；以及
卤素源层，其中，所述栅极介电层位于所述半导体衬底和所述卤素源层之间。
2.根据权利要求1所述的半导体器件结构，其中，所述卤素源层位于所述栅极介电层和所述功函层之间。
3.根据权利要求1所述的半导体器件结构，其中，所述卤素源层是掺杂有卤素元素的金属氮化物层。
4.根据权利要求1所述的半导体器件结构，其中，所述卤素源层包括氧。
5.根据权利要求1所述的半导体器件结构，其中，所述卤素源层与所述栅极介电层直接接触。
6.根据权利要求1所述的半导体器件结构，其中，所述卤素源层未与所述栅极介电层直接接触。
7.根据权利要求1所述的半导体器件结构，其中，所述卤素源层具有卤素元素的原子浓度，并且所述卤素源层中的所述卤素元素的所述原子浓度是均匀的。
8.根据权利要求1所述的半导体器件结构，其中，所述卤素源层具有卤素元素的原子浓度，并且所述卤素源层中的所述卤素元素的所述原子浓度沿着从所述卤素源层的顶部朝向所述栅极介电层的方向逐渐变小。
9.一种半导体器件结构，包括：
半导体衬底；
栅极堆叠件，位于所述半导体衬底上方，其中，所述栅极堆叠件包括栅极介电层、覆盖层以及功函层，并且所述覆盖层位于所述栅极介电层和所述功函层之间；以及
卤素掺杂区域，位于所述覆盖层内。
10.一种用于形成半导体器件结构的方法，包括：
在半导体衬底上方形成栅极介电层；
在所述栅极介电层上方形成覆盖层；
在所述栅极介电层上方形成卤素源层；以及
在所述覆盖层上方形成功函层。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109216198A (zh) * 2017-06-30 2019-01-15 台湾积体电路制造股份有限公司 栅极堆叠结构及其形成方法
CN109473473A (zh) * 2017-09-08 2019-03-15 三星电子株式会社 半导体器件
CN112005380A (zh) * 2018-04-06 2020-11-27 应用材料公司 用于三维结构的保形掺杂的方法

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10283620B2 (en) * 2017-01-26 2019-05-07 International Business Machines Corporation Approach to control over-etching of bottom spacers in vertical fin field effect transistor devices
US11177364B2 (en) 2017-11-03 2021-11-16 Samsung Electronics Co., Ltd. Integrated circuit device and method of manufacturing the same
KR102403729B1 (ko) * 2017-11-03 2022-05-30 삼성전자주식회사 집적 회로 소자 및 그의 제조 방법
US10868137B2 (en) * 2018-07-31 2020-12-15 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method
US11417748B2 (en) * 2019-10-30 2022-08-16 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method of fabricating a semiconductor device
US11610822B2 (en) * 2020-01-31 2023-03-21 Taiwan Semiconductor Manufacturing Co., Ltd. Structures for tuning threshold voltage

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102903741A (zh) * 2011-07-28 2013-01-30 台湾积体电路制造股份有限公司 半导体器件及其制造方法
CN103066073A (zh) * 2011-10-20 2013-04-24 台湾积体电路制造股份有限公司 半导体器件的金属栅极结构
US20140183666A1 (en) * 2012-12-27 2014-07-03 Intermolecular, Inc. Flourine-Stabilized Interface

Family Cites Families (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5268208A (en) * 1991-07-01 1993-12-07 Ford Motor Company Plasma enhanced chemical vapor deposition of oxide film stack
US6087231A (en) * 1999-08-05 2000-07-11 Advanced Micro Devices, Inc. Fabrication of dual gates of field transistors with prevention of reaction between the gate electrode and the gate dielectric with a high dielectric constant
KR100899565B1 (ko) 2002-10-21 2009-05-27 주식회사 하이닉스반도체 반도체 소자의 듀얼 금속 게이트 형성방법
US7445976B2 (en) * 2006-05-26 2008-11-04 Freescale Semiconductor, Inc. Method of forming a semiconductor device having an interlayer and structure therefor
KR100868768B1 (ko) 2007-02-28 2008-11-13 삼성전자주식회사 Ｃｍｏｓ 반도체 소자 및 그 제조방법
JP2008262956A (ja) * 2007-04-10 2008-10-30 Elpida Memory Inc 半導体装置及びその製造方法
US8003507B2 (en) 2008-08-18 2011-08-23 Taiwan Semiconductor Manufacturing Company, Ltd. Method of integrating high-K/metal gate in CMOS process flow
US8679962B2 (en) 2008-08-21 2014-03-25 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit metal gate structure and method of fabrication
US8349680B2 (en) 2008-08-21 2013-01-08 Taiwan Semiconductor Manufacturing Company, Ltd. High-k metal gate CMOS patterning method
US8105931B2 (en) 2008-08-27 2012-01-31 Taiwan Semiconductor Manufacturing Company, Ltd. Method of fabricating dual high-k metal gates for MOS devices
US8643113B2 (en) * 2008-11-21 2014-02-04 Texas Instruments Incorporated Structure and method for metal gate stack oxygen concentration control using an oxygen diffusion barrier layer and a sacrificial oxygen gettering layer
US7943457B2 (en) 2009-04-14 2011-05-17 International Business Machines Corporation Dual metal and dual dielectric integration for metal high-k FETs
JP5442332B2 (ja) 2009-06-26 2014-03-12 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
US20120070948A1 (en) 2010-09-16 2012-03-22 United Microelectronics Corp. Adjusting method of channel stress
US8536038B2 (en) * 2011-06-21 2013-09-17 United Microelectronics Corp. Manufacturing method for metal gate using ion implantation
KR101909205B1 (ko) * 2012-04-20 2018-10-17 삼성전자 주식회사 핀형 전계 효과 트랜지스터를 구비한 반도체 소자
KR101909091B1 (ko) * 2012-05-11 2018-10-17 삼성전자 주식회사 반도체 장치 및 그 제조 방법
CN103681276B (zh) * 2012-09-18 2016-08-31 中芯国际集成电路制造(上海)有限公司 金属栅极、mos晶体管及cmos结构分别的形成方法
CN104867873B (zh) * 2014-02-21 2018-03-20 中芯国际集成电路制造(上海)有限公司 一种半导体器件的制造方法
US9548372B2 (en) * 2015-01-29 2017-01-17 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device with tunable work function
US9978866B2 (en) * 2015-04-22 2018-05-22 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor structure and manufacturing method thereof
KR102336033B1 (ko) * 2015-04-22 2021-12-08 에스케이하이닉스 주식회사 매립금속게이트구조를 구비한 반도체장치 및 그 제조 방법, 그를 구비한 메모리셀, 그를 구비한 전자장치
US9947540B2 (en) * 2015-07-31 2018-04-17 Taiwan Semiconductor Manufacturing Company, Ltd. Pre-deposition treatment and atomic layer deposition (ALD) process and structures formed thereby
US9660025B2 (en) * 2015-08-31 2017-05-23 Taiwan Semiconductor Manufacturing Co., Ltd. Structure and formation method of semiconductor device structure
US9583486B1 (en) * 2015-11-19 2017-02-28 International Business Machines Corporation Stable work function for narrow-pitch devices

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102903741A (zh) * 2011-07-28 2013-01-30 台湾积体电路制造股份有限公司 半导体器件及其制造方法
CN103066073A (zh) * 2011-10-20 2013-04-24 台湾积体电路制造股份有限公司 半导体器件的金属栅极结构
US20140183666A1 (en) * 2012-12-27 2014-07-03 Intermolecular, Inc. Flourine-Stabilized Interface

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109216198A (zh) * 2017-06-30 2019-01-15 台湾积体电路制造股份有限公司 栅极堆叠结构及其形成方法
CN109216198B (zh) * 2017-06-30 2022-03-29 台湾积体电路制造股份有限公司 栅极堆叠结构及其形成方法
CN109473473A (zh) * 2017-09-08 2019-03-15 三星电子株式会社 半导体器件
CN109473473B (zh) * 2017-09-08 2024-03-12 三星电子株式会社 半导体器件
CN112005380A (zh) * 2018-04-06 2020-11-27 应用材料公司 用于三维结构的保形掺杂的方法

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US11728376B2 (en) 2023-08-15
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US20200044016A1 (en) 2020-02-06
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