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CN102903741A - 半导体器件及其制造方法 - Google Patents

半导体器件及其制造方法 Download PDF

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CN102903741A CN2011104157893A CN201110415789A CN102903741A CN 102903741 A CN102903741 A CN 102903741A CN 2011104157893 A CN2011104157893 A CN 2011104157893A CN 201110415789 A CN201110415789 A CN 201110415789A CN 102903741 A CN102903741 A CN 102903741A
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Abstract

一种半导体器件包括衬底、位于衬底上的栅极介电层、以及位于栅极介电层上的栅电极堆叠件。栅电极堆叠件包括金属填充线、润湿层、金属扩散阻挡层、以及功函数层。润湿层与金属填充线的侧壁和底部相接触。金属扩散阻挡层与润湿层相接触，并利用金属扩散阻挡层与金属填充线之间的润湿层覆盖金属填充线的侧壁和底面。功函数层利用功函数层和金属填充线之间的润湿层和金属扩散阻挡层覆盖金属填充线的侧壁和底面。本发明还提供了半导体器件的制造方法。

Description

半导体器件及其制造方法
技术领域
本发明涉及半导体器件及其制造方法。
背景技术
在诸如金属氧化物半导体场效应晶体管(MOSFET)的半导体器件中，为了避免在掺杂的多晶硅栅电极中出现多晶硅耗尽效应，已将金属引入作为栅电极材料。已引入替换栅极(RPG)工艺用于制造金属栅电极。随着器件尺寸的缩小，以及栅极长度按比例缩小，在RPG工艺中难以形成无空隙的金属栅极结构。
发明内容
为了解决现有技术中存在的问题，根据本发明的一个方面，提供了一种半导体器件，包括：衬底；栅极介电层，位于所述衬底上；以及栅电极堆叠件，位于所述栅极介电层上。
其中所述栅电极堆叠件包括：金属填充线；润湿层，与所述金属填充线的侧壁和底面相接触；金属扩散阻挡层，与所述润湿层相接触，并利用所述金属扩散阻挡层和所述金属填充线之间的所述润湿层覆盖所述金属填充线的所述侧壁和所述底面；以及功函数层，利用所述功函数层和所述金属填充线之间的所述润湿层和所述金属扩散阻挡层覆盖所述金属填充线的所述侧壁和所述底面。
在上述半导体器件中，其中，所述润湿层包含Co、Ti、或者Ta中的至少一种。
在上述半导体器件中，其中，所述金属扩散阻挡层具有至少一层金属氮化物层，所述金属氮化物层包含富Ti的TiN、TaN、或者TiN中的至少一种。
在上述半导体器件中，其中，所述金属扩散阻挡层具有第一金属氮化物层和第二金属氮化物层的堆叠结构，所述第一金属氧化物层包含TiN，所述第二金属氮化物层包含富Ti的TiN或者TaN中的至少一种。
在上述半导体器件中，其中，所述金属填充线包含Al、Cu、AlCu、或者W中的至少一种。
在上述半导体器件中，其中，所述功函数层包含Ti、Al、TiAl、TiN、Co、WN、或者TaC中的至少一种。
上述半导体器件，进一步包括：位于所述栅极介电层和所述功函数层之间的保护层，所述保护层形成在所述栅极介电层上，并与所述栅极介电层相接触。
上述半导体器件，进一步包括：位于所述栅极介电层和所述功函数层之间的保护层，所述保护层形成在所述栅极介电层上，并与所述栅极介电层相接触，并且其中所述保护层包含TiN、TaN、或者TaC中的至少一种。
上述半导体器件，进一步包括：阻挡层，介入所述栅极介电层和所述功函数层之间。
上述半导体器件，进一步包括：阻挡层，介入所述栅极介电层和所述功函数层之间，并且其中所述阻挡层包含TiN、TaN、TaC、或者WN中的至少一种。
根据本发明的另一方面，还提供了一种半导体器件，包括：衬底，具有第一有源区和第二有源区；层间介电图案，在所述第一有源区上限定第一栅极沟槽以及在所述第二有源区上限定第二栅极沟槽；以及第一金属氧化物半导体(MOS)晶体管，包括位于所述第一栅极沟槽内的第一栅电极堆叠件。
其中所述第一栅电极堆叠件包括：第一金属填充线；第一润湿层，与所述第一金属填充线的侧壁和底面相接触；第一金属扩散阻挡层，与所述第一润湿层相接触，并利用所述第一金属扩散阻挡层和所述第一金属填充线之间的所述第一润湿层覆盖所述第一金属填充线的所述侧壁和所述底面；以及第一功函数层，利用所述第一功函数层和所述第一金属填充线之间的所述第一润湿层和所述第一金属扩散阻挡层覆盖所述第一金属填充线的所述侧壁和所述底面。
在上述半导体器件中，其中所述第一润湿层包含Co、Ti、或者Ta中的至少一种，以及所述第一金属扩散阻挡层具有至少一层金属氮化物层，所述金属氮化物层包含富Ti的TiN、TaN、或者TiN中的至少一种。
在上述半导体器件中，其中，所述第一功函数层包含Ti、Al、TiAl、TiN、Co、WN、或者TaC中的至少一种。
在上述半导体器件中，其中，所述第一金属填充线包含Al、Cu、AlCu、或者W中的至少一种。
上述半导体器件中进一步包括：第二MOS晶体管，包括位于所述第二栅极沟槽内的第二栅电极堆叠件。
其中所述第二栅电极堆叠件包括：第二金属填充线；第二润湿层，与所述第二金属填充线的侧壁和底面相接触；第二金属扩散阻挡层，与所述第二润湿层相接触，并利用所述第二金属扩散阻挡层与所述第二填充金属填充线之间的所述第二润湿层覆盖所述第二金属填充线的所述侧壁和所述底面；以及第二功函数层，利用所述第二功函数层与所述金属填充线之间的所述第二润湿层和所述第二金属扩散阻挡层覆盖所述第二金属填充线的所述侧壁和所述底面。
根据本发明的又一方面，还提供了一种制造半导体器件的方法，包括：在具有第一有源区和第二有源区的衬底上形成层间介电图案，所述层间介电图案限定栅极沟槽，通过所述栅极沟槽将所述第一有源区或者所述第二有源区暴露出来；在所述第一有源区和所述第二有源区上以及在所述栅极沟槽内的所述层间介电图案的表面上形成栅极介电层；以及在所述栅极介电层上形成填充所述栅极沟槽的栅电极堆叠件。其中
形成所述栅电极堆叠件包括：在所述栅极介电层上方形成第一功函数层，所述栅极介电层形成在所述第一有源区上；在所述第一功函数层上形成金属扩散阻挡层；在所述金属扩散阻挡层上形成润湿层；以及在所述润湿层上形成金属填充层。
在上述方法中，其中，形成所述金属扩散阻挡层包括：在所述第一功函数层上形成第一金属氮化物层，所述第一金属氮化物层包含TiN；以及在所述第一金属氮化物层上形成第二金属氮化物层，所述第二金属氮化物层包含富Ti的TiN或者TaN中的至少一种。
在上述方法中，其中，形成所述润湿层，所述润湿层包含Co、Ti、或者Ta中的至少一种。
在上述方法中，其中，形成所述栅电极堆叠件进一步包括：平坦化所述金属填充层、所述润湿层、所述金属扩散阻挡层、以及所述第一功函数层，直到将所述层间介电图案的顶面暴露出来以在所述栅极沟槽内形成由一部分所述金属填充层形成的金属填充线。
在上述方法中，其中，形成所述栅电极堆叠件进一步包括：在所述栅极介电层上方形成第二功函数层，所述栅极介电层在所述第二有源区上形成，其中，形成所述金属扩散阻挡层、所述润湿层、以及所述金属填充层，以覆盖所述第一功函数层和所述第二功函数层。
附图说明
图1是根据实施例的具有金属栅电极堆叠件的半导体器件的剖面图；
图2是根据另一实施例的具有金属栅电极堆叠件的半导体器件的剖面图；以及
图3A至图3I是根据实施例的制造半导体器件的方法的剖面图。
具体实施方式
可以了解为了实施各个实施例的不同部件，以下公开内容提供了许多不同的实施例或者实例。在下面描述元件和布置的特定实例以简化本发明。然而，本发明可以以许多不同的形式体现，并不应被解释为用于限制本文所述的实施例；相反，提供这些实施例，以使该描述是彻底和完整的，并将向本领域普通技术人员全面传达本发明。然而，没有这些特定的细节也可实施一个或多个实施例是显而易见的。
在附图中，为了清楚起见，将层和区的厚度和宽度放大了。附图中相同的参考数字表示相同的元件。附图中所示出的元件和区在本质上是示意性的，因此附图中所示出的相对大小或者间隔并不期望用于限制本发明的范围。
图1是根据本发明的实施例的半导体器件100的剖面图。半导体器件100包括具有有源区112的衬底110。轻掺杂漏极(LDD)区114和源极/漏极区116在衬底110的有源区112中形成。层间介电图案120在衬底110的有源区112上形成。层间介电图案120包括绝缘间隔件124和绝缘图案126。层间介电图案120限定在衬底110的有源区112上通过层间介电图案120形成的栅极沟槽128。在一些实施例中，绝缘间隔件124包括氧化物层、氮化物层、或者其组合。在一些实施例中，绝缘图案126包括氧化硅层或者具有低介电常数(低k)介电特性的绝缘层。
栅极介电层130在有源区112的顶面和层间介电图案120的侧壁上形成，并接触有源区112的顶面和层间介电图案120的侧壁。在一个或者多个实施例中，栅极介电层130由高k介电材料、氧化硅、氮化硅或者氮氧化硅中的至少一种形成。高k介电材料包括具有大于二氧化硅的介电常数的材料。适用于栅极介电层130的高k介电材料包括氧化铪、掺杂有Zr的氧化铪、氧化铝、氧化钛、氧化锆、氧化铟、氧化镧、氧化钇、氧化铪硅、氧化铪铝、氧化铝硅、氧化钛硅、氧化锆硅、氧化锶、氧化锶钛、氧化钇硅、及其组合，但不限于上面提及的材料。在一些实施例中，栅极介电层130具有堆叠结构，该堆叠结构具有两个或者多个介电层。在一个或者多个实施例中，栅极介电层130具有诸如氧化硅层的界面介电层和位于界面介电层上面的高k材料层的堆叠结构。在一些实施例中，栅极介电层130的厚度处于约1至4纳米(nm)的范围内。
保护层132和阻挡层140在栅极介电层130上相继形成。在一个或者多个实施例中，保护层132和阻挡层140是可选的。金属栅电极堆叠件150在阻挡层140上填充栅极沟槽128的剩余部分。金属栅电极堆叠件150包括在阻挡层140上相继形成的功函数层152、金属扩散阻挡层154、润湿层156、和金属填充线158。
金属填充线158是由沿着栅极沟槽128延伸并在栅极沟槽128内的线形金属层组成。金属填充线158具有侧壁158SW和底面158BT，侧壁158SW面向层间介电图案120的侧壁，底面158BT面向有源区112。润湿层156与金属填充线158的至少一部分的侧壁158SW和至少一部分的底面158BT相接触。金属扩散阻挡层154与至少一部分的润湿层156相接触，并利用金属扩散阻挡层154和金属填充线158之间的润湿层156覆盖金属填充线158的至少一部分的侧壁158SW和至少一部分的底面158BT。功函数层152利用功函数层152和金属填充线158之间的润湿层156和金属扩散阻挡层154覆盖金属填充线158的侧壁158SW和底面158BT。
在一个或者多个实施例中，润湿层156延伸以沿着金属填充线158的侧壁158SW和底面158BT连续地或者间歇地覆盖金属填充线158。在一些实施例中，金属扩散阻挡层154延伸以沿着金属填充线158的侧壁158SW和底面158BT连续地或者间歇着覆盖润湿层156。在一些实施例中，金属填充线158的侧壁158SW的顶部或者其顶面的紧邻处被金属扩散阻挡层154和/或润湿层156覆盖。
金属填克线158被设置在处于栅极沟槽128的入口处的层间介电图案120的侧壁之间的距离的中间。在一些实施例中，金属填充线158包含铝(Al)、铜(Cu)、AlCu、或者钨(W)中的至少一种，但不限于上面提及的材料。
随着器件尺寸缩小以及栅极长度按比例缩小，金属填充线158中的电迁移现象可能导致在栅极沟槽128内在金属填充线158的附近出现空隙。在栅电极中产生的空隙可能降低栅电极的电气特性和可靠性，增加栅电极的电阻，和/或削弱栅电极的结构完整性。电迁移是金属线中的原子的移动或者扩散，例如由通过金属线的电流引起。金属填充线158的侧壁158SW和底面158BT中的金属离子的扩散可能导致在金属栅电极堆叠件150中出现空隙。润湿层156和金属扩散阻挡层154形成用于覆盖金属填充线158的侧壁158SW和底面158BT。因此，润湿层156和金属扩散阻挡层154抑制金属填充线158中的金属离子扩散至邻近层，从而抑制在金属栅电极堆叠件150的金属填充线158的附近形成不期望的空隙。
而且，如图1所描述的，润湿层156与位于金属填充线158和金属扩散阻挡层154之间的金属填充线158的侧壁158SW和底面158BT接触。在一个或者多个实施例中，润湿层156是与金属填充线158形成接合的金属层。润湿层156能够使金属填充线158在栅极沟槽128中具有改进的填充特性，从而通过促进用金属(诸如Al、Cu、或者其合金)填充栅极沟槽128来形成其中不留有未填充的空隙的金属填充线158而导致连续的无空隙的金属栅电极堆叠件。润湿层156包含钴(Co)、Ti或者Ta中的至少一种。在一些实施例中，润湿层156的厚度处于约1至5nm的范围内。
金属扩散阻挡层154在润湿层156和功函数层152之间与润湿层156相接触。金属扩散阻挡层154包含金属氮化物。例如，金属扩散阻挡层154包含富Ti的TiN层、TaN层、或者TiN层中的至少一种。富Ti的TiN层与由Ti和N原子的1∶1混合物组成的化学计量TiN层相比具有相对较大的Ti含量。也就是说，在富Ti的TiN层中Ti的含量大于50原子百分比。金属扩散阻挡层154具有第一金属氮化物层154A和第二金属氮化物层154B的堆叠结构。第一金属氮化物层154A和第二金属氮化物层154B包含彼此不同的金属氮化物组分。例如，金属扩散阻挡层154具有包含TiN的第一金属氮化物层154A和包含富Ti的TiN的第二金属氮化物层154B。可选地，金属扩散阻挡层154具有包含TiN的第一金属氮化物层154A以及包含TaN的第二金属氮化物层154B。金属扩散阻挡层154的第一金属氮化物层154A与功函数层152相接触。金属扩散阻挡层154的第二金属氮化物层154B与润湿层156相接触。在一些实施例中，金属扩散阻挡层154的第一金属氮化物层154A和第二金属氮化物层154B的厚度处于约1至5nm的范围内。
功函数层152介入阻挡层140和金属扩散阻挡层154之间，并且面向栅极沟槽128内的金属填充线158的侧壁158SW和底面158BT。在一个或者多个实施例中，功函数层152包含Ti、Al、TiAl、TiN、Co、WN、或者TaC中的至少一种。例如，当金属栅电极堆叠件150是互补MOS(CMOS)器件的N-沟道MOS(NMOS)晶体管的一部分时，功函数层152包含Ti、Al、或者TiAl中的至少一种。可选地，当金属栅电极堆叠件150是CMOS器件的P-沟道MOS(PMOS)晶体管的一部分时，功函数层152包含TiN、Co、WN、或者TaC中的至少一种。在一些实施例中，功函数层152的厚度处于约1至10nm的范围内。
功函数层152与阻挡层140相接触。在一些实施例中，在功函数层152和阻挡层140之间介入额外的一层或者多层金属层(未示出)，使得功函数层152和阻挡层140不直接接触。
保护层132共形地覆盖栅极介电层130，同时与栅极介电层130的顶面相接触。在一些实施例中，保护层132包含金属氮化物如氮化钛(TiN)和氮化钽(TaN)、金属碳化物如碳化钽(TaC)、及其组合中的至少一种。在一个或者多个实施例中，保护层132的厚度处于约1至5nm的范围内。
阻挡层140介入保护层132和功函数层152之间。在一些实施例中，阻挡层140包含至少一种选自金属、金属氮化物、或者金属合金的导电阻挡材料。例如，阻挡层140可以包含至少一种选自TiN、TaN、TaC、或者WN的导电阻挡材料，但不限于上面提及的材料。在一些实施例中，阻挡层140的厚度处于约1至5nm的范围内。
图2是根据本发明的另一实施例的半导体器件200的剖面图。在一些实施例中，半导体器件200能够是逻辑器件中所包括的CMOS晶体管的一部分。在图2中，部件是与参考图1所述的具有相似编号的部件相同或者相似。例如，图2中的元件“2xx”与图1中的元件“1xx”相同或者相似。因此，为了避免重复省略了对部件的描述。
在图2中，半导体器件200包括衬底210，衬底210具有被虚线分开的第一区I和第二区II。第一MOS晶体管TR1在第一区I中形成，以及第二MOS晶体管TR2在第二区II中形成。在一些实施例中，第一区I的第一有源区212A和第二区II的第二有源区212B被在衬底210中形成的隔离层(未示出)分开。
第一LDD区214A和第一源极/漏极区216A在第一区I的第一有源区212A中形成。在一个或者多个实施例中，第一区I是其中NMOS晶体管作为第一MOS晶体管TR1形成的NMOS区。另外地，N型LDD区和N型源极/漏极区在第一有源区212A中分别作为第一LDD区214A和第一源极/漏极区216A而形成。
第二LDD区214B和第二源极/漏极区216B在第二区II的第二有源区212B中形成。在一个或者多个实施例中，第二区II是其中PMOS晶体管作为第二MOS晶体管TR2形成的PMOS区。而且，P型LDD区和P型源极/漏极区在第二有源区212B中分别作为第二LDD区214B和第二源极/漏极区216B而形成。
层间介电图案220在第一区I的第一有源区212A上以及在第二区II的第二有源区212B上形成。层间介电图案220包括绝缘间隔件224和绝缘图案226。第一栅极沟槽228A和第二栅极沟槽228B通过层间介电图案220分别在第一有源区212A和第二有源区212B上形成。
栅极介电层230在第一有源区212A和第二有源区212B上形成。在第一栅极沟槽228A内，形成栅极介电层230用于覆盖并接触第一有源区212A的顶面和层间介电图案220的侧壁，层间介电图案220的侧壁限定第一栅极沟槽228A。在第二栅极沟槽228B内，形成栅极介电层230用于覆盖并接触第二有源区212B的顶面和层间介电图案220的侧壁，层间介电图案220的侧壁限定第二栅极沟槽228B。
第一栅极沟槽228A在栅极介电层230上方填充有第一金属栅电极堆叠件250A以形成第一MOS晶体管TR1。第一金属栅电极堆叠件250A包括在栅极介电层230上方相继形成的第一功函数层252A、金属扩散阻挡层254、润湿层256、以及金属填充线258。在第一区I中形成的金属填充线258具有侧壁258SW和底面258BT，侧壁258SW面向层间介电图案220的侧壁，底面258BT面向第一有源区212A。金属扩散阻挡层254具有第一金属氮化物层254A和第二金属氮化物层254B的堆叠结构。当第一MOS晶体管TR1是NMOS晶体管时，第一功函数层252A包括对于适用于NMOS晶体管的功函数所需的一种或者多种金属。在一些实施例中，第一功函数层252A包含Ti、Al或者TiAl中的至少一种。
第二栅极沟槽228B在栅极介电层230上方填充有第二金属栅电极堆叠件250B以形成第二MOS晶体管TR2。第二金属栅电极堆叠件250B包括在栅极介电层230上方相继形成的第二功函数层252B、金属扩散阻挡层254、润湿层256、以及金属填充线258。在第二区II中形成的金属填充线258具有侧壁258SW和底面258BT，侧壁258SW面向层间介电图案220的侧壁，底面258BT面向第二有源区212B。当第二MOS晶体管TR2是PMOS晶体管时，第二功函数层252B包括对于适用于PMOS晶体管的功函数所需的一种或者多种金属。在一些实施例中，第二功函数层252B包含TiN、Co、WN、或者TaC中的至少一种。
保护层232在第一区I中介入栅极介电层230和第一功函数层252A之间，以及在第二区II中介入栅极介电层230和第二功函数层252B之间。阻挡层240在第一区I中在保护层232和第一功函数层252A之间，以及在第二区II中在保护层232和第二功函数层252B之间形成。
在根据本发明的半导体器件100或200的各个实施例中，金属栅电极堆叠件150、250A、或250B包括金属填充线158或258、润湿层156或256、以及金属扩散阻挡层154或254，润湿层156或256与金属填充线158或258的侧壁158SW或258SW以及底面158BT或258BT相接触，金属扩散阻挡层154或254与润湿层156或256相接触，并利用金属扩散阻挡层154或254与金属填充线158或258之间的润湿层156或256覆盖金属填充线158或258的侧壁158SW或258SW以及底面158BT或258BT。润湿层156或256包含Co、Ti、或者Ta中的至少一种。金属扩散阻挡层154或254具有至少一层金属氮化物层，该金属氮化物层包含富Ti的TiN、TaN、或者TiN中的至少一种。覆盖金属填充线158或者258的侧壁158SW或258SW以及底面158BT或258BT的金属扩散阻挡层154或254以及润湿层156或256的堆叠结构能够抑制金属填充线158或258中的金属离子的扩散，从而抑制在金属栅电极堆叠件150、250A、或250B中形成不期望的空隙。
图3A至图3D是根据本发明的实施例制造半导体器件的方法的剖面图。
在参考图3A至图3I所述的实施例中，根据本发明制造半导体器件的方法适用于制造逻辑器件的CMOS晶体管的工艺，具体来说，适用于制造图2中所描述的半导体器件200的工艺。
参考图3A，在具有第一区I和第二区II的衬底210中形成隔离层(未示出)，从而限定多个有源区，包括第一有源区212A和第二有源区212B。然后，在第一区I和第二区II中在衬底210中形成伪栅极图案222。在一些实施例中，第一区I和第二区II被隔离层(未示出)分开，该隔离层由选自氧化物层、氮化物层、或者其组合中的任何一种形成。在一些实施例中，第一区I是NMOS区，而第二区II是PMOS区。在一个或者多个实施例中，衬底210由硅形成，而伪栅极图案222由多晶硅形成，但是衬底210和伪栅极图案222二者都不限于此。
形成绝缘间隔件224以覆盖每一个伪栅极图案222的侧壁。在一些实施例中，绝缘间隔件224由氧化物层、氮化物层、或者其组合形成。
在一些实施例中，在形成绝缘间隔件224之前，通过使用伪栅极图案222作为第一离子注入掩模，实施第一离子注入工艺在第一有源区212A和第二有源区212B中分别形成第一LDD区214A和第二LDD区214B。当形成绝缘间隔件224之后，通过使用伪栅极图案222和绝缘间隔件224作为第二离子注入掩模，分别在第一有源区212A和第二有源区212B上实施第二离子注入工艺。另外，实施退火工艺以分别在第一有源区212A和第二有源区212B中形成第一源极/漏极区216A和第二源极/漏极区216B。在第一和第二离子注入工艺期间，为了分别形成作为第一LDD区214A和第一源极/漏极区216A的N型LDD区和N型源极/漏极区，在第一区I中注入N型掺杂剂离子。另外，在第一和第二离子注入工艺期间，为了分别形成作为第二LDD区214B和第二源极/漏极区216B的P型LDD区和P型源极/漏极区，在第二区II中注入P型掺杂剂离子。
然后，在由每个伪栅极图案222之间的绝缘间隔件224限定的多个间隔中的每一个中形成绝缘图案226。在一些实施例中，绝缘图案226由氧化硅或者具有低介电常数的绝缘材料形成。为了形成绝缘图案226，在衬底210上沉积绝缘材料，以使其厚度足以填充由每个伪栅极图案222之间的绝缘间隔件224限定的多个间隔，然后可以在该绝缘材料上实施平坦化工艺如化学机械抛光(CMP)，直到将伪栅极图案222的顶面暴露出来。
参考图3B，从第一区I和第二区II去除伪栅极图案222，以使衬底210的第一有源区212A和第二有源区212B分别通过第一栅极沟槽228A和第二栅极沟槽228B暴露出来。在一些实施例中，通过采用湿式蚀刻工艺去除伪栅极图案222。
参考图3C，形成栅极介电层230以共形覆盖分别通过第一和第二栅极沟槽228A和228B暴露出来的第一和第二有源区212A和212B的顶面以及层间介电图案220的侧壁。然后，在栅极介电层230上相继形成保护层232和阻挡层240。
在一个或者多个实施例中，形成具有堆叠结构的栅极介电层230，该堆叠结构具有诸SiO2层的界面介电层，和在界面介电层上面的高k材料层。在一些实施例中，采用热氧化工艺、原子层沉积(ALD)工艺、化学汽相沉积(CVD)工艺、物理汽相沉积(PVD)工艺、或者其组合形成栅极介电层230。在一些实施例中，形成厚度在约1至4nm范围内的栅极介电层230。
在一个或者多个实施例中，形成包含金属氮化物如TiN和TaN、金属碳化物如TaC、以及其组合中至少一种的保护层232。在一些实施例中，采用ALD工艺、CVD工艺、PVD工艺、或者其组合形成保护层232。在一些实施例中，形成厚度在约1至5nm范围内的保护层232。
在一个或者多个实施例中，形成阻挡层240，阻挡层240包含至少一种选自金属或者金属氮化物的导电阻挡材料。在一些实施例中，阻挡层240包含至少一种选自TiN、TaN、TaC、或者WN的导电阻挡材料，但不限于上面所提及的材料。在一些实施例中，采用ALD工艺、CVD工艺、PVD工艺、或者其组合形成阻挡层240。在一些实施例中，形成厚度在约1至5nm范围内的阻挡层240。
参考图3D，在第一区I中的阻挡层240上形成第一功函数层252A。在第一区I中形成NMOS晶体管的情况下，形成包含Ti、Al、或者TiAl中至少一种的第一功函数层252A。在用于在第一区I中形成第一功函数层252A的一些实施例中，在其上形成阻挡层240的所得结构的整个暴露顶面上实施用于形成第一金属层的金属材料的均厚沉积(blanket deposition)。然后，通过使用覆盖一部分第一金属层的合适的蚀刻掩模层(未示出)从衬底210去除第一金属层的不必要的部分，以在第一区I中留下由一部分第一金属层形成的第一功函数层252A。在一些实施例中，采用ALD工艺、CVD工艺、PVD工艺、或者其组合形成第一功函数层252A。在一些实施例中，形成厚度在约1至10nm范围内的第一功函数层252A。
参考图3E，在第二区II中在阻挡层240上形成第二功函数层252B。在第二区II中形成PMOS晶体管的情况下，形成包含TiN、Co、WN、或者TaC中至少一种的第二功函数层252B。在用于在第二区II中形成第二功函数层252B的一些实施例中，在第一区I和第二区II中分别在其上暴露第一功函数层252A和阻挡层240的所得结构的整个暴露顶面上实施用于形成第二金属层的均厚沉积。然后，通过使用覆盖一部分第二金属层的合适的蚀刻掩模层(未示出)从衬底210去除第二金属层的不必要的部分，以在第二区II中留下由一部分第二金属层形成的第二功函数层252B。在一些实施例中，采用ALD工艺、CVD工艺、PVD工艺、或者其组合形成第二功函数层252B。在一些实施例中，形成厚度在约1至10nm范围内的第二功函数层252B。
在上面参考图3D和图3E所述的示例性实施例中，在形成第二功函数层252B之前形成第一功函数层252A。然而，根据本发明的实施例的精神和范围，可以在形成第二功函数层252B之后形成第一功函数层252A。
参考图3F，在第一区中的第一功函数层252A上和在第二区中的第二功函数层252B上形成金属扩散阻挡层254。形成具有第一金属氮化物层254A和第二金属氮化物层254B的堆叠结构的金属扩散阻挡层254。在一些实施例中，形成具有作为第一金属氮化物层254A和第二金属氮化物层254B的堆叠结构的TiN层和富Ti的TiN层的堆叠结构的金属扩散阻挡层254。可选地，形成具有作为第一金属氮化物层254A和第二金属氮化物层254B的堆叠结构的TiN层和TaN层的堆叠结构的金属扩散阻挡层254。在一些实施例中，采用ALD工艺、CVD工艺、PVD工艺、及其组合形成金属扩散阻挡层254的第一金属氮化物层254A和第二金属氮化物层254B中的每一个。在一些实施例中，形成厚度在约1至5nm范围内的金属扩散阻挡层254的第一金属氮化物层254A和第二金属氮化物层254B中的每一个。
参考图3G，在第一区I和第二区II中在金属扩散阻挡层254上形成润湿层256。形成包含Co、Ti、或者Ta中至少一种的润湿层256。在一个或者多个实施例中，采用CVD工艺形成润湿层256，但不限于此。在一些实施例中，形成厚度在约1至5nm范围内的润湿层256。
参考图3H，在第一区I和第二区II中在润湿层256上形成其厚度足以填充第一栅极沟槽228A和第二栅极沟槽228B的金属填充层258P。在一些实施例中，形成包含Al、Cu、或者AlCu中至少一种的金属填充层258P，但不限于上面提及的材料。在一些实施例中，采用PVD工艺形成金属填充层258P，但并不限于此。当在润湿层256上用金属填充层258P填充第一栅极沟槽228A和第二栅极沟槽228B的剩余部分之后，在足够高足以引起金属填充层258P回流的温度下，例如在约300～600℃的温度下热处理具有金属填充层258P的所得结构。通过上面所述的回流工艺，金属填充层258P的材料在第一栅极沟槽228A和第二栅极沟槽228B内可以流动，从而促进完全填充第一栅极沟槽228A和第二栅极沟槽228B而无空隙。
参考图3I，通过采用CMP工艺平坦化图3H的所得结构，直到在第一区I和第二区II中暴露层间介电图案220的顶面，以分别在第一栅极沟槽228A和第二栅极沟槽228B内形成由金属填充层258P形成的金属填充线258。
根据上面参考图3A至图3I所述的一个或者多个实施例，在形成第一和第二金属栅电极堆叠件250A和250B中，分别在第一和第二栅极沟槽228A和228B内在栅极介电层230上方相继形成金属扩散阻挡层254、润湿层256和金属填充线258。形成用于覆盖金属填充线258的侧壁258SW和底面258BT的金属扩散阻挡层254和润湿层256的堆叠结构能够抑制金属填充线258中的金属离子的扩散，从而抑制在第一和第二金属栅电极堆叠件250A和250B中形成不期望的空隙。
根据一些实施例，一种半导体器件包括衬底、位于衬底上的栅极介电层、以及位于栅极介电层上的栅电极堆叠件。栅电极堆叠件包括金属填充线、润湿层、金属扩散阻挡层、以及功函数层。润湿层与金属填充线的侧壁和底面相接触。金属扩散阻挡层与润湿层相接触，并利用金属扩散阻挡层和金属填充线之间的润湿层覆盖金属填充线的侧壁和底面。功函数层利用功函数层与金属填充线之间的润湿层和金属扩散阻挡层覆盖金属填充线的侧壁和底面。
根据一些实施例，一种半导体器件包括衬底，该衬底具有第一有源区和第二有源区；层间介电图案，该层间介电图案在第一有源区上限定第一栅极沟槽，以及在第二有源区上限定第二栅极沟槽；以及第一MOS晶体管，该第一MOS晶体管位于第一栅极沟槽内，包括第一栅电极堆叠件。第一栅电极堆叠件包括第一金属填充线、第一润湿层、第一金属扩散阻挡层、以及第一功函数层。第一润湿层与第一金属填充线的侧壁和底面相接触。第一金属扩散阻挡层与第一润湿层相接触，并利用第一金属扩散阻挡层和第一金属填充线之间的第一润湿层覆盖第一金属填充线的侧壁和底面。第一功函数层利用第一功函数层和第一金属填充线之间的第一润湿层和第一金属扩散阻挡层覆盖第一金属填充线的侧壁和底面。
根据一些实施例，一种制造半导体器件的方法包括在具有第一有源区和第二有源区的衬底上形成层间介电图案；形成层间介电图案以限定栅极沟槽，通过该栅极沟槽将第一有源区或者第二有源区暴露出来；在第一有源区和第二有源区上以及在栅极沟槽内在层间介电图案的表面上形成栅极介电层；以及形成栅电极堆叠件以在栅极介电层上填充栅极沟槽。为了形成栅电极堆叠件，在栅极介电层上方形成第一功函数层，该栅极介电层在第一有源区上形成；在第一功函数层上形成金属扩散阻挡层；在金属扩散阻挡层上形成润湿层；以及在润湿层上形成金属填充层。
虽然根据本发明的示例性实施例已经具体示出并描述了本发明，但是本领域的技术人员将理解本发明可以存在许多实施例变体。虽然已经详细地描述了实施例及其部件，但应该理解，可以在不背离实施例的精神和范围的情况下，做各种不同的改变、替换和更改。
上面的方法实施例示出了示例性步骤，但他们不必必须按照所示出的顺序进行实施。根据本发明的实施例的精神和范围，适当时可以添加、替换、改变顺序、和/或去除步骤。合并不同权利要求和/或不同实施例的实施例在本发明的范围内，并且在审查本发明之后对本领域技术人员将是显而易见的。

Claims (10)

1.一种半导体器件，包括：
衬底；
栅极介电层，位于所述衬底上；以及
栅电极堆叠件，位于所述栅极介电层上，所述栅电极堆叠件包括：
金属填充线；
润湿层，与所述金属填充线的侧壁和底面相接触；
金属扩散阻挡层，与所述润湿层相接触，并利用所述金属扩散阻挡层和所述金属填充线之间的所述润湿层覆盖所述金属填充线的所述侧壁和所述底面；以及
功函数层，利用所述功函数层和所述金属填充线之间的所述润湿层和所述金属扩散阻挡层覆盖所述金属填充线的所述侧壁和所述底面。
2.根据权利要求1所述的半导体器件，其中，所述润湿层包含Co、Ti、或者Ta中的至少一种；所述金属填充线包含Al、Cu、AlCu、或者W中的至少一种；所述功函数层包含Ti、Al、TiAl、TiN、Co、WN、或者TaC中的至少一种。
3.根据权利要求1所述的半导体器件，其中，所述金属扩散阻挡层具有至少一层金属氮化物层，所述金属氮化物层包含富Ti的TiN、TaN、或者TiN中的至少一种；或者
所述金属扩散阻挡层具有第一金属氮化物层和第二金属氮化物层的堆叠结构，所述第一金属氧化物层包含TiN，所述第二金属氮化物层包含富Ti的TiN或者TaN中的至少一种。
4.根据权利要求1所述的半导体器件，进一步包括：
位于所述栅极介电层和所述功函数层之间的保护层，所述保护层形成在所述栅极介电层上，并与所述栅极介电层相接触，其中所述保护层包含TiN、TaN、或者TaC中的至少一种；或者
所述的半导体器件进一步包括：
阻挡层，介入所述栅极介电层和所述功函数层之间，其中所述阻挡层包含TiN、TaN、TaC、或者WN中的至少一种。
5.一种半导体器件，包括：
衬底，具有第一有源区和第二有源区；
层间介电图案，在所述第一有源区上限定第一栅极沟槽以及在所述第二有源区上限定第二栅极沟槽；以及
第一金属氧化物半导体(MOS)晶体管，包括位于所述第一栅极沟槽内的第一栅电极堆叠件，所述第一栅电极堆叠件包括：
第一金属填充线；
第一润湿层，与所述第一金属填充线的侧壁和底面相接触；
第一金属扩散阻挡层，与所述第一润湿层相接触，并利用所述第一金属扩散阻挡层和所述第一金属填充线之间的所述第一润湿层覆盖所述第一金属填充线的所述侧壁和所述底面；以及
第一功函数层，利用所述第一功函数层和所述第一金属填充线之间的所述第一润湿层和所述第一金属扩散阻挡层覆盖所述第一金属填充线的所述侧壁和所述底面。
6.根据权利要求5所述的半导体器件，其中
所述第一润湿层包含Co、Ti、或者Ta中的至少一种；
所述第一金属扩散阻挡层具有至少一层金属氮化物层，所述金属氮化物层包含富Ti的TiN、TaN、或者TiN中的至少一种；
所述第一功函数层包含Ti、Al、TiAl、TiN、Co、WN、或者TaC中的至少一种；
所述第一金属填充线包含Al、Cu、AlCu、或者W中的至少一种。
7.根据权利要求5所述的半导体器件，进一步包括：
第二MOS晶体管，包括位于所述第二栅极沟槽内的第二栅电极堆叠件，所述第二栅电极堆叠件包括：
第二金属填充线；
第二润湿层，与所述第二金属填充线的侧壁和底面相接触；
第二金属扩散阻挡层，与所述第二润湿层相接触，并利用所述第二金属扩散阻挡层与所述第二填充金属填充线之间的所述第二润湿层覆盖所述第二金属填充线的所述侧壁和所述底面；以及
第二功函数层，利用所述第二功函数层与所述金属填充线之间的所述第二润湿层和所述第二金属扩散阻挡层覆盖所述第二金属填充线的所述侧壁和所述底面。
8.一种制造半导体器件的方法，包括：
在具有第一有源区和第二有源区的衬底上形成层间介电图案，所述层间介电图案限定栅极沟槽，通过所述栅极沟槽将所述第一有源区或者所述第二有源区暴露出来；
在所述第一有源区和所述第二有源区上以及在所述栅极沟槽内的所述层间介电图案的表面上形成栅极介电层；以及
在所述栅极介电层上形成填充所述栅极沟槽的栅电极堆叠件，形成所述栅电极堆叠件包括：
在所述栅极介电层上方形成第一功函数层，所述栅极介电层形成在所述第一有源区上；
在所述第一功函数层上形成金属扩散阻挡层；
在所述金属扩散阻挡层上形成润湿层；以及
在所述润湿层上形成金属填充层。
9.根据权利要求8所述的方法，其中，
形成所述金属扩散阻挡层包括：在所述第一功函数层上形成第一金属氮化物层，所述第一金属氮化物层包含TiN，以及在所述第一金属氮化物层上形成第二金属氮化物层，所述第二金属氮化物层包含富Ti的TiN或者TaN中的至少一种；
形成所述润湿层，所述润湿层包含Co、Ti、或者Ta中的至少一种。
10.根据权利要求8所述的方法，其中，形成所述栅电极堆叠件进一步包括：平坦化所述金属填充层、所述润湿层、所述金属扩散阻挡层、以及所述第一功函数层，直到将所述层间介电图案的顶面暴露出来以在所述栅极沟槽内形成由一部分所述金属填充层形成的金属填充线；或者
形成所述栅电极堆叠件进一步包括：在所述栅极介电层上方形成第二功函数层，所述栅极介电层在所述第二有源区上形成，其中，形成所述金属扩散阻挡层、所述润湿层、以及所述金属填充层，以覆盖所述第一功函数层和所述第二功函数层。
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