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KR102336033B1 - 매립금속게이트구조를 구비한 반도체장치 및 그 제조 방법, 그를 구비한 메모리셀, 그를 구비한 전자장치 - Google Patents

매립금속게이트구조를 구비한 반도체장치 및 그 제조 방법, 그를 구비한 메모리셀, 그를 구비한 전자장치 Download PDF

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KR102336033B1
KR102336033B1 KR1020150056595A KR20150056595A KR102336033B1 KR 102336033 B1 KR102336033 B1 KR 102336033B1 KR 1020150056595 A KR1020150056595 A KR 1020150056595A KR 20150056595 A KR20150056595 A KR 20150056595A KR 102336033 B1 KR102336033 B1 KR 102336033B1
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강동균
조호진
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에스케이하이닉스 주식회사
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    • H01L21/02189—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal the material containing zirconium, e.g. ZrO2

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Abstract

본 기술은 문턱전압을 쉬프트시키고 게이트유도드레인누설을 개선할 수 있는 반도체장치에 관한 것으로, 본 기술에 따른 반도체장치는, 트렌치를 포함하는 기판, 상기 트렌치의 표면 상에 형성된 게이트절연층, 상기 기판의 상부 표면보다 낮은 레벨에 위치하며, 상기 게이트절연층 상에서 상기 트렌치의 저부에 내장된 하부 매립부 및 상기 하부 매립부 상에 위치하는 상부 매립부를 포함하는 게이트전극, 및 상기 하부매립부와 게이트절연층 사이에 위치하여 상기 하부 매립부와 게이트절연층의 계면에 다이폴을 형성하기 위한 절연성의 일함수조절라이너를 포함할 수 있다.

Description

매립금속게이트구조를 구비한 반도체장치 및 그 제조 방법, 그를 구비한 메모리셀, 그를 구비한 전자장치{SEMICONDUCTOR DEVICE HAVING BURIED GATE STRUCTURE AND METHOD FOR MANUFACTURING THE SAME, MEMORY CELL HAVING THE SAME AND ELECTRONIC DEVICE HAVING THE SAME}
본 발명은 반도체장치에 관한 것으로서, 상세하게는 매립금속게이트구조를 구비한 반도체장치 및 그 제조 방법, 그를 구비한 메모리셀 및 그를 구비한 전자장치에 관한 것이다.
트랜지스터의 고성능을 위해 금속게이트전극(Metal gate electrode)을 적용하고 있다. 특히, 매립게이트형 트랜지스터(Buried gate type transistor)에서는 고성능 동작을 위해 문턱전압(Threshhold voltage)의 제어가 요구된다. 또한, 게이트유도드레인누설(Gate Induced Drain Leakage; GIDL) 특성이 매립게이트형 트랜지스터의 성능에 큰 영향을 미치고 있다.
본 실시예들은, 문턱전압을 쉬프트(shift)시킬 수 있는 매립게이트구조 및 그 제조 방법을 제공한다.
본 실시예들은, 게이트유도드레인누설(GIDL)을 개선할 수 있는 반도체장치 및 그 제조 방법을 제공한다.
본 실시예들은, 리프레쉬(Refresh) 특성을 개선할 수 있는 메모리셀을 제공한다.
본 실시예들은, 성능이 개선된 전자장치를 제공한다.
본 실시예에 따른 반도체장치는 트렌치를 포함하는 기판; 상기 트렌치의 표면 상에 형성된 게이트절연층; 상기 기판의 상부 표면보다 낮은 레벨에 위치하며, 상기 게이트절연층 상에서 상기 트렌치의 저부에 내장된 하부 매립부 및 상기 하부 매립부 상에 위치하는 상부 매립부를 포함하는 게이트전극; 및 상기 하부매립부와 게이트절연층 사이에 위치하여 상기 하부 매립부와 게이트절연층 사이에 다이폴을 형성하기 위한 절연성의 일함수조절라이너를 포함할 수 있다. 상기 상부 매립부는 N형 불순물이 도핑된 폴리실리콘을 포함할 수 있다. 상기 일함수조절라이너는 상기 게이트절연층보다 단위부피당 산소함량이 큰 고산소함량-금속산화물을 포함하고, 상기 고산소함량-금속산화물은 일함수를 증가시키는 다이폴을 생성할 수 있다. 상기 게이트절연층은 실리콘산화물(SiO2)을 포함하고, 상기 일함수조절라이너는 알루미늄산화물(Al2O3), 티타늄산화물(TiO2), 하프늄산화물(HfO2), 지르코늄산화물(ZrO2) 또는 마그네슘산화물(MgO)을 포함할 수 있다.
본 실시예에 따른 반도체장치는 트렌치를 포함하는 기판; 상기 트렌치의 표면 상에 형성된 게이트절연층; 상기 기판의 상부 표면보다 낮은 레벨에 위치하며, 상기 게이트절연층 상에서 상기 트렌치의 저부에 내장된 하부 매립부 및 상기 하부 매립부 상에 위치하는 상부 매립부를 포함하는 게이트전극; 상기 하부매립부와 게이트절연층 사이에 위치하여 상기 하부 매립부와 게이트절연층 사이에 다이폴을 형성하기 위한 절연성의 일함수조절라이너; 및 상기 상부 매립부와 게이트절연층 사이에 위치하는 도전성의 일함수라이너를 포함할 수 있다.
본 실시예에 따른 반도체장치는 트렌치를 포함하는 기판; 상기 트렌치의 표면 상에 형성된 게이트절연층; 상기 기판의 상부 표면보다 낮은 레벨에 위치하며, 상기 게이트절연층 상에서 상기 트렌치의 저부에 내장된 하부 매립부 및 상기 하부 매립부 상에 위치하는 상부 매립부를 포함하는 게이트전극; 상기 하부매립부와 게이트절연층 사이에 위치하여, 상기 하부매립부와 게이트절연층 사이에 제1다이폴을 형성하기 위한 절연성의 제1일함수조절라이너; 및 상기 상부 매립부와 게이트절연층 사이에 위치하여, 상기 상부 매립부와 게이트절연층 사이에 제2다이폴을 형성하기 위한 절연성의 제2일함수조절라이너를 포함할 수 있다. 상기 제1일함수조절라이너는 상기 게이트절연층보다 단위부피당 산소 함량이 큰 고산소함유-금속산화물을 포함할 수 있다. 상기 게이트절연층은 실리콘산화물(SiO2)을 포함하고, 상기 제1일함수조절라이너는 알루미늄산화물(Al2O3), 티타늄산화물(TiO2), 하프늄산화물(HfO2), 지르코늄산화물(ZrO2) 또는 마그네슘산화물(MgO)을 포함할 수 있다. 상기 제2일함수조절라이너는 상기 게이트절연층보다 단위부피당 산소 함량이 작은 고산소함유-금속산화물을 포함할 수 있다. 상기 제2일함수조절라이너는 이트륨산화물(Y2O3), 란탄늄산화물(La2O3), 저마늄산화물(GeO2), 루테튬산화물(Lu2O3) 또는 스트론튬산화물(SrO)을 포함할 수 있다.
본 실시예에 따른 반도체장치는 트렌치를 포함하는 기판; 상기 트렌치의 표면 상에 형성된 게이트절연층; 상기 기판의 상부 표면보다 낮은 레벨에 위치하며, 상기 게이트절연층 상에서 상기 트렌치에 내장된 싱글 게이트전극; 상기 싱글 게이트전극과 게이트절연층 사이의 제1계면에 위치하되, 상기 제1계면에 고일함수를 유도하는 다이폴을 형성하기 위한 절연성의 일함수조절라이너; 및 상기 싱글 게이트전극과 게이트절연층 사이의 제2계면에 위치하는 도전성의 저일함수라이너를 포함하고, 상기 제2계면은 상기 트렌치의 탑부에 이웃하고, 상기 제1계면은 상기 제2계면보다 낮은 레벨로서 상기 트렌치의 저부와 바닥부에 이웃할 수 있다.
본 실시예에 따른 반도체장치는 트렌치를 포함하는 기판; 상기 트렌치의 표면 상에 형성된 게이트절연층; 상기 기판의 상부 표면보다 낮은 레벨에 위치하며, 상기 게이트절연층 상에서 상기 트렌치에 내장된 싱글 게이트전극; 상기 싱글 게이트전극과 게이트절연층 사이의 제1계면에 위치하되, 상기 제1계면에 고일함수를 유도하는 다이폴을 형성하기 위한 절연성의 제1일함수조절라이너; 및 상기 싱글 게이트전극과 게이트절연층 사이의 제2계면에 위치하되, 상기 제2계면에 저일함수를 유도하는 다이폴을 형성하기 위한 절연성의 제2일함수조절라이너를 포함하고, 상기 제2계면은 상기 트렌치의 탑부에 이웃하고, 상기 제1계면은 상기 제2계면보다 낮은 레벨로서 상기 트렌치의 저부와 바닥부에 이웃할 수 있다.
본 실시예에 따른 반도체장치 제조 방법은 기판에 트렌치를 형성하는 단계; 상기 트렌치에 내장되고 게이트절연층, 상기 게이트절연층 상의 게이트전극 및 상기 게이트전극 상의 캡핑층을 포함하는 매립게이트구조를 형성하는 단계; 상기 매립게이트구조 양측의 기판 내에 제1불순물영역과 제2불순물영역을 형성하는 단계를 포함하고, 상기 매립게이트구조를 형성하는 단계는, 상기 제1 및 제2불순물영역과 비-오버랩되며 상기 게이트전극과 게이트절연층의 계면에 다이폴을 형성하기 위한 절연성의 일함수조절라이너를 형성하는 단계를 포함할 수 있다.
본 실시예에 따른 반도체장치 제조 방법은 기판에 트렌치를 형성하는 단계; 상기 트렌치에 내장되고 게이트절연층, 상기 게이트절연층 상의 게이트전극및 상기 게이트전극 상의 캡핑층을 포함하는 매립게이트구조를 형성하는 단계; 상기 매립게이트구조 양측의 기판 내에 제1불순물영역과 제2불순물영역을 형성하는 단계를 포함하고, 상기 매립게이트구조를 형성하는 단계는, 상기 제1 및 제2불순물영역과 비-오버랩되는 상기 게이트전극과 게이트절연층의 계면에 고일함수를 유도하는 다이폴을 형성하기 위한 절연성의 제1일함수조절라이너를 형성하는 단계; 및 상기 제1 및 제2불순물영역과 오버랩되는 상기 게이트절연층과의 계면에 저일함수를 유도하는 다이폴을 형성하기 위한 절연성의 제2일함수조절라이너를 형성하는 단계를 포함할 수 있다.
본 실시예에 따른 반도체장치는 트렌치를 포함하는 기판; 상기 트렌치의 표면 상에 형성된 게이트절연층; 상기 기판의 상부 표면보다 낮은 레벨에 위치하며, 상기 게이트절연층 상에서 상기 트렌치의 저부에 내장된 하부 매립부 및 상기 하부 매립부 상에 위치하는 상부 매립부를 포함하는 게이트전극; 상기 하부매립부와 게이트절연층 사이에 위치하고 상기 게이트절연층보다 단위부피당 산소함량이 큰 제1금속산화물라이너; 및 상기 상부 매립부와 게이트절연층 사이에 위치하고 상기 게이트절연층보다 단위부피당 산소함량이 작은 제2금속산화물라이너를 포함할 수 있다.
본 실시예에 따른 트랜지스터회로는, 트렌치에 의해 서로 이격되어 형성된 소스영역과 드레인영역을 구비하는 제1영역을 포함하는 기판; 상기 트렌치 내에 내장된 매립게이트구조를 포함하는 비-플라나형 트랜지스터; 및 상기 기판의 제2영역 상에 형성된 플라나게이트구조를 포함하는 플라나형 트랜지스터를 포함하고, 상기 매립게이트구조는, 상기 소스영역 및 드레인영역과 비-오버랩되며 상기 게이트절연층과의 계면에 고일함수를 유도하는 다이폴을 생성시키는 일함수조절라이너; 및 상기 소스영역 및 드레인영역과 오버랩되는 N형 도프드 폴리실리콘을 포함할 수 있다. 또한, 본 실시예에 따른 트랜지스터회로의 매립게이트구조는, 상기 소스영역 및 드레인영역과 비-오버랩되며 상기 게이트절연층과의 계면에 고일함수를 유도하는 다이폴을 생성시키는 절연성의 제1일함수조절라이너; 및 상기 소스영역 및 드레인영역과 오버랩되며 상기 게이트절연층과의 계면에 저일함수를 유도하는 다이폴을 생성시키는 절연성의 제2일함수라이너를 포함할 수 있다.
본 실시예에 따른 메모리셀은, 트렌치에 의해 서로 이격되어 형성된 제1불순물영역과 제2불순물영역을 포함하는 기판; 상기 기판의 상부 표면보다 낮은 레벨에 위치하는 상기 트렌치 내의 매립워드라인구조; 상기 제1불순물영역에 접속된 비트라인; 및 상기 제2불순물영역에 접속된 메모리요소를 포함하고, 상기 매립워드라인구조는, 상기 제1불순물영역 및 제2불순물영역과 비-오버랩되며 상기 게이트절연층과의 계면에 고일함수를 유도하는 다이폴을 생성시키는 일함수조절라이너; 및 상기 제1불순물영역 및 제2불순물영역과과 오버랩되는 N형 도프드 폴리실리콘을 포함할 수 있다. 또한, 본 실시예에 따른 메모리셀의 매립워드라인구조는 상기 제1불순물영역 및 제2불순물영역과 비-오버랩되며 상기 게이트절연층과의 계면에 고일함수를 유도하는 다이폴을 생성시키는 절연성의 제1일함수조절라이너; 및 상기 제1불순물영역 및 제2불순물영역과 오버랩되며 상기 게이트절연층과의 계면에 저일함수를 유도하는 다이폴을 생성시키는 절연성의 제2일함수라이너를 포함할 수 있다.
본 실시예에 따른 전자장치는, 트렌치에 의해 서로 이격되어 형성된 제1불순물영역과 제2불순물영역을 포함하는 기판, 상기 기판의 상부 표면보다 낮은 레벨에 위치하는 상기 트렌치 내의 매립게이트구조를 포함하는 적어도 하나의 비-플라나형 트랜지스터를 포함하는 전자장치에 있어서, 상기 매립게이트구조는, 상기 소스영역 및 드레인영역과 비-오버랩되며 상기 게이트절연층과의 계면에 고일함수를 유도하는 다이폴을 생성시키는 일함수조절라이너; 및 상기 소스영역 및 드레인영역과 오버랩되는 N형 도프드 폴리실리콘을 포함할 수 있다. 또한, 본 실시예에 따른 전자장치의 매립게이트구조는, 상기 소스영역 및 드레인영역과 비-오버랩되며 상기 게이트절연층과의 계면에 고일함수를 유도하는 다이폴을 생성시키는 절연성의 제1일함수조절라이너; 및 상기 소스영역 및 드레인영역과 오버랩되며 상기 게이트절연층과의 계면에 저일함수를 유도하는 다이폴을 생성시키는 절연성의 제2일함수라이너를 포함할 수 있다.
본 기술은 게이트절연층과 매립게이트전극의 계면에 고일함수(High work function)를 유도하는 다이폴(Dipole)을 형성하므로써 채널 도즈(Channel dose)를 감소시켜 접합누설(Junction leakage)을 감소시킬 수 있다.
또한, 본 기술은 매립게이트전극과 불순물영역 사이에 저일함수물질(Low work function materials) 또는 저일함수로 변화시키는 다이폴을 형성하므로써, 게이트유도드레인누설(GIDL)을 감소시킬 수 있다.
도 1은 제1실시예에 따른 반도체장치를 도시한 평면도이다.
도 2a는 도 1의 A-A'선에 따른 단면도이다.
도 2b는 도 1의 B-B'선에 따른 단면도이다.
도 3a 및 도 3b는 제1실시예가 적용된 매립 게이트형 핀채널 트랜지스터를 도시한 도면이다.
도 4는 제1실시예의 변형예에 따른 반도체장치를 도시한 도면이다.
도 5a 내지 도 5g는 제1실시예에 따른 반도체장치를 제조하는 방법의 일예를 설명하기 위한 도면이다.
도 6은 제2실시예에 따른 반도체장치를 도시한 도면이다.
도 7a 내지 도 7c는 제2실시예의 변형예들을 도시한 도면이다.
도 8a 내지 도 8g는 제2실시예에 따른 반도체장치를 제조하는 방법의 일예를 설명하기 위한 도면이다.
도 9는 제3실시예에 따른 반도체장치를 도시한 도면이다.
도 10a 내지 도 10c는 제3실시예의 변형예들을 도시한 도면이다.
도 11a 내지 도 11f는 제3실시예에 따른 반도체장치를 제조하는 방법의 일예를 설명하기 위한 도면이다.
도 12는 제4실시예에 따른 반도체장치를 도시한 도면이다.
도 13a 내지 도 13c는 제4실시예의 변형예들을 도시한 도면이다.
도 14a는 제5실시예에 따른 반도체장치를 도시한 도면이다.
도 14b는 제5실시예의 변형예에 따른 반도체장치를 도시한 도면이다.
도 15a는 제6실시예에 따른 반도체장치를 도시한 도면이다.
도 15b는 제6실시예의 변형예에 따른 반도체장치를 도시한 도면이다.
도 16은 본 실시예들에 따른 반도체장치를 포함하는 트랜지스터회로의 일예를 도시한 도면이다.
도 17은 본 실시예들에 따른 반도체장치를 포함하는 메모리셀을 도시한 도면이다.
도 18은 본 실시예들에 따른 반도체장치를 포함하는 전자장치를 도시한 도면이다.
본 명세서에서 기재하는 실시예들은 본 발명의 이상적인 개략도인 단면도, 평면도 및 블록도를 참고하여 설명될 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이고, 발명의 범주를 제한하기 위한 것은 아니다.
이하 실시예들에서, 일함수조절라이너(work function adjusting liner)와 일함수라이너(work function liner)는 다른 역할을 한다. 일함수조절라이너는 이웃하는 다른 물질과 다이폴을 형성하여 일함수를 변화시키는 역할을 하고, 일함수라이너는 고정된 일정 값의 일함수를 갖는다. 예를 들어, 일함수조절라이너에 의해 형성되는 다이폴(dipole)에 따른 에너지 밴드 변화로 고일함수 특성을 발현시킬 수 있다. 일함수라이너는 저일함수를 가질 수 있다.
도 1은 본 실시예들에 따른 반도체장치를 도시한 평면도이다.
도 1을 참조하면, 반도체장치(100)는 매립게이트구조(100G), 제1불순물영역(113) 및 제2불순물영역(114)을 포함할 수 있다. 기판(101)에 소자분리층(102) 및 활성영역(104)이 형성될 수 있다. 활성영역(104) 내에 제1불순물영역(113) 및 제2불순물영역(114)이 배치될 수 있다. 활성영역(104)과 소자분리층(102)을 가로지르는 트렌치, 즉 게이트트렌치(105)가 형성될 수 있다. 게이트트렌치(105) 내에 매립게이트구조(100G)가 형성될 수 있다. 게이트트렌치(105)에 의해 제1불순물영역(113)과 제2불순물영역(114) 사이에 채널(115)이 형성될 수 있다.
반도체장치(100)는 트랜지스터를 포함할 수 있다. 이하, 실시예들 및 그 변형예들은, 비-플라나 트랜지스터(Non-planar transistor), 예컨대, 매립게이트형 트랜지스터(Buried gate type transistor)에 적용될 수 있다.
제1실시예에 따른 반도체장치(100)를 자세히 살펴보기로 한다.
도 2a 및 도 2b는 제1실시예에 따른 반도체장치를 도시한 도면이다. 도 2a는 도 1의 A-A'선에 따른 단면도이다. 도 2b는 도 1의 B-B'선에 따른 단면도이다.
반도체장치(100)는 기판(101)에 형성된다. 기판(101)은 반도체프로세싱에 적합한 물질일 수 있다. 기판(101)은 반도체기판을 포함할 수 있다. 기판(101)은 실리콘을 함유하는 물질로 이루어질 수 있다. 기판(101)은 실리콘, 단결정 실리콘, 폴리실리콘, 비정질 실리콘, 실리콘저마늄, 단결정 실리콘저마늄, 다결정 실리콘저마늄, 탄소 도핑된 실리콘, 그들의 조합 또는 그들의 다층을 포함할 수 있다. 기판(101)은 저마늄과 같은 다른 반도체물질을 포함할 수도 있다. 기판(101)은 Ⅲ/Ⅴ족 반도체기판, 예컨대 GaAs과 같은 화합물반도체기판을 포함할 수도 있다. 기판(101)은 SOI(Silicon On Insulator) 기판을 포함할 수도 있다.
기판(101)에 소자분리층(102) 및 활성영역(104)이 형성될 수 있다. 소자분리층(102)에 의해 활성영역(104)이 정의될 수 있다. 소자분리층(102)은 트렌치 식각에 의해 형성된 STI 영역(Shallow Trench Isolation region)일 수 있다. 소자분리층(102)은 얕은 트렌치, 예들 들어, 분리트렌치(Isolation trench, 103)에 절연물질을 채워 형성할 수 있다.
기판(101) 내에 게이트트렌치(105)가 형성될 수 있다. 평면도로 볼 때, 게이트트렌치(105)는 어느 한 방향으로 연장된 라인 형태(line shaped)가 될 수 있다. 게이트트렌치(105)는 활성영역(104)과 소자분리층(102)을 가로지르는 형태일 수 있다. 게이트트렌치(105)는 분리트렌치(103)보다 더 얕은 깊이를 가질 수 있다. 게이트트렌치(105)는 제1트렌치(105A)와 제2트렌치(105B)를 포함할 수 있다. 제1트렌치(105A)는 활성영역(104) 내에 형성될 수 있다. 제2트렌치(105B)는 소자분리층(102) 내에 형성될 수 있다. 제1트렌치(105A)로부터 제2트렌치(105B)로 연속적으로 확장될 수 있다. 제1트렌치(105A)의 바닥면과 제2트렌치(105B)의 바닥면은 동일 레벨에 위치할 수 있다. 게이트트렌치(105)의 저부는 곡률을 가질 수 있다.
활성영역(104) 내에 제1불순물영역(113)과 제2불순물영역(114)이 형성될 수 있다. 제1불순물영역(113)과 제2불순물영역(114)은 도전형 불순물이 도핑된 영역이다. 예컨대, 도전형 불순물은 인(P), 비소(As), 안티몬(Sb) 또는 붕소(B)를 포함할 수 있다. 제1불순물영역(113)과 제2불순물영역(114)은 동일 도전형의 불순물로 도핑될 수 있다. 게이트트렌치(105) 양측의 활성영역(104) 내에 제1불순물영역(113)과 제2불순물영역(114)이 위치한다. 제1불순물영역(113)과 제2불순물영역(114)은 각각 소스영역과 드레인영역이라고 지칭될 수 있다. 제1불순물영역(113)과 제2불순물영역(114)의 하부면은 활성영역(104)의 상부 표면(top surface)으로부터 소정의 깊이에 위치할 수 있다. 제1불순물영역(113)과 제2불순물영역(114)은 게이트트렌치(105)의 측벽에 접할 수 있다. 제1불순물영역(113)과 제2불순물영역(114)의 하부면은 게이트트렌치(105)의 바닥면보다 높을 수 있다.
게이트트렌치(105) 내에 매립게이트구조(100G)가 내장될 수 있다. 매립게이트구조(100G)는 제1불순물영역(113)과 제2불순물영역(114) 사이의 활성영역(104) 내에 배치되면서 소자분리층(102) 내로 연장될 수 있다. 매립게이트구조(100G)는 활성영역(104) 내에 배치된 부분의 바닥면과 소자분리층(102) 내에 배치된 부분의 바닥면이 동일 레벨에 위치할 수 있다.
매립게이트구조(100G)는 게이트절연층(106), 게이트전극(BG), 일함수조절라이너(work function adjusting liner, 110), 캡핑층(109)을 포함할 수 있다. 게이트전극(BG)은 활성영역(104)의 상부면보다 낮은 레벨에 위치할 수 있다. 게이트전극(BG)은 게이트트렌치(105)를 부분적으로 채울 수 있다. 따라서, '매립 게이트전극'이라고 지칭될 수 있다. 캡핑층(109)은 게이트전극(BG) 상에 위치할 수 있다. 게이트절연층(106)은 게이트트렌치(105)의 바닥면 및 측벽들 상에 형성될 수 있다. 일함수조절라이너(110)는 게이트전극(BG)과 게이트절연층(106) 사이에 위치할 수 있다.
게이트절연층(106)은 실리콘산화물(Silicon oxide), 실리콘질화물(Silicon nitride), 실리콘산질화물(Silicon oxynitride), 고유전물질(High-k material) 또는 이들의 조합을 포함할 수 있다. 고유전물질은 실리콘산화물의 유전상수(dielectric constant)보다 더 큰 유전상수를 갖는 물질을 포함할 수 있다. 예컨대, 고유전물질은 3.9보다 큰 유전상수를 갖는 물질을 포함할 수 있다. 다른 예에서, 고유전물질은 10보다 큰 유전상수를 갖는 물질을 포함할 수 있다. 또다른 예에서, 고유전물질은 10 내지 30의 유전상수를 갖는 물질을 포함할 수 있다. 고유전물질은 적어도 하나의 금속성 원소(at least one metallic element)를 포함할 수 있다. 고유전물질은 하프늄함유물질(hafnium-containing material)을 포함할 수 있다. 하프늄함유물질은 하프늄산화물(hafnium oxide), 하프늄실리콘산화물(hafnium silicon oxide), 하프늄실리콘산화질화물(hafnium silicon oxynitride) 또는 그들의 조합을 포함할 수 있다. 다른 실시예에서, 고유전물질은 란탄산화물(lanthanum oxide), 란탄알루미늄산화물(lanthanum aluminum oxide), 지르코늄산화물(zirconium oxide), 지르코늄실리콘산화물(zirconium silicon oxide), 지르코늄실리콘산화질화물(zirconium silicon oxynitride), 알루미늄산화물(aluminum oxide), 및 그들의 조합을 포함할 수 있다. 고유전물질로는 공지된 다른 고유전물질이 선택적으로 사용될 수도 있다. 게이트절연층(106)은 일함수조절라이너(110)에 따라 적절한 물질이 선택될 수 있다. 예컨대, 게이트절연층(106)은 일함수조절라이너(110)보다 단위부피당 산소함량이 작은 물질이 선택될 수 있다.
제1불순물영역(113)과 제2불순물영역(114) 사이의 게이트전극(BG)을 따라 채널(115)이 형성될 수 있다. 채널(115)은 일반적인 플라나형 트랜지스터(Planar type transistor)에 비해 채널길이가 길다. 이에 따라, 숏채널효과를 방지할 수 있다.
게이트전극(BG)은 하부 매립부(Lower buried portion, 107)와 상부 매립부(108)를 포함할 수 있다. 하부 매립부(107) 상에 상부 매립부(108)가 위치할 수 있고, 상부 매립부(108)는 제1불순물영역(113) 및 제2불순물영역(114)과 오버랩될 수 있다. 상부 매립부(108)는 하부 매립부(107) 상에서 게이트트렌치(105)에 부분적으로 채워진다. 상부 매립부(108)의 상부 표면 높이는 기판(101)의 상부 표면보다 낮은 레벨일 수 있다. 상부 매립부(108)는 게이트절연층(106)을 사이에 두고 제1,2불순물영역(113, 114)과 오버랩될 수 있다. 즉, 제1,2불순물영역(113, 114)은 상부 매립부(108)와 오버랩되는 깊이를 가질 수 있다.
상부 매립부(108)의 상부에 캡핑층(109)이 채워질 수 있다. 캡핑층(109)은 게이트전극(BG)을 보호하는 역할을 한다. 캡핑층(109)은 절연물질을 포함할 수 있다. 캡핑층(109)는 실리콘질화물, 실리콘산화질화물 또는 이들의 조합을 포함할 수 있다. 다른 실시예에서, 캡핑층(109)은 실리콘질화물과 실리콘산화물의 조합을 포함할 수 있다. 예컨대, 캡핑층(109)을 형성하기 위해 실리콘질화물로 라이닝한 후, 스핀온절연물질(Spin On Dielectric; SOD)로 채울 수 있다.
게이트전극(BG) 및 일함수조절라이너(110)에 대해 자세히 살펴보면 다음과 같다.
일함수조절라이너(110)는 일함수를 조절하기 위한 물질로서, 예컨대, 하부 매립부(107)의 유효일함수(Effective Work function)를 조절하기 위한 물질일 수 있다. 일함수조절라이너(110)에 의해 하부 매립부(107)와 게이트절연층(106) 사이에 증가된 유효일함수, 즉 고일함수(High workfunction)를 발현할 수 있다. 여기서, 고일함수란 실리콘의 미드갭일함수(Mid-gap Work Function)보다 높은 일함수를 지칭한다. 저일함수는 실리콘의 미드갭일함수보다 낮은 일함수를 지칭한다. 부연 설명하면, 고일함수는 4.5eV보다 높은 일함수를 갖고, 저일함수는 4.5eV보다 낮은 일함수를 가질 수 있다. 일함수조절라이너(110)는 게이트절연층(106)과 하부 매립부(107) 사이에 다이폴(dipole)을 생성하여(generated) 에너지밴드(Energy band) 변화로 인한 고일함수 특성을 유도하는 물질을 포함할 수 있다. 일함수조절라이너(110)와 게이트절연층(106)는 서로 다른 산소함량을 가질 수 있다. 일함수조절라이너(110)는 게이트절연층(106)보다 단위부피당 산소함량이 큰 고산소함유-금속산화물(High oxygen contained-metal oxide)로 형성할 수 있다. 게이트절연층(106)이 SiO2인 경우, 일함수조절라이너(110)는 알루미늄산화물(Al2O3), 티타늄산화물(TiO2), 하프늄산화물(HfO2), 지르코늄산화물(ZrO2) 또는 마그네슘산화물(MgO)을 포함할 수 있다. 본 실시예에서, 일함수조절라이너(110)는 알루미늄산화물(Al2O3)을 포함할 수 있다. 알루미늄산화물은 다른 고산소함유-금속산화물보다 산소함량이 더 크다. 따라서, 문턱전압 쉬프트가 더 크게 일어난다. 일함수조절라이너(110)로서 알루미늄산화물(Al2O3)을 적용함에 따라, 게이트절연층(106)과 상호 안정적인 계면 상태를 유지할 수 있다. 일함수조절라이너(110)는 얇은 두께로 형성될 수 있다. 이로써, 게이트트렌치(105) 내에서의 하부 매립부(107)의 체적을 크게 하여 게이트전극(BG)의 저항을 현저히 낮출 수 있다.
게이트전극(BG)의 하부 매립부(107)와 상부 매립부(108)는 불연속될 수 있다. 예를 들어, 하부 매립부(107)와 상부 매립부(108)는 서로 다른 물질일 수 있다. 게이트전극(BG)의 상부 매립부(108)는 제1일함수를 가질 수 있다. 여기서, 제1일함수는 실리콘의 미드갭 일함수(mid-gap work function)보다 낮은 일함수값을 지칭할 수 있다. 예컨대, 제1일함수는 4.5eV보다 낮은 저일함수(Low workfunction)를 가질 수 있다. 상부 매립부(108)는 비-금속물질(Non-metal material)을 포함할 수 있다. 상부 매립부(108)는 N형 도펀트(N-type dopant)가 함유된 실리콘함유물질을 포함할 수 있다. 본 실시예에서, 상부 매립부(108)는 N형 도펀트가 도핑된 폴리실리콘(이하, N형 도프드 폴리실리콘)을 포함할 수 있다. N형 도프드 폴리실리콘은 저일함수(Low work function)를 갖는다. N형 도펀트는 인(Ph) 또는 비소(As)를 포함할 수 있다. 상부 매립부(108)는 제1불순물영역(113)과 제2불순물영역(114)에 오버랩(overlap)될 수 있다. 예컨대, 상부 매립부(108)는 제1불순물영역(113)과 제2불순물영역(114)에 수평적으로 오버랩될 수 있다. 일함수조절라이너(110)에 의해 하부 매립부(107)와 게이트절연층(106) 사이에 상부 매립부(108)의 제1일함수보다 높은 제2일함수가 유도될 수 있다. 예를 들어, 제2일함수는 고일함수일 수 있다. 다른 실시예에서, 하부 매립부(107)가 제1고일함수를 갖는 물질로 형성되는 경우, 일함수조절라이너(110)에 의해 하부 매립부(107)와 게이트절연층(106) 사이에 제1고일함수보다 더 높은 제2고일함수가 유도될 수 있다.
게이트전극(BG)의 하부 매립부(107)는 게이트전극(BG)의 저항을 낮추기 위해 저저항금속을 포함할 수 있다. 하부 매립부(107)는 상부 매립부(108)보다 낮은 비저항 물질을 포함할 수 있다. 제1실시예에서, 하부 매립부(107)는 상부 매립부(108)에 대해 반응성물질(reactive materials)로 형성될 수 있다. 즉, 상부 매립부(108)와 반응하기 쉬운 물질로 형성될 수 있다. 예를 들어, 하부 매립부(107)로서 텅스텐(W)이 사용될 수 있다. 하부 매립부(107)의 텅스텐과 상부 매립부(108)의 실리콘이 반응하여 텅스텐실리사이드가 형성될 수 있다. 텅스텐실리사이드에 의해 저항이 증가될 수 있다. 따라서, 이러한 실리사이드 반응을 방지하기 위해, 하부 매립부(107)와 상부 매립부(108) 사이에 중간배리어(middle barrier, 112)가 형성될 수 있다.
위와 같이, 하부 매립부(107)는 상부 매립부(108)보다 비저항이 낮고, 상부 매립부(108)에 대해 반응성물질인 저저항 금속으로 형성될 수 있다. 하부 매립부(107)로서 텅스텐이 사용되는 경우, 게이트절연층(106)에 어택을 줄 수 있다. 예컨대, 텅스텐은 육불화텅스텐(WF6) 가스를 이용하여 증착할 수 있고, 이때 불소(Fluorine)에 의해 게이트절연층(106)이 어택받을 수 있다. 따라서, 불소 어택을 방지하기 위해 하부 매립부(107)와 게이트절연층(106) 사이에 하부 배리어(Lower barrier, 111)가 형성될 수 있다. 하부 배리어(111)는 하부 매립부(107)와 일함수조절라이너(110) 사이에 위치할 수 있다. 하부 배리어(111)는 비저항이 낮은 물질로 형성될 수 있다. 일부 실시예에서, 불소가 미함유된 텅스텐소스에 의해 텅스텐층을 증착하는 경우, 하부 배리어(111)는 생략될 수 있다.
제1불순물영역(113), 제2불순물영역(114) 및 매립게이트구조(100G)는 트랜지스터를 구성할 수 있다. 예컨대, 트랜지스터는 '매립게이트형 트랜지스터(Buried Gate type transistor)'라고 지칭할 수 있다. 제1불순물영역(113)과 제2불순물영역(114) 사이의 게이트트렌치(105)의 표면을 따라 채널(115)이 정의될 수 있다. 일부 실시예에서, 채널(115)은 채널도핑(channel doping)에 의한 도펀트를 포함할 수 있다.
제1실시예에 따르면, 일함수조절라이너(110)는 고일함수를 유도하는 물질이고, 상부 매립부(108)는 저일함수를 갖는 물질이다.
일함수조절라이너(110)에 의해 문턱전압(Threshold voltage, Vt)이 조절된다. 예컨대, 일함수조절라이너(110)에 의해 문턱전압을 쉬프트(Shift)시킬 수 있다. 일함수조절라이너(110)에 의해 일함수조절라이너(110)와 게이트절연층(106)의 계면에 다이폴(dipole)을 형성시킨다. 다이폴은 일함수조절라이너(110)와 게이트절연층(106)간의 산소함량 차이에 의해 발생될 수 있다. 이러한 다이폴은 하부 매립부(107)와 게이트절연층(106) 사이에 고일함수를 유도하고, 이에 따라 문턱전압을 쉬프트시킬 수 있다. 결국, 일함수조절라이너(110)에 의해 채널(115)의 도즈(channel dose)를 낮출 수 있다. 일함수조절라이너(110)와 게이트절연층(106) 사이에 생성되는 다이폴의 극성 방향(polarity direction)을 제어하므로써 게이트전극(BG)의 일함수를 제어할 수 있다. 이러한 방법에 의해, 게이트전극(BG)의 하부매립부(107)의 일함수는 증가 또는 감소될 수 있다. 예컨대, 일함수조절라이너(110)가 게이트절연층(106)보다 단위부피당 산소함량이 큰 물질인 경우, 고일함수로 변화시키는 방향의 다이폴이 생성될 수 있다. 일함수조절라이너(110)가 게이트절연층(106)보다 단위부피당 산소함량이 작은 물질인 경우, 저일함수로 변화시키는 방향의 다이폴이 생성될 수 있다. 본 실시예에서, 일함수조절라이너(110)는 게이트절연층(106)보다 단위부피당 산소함량이 큰 물질이므로, 게이트절연층(106)과의 계면에 고일함수로 변화시키는 방향의 다이폴이 생성될 수 있다. 게이트절연층(106)이 SiO2인 경우, SiO2보다 단위부피당 산소함량이 큰 물질은 알루미늄산화물(Al2O3), 티타늄산화물(TiO2), 하프늄산화물(HfO2), 지르코늄산화물(ZrO2) 또는 마그네슘산화물(MgO)을 포함할 수 있다. SiO2보다 단위부피당 산소함량이 작은 물질은 이트륨산화물(Y2O3), 란탄늄산화물(La2O3), 저마늄산화물(GeO2), 루테튬산화물(Lu2O3) 또는 스트론튬산화물(SrO)을 포함할 수 있다. 예를 들어, SiO2에 대한 Al2O3의 단위부피당 산소함량비(
Figure 112015039184151-pat00001
)는 1.21일 수 있다. SiO2에 대한 La2O3의 산소함량비(
Figure 112015039184151-pat00002
)는 0.77일 수 있다. SiO2에 대한 HfO2의 단위부피당 산소함량비는 1.05이다. 일함수조절라이너(110)로서 알루미늄산화물(Al2O3)를 적용하는 경우, 하프늄산화물(HfO2)을 적용하는 경우보다 문턱전압 쉬프트가 더 발생될 수 있다. 예를 들어, 알루미늄산화물(Al2O3)를 적용하는 경우에는 약 +0.57V의 문턱전압쉬프트가 발생될 수 있고, 하프늄산화물을 적용하는 경우에는 약 +0.31V의 문턱전압 쉬프트가 발생될 수 있다.
게이트트렌치(105)가 고종횡비(High aspect ratio)를 갖기 때문에, 일반적인 채널도핑에 의해서는, 게이트트렌치(105)의 바닥부까지 충분히 도핑을 수행하기 어렵다. 따라서, 채널도핑 이후에 추가로 게이트트렌치(105)의 바닥부에 국부적으로 채널도핑을 수행하는데, 이를 '국부적채널도핑'이라 지칭한다. 국부적채널도핑으로서 임플란트(Implantation)를 적용하는 경우, LCI(Locally Channel Implantation)라고 지칭한다.
일함수조절라이너(110)에 의해 채널 도즈를 낮출 수 있으므로, 국부적채널도핑(LCI)의 도즈를 현저히 낮추거나, 국부적채널도핑(LCI)을 생략할 수 있다. 결국, 본 실시예들은, 채널도즈를 낮추므로, 접합누설(junction leakage) 특성이 개선된다.
또한, 제1실시예는, 상부 매립부(108)가 저일함수를 갖기 때문에, 제1불순물영역(113) 및 제2불순물영역(114)에서의 게이트유도드레인누설(GIDL)을 억제할 수 있다. 일함수조절라이너(110)가 제1불순물영역(113) 및 제2불순물영역(114)에 오버랩되는 경우, 고일함수 유도로 인해 게이트유도드레인누설이 증가될 수 있다. 따라서, 일함수조절라이너(110)는 제1불순물영역(113) 및 제2불순물영역(114)에 비-오버랩(Non-overlap)되도록 높이가 조절될 수 있다.
상부 매립부(108)의 비저항이 다른 금속물질들에 비해 상대적으로 높을 수 있으나, 게이트전극(BG)에서 차지하는 상부 매립부(108)의 비율(즉, 두께)을 최대한 작게(즉, 얇게) 하므로써 게이트전극(BG)의 저항에 미치는 영향은 무시할 수 있다.
한편, 비교예로서, 상부 매립부(108)로서, 저일함수 금속물질, 즉 N형 일함수 금속이 사용될 수도 있으나, N형 일함수 금속은 N형 도프드 폴리실리콘의 일함수보다 높다. N형 일함수 금속으로는 N형 도프드 폴리실리콘에 준하는 낮은 일함수를 얻기 어렵다. 또한, 일함수조절라이너(110)로서 'TiAlN'과 같은 고일함수의 도전성 물질이 사용될 수 있으나, TiAlN은 텅스텐(W)보다 저항이 큰 물질이므로 절연성의 일함수조절라이너(110), 즉 Al2O3를 적용하는 경우보다 게이트전극(BG)의 저항을 낮추는데 한계가 있다. 아울러, TiAlN은 Al2O3를 적용하는 경우보다 다이폴 밀도가 미약하여 문턱전압 쉬프트 효과가 크지 않다.
제1실시예에 따른 매립게이트구조(100G)는 매립게이트형 핀채널 트랜지스터(Buried Gate type Fin channel transistor)에 적용될 수 있다.
도 3a 및 도 3b는 제1실시예가 적용된 매립 게이트형 핀채널 트랜지스터를 도시한 도면이다. 도 3a는 도 1의 A-A'선에 따른 단면도이다. 도 3b는 도 1의 B-B'선에 따른 단면도이다. 반도체장치(100F)의 일부 구성들은 제1실시예의 반도체장치(100)와 동일할 수 있다.
도 3a 및 도 3b를 참조하면, 게이트트렌치(105)는 제1트렌치(105AF)와 제2트렌치(105BF)를 포함한다. 제1트렌치(105AF)는 활성영역(104) 내에 형성된다. 제2트렌치(105BF)는 소자분리층(102) 내에 형성된다. 제1트렌치(105AF)로부터 제2트렌치(105BF)로 연속적으로 연장될 수 있다. 게이트트렌치(105)에서, 제1트렌치(105AF)와 제2트렌치(105BF)는 서로 다른 레벨에 위치하는 바닥면을 가질 수 있다. 예를 들어, 제1트렌치(105AF)의 바닥면은 제2트렌치(105BF)의 바닥면보다 높은 레벨에 위치할 수 있다. 제1트렌치(105AF)와 제2트렌치(105BF)의 높이 차이는 소자분리층(102)이 리세스됨에 따라 형성된다. 따라서, 제2트렌치(105BF)는 제1트렌치(105AF)의 바닥면보다 낮은 바닥면을 갖는 리세스영역(R)을 포함할 수 있다.
제1트렌치(105AF)와 제2트렌치(105BF) 사이의 단차로 인하여 활성영역(104)에 핀(Fin, 104F)이 형성된다. 따라서, 활성영역(104)은 핀(104F)을 포함한다.
이와 같이, 제1트렌치(105AF) 아래에 핀(104F)이 형성되고, 핀(104F)의 측벽은 리세스된 소자분리층(102F)에 의해 노출된다. 핀(104F)은 채널이 형성되는 부분이다. 핀(104F)은 새들핀(Saddle Fin)이라고 일컫는다. 핀(104F)에 의해 채널 폭을 증가시킬 수 있고, 전기적 특성을 향상시킬 수 있다.
반도체장치(100F)의 매립게이트구조(100G)는 게이트절연층(106), 일함수조절라이너(110), 게이트전극(BG) 및 캡핑층(109)을 포함할 수 있다. 핀(104F)의 측벽과 상부 표면 상에 게이트절연층(106)이 형성된다. 일함수조절라이너(110) 및 하부 매립부(107)는 핀(104F)의 측벽과 상부를 모두 덮는 형태가 된다. 하부 매립부(107)는 리세스영역(R)을 채우면서 게이트트렌치(105) 내에 형성된다. 하부 매립부(107)의 단면적은 활성영역(104) 내에서보다 소자분리층(102) 내에서 더 넓을 수 있다. 상부 매립부(108)는 핀(104F)의 측벽 주변에 위치하지 않는다. 핀(104F)의 채널도즈는 일함수조절라이너(110)에 의해 영향을 받는다.
도 4는 제1실시예의 변형예에 따른 반도체장치를 도시한 도면이다. 반도체장치(100M)의 일부 구성들은 제1실시예의 반도체장치(100)와 동일할 수 있다.
반도체장치(100M)의 매립게이트구조(100GM)는 게이트절연층(106), 일함수조절라이너(110), 게이트전극(BGM) 및 캡핑층(109)을 포함할 수 있다.
게이트전극(BGM)은 하부 매립부(107M)와 상부 매립부(108)를 포함할 수 있다. 하부 매립부(107M)는 채널(115)과 오버랩될 수 있고, 상부 매립부(108)는 제1불순물영역(113) 및 제2불순물영역(114)과 오버랩될 수 있다.
게이트전극(BGM)의 하부 매립부(107M)는 게이트전극(BGM)의 저항을 낮추기 위해 저저항금속을 포함할 수 있다. 하부 매립부(107M)는 상부 매립부(108)보다 낮은 비저항 물질을 포함할 수 있다. 하부 매립부(107M)는 상부 매립부(108)에 대해 비-반응성물질(Non-reactive materials)로 형성될 수 있다. 즉, 상부 매립부(108)와 반응하지 않는 물질로 형성될 수 있다. 예를 들어, 하부 매립부(108M)로서 티타늄질화물이 사용되는 경우, 상부 매립부(108)의 실리콘과 하부 매립부(107M)는 반응하지 않는다. 따라서, 하부 매립부(107M)와 상부 매립부(108) 사이에 중간배리어가 생략될 수 있다.
위와 같이, 하부 매립부(107M)는 상부 매립부(108)보다 비저항이 낮고, 상부 매립부(108)에 대해 비-반응성물질인 저저항 금속으로 형성될 수 있다.
아울러, 하부 매립부(107M)는 게이트절연층(106)에 어택을 주지 않는 물질로 형성될 수 있다. 예컨대, 하부 매립부(107M)는 불소(Fluorine)와 같은 불순물이 미함유된 물질(Fluorine-free material)로 형성될 수 있다. 따라서, 하부 매립부(107M)와 게이트절연층(106) 사이에 하부 배리어가 생략될 수 있다.
하부 매립부(107M)는 티타늄질화물을 포함할 수 있다. 하부 매립부(107M)가 상부 매립부(108)에 대해 비-반응성물질이면서 불소미함유물질이므로, 게이트전극(BGM)은 배리어가 필요없게 되어, '배리어-리스 게이트전극(barrier-less gate electrode)'이라고 지칭할 수 있다.
도 4의 매립게이트구조(100M)는 도 3a 및 도 3b와 같은 매립게이트형 핀채널 트랜지스터에 적용될 수도 있다.
이하, 제1실시예에 따른 반도체장치의 제조 방법이 설명된다.
도 5a 내지 도 5g는 제1실시예에 따른 반도체장치를 제조하는 방법의 일예를 설명하기 위한 도면이다. 도 5a 내지 도 5g는 도 1의 A-A'선에 따른 공정 단면도이다.
도 5a에 도시된 바와 같이, 기판(11)에 소자분리층(12)이 형성된다. 소자분리층(12)에 의해 활성영역(14)이 정의된다. 소자분리층(12)은 STI 공정에 의해 형성될 수 있다. 예를 들어, 기판(11) 상에 패드층(Pad layer, 도시 생략)을 형성한 후 소자분리마스크(도시 생략)를 이용하여 패드층 및 기판(11)을 식각한다. 이로써 분리트렌치(13)가 형성된다. 분리트렌치(13)는 절연물질로 채워지고, 이에 따라 소자분리층(12)이 형성된다. 소자분리층(12)은 실리콘산화물, 실리콘질화물 또는 이들의 조합을 포함할 수 있다. 화학기상증착(CVD) 또는 다른 증착공정은 절연물질로 분리트렌치(13)를 채우는데 사용될 수 있다. CMP(chemical-mechanical polishing)와 같은 평탄화 공정(planarization process)이 부가적으로 사용될 수 있다.
기판(11) 내에 게이트트렌치(15)가 형성된다. 게이트트렌치(15)는 활성영역(14) 및 소자분리층(12)을 가로지르는 라인 형태로 형성될 수 있다. 게이트트렌치(15)는 기판(11) 상에 마스크패턴(도시 생략)을 형성하고, 마스크 패턴을 식각 마스크로 이용한 식각 공정에 의해 형성될 수 있다. 게이트트렌치(15)는 분리트렌치(13)보다 얕게 형성될 수 있다. 게이트트렌치(15)의 깊이는 후속 게이트전극의 평균 단면적을 크게 할 수 있는 충분한 깊이를 가질 수 있다. 이에 따라, 게이트전극의 저항을 감소시킬 수 있다. 게이트트렌치(15)의 저부는 곡률을 가질 수 있다. 이와 같이 곡률을 갖도록 형성하므로써, 게이트트렌치(15)의 저부에서 요철을 최소화하고, 그에 따라 게이트전극의 채움(filling)을 용이하게 수행할 수 있다. 또한, 곡률을 갖도록 하므로써, 게이트트렌치(15)의 저부 모서리에 각진 모양을 제거하여 전계집중(electric field)을 완화할 수 있다.
도 5b에 도시된 바와 같이, 게이트트렌치(15)의 표면 상에 게이트절연층(16)이 형성될 수 있다. 게이트절연층(16)을 형성하기 전에, 게이트트렌치(15) 표면의 식각손상을 치유할 수 있다. 예컨대, 열산화 처리에 의해 희생산화물을 형성한 후, 희생산화물을 제거할 수 있다.
게이트절연층(16)은 열산화 공정(Thermal Oxidation)에 의해 형성될 수 있다. 다른 실시예에서, 게이트절연층(16)은 화학기상증착(Chemical Vapor Deposition; CVD) 또는 원자층증착(Atomic Layer Deposition; ALD)에 의해 형성될 수 있다. 게이트절연층(16)은 고유전물질, 산화물, 질화물, 산화 질화물 또는 이들의 조합을 포함할 수 있다. 고유전물질은 하프늄함유물질을 포함할 수 있다. 하프늄함유물질은 하프늄산화물, 하프늄실리콘산화물, 하프늄실리콘산화질화물 또는 그들의 조합을 포함할 수 있다. 다른 실시예에서, 고유전물질은 란탄산화물, 란탄알루미늄산화물, 지르코늄산화물, 지르코늄실리콘산화물, 지르코늄실리콘산화질화물, 알루미늄산화물 및 그들의 조합을 포함할 수 있다. 고유전물질로는 공지된 다른 고유전물질이 선택적으로 사용될 수도 있다.
게이트절연층(16) 상에 일함수조절라이너층(17A)이 형성될 수 있다. 일함수조절라이너층(17A)은 게이트절연층(16)의 표면 상에 컨포멀하게 형성될 수 있다. 일함수조절라이너층(17A)은 일함수를 조절하기 위한 물질이다. 일함수조절라이너층(17A)은 게이트절연층(16)과의 계면에 다이폴(dipole)을 생성하여(generated) 에너지밴드 변화로 인한 고일함수 특성을 유도하는 물질을 포함할 수 있다. 일함수조절라이너층(17A)은 SiO2보다 단위부피당 산소함량이 큰 물질로 형성될 수 있다. 알루미늄산화물(Al2O3), 티타늄산화물(TiO2), 하프늄산화물(HfO2), 지르코늄산화물(ZrO2) 또는 마그네슘산화물(MgO)을 포함할 수 있다. 본 실시예에서, 일함수조절라이너층(17A)은 Al2O3를 포함할 수 있다. 일함수조절라이너층(17A)으로서 알루미늄산화물을 적용함에 따라, 게이트절연층(16)과 상호 안정적인 계면 상태를 유지할 수 있다. 일함수조절라이너층(17A)은 얇은 두께로 형성될 수 있다.
일함수조절라이너층(17A) 상에 제1저저항층(19A)이 형성될 수 있다. 제1저저항층(19A)은 게이트트렌치(15)를 채울 수 있다. 제1저저항층(19A)은 저저항 금속물질을 포함한다. 제1저저항층(19A)은 후속 일함수라이너층에 대해 반응성물질(reactive material)로 형성될 수 있다. 제1저저항층(19A)은 텅스텐을 포함할 수 있다. 텅스텐이 불소를 함유하는 경우, 제1저저항층(19A)을 형성하기 전에 하부 배리어층(18A)을 미리 형성할 수 있다. 하부 배리어층(18A)은 일함수조절라이너층(17A)의 표면 상에 컨포멀하게 형성될 수 있다. 하부 배리어층(18A)은 금속함유물질로 형성될 수 있다. 하부 배리어층(18A)은 금속질화물(Metal nitride)을 포함할 수 있다. 예를 들어, 하부 배리어층(18A)은 티타늄질화물(Titanium nitride)을 포함할 수 있다. 하부 배리어층(18A)은 후속 리세싱 공정에 의해 하부 배리어가 될 수 있다. 다른 실시예로서, 제1저저항층(19A)은 게이트절연층(16)의 어택을 방지하기 위해, 불소와 같은 불순물들을 미함유하는 물질로 형성될 수 있다. 아울러, 제1저저항층(19A)은 후속 일함수라이너층에 대해 비-반응성물질(Non-reactive material)로 형성될 수 있다. 다른 실시예에서, 제1저저항층(19A)은 티타늄질화물로 형성될 수 있다. 제1저저항층(19A)은 화학기상증착법(CVD) 또는 원자층증착법(ALD)에 의해 형성될 수 있다.
도 5c에 도시된 바와 같이, 게이트트렌치(15) 내부에 하부 매립부(19)가 잔류하도록 제1리세싱 공정(first recessing process)을 진행한다. 제1리세싱 공정은 건식식각, 예컨대, 에치백공정에 의해 진행될 수 있다. 제1일함수라이너(17)는 제1일함수라이너층(17A)의 에치백공정에 의해 형성된다. 하부 매립부(19)는 제1저저항층(19A)의 에치백공정에 의해 형성된다. 다른 실시예에서, 제1리세싱 공정은 평탄화 공정을 먼저 진행한 후에, 후속하여 에치백 공정을 진행할 수 있다. 제1리세싱 공정에 의해 하부 배리어층도 리세싱될 수 있다. 이에 따라, 하부 배리어(18)가 형성될 수 있다. 하부 배리어(18)는 하부 매립부(19)와 게이트절연층(16) 사이에 위치할 수 있다. 하부 배리어(18)와 하부 매립부(19)의 상부 표면 높이는 동일 레벨일 수 있다.
상술한 제1리세싱 공정에 의해 하부 매립부(19)가 형성된다. 하부 매립부(19)는 활성영역(14)의 상부 표면보다 낮게 리세스될 수 있다.
도 5d에 도시된 바와 같이, 게이트트렌치(15) 내부에 일함수조절라이너(17)가 잔류하도록 제2리세싱 공정(Second recessing process)을 진행한다. 제2리세싱 공정은 건식식각 또는 습식식각에 의해 진행될 수 있다. 일함수조절라이너(17)는 일함수조절라이너층(17A)의 에치백공정에 의해 형성된다. 제2리세싱 공정은 게이트절연층(16)의 어택없이 수행될 수 있다. 일함수조절라이너(17)는 하부 매립부(19)와 게이트절연층(16) 사이에 위치할 수 있다. 일함수조절라이너(17)와 하부 매립부(19) 사이에 하부 배리어(18)가 위치할 수 있다. 일함수조절라이너(17), 하부 배리어(18) 및 하부 매립부(19)의 상부 표면 높이는 동일 레벨일 수 있다.
도 5e에 도시된 바와 같이, 중간배리어(20)가 형성될 수 있다. 중간배리어(20)는 중간배리어층(도시 생략)을 형성한 후 리세싱공정에 의해 형성될 수 있다. 중간배리어(20)는 하부 배리어(18)과 동일 물질일 수 있다. 중간배리어(20)는 금속함유물질로 형성될 수 있다. 중간배리어(20)는 금속질화물(Metal nitride)을 포함할 수 있다. 예를 들어, 중간배리어(20)는 티타늄질화물(Titanium nitride)을 포함할 수 있다. 중간배리어(20)에 의해 일함수조절라이너(17), 하부 배리어(18) 및 하부 매립부(19)의 상부가 커버링될 수 있다.
도 5f에 도시된 바와 같이, 상부 매립부(21)가 형성될 수 있다. 상부 매립부(21)는 중간배리어(20) 상에 상부 매립층(21A)을 채운 후에, 제3리세싱 공정에 의해 형성될 수 있다. 상부 매립부(21)는 저일함수 물질을 포함한다. 상부 매립부(21)는 비-금속물질로 형성될 수 있다. 상부 매립부(21)는 N형 불순물이 도핑된 폴리실리콘을 포함할 수 있다. 상부 매립부(21)는 활성영역(14)의 상부 표면보다 낮은 레벨일 수 있다.
도 5g에 도시된 바와 같이, 상부 매립부(21) 상에 캡핑층(22)이 형성된다. 캡핑층(22)은 절연물질을 포함한다. 상부 매립부(21) 상에서 게이트트렌치(15)가 캡핑층(22)으로 채워진다. 캡핑층(22)은 실리콘질화물을 포함할 수 있다. 후속하여, 기판(11)의 상부 표면이 노출되도록 캡핑층(22)의 평탄화가 진행될 수 있다. 캡핑층(22)의 평탄화 공정시 또는 평탄화 공정 이후에, 기판(11) 상부 표면의 게이트절연층(16)이 제거될 수 있다.
상술한 바와 같은 일련의 공정에 의해, 매립게이트구조가 형성된다. 매립게이트구조는 게이트절연층(16), 일함수조절라이너(17), 게이트전극(BG) 및 캡핑층(22)을 포함한다. 게이트전극(BG)은 하부 배리어(18), 하부 매립부(19), 중간배리어(20) 및 상부 매립부(21)를 포함한다. 게이트전극(BG)의 하부 매립부(19)와 게이트절연층(16) 사이에 일함수조절라이너(17)가 위치할 수 있다. 게이트전극(BG)의 상부 표면은 기판(11)의 상부 표면보다 낮게 위치한다. 이와 같이, 게이트전극(BG)의 상부 표면을 낮게 리세스시킴에 따라, 게이트전극(BG)과 주변 도전물(예, 콘택플러그) 간의 물리적 거리를 충분히 확보할 수 있다. 결국, 게이트전극(BG)과 주변 도전물간의 절연 내압을 향상시킬 수 있다.
캡핑층(22) 형성 후에, 임플란트 또는 기타 다른 도핑기술에 의해 불순물의 도핑공정이 수행된다. 이에 따라 기판(11) 내에 제1불순물영역(23)과 제2불순물영역(24)이 형성된다. 불순물의 도핑 공정을 진행할 때, 캡핑층(22)이 배리어로 사용된다. 제1불순물영역(23)과 제2불순물영역(24)은 각각 소스영역과 드레인영역이라고 지칭될 수 있다. 기판(11) 상부 표면의 게이트절연층(16)은 불순물의 도핑 공정 이후에 제거될 수도 있다.
제1불순물영역(23)과 제2불순물영역(24)은 상부 매립부(21)와 오버랩되는 깊이를 가질 수 있다. 따라서, 상부 매립부(21)는 제1 및 제2불순물영역(23, 24)에 오버랩될 수 있다.
다른 실시예에서, 제1불순물영역(23)과 제2불순물영역(24)은 게이트트렌치 (15) 형성전에 형성될 수도 있다. 예컨대, 이온주입마스크를 이용하여 활성영역(14)에 불순물을 도핑하여 불순물영역을 형성한 후, 게이트트렌치(15)를 형성할 수 있다. 이때, 불순물영역이 게이트트렌치(15)에 의해 제1불순물영역(23)과 제2불순물영역(24)으로 분할될 수 있다.
도 6은 제2실시예에 따른 반도체장치를 도시한 도면이다. 매립게이트구조(200G)를 제외한 반도체장치(200)의 일부 구성들은 제1실시예의 반도체장치(100)와 동일할 수 있다.
반도체장치(200)는 기판(201)에 형성될 수 있다. 반도체장치(200)의 매립게이트구조(200G)는 게이트트렌치(205) 내에 내장될 수 있다. 매립게이트구조(200G)는 제1불순물영역(213)과 제2불순물영역(214) 사이의 활성영역(204) 내에 배치되면서 소자분리층(202) 내로 연장될 수 있다. 소자분리층(202)은 분리트렌치(203)에 절연물질을 채워 형성할 수 있다.
매립게이트구조(200G)는 게이트절연층(206), 게이트전극(BG), 일함수조절라이너(210H), 캡핑층(209) 및 일함수라이너(work function liner, 210L)를 포함할 수 있다. 게이트전극(BG)은 활성영역(204)의 상부면보다 낮은 레벨에 위치할 수 있다. 게이트전극(BG)은 게이트트렌치(205)를 부분적으로 채울 수 있다. 캡핑층(209)은 게이트전극(BG) 상에 위치할 수 있다. 게이트절연층(206)은 게이트트렌치(205)의 바닥면 및 측벽들 상에 형성될 수 있다. 일함수조절라이너(210)는 게이트전극(BG)과 게이트절연층(206) 사이에 위치할 수 있다.
게이트전극(BG)은 하부 배리어(211B), 하부 매립부(207), 상부 배리어(211T) 및 상부 매립부(208)를 포함할 수 있다. 하부 매립부(207) 상에 상부 매립부(208)가 위치할 수 있고, 상부 매립부(208)는 제1불순물영역(213) 및 제2불순물영역(214)과 오버랩될 수 있다. 상부 매립부(208)는 하부 매립부(207) 상에서 게이트트렌치(205)에 부분적으로 채워진다. 상부 매립부(208)의 상부 표면 높이는 기판(201)의 상부 표면보다 낮은 레벨일 수 있다. 상부 매립부(208)는 게이트절연층(206)을 사이에 두고 제1,2불순물영역(213, 214)과 오버랩될 수 있다. 상부 매립부(208)의 상부에 캡핑층(209)이 채워질 수 있다.
일함수조절라이너(210H)는 제1실시예에 따른 일함수조절라이너(110)와 동일 물질일 수 있다. 즉, 일함수조절라이너(210H)는 일함수를 조절하기 위한 물질로서, 하부 매립부(207)의 유효일함수를 조절하기 위한 물질일 수 있다. 일함수조절라이너(210H)에 의해 하부 매립부(207)가 증가된 유효일함수, 즉 고일함수를 가질 수 있다. 일함수조절라이너(210H)는 게이트절연층(206)과 하부 매립부(207) 사이에 다이폴을 생성하여 에너지밴드 변화로 인한 고일함수 특성을 유도하는 물질을 포함할 수 있다. 일함수조절라이너(210H)는 게이트절연층(206)보다 단위부피당 산소함량이 큰 고산소함유-금속산화물로 형성할 수 있다. 게이트절연층(206)이 SiO2인 경우, 일함수조절라이너(210H)는 SiO2보다 단위부피당 산소함량이 큰 고산소함유-금속산화물로 형성될 수 있다. 예를 들어, 일함수조절라이너(210H)는 알루미늄산화물(Al2O3), 티타늄산화물(TiO2), 하프늄산화물(HfO2), 지르코늄산화물(ZrO2) 또는 마그네슘산화물(MgO)을 포함할 수 있다. 본 실시예에서, 일함수조절라이너(210H)는 Al2O3를 포함할 수 있다. 일함수조절라이너(210H)로서 알루미늄산화물을 적용함에 따라, 게이트절연층(206)과 상호 안정적인 계면 상태를 유지할 수 있다. 일함수조절라이너(210H)는 Al2O3를 포함할 수 있다. 일함수조절라이너(210H)는 얇은 두께로 형성될 수 있다. 이로써, 게이트트렌치(205) 내에서의 하부 매립부(207)의 체적을 크게 하여 게이트전극(BG)의 저항을 현저히 낮출 수 있다.
일함수라이너(210L)는 제1일함수를 가질 수 있다. 여기서, 제1일함수는 실리콘의 미드갭 일함수보다 낮은 일함수값을 지칭할 수 있다. 예컨대, 제1일함수는 4.5eV보다 낮은 저일함수(Low workfunction)를 가질 수 있다. 일함수라이너(210L)는 비-금속물질을 포함할 수 있다. 일함수라이너(210L)는 N형 도펀트가 함유된 실리콘함유물질을 포함할 수 있다. 본 실시예에서, 일함수라이너(210L)는 N형 도펀트가 도핑된 폴리실리콘(이하, N형 도프드 폴리실리콘)을 포함할 수 있다. N형 도프드 폴리실리콘은 저일함수를 갖는다. N형 도펀트는 인(Ph) 또는 비소(As)를 포함할 수 있다. 일함수라이너(210L)는 제1불순물영역(213)과 제2불순물영역(214)에 오버랩될 수 있다. 예컨대, 일함수라이너(210L)는 제1불순물영역(213)과 제2불순물영역(214)에 수평적으로 오버랩될 수 있다. 일함수라이너(210L)는 스페이서 형상일 수 있다. 즉, 일함수라이너(210L)는 상부 매립부(208)와 하부 매립부(207) 사이에 위치하지 않을 수 있다. 일함수라이너(210L)는 상부 매립부(208)와 제1,2불순물영역(213, 214) 사이에 위치할 수 있다. 일함수라이너(210L)와 일함수조절라이너(210H)는 접속될 수 있다. 일함수라이너(210L)와 일함수조절라이너(210H)는 두께가 동일하거나 서로 다를 수 있다. 일함수조절라이너(210H)에 의해 하부 매립부(207)와 게이트절연층(206) 사이에 일함수라이너(210L)의 제1일함수보다 높은 제2일함수가 유도될 수 있다. 예를 들어, 제2일함수는 고일함수일 수 있다. 다른 실시예에서, 하부 매립부(207)가 제1고일함수를 갖는 물질로 형성되는 경우, 일함수조절라이너(210H)에 의해 하부 매립부(207)와 게이트절연층(206) 사이에 제1고일함수보다 더 높은 제2고일함수가 유도될 수 있다.
게이트전극(BG)의 하부 매립부(207)와 상부 매립부(208)는 게이트전극(BG)의 저항을 낮추기 위해 저저항금속을 포함할 수 있다. 하부 매립부(207)와 상부 매립부(208)는 일함수라이너(210L)보다 낮은 비저항 물질을 포함할 수 있다. 제2실시예에서, 하부 매립부(207) 및 상부 매립부(208)는 일함수라이너(210L)에 대해 반응성물질로 형성될 수 있다. 즉, 일함수라이너(210L)와 반응하기 쉬운 물질로 형성될 수 있다. 예를 들어, 하부 매립부(207) 및 상부 매립부(208)로서 텅스텐(W)이 사용될 수 있다. 상부 매립부(208)의 텅스텐과 일함수라이너(210L)의 실리콘이 반응하여 텅스텐실리사이드가 형성될 수 있다. 텅스텐실리사이드에 의해 저항이 증가될 수 있다. 따라서, 이러한 실리사이드 반응을 방지하기 위해, 상부 매립부(208)와 일함수라이너(210L) 사이에 상부배리어(Upper barrier, 211T)가 형성될 수 있다. 상부 배리어(211T)는 하부 매립부(207)와 상부 매립부(208) 사이에 위치하도록 연장될 수 있다.
위와 같이, 하부 매립부(207) 및 상부 매립부(208)는 일함수라이너(210L)보다 비저항이 낮고, 일함수라이너(210L)에 대해 반응성물질인 저저항 금속으로 형성될 수 있다. 하부 매립부(207)로서 텅스텐이 사용되는 경우, 게이트절연층(206)에 어택을 줄수 있다. 예컨대, 텅스텐은 육불화텅스텐(WF6) 가스를 이용하여 증착할 수 있고, 이때 불소에 의해 게이트절연층(206)이 어택받을 수 있다. 따라서, 불소 어택을 방지하기 위해 하부 매립부(207)와 게이트절연층(206) 사이에 하부 배리어(211B)가 형성될 수 있다. 하부 배리어(211B)는 하부 매립부(207)와 일함수조절라이너(210H) 사이에 위치할 수 있다. 하부 배리어(211B)는 비저항이 낮은 물질로 형성될 수 있다. 일부 실시예에서, 불소가 미함유된 텅스텐소스에 의해 텅스텐층을 증착하는 경우, 하부 배리어(211B)는 생략될 수 있다.
제1불순물영역(213), 제2불순물영역(214) 및 매립게이트구조(200G)는 매립게이트형 트랜지스터를 형성할 수 있다. 제1불순물영역(213)과 제2불순물영역(214) 사이의 게이트트렌치(205)의 표면을 따라 채널이 정의될 수 있다.
제2실시예에 따르면, 일함수조절라이너(210H)는 고일함수를 유도하는 물질이고, 일함수라이너(210L)는 저일함수를 갖는 물질이다.
일함수조절라이너(210H)에 의해 문턱전압(Vt)이 조절된다. 예컨대, 일함수조절라이너(210H)에 의해 문턱전압을 쉬프트시킬 수 있다. 일함수조절라이너(210H)에 의해 일함수조절라이너(210H)와 게이트절연층(206)의 계면에 다이폴을 형성시킨다. 다이폴은 하부 매립부(207)과 게이트절연층(206) 사이에 고일함수를 유도하고, 이에 따라 문턱전압을 쉬프트시킬 수 있다. 결국, 일함수조절라이너(210H)에 의해 채널의 도즈를 낮출 수 있다.
일함수조절라이너(210H)에 의해 채널 도즈를 낮출 수 있으므로, 국부적채널도핑의 도즈를 현저히 낮추거나, 국부적채널도핑을 생략할 수 있다. 결국, 본 실시예들은, 채널도즈를 낮추므로, 접합누설 특성이 개선된다.
또한, 제2실시예는, 일함수라이너(210L)가 저일함수를 갖기 때문에, 제1불순물영역(213) 및 제2불순물영역(214)에서의 게이트유도드레인누설(GIDL)을 억제할 수 있다. 일함수조절라이너(210H)가 제1불순물영역(213) 및 제2불순물영역(214)에 오버랩되는 경우, 고일함수 유도로 인해 게이트유도드레인누설이 증가될 수 있다. 따라서, 일함수조절라이너(210H)는 제1불순물영역(213) 및 제2불순물영역(214)에 비-오버랩(Non-overlap)되도록 높이가 조절될 수 있다.
일함수라이너(210L)의 비저항이 하부 매립부(207) 및 상부 매립부(208)에 비해 상대적으로 높을 수 있으나, 게이트전극(BG)에서 차지하는 일함수라이너(210L)의 비율(즉, 두께)을 최대한 작게(즉, 얇게) 하므로써 게이트전극(BG)의 저항에 미치는 영향은 무시할 수 있다. 제1실시예는 상부 매립부(108)가 저일함수물질로 형성되었으나, 제2실시예는 상부 매립부(208)가 저저항금속으로 형성되고, 일함수라이너(210L)가 얇게 형성된다.
한편, 비교예로서, 일함수라이너(210L)로서, 저일함수 금속물질, 즉 N형 일함수 금속이 사용될 수도 있으나, N형 일함수 금속은 N형 도프드 폴리실리콘의 일함수보다 높다. N형 일함수 금속으로는 N형 도프드 폴리실리콘에 준하는 낮은 일함수를 얻기 어렵다. 또한, 일함수조절라이너(210H)로서 TiAlN과 같은 고일함수의 도전성물질이 사용될 수 있으나, TiAlN은 W보다 저항이 큰 물질이므로 절연성의 Al2O3를 적용하는 경우보다 게이트전극(BG)의 저항을 낮추는데 한계가 있다. 아울러, TiAlN은 Al2O3를 적용하는 경우보다 다이폴 밀도가 미약하여 문턱전압 쉬프트 효과가 크지 않다.
제2실시예에 따른 매립게이트구조(200G)는 매립게이트형 핀채널 트랜지스터에 적용될 수 있다.
도 7a 내지 도 7c는 제2실시예의 변형예들을 도시한 도면이다. 제2실시예의 변형예들에 따른 반도체장치(200)의 일부 구성들은 제2실시예의 반도체장치(200)와 동일할 수 있다. 게이트전극(BG1, BG2, BG3)을 제외한 나머지 구성들은 제2실시예와 동일할 수 있다.
도 7a를 참조하면, 제1변형예에 따른 반도체장치(200)의 게이트구조(200G)는 게이트절연층(206), 일함수조절라이너(210H), 게이트전극(BG1), 일함수라이너(210L) 및 캡핑층(209)을 포함할 수 있다. 게이트전극(BG1)은 하부 매립부(207M)와 상부 매립부(208M)를 포함할 수 있다.
게이트전극(BG1)의 하부 매립부(207M)와 상부 매립부(208M)는 게이트전극(BG1)의 저항을 낮추기 위해 저저항금속을 포함할 수 있다. 하부 매립부(207M)와 상부 매립부(208M)는 일함수라이너(210L)보다 낮은 비저항 물질을 포함할 수 있다. 하부 매립부(207M)와 상부 매립부(208M)는 일함수라이너(210L)에 대해 비-반응성물질로 형성될 수 있다. 하부 매립부(207M)와 상부 매립부(208M)는 티타늄질화물을 포함할 수 있다. 상부 매립부(208M)로서 티타늄질화물이 사용되는 경우, 상부 매립부(208M)와 일함수라이너(210L)는 반응하지 않는다. 따라서, 상부 매립부(208M)와 일함수라이너(210L) 사이에 상부배리어가 생략될 수 있다. 아울러, 하부 매립부(207M)는 게이트절연층(206)에 어택을 주지 않는 물질로 형성될 수 있다. 예컨대, 하부 매립부(207M)는 불소와 같은 불순물이 미함유된 물질로 형성될 수 있다. 따라서, 하부 매립부(207M)와 게이트절연층(206) 사이에 하부 배리어가 생략될 수 있다. 하부 매립부(207M)는 티타늄질화물을 포함할 수 있다.
위와 같이, 하부 매립부(207M) 및 상부 매립부(208M)가 일함수라이너(210L)에 대해 비-반응성물질이면서 불소미함유물질이므로, 게이트전극(BG1)은 '배리어-리스 게이트전극이 될 수 있다.
도 7b를 참조하면, 제2변형예에 따른 반도체장치(200)의 게이트구조(200G)는 게이트절연층(206), 일함수라이너(210H), 게이트전극(BG2), 일함수라이너(210L) 및 캡핑층(209)을 포함할 수 있다. 게이트전극(BG2)은 하부 매립부(207)와 상부 매립부(208M)를 포함할 수 있다.
게이트전극(BG2)의 하부 매립부(207)와 상부 매립부(208M)는 게이트전극(BG2)의 저항을 낮추기 위해 저저항금속을 포함할 수 있다. 하부 매립부(207)와 상부 매립부(208M)는 일함수라이너(210L)보다 낮은 비저항 물질을 포함할 수 있다. 하부 매립부(207)는 일함수라이너(210L)에 대해 반응성물질로 형성될 수 있다. 상부 매립부(208M)는 일함수라이너(210L)에 대해 비-반응성물질로 형성될 수 있다. 하부 매립부(207)는 텅스텐을 포함할 수 있고, 상부 매립부(208M)는 티타늄질화물을 포함할 수 있다. 상부 매립부(208M)로서 티타늄질화물이 사용되는 경우, 상부 매립부(208M)와 일함수라이너(210L)는 반응하지 않는다. 따라서, 상부 매립부(208M)와 일함수라이너(210L) 사이에 상부배리어가 생략될 수 있다. 하부 매립부(207)가 텅스텐을 포함하는 경우, 게이트절연층(206)에 대한 불소어택을 방지하기 위해 하부 배리어(211B)가 필요할 수 있다. 하부 배리어(211B)는 티타늄질화물을 포함할 수 있다.
도 7c를 참조하면, 제3변형예에 따른 반도체장치(200)의 게이트구조(200G)는 게이트절연층(206), 일함수라이너(210H), 게이트전극(BG3), 일함수라이너(210L) 및 캡핑층(209)을 포함할 수 있다. 게이트전극(BG3)은 하부 매립부(207M)와 상부 매립부(208)를 포함할 수 있다.
게이트전극(BG3)의 하부 매립부(207M)와 상부 매립부(208)는 게이트전극(BG3)의 저항을 낮추기 위해 저저항금속을 포함할 수 있다. 하부 매립부(207M)와 상부 매립부(208)는 일함수라이너(210L)보다 낮은 비저항 물질을 포함할 수 있다. 하부 매립부(207M)는 일함수라이너(210L)에 대해 비-반응성물질로 형성될 수 있다. 상부 매립부(208)는 일함수라이너(210L)에 대해 반응성물질로 형성될 수 있다. 하부 매립부(207M)는 티타늄질화물을 포함할 수 있고, 상부 매립부(208)는 텅스텐을 포함할 수 있다. 상부 매립부(208)로서 텅스텐이 사용되는 경우, 상부 매립부(208)와 일함수라이너(210L)가 반응할 수 있다. 따라서, 상부 매립부(208)와 일함수라이너(210L) 사이에 상부배리어(211T)가 형성될 수 있다. 하부 매립부(207M)가 티타늄질화물을 포함하는 경우, 게이트절연층(206)에 대한 불소어택이 없으므로 하부 배리어가 생략될 수 있다. 상부 배리어(211T)는 티타늄질화물을 포함할 수 있다.
상술한 바와 같은 변형예들은, 매립게이트형 핀채널 트랜지스터에 적용될 수 있다.
이하, 제2실시예에 따른 반도체장치의 제조 방법이 설명된다.
도 8a 내지 도 8g는 제2실시예에 따른 반도체장치를 제조하는 방법의 일예를 설명하기 위한 도면이다.
도 8a에 도시된 바와 같이, 기판(31)에 소자분리층(32)이 형성된다. 소자분리층(32)에 의해 활성영역(34)이 정의된다.
기판(31) 내에 게이트트렌치(35)가 형성된다.
게이트트렌치(35)의 표면 상에 게이트절연층(36)이 형성될 수 있다.
게이트절연층(36) 상에 일함수조절라이너층(37A)이 형성될 수 있다. 일함수조절라이너층(37A)은 게이트절연층(36)의 표면 상에 컨포멀하게 형성될 수 있다. 일함수조절라이너층(37A)은 게이트절연층(16)과의 계면에 다이폴을 생성하여 에너지밴드 변화로 인한 고일함수 특성을 유도하는 물질을 포함할 수 있다. 일함수조절라이너층(37A)은 SiO2보다 단위부피당 산소함량이 큰 물질을 포함할 수 있다. 예를 들어, 일함수조절라이너층(37A)은 알루미늄산화물(Al2O3), 티타늄산화물(TiO2), 하프늄산화물(HfO2), 지르코늄산화물(ZrO2) 또는 마그네슘산화물(MgO)을 포함할 수 있다. 본 실시예에서, 일함수조절라이너층(37A)은 Al2O3를 포함할 수 있다. 일함수조절라이너층(37A)으로서 알루미늄산화물을 적용함에 따라, 게이트절연층(36)과 상호 안정적인 계면 상태를 유지할 수 있다. 일함수조절라이너층(37A)은 얇은 두께로 형성될 수 있다.
일함수조절라이너층(37A) 상에 제1저저항층(39A)이 형성될 수 있다. 제1저저항층(39A)은 게이트트렌치(35)를 채울 수 있다. 제1저저항층(39A)은 저저항 금속물질을 포함한다. 제1저저항층(39A)은 후속 일함수라이너층에 대해 반응성물질로 형성될 수 있다. 제1저저항층(39A)은 텅스텐을 포함할 수 있다. 텅스텐이 불소를 함유하는 경우, 제1저저항층(39A)을 형성하기 전에 하부 배리어층(38A)을 미리 형성할 수 있다. 하부 배리어층(38A)은 일함수조절라이너층(37A)의 표면 상에 컨포멀하게 형성될 수 있다. 하부 배리어층(38A)은 금속함유물질로 형성될 수 있다. 하부 배리어층(38A)은 금속질화물을 포함할 수 있다. 예를 들어, 하부 배리어층(38A)은 티타늄질화물을 포함할 수 있다. 하부 배리어층(38A)은 후속 리세싱 공정에 의해 하부 배리어가 될 수 있다. 다른 실시예로서, 제1저저항층(39A)은 게이트절연층(36)의 어택을 방지하기 위해, 불소와 같은 불순물들을 미함유하는 물질로 형성될 수 있다. 아울러, 제1저저항층(39A)은 후속 일함수라이너층에 대해 비-반응성물질로 형성될 수 있다. 다른 실시예에서, 제1저저항층(39A)은 티타늄질화물로 형성될 수 있다. 제1저저항층(39A)은 화학기상증착법(CVD) 또는 원자층증착법(ALD)에 의해 형성될 수 있다.
도 8b에 도시된 바와 같이, 게이트트렌치(35) 내부에 하부 매립부(39) 및 일함수조절라이너(37)가 잔류하도록 리세싱 공정을 진행한다. 일함수조절라이너(37)는 일함수조절라이너층(37A)의 에치백공정에 의해 형성된다. 하부 매립부(39)는 제1저저항층(39A)의 에치백공정에 의해 형성된다. 리세싱 공정에 의해 하부 배리어층(38A)도 리세싱될 수 있다. 이에 따라, 하부 배리어(38)가 형성될 수 있다. 하부 배리어(38)는 하부 매립부(39)와 게이트절연층(36) 사이에 위치할 수 있다. 일함수조절라이너(37), 하부 배리어(38) 및 하부 매립부(39)의 상부 표면 높이는 동일 레벨일 수 있다. 일함수조절라이너(37), 하부 배리어(38) 및 하부 매립부(39)는 활성영역(34)의 상부 표면보다 낮게 리세스될 수 있다.
도 8c에 도시된 바와 같이, 일함수라이너층(40A)이 형성될 수 있다. 일함수라이너층(40A)은 저일함수 물질을 포함한다. 일함수라이너층(40A)는 비-금속물질로 형성될 수 있다. 일함수라이너층(40A)는 N형 불순물이 도핑된 폴리실리콘을 포함할 수 있다.
도 8d에 도시된 바와 같이, 일함수라이너(40)가 형성될 수 있다. 일함수라이너(40)는 일함수라이너층(40A)의 에치백 공정에 의해 형성될 수 있다. 일함수라이너(40)는 기판(31)의 상부 표면보다 낮게 리세스될 수 있다. 일함수라이너(40)는 일함수조절라이너(37)와 접촉될 수 있다. 일함수라이너(40)에 의해 하부 매립부(39) 및 하부 배리어(38)의 상부가 노출될 수 있다.
도 8e에 도시된 바와 같이, 제2저저항층(42A)이 게이트트렌치(35)를 채울 수 있다. 제2저저항층(42A)은 저저항 금속물질을 포함한다. 제2저저항층(42A)은 일함수라이너(40)에 대해 반응성물질로 형성될 수 있다. 제2저저항층(42A)은 텅스텐을 포함할 수 있다. 제2저저항층(42A)을 형성하기 전에 상부 배리어층(41A)을 미리 형성할 수 있다. 상부 배리어층(41A)은 일함수라이너(40)의 표면 상에 컨포멀하게 형성될 수 있다. 상부 배리어층(41A)은 금속함유물질로 형성될 수 있다. 상부 배리어층(41A)은 금속질화물을 포함할 수 있다. 예를 들어, 상부 배리어층(41A)은 티타늄질화물을 포함할 수 있다. 상부 배리어층(41A)은 후속 리세싱 공정에 의해 상부 배리어가 될 수 있다. 다른 실시예로서, 제2저저항층(42A)은 일함수라이너(40)에 대해 비-반응성물질로 형성될 수 있다. 다른 실시예에서, 제2저저항층(42A)은 티타늄질화물로 형성될 수 있다. 제2저저항층(42A)으로서 티타늄질화물이 적용되는 경우, 상부 배리어층은 생략될 수 있다. 제2저저항층(42A)은 화학기상증착법(CVD) 또는 원자층증착법(ALD)에 의해 형성될 수 있다.
도 8f에 도시된 바와 같이, 게이트트렌치(35) 내부에 상부 매립부(42) 및 상부 배리어(41)가 잔류하도록 리세싱 공정을 진행한다. 상부 매립부(42)는 제2저저항층(42A)의 에치백공정에 의해 형성된다. 리세싱 공정에 의해 상부 배리어층(41A)도 리세싱될 수 있다. 이에 따라, 상부 배리어(41)가 형성될 수 있다. 상부 배리어(41)는 상부 매립부(42)와 일함수라이너(40) 사이에 위치할 수 있다. 일함수라이너(40), 상부 배리어(41) 및 상부 매립부(42)의 상부 표면 높이는 동일 레벨일 수 있다. 일함수라이너(40), 상부 배리어(41) 및 상부 매립부(42)는 활성영역(34)의 상부 표면보다 낮게 리세스될 수 있다.
도 8g에 도시된 바와 같이, 상부 매립부(42) 상에 캡핑층(43)이 형성된다. 캡핑층(43)은 절연물질을 포함한다. 상부 매립부(42) 상에서 게이트트렌치(35)가 캡핑층(43)으로 채워진다. 캡핑층(43)은 실리콘질화물을 포함할 수 있다. 후속하여, 기판(31)의 상부 표면이 노출되도록 캡핑층(43)의 평탄화가 진행될 수 있다. 캡핑층(43)의 평탄화 공정시 또는 평탄화 공정 이후에, 기판(31) 상부 표면의 게이트절연층(36)이 제거될 수 있다.
상술한 바와 같은 일련의 공정에 의해, 매립게이트구조가 형성된다. 매립게이트구조는 게이트절연층(36), 일함수조절라이너(37), 게이트전극(BG) 및 캡핑층(43)을 포함한다. 게이트전극(BG)은 하부 배리어(38), 하부 매립부(39), 상부배리어(41) 및 상부 매립부(42)를 포함한다. 게이트전극(BG)의 하부 매립부(39)와 게이트절연층(36) 사이에 일함수조절라이너(37)가 위치할 수 있다. 게이트전극(BG)의 상부 매립부(42)와 게이트절연층(36) 사이에 일함수라이너(40)가 위치할 수 있다.게이트전극(BG)의 상부 표면은 기판(31)의 상부 표면보다 낮게 위치한다. 이와 같이, 게이트전극(BG)의 상부 표면을 낮게 리세스시킴에 따라, 게이트전극(BG)과 주변 도전물(예, 콘택플러그) 간의 물리적 거리를 충분히 확보할 수 있다. 결국, 게이트전극(BG)과 주변 도전물간의 절연 내압을 향상시킬 수 있다.
캡핑층(43) 형성 후에, 임플란트 또는 기타 다른 도핑기술에 의해 불순물의 도핑공정이 수행된다. 이에 따라 기판(31) 내에 제1불순물영역(44)과 제2불순물영역(45)이 형성된다. 불순물의 도핑 공정을 진행할 때, 캡핑층(43)이 배리어로 사용된다. 제1불순물영역(44)과 제2불순물영역(45)은 각각 소스영역과 드레인영역이 된다. 기판(31) 상부 표면의 게이트절연층(36)은 불순물의 도핑 공정 이후에 제거될 수도 있다.
제1불순물영역(44)과 제2불순물영역(45)은 일함수라이너(40)와 오버랩되는 깊이를 가질 수 있다. 따라서, 일함수라이너(40)는 제1 및 제2불순물영역(44, 45)에 오버랩될 수 있다.
다른 실시예에서, 제1불순물영역(44)과 제2불순물영역(45)은 게이트트렌치 (35) 형성전에 형성될 수도 있다. 예컨대, 이온주입마스크를 이용하여 활성영역(34)에 불순물을 도핑하여 불순물영역을 형성한 후, 게이트트렌치(35)를 형성할 수 있다. 이때, 불순물영역이 게이트트렌치(35)에 의해 제1불순물영역(44)과 제2불순물영역(45)으로 분할될 수 있다.
도 9는 제3실시예에 따른 반도체장치를 도시한 도면이다. 매립게이트구조(300G)를 제외한 반도체장치(300)의 일부 구성들은 제1실시예 및 제2실시예의 반도체장치(100, 200)와 동일할 수 있다.
반도체장치(300)는 기판(301)에 형성될 수 있다. 반도체장치(300)의 매립게이트구조(300G)는 게이트트렌치(305) 내에 내장될 수 있다. 매립게이트구조(300G)는 제1불순물영역(313)과 제2불순물영역(314) 사이의 활성영역(304) 내에 배치되면서 소자분리층(302) 내로 연장될 수 있다. 소자분리층(302)은 분리트렌치(303)에 절연물질을 채워 형성할 수 있다.
매립게이트구조(300G)는 게이트절연층(306), 게이트전극(BG), 일함수조절라이너(310H), 캡핑층(309) 및 일함수라이너(310L)를 포함할 수 있다. 게이트전극(BG)은 활성영역(304)의 상부면보다 낮은 레벨에 위치할 수 있다. 게이트전극(BG)은 게이트트렌치(305)를 부분적으로 채울 수 있다. 캡핑층(309)은 게이트전극(BG) 상에 위치할 수 있다. 게이트절연층(306)은 게이트트렌치(305)의 바닥면 및 측벽들 상에 형성될 수 있다. 일함수조절라이너(310H)는 게이트전극(BG)과 게이트절연층(306) 사이에 위치할 수 있다.
게이트전극(BG)은 하부 배리어(311B), 하부 매립부(307), 중간배리어(312), 상부 배리어(311T) 및 상부 매립부(308)를 포함할 수 있다. 하부 매립부(307) 상에 상부 매립부(308)가 위치할 수 있고, 상부 매립부(308)는 제1불순물영역(313) 및 제2불순물영역(314)과 오버랩될 수 있다. 상부 매립부(308)는 하부 매립부(307) 상에서 게이트트렌치(305)에 부분적으로 채워진다. 상부 매립부(308)의 상부 표면 높이는 기판(301)의 상부 표면보다 낮은 레벨일 수 있다. 상부 매립부(308)는 게이트절연층(306)을 사이에 두고 제1,2불순물영역(313, 314)과 오버랩될 수 있다. 상부 매립부(308)의 상부에 캡핑층(309)이 채워질 수 있다.
일함수조절라이너(310H)는 제1실시예에 따른 일함수조절라이너(110)와 동일 물질일 수 있다. 일함수조절라이너(310H)는 게이트절연층(306)과 하부 매립부(307) 사이에 다이폴을 생성하여 에너지밴드 변화로 인한 고일함수 특성을 유도하는 물질을 포함할 수 있다. 일함수조절라이너(310H)와 게이트절연층(306)은 서로 다른 산소함량을 가질 수 있다. 일함수조절라이너(310H)는 게이트절연층(306)보다 단위부피당 산소함량이 큰 고산소함유-금속산화물로 형성할 수 있다. 게이트절연층(106)이 SiO2인 경우, 일함수조절라이너(310H)은 알루미늄산화물(Al2O3), 티타늄산화물(TiO2), 하프늄산화물(HfO2), 지르코늄산화물(ZrO2) 또는 마그네슘산화물(MgO)을 포함할 수 있다. 본 실시예에서, 일함수조절라이너(310H)는 Al2O3를 포함할 수 있다. 일함수조절라이너(310H)로서 알루미늄산화물을 적용함에 따라, 게이트절연층(306)과 상호 안정적인 계면 상태를 유지할 수 있다. 일함수조절라이너(310H)는 Al2O3를 포함할 수 있다. 일함수조절라이너(310H)는 얇은 두께로 형성될 수 있다. 이로써, 게이트트렌치(305) 내에서의 하부 매립부(307)의 체적을 크게 하여 게이트전극(BG)의 저항을 현저히 낮출 수 있다. 다른 실시예에서, 하부 매립부(307)가 제1고일함수를 갖는 물질로 형성되는 경우, 일함수조절라이너(310H)에 의해 하부 매립부(307)와 게이트절연층(306) 사이는 제1고일함수보다 더 높은 제2고일함수가 유도될 수 있다.
일함수라이너(310L)는 실리콘의 미드갭 일함수보다 낮은 일함수값을 지칭할 수 있다. 예컨대, 일함수라이너(310L)는 4.5eV보다 낮은 저일함수를 가질 수 있다. 일함수라이너(310L)는 비-금속물질을 포함할 수 있다. 일함수라이너(310L)는 N형 도펀트가 함유된 실리콘함유물질을 포함할 수 있다. 본 실시예에서, 일함수라이너(310L)는 N형 도펀트가 도핑된 폴리실리콘(이하, N형 도프드 폴리실리콘)을 포함할 수 있다. N형 도프드 폴리실리콘은 저일함수를 갖는다. N형 도펀트는 인(Ph) 또는 비소(As)를 포함할 수 있다. 일함수라이너(310L)는 제1불순물영역(313)과 제2불순물영역(314)에 오버랩될 수 있다. 예컨대, 일함수라이너(310L)는 제1불순물영역(313)과 제2불순물영역(314)에 수평적으로 오버랩될 수 있다. 일함수라이너(310L)는 제2실시예의 일함수라이너(310L)과 다른 형상일 수 있다. 즉, 일함수라이너(310L)는 상부 매립부(308)와 하부 매립부(307) 사이에도 위치할 수 있다. 이에 따라, 일함수라이너(310L)와 하부 매립부(307)간의 반응을 방지하기 위해 중간배리어(312)가 형성될 수 있다. 일함수라이너(310L)는 상부 매립부(308)와 제1,2불순물영역(313, 314) 사이에 위치할 수 있다. 일함수라이너(310L)와 일함수조절라이너(310H)는 접속될 수 있다. 일함수라이너(310L)와 일함수조절라이너(310H)는 두께가 동일하거나 서로 다를 수 있다.
게이트전극(BG)의 하부 매립부(307)와 상부 매립부(308)는 게이트전극(BG)의 저항을 낮추기 위해 저저항금속을 포함할 수 있다. 하부 매립부(307)와 상부 매립부(308)는 일함수라이너(310L)보다 낮은 비저항 물질을 포함할 수 있다. 하부 매립부(307) 및 상부 매립부(308)는 일함수라이너(310L)에 대해 반응성물질로 형성될 수 있다. 즉, 일함수라이너(310L)와 반응하기 쉬운 물질로 형성될 수 있다. 예를 들어, 하부 매립부(307) 및 상부 매립부(308)로서 텅스텐(W)이 사용될 수 있다. 상부 매립부(308)와 일함수라이너(310L)의 실리사이드 반응을 방지하기 위해, 상부 매립부(308)과 일함수라이너(310L) 사이에 상부배리어(311T)가 형성될 수 있다.
위와 같이, 하부 매립부(307) 및 상부 매립부(308)는 일함수라이너(310L)보다 비저항이 낮고, 일함수라이너(310L)에 대해 반응성물질인 저저항 금속으로 형성될 수 있다. 하부 매립부(307)로서 텅스텐이 사용되는 경우, 게이트절연층(306)에 어택을 줄수 있다. 예컨대, 텅스텐은 육불화텅스텐(WF6) 가스를 이용하여 증착할 수 있고, 이때 불소에 의해 게이트절연층(306)이 어택받을 수 있다. 따라서, 불소 어택을 방지하기 위해 하부 매립부(307)와 게이트절연층(306) 사이에 하부 배리어(311B)가 형성될 수 있다. 하부 배리어(311B)는 하부 매립부(307)와 일함수조절라이너(310H) 사이에 위치할 수 있다. 하부 배리어(311B)는 비저항이 낮은 물질로 형성될 수 있다. 일부 실시예에서, 불소가 미함유된 텅스텐소스에 의해 텅스텐층을 증착하는 경우, 하부 배리어(311B)는 생략될 수 있다.
제1불순물영역(313), 제2불순물영역(314) 및 매립게이트구조(300G)는 매립게이트형 트랜지스터를 형성할 수 있다. 제1불순물영역(313)과 제2불순물영역(314) 사이의 게이트트렌치(305)의 표면을 따라 채널이 정의될 수 있다.
제3실시예에 따르면, 일함수조절라이너(310H)는 고일함수를 유도하는 물질이고, 일함수라이너(310L)는 저일함수를 갖는 물질이다.
일함수조절라이너(310H)에 의해 문턱전압(Vt)이 조절된다. 예컨대, 일함수조절라이너(310H)에 의해 문턱전압을 쉬프트시킬 수 있다. 일함수조절라이너(310H)에 의해 일함수조절라이너(310H)와 게이트절연층(306)의 계면에 다이폴(dipole)을 형성시킨다. 다이폴은 하부 매립부(307)와 게이트절연층(306) 사이에 고일함수를 유도하고, 이에 따라 문턱전압을 쉬프트시킬 수 있다. 결국, 일함수조절라이너(310H)에 의해 채널의 도즈를 낮출 수 있다.
일함수조절라이너(310H)에 의해 채널 도즈를 낮출 수 있으므로, 국부적채널도핑의 도즈를 현저히 낮추거나, 국부적채널도핑을 생략할 수 있다. 결국, 본 실시예들은, 채널도즈를 낮추므로, 접합누설 특성이 개선된다.
또한, 제3실시예는, 일함수라이너(310L)가 저일함수를 갖기 때문에, 제1불순물영역(313) 및 제2불순물영역(314)에서의 게이트유도드레인누설(GIDL)을 억제할 수 있다. 일함수조절라이너(310H)가 제1불순물영역(313) 및 제2불순물영역(314)에 오버랩되는 경우, 고일함수 유도로 인해 게이트유도드레인누설이 증가될 수 있다. 따라서, 일함수조절라이너(310H)는 제1불순물영역(313) 및 제2불순물영역(314)에 비-오버랩(Non-overlap)되도록 높이가 조절될 수 있다.
일함수라이너(310L)의 비저항이 하부 매립부(307) 및 상부 매립부(308)에 비해 상대적으로 높을 수 있으나, 일함수라이너(310L)의 비율(즉, 두께)을 최대한 작게(즉, 얇게) 하므로써 게이트전극(BG)의 저항에 미치는 영향은 무시할 수 있다.
한편, 비교예로서, 일함수라이너(310L)로서, 저일함수 금속물질, 즉 N형 일함수 금속이 사용될 수도 있으나, N형 일함수 금속은 N형 도프드 폴리실리콘의 일함수보다 높다. N형 일함수 금속으로는 N형 도프드 폴리실리콘에 준하는 낮은 일함수를 얻기 어렵다. 또한, 일함수조절라이너(310H)로서 TiAlN과 같은 고일함수의 도전성물질이 사용될 수 있으나, TiAlN은 W보다 저항이 큰 물질이므로 절연성의 Al2O3를 적용하는 경우보다 게이트전극(BG)의 저항을 낮추는데 한계가 있다. 아울러, TiAlN은 Al2O3를 적용하는 경우보다 다이폴 밀도가 미약하여 문턱전압 쉬프트 효과가 크지 않다.
제3실시예에 따른 매립게이트구조(300G)는 매립게이트형 핀채널 트랜지스터에 적용될 수 있다.
도 10a 내지 도 10c는 제3실시예의 변형예들을 도시한 도면이다. 제3실시예의 변형예들에 따른 반도체장치(300)의 일부 구성들은 제3실시예의 반도체장치(300)와 동일할 수 있다. 게이트전극(BG1, BG2, BG3)을 제외한 나머지 구성들은 제3실시예와 동일할 수 있다.
도 10a를 참조하면, 제1변형예에 따른 반도체장치(300)의 게이트구조(300G)는 게이트절연층(306), 일함수라이너(310H), 게이트전극(BG1), 일함수라이너(310L) 및 캡핑층(309)을 포함할 수 있다. 게이트전극(BG1)은 하부 매립부(307M)와 상부 매립부(308M)를 포함할 수 있다.
게이트전극(BG1)의 하부 매립부(307M)와 상부 매립부(308M)는 게이트전극(BG1)의 저항을 낮추기 위해 저저항금속을 포함할 수 있다. 하부 매립부(307M)와 상부 매립부(308M)는 일함수라이너(310L)보다 낮은 비저항 물질을 포함할 수 있다. 하부 매립부(307M)와 상부 매립부(308M)는 일함수라이너(310L)에 대해 비-반응성물질로 형성될 수 있다. 하부 매립부(307M)와 상부 매립부(308M)는 티타늄질화물을 포함할 수 있다. 상부 매립부(308M)로서 티타늄질화물이 사용되는 경우, 상부 매립부(308M)와 일함수라이너(310L)는 반응하지 않는다. 따라서, 상부 매립부(308M)와 일함수라이너(310L) 사이에 상부배리어가 생략될 수 있다. 아울러, 하부 매립부(307M)는 게이트절연층(306)에 어택을 주지 않는 물질로 형성될 수 있다. 예컨대, 하부 매립부(307M)는 불소와 같은 불순물이 미함유된 물질로 형성될 수 있다. 따라서, 하부 매립부(307M)와 게이트절연층(306) 사이에 하부 배리어가 생략될 수 있다. 또한, 하부 매립부(307M)와 일함수라이너(310L) 사이에 중간 배리어가 생략될 수 있다. 하부 매립부(307M)는 티타늄질화물을 포함할 수 있다.
위와 같이, 하부 매립부(307M) 및 상부 매립부(308M)이 일함수라이너(310L)에 대해 비-반응성물질이면서 불소미함유물질이므로, 게이트전극(BG1)은 '배리어-리스 게이트전극이 될 수 있다.
도 10b를 참조하면, 제2변형예에 따른 반도체장치(300)의 게이트구조(300G)는 게이트절연층(306), 일함수라이너(310H), 게이트전극(BG2), 일함수라이너(310L) 및 캡핑층(309)을 포함할 수 있다. 게이트전극(BG2)은 하부 매립부(307)와 상부 매립부(308M)를 포함할 수 있다.
게이트전극(BG2)의 하부 매립부(307)와 상부 매립부(308M)는 게이트전극(BG2)의 저항을 낮추기 위해 저저항금속을 포함할 수 있다. 하부 매립부(307)와 상부 매립부(308M)는 일함수라이너(310L)보다 낮은 비저항 물질을 포함할 수 있다. 하부 매립부(307)는 일함수라이너(310L)에 대해 반응성물질로 형성될 수 있다. 상부 매립부(308M)는 일함수라이너(310L)에 대해 비-반응성물질로 형성될 수 있다. 하부 매립부(307)는 텅스텐을 포함할 수 있고, 상부 매립부(308M)는 티타늄질화물을 포함할 수 있다. 상부 매립부(308M)로서 티타늄질화물이 사용되는 경우, 상부 매립부(308M)와 일함수라이너(310L)는 반응하지 않는다. 따라서, 상부 매립부(308M)와 일함수라이너(310L) 사이에 상부배리어가 생략될 수 있다. 하부 매립부(307)가 텅스텐을 포함하는 경우, 게이트절연층(306)에 대한 불소어택을 방지하기 위해 하부 배리어(311B)가 필요할 수 있다. 또한, 일함수라이너(310L)과 하부 매립부(307) 사이에 중간배리어(312)가 필요할 수 있다. 중간 배리어(312) 및 하부 배리어(311B)는 티타늄질화물을 포함할 수 있다.
도 10c를 참조하면, 제3변형예에 따른 반도체장치(300)의 게이트구조(300G)는 게이트절연층(306), 일함수라이너(310H), 게이트전극(BG3), 일함수라이너(310L) 및 캡핑층(309)을 포함할 수 있다. 게이트전극(BG3)은 하부 매립부(307M)와 상부 매립부(308)를 포함할 수 있다.
게이트전극(BG3)의 하부 매립부(307M)와 상부 매립부(308)는 게이트전극(BG3)의 저항을 낮추기 위해 저저항금속을 포함할 수 있다. 하부 매립부(307M)와 상부 매립부(308)는 일함수라이너(310L)보다 낮은 비저항 물질을 포함할 수 있다. 하부 매립부(307M)는 일함수라이너(310L)에 대해 비-반응성물질로 형성될 수 있다. 상부 매립부(308)는 일함수라이너(310L)에 대해 반응성물질로 형성될 수 있다. 하부 매립부(307M)는 티타늄질화물을 포함할 수 있고, 상부 매립부(308)는 텅스텐을 포함할 수 있다. 상부 매립부(308)로서 텅스텐이 사용되는 경우, 상부 매립부(308)와 일함수라이너(310L)가 반응할 수 있다. 따라서, 상부 매립부(308)와 일함수라이너(310L) 사이에 상부배리어(311T)가 형성될 수 있다. 하부 매립부(307M)가 티타늄질화물을 포함하는 경우, 게이트절연층(306)에 대한 불소어택이 없으므로 하부 배리어가 생략될 수 있다. 또한, 하부 매립부(307M)과 일함수라이너(310L) 사이에 중간 배리어가 생략될 수 있다. 상부 배리어(311T)는 티타늄질화물을 포함할 수 있다.
상술한 바와 같은 변형예들은, 매립게이트형 핀채널 트랜지스터에 적용될 수 있다.
이하, 제3실시예에 따른 반도체장치의 제조 방법이 설명된다.
도 11a 내지 도 11f는 제3실시예에 따른 반도체장치를 제조하는 방법의 일예를 설명하기 위한 도면이다. 제3실시예에 따른 반도체장치의 제조 방법은 제2실시예와 유사할 수 있다.
도 11a에 도시된 바와 같이, 기판(31)에 소자분리층(32)이 형성된다. 소자분리층(32)에 의해 활성영역(34)이 정의된다.
기판(31) 내에 게이트트렌치(35)가 형성된다. 게이트트렌치(35)의 표면 상에 게이트절연층(36)이 형성될 수 있다. 게이트절연층(36) 상에 일함수조절라이너층(37A)이 형성될 수 있다. 일함수조절라이너층(37A)은 게이트절연층(36)의 표면 상에 컨포멀하게 형성될 수 있다. 일함수조절라이너층(37A)은 게이트절연층(36)과의 계면에 다이폴을 생성하여 에너지밴드 변화로 인한 고일함수 특성을 유도하는 물질을 포함할 수 있다. 일함수조절라이너(37A)은 알루미늄산화물(Al2O3), 티타늄산화물(TiO2), 하프늄산화물(HfO2), 지르코늄산화물(ZrO2) 또는 마그네슘산화물(MgO)을 포함할 수 있다. 본 실시예에서, 일함수조절라이너층(37A)은 Al2O3를 포함할 수 있다. 일함수조절라이너층(37A)으로서 알루미늄산화물을 적용함에 따라, 게이트절연층(36)과 상호 안정적인 계면 상태를 유지할 수 있다. 일함수조절라이너층(37A)은 얇은 두께로 형성될 수 있다.
일함수조절라이너층(37A) 상에 제1저저항층(39A)이 형성될 수 있다. 제1저저항층(39A)은 게이트트렌치(35)를 채울 수 있다. 제1저저항층(39A)은 저저항 금속물질을 포함한다. 제1저저항층(39A)은 후속 일함수라이너층에 대해 반응성물질로 형성될 수 있다. 제1저저항층(39A)은 텅스텐을 포함할 수 있다. 텅스텐이 불소를 함유하는 경우, 제1저저항층(39A)을 형성하기 전에 하부 배리어층(38A)을 미리 형성할 수 있다. 하부 배리어층(38A)은 일함수조절라이너층(37A)의 표면 상에 컨포멀하게 형성될 수 있다. 하부 배리어층(38A)은 금속함유물질로 형성될 수 있다. 하부 배리어층(38A)은 금속질화물을 포함할 수 있다. 예를 들어, 하부 배리어층(38A)은 티타늄질화물을 포함할 수 있다. 하부 배리어층(38A)은 후속 리세싱 공정에 의해 하부 배리어가 될 수 있다. 다른 실시예로서, 제1저저항층(39A)은 게이트절연층(36)의 어택을 방지하기 위해, 불소와 같은 불순물들을 미함유하는 물질로 형성될 수 있다. 아울러, 제1저저항층(39A)은 후속 일함수라이너층에 대해 비-반응성물질로 형성될 수 있다. 다른 실시예에서, 제1저저항층(39A)은 티타늄질화물로 형성될 수 있다. 제1저저항층(39A)은 화학기상증착법(CVD) 또는 원자층증착법(ALD)에 의해 형성될 수 있다.
도 11b에 도시된 바와 같이, 게이트트렌치(35) 내부에 하부 매립부(39) 및 일함수조절라이너(37)가 잔류하도록 리세싱 공정을 진행한다. 일함수조절라이너(37)는 일함수조절라이너층(37A)의 에치백공정에 의해 형성된다. 하부 매립부(39)는 제1저저항층(39A)의 에치백공정에 의해 형성된다. 리세싱 공정에 의해 하부 배리어층(38A)도 리세싱될 수 있다. 이에 따라, 하부 배리어(38)가 형성될 수 있다. 하부 배리어(38)는 하부 매립부(39)와 게이트절연층(36) 사이에 위치할 수 있다. 일함수조절라이너(37), 하부 배리어(38) 및 하부 매립부(39)의 상부 표면 높이는 동일 레벨일 수 있다. 일함수조절라이너(37), 하부 배리어(38) 및 하부 매립부(39)는 활성영역(34)의 상부 표면보다 낮게 리세스될 수 있다.
도 11c에 도시된 바와 같이, 중간배리어(46)가 형성될 수 있다. 중간배리어(46)는 중간배리어층(도시 생략)을 형성한 후 리세싱공정에 의해 형성될 수 있다. 중간배리어(46)는 하부 배리어(38)와 동일 물질일 수 있다. 중간배리어(46)는 금속함유물질로 형성될 수 있다. 중간배리어(46)는 티타늄질화물을 포함할 수 있다.
도 11d에 도시된 바와 같이, 일함수라이너층(40A)이 형성될 수 있다. 일함수라이너층(40A)은 저일함수 물질을 포함한다. 일함수라이너층(40A)는 비-금속물질로 형성될 수 있다. 일함수라이너층(40A)는 N형 불순물이 도핑된 폴리실리콘을 포함할 수 있다.
일함수라이너층(40A) 상에 제2저저항층(42A)이 형성될 수 있다. 제2저저항층(42A)이 게이트트렌치(35)를 채울 수 있다. 제2저저항층(42A)은 저저항 금속물질을 포함한다. 제2저저항층(42A)은 일함수라이너층(40A)에 대해 반응성물질로 형성될 수 있다. 제2저저항층(42A)은 텅스텐을 포함할 수 있다. 제2저저항층(42A)을 형성하기 전에 상부 배리어층(41A)을 미리 형성할 수 있다. 상부 배리어층(41A)은 일함수라이너층(40A)의 표면 상에 컨포멀하게 형성될 수 있다. 상부 배리어층(41A)은 금속함유물질로 형성될 수 있다. 상부 배리어층(41A)은 금속질화물을 포함할 수 있다. 예를 들어, 상부 배리어층(41A)은 티타늄질화물을 포함할 수 있다. 상부 배리어층(41A)은 후속 리세싱 공정에 의해 상부 배리어가 될 수 있다. 다른 실시예로서, 제2저저항층(42A)은 일함수라이너층(40A)에 대해 비-반응성물질로 형성될 수 있다. 다른 실시예에서, 제2저저항층(42A)은 티타늄질화물로 형성될 수 있다. 제2저저항층(42A)으로서 티타늄질화물이 적용되는 경우, 상부 배리어층은 생략될 수 있다. 제2저저항층(42A)은 화학기상증착법(CVD) 또는 원자층증착법(ALD)에 의해 형성될 수 있다.
도 11e에 도시된 바와 같이, 게이트트렌치(35) 내부에 일함수라이너(40), 상부 매립부(42) 및 상부 배리어(41)가 잔류하도록 리세싱 공정을 진행한다. 상부 매립부(42)는 제2저저항층(42A)의 에치백공정에 의해 형성된다. 리세싱 공정에 의해 상부 배리어층(41A)도 리세싱될 수 있다. 이에 따라, 상부 배리어(41)가 형성될 수 있다.
다음으로, 일함수라이너층(40A)에 대해 리세싱 공정을 실시할 수 있다. 상부 배리어(41)는 상부 매립부(42)와 일함수라이너(40) 사이에 위치할 수 있다. 일함수라이너(40), 상부 배리어(41) 및 상부 매립부(42)의 상부 표면 높이는 동일 레벨일 수 있다. 일함수라이너(40), 상부 배리어(41) 및 상부 매립부(42)는 활성영역(34)의 상부 표면보다 낮게 리세스될 수 있다.
도 11f에 도시된 바와 같이, 상부 매립부(42) 상에 캡핑층(43)이 형성된다. 캡핑층(43)은 절연물질을 포함한다. 상부 매립부(42) 상에서 게이트트렌치(35)가 캡핑층(43)으로 채워진다. 캡핑층(43)은 실리콘질화물을 포함할 수 있다. 후속하여, 기판(31)의 상부 표면이 노출되도록 캡핑층(43)의 평탄화가 진행될 수 있다. 캡핑층(43)의 평탄화 공정시 또는 평탄화 공정 이후에, 기판(31) 상부 표면의 게이트절연층(36)이 제거될 수 있다.
상술한 바와 같은 일련의 공정에 의해, 매립게이트구조가 형성된다. 매립게이트구조는 게이트절연층(36), 일함수조절라이너(37), 게이트전극(BG) 및 캡핑층(43)을 포함한다. 게이트전극(BG)은 하부 배리어(38), 하부 매립부(39), 중간배리어(46), 상부배리어(41) 및 상부 매립부(42)를 포함한다. 게이트전극(BG)의 하부 매립부(39)와 게이트절연층(36) 사이에 일함수조절라이너(37)가 위치할 수 있다. 게이트전극(BG)의 상부 매립부(42)와 게이트절연층(36) 사이에 일함수라이너(40)가 위치할 수 있다. 아울러, 일함수라이너(40)는 중간배리어(46)를 사이에 두고 하부 매립부(39)와 상부 매립부(42) 사이에 위치할 수 있다. 게이트전극(BG)의 상부 표면은 기판(31)의 상부 표면보다 낮게 위치한다. 이와 같이, 게이트전극(BG)의 상부 표면을 낮게 리세스시킴에 따라, 게이트전극(BG)과 주변 도전물(예, 콘택플러그) 간의 물리적 거리를 충분히 확보할 수 있다. 결국, 게이트전극(BG)과 주변 도전물간의 절연 내압을 향상시킬 수 있다.
캡핑층(43) 형성 후에, 임플란트 또는 기타 다른 도핑기술에 의해 불순물의 도핑공정이 수행된다. 이에 따라 기판(31) 내에 제1불순물영역(44)과 제2불순물영역(45)이 형성된다. 불순물의 도핑 공정을 진행할 때, 캡핑층(43)이 배리어로 사용된다. 제1불순물영역(44)과 제2불순물영역(45)은 각각 소스영역과 드레인영역이 된다. 기판(31) 상부 표면의 게이트절연층(36)은 불순물의 도핑 공정 이후에 제거될 수도 있다.
제1불순물영역(44)과 제2불순물영역(45)의 저면은 일함수라이너(40)와 오버랩되는 깊이를 가질 수 있다. 따라서, 일함수라이너(40)는 제1 및 제2불순물영역(44, 45)에 오버랩될 수 있다.
다른 실시예에서, 제1불순물영역(44)과 제2불순물영역(45)은 게이트트렌치 (35) 형성전에 형성될 수도 있다. 예컨대, 이온주입마스크를 이용하여 활성영역(34)에 불순물을 도핑하여 불순물영역을 형성한 후, 게이트트렌치(35)를 형성할 수 있다. 이때, 불순물영역이 게이트트렌치(35)에 의해 제1불순물영역(44)과 제2불순물영역(45)으로 분할될 수 있다.
도 12는 제4실시예에 따른 반도체장치를 도시한 도면이다. 매립게이트구조(400G)를 제외한 반도체장치(400)의 일부 구성들은 전술한 실시예들과 동일할 수 있다.
반도체장치(400)는 기판(401)에 형성될 수 있다. 반도체장치(400)의 매립게이트구조(400G)는 게이트트렌치(405) 내에 내장될 수 있다. 매립게이트구조(400G)는 제1불순물영역(413)과 제2불순물영역(414) 사이의 활성영역(404) 내에 배치되면서 소자분리층(402) 내로 연장될 수 있다. 소자분리층(402)은 분리트렌치(403)에 절연물질을 채워 형성할 수 있다.
매립게이트구조(400G)는 게이트절연층(406), 게이트전극(BG), 제1일함수조절라이너(410H), 캡핑층(409) 및 제2일함수조절라이너(410L)를 포함할 수 있다. 게이트전극(BG)은 활성영역(404)의 상부면보다 낮은 레벨에 위치할 수 있다. 게이트전극(BG)은 게이트트렌치(405)를 부분적으로 채울 수 있다. 캡핑층(409)은 게이트전극(BG) 상에 위치할 수 있다. 게이트절연층(406)은 게이트트렌치(405)의 바닥면 및 측벽들 상에 형성될 수 있다.
게이트전극(BG)은 하부 배리어(411B), 하부 매립부(407), 상부 배리어(411T) 및 상부 매립부(408)를 포함할 수 있다. 하부 매립부(407) 상에 상부 매립부(408)가 위치할 수 있고, 상부 매립부(408)는 제1불순물영역(413) 및 제2불순물영역(414)과 오버랩될 수 있다. 상부 매립부(408)는 하부 매립부(407) 상에서 게이트트렌치(405)에 부분적으로 채워진다. 상부 매립부(408)의 상부 표면 높이는 기판(401)의 상부 표면보다 낮은 레벨일 수 있다. 상부 매립부(408)는 게이트절연층(406)을 사이에 두고 제1,2불순물영역(413, 414)과 오버랩될 수 있다. 상부 매립부(408)의 상부에 캡핑층(409)이 채워질 수 있다.
제1일함수조절라이너(410H)는 제1실시예에 따른 일함수조절라이너(110)와 동일 물질일 수 있다. 즉, 제1일함수조절라이너(410H)는 게이트절연층(406)과 하부 매립부(407) 사이에 고일함수를 유도할 수 있는 물질이다. 제1일함수조절라이너(410H)는 게이트절연층(406)과 하부 매립부(407) 사이에 제1다이폴을 생성하여 에너지밴드 변화로 인한 고일함수 특성을 유도하는 물질을 포함할 수 있다. 제1일함수조절라이너(410H)와 게이트절연층(406)은 서로 다른 산소함량을 가질 수 있다. 제1일함수조절라이너(410H)는 게이트절연층(406)보다 단위부피당 산소함량이 큰 고산소함유-금속산화물로 형성할 수 있다. 고산소함유-금속산화물은 알루미늄산화물(Al2O3), 티타늄산화물(TiO2), 하프늄산화물(HfO2), 지르코늄산화물(ZrO2) 또는 마그네슘산화물(MgO)을 포함할 수 있다. 본 실시예에서, 제1일함수조절라이너(410H)는 Al2O3를 포함할 수 있다. 제1일함수조절라이너(410H)로서 Al2O3를 적용함에 따라, 게이트절연층(406)과 상호 안정적인 계면 상태를 유지할 수 있다. 제1일함수조절라이너(410H)는 얇은 두께로 형성될 수 있다. 이로써, 게이트트렌치(405) 내에서의 하부 매립부(407)의 체적을 크게 하여 게이트전극(BG)의 저항을 현저히 낮출 수 있다. 다른 실시예에서, 하부 매립부(407)가 제1고일함수를 갖는 물질로 형성되는 경우, 제1일함수조절라이너(410H)에 의해 하부 매립부(407)과 게이트절연층(406) 사이는 제1고일함수보다 더 높은 제2고일함수가 유도될 수 있다.
제2일함수조절라이너(410L)는 일함수를 조절하기 위한 물질이다. 제2일함수조절라이너(410L)은 게이트절연층(406)과 상부 매립부(408) 사이에 저일함수를 유도할 수 있다. 제2일함수조절라이너(410L)는 게이트절연층(406)과 상부 매립부(408) 사이에 제2다이폴을 생성하여 에너지밴드 변화로 인한 저일함수 특성을 유도하는 물질을 포함할 수 있다. 제2일함수조절라이너(410L)와 게이트절연층(406)은 서로 다른 산소함량을 가질 수 있다. 제2일함수조절라이너(410L)는 게이트절연층(406)보다 단위부피당 산소함량이 작은 저산소함유-금속산화물로 형성할 수 있다. 저산소함유-금속산화물은 이트륨산화물(Y2O3), 란탄늄산화물(La2O3), 저마늄산화물(GeO2), 루테튬산화물(Lu2O3) 또는 스트론튬산화물(SrO)을 포함할 수 있다. 제2일함수조절라이너(410L)는 제1불순물영역(413)과 제2불순물영역(414)에 오버랩될 수 있다. 예컨대, 제2일함수조절라이너(410L)는 제1불순물영역(413)과 제2불순물영역(414)에 수평적으로 오버랩될 수 있다. 제2일함수조절라이너(410L)는 스페이서 형상일 수 있다. 즉, 제2일함수조절라이너(410L)는 상부 매립부(408)와 하부 매립부(407) 사이에 위치하지 않을 수 있다. 제2일함수조절라이너(410L)는 상부 매립부(408)와 제1,2불순물영역(413, 414) 사이에 위치할 수 있다. 제2일함수조절라이너(410L)와 제1일함수조절라이너(410H)는 접속될 수 있다. 제2일함수조절라이너(410L)와 제1일함수조절라이너(410H)는 두께가 동일하거나 서로 다를 수 있다.
게이트전극(BG)의 하부 매립부(407)와 상부 매립부(408)는 게이트전극(BG)의 저항을 낮추기 위해 저저항금속을 포함할 수 있다. 예를 들어, 하부 매립부(407) 및 상부 매립부(408)로서 텅스텐(W)이 사용될 수 있다. 상부 매립부(408) 및 하부 매립부(407)로서 텅스텐이 사용되는 경우, 게이트절연층(406)에 어택을 줄수 있다. 예컨대, 텅스텐은 육불화텅스텐(WF6) 가스를 이용하여 증착할 수 있고, 이때 불소에 의해 게이트절연층(406)이 어택받을 수 있다. 따라서, 불소 어택을 방지하기 위해 하부 매립부(407)와 게이트절연층(406) 사이에 하부 배리어(411B)가 형성될 수 있다. 상부 매립부(407)와 게이트절연층(406) 사이에 상부 배리어(411T)가 형성될 수 있다. 하부 배리어(411B)는 하부 매립부(407)와 제1일함수조절라이너(410H) 사이에 위치할 수 있다. 상부 배리어(411T)는 상부 매립부(408)와 제2일함수조절라이너(410L) 사이에 위치할 수 있다. 하부 배리어(411B) 및 상부 배리어(411T)는 비저항이 낮은 물질로 형성될 수 있다. 하부 배리어(411B) 및 상부 배리어(411T)는 티타늄질화물로 형성될 수 있다. 하부 배리어(411B) 및 상부 배리어(411T)에 의해 각각 제1일함수조절라이너(410H) 및 제2일함수조절라이너(410L)의 불소어택을 방지할 수 있다. 일부 실시예에서, 불소가 미함유된 텅스텐소스에 의해 텅스텐층을 증착하는 경우, 하부 배리어(411B) 및 상부 배리어(411T)는 생략될 수 있다.
제1불순물영역(413), 제2불순물영역(414) 및 매립게이트구조(400G)는 매립게이트형 트랜지스터를 형성할 수 있다. 제1불순물영역(413)과 제2불순물영역(414) 사이의 게이트트렌치(405)의 표면을 따라 채널이 정의될 수 있다.
제4실시예에 따르면, 제1일함수조절라이너(410H)는 고일함수를 유도하는 물질이고, 제2일함수조절라이너(410L)는 저일함수를 유도하는 물질이다.
제1일함수조절라이너(410H)에 의해 문턱전압(Vt)이 조절된다. 예컨대, 제1일함수조절라이너(410H)에 의해 문턱전압을 쉬프트(Shift)시킬 수 있다. 제1일함수조절라이너(410H)에 의해 제1일함수조절라이너(410H)와 게이트절연층(406)의 계면에 제1다이폴을 형성시킨다. 제1다이폴에 의해 하부 매립부(407)와 게이트절연층(406) 사이에 고일함수가 유도되고, 이에 따라 문턱전압을 쉬프트시킬 수 있다. 결국, 제1일함수조절라이너(410H)에 의해 채널의 도즈를 낮출 수 있다.
제1일함수조절라이너(410H)에 의해 채널 도즈를 낮출 수 있으므로, 국부적채널도핑의 도즈를 현저히 낮추거나, 국부적채널도핑을 생략할 수 있다. 결국, 본 실시예들은, 채널도즈를 낮추므로, 접합누설 특성이 개선된다.
또한, 제4실시예는, 제2일함수조절라이너(410L)에 의해 제2일함수조절라이너(410L)와 게이트절연층(406)의 계면에 제2다이폴을 형성시킨다. 제2다이폴은 상부 매립부(408)와 게이트절연층(406) 사이에 저일함수를 유도하고, 이에 따라 제1불순물영역(413) 및 제2불순물영역(414)에서의 게이트유도드레인누설(GIDL)을 억제할 수 있다. 제1일함수조절라이너(410H)가 제1불순물영역(413) 및 제2불순물영역(414)에 오버랩되는 경우, 고일함수 유도로 인해 게이트유도드레인누설이 증가될 수 있다. 따라서, 제1일함수조절라이너(410H)는 제1불순물영역(413) 및 제2불순물영역(414)에 비-오버랩되도록 높이가 조절될 수 있다.
또한, 제4실시예는, 제1일함수조절라이너(410H)와 제2일함수조절라이너(410L)가 절연 물질이므로, 게이트전극(BG)의 저항을 더욱 낮출 수 있다.
제4실시예에 따른 매립게이트구조(400G)는 매립게이트형 핀채널 트랜지스터에 적용될 수 있다.
도 13a 내지 도 13c는 제4실시예의 변형예들을 도시한 도면이다. 제4실시예의 변형예들에 따른 반도체장치(400)의 일부 구성들은 제4실시예의 반도체장치(400)와 동일할 수 있다. 게이트전극(BG1, BG2, BG3)을 제외한 나머지 구성들은 제4실시예와 동일할 수 있다.
도 13a를 참조하면, 제1변형예에 따른 반도체장치(400)의 게이트구조(400G)는 게이트절연층(406), 제1일함수조절라이너(410H), 게이트전극(BG1), 제2일함수조절라이너(410L) 및 캡핑층(209)을 포함할 수 있다. 게이트전극(BG1)은 하부 매립부(407M)와 상부 매립부(408M)를 포함할 수 있다.
게이트전극(BG1)의 하부 매립부(407M)와 상부 매립부(408M)는 게이트전극(BG1)의 저항을 낮추기 위해 저저항금속을 포함할 수 있다. 하부 매립부(407M)와 상부 매립부(408M)는 게이트절연층(406)에 어택을 주지 않는 물질로 형성될 수 있다. 예컨대, 하부 매립부(407M) 및 상부 매립부(408M)는 불소(Fluorine)와 같은 불순물이 미함유된 물질로 형성될 수 있다. 따라서, 하부 매립부(407M)와 게이트절연층(406) 사이에 하부 배리어가 생략될 수 있다. 또한, 상부 매립부(408M)와 게이트절연층(406) 사이에 상부 배리어가 생략될 수 있다. 하부 매립부(407M) 및 상부 매립부(408M)는 티타늄질화물을 포함할 수 있다.
위와 같이, 하부 매립부(407M) 및 상부 매립부(408M)이 불소미함유물질이므로, 게이트전극(BG1)은 '배리어-리스 게이트전극이 될 수 있다.
도 13b를 참조하면, 제2변형예에 따른 반도체장치(400)의 게이트구조(400G)는 게이트절연층(406), 제1일함수조절라이너(410H), 게이트전극(BG2), 제2일함수조절라이너(410L) 및 캡핑층(409)을 포함할 수 있다. 게이트전극(BG2)은 하부 매립부(407)와 상부 매립부(408M)를 포함할 수 있다.
게이트전극(BG2)의 하부 매립부(407)와 상부 매립부(408M)는 게이트전극(BG2)의 저항을 낮추기 위해 저저항금속을 포함할 수 있다. 하부 매립부(407)는 불소함유 물질로 형성될 수 있고, 상부 매립부(408M)는 불소미함유물질로 형성될 수 있다. 하부 매립부(407)는 텅스텐을 포함할 수 있고, 상부 매립부(408M)는 티타늄질화물을 포함할 수 있다. 상부 매립부(408M)로서 티타늄질화물이 사용되는 경우, 제2일함수조절라이너(410L) 및 게이트절연층(406)의 불소어택이 없다. 따라서, 상부 매립부(408M)와 제2일함수조절라이너(410L) 사이에 상부배리어가 생략될 수 있다. 하부 매립부(407)가 텅스텐을 포함하는 경우, 게이트절연층(406)에 대한 불소어택을 방지하기 위해 하부 배리어(411B)가 필요할 수 있다. 하부 배리어(411B)는 티타늄질화물을 포함할 수 있다.
도 13c를 참조하면, 제3변형예에 따른 반도체장치(400)의 게이트구조(400G)는 게이트절연층(406), 제1일함수조절라이너(410H), 게이트전극(BG3), 제2일함수조절라이너(410L) 및 캡핑층(409)을 포함할 수 있다. 게이트전극(BG3)은 하부 매립부(407M)와 상부 매립부(408)를 포함할 수 있다.
게이트전극(BG3)의 하부 매립부(407M)와 상부 매립부(408)는 게이트전극(BG3)의 저항을 낮추기 위해 저저항금속을 포함할 수 있다. 하부 매립부(407M)는 불소미함유 물질로 형성될 수 있고, 상부 매립부(408)는 불소함유물질로 형성될 수 있다. 상부 매립부(408)는 텅스텐을 포함할 수 있고, 하부 매립부(407M)는 티타늄질화물을 포함할 수 있다. 상부 매립부(408)로서 텅스텐이 사용되는 경우, 상부 매립부(408)에 의해 제2일함수조절라이너(410L) 및 게이트절연층(406)이 어택받을 수 있다. 따라서, 상부 매립부(408)와 제2일함수조절라이너(410L) 사이에 상부배리어(411T)가 형성될 수 있다. 하부 매립부(407M)가 티타늄질화물을 포함하는 경우, 게이트절연층(406) 및 제1일함수조절라이너(410H)에 대한 불소어택이 없으므로 하부 배리어가 생략될 수 있다. 상부 배리어(411T)는 티타늄질화물을 포함할 수 있다.
상술한 바와 같은 변형예들은, 매립게이트형 핀채널 트랜지스터에 적용될 수 있다.
제4실시예 및 제4실시예의 변형예들에 따른 반도체장치의 제조 방법은 제2실시예와 유사할 수 있다.
도 14a는 제5실시예에 따른 반도체장치를 도시한 도면이다. 매립게이트구조(500G)를 제외한 반도체장치(500)의 일부 구성들은 전술한 실시예들의 반도체장치와 동일할 수 있다.
반도체장치(500)는 기판(501)에 형성될 수 있다. 반도체장치(500)의 매립게이트구조(500G)는 게이트트렌치(505) 내에 내장될 수 있다. 매립게이트구조(500G)는 제1불순물영역(513)과 제2불순물영역(514) 사이의 활성영역(504) 내에 배치되면서 소자분리층(502) 내로 연장될 수 있다. 소자분리층(502)은 분리트렌치(503)에 절연물질을 채워 형성할 수 있다.
매립게이트구조(500G)는 게이트절연층(506), 게이트전극(520), 일함수조절라이너(510H), 캡핑층(509) 및 일함수라이너(510L)를 포함할 수 있다. 게이트전극(520)은 활성영역(504)의 상부면보다 낮은 레벨에 위치할 수 있다. 게이트전극(520)은 게이트트렌치(505)를 부분적으로 채울 수 있다. 캡핑층(509)은 게이트전극(520) 상에 위치할 수 있다. 게이트절연층(506)은 게이트트렌치(505)의 바닥면 및 측벽들 상에 형성될 수 있다.
이와 같이, 제5실시예는, 전술한 실시예들과 다르게 게이트전극(520)이 싱글 구조를 갖는다. 싱글 구조의 게이트전극(520)이란, 하나의 저저항층에 의해 형성된 구조를 일컫는다. 예를 들어, 하부 매립부와 상부 매립부로 불연속되는 구조가 아니라, 하나의 저저항금속물질이 게이트트렌치(505)를 부분적으로 채우는 형상이다.
게이트전극(520)은 저저항 금속을 포함할 수 있다. 게이트전극(520)은 불소미함유물질로 형성될 수 있다. 게이트전극(520)은 티타늄질화물로 형성될 수 있다.
게이트전극(520)과 게이트절연층(506) 사이는 제1계면과 제2계면을 포함할 수 있다. 제2계면은 게이트트렌치(505)의 탑부에 이웃하고, 제1계면은 제2계면보다 낮은 레벨로서 게이트트렌치(505)의 저부와 바닥부에 이웃할 수 있다. 제1계면은 전술한 실시예들의 하부 매립부와 게이트절연층 사이의 계면에 대응할 수 있고, 제2계면은 상부 매립부(또는 일함수라이너)와 게이트절연층 사이의 계면에 대응할 수 있다.
일함수조절라이너(510H)는 게이트절연층(506)과 게이트전극(520) 사이에 다이폴을 생성하여 에너지밴드 변화로 인한 고일함수 특성을 유도하는 물질을 포함할 수 있다. 일함수조절라이너(510H)는 게이트절연층(506)보다 단위부피당 산소함량이 큰 고산소함유-금속산화물로 형성할 수 있다. 고산소함유-금속산화물은 알루미늄산화물(Al2O3), 티타늄산화물(TiO2), 하프늄산화물(HfO2), 지르코늄산화물(ZrO2) 또는 마그네슘산화물(MgO)을 포함할 수 있다.
일함수라이너(510L)는 저일함수물질을 포함할 수 있다. 일함수라이너(510L)는 N형 도펀트가 함유된 실리콘함유물질을 포함할 수 있다. 본 실시예에서, 일함수라이너(510L)는 N형 도펀트가 도핑된 폴리실리콘(이하, N형 도프드 폴리실리콘)을 포함할 수 있다. N형 도프드 폴리실리콘은 저일함수를 갖는다. N형 도펀트는 인(Ph) 또는 비소(As)를 포함할 수 있다. 일함수라이너(510L)는 제1불순물영역(513)과 제2불순물영역(514)에 오버랩(overlap)될 수 있다.
도 14b는 제5실시예의 변형예에 따른 반도체장치를 도시한 도면이다. 매립게이트구조(500G)를 제외한 반도체장치(500)의 일부 구성들은 제5실시예의 반도체장치(500)와 동일할 수 있다.
반도체장치(500)는 기판(501)에 형성될 수 있다. 반도체장치(500)의 매립게이트구조(500G)는 게이트트렌치(505) 내에 내장될 수 있다. 매립게이트구조(500G)는 제1불순물영역(513)과 제2불순물영역(514) 사이의 활성영역(504) 내에 배치되면서 소자분리층(502) 내로 연장될 수 있다. 소자분리층(502)은 분리트렌치(503)에 절연물질을 채워 형성할 수 있다.
매립게이트구조(500G)는 게이트절연층(506), 게이트전극(BG), 일함수조절라이너(510H), 캡핑층(509) 및 일함수라이너(510L)를 포함할 수 있다. 게이트전극(BG)은 활성영역(504)의 상부면보다 낮은 레벨에 위치할 수 있다. 게이트전극(BG)은 게이트트렌치(505)를 부분적으로 채울 수 있다. 캡핑층(509)은 게이트전극(BG) 상에 위치할 수 있다. 게이트절연층(506)은 게이트트렌치(505)의 바닥면 및 측벽들 상에 형성될 수 있다.
게이트전극(BG)은 싱글 저저항 전극(520)과 배리어(521)를 포함할 수 있다. 싱글 저저항 전극(520)은 불소함유물질로 형성될 수 있다. 싱글 저저항 전극(520)은 텅스텐으로 형성될 수 있다. 싱글 저저항 전극(520)과 일함수라이너(510L)의 반응을 방지하기 위해 배리어(521)가 형성될 수 있다. 배리어(521)는 티타늄질화물을 포함할 수 있다. 배리어(521)에 의해 일함수조절라이너(510H) 및 게이트절연층(506)의 불소어택이 방지될 수 있다.
싱글 저저항전극(520)과 게이트절연층(506) 사이는 제1계면과 제2계면을 포함할 수 있다. 제2계면은 게이트트렌치(505)의 탑부에 이웃하고, 제1계면은 제2계면보다 낮은 레벨로서 게이트트렌치(505)의 저부와 바닥부에 이웃할 수 있다. 제1계면은 전술한 실시예들의 하부 매립부와 게이트절연층 사이의 계면에 대응할 수 있고, 제2계면은 상부 매립부(또는 일함수라이너)와 게이트절연층 사이의 계면에 대응할 수 있다.
일함수조절라이너(510H)는 게이트절연층(506)과 싱글 저저항전극(520) 사이에 다이폴을 생성하여 에너지밴드 변화로 인한 고일함수 특성을 유도하는 물질을 포함할 수 있다. 일함수조절라이너(510H)는 게이트절연층(506)보다 단위부피당 산소함량이 큰 고산소함유-금속산화물로 형성할 수 있다.
일함수라이너(510L)는 저일함수물질을 포함할 수 있다. 일함수라이너(510L)는 N형 도펀트가 함유된 실리콘함유물질을 포함할 수 있다. 본 실시예에서, 일함수라이너(510L)는 N형 도펀트가 도핑된 폴리실리콘(이하, N형 도프드 폴리실리콘)을 포함할 수 있다. N형 도프드 폴리실리콘은 저일함수를 갖는다. N형 도펀트는 인(Ph) 또는 비소(As)를 포함할 수 있다. 일함수라이너(510L)는 제1불순물영역(513)과 제2불순물영역(514)에 오버랩(overlap)될 수 있다.
제5실시예 및 그 변형예에 따르면, 일함수조절라이너(510H)에 의해 문턱전압(Vt)이 조절된다. 예컨대, 일함수조절라이너(510H)에 의해 문턱전압을 쉬프트시킬 수 있다. 일함수조절라이너(510H)에 의해 일함수조절라이너(510H)와 게이트절연층(506)의 계면에 다이폴을 형성시킨다. 다이폴은 싱글 저저항전극(520)과 게이트절연층(506) 사이에 고일함수를 유도하고, 이에 따라 문턱전압을 쉬프트시킬 수 있다. 결국, 일함수조절라이너(510H)에 의해 채널의 도즈를 낮출 수 있다.
또한, 일함수라이너(510L)가 저일함수를 갖기 때문에, 제1불순물영역(513) 및 제2불순물영역(514)에서의 게이트유도드레인누설(GIDL)을 억제할 수 있다.
도 15a는 제6실시예에 따른 반도체장치를 도시한 도면이다. 매립게이트구조(600G)를 제외한 반도체장치(600)의 일부 구성들은 제5실시예의 반도체장치(500)와 동일할 수 있다.
반도체장치(600)는 기판(601)에 형성될 수 있다. 반도체장치(600)의 매립게이트구조(600G)는 게이트트렌치(605) 내에 내장될 수 있다. 매립게이트구조(600G)는 제1불순물영역(613)과 제2불순물영역(614) 사이의 활성영역(604) 내에 배치되면서 소자분리층(602) 내로 연장될 수 있다. 소자분리층(602)은 분리트렌치(603)에 절연물질을 채워 형성할 수 있다.
매립게이트구조(600G)는 게이트절연층(606), 게이트전극(620), 제1일함수조절라이너(610H), 캡핑층(609) 및 제2일함수조절라이너(610L)를 포함할 수 있다. 게이트전극(620)은 활성영역(604)의 상부면보다 낮은 레벨에 위치할 수 있다. 게이트전극(620)은 게이트트렌치(605)를 부분적으로 채울 수 있다. 캡핑층(609)은 게이트전극(620) 상에 위치할 수 있다. 게이트절연층(606)은 게이트트렌치(605)의 바닥면 및 측벽들 상에 형성될 수 있다.
제6실시예는, 게이트전극(620)이 싱글 구조를 갖는다.
게이트전극(620)은 저저항 금속을 포함할 수 있다. 게이트전극(620)은 불소미함유물질로 형성될 수 있다. 게이트전극(620)은 티타늄질화물로 형성될 수 있다.
게이트전극(620)과 게이트절연층(606) 사이는 제1계면과 제2계면을 포함할 수 있다. 제2계면은 게이트트렌치(605)의 탑부에 이웃하고, 제1계면은 제2계면보다 낮은 레벨로서 게이트트렌치(605)의 저부와 바닥부에 이웃할 수 있다. 제1계면은 전술한 실시예들의 하부 매립부와 게이트절연층 사이의 계면에 대응할 수 있고, 제2계면은 상부 매립부(또는 일함수라이너)와 게이트절연층 사이의 계면에 대응할 수 있다.
제1일함수조절라이너(610H)는 게이트절연층(606)과 게이트전극(620) 사이에 제1다이폴을 생성하여 에너지밴드 변화로 인한 고일함수 특성을 유도하는 물질을 포함할 수 있다. 제1일함수조절라이너(610H)는 게이트절연층(606)보다 단위부피당 산소함량이 큰 고산소함유-금속산화물로 형성할 수 있다. 고산소함유-금속산화물은 알루미늄산화물(Al2O3), 티타늄산화물(TiO2), 하프늄산화물(HfO2), 지르코늄산화물(ZrO2) 또는 마그네슘산화물(MgO)을 포함할 수 있다.
제2일함수조절라이너(610L)는 게이트절연층(406)과의 계면에 제2다이폴을 생성하여 에너지밴드 변화로 인한 저일함수 특성을 유도하는 물질을 포함할 수 있다. 제2일함수조절라이너(610L)은 게이트절연층(606)보다 단위부피당 산소함량이 작은 저산소함유-금속산화물로 형성할 수 있다. 저산소함유-금속산화물은 이트륨산화물(Y2O3), 란탄늄산화물(La2O3), 저마늄산화물(GeO2), 루테튬산화물(Lu2O3) 또는 스트론튬산화물(SrO)을 포함할 수 있다. 제2일함수조절라이너(610L)는 제1불순물영역(613)과 제2불순물영역(614)에 오버랩될 수 있다. 제2일함수조절라이너(610L)는 스페이서 형상일 수 있다. 제2일함수조절라이너(610L)와 제1일함수조절라이너(610H)는 접속될 수 있다. 제2일함수조절라이너(610L)와 제1일함수조절라이너(610H)는 두께가 동일하거나 서로 다를 수 있다.
도 15b는 제6실시예의 변형예에 따른 반도체장치를 도시한 도면이다. 매립게이트구조(600G)를 제외한 반도체장치(600)의 일부 구성들은 제6실시예의 반도체장치(600)와 동일할 수 있다.
반도체장치(600)는 기판(601)에 형성될 수 있다. 반도체장치(600)의 매립게이트구조(600G)는 게이트트렌치(605) 내에 내장될 수 있다. 매립게이트구조(600G)는 제1불순물영역(613)과 제2불순물영역(614) 사이의 활성영역(604) 내에 배치되면서 소자분리층(602) 내로 연장될 수 있다. 소자분리층(602)은 분리트렌치(603)에 절연물질을 채워 형성할 수 있다.
매립게이트구조(600G)는 게이트절연층(606), 게이트전극(BG), 제1일함수조절라이너(610H), 캡핑층(609) 및 제2일함수조절라이너(610L)를 포함할 수 있다. 게이트전극(BG)은 활성영역(604)의 상부면보다 낮은 레벨에 위치할 수 있다. 게이트전극(BG)은 게이트트렌치(605)를 부분적으로 채울 수 있다. 캡핑층(609)은 게이트전극(BG) 상에 위치할 수 있다. 게이트절연층(606)은 게이트트렌치(605)의 바닥면 및 측벽들 상에 형성될 수 있다.
게이트전극(BG)은 싱글 저저항 전극(620)과 배리어(621)를 포함할 수 있다. 싱글 저저항 전극(620)은 불소함유물질로 형성될 수 있다. 싱글 저저항 전극(620)은 텅스텐으로 형성될 수 있다. 배리어(621)는 티타늄질화물을 포함할 수 있다. 배리어(621)에 의해 제1일함수조절라이너(610H), 제2일함수조절라이너(610L) 및 게이트절연층(606)의 불소어택이 방지될 수 있다.
싱글 저저항전극(620)과 게이트절연층(606) 사이는 제1계면과 제2계면을 포함할 수 있다. 제2계면은 게이트트렌치(605)의 탑부에 이웃하고, 제1계면은 제2계면보다 낮은 레벨로서 게이트트렌치(605)의 저부와 바닥부에 이웃할 수 있다. 제1계면은 전술한 실시예들의 하부 매립부와 게이트절연층 사이의 계면에 대응할 수 있고, 제2계면은 상부 매립부(또는 일함수라이너)와 게이트절연층 사이의 계면에 대응할 수 있다.
제1일함수조절라이너(610H)는 게이트절연층(606)과 싱글 저저항전극(620) 사이에 다이폴을 생성하여 에너지밴드 변화로 인한 고일함수 특성을 유도하는 물질을 포함할 수 있다. 제1일함수조절라이너(610H)는 게이트절연층(606)보다 단위부피당 산소함량이 큰 고산소함유-금속산화물로 형성할 수 있다. 고산소함유-금속산화물은 알루미늄산화물(Al2O3), 티타늄산화물(TiO2), 하프늄산화물(HfO2), 지르코늄산화물(ZrO2) 또는 마그네슘산화물(MgO)을 포함할 수 있다.
제2일함수조절라이너(610L)는 게이트절연층(406)과 싱글 저저항전극(620) 사이에 다이폴을 생성하여 에너지밴드 변화로 인한 저일함수 특성을 유도하는 물질을 포함할 수 있다. 제2일함수조절라이너(610L)은 게이트절연층(606)보다 단위부피당 산소함량이 작은 저산소함유-금속산화물로 형성할 수 있다. 저산소함유-금속산화물은 이트륨산화물(Y2O3), 란탄늄산화물(La2O3), 저마늄산화물(GeO2), 루테튬산화물(Lu2O3) 또는 스트론튬산화물(SrO)을 포함할 수 있다. 제2일함수조절라이너(610L)는 제1불순물영역(613)과 제2불순물영역(614)에 오버랩될 수 있다.
제6실시예 및 그 변형예에 따르면, 제1일함수조절라이너(610H)에 의해 문턱전압(Vt)이 조절된다. 예컨대, 제1일함수조절라이너(610H)에 의해 문턱전압을 쉬프트시킬 수 있다. 제1일함수조절라이너(610H)에 의해 제1일함수조절라이너(610H)와 게이트절연층(606)의 계면에 제1다이폴이 형성된다. 제1다이폴은 싱글 저저항전극(620)과 게이트절연층(606) 사이에 고일함수를 유도하고, 이에 따라 문턱전압을 쉬프트시킬 수 있다. 결국, 제1일함수조절라이너(610H)에 의해 채널의 도즈를 낮출 수 있다.
또한, 제2일함수조절라이너(610L)에 의해 제2일함수조절라이너(610L)와 게이트절연층(606)의 계면에 제2다이폴이 형성된다. 제2다이폴은 싱글 저저항 전극(620)과 게이트절연층(606) 사이에 저일함수를 유도하고, 이에 따라 제1불순물영역(613) 및 제2불순물영역(614)에서의 게이트유도드레인누설(GIDL)을 억제할 수 있다.
본 실시예들에 따른 반도체장치는 트랜지스터 회로(transistor circuit)에 집적될 수 있다. 또한, 본 실시예들에 따른 반도체장치는 다양한 목적의 트랜지스터를 포함하는 집적회로에 적용될 수 있다. 예를 들어, IGFET(Insulated Gate FET), HEMT(High Electron Mobility Transistor), 파워트랜지스터(Power transistor), TFT(Thin Film Transistor) 등을 포함하는 집적회로에 적용될 수 있다.
본 실시예들에 따른 반도체장치, 트랜지스터 및 집적회로는, 전자장치에 내장될 수 있다. 전자장치는 메모리(Memory) 및 비메모리(Non-memory)를 포함할 수 있다. 메모리는 SRAM, DRAM, FLASH, MRAM, ReRAM, STTRAM, FeRAM 등을 포함한다. 비메모리는 로직회로(Logic circuit)를 포함한다. 로직회로는 메모리장치를 컨트롤하기 위한 센스앰프(Sense Amp.), 디코더(Decorder), 입출력회로(Input/Output circuit) 등을 포함할 수 있다. 또한, 로직회로는 메모리 이외의 다양한 집적회로(Integrated Circuit, IC)를 포함할 수 있다. 예를 들어, 마이크로프로세서(Micro-processor), 모바일장치(Mobile device)의 AP(Application processor) 등을 포함한다. 또한, 비메모리는 NAND 게이트와 같은 로직게이트(Logic gate), 디스플레이장치(Display device)를 위한 드라이버회로(Driver IC), 전원관리집적회로(Power Management IC, PMIC) 등의 전력 반도체 장치(POWER SEMICONDUCTOR DEVICE) 등을 포함한다. 전자장치는 컴퓨팅시스템, 이미지센서, 카메라, 모바일장치, 디스플레이장치, 센서, 의료기기, 광전자장치, RFID(Radio Frequency Identification), 태양전지, 자동차용 반도체장치, 철도차량용 반도체장치, 항공기용 반도체장치 등을 포함할 수 있다.
도 16은 본 실시예들에 따른 반도체장치를 포함하는 트랜지스터회로의 일예를 도시한 도면이다.
도 16을 참조하면, 트랜지스터회로(700)는 제1트랜지스터(720)와 제2트랜지스터(740)을 포함한다. 제1트랜지스터(720)와 제2트랜지스터(740)는 기판(701)에 형성되고, 소자분리층(702)에 의해 서로 분리되어 있다.
제1트랜지스터(720)는 매립게이트구조(700G), 제1소스영역(713) 및 제1드레인영역(714)을 포함한다. 매립게이트구조(700G)는 게이트트렌치(705) 내에 형성된다. 게이트트렌치(705)는 소자분리층(702)과 활성영역(704)을 가로지르는 형태이다. 소자분리층(702)은 분리트렌치(703)에 절연물질을 채워 형성할 수 있다.
매립게이트구조(700G)는 제1게이트절연층(706), 매립게이트전극(BG) 및 캡핑층(709)을 포함할 수 있다. 매립게이트전극(BG)은 일함수조절라이너(710), 하부 배리어(711), 하부 매립부(707), 중간배리어(712) 및 상부 매립부(708)를 포함한다. 일함수조절라이너(710)는 알루미늄산화물(Al2O3)과 같은 고산소함유-금속산화물을 포함하고, 상부 매립부(708)는 N형 도프드 폴리실리콘을 포함할 수 있다.
제2트랜지스터(740)는 플라나게이트전극(732), 제2소스영역(733) 및 제2드레인영역(734)을 포함한다. 플라나게이트전극(732) 아래에 제2게이트절연층(731)이 형성된다. 플라나게이트전극(732)은 폴리실리콘, 금속, 금속질화물, 금속화합물 또는 이들의 조합을 포함할 수 있다. 제2게이트절연층(731)은 실리콘산화물, 실리콘질화물, 실리콘산질화물 또는 고유전물질 중에서 선택된 적어도 하나를 포함할 수 있다. 고유전 물질은 하프늄계 물질을 포함할 수 있다. 제2게이트절연층(731)은 계면층과 고유전물질이 적층될 수 있다. 계면층은 실리콘산화물, 실리콘질화물, 실리콘산질화물을 포함할 수 있다.
위와 같이, 트랜지스터회로(700)는 매립게이트전극(BG)을 갖는 제1트랜지스터(720)와 플라나게이트전극(732)을 갖는 제2트랜지스터(740)가 하나의 기판(701)에 집적화된다. 제1트랜지스터(720)를 형성한 후에 제2트랜지스터(740)를 형성할 수 있다.
트랜지스터회로(700)에서, 제1트랜지스터(720)와 제2트랜지스터(740)가 모두 NMOSFET가 될 수 있다. 또한, 제1트랜지스터(720)와 제2트랜지스터(740)가 모두 PMOSFET가 될 수 있다.
트랜지스터회로(700)는 CMOSFET가 될 수 있다. 예컨대, 제1트랜지스터(720)와 제2트랜지스터(740) 중 어느 하나의 트랜지스터는 NMOSFET가 되고, 다른 하나의 트랜지스터는 PMOSFET가 될 수 있다. 제2트랜지스터(740)의 플라나게이트전극(732)은 문턱전압 조절을 위해 적절한 일함수 물질이 선택될 수 있다. 예컨대, PMOSFET인 경우, 플라나게이트전극(732)은 PMOSFET에 적합한 일함수를 갖도록 P형 일함수 물질이 선택될 수 있다.
제1트랜지스터(720)는 '매립게이트형 트랜지스터'라 약칭하고, 제2트랜지스터(740)는 '플라나게이트형 트랜지스터(Planar gate type transistor)'라고 약칭한다.
트랜지스터회로(700)에서, 제1트랜지스터(720)는 메모리셀의 트랜지스터가 될 수 있고, 제2트랜지스터(740)는 주변회로영역의 트랜지스터가 될 수 있다.
위와 같이, 일함수조절라이너(710)와 저일함수의 상부매립부(708)를 포함하는 매립게이트구조(700G)을 형성하므로써, 트랜지스터회로(700)의 성능을 향상시킬 수 있다.
다른 실시예로서, 트랜지스터회로(700)의 매립게이트구조(700G)는 전술한 제1실시예는 물론, 제2실시예 내지 제6실시예, 및 그들의 변형예에 따른 구조가 적용될 수도 있다.
도 17은 본 실시예들에 따른 반도체장치를 포함하는 메모리셀을 도시한 도면이다.
도 17을 참조하면, 메모리셀(800)은, 매립워드라인구조(Buried wordline structure, 800G), 비트라인(Bitline, 819) 및 메모리요소(Memory element, 824)를 포함한다.
메모리셀(800)을 자세히 살펴보면 다음과 같다.
먼저, 기판(801)에 분리트렌치(802)가 형성되고, 분리트렌치(802)에 소자분리층(803)이 형성된다. 소자분리층(803)에 의해 복수의 활성영역(804)이 정의된다. 활성영역(804) 및 소자분리층(803)을 가로지르는 게이트트렌치(805)가 형성된다. 게이트트렌치(805)에 매립워드라인구조(800G)가 내장된다.
매립워드라인구조(800G)는 제1게이트절연층(806), 매립워드라인(BWL) 및 캡핑층(809)을 포함할 수 있다. 매립워드라인(BWL)은 일함수조절라이너(810), 하부 배리어(811), 하부 매립부(807), 중간배리어(812) 및 상부 매립부(808)를 포함한다. 일함수조절라이너(810)는 알루미늄산화물(Al2O3)과 같은 고산소함유-금속산화물을 포함하고, 상부 매립부(808)는 N형 도프드 폴리실리콘을 포함할 수 있다. 매립워드라인구조(800G)는 제1실시예에 따른 매립게이트구조(100G)와 동일한 구성을 갖는다. 다른 실시예들에서, 매립워드라인구조(800G)은 전술한 제1실시예는 물론, 제2실시예 내지 제6실시예, 및 그들의 변형예에 따른 구조가 적용될 수도 있다.
매립워드라인구조(800G) 양측의 기판(801) 내에 제1불순물영역(813) 및 제2불순물영역(814)이 형성된다. 매립워드라인(BWL), 제1불순물영역(813) 및 제2불순물영역(814)은 셀트랜지스터를 구성할 수 있다.
제1불순물영역(813)에 전기적으로 연결되는 비트라인구조물이 형성될 수 있다. 비트라인구조물은 비트라인(819) 및 비트라인하드마스크층(820)을 포함한다. 비트라인구조물은 비트라인(819)과 제1불순물영역(813) 사이의 제1콘택플러그(818)를 더 포함할 수 있다. 비트라인구조물의 측벽에 스페이서(821)가 형성된다. 기판(801) 상에 제1,2층간절연층(816, 817)이 형성된다. 제1콘택플러그(818)는 제1콘택홀(815) 내에 형성될 수 있다. 제1콘택홀(815)은 제1층간절연층(816)에 형성될 수 있다. 제1콘택플러그(819)는 제1불순물영역(813)과 전기적으로 연결된다. 제1콘택플러그(818)와 비트라인(819)의 선폭은 동일할 수 있다. 따라서, 제1콘택플러그(818)와 제1콘택홀(815)의 측벽 사이에 갭이 존재하며, 스페이서(821)의 일부가 갭에 매립되도록 연장된다. 제1불순물영역(813)의 표면이 리세스될 수 있다. 이에 따라, 제1콘택플러그(818)와 제1불순물영역(813)간의 접촉면적이 증가한다. 비트라인(819)은 매립워드라인(BWL)이 연장되는 방향과 교차하는 방향으로 연장되는 라인 형태일 수 있다. 비트 라인(819)은 폴리실리콘, 금속실리사이드, 금속질화물 또는 금속 중에서 선택된 적어도 하나를 포함할 수 있다. 비트라인하드마스크층(820)은 실리콘산화물 또는 실리콘질화물을 포함할 수 있다. 제1콘택플러그(818)는 폴리실리콘, 금속실리사이드, 금속질화물 또는 금속 중에서 선택된 적어도 하나를 포함할 수 있다.
스페이서(821)는 절연물질을 포함한다. 스페이서(821)는 실리콘산화물, 실리콘질화물 또는 실리콘산화물과 실리콘질화물의 조합을 포함할 수 있다. 스페이서(821)는 다중스페이서(Multi-spacer) 구조일 수 있다. 예를 들어, 스페이서(821)는 실리콘질화물/실리콘산화물/실리콘질화물의 NON 구조일 수 있다. 스페이서(821)는 에어갭이 내장된(Air-gap embedded) 다중스페이서 구조일 수도 있다.
제2불순물영역(814) 상에 메모리요소(824)가 형성될 수 있다. 메모리요소(824)와 제2불순물영역(814) 사이에 제2콘택플러그(822)가 형성될 수 있다. 제1,2층간절연층(816, 817)을 관통하는 제2콘택홀(823)이 형성되고, 제2콘택홀(823) 내에 제2콘택플러그(822)가 형성될 수 있다. 제2콘택플러그(822)는 제2불순물영역(814)과 전기적으로 연결된다. 제2콘택플러그(822)는 폴리실리콘, 금속, 금속실리사이드 또는 금속질화물 중에서 선택된 적어도 어느 하나를 포함할 수 있다. 예를 들어, 제2콘택플러그(822)는 폴리실리콘, 금속실리사이드 및 금속이 적층된 플러그구조물을 포함할 수 있다.
제1,2층간절연층(816, 817)은 단일층(Single-layered) 또는 다층(Multi-layered)일 수 있다. 제1,2층간절연층(816, 817)은 실리콘산화물, 실리콘질화물 또는 실리콘산화질화물 중에서 선택된 적어도 어느 하나를 포함할 수 있다. 제2층간절연층(817)은 이웃하는 제2콘택플러그(822) 간의 분리 역할을 한다. 다른 실시예에서, 제2콘택플러그(822)의 측벽을 에워싸는 콘택스페이서(도시 생략)가 더 형성될 수도 있다. 콘택스페이서는 에어갭이 내장된 다중스페이서 구조일 수 있다.
다른 실시예에서, 제2콘택플러그(822) 상에 제3콘택플러그(도시 생략)가 더 형성될 수 있다. 제3콘택플러그는 비트라인구조물과 제2콘택플러그(824)에 각각 오버랩되는 형태가 될 수 있다. 제3콘택플러그는 금속물질을 포함할 수 있다.
제2콘택플러그(822) 상에 제2콘택플러그(822)와 전기적으로 연결되는 메모리요소(824)가 형성될 수 있다. 메모리요소(824)는 다양한 형태로 구현될 수 있다.
메모리요소(824)는 캐패시터(Capacitor)일 수 있다. 따라서, 메모리요소(824)는 제2콘택플러그(822)와 접촉하는 스토리지노드를 포함할 수 있다. 스토리지노드는 실린더 또는 필라 형태일 수 있다. 스토리지노드의 표면상에 캐패시터 유전층이 형성될 수 있다. 캐패시터 유전층은 지르코늄산화물, 알루미늄산화물 또는 하프늄산화물 중에서 선택된 적어도 어느 하나를 포함할 수 있다. 예를 들어, 캐패시터 유전층은 제1지르코늄산화물, 알루미늄산화물 및 제2지르코늄산화물이 적층된 ZAZ 구조가 될 수 있다. 캐패시터 유전층 상에 플레이트노드가 형성된다. 스토리지노드와 플레이트노드는 금속함유물질을 포함할 수 있다.
다른 실시예에서, 메모리요소(824)는 가변저항체를 포함할 수 있다. 가변 저항체는 상변화 물질을 포함할 수 있다. 상변화 물질은 칼코게나이드(chalcogenide) 원소인 Te 및 Se 중 선택된 적어도 하나를 포함할 수 있다. 다른 실시예에서, 가변저항체는 전이 금속 산화물을 포함할 수 있다. 또다른 실시예에서, 가변저항체는 자기 터널 접합(Magnetic Tunnel Junction: MTJ)일 수 있다.
위와 같이, 메모리셀(800)은 일함수조절라이너(810)와 상부 매립부(808)를 포함하는 매립워드라인구조(BWL)를 포함할 수 있다. 일함수조절라이너(810)에 의해 접합누설을 감소시키고, 상부 매립부(808)에 의해 게이트유도드레인누설(GIDL)을 개선할 수 있다. 따라서, 메모리셀(800)이 DRAM에 적용된 경우, DRAM의 리프레쉬 특성을 개선할 수 있다.
도 18은 본 실시예들에 따른 반도체장치를 포함하는 전자장치를 도시한 도면이다.
도 18을 참조하면, 전자장치(900)는 복수의 반도체장치(901, 902, 903, 904, 905)를 포함할 수 있다. 예컨대, 전자장치(900)에 포함되는 반도체장치(901, 902, 903, 904, 905)는 상술한 실시예들 및 그 변형예들에 따른 반도체장치(100, 200, 300, 400, 500, 600), 트랜지스터회로(700) 및 메모리셀(800) 중 적어도 하나 이상을 포함할 수 있다.
전자장치(900)에 포함된 반도체장치(901, 902, 903, 904, 905) 중에서 적어도 하나의 반도체장치는, 게이트트렌치 내에 형성된 매립게이트구조를 포함한다. 매립게이트구조는 절연성의 일함수조절라이너와 도전성의 일함수라이너를 포함할 수 있다. 또한, 매립게이트구조는 절연성의 제1일함수조절라이너와 절연성의 제2일함수조절라이너를 포함할 수 있다. 일함수라이너 또는 제2일함수조절라이너는 소스영역과 드레인영역에 오버랩되며, 이에 따라 게이트유도드레인누설(GIDL)을 개선시킨다. 일함수조절라이너 또는 제1일함수조절라이너는 채널도즈를 감소시킬 수 있다. 따라서, 전자장치(900)는 소형화에 대응하여 빠른 동작속도를 구현할 수 있다.
이상으로 해결하고자 하는 과제를 위한 다양한 실시예들이 기재되었으나, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자진 자라면 본 발명의 기술사상의 범위 내에서 다양한 변경 및 수정이 이루어질 수 있음은 명백하다.
101 : 기판 102 : 소자분리층
103 : 분리트렌치 104 : 활성영역
105 : 게이트트렌치 106 : 게이트절연층
107 : 하부 매립부 108 : 상부 매립부
109 : 캡핑층 110 : 일함수조절라이너
111 : 하부 배리어 112 : 중간 배리어
113 : 제1불순물영역 114 : 제2불순물영역
115 : 채널

Claims (69)

  1. 트렌치를 포함하는 기판;
    상기 트렌치의 표면 상에 형성된 게이트절연층;
    상기 기판 내에 형성되고 상기 트렌치에 의해 서로 분리된 제1불순물영역 및 제2불순물영역;
    상기 기판의 상부 표면보다 낮은 레벨에 위치하며, 상기 게이트절연층 상에서 상기 트렌치의 저부에 내장된 하부 매립부 및 상기 하부 매립부 상에 위치하는 상부 매립부를 포함하는 게이트전극; 및
    상기 하부매립부와 게이트절연층 사이에 위치하여, 상기 하부 매립부와 게이트절연층 사이에 다이폴을 형성하기 위한 절연성의 일함수조절라이너를 포함하고,
    상기 절연성의 일함수조절라이너는 상기 제1불순물영역 및 제2불순물영역에 오버랩되지 않는
    반도체장치.
  2. ◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 상부 매립부는 제1일함수를 갖고, 상기 일함수조절라이너에 의해 형성된 다이폴은 상기 제1일함수보다 높은 제2일함수를 유도하는 반도체장치.
  3. ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 하부 매립부는 상기 상부 매립부보다 높은 제1고일함수를 갖고,
    상기 하부 매립부와 게이트절연층의 계면에 형성된 다이폴은 상기 제1고일함수보다 높은 제2고일함수를 유도하는 다이폴을 포함하는 반도체장치.
  4. ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 일함수조절라이너는 상기 게이트절연층보다 단위부피당 산소 함량이 큰 고산소함량 금속산화물을 포함하는 반도체장치.
  5. ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 게이트절연층은 실리콘산화물(SiO2)을 포함하고, 상기 일함수조절라이너는 알루미늄산화물(Al2O3)을 포함하는 반도체장치.
  6. ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 게이트절연층은 실리콘산화물(SiO2)을 포함하고, 상기 일함수조절라이너는 티타늄산화물(TiO2), 하프늄산화물(HfO2), 지르코늄산화물(ZrO2) 또는 마그네슘산화물(MgO)을 포함하는 반도체장치.
  7. ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 상부 매립부는 N형 불순물이 도핑된 폴리실리콘을 포함하는 반도체장치.
  8. ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 하부 매립부는 상기 상부 매립부보다 저항이 낮은 물질을 포함하는 반도체장치.
  9. ◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 하부 매립부는 상기 상부 매립부에 대해 비반응성을 갖는 금속물질 또는 반응성을 갖는 금속물질을 포함하는 반도체장치.
  10. ◈청구항 10은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 하부 매립부와 상부 매립부 사이의 중간배리어를 더 포함하고, 상기 하부 매립부는 상기 상부 매립부에 대해 반응성을 갖는 금속물질을 포함하는 반도체장치.
  11. ◈청구항 11은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 하부 매립부와 상부 매립부 사이의 중간배리어 및 상기 하부 매립부와 일함수조절라이너 사이의 하부 배리어를 더 포함하고, 상기 하부 매립부는 상기 상부 매립부에 대해 반응성을 갖고 불소가 미함유된 금속물질을 포함하는 반도체장치.
  12. ◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 게이트절연층을 사이에 두고 상기 하부 매립부 아래의 기판 내에 형성된 핀을 더 포함하는 반도체장치.
  13. ◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 제1불순물영역과 제2불순물영역은 상기 상부 매립부와 오버랩되는 깊이를 갖는 반도체장치.
  14. 트렌치를 포함하는 기판;
    상기 트렌치의 표면 상에 형성된 게이트절연층;
    상기 기판 내에 형성되고 상기 트렌치에 의해 서로 분리된 제1불순물영역 및 제2불순물영역;
    상기 기판의 상부 표면보다 낮은 레벨에 위치하며, 상기 게이트절연층 상에서 상기 트렌치의 저부에 내장된 하부 매립부 및 상기 하부 매립부 상에 위치하는 상부 매립부를 포함하는 게이트전극;
    상기 하부매립부와 게이트절연층 사이에 위치하여 상기 하부 매립부와 게이트절연층 사이에 다이폴을 형성하기 위한 절연성의 일함수조절라이너; 및
    상기 상부 매립부와 게이트절연층 사이에 위치하는 도전성의 일함수라이너를 포함하고,
    상기 절연성의 일함수조절라이너는 상기 제1불순물영역 및 제2불순물영역에 오버랩되지 않고,
    상기 도전성의 일함수라이너는 실리콘이 함유된 비금속물질을 포함하는
    반도체장치.
  15. ◈청구항 15은(는) 설정등록료 납부시 포기되었습니다.◈
    제14항에 있어서,
    상기 일함수라이너는 제1일함수를 갖고, 상기 일함수조절라이너에 의해 형성된 다이폴은 상기 제1일함수보다 높은 제2일함수를 유도하는 반도체장치.
  16. ◈청구항 16은(는) 설정등록료 납부시 포기되었습니다.◈
    제14항에 있어서,
    상기 하부 매립부는 상기 일함수라이너보다 높은 제1고일함수를 갖고,
    상기 일함수조절라이너에 의해 형성된 다이폴은 상기 제1고일함수보다 높은 제2고일함수를 유도하는 반도체장치.
  17. ◈청구항 17은(는) 설정등록료 납부시 포기되었습니다.◈
    제14항에 있어서,
    상기 일함수조절라이너는 상기 게이트절연층보다 단위부피당 산소 함량이 높은 고산소함량 금속산화물을 포함하는 반도체장치.
  18. ◈청구항 18은(는) 설정등록료 납부시 포기되었습니다.◈
    제14항에 있어서,
    상기 게이트절연층은 실리콘산화물(SiO2)을 포함하고, 상기 일함수조절라이너는 알루미늄산화물(Al2O3)을 포함하는 반도체장치.
  19. ◈청구항 19은(는) 설정등록료 납부시 포기되었습니다.◈
    제14항에 있어서,
    상기 게이트절연층은 실리콘산화물(SiO2)을 포함하고, 상기 일함수조절라이너는 티타늄산화물(TiO2), 하프늄산화물(HfO2), 지르코늄산화물(ZrO2) 또는 마그네슘산화물(MgO)을 포함하는 반도체장치.
  20. ◈청구항 20은(는) 설정등록료 납부시 포기되었습니다.◈
    제14항에 있어서,
    상기 일함수라이너는, N형 불순물이 도핑된 폴리실리콘을 포함하는 반도체 장치.
  21. ◈청구항 21은(는) 설정등록료 납부시 포기되었습니다.◈
    제14항에 있어서,
    상기 하부 매립부 및 상부 매립부는 상기 일함수라이너보다 저항이 낮은 물질을 포함하는 반도체장치.
  22. ◈청구항 22은(는) 설정등록료 납부시 포기되었습니다.◈
    제14항에 있어서,
    상기 상부 매립부와 일함수라이너 사이의 상부배리어; 및
    상기 하부 매립부와 일함수조절라이너 사이의 하부 배리어를 더 포함하고,
    상기 상부배리어는 상기 하부 매립부와 상부 매립부 사이에 위치하도록 연장되는 반도체장치.
  23. ◈청구항 23은(는) 설정등록료 납부시 포기되었습니다.◈
    제14항에 있어서,
    상기 하부 매립부와 일함수조절라이너 사이의 하부배리어를 더 포함하고,
    상기 하부배리어에 의해 상기 하부 매립부와 일함수라이너가 비접촉되는 반도체장치.
  24. ◈청구항 24은(는) 설정등록료 납부시 포기되었습니다.◈
    제14항에 있어서,
    상기 상부 매립부와 일함수라이너 사이의 상부배리어를 더 포함하고,
    상기 하부 매립부는 상기 일함수라이너에 대해 비반응성 금속물질로 형성되는 반도체장치.
  25. ◈청구항 25은(는) 설정등록료 납부시 포기되었습니다.◈
    제14항에 있어서,
    상기 게이트절연층을 사이에 두고 상기 하부 매립부 아래의 기판 내에 형성된 핀을 더 포함하는 반도체장치.
  26. ◈청구항 26은(는) 설정등록료 납부시 포기되었습니다.◈
    제14항에 있어서,
    상기 일함수라이너는 상기 하부 매립부와 상부 매립부 사이에 위치하도록 연장된
    반도체장치.
  27. ◈청구항 27은(는) 설정등록료 납부시 포기되었습니다.◈
    제26항에 있어서,
    상기 일함수라이너와 하부 매립부 사이의 중간 배리어를 더 포함하는 반도체장치.
  28. ◈청구항 28은(는) 설정등록료 납부시 포기되었습니다.◈
    제27항에 있어서,
    상기 상부 매립부와 일함수라이너 사이의 상부배리어를 더 포함하는 반도체장치.
  29. ◈청구항 29은(는) 설정등록료 납부시 포기되었습니다.◈
    제27항에 있어서,
    상기 하부 매립부와 일함수조절라이너 사이의 하부 배리어를 더 포함하는 반도체장치.
  30. ◈청구항 30은(는) 설정등록료 납부시 포기되었습니다.◈
    제14항에 있어서,
    상기 제1불순물영역과 제2불순물영역은 상기 일함수라이너와 오버랩되는 깊이를 갖는 반도체장치.
  31. ◈청구항 31은(는) 설정등록료 납부시 포기되었습니다.◈
    제14항에 있어서,
    상기 게이트절연층을 사이에 두고 상기 하부 매립부 아래의 기판 내에 형성된 핀을 더 포함하는 반도체장치.
  32. 트렌치를 포함하는 기판;
    상기 트렌치의 표면 상에 형성된 게이트절연층;
    상기 기판 내에 형성되고 상기 트렌치에 의해 서로 분리된 제1불순물영역 및 제2불순물영역;
    상기 기판의 상부 표면보다 낮은 레벨에 위치하며, 상기 게이트절연층 상에서 상기 트렌치의 저부에 내장된 하부 매립부 및 상기 하부 매립부 상에 위치하는 상부 매립부를 포함하는 게이트전극;
    상기 하부매립부와 게이트절연층 사이에 위치하여, 상기 하부매립부와 게이트절연층 사이에 제1다이폴을 형성하기 위한 절연성의 제1일함수조절라이너; 및
    상기 상부 매립부와 게이트절연층 사이에 위치하여, 상기 상부 매립부와 게이트절연층 사이에 제2다이폴을 형성하기 위한 절연성의 제2일함수조절라이너를 포함하고,
    상기 절연성의 제1일함수조절라이너는 상기 제1 및 제2불순물영역에 오버랩되지 않으며, 상기 제1일함수조절라이너는 상기 게이트절연층보다 단위부피당 산소함량이 큰 고산소함유 금속산화물을 포함하고,
    상기 제2일함수조절라이너는 상기 게이트절연층보다 단위부피당 산소함량이 작은 저산소함유 금속산화물을 포함하는
    반도체장치.
  33. ◈청구항 33은(는) 설정등록료 납부시 포기되었습니다.◈
    제32항에 있어서,
    상기 제1다이폴은 고일함수를 유도하는 방향의 다이폴을 포함하는 반도체장치.
  34. 삭제
  35. ◈청구항 35은(는) 설정등록료 납부시 포기되었습니다.◈
    제32항에 있어서,
    상기 게이트절연층은 실리콘산화물(SiO2)을 포함하고, 상기 제1일함수조절라이너는 알루미늄산화물(Al2O3), 티타늄산화물(TiO2), 하프늄산화물(HfO2), 지르코늄산화물(ZrO2) 또는 마그네슘산화물(MgO)을 포함하는 반도체장치.
  36. ◈청구항 36은(는) 설정등록료 납부시 포기되었습니다.◈
    제32항에 있어서,
    상기 제2다이폴은 저일함수를 유도하는 방향의 다이폴을 포함하는 반도체장치.
  37. 삭제
  38. ◈청구항 38은(는) 설정등록료 납부시 포기되었습니다.◈
    제32항에 있어서,
    상기 게이트절연층은 실리콘산화물(SiO2)을 포함하고, 상기 제2일함수조절라이너는 이트륨산화물(Y2O3), 란탄늄산화물(La2O3), 저마늄산화물(GeO2), 루테튬산화물(Lu2O3) 또는 스트론튬산화물(SrO)을 포함하는 반도체장치.
  39. ◈청구항 39은(는) 설정등록료 납부시 포기되었습니다.◈
    제32항에 있어서,
    상기 제1불순물영역과 제2불순물영역은 상기 제2일함수조절라이너와 오버랩되는 깊이를 갖는 반도체 장치.
  40. ◈청구항 40은(는) 설정등록료 납부시 포기되었습니다.◈
    제32항에 있어서,
    상기 게이트절연층을 사이에 두고 상기 하부 매립부 아래의 기판 내에 형성된 핀을 더 포함하는 반도체장치.
  41. 트렌치를 포함하는 기판;
    상기 트렌치의 표면 상에 형성된 게이트절연층;
    상기 기판 내에 형성되고 상기 트렌치에 의해 서로 분리된 제1불순물영역 및 제2불순물영역;
    상기 기판의 상부 표면보다 낮은 레벨에 위치하며, 상기 게이트절연층 상에서 상기 트렌치에 내장된 싱글 게이트전극;
    상기 싱글 게이트전극과 게이트절연층 사이의 제1계면에 위치하되, 상기 제1계면에 고일함수를 유도하는 다이폴을 형성하기 위한 절연성의 일함수조절라이너; 및
    상기 싱글 게이트전극과 게이트절연층 사이의 제2계면에 위치하는 도전성의 저일함수라이너를 포함하고,
    상기 제2계면은 상기 트렌치의 탑부에 이웃하고, 상기 제1계면은 상기 제2계면보다 낮은 레벨로서 상기 트렌치의 저부와 바닥부에 이웃하며,
    상기 절연성의 일함수조절라이너는 상기 제1불순물영역 및 제2불순물영역에 오버랩되지 않고,
    상기 도전성의 일함수라이너는 실리콘이 함유된 비금속물질을 포함하는
    반도체장치.
  42. ◈청구항 42은(는) 설정등록료 납부시 포기되었습니다.◈
    제41항에 있어서,
    상기 일함수조절라이너는 상기 게이트절연층보다 단위부피당 산소함량이 큰 고산소함유 금속산화물을 포함하는 반도체장치.
  43. ◈청구항 43은(는) 설정등록료 납부시 포기되었습니다.◈
    제41항에 있어서,
    상기 게이트절연층은 실리콘산화물(SiO2)을 포함하고, 상기 일함수조절라이너는 알루미늄산화물(Al2O3), 티타늄산화물(TiO2), 하프늄산화물(HfO2), 지르코늄산화물(ZrO2) 또는 마그네슘산화물(MgO)을 포함하는 반도체장치.
  44. ◈청구항 44은(는) 설정등록료 납부시 포기되었습니다.◈
    제41항에 있어서,
    상기 저일함수라이너는, N형 불순물이 도핑된 폴리실리콘을 포함하는 반도체 장치.
  45. ◈청구항 45은(는) 설정등록료 납부시 포기되었습니다.◈
    제41항에 있어서,
    상기 제1불순물영역과 제2불순물영역은 상기 저일함수라이너와 오버랩되는 깊이를 갖는 반도체장치.
  46. ◈청구항 46은(는) 설정등록료 납부시 포기되었습니다.◈
    제41항에 있어서,
    상기 게이트절연층을 사이에 두고 상기 싱글 게이트전극 아래의 기판 내에 형성된 핀을 더 포함하는 반도체장치.
  47. 트렌치를 포함하는 기판;
    상기 트렌치의 표면 상에 형성된 게이트절연층;
    상기 기판 내에 형성되고 상기 트렌치에 의해 서로 분리된 제1불순물영역 및 제2불순물영역;
    상기 기판의 상부 표면보다 낮은 레벨에 위치하며, 상기 게이트절연층 상에서 상기 트렌치에 내장된 싱글 게이트전극;
    상기 싱글 게이트전극과 게이트절연층 사이의 제1계면에 위치하되, 상기 제1계면에 고일함수를 유도하는 다이폴을 형성하기 위한 절연성의 제1일함수조절라이너; 및
    상기 싱글 게이트전극과 게이트절연층 사이의 제2계면에 위치하되, 상기 제2계면에 저일함수를 유도하는 다이폴을 형성하기 위한 절연성의 제2일함수조절라이너를 포함하고,
    상기 제2계면은 상기 트렌치의 탑부에 이웃하고, 상기 제1계면은 상기 제2계면보다 낮은 레벨로서 상기 트렌치의 저부와 바닥부에 이웃하며,
    상기 절연성의 제1일함수조절라이너는 상기 제1 및 제2불순물영역에 오버랩되지 않으며, 상기 제1일함수조절라이너는 상기 게이트절연층보다 단위부피당 산소함량이 큰 고산소함유 금속산화물을 포함하고,
    상기 제2일함수조절라이너는 상기 게이트절연층보다 단위부피당 산소함량이 작은 저산소함유 금속산화물을 포함하는
    반도체장치.
  48. 삭제
  49. ◈청구항 49은(는) 설정등록료 납부시 포기되었습니다.◈
    제47항에 있어서,
    상기 게이트절연층은 실리콘산화물(SiO2)을 포함하고, 상기 제1일함수조절라이너는 알루미늄산화물(Al2O3), 티타늄산화물(TiO2), 하프늄산화물(HfO2), 지르코늄산화물(ZrO2) 또는 마그네슘산화물(MgO)을 포함하는 반도체장치.
  50. 삭제
  51. ◈청구항 51은(는) 설정등록료 납부시 포기되었습니다.◈
    제47항에 있어서,
    상기 게이트절연층은 실리콘산화물(SiO2)을 포함하고, 상기 제2일함수조절라이너는 이트륨산화물(Y2O3), 란탄늄산화물(La2O3), 저마늄산화물(GeO2), 루테튬산화물(Lu2O3) 또는 스트론튬산화물(SrO)을 포함하는 반도체장치.
  52. ◈청구항 52은(는) 설정등록료 납부시 포기되었습니다.◈
    제47항에 있어서,
    상기 제1불순물영역과 제2불순물영역은 상기 제2일함수조절라이너와 오버랩되는 깊이를 갖는 반도체장치.
  53. ◈청구항 53은(는) 설정등록료 납부시 포기되었습니다.◈
    제47항에 있어서,
    상기 게이트절연층을 사이에 두고 상기 싱글 게이트전극 아래의 기판 내에 형성된 핀을 더 포함하는 반도체장치.
  54. 기판에 트렌치를 형성하는 단계;
    상기 트렌치에 내장되고 게이트절연층, 상기 게이트절연층 상의 게이트전극및 상기 게이트전극 상의 캡핑층을 포함하는 매립게이트구조를 형성하는 단계; 및
    상기 매립게이트구조 양측의 기판 내에 제1불순물영역과 제2불순물영역을 형성하는 단계를 포함하고,
    상기 매립게이트구조를 형성하는 단계는,
    상기 제1 및 제2불순물영역과 비오버랩되며 상기 게이트전극과 게이트절연층의 계면에 다이폴을 형성하기 위한 절연성의 일함수조절라이너를 형성하는 단계를 포함하며,
    상기 일함수조절라이너는, 상기 게이트절연층보다 단위부피당 산소함량이 큰 고산소함유 금속산화물로 형성하는
    를 포함하는 반도체장치 제조 방법.
  55. 삭제
  56. ◈청구항 56은(는) 설정등록료 납부시 포기되었습니다.◈
    제54항에 있어서,
    상기 게이트절연층은 실리콘산화물(SiO2)을 포함하고, 상기 일함수조절라이너는 알루미늄산화물(Al2O3), 티타늄산화물(TiO2), 하프늄산화물(HfO2), 지르코늄산화물(ZrO2) 또는 마그네슘산화물(MgO)을 포함하는 반도체장치 제조 방법.
  57. ◈청구항 57은(는) 설정등록료 납부시 포기되었습니다.◈
    제54항에 있어서,
    상기 매립게이트구조를 형성하는 단계는,
    상기 트렌치의 표면 상에 상기 게이트절연층을 형성하는 단계;
    상기 게이트절연층 상에 절연성의 일함수조절라이너층을 형성하는 단계;
    상기 트렌치를 채우기 위해 상기 일함수조절라이너층 상에 제1도전층을 채우는 단계; 및
    상기 제1도전층과 일함수조절라이너층을 리세싱하여 각각 하부 매립부와 상기 일함수조절라이너를 형성하는 단계
    를 포함하는 반도체장치 제조 방법.
  58. ◈청구항 58은(는) 설정등록료 납부시 포기되었습니다.◈
    제57항에 있어서,
    상기 매립게이트구조를 형성하는 단계는,
    상기 하부 매립부 및 일함수조절라이너 상에 도전성 일함수층을 채우는 단계;
    상기 제1불순물영역과 제2불순물영역과 오버랩되는 상부 매립부를 형성하기 위해 상기 도전성 일함수층을 리세싱하는 단계; 및
    상기 상부 매립부 상에 상기 트렌치를 채우는 캡핑층을 형성하는 단계
    를 더 포함하는 반도체장치 제조 방법.
  59. ◈청구항 59은(는) 설정등록료 납부시 포기되었습니다.◈
    제57항에 있어서,
    상기 매립게이트구조를 형성하는 단계는,
    상기 하부 매립부 및 일함수조절라이너 상에 도전성 일함수층을 컨포멀하게 형성하는 단계;
    상기 제1불순물영역과 제2불순물영역과 오버랩되는 도전성 일함수라이너를 형성하기 위해 상기 도전성 일함수층을 리세싱하는 단계;
    상기 도전성 일함수라이너 및 하부 매립부 상에 제2도전층을 채우는 단계;
    상기 하부 매립부 상에 채워진 상부 매립부를 형성하기 위해 상기 제2도전층에 대해 리세싱을 수행하는 단계; 및
    상기 상부 매립부 상에 상기 트렌치를 채우는 캡핑층을 형성하는 단계
    를 더 포함하는 반도체장치 제조 방법.
  60. ◈청구항 60은(는) 설정등록료 납부시 포기되었습니다.◈
    제57항에 있어서,
    상기 매립게이트구조를 형성하는 단계는,
    상기 하부 매립부 및 일함수조절라이너 상에 도전성 일함수층을 컨포멀하게 형성하는 단계;
    상기 도전성 일함수층 상에 제2도전층을 채우는 단계;
    상기 제1불순물영역 및 제2불순물영역과 오버랩되는 도전성 일함수라이너 및 상부 매립부를 형성하기 위해 각각 상기 도전성 일함수층 및 제2도전층에 대해 리세싱을 수행하는 단계;
    상기 상부 매립부 및 도전성 일함수라이너 상에 상기 트렌치를 채우는 캡핑층을 형성하는 단계
    를 더 포함하는 반도체장치 제조 방법.
  61. ◈청구항 61은(는) 설정등록료 납부시 포기되었습니다.◈
    제58항 내지 제60항 중 어느 한 항에 있어서,
    상기 도전성 일함수층은 실리콘의 미드갭일함수보다 낮은 저일함수를 갖는 물질로 형성하는 반도체장치 제조 방법.
  62. ◈청구항 62은(는) 설정등록료 납부시 포기되었습니다.◈
    제61항에 있어서,
    상기 도전성 일함수층은 N형 불순물이 도핑된 폴리실리콘으로 형성하는 반도체장치 제조 방법.
  63. ◈청구항 63은(는) 설정등록료 납부시 포기되었습니다.◈
    제54항에 있어서,
    상기 트렌치를 형성하는 단계 이후에,
    상기 트렌치 아래에 핀을 형성하는 단계를 더 포함하는 반도체장치 제조 방법.
  64. 기판에 트렌치를 형성하는 단계;
    상기 트렌치에 내장되고 게이트절연층, 상기 게이트절연층 상의 게이트전극및 상기 게이트전극 상의 캡핑층을 포함하는 매립게이트구조를 형성하는 단계;
    상기 매립게이트구조 양측의 기판 내에 제1불순물영역과 제2불순물영역을 형성하는 단계를 포함하고,
    상기 매립게이트구조를 형성하는 단계는,
    상기 제1 및 제2불순물영역과 비오버랩되는 상기 게이트전극과 게이트절연층의 계면에 고일함수를 유도하는 다이폴을 형성하기 위한 절연성의 제1일함수조절라이너를 형성하는 단계; 및
    상기 제1 및 제2불순물영역과 오버랩되는 상기 게이트절연층과의 계면에 저일함수를 유도하는 다이폴을 형성하기 위한 절연성의 제2일함수조절라이너를 형성하는 단계를 포함하며,
    상기 제1일함수조절라이너는, 상기 게이트절연층보다 단위부피당 산소함량이 큰 고산소함유 금속산화물로 형성하고,
    상기 제2일함수조절라이너는, 상기 게이트절연층보다 단위부피당 산소함량이 작은 저산소함유 금속산화물로 형성하는
    를 포함하는 반도체장치 제조 방법.
  65. 삭제
  66. ◈청구항 66은(는) 설정등록료 납부시 포기되었습니다.◈
    제64항에 있어서,
    상기 게이트절연층은 실리콘산화물(SiO2)을 포함하고, 상기 제1일함수조절라이너는 알루미늄산화물(Al2O3), 티타늄산화물(TiO2), 하프늄산화물(HfO2), 지르코늄산화물(ZrO2) 또는 마그네슘산화물(MgO)을 포함하는 반도체장치 제조 방법.
  67. 삭제
  68. ◈청구항 68은(는) 설정등록료 납부시 포기되었습니다.◈
    제64항에 있어서,
    상기 게이트절연층은 실리콘산화물(SiO2)을 포함하고, 상기 제2일함수조절라이너는 이트륨산화물(Y2O3), 란탄늄산화물(La2O3), 저마늄산화물(GeO2), 루테튬산화물(Lu2O3) 또는 스트론튬산화물(SrO)을 포함하는 반도체장치 제조 방법.
  69. ◈청구항 69은(는) 설정등록료 납부시 포기되었습니다.◈
    제64항에 있어서,
    상기 트렌치를 형성하는 단계 이후에,
    상기 트렌치 아래에 핀을 형성하는 단계를 더 포함하는 반도체장치 제조 방법.
KR1020150056595A 2015-04-22 2015-04-22 매립금속게이트구조를 구비한 반도체장치 및 그 제조 방법, 그를 구비한 메모리셀, 그를 구비한 전자장치 Active KR102336033B1 (ko)

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US14/937,056 US9634011B2 (en) 2015-04-22 2015-11-10 Semiconductor device having buried gate structure and method for manufacturing the same, memory cell having the same and electronic device having the same
CN201610048818.XA CN106067482B (zh) 2015-04-22 2016-01-25 具有埋栅结构的半导体器件及制造其的方法
US15/456,119 US9947667B2 (en) 2015-04-22 2017-03-10 Semiconductor device having buried gate structure and method for manufacturing the same, memory cell having the same and electronic device having the same
US15/914,599 US10037997B1 (en) 2015-04-22 2018-03-07 Semiconductor device having buried gate structure and method for manufacturing the same, memory cell having the same and electronic device having the same
US16/021,959 US10153284B2 (en) 2015-04-22 2018-06-28 Semiconductor device having buried gate structure and method for manufacturing the same, memory cell having the same and electronic device having the same
US16/734,157 US11417663B2 (en) 2015-04-22 2020-01-03 System and method for data collection and exchange with protected memory devices

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Families Citing this family (80)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9837487B2 (en) 2015-11-30 2017-12-05 Taiwan Semiconductor Manufacturing Co., Ltd. Structure and formation method of semiconductor device structure with gate stack
KR102432719B1 (ko) 2015-12-23 2022-08-17 에스케이하이닉스 주식회사 매립금속게이트구조를 구비한 반도체장치 및 그 제조 방법, 그를 구비한 메모리셀, 그를 구비한 전자장치
US9698339B1 (en) * 2015-12-29 2017-07-04 International Business Machines Corporation Magnetic tunnel junction encapsulation using hydrogenated amorphous semiconductor material
KR102411401B1 (ko) * 2016-03-08 2022-06-22 삼성전자주식회사 반도체 소자 및 이의 제조방법
US10128237B2 (en) 2016-06-24 2018-11-13 Taiwan Semiconductor Manufacturing Co., Ltd. Methods of gate replacement in semiconductor devices
US20180026055A1 (en) 2016-07-19 2018-01-25 Applied Materials, Inc. Hybrid high-k dielectric material film stacks comprising zirconium oxide utilized in display devices
US10269569B2 (en) 2016-11-29 2019-04-23 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and methods of manufacture
KR102707542B1 (ko) 2016-12-02 2024-09-20 삼성전자주식회사 반도체 메모리 소자 및 그 제조 방법
KR102511942B1 (ko) * 2016-12-16 2023-03-23 에스케이하이닉스 주식회사 매립게이트구조를 구비한 반도체장치 및 그 제조 방법
KR102626234B1 (ko) * 2017-02-03 2024-01-19 에스케이하이닉스 주식회사 전자 장치 및 그 제조 방법
KR102222542B1 (ko) 2017-04-12 2021-03-05 삼성전자주식회사 반도체 장치 및 그 제조 방법
CN108962891B (zh) 2017-05-18 2019-11-19 联华电子股份有限公司 用以避免列锤击问题的半导体结构及其制作方法
US9972626B1 (en) * 2017-06-22 2018-05-15 Winbond Electronics Corp. Dynamic random access memory and method of fabricating the same
KR102279732B1 (ko) 2017-07-21 2021-07-22 삼성전자주식회사 반도체 메모리 소자 및 그 제조 방법
KR102426665B1 (ko) 2017-07-21 2022-07-28 삼성전자주식회사 집적회로 소자
CN109427677B (zh) * 2017-08-24 2021-08-06 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
KR102404645B1 (ko) 2017-08-28 2022-06-03 삼성전자주식회사 반도체 장치
KR102378471B1 (ko) 2017-09-18 2022-03-25 삼성전자주식회사 반도체 메모리 소자 및 그 제조 방법
KR102377358B1 (ko) 2017-10-16 2022-03-23 삼성전자주식회사 반도체 메모리 소자 및 그 제조 방법
KR102515429B1 (ko) * 2017-11-29 2023-03-28 삼성전자주식회사 반도체 장치
KR102457515B1 (ko) * 2018-02-22 2022-10-21 에스케이하이닉스 주식회사 매립게이트구조를 구비한 반도체장치 및 그 제조 방법
KR102045285B1 (ko) 2018-04-06 2019-11-15 고려대학교 산학협력단 누설 전류를 감소시키는 구조를 포함하는 반도체 메모리 소자
KR102528205B1 (ko) 2018-06-26 2023-05-03 에스케이하이닉스 주식회사 매립 채널 어레이 트랜지스터를 포함하는 극저온 반도체 소자
DE102019113208B4 (de) * 2018-06-26 2022-08-25 Taiwan Semiconductor Manufacturing Co. Ltd. Integrierte Schaltung mit Grabengate-Hochvolttransistor für einen eingebetteten Speicher und Verfahren zu deren Herstellung
US10672910B2 (en) 2018-08-09 2020-06-02 International Business Machines Corporation Threshold voltage adjustment from oxygen vacancy by scavenge metal filling at gate cut (CT)
KR102471277B1 (ko) * 2018-09-19 2022-11-28 삼성전자주식회사 게이트 절연층을 갖는 반도체 소자
KR102540965B1 (ko) 2018-10-17 2023-06-07 삼성전자주식회사 반도체 소자
US10790287B2 (en) 2018-11-29 2020-09-29 Applied Materials, Inc. Reducing gate induced drain leakage in DRAM wordline
KR102657070B1 (ko) 2019-01-03 2024-04-16 삼성전자주식회사 반도체 소자 및 그의 제조 방법
KR102605621B1 (ko) 2019-01-25 2023-11-23 삼성전자주식회사 매립 게이트 전극들을 가지는 반도체 소자의 제조 방법
KR102671273B1 (ko) * 2019-06-17 2024-06-04 에스케이하이닉스 주식회사 매립 게이트 구조를 구비한 반도체 장치 및 그 제조 방법
KR102704119B1 (ko) * 2019-06-17 2024-09-10 에스케이하이닉스 주식회사 매립 게이트 구조를 구비한 반도체 장치 및 그 제조 방법
KR102822865B1 (ko) * 2019-07-23 2025-06-19 삼성전자주식회사 반도체 소자
US11177389B2 (en) * 2019-07-30 2021-11-16 Micron Technology, Inc. Integrated transistors having gate material passing through a pillar of semiconductor material, and methods of forming integrated transistors
US10886406B1 (en) * 2019-07-31 2021-01-05 Nanya Technology Corporation Semiconductor structure and method of manufacturing the same
US11887988B2 (en) 2019-08-01 2024-01-30 Intel Corporation Thin film transistor structures with regrown source and drain
KR102777034B1 (ko) * 2019-09-17 2025-03-10 에스케이하이닉스 주식회사 매립 게이트 구조를 구비한 반도체 장치 및 그 제조 방법
KR102857206B1 (ko) 2019-10-02 2025-09-11 삼성전자주식회사 반도체 소자
US12431388B2 (en) 2019-10-08 2025-09-30 Eugenus, Inc. Conformal titanium silicon nitride-based thin films and methods of forming same
US12444648B2 (en) 2019-10-08 2025-10-14 Eugenus, Inc. Conformal titanium silicon nitride-based thin films and methods of forming same
CN110690293A (zh) * 2019-10-12 2020-01-14 武汉新芯集成电路制造有限公司 闪存器件及其制造方法
US11367787B2 (en) * 2019-11-12 2022-06-21 Winbond Electronics Corp. Semiconductor device and manufacturing method thereof
US11244943B2 (en) 2019-12-27 2022-02-08 Intel Corporation Three-dimensional integrated circuits (3DICs) including bottom gate MOS transistors with monocrystalline channel material
US11328988B2 (en) 2019-12-27 2022-05-10 Intel Corporation Top gate recessed channel CMOS thin film transistor in the back end of line and methods of fabrication
KR102736068B1 (ko) * 2020-01-31 2024-12-02 에스케이하이닉스 주식회사 메모리 장치
CN113284797B (zh) 2020-02-20 2022-10-18 长鑫存储技术有限公司 半导体存储器的制作方法
US11444087B2 (en) * 2020-04-24 2022-09-13 Nanya Technology Corporation Semiconductor memory device with air gaps for reducing capacitive coupling and method for preparing the same
CN113629144B (zh) 2020-05-08 2023-07-07 长鑫存储技术有限公司 半导体器件及其制备方法
US11227926B2 (en) * 2020-06-01 2022-01-18 Nanya Technology Corporation Semiconductor device and method for fabricating the same
US11856801B2 (en) * 2020-06-16 2023-12-26 Taiwan Semiconductor Manufacturing Company Limited Threshold voltage-modulated memory device using variable-capacitance and methods of forming the same
KR102819963B1 (ko) * 2020-07-14 2025-06-12 삼성전자주식회사 집적회로 소자
KR102780361B1 (ko) * 2020-09-08 2025-03-13 삼성전자주식회사 반도체 소자
KR102450478B1 (ko) * 2020-09-10 2022-10-05 울산과학기술원 전자소자
CN114267640B (zh) * 2020-09-16 2024-10-25 长鑫存储技术有限公司 半导体器件及其制备方法
KR102766279B1 (ko) 2020-09-22 2025-02-10 에스케이하이닉스 주식회사 리세스 게이트 구조를 구비한 반도체 소자 및 그 제조 방법
TWI750858B (zh) * 2020-10-22 2021-12-21 華邦電子股份有限公司 半導體結構及其形成方法
CN112309987A (zh) * 2020-10-30 2021-02-02 福建省晋华集成电路有限公司 半导体结构的制作方法和半导体结构
CN114582867B (zh) * 2020-12-02 2025-07-04 华邦电子股份有限公司 半导体结构及其形成方法
TWI770756B (zh) 2021-01-06 2022-07-11 華邦電子股份有限公司 埋入式字元線結構及其製造方法
US11812605B2 (en) 2021-01-12 2023-11-07 Winbond Electronics Corp. Semiconductor structure with air gaps for buried semiconductor gate and method for forming the same
US11424360B1 (en) 2021-02-04 2022-08-23 Nanya Technology Corporation Semiconductor device and method for manufacturing the same
TWI808383B (zh) * 2021-02-22 2023-07-11 華邦電子股份有限公司 半導體結構及其製造方法
CN115117060B (zh) * 2021-03-17 2025-05-13 华邦电子股份有限公司 埋入式字线结构及其制造方法
US11374011B1 (en) * 2021-05-11 2022-06-28 Winbond Electronics Corp. Method of manufacturing dynamic random access memory
US11810973B2 (en) * 2021-05-14 2023-11-07 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor structure and method of forming thereof
US12414340B2 (en) * 2021-07-29 2025-09-09 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor structure including nanosheet channel structure and method for forming the same
KR102848714B1 (ko) * 2021-09-29 2025-08-22 에스케이하이닉스 주식회사 매립 게이트 구조를 구비한 반도체 장치 및 그 제조 방법
US11895820B2 (en) 2022-01-19 2024-02-06 Nanya Technology Corporation Method of manufacturing memory device having word line with improved adhesion between work function member and conductive layer
TWI833235B (zh) * 2022-01-19 2024-02-21 南亞科技股份有限公司 具有字元線之記憶體元件的製備方法
US11937420B2 (en) 2022-01-19 2024-03-19 Nanya Technology Corporation Memory device having word line with improved adhesion between work function member and conductive layer
EP4270446A4 (en) * 2022-03-14 2023-12-13 Changxin Memory Technologies, Inc. SEMICONDUCTOR STRUCTURE AND ASSOCIATED PREPARATION METHOD
CN116801608A (zh) * 2022-03-14 2023-09-22 长鑫存储技术有限公司 半导体结构及其制备方法
US12426339B2 (en) * 2022-07-18 2025-09-23 Nanya Technology Corporation Buried gate semiconductor device having a dielectric layer between two electrodes
CN117727736A (zh) * 2022-09-08 2024-03-19 长鑫存储技术有限公司 半导体结构及其制作方法
US20240113222A1 (en) * 2022-09-30 2024-04-04 Taiwan Semiconductor Manufacturing Company, Ltd. Threshold voltage modulation for thin film transistors
KR20240106376A (ko) * 2022-12-29 2024-07-08 삼성전자주식회사 반도체 장치
TWI826229B (zh) * 2023-01-07 2023-12-11 南亞科技股份有限公司 半導體結構及其製造方法
US20240244828A1 (en) * 2023-01-16 2024-07-18 Nanya Technology Corporation Memory structure and manufacturing method thereof
KR20240123562A (ko) * 2023-02-07 2024-08-14 삼성전자주식회사 반도체 소자
US20240304696A1 (en) * 2023-03-10 2024-09-12 Nanya Technology Corporation Semiconductor device with capping layer

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080308865A1 (en) * 2007-06-15 2008-12-18 Tokyo Electron Limited Semiconductor device and method for manufacturing the same
US20130256770A1 (en) * 2012-03-29 2013-10-03 Ki-Jae Huh Transistor, semiconductor device, and semiconductor module including the same

Family Cites Families (45)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3980355B2 (ja) 2000-03-30 2007-09-26 三洋電機株式会社 ライセンス情報記憶装置、コンテンツ再生装置およびライセンス情報配信システム
US7814208B2 (en) * 2000-04-11 2010-10-12 Science Applications International Corporation System and method for projecting content beyond firewalls
IL140267A0 (en) 2000-12-13 2003-09-17 Milsys Ltd Dual processor trusted computing environment
JP4059472B2 (ja) 2001-08-09 2008-03-12 株式会社ルネサステクノロジ メモリカード及びメモリコントローラ
US7461204B2 (en) * 2001-11-30 2008-12-02 Hewlett-Packard Development Company, L.P. Method to store and retrieve memory card usage information
JP4082913B2 (ja) 2002-02-07 2008-04-30 株式会社ルネサステクノロジ メモリシステム
US7370072B2 (en) * 2002-07-08 2008-05-06 Electronic Evidence Discovery, Inc. System and method for collecting electronic evidence data
EP1395015B1 (en) 2002-08-30 2005-02-02 Errikos Pitsos Method, gateway and system for transmitting data between a device in a public network and a device in an internal network
US7508943B2 (en) 2003-05-16 2009-03-24 Mo-Dv, Inc. Multimedia storage systems and methods
US7548944B2 (en) * 2003-07-15 2009-06-16 Intel Corporation Statistics collection framework for a network processor
JP2007509444A (ja) 2003-10-20 2007-04-12 エムオー−ディ−ヴィ− インコ−ポレイテッド コンテンツ分配システム及び方法
US7590728B2 (en) 2004-03-10 2009-09-15 Eric White System and method for detection of aberrant network behavior by clients of a network access gateway
US20060023642A1 (en) * 2004-07-08 2006-02-02 Steve Roskowski Data collection associated with components and services of a wireless communication network
WO2006095742A1 (ja) * 2005-03-08 2006-09-14 Matsushita Electric Industrial Co., Ltd. パケット送信装置
US20060212836A1 (en) * 2005-03-15 2006-09-21 Nokia Corporation Personalized user interfaces for presentation-oriented web services
US7953985B2 (en) 2005-05-09 2011-05-31 Panasonic Corporation Memory card, application program holding method, and holding program
WO2006137073A2 (en) 2005-06-22 2006-12-28 Discretix Technologies Ltd. System, device, and method of selectively allowing a host processor to access host-executable code
US20070082454A1 (en) 2005-10-12 2007-04-12 Infineon Technologies Ag Microelectronic device and method of manufacturing a microelectronic device
US9122643B2 (en) 2005-12-08 2015-09-01 Nvidia Corporation Event trigger based data backup services
US20070192833A1 (en) 2006-01-27 2007-08-16 Arcadyan Technology Corporation System and method for configuring an electronic device to access to a wireless local area network
US8008144B2 (en) 2006-05-11 2011-08-30 Micron Technology, Inc. Dual work function recessed access device and methods of forming
US20080016196A1 (en) 2006-07-14 2008-01-17 Anthology Solutions, Inc. System and method for automatic storage and serving of digital content
US20080040748A1 (en) * 2006-08-09 2008-02-14 Ken Miyaki Dynamic rating of content
US9141819B2 (en) 2006-11-08 2015-09-22 International Business Machines Corporation Encrypted tape access control via challenge-response protocol
US20080301175A1 (en) * 2007-05-31 2008-12-04 Michael Applebaum Distributed system for monitoring information events
US20090063185A1 (en) * 2007-08-30 2009-03-05 Fego Precision Industrial Co., Ltd. System for integrating and managing health related information
WO2009085239A2 (en) * 2007-12-20 2009-07-09 E-Fense, Inc. Computer forensics, e-discovery and incident response methods and systems
US20090164529A1 (en) * 2007-12-21 2009-06-25 Mccain Greg Efficient Backup of a File System Volume to an Online Server
US8346743B2 (en) * 2008-09-18 2013-01-01 International Business Machines Corporation Configuring data collection rules in a data monitoring system
US8909925B2 (en) * 2008-11-17 2014-12-09 Prakash Baskaran System to secure electronic content, enforce usage policies and provide configurable functionalities
KR101081949B1 (ko) * 2009-12-03 2011-11-10 연세대학교 산학협력단 반도체 소자 및 그 제조 방법
CN102299156B (zh) * 2010-06-28 2014-02-12 中国科学院微电子研究所 一种半导体器件及其制造方法
CN102339858B (zh) * 2010-07-16 2013-09-04 中国科学院微电子研究所 p型半导体器件及其制造方法
US8751795B2 (en) 2010-09-14 2014-06-10 Mo-Dv, Inc. Secure transfer and tracking of data using removable non-volatile memory devices
US9183045B2 (en) 2010-12-21 2015-11-10 Mo-Dv, Inc. System and method for data collection and exchange with protected memory devices
JP2013247345A (ja) 2012-05-29 2013-12-09 Ps4 Luxco S A R L 半導体装置及びその製造方法
KR101927992B1 (ko) * 2012-08-31 2018-12-12 에스케이하이닉스 주식회사 반도체 소자 및 그 제조 방법
KR101920247B1 (ko) 2012-09-17 2018-11-20 삼성전자 주식회사 반도체 장치 및 그 제조 방법
KR102008318B1 (ko) * 2012-12-06 2019-08-08 삼성전자주식회사 반도체 소자
KR20140145434A (ko) * 2013-06-13 2014-12-23 삼성전자주식회사 반도체 소자 및 이의 제조 방법
KR20150090669A (ko) * 2014-01-29 2015-08-06 에스케이하이닉스 주식회사 듀얼일함수 매립게이트형 트랜지스터 및 그 제조 방법, 그를 구비한 전자장치
KR20150090674A (ko) * 2014-01-29 2015-08-06 에스케이하이닉스 주식회사 듀얼일함수 매립게이트전극을 갖는 트랜지스터 및 그 제조 방법, 그를 구비한 전자장치
KR102162733B1 (ko) * 2014-05-29 2020-10-07 에스케이하이닉스 주식회사 듀얼일함수 매립게이트형 트랜지스터 및 그 제조 방법, 그를 구비한 전자장치
KR102250583B1 (ko) * 2014-12-16 2021-05-12 에스케이하이닉스 주식회사 듀얼일함수 게이트구조를 구비한 반도체장치 및 그 제조 방법, 그를 구비한 메모리셀, 그를 구비한 전자장치
KR102242989B1 (ko) * 2014-12-16 2021-04-22 에스케이하이닉스 주식회사 듀얼일함수 게이트구조를 구비한 반도체장치 및 그 제조 방법, 그를 구비한 메모리셀, 그를 구비한 전자장치

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080308865A1 (en) * 2007-06-15 2008-12-18 Tokyo Electron Limited Semiconductor device and method for manufacturing the same
US20130256770A1 (en) * 2012-03-29 2013-10-03 Ki-Jae Huh Transistor, semiconductor device, and semiconductor module including the same

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