JP2019220534A - 半導体記憶装置およびその製造方法 - Google Patents

Abstract

【課題】コンタクト部の加工性を向上させることが可能な半導体記憶装置を提供する。【解決手段】実施形態に係る半導体記憶装置は、半導体基板と、半導体基板上で、複数の電極層が半導体基板に垂直な第１方向に積層された積層体と、第１方向に直交する第２方向に積層体を分断し、半導体基板に平行でかつ第２方向に直交する第３方向に延びる第１絶縁体と、積層体の一部を第１絶縁体で連続的に囲んだ第１領域内で、積層体を第１方向に貫通するコンタクト部と、第３方向で第１領域に隣接する第２領域内で、積層体および第１絶縁体を第１方向に貫通するメモリ部と、を備える。第１領域の第２方向の第１幅は、第２領域内における第１絶縁体で分断された電極層の第２方向の第２幅よりも広い。【選択図】図１

Description

本発明の実施形態は、半導体記憶装置およびその製造方法に関する。

メモリセルを３次元的に積層した積層型の半導体記憶装置が知られている。積層型の半導体記憶装置では、近年、スリットによって分断された積層体にメモリホールを形成し、さらに、メモリホール内にメモリセルを形成する製造手法が知られている。

特開２０１７−１６３０５７号公報

メモリセルの駆動を高速化するためには、コンタクト部の幅は、大きい方が望ましい。その一方で、メモリセルを高密度に配置するためには、多くのスリットで積層体を細かく分断することが望ましい。しかし、この場合、積層体の幅が狭くなるので、コンタクト部の形成領域が小さくなる。そのため、コンタクト部の加工性が悪化する可能性がある。

本発明の実施形態は、コンタクト部の加工性を向上させることが可能な半導体記憶装置、およびその製造方法を提供する。

本実施形態に係る半導体記憶装置は、半導体基板と、半導体基板上で、複数の電極層が半導体基板に垂直な第１方向に積層された積層体と、第１方向に直交する第２方向に積層体を分断し、半導体基板に平行でかつ第２方向に直交する第３方向に延びる第１絶縁体と、積層体の一部を第１絶縁体で連続的に囲んだ第１領域内で、積層体を第１方向に貫通するコンタクト部と、第３方向で第１領域に隣接する第２領域内で、積層体および第１絶縁体を第１方向に貫通するメモリ部と、を備える。第１領域の第２方向の第１幅は、第２領域内における第１絶縁体で分断された電極層の第２方向の第２幅よりも広い。

第１実施形態に係る半導体記憶装置の平面図である。 図１に示す切断線Ａ−Ａに沿った断面図である。 マスクのパターンを示す平面図である。 （ａ）は図３の切断線Ｂ−Ｂに沿った断面図であり、（ｂ）は、図３の切断線Ｃ−Ｃに沿った断面図である。 （ａ）、（ｂ）は、スリット形成工程を示す断面図であり、（ｃ）、（ｄ）は絶縁体の埋め込み工程を示す断面図である。 ホール形成工程を示す断面図である。 タップ領域ＲＴの変形例を示す平面図である。 第２実施形態に係る半導体記憶装置の平面図である。 第３実施形態に係る半導体記憶装置の平面図である。 第４実施形態に係る半導体記憶装置の平面図である。 マスク７０のパターンが崩壊した様子を示す断面図である。 第４実施形態で用いるマスクのパターンを示す断面図である。 第４実施形態のスリット形成工程を示す断面図である。 第４実施形態の絶縁体埋め込み工程を示す断面図である。 タップ領域ＲＴの変形例を示す平面図である。

以下、図面を参照して本発明の実施形態を説明する。本実施形態は、本発明を限定するものではない。

（第１実施形態）
図１は、第１実施形態に係る半導体記憶装置の平面図である。また、図２は、図１に示す切断線Ａ−Ａに沿った断面図である。

図１および図２に示す半導体記憶装置１は、メモリセルを３次元的に積層した積層型の三次元半導体メモリである。この半導体記憶装置１は、半導体基板１０と、絶縁体１１と、導電層群２０と、積層体３０と、メモリ部４０と、コンタクト部５０と、を備える。

以下の説明では、半導体基板１０の上面１０ａに対して平行で、かつ相互に直交する２方向をＸ方向およびＹ方向とし、上面１０ａに対して垂直な方向をＺ方向とする。また、Ｚ方向は第１方向に相当し、Ｘ方向およびＹ方向は、第２方向および第３方向にそれぞれ相当する。

半導体基板１０は、例えばシリコン半導体基板である。半導体基板１０の上層部分には、ＳＴＩ（Shallow Trench Isolation：素子分離絶縁膜）１２が選択的に設けられている。ＳＴＩ１２により、半導体基板１０の上層部分は、複数の半導体領域１３に区分けされている。少なくとも一部の半導体領域１３内には、ソース層１４およびドレイン層１５が形成されている。ソース層１４とドレイン層１５の間の領域の直上には、ゲート絶縁膜１６及びゲート電極１７が設けられている。これにより、半導体基板１０の上面１０ａには、複数の電界効果型のトランジスタ１８が形成されている。

導電層群２０は、半導体基板１０と積層体３０との間に設けられている。導電層群２０には、例えば３層の配線２２が設けられている。半導体基板１０と最下層の配線２２との間には、コンタクトプラグ２３が接続されている。Ｚ方向に離れた配線２２は、ビア２４で電気的に接続されている。配線２２、コンタクトプラグ２３、およびビア２４は、層間絶縁膜６０内に設けられている。

最上層の配線２２上には、埋込ソース線２１が設けられている。埋込ソース線２１は、例えば、タングステン（Ｗ）を含む下層部分とシリコン（Ｓｉ）を含む上層部分を含む２層膜である。埋込ソース線２１は、Ｙ方向において複数の部分に分かれている。埋込ソース線２１の各部分は、コンタクト部５０を介して通電される。

積層体３０は、埋込ソース線２１上に設けられている。積層体３０では、電極膜(電極層)３２と絶縁膜３３とがＺ方向に沿って交互に積層されている。電極膜３２は、例えばタングステン等の金属を含む。絶縁膜３３は、例えばシリコン酸化物（ＳｉＯ_２）を含む。積層体３０は、図１に示すように、複数の絶縁体１１によって、Ｘ方向に複数の部分に分断されている。その結果、各電極膜３２の形状はＹ方向に延びる配線状となっている。

絶縁体１１は、第１絶縁体の例であり、シリコン酸化物を含む。絶縁体１１の下端は、埋込ソース線２１に接している。絶縁体１１の形状はＹＺ平面に沿って拡がる板状である。

絶縁体１１および積層体３０は、タップ領域ＲＴおよびメモリセル領域ＲＭＣを有する。タップ領域ＲＴは第１領域の例であり、メモリセル領域ＲＭＣは第２領域の例である。

まず、タップ領域ＲＴについて説明する。タップ領域ＲＴでは、図１に示すように、積層体３０の一部が絶縁体１１で連続的に囲まれている。タップ領域ＲＴ内には、複数のコンタクト部５０がＹ方向に沿って列状に配置されている。タップ領域ＲＴのＸ方向の幅Ｗ１（第１幅）は、メモリセル領域ＲＭＣ内における積層体３０のＸ方向の幅Ｗ２（第２幅）よりも広い。そのため、タップ領域ＲＴ内は、径の大きいなコンタクト部５０の形成領域を十分に確保できる。ここで、各コンタクト部５０の構造について説明する。

各コンタクト部５０は、図２に示すように、Ｚ方向に積層体３０を貫通している。本実施形態では、列の両端に位置するコンタクト部５０の下端は、埋込ソース線２１に接しており、残りのコンタクト部５０の下端は、最上層の配線２２に接している。

各コンタクト部５０の上端は、図２に示すように、中間配線５１に接している。中間配線５１上には、中間配線５３が設けられている。中間配線５１および中間配線５３は、プラグ５２で電気的に接続されている。中間配線５３上には、上層配線５５が設けられている。中間配線５３および上層配線５５は、プラグ５４で電気的に接続されている。中間配線５１、５３、プラグ５２、５４、および上層配線５５は、層間絶縁膜６０内に設けられている。

また、各コンタクト部５０では、図２に示すように、導電体５０ａの外周部が絶縁膜５０ｂで覆われている。絶縁膜５０ｂによって、導電体５０ａは、電極膜３２から絶縁されている。

続いて、メモリセル領域ＲＭＣについて説明する。メモリセル領域ＲＭＣは、Ｙ方向でタップ領域ＲＴに隣接する。換言すると、Ｙ方向に互いに離れた２つのメモリセル領域ＲＭＣ間にタップ領域ＲＴが配置されている。

メモリセル領域ＲＭＣ内には、図１に示すように、複数のメモリ部４０および複数の絶縁体４１が設けられている。複数のメモリ部４０は、千鳥状に配置されている。

各メモリ部４０は、絶縁体１１および積層体３０を貫通する。各メモリ部４０は、図２に示すように、メモリ膜４０ａと、メモリ膜４０ａに囲まれたチャネル膜４０ｂとを有する。

メモリ膜４０ａが電極膜３２と交差する箇所にメモリセルが形成される。メモリ膜４０ａは、例えば、チャネル膜４０ｂに接するトンネル絶縁膜（不図示）と、トンネル絶縁膜に接する電荷ブロック膜（不図示）と、電荷ブロック膜に接する電荷蓄積膜（不図示）と、を有する。電荷ブロック膜およびトンネル絶縁膜は、例えばシリコン酸化物膜として形成される。電荷蓄積膜は、例えばシリコン窒化物（ＳｉＮ）膜として形成される。

チャネル膜４０ｂは、例えばポリシリコン膜として形成される。チャネル膜４０ｂは、プラグ４２を介してビット線４３に電気的に接続されている。プラグ４２およびビット線４３は、層間絶縁膜６０内に設けられている。

本実施形態において、Ｘ方向に隣接する電極膜３２は絶縁体１１を介して互いに絶縁する。そのため、メモリ部４０と対向する２つの電極膜３２との間で２つのメモリセルが形成される。

絶縁体４１は、Ｘ方向に沿って、一つ置きに絶縁体１１を貫通している。絶縁体４１は、例えばシリコン酸化物を含んでいる。絶縁体４１は、後述するように電極膜３２を形成するために形成されたホール内に埋め込まれている。

以下、図３〜図６を参照して、上述した半導体記憶装置１の主要な製造工程について簡単に説明する。

図３は、マスクのパターンを示す平面図である。また、図４（ａ）、図５（ａ）、（ｃ）は、図３に示す切断線Ｂ−Ｂに沿った断面図であり、図４（ｂ）、図５（ｂ）、（ｄ）は、図３に示す切断線Ｃ−Ｃに沿った断面図である。

まず、半導体基板１０上に導電層群２０を形成する。続いて、導電層群２０上に積層体３０ａを形成する。なお、図４（ａ）、図４（ｂ）、および図５（ａ）〜図５（ｄ）では、導電層群２０は簡略化した記載とする。積層体３０ａでは、絶縁膜３２ａと絶縁膜３３とがＺ方向に沿って交互に積層されている。絶縁膜３２ａは、例えばシリコン窒化膜として形成される。

次に、図４（ａ）および図４（ｂ）に示すように、積層体３０ａ上にマスク７０を形成する。マスク７０は、スリット７０ａによってマスクパターンが形成されている。スリット７０ａは、積層体３０ａをＸ方向に分断するパターン、すなわち絶縁体１１のパターンに沿って形成される。

次に、例えばＲＩＥ（Reactive Ion Etching）によって、マスク７０のスリット７０ａから積層体３０ａをＺ方向にエッチングする。その結果、図５（ａ）、（ｂ）に示すように、積層体３０ａには、第１スリット１１ａが形成される。続いて、図５（ｃ）、（ｄ）に示すように、絶縁体１１を第１スリット１１ａ内に埋め込む。

次に、図６に示すように、第１ホール５０ｃがタップ領域ＲＴ内に形成され、第２ホール４０ｃがメモリセル領域ＲＭＣ内に形成される。このとき、第１ホール５０ｃの口径は、第２ホール４０ｃの口径よりも広い。続いて、図２に戻って、コンタクト部５０が第１ホール５０ｃ内に形成され、メモリ部４０が第２ホール４０ｃ内に形成される。なお、第１ホール５０ｃおよび第２ホール４０ｃ同時に形成されてもよいし、異時に形成されてもよい。異時の場合、第１ホール５０ｃおよび第２ホール４０ｃのどちらを先に形成してもよい。

その後、メモリセル領域ＲＭＣ内に、第２ホール４０ｃとは別に、絶縁体１１および積層体３０ａを貫通するホール（不図示）を形成する。このホールを通じて、絶縁膜３２ａが例えば高温のリン酸溶液で除去される。続いて、電極膜３２が、絶縁膜３２ａの除去箇所に形成される。このようにして、絶縁膜３２ａが電極膜３２に置換される。その後、他のホールには、絶縁体４１が埋め込まれる。

以上説明した本実施形態によれば、タップ領域ＲＴの幅Ｗ１を拡げることによって、コンタクト部５０の形成領域が十分に確保されている。これにより、コンタクト部５０の加工性を向上させることが可能となる。

なお、本実施形態では、タップ領域ＲＴの平面形状が六角形である。しかし、この平面形状は、六角形に限定されず、例えば図７に示すように、矩形であってもよい。この場合も、幅Ｗ１を拡げることができるので、コンタクト部５０の形成領域を十分に確保し、これにより、コンタクト部の加工性を向上させることが可能となる。

（第２実施形態）
図８は、第２実施形態に係る半導体記憶装置の平面図である。上述した第１実施形態に係る半導体記憶装置１と同様の構成要素には同じ符号を付し、詳細な説明を省略する。

本実施形態に係る半導体記憶装置２では、図８に示すように、Ｙ方向に沿って配列された複数のコンタクト部５０が、タップ領域ＲＴ内に１つずつ設けられている。具体的には、絶縁体１１がＹ方向に分岐と合流を繰り返すことによって、複数のタップ領域ＲＴが形成され、コンタクト部５０は等間隔に配置されている。

また、本実施形態では、複数のコンタクト部５０をＹ方向に等間隔に並べた列が複数設けられている。Ｘ方向で互いに隣り合う列同士では、コンタクト部５０の中心ピッチＰが一致している。すなわち、本実施形態では、複数のコンタクト部５０が、Ｘ方向およびＹ方向に行列状に配置されている。

絶縁体１１は、第１実施形態と同様に、マスク７０（図４（ａ）、図４（ｂ）参照）を用いてパターニングされた第１スリット１１ａ内に埋め込まれる。このとき、第１実施形態では、複数のコンタクト部５０が、１つのタップ領域ＲＴ内に設けられている。そのため、コンタクト部５０の間隔が大きいと、Ｙ方向に長いタップ領域ＲＴが必要になる。

本実施形態では、複数のコンタクト部５０が、複数のタップ領域ＲＴ内に個々に設けられている。そのため、タップ領域ＲＴのＹ方向の長さを抑制できるので、マスク７０のＹ方向の長さも抑制できる。これにより、マスク７０の座屈を回避できるので、第１スリット１１ａの加工性をより向上させることが可能となる。

したがって、本実施形態によれば、コンタクト部５０だけでなく第１スリット１１ａの加工性も向上させることが可能となる。なお、本実施形態においても、タップ領域ＲＴの平面形状は、六角形に限定されず、例えば矩形であってもよい。

（第３実施形態）
図９は、第３実施形態に係る半導体記憶装置の平面図である。上述した第１実施形態に係る半導体記憶装置１と同様の構成要素には同じ符号を付し、詳細な説明を省略する。

図９に示す半導体記憶装置３では、第２実施形態と同様に、複数のコンタクト部５０が、タップ領域ＲＴ内に１つずつ設けられている。また、複数のコンタクト部５０をＹ方向に等間隔に並べた列が複数設けられている。

しかし、本実施形態では、Ｘ方向で互いに隣り合う列同士は、コンタクト部５０の中心ピッチＰの半分ずれている。すなわち、これらの列では、絶縁体１１の合流部分と絶縁体１１の分岐部分とがＸ方向で対向している。

一方、第２実施形態では、図８に示すように、絶縁体１１の分岐部分同士がＸ方向で対向している。そのため、Ｘ方向で互いに隣り合うコンタクト部５０の列間の最短距離Ｄに関し、本実施形態に係る半導体記憶装置３は、第２実施形態に係る半導体記憶装置２よりも長くなる。この最短距離Ｄが長くなると、コンタクト部５０の列間に配置される電極膜３２の幅、換言するとマスク７０の幅が広くなる。そのため、第１スリット１１ａの加工時にマスクパターンがさらに崩れにくくなる。

したがって、本実施形態によれば、第２実施形態に比べて第１スリット１１ａの加工性をより一層向上させることが可能となる。なお、本実施形態においても、タップ領域ＲＴの平面形状は、六角形に限定されず、例えば矩形であってもよい。

（第４実施形態）
図１０は、第４実施形態に係る半導体記憶装置の平面図である。上述した第１実施形態に係る半導体記憶装置１と同様の構成要素には同じ符号を付し、詳細な説明を省略する。

図１０に示すように、本実施形態に係る半導体記憶装置４には絶縁体８０が設けられている。絶縁体８０は、第２絶縁体の例であり、タップ領域ＲＴ内で積層体３０を第２方向に分断する。絶縁体８０は、例えばシリコン酸化物を含んでいる。

タップ領域ＲＴは、第１実施形態と同様に、マスク７０をパターニングすることによって形成される。

以下、本実施形態の半導体記憶装置１のタップ領域ＲＴの製造方法について記載する。

本実施形態では、図１２に示すように、マスク７０におけるコンタクト部５０の形成部分に、スリット７０ｂを形成する。このとき、マスク７０のＸ方向の幅を一様にするために、スリット７０ａおよびスリット７０ｂは、等間隔に形成することが望ましい。換言すると、タップ領域ＲＴにおけるマスク７０が存在する部分とスリット７０ｂとのＸ方向の繰り返しピッチは、メモリセル領域ＲＭＣと同等であることが望ましい。

続いて、ＲＩＥでマスク７０のスリット７０ａおよびスリット７０ｂから積層体３０ａをＺ方向にエッチングする。その結果、図１３に示すように、第１スリット１１ａおよび第２スリット１１ｂが積層体３０ａに形成される。本実施形態では、スリット７０ｂがマスク７０に形成されているので、スリット７０ａのみを形成した場合と比較して残膜差Δｈが緩和される。そのため、積層体３０ａのエッチング中におけるマスク７０のパターン崩壊を回避でき、第１スリット１１ａの加工が安定する。

続いて、図１４に示すように、絶縁体１１が第１スリット１１ａ内に埋め込まれ、絶縁体８０が第２スリット１１ｂ内に埋め込まれる。その後、一部の絶縁体８０および積層体３０ａをＺ方向に貫通するホール（不図示）が形成され、このホール内にコンタクト部５０が形成される。

以上説明した本実施形態によれば、コンタクト部５０の形成部分にもスリット７０ｂを形成することによって、マスク７０の残膜差Δｈを低減している。これによりマスク７０のパターン崩壊を回避でき、第１スリット１１ａの加工性が向上する。また、スリット７０ｂによって、積層体３０ａに形成された第２スリット１１ｂは、絶縁体８０で塞がれるので、コンタクト部５０の形成領域は、タップ領域ＲＴ内に十分に確保できる。よって、コンタクト部５０の加工性は損なわれない。

なお、本実施形態においても、タップ領域ＲＴの平面形状は、六角形に限定されず、例えば図１５に示すように、矩形であってもよい。この場合も、タップ領域ＲＴ内に形成された第２スリット１１ｂを絶縁体８０で埋め込むことによって、コンタクト部５０の形成領域を十分に確保し、これにより、コンタクト部の加工性を向上させることが可能となる。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。

１０ 半導体基板、２０ 導電層群、３０ 積層体、１１ 絶縁体（第１絶縁体）、１１ａ 第１スリット、１１ｂ 第２スリット、４０ メモリ部、４０ｃ 第２ホール（第１ホール）、５０ コンタクト部、５０ｃ 第１ホール、８０ 絶縁体（第２絶縁体）、ＲＴ タップ領域（第１領域）、ＲＭＣ メモリセル領域（第２領域）

Claims (10)

1. 半導体基板と、
   前記半導体基板上で、複数の電極層が前記半導体基板に垂直な第１方向に積層された積層体と、
   前記第１方向に直交する第２方向に前記積層体を分断し、前記半導体基板に平行でかつ前記第２方向に直交する第３方向に延びる第１絶縁体と、
   前記積層体の一部を前記第１絶縁体で連続的に囲んだ第１領域内で、前記積層体を前記第１方向に貫通するコンタクト部と、
   前記第３方向で前記第１領域に隣接する第２領域内で、前記積層体および前記第１絶縁体を前記第１方向に貫通するメモリ部と、を備え、
   前記第１領域の前記第２方向の第１幅は、前記第２領域内における前記第１絶縁体で分断された前記電極層の前記第２方向の第２幅よりも広い、半導体記憶装置。
2. 前記半導体基板と前記積層体との間に設けられた導電層をさらに備え、
   前記コンタクト部の下端は、前記導電層と接続する、請求項１に記載の半導体記憶装置。
3. 複数の前記コンタクト部が、１つの前記第１領域内に設けられている、請求項１または２に記載の半導体記憶装置。
4. 前記第１領域を複数有し、複数の前記コンタクト部が、前記第１領域内に１つずつ設けられている、請求項１または２に記載の半導体記憶装置。
5. 前記複数のコンタクト部を前記第３方向に等間隔に並べた列が複数設けられ、前記第２方向で互いに隣り合う列同士は、前記コンタクト部の中心ピッチの半分ずれている、請求項４に記載の半導体記憶装置。
6. 前記第１領域内で、前記第３方向に延びて前記積層体を部分的に分断する第２絶縁体をさらに備える、請求項１から３のいずれかに記載の半導体記憶装置。
7. 前記コンタクト部が、前記第２絶縁体を貫通している、請求項６に記載の半導体記憶装置。
8. 半導体基板上に、複数の膜が前記半導体基板に垂直な第１方向に積層された積層体を形成し、
   前記第１方向に直交する第２方向に前記積層体を分断し、前記半導体基板に平行でかつ前記第２方向に直交する第３方向に延びる第１スリットを形成し、
   前記第１スリットに第１絶縁体を埋め込み、
   前記積層体の一部を前記第１絶縁体で連続的に囲んだ第１領域内で、前記積層体を前記第１方向に貫通する第１ホールを形成し、
   前記第１ホール内にコンタクト部を形成し、
   前記第３方向で前記第１領域に隣接する第２領域内に、前記積層体および前記第１絶縁体を前記第１方向に貫通する第２ホールを形成し、
   前記第２ホール内にメモリ部を形成する、工程を含み、
   前記第１領域の前記第２方向の第１幅が、前記第２領域内における前記積層体の前記第２方向の第２幅よりも広くなるように、前記第１スリットを形成する、半導体記憶装置の製造方法。
9. 複数の前記第１領域を形成するように前記第１スリットで前記積層体を分断し、前記複数の第１領域内に複数の前記コンタクト部を個々に形成する、請求項８に記載の半導体記憶装置の製造方法。
10. 前記第１領域内で、前記第２方向に前記積層体を分断する第２スリットを形成し、
    前記第２スリットに第２絶縁体を埋め込む、請求項８に記載の半導体記憶装置の製造方法。

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