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CN106601814A - 鳍式场效应晶体管隔离结构及其制造方法 - Google Patents

鳍式场效应晶体管隔离结构及其制造方法 Download PDF

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CN106601814A CN201610719830.9A CN201610719830A CN106601814A CN 106601814 A CN106601814 A CN 106601814A CN 201610719830 A CN201610719830 A CN 201610719830A CN 106601814 A CN106601814 A CN 106601814A
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fin
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semiconductor fin
isolation structure
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Abstract

半导体器件包括半导体衬底和半导体衬底上的半导体鳍，其中半导体鳍具有由两个单元共享的共同边界处的鳍隔离结构。鳍隔离结构具有从半导体鳍的顶部延伸至半导体衬底的部分的气隙。气隙将半导体鳍分为半导体鳍的两个部分。鳍隔离结构包括覆盖气隙的顶部的介电覆盖层。本发明的实施例还涉及鳍式场效应晶体管隔离结构及其制造方法。

Description

鳍式场效应晶体管隔离结构及其制造方法
技术领域
本发明的实施例涉及集成电路器件，更具体地，涉及鳍式场效应晶体管隔离结构及其制造方法。
背景技术
当诸如金属氧化物半导体场效应晶体管(MOSFET)的半导体器件通过各种技术节点按比例缩小时，器件封装密度和器件性能受到器件布局和隔离的挑战。为了避免相邻器件(单元)之间的泄漏，标准单元布局采用在氧化硅限定(OD)区域(诸如标准单元的有源区)的边缘上形成的伪多晶硅(poly)片段，即OD边缘上的多晶硅。
随着半导体集成电路产业在追求更高的器件密度、更高的性能和更低的成本的过程中发展到纳米技术工艺节点，来自制造和设计的挑战已经导致诸如鳍式场效应晶体管(FinFET)的三维(3D)器件的发展。鳍式场效应晶体管器件的优点包括降低了短沟道效应和更高的电流。然而，传统的鳍式场效应晶体管器件以及制造鳍式场效应晶体管器件的方法在采用PODE以隔离两个相邻器件(单元)方面还没有完全让人满意。
发明内容
本发明的实施例提供了一种半导体器件，包括：半导体衬底；半导体鳍，位于所述半导体衬底上；以及彼此相邻的两个单元，位于所述半导体鳍上，所述半导体鳍具有由所述两个单元共享的共同边界处的鳍隔离结构，所述鳍隔离结构具有从所述半导体鳍的顶部延伸至所述半导体衬底的部分的气隙，其中，所述气隙将所述半导体鳍分为所述半导体鳍的两个部分，所述鳍隔离结构包括覆盖所述气隙的顶部的介电覆盖层。
本发明的另一实施例提供了一种半导体器件，包括：半导体衬底；以及半导体鳍，位于所述半导体衬底上，所述半导体鳍的两个相对末端的每个都具有鳍隔离结构，所述鳍隔离结构具有从所述半导体鳍的顶部延伸至所述半导体衬底的部分的气隙，其中，所述气隙将所述半导体鳍分为所述半导体鳍的两个部分，所述鳍隔离结构包括覆盖所述气隙的顶部的介电覆盖层。
本发明的又一实施例提供了一种用于形成半导体器件的方法，所述方法包括：在半导体衬底上形成半导体鳍；在所述半导体鳍上形成彼此相邻的两个单元；在由所述两个单元共享的共同边界处的所述半导体鳍的顶部上形成栅极导体；形成外围地围绕所述栅极导体的栅极间隔件；蚀刻所述栅极导体和所述半导体鳍以形成气隙，从而将所述半导体鳍分为所述半导体鳍的两个部分；以及在所述气隙内沉积介电覆盖层以覆盖所述气隙的顶部。
附图说明
当结合附图进行阅读时，本发明的各个方面可从下列详细描述获得最深入理解。应该注意，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1A是根据本发明的一些实施例的示出半导体器件的三维示意图。
图1B是图1A所示半导体器件的俯视示意图。
图1C是沿着图1A中的线A1-A1’观察到的半导体器件的截面示意图。
图2A和图2B是根据本发明的一些实施例的用于制造半导体器件的方法的中间阶段的三维示意图。
图2C和图2G是根据本发明的一些实施例的示出沿着图2A中的线B1-B1’观察到的用于制造半导体器件的方法的中间阶段的截面示意图。
图3是根据本发明的一些实施例的示出用于制造半导体器件的方法的流程图。
具体实施方式
以下公开内容提供了许多用于实现所提供主题的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。
所使用的术语仅用于描述具体的实施例，该实施例不用于限制所附的权利要求。例如，除非有其他限定，术语“一”或“该”的单数形式也可以代表复数形式。此外，本发明可在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(转动90度或在其他方位上)，而本文使用的空间相对描述符可以同样地作相应的解释。
本发明的实施例针对鳍式场效应晶体管(FinFET)器件，鳍隔离结构设置在FinFET器件之间作为用于防止相邻器件(单元)之间的泄漏的PODE。PODE有助于实现更好的器件性能和更好的多晶硅轮廓控制。鳍隔离结构具有分离两个相邻的单元的位于半导体鳍中的气隙以及覆盖气隙的顶部以用于诸如金属附着的后续工艺的介电覆盖层。气隙具有很低的介电常数，并且是优良的电隔离器。因为在半导体鳍内形成气隙，不需要额外的区域来形成鳍隔离结构，因此可以缩小器件尺寸。
参考图1A和图1B，图1A是根据本发明的一些实施例的半导体器件100的三维示意图，以及图1B是图1A所示的半导体器件100的俯视示意图。半导体器件100包括半导体衬底110、半导体鳍120、跨跃在半导体鳍120上方的栅极结构130a和130b以及跨跃在半导体鳍120上方的伪栅极结构140a、140b和140c。半导体衬底110定义为包括半导体材料的任何结构，包括但不限于块状硅、半导体晶圆或硅锗衬底。也可以使用包括III族、IV族和V族元素的其他半导体材料。半导体鳍120从半导体衬底110突出。栅极结构130a和130b在此可称为功能或操作的栅极结构。如图1B所示，单元A和邻接单元A的单元B设置在半导体鳍120上。伪栅极结构140a和140b用于在处理期间覆盖和保护单元A的半导体鳍120的末端，以及伪栅极结构140b和140c用于在处理期间覆盖和保护单元B的半导体鳍120的末端，从而在处理期间提供额外的可靠性。即，伪栅极结构140a、140b和140c不作为FinFET器件的栅极电连接，并且在电路中没有功能。每个伪栅极结构140a、140b和140c具有鳍隔离结构150。单元A通过伪栅极结构140b的鳍隔离结构150与单元B电隔离，并且伪栅极结构140b的鳍隔离结构150作为PODE用于防止单元A和单元B之间的泄漏。在一些实施例中，另外的单元可以通过伪栅极结构140a与单元A连接，以及另外的单元可以通过伪栅极结构140c与单元B连接。
应该注意，本发明的实施例也适用于仅单元A或单元B，即适用于仅具有单元A和单元B的半导体鳍，其中半导体鳍的两个相对末端分别具有鳍隔离结构。
因为伪栅极结构140a、140b和140c具有相同的结构，伪栅极结构140b在此作为实例用于说明鳍隔离结构150的细节。参考图1C，图1C是沿着图1A中的线A1-A1’观察到的半导体器件100的截面示意图。如图1B所示，伪栅极结构140b处的半导体鳍120具有处于由单元A和单元B共享的共同边界的鳍隔离结构150。如图1C所示，鳍隔离结构150具有将半导体鳍120分为半导体鳍120的两个部分120a和120b的气隙152。气隙152从半导体鳍120的两个部分120a和120b的顶部延伸至半导体衬底110的部分深度L1。较大的深度L1在单元A和B的泄漏电流方面可以获得更高的性能。气隙152具有很低的介电常数，并且是优良的电隔离器，使得单元A和单元B之间的泄漏可以用气隙152的小宽度避免。在一些实施例中，半导体鳍120的两个部分120a和120b间隔开从约5nm到约50nm的范围内的距离D1(气隙152的宽度)，以及本发明的要求保护的范围不限于这一方面。由于在半导体鳍120内形成气隙，不需要额外的区域来形成鳍隔离结构150，因此可以缩小器件尺寸。
鳍隔离结构150包括位于部分120a上的伪栅极电介质142a、位于部分120b上的伪栅极电介质142b、位于伪栅极电介质142a上的伪栅极间隔件144a、位于伪栅极电介质142b上的伪栅极间隔件144b以及夹在伪栅极间隔件144a和伪栅极间隔件144b之间并且覆盖气隙152的顶部的介电覆盖层154。介电覆盖层154在诸如金属附着的随后的工艺中用作支撑件。只要介电覆盖层154足够坚固以支撑随后工艺中将实现的元件，仅需要介电覆盖层154的相对较小的厚度T1。因此，半导体鳍120的两个部分120a和120b之间的区域的介电常数可以保持尽可能小，因为气隙152占据了两个部分120a和120b之间的区域的大部分。在一些实施例中，介电覆盖层154具有从伪栅极间隔件144a和144b的顶面朝着半导体衬底110延伸的厚度T1，其中厚度T1小于每个伪栅极间隔件144a和144b的高度H1。介电覆盖层154可以包括氮化硅(SiN)、氮氧化物、碳化硅(SiC)、氮氧化硅(SiON)、氧化物等。此外，介电覆盖层154的顶面可以是平坦的并且与伪栅极间隔件144a和144b的顶面共平面，从而有助于后续的工艺。
在一些实施例中，每个伪栅极间隔件144a和144b包括诸如氮化硅、碳化硅、氮氧化硅、其他合适的材料、和/或它们的组合的介电材料，但是本发明的实施例并不限于此。在一些实施例中，每个伪栅极电介质142a和142b可以由诸如氧化硅、氮化硅、诸如碳掺杂氧化物的低介电常数电介质、诸如多孔碳掺杂二氧化硅的极低介电常数电介质、诸如聚酰亚胺的聚合物等或它们的组合的一种或多种合适的介电材料制成。在其他实施例中，伪栅极电介质142包括具有高介电常数(k值)(例如，大于3.9)的介电材料。这种材料可包括氮化硅、氮氧化物、诸如HfO2、HfZrOx、HfSiOx、HfTiOx、HfAlOx的金属氧化物等，或者它们的组合和它们的多层。
半导体器件100还可以包括位于半导体衬底110上的外延层122a和122b。外延层122a位于半导体鳍120的两个部分120a和120b的一侧处，并且是单元A的源极/漏极部分。外延层122b位于半导体鳍120的两个部分120a和120b的另外一侧处，并且是单元B的源极/漏极部分。可通过实施注入工艺注入适当的掺杂剂以补充半导体鳍120中的掺杂剂来掺杂外延层122a和122b。在一些实施例中，外延层122a和122b可以通过在半导体鳍120中形成凹槽(未显示)和在凹槽中外延生长材料来形成。可通过如上讨论的注入方法或者通过当生长材料时原位掺杂来掺杂外延层122a和122b。半导体器件100还可以包括分别位于外延层122a和122b上的介电层146a和146b，其中介电层146a和146b将伪栅极间隔件144a和144b与介电覆盖层154夹在中间。介电层146a和146b可包括氮化硅(SiN)、氮氧化物、碳化硅(SiC)、氮氧化硅(SiC)、氧化物等。
参考图2A到图2G，图2A和图2B是根据本发明的一些实施例的示出用于制造半导体器件200的方法的中间阶段的三维示意图，以及图2C到图2G是根据本发明的一些实施例的沿着图2A中的线B1-B1’观察到的用于制造半导体器件200的方法的中间阶段的截面示意图。
如图2A所示，提供了半导体衬底210，并且使用光刻技术图案化和蚀刻半导体衬底210以形成半导体鳍220。半导体衬底210定义为包括半导体材料的任何结构，包括但不限于块状硅、半导体晶圆或硅锗衬底。也可以使用包括III族、IV族和V族元素的其他半导体材料。在一些实施例中，光刻胶材料层(未示出)沉积在半导体衬底210上方，根据所期望的图案照射(曝光)光刻胶材料层并且显影光刻胶材料层以去除光刻胶材料的一部分。保留的光刻胶材料保护下面的材料免受诸如蚀刻的后续的工艺操作的影响。应该注意，诸如氧化物或氮化硅掩模的其他掩模也可用于蚀刻工艺中。在其它实施例中，可外延生长半导体鳍220。例如，下面的材料的暴露部分(诸如半导体衬底210的暴露部分)可用于形成半导体鳍220的外延工艺中。掩模可用于在外延生长工艺期间控制半导体鳍220的形状。
如图2B所示，形成跨跃在半导体鳍220上方的栅极结构230a、230b、230c、230d和230e，其中栅极结构230b和230d是功能或操作的栅极结构，并且栅极结构230a，230c和230e稍后将被处理为变成伪栅极结构。单元A和邻接单元A的单元B限定在半导体鳍220上。在处理期间，伪栅极结构(栅极结构230a和230c)用于覆盖和保护单元A的半导体鳍220的末端，以及在处理期间，伪栅极结构(栅极结构230c和230e)用于覆盖和保护单元B的半导体鳍220的末端，从而在处理期间提供额外的可靠性。即，(伪)栅极结构230a、230c和230e稍后将被处理为在电路中没有任何功能。同时，栅极结构230a、230b、230c、230d和230e具有相同的结构，并且因此栅极结构230c在此作为实例用于说明它们的细节。
如图2C所示，在半导体鳍220上形成栅极电介质242。例如，阻止电子耗尽的栅极电介质242可包括诸如金属氧化物、金属氮化物、金属硅酸盐、过渡金属-氧化物、过渡金属-氮化物、过渡金属-硅酸盐、金属的氮氧化物、金属铝酸盐、硅酸锆、铝酸锆、或者它们的组合的高-k介电材料。一些实施例可包括氧化铪(HfO2)、氧化铪硅(HfSiO)、氮氧化铪硅(HfSiON)、氧化铪钽(HfTaO)、氧化铪钛(HfTiO)、氧化铪锆(HfZrO)、氧化镧(LaO)、氧化锆(ZrO)、氧化钛(TiO)、氧化钽(Ta2O5)、氧化钇(Y2O3)、锶钛氧化物(SrTiO3，STO)、钡钛氧化物(BaTiO3，BTO)、氧化钡锆(BaZrO)、氧化铪镧(HfLaO)、氧化镧硅(LaSiO)、氧化铝硅(AlSiO)、氧化铝(Al2O3)、氮化硅(Si3N4)、氧氮化硅(SiON)、和它们的组合。栅极电介质242可以具有诸如氧化硅的一层(例如，界面层)和高-k材料的另一层的多层结构。栅极电介质242可以采用化学汽相沉积(CVD)、物理汽相沉积(PVD)、原子层沉积(ALD)、热氧化、臭氧氧化、其他合适的工艺或它们的组合形成。
如图2C所示，在栅极电介质242上形成栅极导体248和栅极间隔件244，其中栅极间隔件244外围地围绕栅极导体248。栅极导体248可以由导电材料形成并且可以选自由多晶硅(poly-Si)、多晶硅锗(poly-SiGe)、金属氮化物、金属硅化物、金属氧化物、金属、它们的组合等构成的组。金属氮化物的实例包括氮化钨、氮化钼、氮化钛、氮化钽或它们的组合。金属硅化物的实例包括硅化钨、硅化钛，硅化钴、硅化镍，硅化铂、硅化铒或它们的组合。金属氧化物的实例包括氧化钌、氧化铟锡或它们的组合。金属的实例包括钨、钛、铝、铜、钼、镍、铂等。栅极导体248可通过化学汽相沉积(CVD)，溅射沉积或其他已知的并且在本领域中用于沉积导电材料的技术沉积。
如图2C所示，半导体衬底210上形成外延层222a和222b。外延层222a形成在半导体鳍220的一侧处，并且是单元A的源极/漏极部分。外延层222b形成在半导体鳍220的另外一侧处，并且是邻接单元B的其他单元的源极/漏极部分。可通过实施注入工艺注入适当的掺杂剂以补充半导体鳍120中的掺杂剂来掺杂外延层222a和222b。在一些实施例中，可以通过在半导体鳍120中形成凹槽(未示出)和在凹槽中外延生长材料来形成外延层222a和222b。可通过如上讨论的注入方法或者当生长材料时原位掺杂来掺杂外延层222a和222b。可分别在外延层222a和222b上形成介电层246a和246b，其中介电层246a和246b将栅极间隔件244夹在中间。介电层246a和246b可包括氮化硅(SiN)、氮氧化物、碳化硅(SiC)、氮氧化硅(SiON)、氧化物等并且可通过诸如化学汽相沉积(CVD)、等离子体增强CVD、溅射和本领域中已知的其他方法的用于形成这样的层的方法形成。
然后，当栅极结构230b和230d用作单元A和单元B的功能或操作栅极结构时，栅极结构230a、230c和230e在随后的操作中被进一步处理以成为伪栅极结构，每个伪栅极结构都具有用于隔离单元A和单元B的鳍隔离结构。
如图2D所示，在栅极导体248、栅极间隔件244和介电层246a和246b上方形成并图案化光刻胶250。在一些实施例中，光刻胶250通过沉积、曝光和显影光刻胶材料层而形成。图案化光刻胶250以暴露栅极导体248。栅极导体248可以通过适当的湿或干刻蚀工艺去除。例如，可以使用诸如例如NH4OH、稀释的HF和/或其他合适的蚀刻剂的蚀刻液。然后，去除光刻胶250以获得如图2E所示的结构。
之后，如图2F所示，通过采用栅极间隔件244作为掩模蚀刻栅极电介质242的暴露部分和下面的半导体鳍220以形成气隙(开口)252。可以通过采用反应离子蚀刻(RIE)和/或其它合适的工艺蚀刻栅极电介质242和半导体鳍220。形成气隙(开口)252的方法的许多其它实施例可以是合适的。气隙252将半导体鳍220分为半导体鳍220的两个部分220a和220b。气隙252从半导体鳍220的两个部分220a和220b的顶部延伸到半导体衬底210的一部分。在单元A和B的泄漏电流方面，至半导体衬底210的较大的深度可以获得更高的性能。气隙252具有很低的介电常数，并且是优良的电隔离器，使得单元A和单元B之间的泄漏甚至可以用气隙252的小宽度避免。在一些实施例中，半导体鳍220的两个部分220a和220b间隔开从约5nm到约50nm的范围内的距离，并且本发明要求保护的范围不限于这方面。由于在半导体鳍220内形成气隙252，不需要额外的区域来形成鳍隔离结构，因此可以缩小器件尺寸。
如图2G所示，在伪栅极间隔件244a和伪栅极间隔件244b之间形成介电覆盖层254。介电覆盖层254覆盖气隙252的顶部，并且在诸如金属附着的随后的工艺中作为支撑件。只要介电覆盖层254足够坚固以支撑将在随后工艺中实现的元件，仅需要介电覆盖层254的小的厚度。因此，半导体鳍220的两个部分220a和220b之间的区域的介电常数可以保持尽可能小，因为气隙252占据了两个部分220a和220b之间的区域的大部分。介电覆盖层254可以包括氮化硅(SiN)、氮氧化物、碳化硅(SiC)、氮氧化硅(SiON)、氧化物等并且可以通过诸如化学汽相沉积(CVD)，等离子体增强CVD、溅射和本领域中已知的其他方法的用于形成这样的层的方法形成。
参考图3和图2A到图2F，图3是根据本发明的一些实施例的示出用于制造半导体器件200的方法的流程图。如图2A所示，该方法从操作310开始，在半导体衬底210上形成半导体鳍220。如图2B所示，在操作320中，在半导体鳍220上形成彼此相邻的两个单元A和B。形成跨跃在半导体鳍220上方的栅极结构230a、230b、230c、230d和230e。栅极结构230b是用于单元A的功能或操作栅极结构，并且栅极结构230a和230c将在操作350和360中被处理为变成伪栅极结构，该伪栅极结构作为用于在处理期间保护单元A的半导体鳍220的末端的PODE。栅极结构230d是用于单元B的功能或操作栅极结构，并且栅极结构230c和230e将在操作350和360中被处理为变成伪栅极结构构，该伪栅极结构构作为用于在处理期间保护单元B的半导体鳍220的末端的PODE。栅极结构230C作为PODE以阻止单元A和单元B之间的泄漏。
如图2C所示，在操作330中，在由单元A和B共享的共同边界处的半导体鳍220的顶部上形成栅极结构230c的栅极导体248。如图2C所示，在操作340中，在半导体鳍220上形成外围地围绕栅极导体248的栅极间隔件244。如图2D到图2F所示，在操作350中，蚀刻栅极导体248和半导体鳍220以形成气隙252，从而将半导体鳍220分为半导体鳍的两个部分220a和220b。如图2G所示，在操作360中，在气隙252内沉积介电覆盖层254以覆盖气隙252的顶部。介电覆盖层254可以包括氮化硅(SiN)、氮氧化物、碳化硅(SiC)、氮氧化硅(SiON)、氧化物等并且可以通过诸如化学汽相沉积(CVD)、等离子体增强CVD、溅射和本领域中已知的其他方法的用于形成这样的层的方法形成。介电覆盖层254用作诸如金属附着的随后工艺的支撑件。具有介电覆盖层254的气隙252用于阻止单元A和单元B之间的泄漏。如图2G所示，在操作370中，在半导体鳍220的两个部分220a和220b的每个部分的一侧处形成外延层222a或222b。外延层222a是单元A的源极/漏极部分，并且外延层222b是邻接单元B的另一单元的源极/漏极部分。
根据本发明的实施例，本发明公开了一种包括半导体衬底、位于半导体衬底上的半导体鳍和位于半导体鳍上的彼此相邻的两个单元的半导体器件，其中半导体鳍具有由两个单元共享的共同边界处的鳍隔离结构。鳍隔离结构具有从半导体鳍的顶部延伸到半导体衬底的部分的气隙，其中气隙将半导体鳍分为半导体鳍的两个部分，并且鳍隔离结构包括覆盖气隙的顶部的介电覆盖层。
在上述半导体器件中，其中，所述半导体鳍的所述两个部分间隔开从5nm至50nm的范围内的距离。
在上述半导体器件中，其中，所述介电覆盖层包括氧化硅或氮化硅。
在上述半导体器件中，其中，所述鳍隔离结构还包括：两个伪栅极间隔件，分别位于所述半导体鳍的所述两个部分上并且将所述介电覆盖层夹在中间。
在上述半导体器件中，其中，所述鳍隔离结构还包括：两个伪栅极间隔件，分别位于所述半导体鳍的所述两个部分上并且将所述介电覆盖层夹在中间，所述气隙延伸在所述伪栅极间隔件的部分之间。
在上述半导体器件中，其中，所述鳍隔离结构还包括：两个伪栅极间隔件，分别位于所述半导体鳍的所述两个部分上并且将所述介电覆盖层夹在中间，所述介电覆盖层具有从所述伪栅极间隔件的顶面朝着所述半导体衬底延伸的厚度，并且所述厚度比每个所述伪栅极间隔件的高度小。
在上述半导体器件中，还包括：外延层，位于所述半导体鳍的所述两个部分的每个部分的一侧处。
在上述半导体器件中，其中，所述两个单元的每个都具有跨跃在所述半导体鳍上方的栅极结构。
根据本发明的另一个实施例，本发明公开了一种包括半导体衬底和位于半导体衬底上的半导体鳍的半导体器件，其中半导体鳍的两个相对末端的每个都具有鳍隔离结构。鳍隔离结构具有从半导体鳍的顶部延伸到半导体衬底的部分的气隙，其中气隙将半导体鳍分为半导体鳍的两个部分，鳍隔离结构包括覆盖气隙的顶部的介电覆盖层。
在上述半导体器件中，其中，所述鳍隔离结构还包括：两个伪栅极间隔件，分别位于所述半导体鳍的所述两个部分上并且将所述介电覆盖层夹在中间。
在上述半导体器件中，其中，所述鳍隔离结构还包括：两个伪栅极间隔件，分别位于所述半导体鳍的所述两个部分上并且将所述介电覆盖层夹在中间，其中，所述气隙延伸至所述伪栅极间隔件之间的部分。
在上述半导体器件中，其中，所述鳍隔离结构还包括：两个伪栅极间隔件，分别位于所述半导体鳍的所述两个部分上并且将所述介电覆盖层夹在中间，其中，所述介电覆盖层具有从所述伪栅极间隔件的顶面朝着所述半导体衬底延伸的厚度，并且所述厚度比每个所述伪栅极间隔件的高度小。
在上述半导体器件中，还包括：外延层，位于所述半导体鳍的所述两个部分的每个的一侧处。
在上述半导体器件中，其中，所述半导体鳍的所述两个部分间隔开从5nm至50nm的范围内的距离。
在上述半导体器件中，还包括：栅极结构，跨跃在所述半导体鳍上方。
根据本发明的另一个实施例，本发明公开了一种用于形成半导体器件的方法。在这种方法中，在半导体衬底上形成半导体鳍。在半导体鳍上形成彼此相邻的两个单元。在由两个单元共享的共同边界处的半导体鳍的顶部上形成栅极导体。形成栅极间隔件以外围地围绕栅极导体。蚀刻栅极导体和半导体鳍以形成气隙，从而将半导体鳍分为半导体鳍的两个部分。在气隙内沉积介电覆盖层以覆盖气隙的顶部。
在上述方法中，还包括：在所述半导体鳍的所述两个部分的每个的一侧处形成外延层。
在上述方法中，其中，沉积所述介电覆盖层的操作形成具有比所述栅极间隔件的高度小的厚度的所述介电覆盖层。
在上述方法中，其中，通过化学汽相沉积(CVD)实施沉积所述介电覆盖层的操作。
在上述方法中，其中，蚀刻所述栅极导体和所述半导体鳍的操作形成间隔开从5nm至50nm的范围内的距离的所述半导体鳍的所述两个部分。
上面概述了若干实施例的特征，使得本领域技术人员可以更好地理解本发明的方面。本领域技术人员应该理解，他们可以容易地使用本发明作为基础来设计或修改用于实施与本文所介绍实施例相同的目的和/或实现相同优势的其他工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中他们可以做出多种变化、替换以及改变。

Claims (10)

1.一种半导体器件，包括：
半导体衬底；
半导体鳍，位于所述半导体衬底上；以及
彼此相邻的两个单元，位于所述半导体鳍上，所述半导体鳍具有由所述两个单元共享的共同边界处的鳍隔离结构，所述鳍隔离结构具有从所述半导体鳍的顶部延伸至所述半导体衬底的部分的气隙，其中，所述气隙将所述半导体鳍分为所述半导体鳍的两个部分，所述鳍隔离结构包括覆盖所述气隙的顶部的介电覆盖层。
2.根据权利要求1所述的半导体器件，其中，所述半导体鳍的所述两个部分间隔开从5nm至50nm的范围内的距离。
3.根据权利要求1所述的半导体器件，其中，所述介电覆盖层包括氧化硅或氮化硅。
4.根据权利要求1所述的半导体器件，其中，所述鳍隔离结构还包括：
两个伪栅极间隔件，分别位于所述半导体鳍的所述两个部分上并且将所述介电覆盖层夹在中间。
5.根据权利要求4所述的半导体器件，其中，所述气隙延伸在所述伪栅极间隔件的部分之间。
6.根据权利要求4所述的半导体器件，其中，所述介电覆盖层具有从所述伪栅极间隔件的顶面朝着所述半导体衬底延伸的厚度，并且所述厚度比每个所述伪栅极间隔件的高度小。
7.根据权利要求1所述的半导体器件，还包括：
外延层，位于所述半导体鳍的所述两个部分的每个部分的一侧处。
8.根据权利要求1所述的半导体器件，其中，所述两个单元的每个都具有跨跃在所述半导体鳍上方的栅极结构。
9.一种半导体器件，包括：
半导体衬底；以及
半导体鳍，位于所述半导体衬底上，所述半导体鳍的两个相对末端的每个都具有鳍隔离结构，所述鳍隔离结构具有从所述半导体鳍的顶部延伸至所述半导体衬底的部分的气隙，其中，所述气隙将所述半导体鳍分为所述半导体鳍的两个部分，所述鳍隔离结构包括覆盖所述气隙的顶部的介电覆盖层。
10.一种用于形成半导体器件的方法，所述方法包括：
在半导体衬底上形成半导体鳍；
在所述半导体鳍上形成彼此相邻的两个单元；
在由所述两个单元共享的共同边界处的所述半导体鳍的顶部上形成栅极导体；
形成外围地围绕所述栅极导体的栅极间隔件；
蚀刻所述栅极导体和所述半导体鳍以形成气隙，从而将所述半导体鳍分为所述半导体鳍的两个部分；以及
在所述气隙内沉积介电覆盖层以覆盖所述气隙的顶部。
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