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CN109817564A - 用于半导体器件中的噪声隔离的结构和方法 - Google Patents

用于半导体器件中的噪声隔离的结构和方法 Download PDF

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CN109817564A
CN109817564A CN201811220153.1A CN201811220153A CN109817564A CN 109817564 A CN109817564 A CN 109817564A CN 201811220153 A CN201811220153 A CN 201811220153A CN 109817564 A CN109817564 A CN 109817564A
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蔡宗翰
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Abstract

本发明实施例涉及半导体结构，半导体结构包括具有顶面的衬底以及形成在衬底的顶面上的第一和第二器件。半导体结构也包括形成在衬底中以及第一和第二器件之间的深隔离结构。深隔离结构包括形成在顶面处并且具有顶部宽度的顶部部分以及具有大于顶部宽度的底部宽度的底面。本发明实施例涉及用于半导体器件中的噪声隔离的结构和方法。

Description

用于半导体器件中的噪声隔离的结构和方法
技术领域
本发明实施例涉及用于半导体器件中的噪声隔离的结构和方法。
背景技术
半导体集成电路(IC)工业已经经历了指数型增长。IC材料和设计中的技术进步已经产生了多代IC，其中，每一代IC都比上一代IC具有更小且更复杂的电路。在IC演化过程中，功能密度(即，每芯片面积的互连器件的数量)已经普遍增大，而几何尺寸(例如，可以使用制造工艺产生的最小组件或线)已经减小。按比例缩小工艺通常通过提高生产效率和降低相关成本来提供益处。
发明内容
根据本发明的一些实施例，提供了一种半导体结构，包括：衬底，具有顶面；第一器件和第二器件，形成在所述衬底的顶面上；以及深隔离结构，形成在所述衬底中以及所述第一器件和所述第二器件之间，其中，所述深隔离结构包括：顶部部分，形成在所述顶面处并且具有顶部宽度；和底面，具有大于所述顶部宽度的底部宽度。
根据本发明的另一些实施例，还提供了一种半导体结构，包括：衬底；第一介电层，形成在所述衬底上；第二介电层，形成在所述第一介电层上；第一半导体器件和第二半导体器件，形成在器件层上；以及多个隔离结构，形成在所述衬底和所述第一介电层和所述第二介电层中，其中，每个隔离结构均包括：顶部宽度，在所述第二介电层的顶面处测量；和底部宽度，在所述隔离结构的底面处测量，其中，所述顶部宽度小于所述底部宽度。
根据本发明的另一些实施例，还提供了一种用于形成半导体器件的方法，所述方法包括：提供衬底；在所述衬底上形成第一器件和第二器件；在所述衬底中以及所述第一器件和所述第二器件之间蚀刻深沟槽，其中，所述深沟槽的顶部开口窄于所述深沟槽的底面；以及在所述第一器件和所述第二器件之间以及在所述深沟槽中沉积介电材料。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应该指出，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的示出和讨论，各个部件的尺寸可以任意地增大或减小。
图1是根据一些实施例的具有隔离结构的FinFET器件的等轴视图。
图2是根据一些实施例的在形成深隔离沟槽之后的半导体结构的截面图。
图3是根据一些实施例的在沉积介电层并且在深隔离沟槽中形成气穴之后的半导体结构的截面图。
图4是根据一些实施例的深隔离结构的截面图。
图5是根据一些实施例的形成深隔离结构的示例性方法的流程图。
具体实施方式
以下公开内容提供了许多用于实现所提供主题的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。
而且，为便于描述，在此可以使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)原件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，而本文使用的空间相对描述符可以同样地作出相应的解释。
如本文使用的缩写“FET”是指场效应晶体管。FET的实例是金属氧化物半导体场效应晶体管(MOSFET)。例如，MOSFET可以是(i)在诸如半导体晶圆的衬底的平坦表面中和上构建的平坦结构或(ii)构建有垂直结构。
术语“FinFET”是指形成在相对于晶圆的平坦表面垂直定向的鳍上方的FET。
“S/D”是指形成FET的两个端子的源极和/或漏极结。
如本文使用的，术语“垂直”意味着标称垂直于衬底的表面。
表述“外延层”是指单晶材料的层或结构。同样地，表述“外延生长”是指单晶材料的层或结构。外延生长的材料可以是掺杂的或未掺杂的。
如本文使用的术语“标称”是指在产品或工艺的设计阶段期间设定的组件或工艺操作的特征或参数的期望值或目标值，以及高于和/或低于期望值的值的范围。值的范围通常是由于制造工艺或公差的微小变化引起。
为了避免集成电路中不期望的噪声传输，半导体器件可以通过隔离结构彼此隔离，隔离结构诸如场氧化物、浅沟槽隔离(STI)区域、介电填充间隙结构、任何其它合适的隔离结构或它们的任何组合。对于以射频(RF)工作的器件，减少穿过衬底或掩埋氧化物的RF噪声耦合非常重要，因为差的RF隔离可能限制RF器件和在前段模块(FEM)中的应用。随着技术的进步，与上一代器件相比，集成电路的尺寸要求减小。然而，实现这些部件和工艺存在挑战。例如，减小的光刻工艺的临界尺寸可以导致具有更高高宽比(例如，间隙结构的深度与宽度的比率)的间隙结构，并且隔离结构(诸如STI区域)的噪声隔离能力随着器件彼此靠近放置而降低。
根据本发明的各个实施例提供了具有减少的器件串扰和改进的噪声隔离的半导体结构和用于形成半导体结构的方法。本发明中的半导体结构的实施例包括在沟槽内和相邻器件之间形成的一个或多个负斜率深隔离沟槽和气穴。负斜率深隔离沟槽(例如，朝向沟槽顶部逐渐变细)和气穴提供(i)增加的沉积在相邻器件之间的隔离材料的量，尤其是在沟槽的底部并且因此提供增强的噪声隔离性能，以及(ii)可以在负斜率深沟槽中形成尺寸增大的气穴，并且用介电常数低至1的材料(例如，空气)填充，其中，气穴结构进一步减小了相邻器件之间的材料的平均介电常数，并且进而减少串扰等的益处。在一些实施例中，深沟槽可以是穿过半导体结构的一层或多层形成的沟槽。在一些实施例中，深沟槽可以具有介于约3至约10的高宽比。
负斜率深沟槽可以位于形成在衬底上的器件之间，衬底诸如硅衬底、蓝宝石衬底、绝缘体上硅(SOI)衬底或任何其它合适的衬底。SOI衬底包括硅衬底、掩埋氧化物(BOX)层和形成在BOX层上的器件层。可以在SOI衬底中和相邻器件之间形成负斜率深沟槽。在一些实施例中，SOI结构的干蚀刻以及随后的湿蚀刻可以用于形成负斜率轮廓。由于蚀刻工艺，沟槽顶部处的开口的宽度小于沟槽底部处的开口的宽度。在形成负斜率沟槽之后，可以使用沉积工艺在沟槽内部和相邻器件之间的暴露表面上沉积隔离材料。由于深沟槽的负斜率轮廓，顶部开口处的离子密度大于沟槽底部开口处的离子密度。因此，在一些实施例中，沟槽顶部处的沉积速率大于沟槽底部或侧壁表面处的沉积速率。
沉积工艺持续直至沟槽的顶部完全沉积有隔离材料，同时在沟槽内形成隔离材料层。因此，在沉积工艺之后，可以在没有沉积隔离材料的沟槽中形成间隙。在一些实施例中，间隙可以包括介电常数为1的气穴，其通常小于隔离材料的介电常数。在一些实施例中，间隙可以填充有任何合适类型的气体。在一些实施例中，可以使用其它低k材料来形成间隙材料。即使隔离材料是低k介电材料，在深沟槽内形成间隙也可以节省材料并且进而减小器件成本。在一些实施例中，可以在深沟槽内形成衬垫层。例如，可以在隔离材料和SOI结构之间形成衬垫层。在一些实施例中，间隙的体积可以是深沟槽的体积的约80％。
在描述与FinFET结构中的增强间隙填充层的形成工艺有关的实施例之前，示出了FinFET的示例性制造工艺。图1提供了根据一些实施例的包括部分制造的FinFET的半导体器件的等轴视图。
图1是根据本发明的一些实施例的半导体结构100的等轴视图。半导体结构100包括FinFET。半导体结构100包括衬底102、多个鳍104、多个隔离结构106和栅极结构108。栅极结构108设置在每个鳍104的侧壁和顶面上方。鳍104和隔离结构106分别具有顶面114和118。栅极结构108包括栅极介电结构115和栅电极117。在一些实施例中，一个或多个附加层或结构可以包括在栅极结构108中(但是为了简单和清楚的目的未示出)。
图1示出了设置在栅电极117的顶面上的硬掩模120。硬掩模120可用于图案化(诸如通过蚀刻)栅极结构108。在一些实施例中，硬掩模120包括介电材料，诸如氮化硅。在实施栅极介电层和栅电极层的图案化工艺(例如，蚀刻)以形成栅极结构108之后，获取图1的等轴视图。
图1所示的多个鳍104的每个均包括一对源极/漏极(S/D)端子，其中源极端子被称为源极区域110S并且漏极端子被称为漏极区域110D。源极区域110S和漏极区域110D是可互换的并且形成在鳍104中、上和/或周围。鳍104的沟道区域112位于栅极结构108之下。如图1所示，栅极结构108具有栅极长度L和栅极宽度([2×HF]+WF)。在一些实施例中，栅极长度L在从约10nm至约30nm的范围内。在一些实施例中，栅极长度L在从约3nm至约10nm的范围内。在一些实施例中，鳍宽度WF在从约6nm至约12nm的范围内。在一些实施例中，鳍宽度WF在从约4nm至约6nm的范围内。根据一些实施例，从鳍顶面114至栅极结构108的顶部测量的栅极结构108的栅极高度HG在从约50nm至约80nm的范围内。根据一些实施例，从隔离结构顶面118至鳍顶面114测量的鳍104的鳍高度HF在从约5nm至约100nm的范围内。
根据一些实施例，衬底102可以是硅衬底。在一些实施例中，衬底102可以是(i)另一半导体，诸如锗(Ge)；(ii)化合物半导体，包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP、GaInAsP、锑化铟、任何其它合适的材料或它们的任何组合；(iii)合金半导体，包括SiGe；或(iv)它们的组合。在一些实施例中，衬底102可以是SOI材料。在一些实施例中，衬底102可以是外延材料。
鳍104是形成一个或多个晶体管的有源区域。鳍104可以包括：(i)硅(Si)或另一元素半导体，诸如锗；(ii)化合物半导体，包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP、GaInAsP、锑化铟、任何其它合适的材料或它们的任何组合；(iii)合金半导体，包括SiGe；或(iv)它们的组合。可以使用包括光刻和蚀刻工艺的合适的工艺来制造鳍104。光刻工艺可以包括在衬底上面(例如，在硅层上)形成光刻胶层，将光刻胶暴露于图案，实施曝光后烘烤工艺，以及显影光刻胶以形成包括光刻胶的掩蔽元件。然后，可以使用掩蔽元件来保护衬底的区域，同时蚀刻工艺在衬底102中形成凹槽，留下突出的鳍。可以使用反应离子蚀刻(RIE)或任何其它合适的工艺来蚀刻凹槽。在衬底102上形成鳍104的许多其它方法可能是合适的。例如，根据一些实施例，鳍104可以包括外延材料。
隔离结构106可以用于提供相邻器件之间的电隔离。例如，隔离结构106位于FinFET器件的相邻鳍104之间。隔离结构106可以部分地填充相邻鳍之间的凹槽，并且可以包括介电材料，诸如氧化硅、旋涂玻璃、SiNx、氮氧化硅、FSG、低k介电材料、任何其它合适的绝缘材料或它们的组合。在一些实施例中，隔离结构106可以是浅沟槽隔离(STI)结构，并且通过在衬底102中蚀刻沟槽来形成。可以用绝缘材料填充沟槽，随后是CMP和回蚀刻工艺。用于隔离结构106和/或鳍104的其它制造技术是可能的。隔离结构106可以包括多层结构，诸如具有一个或多个衬垫层的结构。也可以通过使用多步沉积和处理工艺沉积增强间隙填充层来形成隔离结构106，以消除间隙填充材料中的空隙和接缝。
根据一些实施例，栅极结构108可以包括栅极介电层115、栅电极117、间隔件层和/或一个或多个附加层。在一些实施例中，栅极结构108使用多晶硅作为栅电极117。图1中也示出了设置在栅电极结构117的顶面上的硬掩模120。硬掩模120用于图案化(诸如通过蚀刻)栅极结构108。在一些实施例中，硬掩模120包括介电材料，诸如氮化硅。
虽然栅极结构108被描述为使用多晶硅或非晶硅作为栅电极117，但是栅极结构108可以是在用于金属栅极结构的替换栅极工艺中形成的牺牲栅极结构。金属栅极结构可以包括一个或多个n型或p型功函金属层，以用于调整半导体器件(诸如例如平面器件或FinFET器件)的阈值电压。可以包括在金属栅极结构中的示例性p型功函金属是TiN、氮化钽(TaN)、钌(Ru)、钼(Mo)、铝(Al)、氮化钨(WN)、二硅化锆(ZrSi2)、二硅化钼(MoSi2)、二硅化钽(TaSi2)、二硅化镍(NiSi2)、铂(Pt)、任何其它合适的p型功函材料或它们的组合。可以包括在金属栅极结构中的示例性n型功函金属是Al、钛(Ti)、银(Ag)、钽铝(TaAl)、钽铝碳(TaAlC)、氮化钽铝(TiAlN)、碳化钽(TaC)、碳氮化钽(TaCN)、氮化硅钽(TaSiN)、锰(Mn)、锆(Zr)、任何其它合适的n型功函材料或它们的组合。功函数与功函层的材料组分相关。因此，选择功函层的材料以调整其功函数，使得可以通过在相应区域中形成的器件来实现期望的阈值电压Vth。可以通过CVD、PECVD、ALD、任何其它合适的工艺或它们的组合来沉积功函层。
可以在功函金属层上方沉积填充金属层。填充金属层填充由牺牲栅极结构的去除而形成的沟槽或开口的剩余部分。填充金属层可以包括Al、W、铜(Cu)、任何其它合适的材料或它们的任何组合。可以通过ALD、CVD、PVD、镀、任何其它合适的工艺或它们的任何组合形成填充金属。
半导体器件结构100可能需要额外的工艺以形成其它部件，诸如轻掺杂漏极(LDD)区域和掺杂的S/D结构。术语“LDD区域”用于描述设置在晶体管的沟道区域和晶体管的S/D区域的至少一个之间的轻掺杂区域。可以通过掺杂在鳍104中形成LDD区域。例如，离子注入可以用于掺杂工艺。此外，可以使用其它工艺来掺杂LDD区域。为简单起见，本文未描述形成半导体器件结构100的其它部件的其它工艺操作。
图2是根据本发明的一些实施例的半导体结构200的截面图。半导体结构200包括衬底202、介电层204、器件层206、半导体器件208和STI区域210。半导体器件208形成在器件层206上。STI区域210可以形成在半导体器件208之间和介电层204上。在半导体结构200中形成一个或多个深隔离沟槽212。其它结构可以包括在半导体结构200中，但是为了简单和清楚的目的未示出。
与上述衬底102类似，根据一些实施例，衬底202可以是硅衬底。在一些实施例中，衬底202可以是(i)另一半导体，诸如锗(Ge)；(ii)化合物半导体，包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP、GaInAsP、锑化铟、任何其它合适的材料或它们的任何组合；(iii)合金半导体，包括SiGe；或(iv)它们的组合。在一些实施例中，衬底202可以是SOI材料。在一些实施例中，衬底202可以是外延材料。
介电层204可以包括介电材料，诸如氧化硅、旋涂玻璃、氮化硅、氮氧化硅、FSG、低k介电材料、任何其它合适的绝缘材料或它们的组合。介电层204也可以是SOI材料的埋氧(BOX)层。可以通过诸如注氧隔离(SIMOX)、晶圆接合、任何其它合适的工艺或它们的任何组合的工艺形成BOX层。
器件层206可以形成在介电层204上，并且可以用于形成各种半导体器件。器件层206可以是晶体硅或多晶硅。在一些实施例中，器件层206可以包括其它元素半导体(例如，锗)或化合物半导体(例如，碳化硅、砷化镓、砷化铟或磷化铟)。
半导体器件208可以形成在器件层206上。半导体器件层208可以包括一个或多个集成电路器件(未示出)，诸如CMOS器件(例如，NMOS和/或PMOS晶体管)。半导体器件208也可以包括与晶体管相关的电路，诸如互连层(例如，金属线和通孔)和层间介电层(ILD)。在一些实施例中，半导体器件208可以是RF电路和器件。在一些实施例中，半导体器件208可以是FinFET器件。
STI区域210可以形成在介电层204上并且可以用于提供半导体器件208之间的电隔离。STI区域210可以使用绝缘材料形成，绝缘材料诸如氧化硅、氮化硅、氮氧化硅、氟掺杂的硅酸盐玻璃(FSG)、低k介电材料、任何其它合适的组合物或它们的任何组合。可以使用任何合适的沉积工艺形成STI区域210，任何合适的沉积工艺诸如CVD、物理汽相沉积(PVD)、原子层沉积(ALD)、分子束外延(MBE)、高密度等离子体CVD(HDPCVD)、金属有机(MOCVD)、远程等离子体CVD(RPCVD)、等离子体增强CVD(PECVD)、镀、任何其它合适的工艺或它们的组合。在一些实施例中，STI区域210在半导体器件208的形成之前形成，并且可以使用平坦化工艺(例如，化学机械抛光)平坦化，从而使得STI区域210和器件层206的顶面共面。
可以在半导体器件208之间形成一个或多个深隔离沟槽212，以提供用于随后形成的隔离结构的开口。如图2所示，每个深隔离沟槽212可以朝向沟槽结构的顶部逐渐变细，与底部相比，该深隔离沟槽的顶部包括更窄的开口。例如，深隔离沟槽212包括与STI区域210的顶面共面的顶部开口和底面213。可以形成深隔离沟槽212，从而使得顶部开口处的宽度小于底面213处的宽度。在一些实施例中，深隔离沟槽212可以包括平坦底面213。在一些实施例中，底面213是弯曲的。在一些实施例中，深隔离沟槽212的侧壁可以是平坦的或包括凸表面。
可以使用包括光刻和蚀刻工艺的多个工艺来形成深隔离沟槽212。光刻工艺可以包括在用于形成STI区域210的STI材料上面形成光刻胶层，将光刻胶层暴露于图案，实施曝光后烘烤工艺以及显影光刻胶以形成包括光刻胶的掩蔽元件。可以基于衬底202、介电层204和STI区域210的材料组分来选择蚀刻工艺，从而使得深隔离沟槽可以朝向顶部逐渐变细。
可以使用图案化的掩蔽元件作为蚀刻掩模来逐层实施蚀刻工艺。例如，可以使用第一蚀刻工艺来去除STI材料的暴露部分以形成STI区域210。可以使用第二蚀刻工艺来去除下面的介电层204的暴露部分。可以使用第三蚀刻工艺来去除暴露的衬底202的部分并且蚀刻工艺可以持续直至实现至衬底202的标称深度。可以使用多个蚀刻工艺来形成深隔离沟槽212。例如，蚀刻工艺可以是干蚀刻、湿蚀刻、反应离子蚀刻、任何其它合适的蚀刻方法或它们的任何组合中的一种或多种。形成深隔离沟槽212的蚀刻工艺可以是等离子体工艺，诸如使用基于氧的等离子体的反应离子蚀刻(RIE)工艺。在一些实施例中，RIE蚀刻工艺可以包括其它蚀刻剂气体，诸如氮气、四氟化碳(CF4)、任何其它合适的气体或它们的任何组合。在一些实施例中，可以使用深RIE(DRIE)工艺。在一些实施例中，可以使用任何合适的等离子体蚀刻工艺。在一些实施例中，蚀刻工艺可以是干蚀刻工艺以及随后的湿蚀刻工艺的组合。可以使用其它合适的操作来形成深隔离沟槽212。
图3是根据本发明的一些实施例的半导体结构300的截面图。半导体结构300包括衬底202、介电层204、器件层206、半导体器件208、STI区域210、ILD层302、深隔离结构303和气穴304。其它结构可以包括在半导体结构300中并且是为简单和清楚的目的未示出。
可以将ILD层302沉积至以上在图2中描述的半导体结构200上。ILD层302可以部分地填充深隔离沟槽212以形成深隔离结构303。深隔离结构303可以包括气穴304和介电部分305。如图3所示，可以沿着先前形成的深隔离沟槽212(图2)的内表面作为衬垫层并且在沟槽的顶部连接以密封气穴304来形成介电部分305。
ILD层302可以包括任何合适的材料，诸如氧化硅、氮化硅、氮氧化硅、碳化硅、氟掺杂的硅酸盐玻璃(FSG)、低k介电材料或它们的任何组合。在一些实施例中，ILD层302可以由两层或多层形成；例如，ILD层302可以包括氧化硅层和氮化硅层。在一些实施例中，氧化硅和氮化硅层的厚度可以不同。在一些实施例中，它们的厚度可以基本相同。ILD层302的沉积可以通过任何合适的工艺完成，任何合适的工艺诸如CVD、PVD、ALD、MBE、HDPCVD、MOCVD、RPCVD、PECVD、镀或它们的组合。
由于深沟槽的负斜率轮廓，沉积工艺的离子密度在顶部开口处比图2的深隔离沟槽212的底部更大。因此，沟槽的顶部处的沉积速率大于沟槽底部或侧壁表面的沉积速率。沉积工艺持续直至深隔离沟槽212的顶部被隔离材料闭合或密封(例如，全部或完全沉积)，同时在沟槽内形成隔离材料层。因此，在沉积工艺之后，可以在没有沉积隔离材料的沟槽中形成间隙。在一些实施例中，间隙可以包括介电常数为1的气穴，该介电常数可以小于ILD层302的介电常数。在一些实施例中，间隙可包括具有低介电常数的其它材料的穴；例如，间隙可以包括其它类型的气体，诸如惰性气体或合适的材料，诸如多孔材料。在一些实施例中，如图3所示，ILD层302也沉积在半导体器件208上和半导体器件208之间。
形成在相邻半导体器件之间的深隔离结构303可以减少器件串扰并且改进噪声隔离。在一些实施例中，如图3所示，深隔离结构303可以形成在相邻器件之间并且分隔开相邻器件。在一些实施例中，深隔离结构303可以围绕一个器件或一组或多个器件。深隔离结构303可以通过减小结构的平均介电常数来减少器件串扰并且改进噪声隔离。例如，深隔离结构303可以包括介电常数为1的气穴304。与仅包括具有较高介电常数的材料(例如，氧化硅或氮化硅)的隔离结构相比，具有封闭气穴的深隔离结构303可以提供较低的平均介电常数，并且进而在器件之间提供较低的电容并且改进噪声隔离。此外，深隔离结构303比具有更宽顶部开口的隔离结构需要更少的衬底材料；因此，深隔离结构303可以在沟槽中沉积更多噪声隔离材料以改进噪声隔离。在一些实施例中，气穴304可以形成在衬底202、介电层204和STI区域210中。在一些实施例中，深隔离结构303内的气穴304的更大体积比可以进一步减小平均介电常数并且提供更大的噪声隔离和/或进一步减少串扰。气穴304的体积比的最大值(即，气穴相对于深隔离结构的体积比)可以通过器件需要以及制造工艺的物理限制来确定。例如，最大体积比可以通过沿着深隔离沟槽的内表面形成的介电部分305的机械强度是否可以机械地支撑气穴304而不会塌陷来确定。在一些实施例中，气穴304的体积和深隔离结构303的总体积之间的比率可以在约30％至约80％(例如，30％至80％)的范围内。在一些实施例中，在深隔离结构303中形成单个气穴304。在一些实施例中，可以在深隔离结构303中形成多于一个气穴。
图4是根据本发明的一些实施例的半导体结构400的截面图。半导体结构400是如以上在图3中描述的深隔离结构303的详细视图。半导体结构400包括衬底202、介电层204、STI区域210、ILD层302、深隔离结构303和气穴304。其它结构可以包括在半导体结构400中，并且为了简单和清楚的目的未示出。
如图4所示，深隔离结构303在顶部具有宽度W1，并且在底面具有宽度W2。在一些实施例中，宽度W1可以在约至约(例如， 至)的范围内。在一些实施例中，宽度W1可以不大于在一些实施例中，宽度W2可以在约至约(例如，至)的范围内。宽度W1和W2之间的比率可以在60％至95％的范围内。可以在深隔离沟槽内的不同高度处测量气穴304的宽度。例如，气穴304的宽度W3可以在沟槽深度的70％处测量，并且气穴304的宽度W4可以在沟槽深度的20％处测量，并且W3与W4之间的比率可以在5％至30％的范围内。在一些实施例中，W4大于W3。在一些实施例中，W4和W3之间的比率可以介于50％至80％之间。在一些实施例中，气穴的体积和深隔离结构303的总体积之间的比率可以在30％至80％的范围内。在一些实施例中，深隔离结构303的高度H可以在约300nm至约700nm的范围内。在一些实施例中，深隔离结构303的高宽比可以大于或等于4。
在一些实施例中，深隔离沟槽的底部形状是平坦表面。在一些实施例中，深隔离结构的底部形状可以是弯曲表面。定义为深隔离结构的侧壁与STI区域210的顶面之间的角度的角度α可以大于90°。在一些实施例中，角度α可以介于90°和120°之间。定义为深隔离结构的侧壁和底面之间的角度的角度β可以小于90°。在一些实施例中，角度β可以介于65°和90°之间。在一些实施例中，气穴304的底面遵循深隔离结构303的底面的轮廓(例如，曲率)。根据一些实施例，气穴304的侧壁可以是平坦表面。气穴侧壁也可以具有凸形形状，其中，气穴侧壁和气穴底面之间的角度可以在角度β的±10％内。
图5是根据本发明的一些实施例的形成具有封闭气穴的深隔离结构的示例性方法500的流程图。基于本文公开的内容，方法500中的操作可以以不同的顺序实施和/或改变。
在操作502中，根据一些实施例，提供其上形成有器件的半导体衬底。半导体结构和器件形成在半导体结构上和/或半导体结构内。半导体结构可包括衬底、一个或多个蚀刻停止层以及一个或多个介电层。根据需要，半导体结构也可以包括其它层。根据一些实施例，衬底可以是硅衬底。在一些实施例中，衬底可以是(i)另一半导体，诸如锗(Ge)；(ii)化合物半导体，包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP、GaInAsP、锑化铟、任何其它合适的材料或它们的任何组合；(iii)合金半导体，包括SiGe；或(iv)它们的组合。在一些实施例中，衬底可以是SOI。在一些实施例中，衬底可以是外延材料。在一些实施例中，衬底可以包括任何合适的层/结构，诸如蚀刻停止层、介电层、通孔、互连或它们的任何组合。介电层包括介电材料，诸如氧化硅、旋涂玻璃、SiN、氮氧化硅、FSG、低k介电材料、任何其它合适的绝缘材料或它们的任何组合。介电层沉积可以通过任何合适的工艺完成。在一些实施例中，衬底也可以包括处理的集成电路晶圆，其包括例如被配置为CMOS电路、RF电路和器件等的多个晶体管。在一些实施例中，可以在半导体衬底上和/或半导体衬底内形成诸如晶体管、二极管、电容器、电阻器、电感器等的有源和无源器件。在一些实施例中，半导体衬底包括凸起部件，诸如鳍。可以使用包括光刻和蚀刻工艺的合适的工艺制造鳍。衬底的实例可以是如参照图1描述的衬底102。
在操作504中，根据一些实施例，蚀刻衬底以形成朝向顶部逐渐变细的深隔离沟槽。可以在半导体器件之间形成一个或多个深隔离沟槽，以提供用于随后形成隔离结构的开口。每个深隔离沟槽均可以朝向沟槽结构的顶部逐渐变细，每个深隔离沟槽均包括与沟槽底部处的宽度相比在顶部处较窄的开口。在一些实施例中，深隔离沟槽可以包括平坦底面。在一些实施例中，底面可以是弯曲表面。在一些实施例中，深隔离沟槽(诸如图2中的深隔离沟槽212)的侧壁可以是平坦或凸起的表面。可以使用多个工艺来形成深隔离沟槽，多个工艺包括诸如光刻和蚀刻工艺的工艺。形成深隔离沟槽的蚀刻工艺可以是等离子体工艺，诸如使用基于氧的等离子体的RIE工艺。在一些实施例中，RIE蚀刻工艺可包括其它蚀刻剂气体，例如氮气、四氟化碳(CF4)、任何其它合适的气体或它们的任何组合。形成深隔离沟槽的许多其它方法也是合适的。深隔离沟槽的实例可以是图2中的深隔离沟槽212。
在操作506中，根据一些实施例，在深隔离沟槽中沉积隔离材料以形成封闭气穴的深隔离结构。可以将ILD层沉积至以上在图2中描述的结构上。ILD层可以部分地填充深隔离沟槽以形成深隔离结构。深隔离结构可包括气穴和介电部分。可以沿着先前形成的深隔离沟槽的内表面作为衬垫层形成介电部分，介电部分在沟槽的顶部处连接以密封气穴。ILD层可以包括任何合适的材料，诸如氧化硅、氮化硅、氮氧化硅、碳化硅、氟掺杂的硅酸盐玻璃(FSG)、低k介电材料或它们的组合。在一些实施例中，ILD层可以由两层或多层形成。由于深沟槽的负斜率轮廓，沉积工艺的离子密度在顶部开口处比在深隔离沟槽的底部处更大。因此，沟槽顶部处的沉积速率大于沟槽底部或侧壁表面的沉积速率。因此，在沉积工艺之后，可以在没有沉积隔离材料的沟槽中形成间隙。在一些实施例中，间隙可以包括介电常数为1的气穴，该介电常数可以小于ILD层的介电常数。在一些实施例中，间隙可以包括具有低介电常数的其它材料的穴，例如，间隙可以包括其它类型的气体或合适的材料。在一些实施例中，也在半导体器件上和半导体器件之间沉积ILD层。如图3所示，ILD层和气穴的实例可以分别是ILD层302和气穴304。
根据本发明的各个实施例提供了具有减少的器件串扰和改进的噪声隔离的半导体结构和用于形成该半导体结构的方法。可以在沟槽内和相邻器件之间形成负斜率深沟槽和气穴。负斜率深沟槽和气穴提供诸如在相邻器件之间沉积的增加量的隔离材料，尤其是在沟槽底部处并且因此提供增强的噪声隔离性能的益处。每个负斜率深沟槽均可以包括延伸穿过半导体结构的多个层的单个气穴。此外，单个气穴的体积可以是负斜率深沟槽的总体积的约30％和约80％之间。因为气穴可以形成在负斜率深沟槽中并且用诸如空气的材料(其具有低至1的介电常数)填充，所以气穴结构进一步减小了相邻器件之间的材料的平均介电常数，并且进而减少了器件串扰。
在一些实施例中，半导体结构包括具有顶面的衬底以及形成在衬底的顶面上的第一和第二器件。半导体结构也包括形成在衬底中以及第一和第二器件之间的深隔离结构。深隔离结构包括形成在顶面处并且具有顶部宽度的顶部部分以及具有大于顶部宽度的底部宽度的底面。
在一些实施例中，半导体结构包括衬底和形成在衬底上的第一介电层。半导体结构还包括形成在第一介电层上的第二介电层。半导体结构还包括形成在器件层上的第一和第二半导体器件。在衬底和第一和第二介电层中形成多个隔离结构。每个隔离结构均包括在第二介电层的顶面处测量的顶部宽度。半导体结构也包括在隔离结构的底面处测量的底部宽度。顶部宽度小于底部宽度。
在一些实施例中，用于形成半导体器件的方法包括提供衬底并且在衬底上形成第一和第二器件。该方法也包括在衬底中以及第一和第二器件之间蚀刻深沟槽。深沟槽的顶部开口窄于深沟槽的底面。该方法也包括在第一和第二器件之间以及在多个深沟槽中沉积介电材料。
应当理解，具体实施例方式部分而不是本发明的摘要旨在用于解释权利要求。公开部分的摘要可以阐述一个或多个但不是所有预期的示例性实施例，并且因此，并不旨在限制所附权利要求。
根据本发明的一些实施例，提供了一种半导体结构，包括：衬底，具有顶面；第一器件和第二器件，形成在所述衬底的顶面上；以及深隔离结构，形成在所述衬底中以及所述第一器件和所述第二器件之间，其中，所述深隔离结构包括：顶部部分，形成在所述顶面处并且具有顶部宽度；和底面，具有大于所述顶部宽度的底部宽度。
在上述半导体结构中，所述顶部宽度在所述衬底的顶面处测量。
在上述半导体结构中，所述衬底包括绝缘体上硅(SOI)衬底。
在上述半导体结构中，所述深隔离结构包括侧壁，其中所述侧壁和所述衬底的顶面之间的第一角度大于90°。
在上述半导体结构中，所述侧壁和所述底面之间的第二角度小于90°。
在上述半导体结构中，所述顶部宽度和所述底部宽度之间的比率介于0.6和0.95之间。
在上述半导体结构中，所述深隔离结构还包括介电材料结构。
在上述半导体结构中，所述深隔离结构还包括气穴。
在上述半导体结构中，所述气穴的体积介于所述深隔离结构的总体积的约30％和约80％之间。
在上述半导体结构中，所述气穴包括与所述深隔离结构的底面具有相同轮廓的另一底面。
根据本发明的另一些实施例，还提供了一种半导体结构，包括：衬底；第一介电层，形成在所述衬底上；第二介电层，形成在所述第一介电层上；第一半导体器件和第二半导体器件，形成在器件层上；以及多个隔离结构，形成在所述衬底和所述第一介电层和所述第二介电层中，其中，每个隔离结构均包括：顶部宽度，在所述第二介电层的顶面处测量；和底部宽度，在所述隔离结构的底面处测量，其中，所述顶部宽度小于所述底部宽度。
在上述半导体结构中，每个所述隔离结构还包括第一部分和第二部分，所述第一部分包括具有第一介电常数的第一材料并且所述第二部分包括具有第二介电常数的第二材料。
在上述半导体结构中，所述第一介电常数是低k介电常数。
在上述半导体结构中，所述第一介电常数大于所述第二介电常数。
在上述半导体结构中，所述第二介电常数为1。
根据本发明的另一些实施例，还提供了一种用于形成半导体器件的方法，所述方法包括：提供衬底；在所述衬底上形成第一器件和第二器件；在所述衬底中以及所述第一器件和所述第二器件之间蚀刻深沟槽，其中，所述深沟槽的顶部开口窄于所述深沟槽的底面；以及在所述第一器件和所述第二器件之间以及在所述深沟槽中沉积介电材料。
在上述方法中，所述蚀刻包括蚀刻所述衬底的一个或多个介电层。
在上述方法中，所述沉积包括使用所述介电材料在所述深沟槽中形成气穴。
在上述方法中，所述沉积包括使用物理汽相沉积方法沉积所述介电材料。
在上述方法中，所述蚀刻包括使用湿化学蚀刻方法蚀刻所述深沟槽。
上面概述了若干实施例的特征，使得本领域人员可以更好地理解本发明的方面。本领域人员应该理解，它们可以容易地使用本发明作为基础来设计或修改用于实施与本文所介绍实施例相同的目的和/或实现相同优势的其它工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中它们可以做出多种变化、替换以及改变。

Claims (10)

1.一种半导体结构，包括：
衬底，具有顶面；
第一器件和第二器件，形成在所述衬底的顶面上；以及
深隔离结构，形成在所述衬底中以及所述第一器件和所述第二器件之间，其中，所述深隔离结构包括：
顶部部分，形成在所述顶面处并且具有顶部宽度；和
底面，具有大于所述顶部宽度的底部宽度。
2.根据权利要求1所述的半导体结构，其中，所述顶部宽度在所述衬底的顶面处测量。
3.根据权利要求1所述的半导体结构，其中，所述衬底包括绝缘体上硅(SOI)衬底。
4.根据权利要求1所述的半导体结构，其中，所述深隔离结构包括侧壁，其中所述侧壁和所述衬底的顶面之间的第一角度大于90°。
5.根据权利要求4所述的半导体结构，其中，所述侧壁和所述底面之间的第二角度小于90°。
6.根据权利要求1所述的半导体结构，其中，所述顶部宽度和所述底部宽度之间的比率介于0.6和0.95之间。
7.根据权利要求1所述的半导体结构，其中，所述深隔离结构还包括介电材料结构。
8.根据权利要求1所述的半导体结构，其中，所述深隔离结构还包括气穴。
9.一种半导体结构，包括：
衬底；
第一介电层，形成在所述衬底上；
第二介电层，形成在所述第一介电层上；
第一半导体器件和第二半导体器件，形成在器件层上；以及
多个隔离结构，形成在所述衬底和所述第一介电层和所述第二介电层中，其中，每个隔离结构均包括：
顶部宽度，在所述第二介电层的顶面处测量；和
底部宽度，在所述隔离结构的底面处测量，其中，所述顶部宽度小于所述底部宽度。
10.一种用于形成半导体器件的方法，所述方法包括：
提供衬底；
在所述衬底上形成第一器件和第二器件；
在所述衬底中以及所述第一器件和所述第二器件之间蚀刻深沟槽，其中，所述深沟槽的顶部开口窄于所述深沟槽的底面；以及
在所述第一器件和所述第二器件之间以及在所述深沟槽中沉积介电材料。
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DE (1) DE102018124749B4 (zh)
TW (1) TWI714912B (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110610896A (zh) * 2018-06-15 2019-12-24 台湾积体电路制造股份有限公司 负斜率隔离结构
CN114582795A (zh) * 2020-12-01 2022-06-03 格芯(美国)集成电路科技有限公司 气隙隔离结构

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10546937B2 (en) * 2017-11-21 2020-01-28 Taiwan Semiconductor Manufacturing Co., Ltd. Structures and methods for noise isolation in semiconductor devices
US11164746B2 (en) 2018-06-26 2021-11-02 Taiwan Semiconductor Manufacturing Co., Ltd. Method of manufacturing semiconductor devices and a semiconductor device
US11177137B2 (en) * 2020-01-17 2021-11-16 Taiwan Semiconductor Manufacturing Company, Ltd. Wafer etching process and methods thereof
US11854688B2 (en) 2020-02-19 2023-12-26 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method
US11557518B2 (en) 2020-08-12 2023-01-17 Taiwan Semiconductor Manufacturing Co., Ltd. Gapfill structure and manufacturing methods thereof
US11462612B2 (en) 2020-10-28 2022-10-04 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device structure
US11842933B2 (en) * 2021-01-15 2023-12-12 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method
US11881506B2 (en) 2021-07-27 2024-01-23 Globalfoundries U.S. Inc. Gate structures with air gap isolation features
KR20230039869A (ko) 2021-09-14 2023-03-22 삼성전자주식회사 반도체 장치 및 그 제조 방법
WO2023140838A1 (en) 2022-01-20 2023-07-27 Applied Materials, Inc. Methods for forming deep trench isolation structures
WO2023140840A1 (en) 2022-01-20 2023-07-27 Applied Materials, Inc. Methods for near surface work function engineering
WO2023140839A1 (en) 2022-01-20 2023-07-27 Applied Materials, Inc. Methods for forming trench structures in substrates
KR20250087365A (ko) 2023-12-07 2025-06-16 송영제 웨어러블 장치를 통해 수집된 생체 데이터와 모션 데이터를 기초로 낙상을 예측하는 시스템

Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040147093A1 (en) * 2001-06-14 2004-07-29 Michel Marty Deep insulating trench and method for production thereof
CN101740459A (zh) * 2008-11-14 2010-06-16 中芯国际集成电路制造(北京)有限公司 浅沟槽隔离结构及其制造方法
CN101926003A (zh) * 2007-12-11 2010-12-22 HVVi半导体股份有限公司 半导体结构及其制造方法
CN102468216A (zh) * 2010-11-01 2012-05-23 美格纳半导体有限公司 半导体装置及其制造方法
CN102694007A (zh) * 2011-03-22 2012-09-26 中国科学院微电子研究所 半导体结构及其制造方法
US8445356B1 (en) * 2012-01-05 2013-05-21 International Business Machines Corporation Integrated circuit having back gating, improved isolation and reduced well resistance and method to fabricate same
CN106206687A (zh) * 2015-05-29 2016-12-07 台湾积体电路制造股份有限公司 半导体器件结构的结构和形成方法
CN106298673A (zh) * 2015-05-20 2017-01-04 中芯国际集成电路制造(上海)有限公司 一种半导体器件及其制造方法
CN106601814A (zh) * 2015-10-14 2017-04-26 台湾积体电路制造股份有限公司 鳍式场效应晶体管隔离结构及其制造方法
CN109817696A (zh) * 2017-11-20 2019-05-28 格芯公司 深沟槽隔离结构

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7042095B2 (en) 2002-03-29 2006-05-09 Renesas Technology Corp. Semiconductor device including an interconnect having copper as a main component
KR100487657B1 (ko) 2003-08-13 2005-05-03 삼성전자주식회사 리세스된 게이트를 갖는 모스 트렌지스터 및 그의 제조방법
KR100559990B1 (ko) * 2003-12-30 2006-03-13 동부아남반도체 주식회사 반도체 장치의 소자 분리체 및 그 형성방법
JP2007227761A (ja) 2006-02-24 2007-09-06 Matsushita Electric Ind Co Ltd 固体撮像装置用素子
US8525292B2 (en) * 2011-04-17 2013-09-03 International Business Machines Corporation SOI device with DTI and STI
US9269609B2 (en) 2012-06-01 2016-02-23 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor isolation structure with air gaps in deep trenches
KR102057340B1 (ko) 2013-03-29 2019-12-19 매그나칩 반도체 유한회사 반도체 소자 및 그 제조방법
JP6200818B2 (ja) 2014-01-21 2017-09-20 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
US10546937B2 (en) * 2017-11-21 2020-01-28 Taiwan Semiconductor Manufacturing Co., Ltd. Structures and methods for noise isolation in semiconductor devices

Patent Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040147093A1 (en) * 2001-06-14 2004-07-29 Michel Marty Deep insulating trench and method for production thereof
CN101926003A (zh) * 2007-12-11 2010-12-22 HVVi半导体股份有限公司 半导体结构及其制造方法
CN101740459A (zh) * 2008-11-14 2010-06-16 中芯国际集成电路制造(北京)有限公司 浅沟槽隔离结构及其制造方法
CN102468216A (zh) * 2010-11-01 2012-05-23 美格纳半导体有限公司 半导体装置及其制造方法
CN102694007A (zh) * 2011-03-22 2012-09-26 中国科学院微电子研究所 半导体结构及其制造方法
US8445356B1 (en) * 2012-01-05 2013-05-21 International Business Machines Corporation Integrated circuit having back gating, improved isolation and reduced well resistance and method to fabricate same
CN106298673A (zh) * 2015-05-20 2017-01-04 中芯国际集成电路制造(上海)有限公司 一种半导体器件及其制造方法
CN106206687A (zh) * 2015-05-29 2016-12-07 台湾积体电路制造股份有限公司 半导体器件结构的结构和形成方法
CN106601814A (zh) * 2015-10-14 2017-04-26 台湾积体电路制造股份有限公司 鳍式场效应晶体管隔离结构及其制造方法
CN109817696A (zh) * 2017-11-20 2019-05-28 格芯公司 深沟槽隔离结构

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110610896A (zh) * 2018-06-15 2019-12-24 台湾积体电路制造股份有限公司 负斜率隔离结构
CN110610896B (zh) * 2018-06-15 2022-10-25 台湾积体电路制造股份有限公司 负斜率隔离结构
CN114582795A (zh) * 2020-12-01 2022-06-03 格芯(美国)集成电路科技有限公司 气隙隔离结构

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