CN106601689A - 主动开关阵列基板及其制备方法 - Google Patents
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Abstract
本发明提供一种主动开关阵列基板的制备方法,其包括:提供基板;在基板上镀覆第一金属层;对第一金属层进行第一次光刻处理,形成栅极;于基板、栅极上沉积非晶硅层;在非晶硅层上镀覆形成第二金属层;对第二金属层进行第二次光刻处理,以形成图案化第二金属层;于图案化第二金属层上涂覆钝化层;对钝化层进行第三次光刻处理,以形成通孔于钝化层上;于钝化层上镀覆透光导电层,其中透光导电层穿过通孔与图案化第二金属层接触;对透光导电层、钝化层、及图案化第二金属层进行第四次光刻处理,于透光导电层、钝化层、及图案化第二金属层上形成通道、源极及漏极,源极和漏极分别位于通道的两侧。本发明还提供由该制备方法制得的主动开关阵列基板。
Description
技术领域
本发明涉及显示器技术领域,尤其涉及一种主动开关阵列基板的制备方法,由所述制备方法制得的主动开关阵列基板。
背景技术
现有的主动开关阵列基板包括源极、漏极和位于所述源极和漏极之间的通道。传统的制备主动开关阵列基板的过程中需在所述通道上形成钝化层,再于所述钝化层上溅镀ITO膜。然而,所述溅镀处理会对钝化层造成损坏,导致损坏后的钝化层不能有效地保护通道,导致所述溅镀处理也会对所述通道造成损坏,使得薄膜晶体管的品质较差。
进一步地,在对ITO进行光刻处理的过程中,所述光刻处理也易对钝化层造成损坏,导致所述光刻处理也会对所述通道造成损坏,从而使得所述薄膜晶体管的品质较差。
发明内容
鉴于上述问题,本发明提供了一种薄膜晶体管的制备方法,旨在一定程度上解决现有技术中制得的主动开关阵列基板品质差的问题。
为解决上述技术问题,本发明提出的主动开关阵列基板的制备方法,其包括以下步骤:
提供一基板;
在所述基板上镀覆第一金属层;
对所述第一金属层进行第一次光刻处理,以形成栅极;
于所述基板、所述栅极上沉积非晶硅层;
在所述非晶硅层上镀覆形成第二金属层;
对所述第二金属层进行第二次光刻处理,以形成图案化第二金属层;
于所述图案化第二金属层上涂覆钝化层;
对所述钝化层进行第三次光刻处理,以形成通孔于所述钝化层上;
于所述钝化层上镀覆透光导电层,其中所述透光导电层穿过所述通孔与所述图案化第二金属层接触;
对所述透光导电层、所述钝化层、及所述图案化第二金属层进行第四次光刻处理,于所述透光导电层、所述钝化层、及所述图案化第二金属层上形成通道、源极及漏极,所述源极和所述漏极分别位于所述通道的两侧。
进一步地,形成通道包括以下步骤:
于所述透光导电层上涂覆光阻膜;
提供二元掩模;采用所述二元掩模遮蔽所述光阻膜;
紫外光穿过所述二元掩膜后,照射第一部分的光阻膜;第一部分的光阻膜被去除,第二部分的光阻膜未被去除;
去除未被第二部分的光阻膜覆盖的透光导电层、钝化层、及图案化第二金属层,形成所述通道。
进一步地,所述通道的宽度为2~5微米。
进一步地,在所述基板上镀覆第一金属层包括:在基板表面镀覆第一复合金属层,所述第一金属复合层为钼-铝金属复合层、钼-铝合金复合层、钛-铝金属复合层、或铜-钼金属复合层。
进一步地,在所述非晶硅层上镀覆形成第二金属层包括:在非晶硅层表面镀覆第二金属复合层,所述第二金属复合层为钼-铝-钼金属复合层、钛-铝-钛金属复合层、或铜-钼金属复合层。
进一步地,所述透光导电层为半透明或透明的导电金属层。
本发明还提供一种主动开关阵列基板,其包括基板、设于所述基板的栅极和栅线、设于所述基板和所述栅极及所述栅线表面的非晶硅层,所述主动开关阵列基板还包括设于所述非晶硅层表面的图案化第二金属层、形成于所述图案化第二金属层及所述非晶硅层表面的钝化层、及形成于所述钝化层的像素电极,所述钝化层开设有通孔,所述像素电极穿过所述通孔与所述图案化第二金属层接触,所述图案化第二金属层、所述钝化层及所述像素电极通过光刻处理共同形成有通道,所述通道将所述图案化第二金属层分隔为源极和漏极。
进一步地,所述通道的宽度为2~5微米。
进一步地,所述栅极和所述栅线均为第一金属复合层,所述第一金属复合层为钼-铝金属复合层、钼-铝合金复合层、钛-铝金属复合层、或铜-钼金属复合层。
进一步地,所述金属层为第二金属复合层,所述第二金属复合层为钼-铝-钼金属复合层、钛-铝-钛金属复合层、或铜-钼金属复合层。
本发明的有益效果是:本发明在对所述透光导电层、所述钝化层、及所述图案化第二金属层进行第四次光刻处理,于所述透光导电层、所述钝化层、及所述图案化第二金属层上形成通道、源极及漏极,所述源极和所述漏极分别位于所述通道的两侧。由于通道不会受到镀覆处理或其它的光刻处理的影响,使得通道具有较佳的品质,同时由所述方法制得的主动开关阵列基板也具有较佳的品质。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案,下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍,显而易见地,下面描述中的附图仅仅是本发明的一些实施例,对于本领域普通技术人员来讲,在不付出创造性劳动的前提下,还可以根据这些附图示出的结构获得其他的附图。
图1为本发明一实施例的主动开关阵列基板的制备流程图。
图2为本发明主动开关阵列基板的基板上形成有栅极和栅线的示意图。
图3为本发明主动开关阵列基板的基板上形成有栅极、栅线及非晶硅层的示意图。
图4为本发明主动开关阵列基板的基板上形成有栅极、栅线、非晶硅层及图案化第二金属层的示意图。
图5为本发明主动开关阵列基板的基板上形成有栅极、栅线、非晶硅层、图案化第二金属层及钝化层的示意图。
图6为本发明主动开关阵列基板的基板上形成有栅极、栅线、非晶硅层、图案化第二金属层、钝化层及透光导电层的示意图。
图7为本发明主动开关阵列基板一实施例的示意图。
图8为图7所示主动开关阵列基板另一角度的示意图。
图9为图7所示主动开关阵列基板又一角度的示意图。
附图标号说明:
| 标号 | 名称 | 标号 | 名称 |
| 10 | 基板 | 43 | 漏极 |
| 20 | 第一金属层 | 45 | 数据线 |
| 21 | 栅线 | 50 | 钝化层 |
| 23 | 栅极 | 51 | 通孔 |
| 25 | 扫描线 | 60 | 透光导电层 |
| 30 | 非晶硅层 | 61 | 像素电极 |
| 40 | 图案化第二金属层 | 70 | 通道 |
| 41 | 源极 |
本发明目的的实现、功能特点及优点将结合实施例,参照附图做进一步说明。
具体实施方式
下面将结合本发明实施例中的附图,对本发明实施例中的技术方案进行清楚、完整地描述,显然,所描述的实施例仅仅是本发明的一部分实施例,而不是全部的实施例。基于本发明中的实施例,本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例,都属于本发明保护的范围。
需要说明,本发明实施例中所有方向性指示(诸如上、下、左、右、前、后……)仅用于解释在某一特定姿态(如附图所示)下各部件之间的相对位置关系、运动情况等,如果所述特定姿态发生改变时,则所述方向性指示也相应地随之改变。
另外,在本发明中涉及“第一”、“第二”等的描述仅用于描述目的,而不能理解为指示或暗示其相对重要性或者隐含指明所指示的技术特征的数量。由此,限定有“第一”、“第二”的特征可以明示或者隐含地包括至少一个所述特征。另外,各个实施例之间的技术方案可以相互结合,但是必须是以本领域普通技术人员能够实现为基础,当技术方案的结合出现相互矛盾或无法实现时应当认为这种技术方案的结合不存在,也不在本发明要求的保护范围之内。
请参照图1-9,本发明提供一种主动开关阵列基板的制备方法,其包括以下步骤:
提供一基板10;
在所述基板10上镀覆第一金属层20;
对所述第一金属层20进行第一次光刻处理,以形成栅极23;
于所述基板10、所述栅极23上沉积非晶硅层30;
在所述非晶硅层30上镀覆形成第二金属层;
对所述第二金属层进行第二次光刻处理,以形成图案化第二金属层40;
于所述图案化第二金属层40上涂覆钝化层50;
对所述钝化层50进行第三次光刻处理,以形成通孔51于所述钝化层50上;
于所述钝化层50上镀覆透光导电层60,其中所述透光导电层60穿过所述通孔51与所述图案化第二金属层40接触;
对所述透光导电层60、所述钝化层50、及所述图案化第二金属层40进行第四次光刻处理,于所述透光导电层60、所述钝化层50、及所述图案化第二金属层40上形成通道70、源极41及漏极43,所述源极41和所述漏极43分别位于所述通道70的两侧,因此,可形成主动开关(例如TFT)于基板10上。
对所述第一金属层20进行第一次光刻处理后,还形成有栅线21和公共电极。
具体地,所述非晶硅层30包括依次形成于所述基板10和所述栅极23及所述栅线21上SiNx层、α-Si层、及N+α-Si层。
所述透光导电层60的材质可为透明或半透明的导电金属,其厚度为0.03~0.05微米。所述透明或半透明的导电金属可为:In2O3、SnO2、ZnO、CdO、CdIn2O4、Cd2SnO4、Zn2SnO4、In2O3-ZnO、或In2O3:Sn等。
本发明技术方案在对所述透光导电层60、所述钝化层50、及所述图案化第二金属层40进行第四次光刻处理时,于所述透光导电层60、所述钝化层50、及所述图案化第二金属层40上形成通道70、源极41及漏极43,所述源极41和所述漏极43分别位于所述通道70的两侧。由于通道70不会受到镀覆处理或其它的光刻处理的影响,使得通道70具有较佳的品质,同时由所述方法制得的主动开关阵列基板也具有较佳的品质。
形成通道70包括以下步骤:
于所述透光导电层60上涂覆光阻膜;
提供二元掩模;采用所述二元掩模遮蔽所述光阻膜;
紫外光穿过所述二元掩膜后,照射第一部分的光阻膜,第二部分的光阻膜未被照射;第一部分的光阻膜被去除,第二部分的光阻膜未被去除;
去除未被第二部分的光阻膜覆盖的透光导电层60、钝化层50、及图案化第二金属层40,形成所述通道70。
可以理解的,可形成若干个通道70。
可以理解的,所述二元掩模由遮光部分和透光部分组成。所述遮光部分遮住所述光阻膜的第一部分,所述透光部分设于所述光阻膜的其它区域,紫外光通过所述透光部分照射到第一部分的光阻膜,第二部分的光阻膜未被照射。由于二元掩模仅由遮光部分和透光部分组成,第一部分的光阻膜和第二部分的光阻膜可被清楚地限定,使得可精确地使用蚀刻方式将未被第二部分的光阻膜覆盖的所述透光导电层60、所述钝化层50、及所述图案化第二金属层40去除,形成所述通道70。当具有若个通道70时,所述若干通道70具有一致性。
所述通道70的宽度为2~5微米。
本发明技术方案的通道70的宽度为2~5微米,所述通道70经过第四次光刻处理时形成,具有较佳的品质。
在所述基板10上镀覆第一金属层20的步骤为:在基板10上镀覆第一复合金属层,所述第一金属复合层为钼-铝金属复合层、钼-铝合金复合层、钛-铝金属复合层、或铜-钼金属复合层。
其中,所述第一金属复合层为钼-铝金属复合层时,所述钼金属层镀覆于所述基板10的表面,所述铝金属层镀覆于所述钼金属层,所述钼金属层的厚度为0.3~0.5微米,优选为0.39微米,所述铝金属层的厚度为0.04~0.08微米,优选为0.06微米。
所述第一金属复合层为钼-铝合金复合层时,所述钼金属层镀覆于所述基板10的表面,所述铝合金层镀覆于所述钼金属层,所述钼金属层的厚度为0.3~0.5微米,优选为0.39微米,所述铝合金层的厚度为0.04~0.08微米,优选为0.06微米。
所述第一金属复合层为钛-铝金属复合层时,所述钛金属层镀覆于所述基板10的表面,所述铝合金层镀覆于所述钛金属层,所述钛金属层的厚度为0.3~0.5微米,优选为0.39微米,所述铝合金层的厚度为0.04~0.08微米,优选为0.06微米。
所述第一金属复合层为铜-钼金属复合层时,所述铜金属层镀覆于所述基板10的表面,所述钼金属层镀覆于所述铜金属层层,所述铜金属层的厚度为0.3~0.5微米,优选为0.39微米,所述钼金属层的厚度为0.04~0.08微米,优选为0.06微米。
本发明技术方案在所述基板10上镀覆第一金属层20,所述第一金属层20可为复合金属层,以使所述第一金属层20具有较佳的导电性。
在所述非晶硅层30上镀覆形成第二金属层的步骤为:在非晶硅层30上镀覆第二金属复合层,所述第二金属复合层为钼-铝-钼金属复合层、钛-铝-钛金属复合层、或铜-钼金属复合层。
其中,所述第二金属复合层为钼-铝-钼复合层时,所述钼金属层和铝金属层及钼金属层依次镀覆于所述非晶硅层30的表面,所述钼金属层和铝金属层及钼金属层的厚度分别为0.005~0.015微米、0.2~0.4微米、0.03~0.04微米,分别优选为0.01微米、0.3微米、0.035微米。
其中,所述第二金属复合层为钛-铝-钛复合层时,所述钛金属层和铝金属层及钛金属层依次镀覆于所述非晶硅层30的表面,所述钛金属层和铝金属层及钛金属层的厚度分别为0.005~0.015微米、0.2~0.4微米、0.03~0.04微米,分别优选为0.01微米、0.3微米、0.035微米。
其中,所述第二金属复合层为铜-钼复合层时,所述铜金属层和钼金属层依次镀覆于所述非晶硅层30的表面,所述铜金属层和钼金属层的厚度分别为0.005~0.015微米、0.2~0.4微米,分别优选为0.01微米、0.3微米。
本发明技术方案在所述非晶硅层30上镀覆形成第二金属层,所述第二金属层可为复合金属层,以使所述第二金属层具有较佳的导电性。
所述透光导电层60的材质可为透明或半透明的导电金属,其厚度为0.03~0.05微米。所述透明或半透明的导电金属可为:In2O3、SnO2、ZnO、CdO、CdIn2O4、Cd2SnO4、Zn2SnO4、In2O3-ZnO、或In2O3:Sn等。
本发明技术方案的透光导电层60为透明或半透明的导电金属层,使得透光导电层60透明或半透明,并具有较佳的导电性。
请参图7-9,本发明还提供一种由上述主动开关阵列基板的制备方法所制得的主动开关阵列基板,其包括基板10、设于所述基板10的栅极23和栅线21、设于所述基板10和所述栅极23及所述栅线21表面的非晶硅层30,所述主动开关阵列基板还包括设于所述非晶硅层30表面的图案化第二金属层40、形成于所述图案化第二金属层40及所述非晶硅层30表面的钝化层50、及形成于所述钝化层的像素电极61,所述钝化层50开设有通孔51,所述像素电极61穿过所述通孔51与所述图案化第二金属层40接触,所述图案化第二金属层40、所述钝化层50及所述像素电极61通过光刻处理共同形成有通道70,所述通道70将所述图案化第二金属层40分隔为源极41和漏极43。
所述基板10上形成有交错设置的扫描线25和数据线45。
本发明技术方案的通道70由对所述图案化第二金属层40、所述钝化层50及所述像素电极61进行光刻处理而制得,由于通道70不会受到镀覆或其它光刻处理的影响,使得通道70具有较佳的品质,同时,所述主动开关阵列基板也具有较佳的品质。
所述通道70的宽度为2~5微米。
本发明技术方案的通道70的宽度为2~5微米,所述通道70经过第四次光刻处理时形成,具有较佳的品质。
所述栅极23和所述栅线21均为第一金属复合层,所述第一金属复合层为钼-铝金属复合层、钼-铝合金复合层、钛-铝金属复合层、或铜-钼金属复合层。
其中,所述第一金属复合层为钼-铝金属复合层时,所述钼金属层镀覆于所述基板10的表面,所述铝金属层镀覆于所述钼金属层,所述钼金属层的厚度为0.3~0.5微米,优选为0.39微米,所述铝金属层的厚度为0.04~0.08微米,优选为0.06微米。
所述第一金属复合层为钼-铝合金复合层时,所述钼金属层镀覆于所述基板10的表面,所述铝合金层镀覆于所述钼金属层,所述钼金属层的厚度为0.3~0.5微米,优选为0.39微米,所述铝合金层的厚度为0.04~0.08微米,优选为0.06微米。
所述第一金属复合层为钛-铝金属复合层时,所述钛金属层镀覆于所述基板10的表面,所述铝合金层镀覆于所述钛金属层,所述钛金属层的厚度为0.3~0.5微米,优选为0.39微米,所述铝合金层的厚度为0.04~0.08微米,优选为0.06微米。
所述第一金属复合层为铜-钼金属复合层时,所述铜金属层镀覆于所述基板10的表面,所述钼金属层镀覆于所述铜金属层层,所述铜金属层的厚度为0.3~0.5微米,优选为0.39微米,所述钼金属层的厚度为0.04~0.08微米,优选为0.06微米。
本发明技术方案在所述基板10上镀覆第一金属层20,所述第一金属层20可为复合金属层,以使所述第一金属层20具有较佳的导电性。
镀覆于所述非晶硅层30的金属层为第二金属复合层,所述第二金属复合层为钼-铝-钼金属复合层、钛-铝-钛金属复合层、或铜-钼金属复合层。
其中,所述第二金属复合层为钼-铝-钼复合层时,所述钼金属层和铝金属层及钼金属层依次镀覆于所述非晶硅层30的表面,所述钼金属层和铝金属层及钼金属层的厚度分别为0.005~0.015微米、0.2~0.4微米、0.03~0.04微米,分别优选为0.01微米、0.3微米、0.035微米。
其中,所述第二金属复合层为钛-铝-钛复合层时,所述钛金属层和铝金属层及钛金属层依次镀覆于所述非晶硅层30的表面,所述钛金属层和铝金属层及钛金属层的厚度分别为0.005~0.015微米、0.2~0.4微米、0.03~0.04微米,分别优选为0.01微米、0.3微米、0.035微米。
其中,所述第二金属复合层为铜-钼复合层时,所述铜金属层和钼金属层依次镀覆于所述非晶硅层30的表面,所述铜金属层和钼金属层的厚度分别为0.005~0.015微米、0.2~0.4微米,分别优选为0.01微米、0.3微米。
本发明技术方案在所述非晶硅层30上镀覆形成第二金属层,所述第二金属层可为复合金属层,以使所述第二金属层具有较佳的导电性。
所述钝化层50的材质为SiNx,厚度为100~250微米,x为1或三分之四。
本发明技术方案的钝化层50的材质为SiNx,厚度为100~250微米,使得所述钝化层50可对所述源极41、漏极43进行保护。
本发明还提供一种显示器(未图示),其包括彩色滤光片、液晶及所述主动开关阵列基板。所述液晶位于所述主动开关阵列基板与所述彩色滤光片之间。由于所述显示器采用了上述所有实施例的全部技术方案,因此至少具有上述实施例的技术方案所带来的所有有益效果,在此不再一一赘述。
可以理解的,所述显示器还包括实施显示功能的其他组件,如水平偏光片、垂直偏光片等。
以上仅为本发明的优选实施例,并非因此限制本发明的专利范围,凡是在本发明的发明构思下,利用本发明说明书及附图内容所作的等效结构变换,或直接或间接运用在其他相关的技术领域均包括在本发明的专利保护范围内。
Claims (10)
1.一种主动开关阵列基板的制备方法,其包括以下步骤:
提供一基板;
在所述基板上镀覆第一金属层;
对所述第一金属层进行第一次光刻处理,以形成栅极;
于所述基板、所述栅极上沉积非晶硅层;
在所述非晶硅层上镀覆形成第二金属层;
对所述第二金属层进行第二次光刻处理,以形成图案化第二金属层;
于所述图案化第二金属层上涂覆钝化层;
对所述钝化层进行第三次光刻处理,以形成通孔于所述钝化层上;
于所述钝化层上镀覆透光导电层,其中所述透光导电层穿过所述通孔与所述图案化第二金属层接触;
对所述透光导电层、所述钝化层、及所述图案化第二金属层进行第四次光刻处理,于所述透光导电层、所述钝化层、及所述图案化第二金属层上形成通道、源极及漏极,所述源极和所述漏极分别位于所述通道的两侧。
2.如权利要求1所述的主动开关阵列基板的制备方法,其特征在于,形成通道包括以下步骤:
于所述透光导电层上涂覆光阻膜;
提供二元掩模;采用所述二元掩模遮蔽所述光阻膜;
紫外光穿过所述二元掩膜后,照射第一部分的光阻膜;第一部分的光阻膜被去除,第二部分的光阻膜未被去除;
去除未被第二部分的光阻膜覆盖的透光导电层、钝化层、及图案化第二金属层,形成所述通道。
3.如权利要求1所述的主动开关阵列基板的制备方法,其特征在于,所述通道的宽度为2~5微米。
4.如权利要求1所述的主动开关阵列基板的制备方法,其特征在于,在所述基板上镀覆第一金属层包括:在基板表面镀覆第一复合金属层,所述第一金属复合层为钼-铝金属复合层、钼-铝合金复合层、钛-铝金属复合层、或铜-钼金属复合层。
5.如权利要求4所述的主动开关阵列基板的制备方法,其特征在于,在所述非晶硅层上镀覆形成第二金属层包括:在非晶硅层表面镀覆第二金属复合层,所述第二金属复合层为钼-铝-钼金属复合层、钛-铝-钛金属复合层、或铜-钼金属复合层。
6.如权利要求1所述的主动开关阵列基板的制备方法,其特征在于,所述透光导电层为半透明或透明的导电金属层。
7.一种主动开关阵列基板,包括基板、设于所述基板的栅极和栅线、设于所述基板和所述栅极及所述栅线表面的非晶硅层,其特征在于,所述主动开关阵列基板还包括设于所述非晶硅层表面的图案化第二金属层、形成于所述图案化第二金属层及所述非晶硅层表面的钝化层、及形成于所述钝化层的像素电极,所述钝化层开设有通孔,所述像素电极穿过所述通孔与所述图案化第二金属层接触,所述图案化第二金属层、所述钝化层及所述像素电极通过光刻处理共同形成有通道,所述通道将所述图案化第二金属层分隔为源极和漏极。
8.如权利要求7所述的主动开关阵列基板,其特征在于,所述通道的宽度为2~5微米。
9.如权利要求7所述的主动开关阵列基板,其特征在于,所述栅极和所述栅线均为第一金属复合层,所述第一金属复合层为钼-铝金属复合层、钼-铝合金复合层、钛-铝金属复合层、或铜-钼金属复合层。
10.如权利要求9所述的主动开关阵列基板,其特征在于,所述金属层为第二金属复合层,所述第二金属复合层为钼-铝-钼金属复合层、钛-铝-钛金属复合层、或铜-钼金属复合层。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201611127220.6A CN106601689B (zh) | 2016-12-08 | 2016-12-08 | 主动开关阵列基板及其制备方法 |
| PCT/CN2017/114369 WO2018103599A1 (zh) | 2016-12-08 | 2017-12-04 | 主动开关阵列基板及其制备方法 |
| US16/317,045 US10770488B2 (en) | 2016-12-08 | 2017-12-04 | Active switch array substrate and method for manufacturing the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201611127220.6A CN106601689B (zh) | 2016-12-08 | 2016-12-08 | 主动开关阵列基板及其制备方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN106601689A true CN106601689A (zh) | 2017-04-26 |
| CN106601689B CN106601689B (zh) | 2019-04-09 |
Family
ID=58598147
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201611127220.6A Active CN106601689B (zh) | 2016-12-08 | 2016-12-08 | 主动开关阵列基板及其制备方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US10770488B2 (zh) |
| CN (1) | CN106601689B (zh) |
| WO (1) | WO2018103599A1 (zh) |
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| CN103227148B (zh) | 2013-04-02 | 2015-12-23 | 京东方科技集团股份有限公司 | 一种阵列基板制备方法及阵列基板和显示装置 |
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-
2016
- 2016-12-08 CN CN201611127220.6A patent/CN106601689B/zh active Active
-
2017
- 2017-12-04 US US16/317,045 patent/US10770488B2/en active Active
- 2017-12-04 WO PCT/CN2017/114369 patent/WO2018103599A1/zh not_active Ceased
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Also Published As
| Publication number | Publication date |
|---|---|
| WO2018103599A1 (zh) | 2018-06-14 |
| CN106601689B (zh) | 2019-04-09 |
| US20190305015A1 (en) | 2019-10-03 |
| US10770488B2 (en) | 2020-09-08 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |