CN105870024B - 系统级封装方法 - Google Patents

Abstract

一种系统级封装方法，包括：制作基板，且在制作基板的过程中，将所述第一芯片嵌入至所述基板内；且基板内具有互连层结构，互连层结构包括所述背面暴露出的底层导电层、以及所述正面暴露出的顶层导电层，其中，所述焊盘通过所述底层导电层与所述顶层导电层实现电连接；提供第二芯片；将所述第二芯片设置在所述基板正面上；在所述顶层导电层上以及第二芯片底面上形成电连接层，所述电连接层用于所述顶层导电层与所述第二芯片之间的电连接；在所述基板正面、电连接层上以及第二芯片底面上形成密封层，所述密封层暴露出电连接层表面；在所述暴露出的电连接层上形成金属凸块。本发明提高形成的封装结构灵活性，且使得形成的封装结构结合强度高。

Description

系统级封装方法

技术领域

本发明涉及半导体封装技术领域，特别涉及一种系统级封装方法。

背景技术

随着集成电路技术的不断发展，电子产品越来越向小型化、智能化、高性能以及高可靠性方向发展。而集成电路封装不仅直接影响着集成电路、电子模块乃至整机的性能，而且还制约着整个电子系统的小型化、低成本和可靠性。在集成电路镜片尺寸逐步缩小、集成度不断提高的情况下，电子工业对集成电路封装技术提出了越来越高的要求。

晶圆级芯片尺寸封装(Wafer Level Chip Scale Packaging，WLCSP)技术是对整片晶圆进行封装测试再切割得到单个成品芯片的技术，封装后的芯片尺寸与裸片一致。晶圆级芯片尺寸封装技术颠覆了传统封装如陶瓷无引线芯片载具(ceramic leadless chipcarrier)以及有机无引线芯片载具(organic leadless chip carrier)等模式，顺应了市场对微电子产品日益轻、小、短、薄化和低价化的要求。经晶圆级芯片尺寸封装技术封装后的器件尺寸达到了高度微型化，器件成本随着器件尺寸的减小和晶圆尺寸的增加而显著降低。

由于采用晶圆级芯片尺寸封装技术封装后的芯片功能较为单一，如需实现完整的系统功能，需要在封装好产品之外加上包含有电容、电感或电阻等的外围电路。为此又提出一种系统级封装技术(System Packaging)，系统级封装技术封装后的器件具有更强大的功能，把多种功能芯片，包括如处理器、存储器等功能芯片甚至还可以是电容等被动元件集成在一个封装体内，从而实现一个基本完整的功能。

然而，现有技术采用系统级封装技术形成的封装结构性能有待提高。

发明内容

本发明解决的问题是提供一种系统级封装方法，改善形成的封装结构性能。

为解决上述问题，本发明提供一种系统级封装方法，包括：提供具有功能面的第一芯片，所述功能面上具有焊盘；制作包括正面和与所述正面相对的背面的基板，且在制作所述基板的过程中，将所述第一芯片嵌入至所述基板内使所述功能面与所述背面相对；且所述基板内具有互连层结构，所述互连层结构包括所述背面暴露出的底层导电层、以及所述正面暴露出的顶层导电层，其中，所述焊盘通过所述底层导电层与所述顶层导电层实现电连接；提供第二芯片，所述第二芯片具有贴合面和与所述贴合面相对的底面；将所述第二芯片设置在所述基板正面上，且所述贴合面与所述正面贴合；在所述顶层导电层上以及第二芯片底面上形成电连接层，所述电连接层用于所述顶层导电层与所述第二芯片之间的电连接；在所述基板正面、电连接层上以及第二芯片底面上形成密封层，所述密封层暴露出电连接层表面；在所述暴露出的电连接层上形成金属凸块。

可选的，所述第二芯片底面高于所述基板正面；在将所述第二芯片设置在所述基板正面上之后、形成所述电连接层之前，还包括：在所述第二芯片暴露出的基板正面上形成阻焊层，且所述阻焊层顶部与所述第二芯片底面齐平，且所述电连接层还位于所述顶层导电层与所述第二芯片之间的阻焊层上。

可选的，形成所述电连接层的方法包括：在所述阻焊层上、顶层导电层上以及第二芯片底面上形成电连接膜；图形化所述电连接膜，形成所述电连接层；或者，采用网板印刷工艺，形成所述电连接层。

可选的，将所述第二芯片设置在所述基板正面的工艺步骤包括：在所述基板正面形成凹槽；将所述第二芯片贴合面与所述凹槽底部贴合，且所述第二芯片侧壁与所述凹槽侧壁相接触。

可选的，形成所述密封层的方法包括：采用注塑工艺、转塑工艺或丝网印刷工艺，形成所述密封层，且所述密封层内具有暴露出电连接层表面的开口。

可选的，形成的所述密封层顶部高于所述电连接层顶部，且所述密封层还位于电连接层部分顶部表面。

可选的，所述密封层的材料包括环氧树脂、聚酰亚胺树脂、苯并环丁烯树脂或聚苯并恶唑树脂。

可选的，形成所述金属凸块的工艺步骤包括：在所述暴露出的电连接层上形成球下金属层；在所述球下金属层上形成所述焊球。

可选的，形成所述金属凸块的工艺步骤包括：在所述暴露出的电连接层上形成金属柱；在所述金属柱上形成焊球。

可选的，所述基板背面与所述露出的底层导电层表面齐平。

可选的，制作所述基板的过程中，还包括：提供具有器件面的无源器件，所述器件面上形成有焊垫；将所述无源器件嵌入至所述基板内使所述器件面与所述背面相对；其中，所述焊垫通过所述底层导电层与所述顶层导电层以及焊盘实现电连接。

可选的，在将所述第一芯片嵌入至基板的工艺步骤中，将所述无源器件嵌入至所述基板内，使得所述第一芯片与所述无源器件位于同层。

可选的，所述互连层结构还包括：位于所述底层导电层与所述顶层导电层之间的中间导电层；位于所述底层导电层与所述中间导电层之间的下层插塞，所述下层插塞用于底层导电层与所述中间导电层的电连接；位于所述中间导电层与所述顶层导电层之间的上层插塞，所述上层插塞用于实现所述中间导电层与所述顶层导电层之间的电连接。

可选的，所述下层插塞位于所述无源器件与所述第一芯片之间；其中，所述下层插塞与所述第一芯片侧面所在面之间的最小距离为第一距离，上层插塞与所述第一芯片侧面所在面之间的最小距离为第二距离，所述第一距离小于第二距离。

可选的，制作所述基板的工艺步骤：提供载板；将所述第一芯片和无源器件设置在所述载板上，且所述功能面、以及器件面与所述载板相对；在所述载板上形成覆盖所述第一芯片侧壁以及无源器件侧壁的第一塑封层，且所述第一塑封层内形成有贯穿所述第一塑封层的第一插塞；在所述第一塑封层上形成第二塑封层，且所述第二塑封层内形成有贯穿所述第二塑封层的中间导电层，所述中间导电层与所述第一插塞电连接；在所述第二塑封层上形成第三塑封层，且所述第三塑封层内形成有贯穿所述第三塑封层的上层插塞，所述上层插塞与所述中间导电层电连接；在所述第三塑封层上形成第四塑封层，所述第四塑封层内形成有顶层导电层，且所述第四塑封层暴露出所述顶层导电层顶部；去除所述载板，暴露出所述第一塑封层底部；在所述暴露出的第一塑封层底部形成第五塑封层，且所述第五塑封层内形成有贯穿所述第五塑封层的底层导电层，所述底层导电层与所述第一插塞、焊垫、以及焊盘电连接。

可选的，将所述第一芯片和无源器件设置在所述载板上的方法包括：通过粘合层，使所述第一芯片和无源器件设置在所述载板上；并且，在去除载板的工艺步骤中还去除所述粘合层。

可选的，形成所述第一塑封层以及第一插塞的步骤包括：在所述载板上形成覆盖所述第一芯片侧壁的第一塑封层，且所述第一塑封层内形成有贯穿所述第一塑封层的第一通孔，所述第一通孔底部露出载板表面；采用电镀工艺，形成填充满所述第一通孔的第一插塞。

可选的，形成所述第一塑封层以及第一插塞的步骤包括：在所述载板上形成覆盖所述第一芯片侧壁的第一塑封层，且所述第一塑封层内形成有贯穿所述第一塑封层的第一通孔，所述第一通孔底部露出载板表面；采用电镀工艺，形成填充满所述第一通孔的第一插塞。

可选的，所述载板为金属基板。

可选的，采用注塑工艺、转塑工艺或者丝网印刷工艺，形成所述第一塑封层。

可选的，采用电镀工艺，形成所述中间导电层或上层插塞。

可选的，形成所述第四塑封层以及顶层导电层的工艺步骤包括：在所述上层插塞上以及部分第三塑封层上形成顶层导电层；在所述顶层导电层上以及第三塑封层上形成所述第四塑封层，且所述第四塑封层暴露出所述顶层导电层表面。

可选的，所述第四塑封层顶部高于所述顶层导电层表面，且所述第四塑封层还覆盖顶部导电层部分顶部表面。

可选的，在形成所述第五塑封层之前，还包括：在所述第一塑封层底部形成第六塑封层，且所述第六塑封层内形成有贯穿所述第六塑封层的第二插塞，所述第二插塞以及位于所述第二插塞上的第一插塞共同作为所述下层插塞，且所述第二插塞还与焊垫以及焊盘电连接。

与现有技术相比，本发明的技术方案具有以下优点：

本发明在制作基板的过程中，将第一芯片嵌入至基板内；且所述基板内具有互连层结构，所述互连层结构包括背面暴露出的底层导电层以及正面暴露出的顶层导电层，其中第一芯片的焊盘通过底层导电层与顶层导电层电连接；将第二芯片设置在基板正面上；然后在顶层导电层上以及第二芯片底面上形成电连接层，使顶层导电层与第二芯片电连接；在基板正面、电连接层以及第二芯片底面上形成密封层，所述密封层暴露出电连接层表面；在暴露出的电连接层上形成金属凸块。本发明形成的封装结构，不仅能够通过位于基板正面上的金属凸块使封装结构与外部器件或电路电连接，还可以通过位于基板背面的底层导电层使封装结构与外部器件或电路电连接，提高了封装结构使用灵活性。此外，所述基板与第二芯片之间不仅通过电连接层固定，所述密封层以及金属凸块也可以起到固定基板与第二芯片之间的作用，从而提高形成的封装结构强度。

可选方案中，在将所述第二芯片设置在所述基板正面上之后、形成所述电连接层之前，还包括：在所述第二芯片暴露出的基板正面上形成阻焊层，且所述阻焊层顶部与所述第二芯片底面齐平，从而提高封装结构表面平整度，从而有效的释放形成的封装结构中的应力，避免应力集中而造成的封装结构破裂或分层等问题。

可选方案中，采用塑封层压合工艺制作所述基板，在制作所述基板的工艺过程中制作互连层结构，例如在制作第一塑封层过程中制作第一插塞、制作第二塑封层的过程中制作中间导电层，使得互连层结构的制作工艺简单，降低了封装工艺难度。

可选方案中，本发明中采用电镀工艺在第一塑封层内形成第一插塞，使得形成的第一插塞中无孔隙，且所述第一插塞与第一塑封层之间的界面性能好，改善了所述第一插塞与第一塑封层之间界面性能差而造成的漏电流问题，从而进一步提高形成的封装结构的性能。同理采用电镀工艺形成中间导电层、顶层导电层或上层插塞也具有改善漏电流的效果。

附图说明

图1至图15为本发明一实施例提供的封装过程的封装结构示意图。

具体实施方式

根据背景技术，现有技术形成的封装结构的性能有待进一步提高。

现结合一种系统级封装方法进行分析，所述系统级封装方法包括：提供第一芯片和第二芯片；将所述第一芯片嵌入至基板内，且第一芯片功能面与基板背面相对；将第二芯片设置在所述基板正面；所述基板内具有互连层结构，且所述互连层结构与所述第一芯片和第二芯片电连接，所述互连层结构包括底层导电层，所述底层导电层被所述基板背面暴露出来；在所述暴露出的底层导电层上形成金属凸块；在所述基板正面以及第二芯片表面形成密封层。

上述方法形成的封装结构中，由于基板正面以及第二芯片表面被密封层密封，使得将所述封装结构与其他器件或结构电连接时，仅能够通过位于基板背面的金属凸块实现电连接；所述封装结构正面被密封层密封而无法与其他器件或结构电连接，使得封装结构的使用受到限制，因此形成的封装结构的性能有待进一步提高。

为解决上述问题，本发明提供一种系统级封装方法，包括：提供具有功能面的第一芯片，所述功能面上具有焊盘；制作包括正面和与所述正面相对的背面的基板，且在制作所述基板的过程中，将所述第一芯片嵌入至所述基板内使所述功能面与所述背面相对；且所述基板内具有互连层结构，所述互连层结构包括所述背面暴露出的底层导电层、以及所述正面暴露出的顶层导电层，其中，所述焊盘通过所述底层导电层与所述顶层导电层实现电连接；提供第二芯片，所述第二芯片具有贴合面和与所述贴合面相对的底面；将所述第二芯片设置在所述基板正面上，且所述贴合面与所述正面贴合；在所述顶层导电层上以及第二芯片底面上形成电连接层，所述电连接层用于所述顶层导电层与所述第二芯片之间的电连接；在所述基板正面、电连接层上以及第二芯片底面上形成密封层，所述密封层暴露出电连接层表面；在所述暴露出的电连接层上形成金属凸块。

本发明形成的封装结构，不仅能够通过位于基板正面上的金属凸块使封装结构与外部器件或电路电连接，还可以通过位于基板背面的底层导电层使封装结构与外部器件或电路电连接，提高了封装结构使用灵活性。此外，所述基板与第二芯片之间不仅通过电连接层固定，所述密封层以及金属凸块也可以起到固定基板与第二芯片之间的作用，从而提高形成的封装结构强度。

为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。

图1至图15为本发明一实施例提供的封装过程的封装结构示意图。

参考图1，提供具有功能面10的第一芯片101，所述功能面10上具有焊盘102。

所述第一芯片101内具有集成电路(未图示)，所述焊盘102与第一芯片101内的集成电路电连接，所述焊盘102作为第一芯片101内的集成电路与外部连接的端口。

所述焊盘102的材料包括铜、铝或钨。

需要说明的是，所述焊盘102可以为与所述第一芯片101上的集成电路直接电连接的，还可以为通过所述第一芯片101功能面10上形成的再布线金属层引出的。

此外，还可以对所述焊盘102表面进行抗氧化处理，防止所述焊盘102的材料发生氧化反应。在一个具体实施例中，所述抗氧化处理的方法包括：向所述焊盘102表面喷锡、浸银或者浸金。

后续的工艺步骤包括：制作具有正面和与所述正面相对的背面的基板，且在制作所述基板的过程中，将所述第一芯片101嵌入至所述基板内使所述功能面10与所述背面相对，且所述基板内具有互连层结构，所述互连层结构包括所述背面暴露出的底层导电层、以及所述正面暴露出的顶层导电层，其中，所述焊盘102通过所述底层导电层与所述顶层导电层实现电连接。

本实施例中，所述基板包括若干层叠的塑封层，且所述互连层结构位于所述塑封层内。以下将结合附图对所述基板的制作步骤进行详细说明。

参考图2，提供载板01；将所述第一芯片101设置在所述载板01上，且所述功能面10与所述载板01相对。

所述载板01为后续制作基板提供支撑作用。所述载板01为玻璃基板、金属基板或硅基板。

本实施例中，后续还会利用所述载板01作为进行电镀工艺的种子层，因此，所述载板01为金属基板。

本实施例中，在将所述第一芯片101设置在所述载板01上的步骤中，还提供具有器件面(未标示)的无源器件103，所述器件面上具有焊垫104；将所述第一芯片101和无源器件103设置在所述载板01上，且所述功能面10、以及器件面与所述载板01相对。

其中，所述无源器件103为电感器、电容器或电阻器中的一种或多种；所述焊垫104为使所述无源器件103与外部电连接的端口。所述无源器件103至少位于所述第一芯片101的一侧，本实施例中，以所述无源器件103位于所述第一芯片101相对的两侧作为示例。

且在制作基板的工艺过程中，在将所述第一芯片101嵌入至所述基板的工艺步骤中，将所述无源器件103嵌入至所述基板内，使得所述第一芯片101与所述无源器件103位于同层，从而降低后续形成的互连层结构与第一芯片101以及无源器件103电连接的工艺难度。

本实施例中，在载板01上设置的第一芯片101的数量为1，在其他实施例中，在基板上设置的第一芯片的数量还可以大于1，当所述第一芯片的数量大于1时，所述第一芯片的种类可以相同或不同。

本实施例中，通过粘合层(未图示)将所述第一芯片101和无源器件103设置在所述载板01上，具体过程包括：提供载板01，在所述载板01的部分区域设置粘合层；将所述第一芯片101的焊盘102表面贴于所述粘合层上，且将无源器件103的焊垫104表面贴于所述粘合层上，其中，无源器件104位于所述第一芯片103相对的两侧。

本实施例中，所述粘合层的材料为UV胶材料。在其他实施例中，所述粘合层还可以为热降解胶材料。

此外，需要说明的是，后续形成的第一插塞对应的载板01区域表面应被粘合层暴露出来，使得后续能够以载板01为种子层进行电镀工艺。

参考图3，在所述载板01上形成覆盖所述第一芯片101侧壁以及无源器件103侧壁的第一塑封层201，且所述第一塑封层201内形成有贯穿所述第一塑封层201的第一插塞301。

通过所述第一塑封层201将所述第一芯片101和无源器件103封装在一起。本实施例中，所述第一塑封层201顶部与所述第一芯片101顶部齐平，其中，所述第一芯片101顶部指的是与所述功能面10相对的面，使得第一芯片101与无源器件103以及第一塑封层201之间的固定性好，并且由于第一塑封层201的厚度适中，因此在第一塑封层201内形成第一插塞301的工艺难度较低。

在其他实施例中，所述第一塑封层顶部还可以高于所述第一芯片顶部，或者，所述第一塑封层顶部低于所述第一芯片顶部。

所述第一塑封层201的材料为树脂，所述树脂可以为环氧树脂、聚酰亚胺树脂、苯并环丁烯树脂或聚苯并恶唑树脂；所述树脂也可以为聚对苯二甲酸丁二酯、聚碳酸酯、聚对苯二甲酸乙二醇酯、聚乙烯、聚丙烯、聚烯烃、聚氨酯、聚烯烃、聚醚砜、聚酰胺、聚亚氨酯、乙烯-醋酸乙烯共聚物或聚乙烯醇；所述第一塑封层201还可以为其他合适的塑封材料。

所述第一塑封层201的形成工艺为注塑工艺(injection molding)、转塑工艺(transfer molding)或丝网印刷工艺。

所述第一插塞301为互连层结构中的一部分，所述第一插塞301位于所述无源器件103以及第一芯片101之间。封装结构对所述对第一芯片101与无源器件103之间的距离具有要求，例如，为满足器件小型化微型化发展趋势，所述第一芯片101与所述无源器件103之间距离越来越小。

所述第一插塞301的材料包括铜、铝或钨。本实施例中，形成所述第一塑封层201以及第一插塞301的工艺步骤包括：在所述载板01上形成覆盖所述第一芯片101侧壁以及无源器件103侧壁的第一塑封层201，且所述第一塑封层201内形成有贯穿所述第一塑封层201的第一通孔(未图示)，所述第一通孔底部暴露出载板01表面；采用电镀工艺，形成填充满所述第一通孔的第一插塞301。

在电镀工艺过程中，位于所述第一通孔底部的载板01作为种子层以完成电镀工艺。

采用电镀工艺形成所述第一插塞301的过程中，电镀形成第一插塞301的金属膜为自第一通孔底部向顶部方向生长的，因此所述第一插塞301对第一通孔的填充效果好，防止第一通孔顶部过早封闭而引起的孔隙问题，因此即使本实施例中形成的第一通孔的宽度尺寸较小，仍能形成高质量的第一插塞301，从而提高封装形成的封装结构的性能。

此外，采用电镀工艺形成的所述第一插塞301与第一塑封层201之间的界面性能好，所述第一插塞301与第一塑封层201之间接触紧密，从而避免了界面性能差而造成的漏电流问题。

需要说明的是，在其他实施例中，还可以采用沉积工艺，形成填充满所述第一通孔的第一插塞；形成所述第一插塞的工艺步骤包括：采用沉积工艺，形成填充满所述第一通孔的金属膜，且所述金属膜还位于第一塑封层顶部；去除高于所述第一塑封层顶部的金属膜，形成所述第一插塞。

参考图4，在所述第一塑封层201上形成第二塑封层202，且所述第二塑封层202内形成有贯穿所述第二塑封层202的中间导电层401，所述中间导电层401与所述第一插塞301电连接。

有关第二塑封层202的形成工艺以及材料可参考前述第一塑封层201的相应描述，在此不再赘述。

所述中间导电层401为互连层结构的一部分；所述中间导电层401的材料包括铜、铝或钨。

本实施例中，形成第二塑封层202以及中间导电层401的工艺步骤包括：在所述第一塑封层201上形成第二塑封层202，且所述第二塑封层202内形成有贯穿所述第二塑封层202的第一沟槽，所述第一沟槽底部暴露出第一插塞301表面；采用电镀工艺，形成填充满所述第一沟槽的中间导电层401。

在其他实施例中，也可以采用沉积工艺，形成填充满所述第一沟槽的中间层。

此外，在其他实施例中，形成所述第二塑封层以及中间导电层的工艺步骤还可以包括：首先，在所述第一插塞上以及部分第一塑封层上形成中间导电层；接着，在被所述中间导电层暴露出的第一塑封层上形成第二塑封层，所述第二塑封层覆盖中间导电层侧壁。

参考图5，在所述第二塑封层202上形成第三塑封层203，且所述第三塑封层203内形成有贯穿所述第三塑封层203的上层插塞302，所述上层插塞302与所述中间导电层401电连接。

有关第三塑封层203的材料和形成工艺可参考前述对第一塑封层201的相应描述，在此不再赘述。

所述上层插塞302为互连层结构的一部分，用于实现所述中间导电层401与后续形成的上层导电层之间的电连接。

本实施例中，所述第一插塞301与所述第一芯片101侧面所在面之间的最小距离为第一距离，上层插塞302与所述第一芯片101侧面所在面之间的最小距离为第二距离，且所述第一距离小于第二距离。也可以认为，所述第一插塞301与所述第一塑封层201侧壁之间的距离大于所述上层插塞302与所述第一塑封层201侧壁之间的距离。

由于与所述第一插塞301相比，所述上层插塞302更靠近第一塑封层201侧壁，因此后续形成的顶层导电层与第一塑封层201侧壁之间的距离也较小，相应的，上层插塞302与后续设置的第二芯片之间的距离较大，满足封装结构对上层插塞302与第二芯片之间距离较大的需求；并且，无需增加所述无源器件103与第一芯片101之间的距离，使得形成的封装结构仍可保持较小的尺寸。

本实施例中，形成所述第三塑封层203以及上层插塞302的工艺步骤包括：在所述第二塑封层202上以及中间导电层401上形成第三塑封层203，且所述第三塑封层203内形成有贯穿所述第三塑封层203的第二通孔，所述第二通孔底部暴露出部分中间导电层401表面；采用电镀工艺，形成填充满所述第二通孔的上层插塞302。

本实施例中，采用电镀工艺形成所述上层插塞302，使得所述上层插塞302与第二塑封层203之间的界面性能好，避免由于界面性能差而出现的漏电流问题，且还避免上层插塞302内形成孔隙。

在其他实施例中，还可以采用沉积工艺，形成填充满所述第二通孔的上层插塞。

参考图6，在所述第三塑封层203上形成第四塑封层204，所述第四塑封层204内形成有顶层导电层402，且所述第四塑封层204暴露出所述顶层导电层402顶部。

有关第四塑封层204的材料和形成工艺可参考前述对第一塑封层201的相应描述。

所述顶层导电层402为互连层结构的一部分；所述顶层导电层402的材料包括铜、铝或钨。

本实施例中，所述第四塑封层204顶部高于所述顶层导电层402表面，且所述第四塑封层204还覆盖顶层导电层402部分顶部表面。其好处包括：后续会在第一塑封层201底部上形成第五塑封层以及底层导电层，在形成所述第五塑封层以及底层导电层的过程中，包括所述第四塑封层204以及顶层导电层402的结构会被倒置，倒置后所述第四塑封层204能够对顶层导电层402提供保护作用；并且，由于第四塑封层204覆盖部分顶层导电层402，使得第四塑封层204、顶层导电层402以及第三塑封层203之间的结合力强，防止顶层导电层402脱落。

在其他实施例中，所述第四塑封层顶部还可以与所述顶层导电层顶部齐平。

本实施例中，形成所述第四塑封层204以及顶层导电层的工艺步骤包括：在所述上层插塞302上以及部分第三塑封层203上形成顶层导电层402；在所述顶层导电层402上以及第三塑封层203上形成所述第四塑封层204，且所述第四塑封层204暴露出所述顶层导电层402表面。

其中，采用网板印刷工艺形成所述顶层导电层402，或者，采用沉积工艺以及图形化工艺形成所述顶层导电层402。

参考图7，去除所述载板01(参考图6)，暴露出所述第一塑封层202底部。

本实施例中，在去除所述载板01的过程中还去除所述粘合层。

需要说明的是，本实施例中，在形成所述顶层导电层402之后去除所述载板01，使得所述载板01在形成第二塑封层202、第三塑封层203以及第四塑封层204的过程中始终提供支撑作用，防止第一塑封层202、第三塑封层203或第四塑封层204发生断裂问题。

此外，所述载板01还对所述焊盘102、焊垫104以及第一插塞301表面提供保护作用，避免焊盘102、焊垫104或第一插塞301表面受到污染。

在其他实施例中，还可以在形成所述第一塑封层之后、形成所述顶层导电层之前的任一步骤中，去除所述载板。

参考图8及图9，在所述暴露出的第一塑封层202底部形成第五塑封层205，且所述第五塑封层205内形成有贯穿所述第五塑封层205的底层导电层403，所述底层导电层403与所述第一插塞301、焊垫104以及焊盘102电连接。

有关第五塑封层205的材料和形成工艺可参考第一塑封层201的相应描述，在此不再赘述。

所述第五塑封层205底部与所述底层导电层403底部齐平，使得形成的封装结构具有良好的平整度。

本实施例中，形成所述第五塑封层205和底层导电层403的工艺步骤包括：在所述第一塑封层201底部上形成第五塑封层205，且所述第五塑封层205内形成有贯穿所述第五塑封层205的第二沟槽；采用电镀工艺或沉积工艺，形成填充满所述第二沟槽的底层导电层403。

在其他实施例中，形成所述第五塑封层和底层导电层的工艺步骤还可以包括：在所述第一塑封层底部上以及第一插塞上形成底层导电层；在所述底层导电层暴露出的第一塑封层上形成第二塑封层。

由于焊盘102以及焊垫104的厚度尺寸较小，为了改善焊盘102、焊垫104与底层导电层403之间的电连接性能，在所述焊盘102与底层导电层403之间、焊垫104与所述底层导电层403之间还形成第二插塞303。

具体的，在形成所述第五塑封层205之前，还包括：在所述第一塑封层201底部形成第六塑封层206，且所述第六塑封层206内形成有贯穿所述第六塑封层206的第二插塞303，所述第二插塞303以及位于所述第二插塞303上的第一插塞301共同作为下层插塞30，且所述第二插塞303还与焊垫104以及焊盘102电连接。

本实施例中，所述基板包括：第五塑封层205、位于第五塑封层205上的第六塑封层206、位于第六塑封层206上的第一塑封层201、位于第一塑封层201上的第二塑封层202、位于第二塑封层202上的第三塑封层203以及位于第三塑封层203上的第四塑封层204，其中，所述基板的正面21位所述第四塑封层204表面，所述基板的背面22为所述第五塑封层205表面。

所述第一芯片101和无源器件103嵌入至基板内且所述功能面10与所述背面22相对。

位于基板内的互连层结构包括：所述背面22暴露出的底层导电层403、以及所述正面21暴露出的顶层导电层402，其中，所述焊盘102以及焊垫104通过所述底层导电层403与所述顶层导电层402实现电连接。

所述互连层结构还包括：位于所述底层导电层403与所述顶层导电层402之间的中间导电层401；位于所述底层导电层403与所述中间导电层401之间的下层插塞30，所述下层插塞30用于底层导电层403与所述中间导电层401的电连接，所述下层插塞30包括第二插塞303以及位于第二插塞303上的第一插塞301；位于所述中间导电层401与所述顶层导电层402之间的上层插塞302，所述上层插塞302用于实现所述中间导电层401与所述顶层导电层402之间的电连接。

所述下层插塞30位于所述无源器件104与所述第一芯片101之间；其中，所述下层插塞30与所述第一芯片101侧面所在面之间的最小距离为第一距离，上层插塞302与所述第一芯片101侧面所在面之间的最小距离为第二距离，所述第一距离小于第二距离。

所述基板背面22与所述露出的底层导电层403表面齐平，从而提高形成的封装结构的平整度，有效的释放封装结构中的应力，避免由于平整度差而造成的在封装结构中应力集中的问题，防止封装结构在应力作用下发生开裂。

需要说明的是，在其他实施例中，所述互连层结构还包括所述底层导电层和顶层导电层之前，还包括：位于所述底层导电层与所述顶层导电层之间的连接插塞，通过所述连接插塞实现所述底层导电层与所述顶层导电层之间的电连接。相应的，所述基板包括若干层塑封层，所述塑封层的层数与形成所述底层导电层、连接插塞以及顶层导电层的方法有关。

参考图10，在所述基板正面21形成凹槽20。

所述凹槽20的宽度尺寸与后续在基板正面21设置的第二芯片的尺寸相对应，使得后续在基板正面21设置第二芯片时，所述第二芯片与所述凹槽20相互卡和，因此所述凹槽20对第二芯片的起到固定作用，避免第二芯片在后续的封装过程中发生偏移。

所述凹槽20的深度小于或等于第二芯片的厚度尺寸。本实施例中，以所述凹槽20的深度小于第二芯片的厚度尺寸作为示例，所述凹槽20底部位于所述第三塑封层203中。

在一个具体实施例中，形成所述凹槽20的工艺步骤包括：在所述第四塑封层204上以及顶层导电层402上形成光刻胶层；以所述光刻胶层掩膜，刻蚀所述第四塑封层204和第三塑封层203，形成所述凹槽20；去除所述光刻胶层。

在其他实施例中，所述第四塑封层和第三塑封层的材料为感光树脂时，采用曝光工艺以及显影工艺，形成所述凹槽。

还需要说明的是，在本发明其他实施例中，还可以在前述形成第三塑封层和第四塑封层的过程中，通过调整形成的第三塑封层和第四塑封层的形貌，形成所述凹槽。

参考图11，提供第二芯片501，所述第二芯片501具有贴合面(未标示)和与所述贴合面相对的底面(未标示)；将所述第二芯片501设置在所述基板正面21上，且所述贴合面与所述正面21贴合。

本实施例中，将所述第二芯片501设置在所述基板正面21的工艺包括：所述基板正面21形成凹槽20(参考图10)；将所述第二芯片501贴合面与所述凹槽20底部贴合，且所述第二芯片501侧壁与所述凹槽20侧壁相接触。

所述第二芯片501与所述凹槽20相互卡合，从而提高所述第二芯片501的抗相对位移能力，提高第二芯片501的位置精确性。

本实施例中，所述第二芯片501底面高于所述基板正面21。在其他实施例中，所述第二芯片底面还可以与所述基板正面齐平。

在其他实施例中，所述第二芯片贴合面与所述基板正面之间还可以具有粘合层，通过所述粘合层使得所述第二芯片贴合面与所述基板正面贴合。

参考图12，在将所述第二芯片501设置在所述基板正面21上之后，在所述第二芯片暴露出的基板正面21上形成阻焊层502。

所述阻焊层502顶部与所述第二芯片501底面齐平。形成的所述阻焊层502有利于提高基板与第二芯片501之间的表面平整度，从而相应的后续形成的顶层导电层具有良好的顶部表面平整度，使得形成的顶层导电层顶部齐平，从而进一步加强形成的封装结构平整度。

所述阻焊层502的材料为阻焊剂，例如为绿油。

本实施例中，形成所述阻焊层502的工艺步骤包括：在所述第二芯片501暴露出的基板正面21上、第一芯片501底面上以及顶层导电层402上涂覆光感绿油膜，其中，位于所述第二芯片501暴露出的基板正面21上的光感绿油膜顶部与所述第二芯片501底面齐平；对所述光感绿油膜进行曝光处理以及显影处理，去除位于所述第二芯片501底面上以及顶层导电层402上的光感绿油膜，形成所述阻焊层502。

在其他实施例中，还可以采用印刷工艺、转塑工艺或注塑工艺形成所述阻焊层。

参考图13，在所述顶层导电层402以及第二芯片501底面上形成电连接层503，所述电连接层503用于所述顶层导电层402与所述第二芯片501之间的电连接。

本实施例中，所述电连接层503位于所述第二芯片501部分底面上。

由于第二芯片501与所述顶层导电层402之间还形成有阻焊层502，因此形成的所述电连接层503还位于所述顶层导电层402与所述第二芯片501之间的阻焊层502上。

形成所述电连接层503的方法包括：在所述阻焊层502上、顶层导电层402上以及第二芯片501底面上形成电连接膜；图形化所述电连接膜，形成所述电连接层503。

在其他实施例中，还可以采用网板印刷工艺，形成所述电连接层。

本实施例中，所述第二芯片501底面高于所述基板正面201，且由于在基板正面21上形成有阻焊层502，使得阻焊层502顶部与所述第二芯片501底面齐平，因此相应的提高了电连接层503顶部表面平整度，减少了电连接层503顶部出现的台阶问题，进而改善形成的封装结构表面平整度，有效的释放封装结构内部应力。

需要说明的是，在其他实施例中，所述基板正面上未形成阻焊层时，形成的所述电连接层位于所述顶层导电层上以及第二芯片上，还位于所述顶层导电层与第二芯片之间的基板正面上。

本实施例中，所述电连接层503将所述第二芯片501与顶层导电层402电连接，且所述顶层导电层402与所述第一芯片101以及无源器件103电连接，因此，本实施例中所述第一芯片101、无源器件103以及第二芯片501电连接。

参考图14，在所述基板正面21(参考图12)、电连接层503上以及第二芯片501底面上形成密封层504，所述密封层504暴露出电连接层503表面。

本实施例中，由于所述基板正面21形成有阻焊层502，相应形成的所述密封层504位于所述阻焊层502上。

所述密封层504为所述第二芯片501以及基板提供密封作用，使得所述第二芯片501处于密封环境中，避免外界环境对所述第二芯片501造成不良影响。由于前述形成的电连接层503具有较高的表面平整度，相应使得形成的密封层504也具有较高的避免平整度。

并且，所述密封层504进一步提高所述基板与所述第二芯片501之间的结合强度，提高封装结构的性能。

本实施例中，形成的所述密封层504顶部高于所述电连接层503顶部，且所述密封层504还位于所述电连接层503部分顶部表面，使得暴露出在外界环境中的电连接层503表面较小；并且，所述密封层504有利于提高电连接层503与所述第二芯片501之间、以及电连接层503与所述基板之间的结合强度。

所述密封层504的材料包括环氧树脂、聚酰亚胺树脂、苯并环丁烯树脂或聚苯并恶唑树脂。形成所述密封层504的方法包括：采用注塑工艺、转塑工艺或丝网印刷工艺，形成所述密封层504，且所述密封层504内具有暴露出电连接层503表面的开口505。

参考图15，在所述暴露出的电连接层503上形成金属凸块。

所述金属凸块位于所述开口505(参考图14)暴露出的电连接层503上。

本实施例中，形成所述金属凸块的工艺步骤包括：在所述暴露出的电连接层503上形成球下金属层506；在所述球下金属层506上形成所述焊球507。

本实施例中，采用电镀工艺形成所述球下金属层506，以所述暴露出的电连接层503为电镀工艺的种子层；所述焊球507的材料包括焊锡，采用植球工艺形成所述焊球507。

在其他实施例中，所述焊球的形成工艺可以为网板印刷和回流工艺，还可以为电镀和回流工艺。

相应的，形成的所述金属凸块包括：位于所述电连接层503上的球下金属层506、以及位于所述球下金属层506上的焊球507。

在其他实施例中，形成所述金属凸块的工艺步骤还可以包括：在所述暴露出的电连接层上形成金属柱；在所述金属柱上形成焊球，其中，所述焊球位于所述金属柱的顶部上，还可以位于所述金属柱的顶部和侧壁上。

相应的，形成的所述金属凸块包括：位于所述电连接层上的金属柱、以及位于所述金属柱上的焊球，所述焊球位于所述金属柱的顶部上，还可以位于所述金属柱的顶部和侧壁上。

本发明在制作基板的过程中，将第一芯片嵌入至基板内；且所述基板内具有互连层结构，所述互连层结构包括背面暴露出的底层导电层以及正面暴露出的顶层导电层，其中第一芯片的焊盘通过底层导电层与顶层导电层电连接；将第二芯片设置在基板正面上；然后在顶层导电层上以及第二芯片底面上形成电连接层，使顶层导电层与第二芯片电连接；在基板正面、电连接层以及第二芯片底面上形成密封层，所述密封层暴露出电连接层表面；在暴露出的电连接层上形成金属凸块。

本发明形成的封装结构，不仅能够通过位于基板正面上的金属凸块使封装结构与外部器件或电路电连接，还可以通过位于基板背面的底层导电层使封装结构与外部器件或电路电连接，提高了封装结构使用灵活性。此外，所述基板与第二芯片之间不仅通过电连接层固定，所述密封层以及金属凸块也可以起到固定基板与第二芯片之间的作用，从而提高形成的封装结构强度。

并且，在将所述第二芯片设置在所述基板正面上之后、形成所述电连接层之前，还包括：在所述第二芯片暴露出的基板正面上形成阻焊层，且所述阻焊层顶部与所述第二芯片底面齐平，从而提高封装结构表面平整度，从而有效的释放形成的封装结构中的应力，避免应力集中而造成的封装结构破裂或分层等问题。

此外，本发明中，采用塑封层压合工艺制作所述基板，且在制作所述基板的工艺过程中制作互连层结构，例如在制作第一塑封层过程中制作第一插塞、制作第二塑封层的过程中制作中间导电层，使得互连层结构的制作工艺简单，降低了封装工艺难度。

同时，本发明中采用电镀工艺在第一塑封层内形成第一插塞，使得形成的第一插塞中无孔隙，且所述第一插塞与第一塑封层之间的界面性能好，改善了所述第一插塞与第一塑封层之间界面性能差而造成的漏电流问题，从而进一步提高形成的封装结构的性能。同理采用电镀工艺形成中间导电层、顶层导电层或上层插塞也具有改善漏电流的效果。

相应的，本发明还提供一种封装结构，图15为本发明实施例提供的封装结构的结构示意图，所述封装结构包括：

具有功能面10的第一芯片101，所述功能面10上具有焊盘102；

包括正面(未标示)和与所述正面相对的背面22的基板，所述第一芯片101位于所述基板内，且所述功能面10与所述背面22相对，且所述基板内具有互连层结构，所述互连层结构包括所述背面22暴露出来的底层导电层403、以及所述正面暴露出来的顶层导电层402，其中，所述焊盘102通过所述底层导电层403与顶层导电层402电连接；

位于所述基板正面的第二芯片501，所述第二芯片501具有贴合面以及与所述贴合面相对的底面，且所述贴合面与所述正面贴合；

位于所述顶层导电层403上以及第二芯片501底面上的电连接层503，所述电连接层403用于所述顶层导电层402与所述第二芯片501之间的电连接；

位于所述基板正面、电连接层503上以及第二芯片501底面上的密封层504，所述密封层504暴露出所述电连接层503表面；

位于所述暴露出的电连接层503上的金属凸块。

以下将结合附图对本实施例提供的封装结构进行详细说明。

所述第一芯片101内具有集成电路(未图示)，所述焊盘102与所述第一芯片101内的集成电路电连接，所述焊盘102作为第一芯片101内的集成电路与外部连接的端口。

本实施例中，所述基板内除嵌入有第一芯片101外，所述基板内还嵌入有无源器件103，且所述第一芯片101与所述无源器件103位于所述基板的同层。在其他实施例中，所述无源器件和第一芯片还可以处于基板的不同层位置。

所述封装结构还包括：位于所述基板内具有器件面的无源器件103，所述器件面103上具有焊垫104，且所述器件面与所述背面22相对；其中，所述焊垫104通过所述底层导电403与所述顶层导电层401以及焊盘102电连接。

本实施例中，所述基板包括若干层叠的塑封层，且所述互连层结构位于所述塑封层内。具体的，所述基板包括：

覆盖所述第一芯片101侧壁以及无源器件103侧壁的第一塑封层201，且所述第一塑封层201内具有贯穿所述第一塑封层201的第一插塞301；

所述第一塑封层201用于将所述第一芯片101与所述无源器件103塑封在一起。本实施例中，所述第一塑封层201顶部与所述第一芯片101背面齐平。在其他实施例中，所述第一塑封层顶部还可以低于或高于所述第一芯片背面。

所述第一插塞301作为连接无源器件103、第一芯片101以及第二芯片501的媒介的一部分。且所述第一插塞301位于所述无源器件103与所述第一芯片101之间。

位于所述第一塑封层201上的第二塑封层202，且所述第二塑封层202内具有贯穿所述第二塑封层202的中间导电层401，所述中间导电层401与所述第一插塞301电连接；

所述中间导电层401为互连层结构的一部分。

位于所述第二塑封层202上的第三塑封层203，且所述第三塑封层203内具有贯穿所述第三塑封层203的上层插塞302，所述上层插塞302与所述中间导电层401电连接；

所述上层插塞302为互连层结构的一部分，且所述第一插塞301与所述第一芯片101侧面所在面之间的最小距离为第一距离，上层插塞302与所述第一芯片101侧面所在面之间的最小距离为第二距离，所述第一距离小于第二距离。由于上层插塞302与所述第二塑封层202侧壁之间的距离小于第一插塞301与所述第二塑封层202侧壁之间的距离，使得在不增加无源器件103与第一芯片101之间的距离的情况下，使得上层插塞302与第二芯片501之间的距离较远，使得封装结构满足小型化微型化的发展趋势，且还满足对上层插塞302与第二芯片501之间的距离较远的需求。

位于所述第三塑封层203上的第四塑封层204，所述第四塑封层204内具有顶层导电层402，且所述第四塑封层204暴露出所述顶层导电层402顶部；

所述顶层导电层402为互连层结构的一部分。本实施例中，所述第四塑封层204顶部高于所述顶层导电层402表面，且所述第四塑封层204还覆盖顶层导电层402部分顶部表面，从而提高顶层导电层402与所述第四塑封层204之间的结合强度。在其他实施例中，所述第四塑封层顶部还可以与所述顶层导电层顶部齐平。

所述基板还包括：位于所述第一塑封层201底部的第五塑封层205，所述第五塑封层205内具有贯穿所述第五塑封层205的底层导电层403，所述底层导电层403与所述第一插塞301、焊垫104以及焊盘102电连接。

本实施例中，所述第五塑封层205底部与所述底层导电层403底部齐平，使得封装结构具有良好的平整度，避免封装结构中由于平整度差而产生的应力问题。相应的，所述基板底部与所述底层导电层403底部齐平。

由于焊盘102以及焊垫104的厚度尺寸较小，为了改善焊盘102、焊垫104与底层导电层403之间的电连接性能，在所述焊盘102与底层导电层403之间、焊垫104与所述底层导电层403之间还具有第二插塞303。相应的，所述基板还包括：位于所述第一塑封层201与所述第五塑封层205之间的第六塑封层206，所述第六塑封层206内具有贯穿所述第六塑封层206的第二插塞303，所述第二插塞303以及位于第二插塞303上的第一插塞301共同作为下层插塞30，且所述第二插塞303还与焊垫104以及焊盘102电连接。

相应的，本实施例中，位于所述基板内的互连层结构还包括：位于所述底层导电层403与所述顶层导电层402之间的中间导电层401；位于所述底层导电层403与所述中间导电层401之间的下层插塞30，所述下层插塞30用于底层导电层403与所述中间导电层401的电连接；位于所述中间导电层401与所述顶层导电层402之间的上层插塞302，所述上层插塞302用于实现所述中间导电层401与所述顶层导电层402之间的电连接。

本实施例中，所述下层插塞30位于所述无源器件103与所述第一芯片101之间；其中，所述下层插塞30与所述第一芯片101侧面所在面之间的最小距离为第一距离，上层插塞302与所述第一芯片101侧面所在面之间的最小距离为第二距离，所述第一距离小于第二距离。

需要说明的是，本实施例中，以所述基板包括六层层叠塑封层为例，在其他实施例中，所述塑封层的层数根据所述互连层结构中互连层的层数变化而变化。例如，所述互连层结构包括：底层导电层、顶层导电层、以及连接所述顶层导电层和顶层导电层之间的连接插塞时，所述基板可以包括三层层叠塑封层，也可以包括四层层叠塑封层。

本实施例中，所述第二芯片501底面高于所述基板正面；为了提高封装结构平整度，所述封装结构还包括：位于所述第二芯片501暴露出的基板正面上的阻焊层502，且所述阻焊层502顶部与所述第二芯片501底面齐平；相应的，所述电连接层503还位于所述顶层导电层402与第二芯片501之间的阻焊层502上。

为了提高所述第二芯片501与所述基板之间的抗位移能力，防止所述第二芯片501在所述基板上发生位移，所述基板正面还具有凹槽(未标示)，所述第二芯片501位于所述凹槽内，使得所述第二芯片501与所述凹槽相互卡和；所述第二芯片501贴合面与所述凹槽底部贴合，且所述第二芯片501侧壁与所述凹槽侧壁相接触。本实施例中，以所述凹槽底部位于所述第三塑封层203内为例，在其他实施例中，所述凹槽底部还可以位于第四塑封层内或者第二塑封层内，根据所述第二芯片的高度确定所述凹槽底部所在位置，以所述第二芯片底面与所述基板正面齐平或高于所述基板正面为准。

本实施例中，所述电连接层503用于实现所述第一芯片101、无源器件103以及第二芯片501之间的电连接，所述电连接层503与所述顶层导电层402相接触。由前述分析可知，在不增加第一芯片101与无源器件103之间距离的情况下，所述上层插塞302与所述基板侧壁之间的距离较小；相应顶层导电层402与所述基板侧壁之间也具有较小的距离，因此顶层导电层402与所述第二芯片501之间的距离相对较大，从而在不增加封装结构尺寸的条件下，增加所述顶层导电层402与第二芯片501之间的距离，避免顶层导电层402与第二芯片501之间距离过近引起的问题。

本实施例中，所述密封层504顶部高于所述电连接层503顶部，且所述密封层504还位于电连接层503部分顶部表面。所述密封层504有利于提高电连接层503与第二芯片501之间、以及电连接层503与所述基板之间的结合强度，从而提高封装结构的结合强度。

本实施例中，所述金属凸块包括：位于所述暴露出的电连接层503上的球下金属层506；位于所述球下金属层506上的焊球507。

位于所述电连接层503上的金属凸块能够进一步提高电连接层503与第二芯片501之间、以及电连接层503与所述基板之间的结合强度，从而进一步提高封装结构的强度。

在其他实施例中，所述金属凸块还可以包括：位于所述暴露出的电连接层上的金属柱；位于所述金属柱上的焊球。

本实施例提供的封装结构中，可以利用所述金属凸块将所述封装结构与外部器件或电路电连接，还可以利用所述封装结构基板底部的底层导电层403将所述封装结构与外部器件或电路电连接，从而提高所述封装结构的使用灵活性。同时，所述基板与第二芯片之间不仅通过电连接层固定，所述密封层以及金属凸块也可以起到固定基板与第二芯片之间的作用，从而提高封装结构强度。

并且，互连层结构中，下层插塞位于所述无源器件与所述第一芯片之间；其中，所述下层插塞与所述第一芯片侧面所在面之间的最小距离为第一距离，上层插塞与所述第一芯片侧面所在面之间的最小距离为第二距离，所述第一距离小于第二距离。本发明在不增加无源器件与第一芯片之间距离的同时，可以增加上层插塞与第二芯片之间的距离，即增加顶层导电层与第二芯片之间的距离，避免顶层导电层与第二芯片之间距离过近可能造成的问题。

此外，所述基板背面与所述底层导电层表面齐平，从而进一步提高所述封装结构表面平整度。

虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (22)

1.一种系统级封装方法，其特征在于，包括：

提供具有功能面的第一芯片，所述功能面上具有焊盘；

制作包括正面和与所述正面相对的背面的基板，且在制作所述基板的过程中，将所述第一芯片嵌入至所述基板内使所述功能面与所述背面相对；且所述基板内具有互连层结构，所述互连层结构包括所述背面暴露出的底层导电层、以及所述正面暴露出的顶层导电层，其中，所述焊盘通过所述底层导电层与所述顶层导电层实现电连接；

提供第二芯片，所述第二芯片具有贴合面和与所述贴合面相对的底面；

将所述第二芯片设置在所述基板正面上，且所述贴合面与所述正面贴合，所述第二芯片底面高于所述基板正面；

在所述顶层导电层上以及第二芯片底面上形成电连接层，所述电连接层用于所述顶层导电层与所述第二芯片之间的电连接；

在所述基板正面、电连接层上以及第二芯片底面上形成密封层，所述密封层暴露出电连接层表面；

在所述暴露出的电连接层上形成金属凸块；

在将所述第二芯片设置在所述基板正面上之后、形成所述电连接层之前，还包括：在所述第二芯片暴露出的基板正面上形成阻焊层，且所述阻焊层顶部与所述第二芯片底面齐平，且所述电连接层还位于所述顶层导电层与所述第二芯片之间的阻焊层上。

2.如权利要求1所述的系统级封装方法，其特征在于，形成所述电连接层的方法包括：在所述阻焊层上、顶层导电层上以及第二芯片底面上形成电连接膜；图形化所述电连接膜，形成所述电连接层；或者，采用网板印刷工艺，形成所述电连接层。

3.如权利要求1所述的系统级封装方法，其特征在于，将所述第二芯片设置在所述基板正面的工艺步骤包括：

在所述基板正面形成凹槽；

将所述第二芯片贴合面与所述凹槽底部贴合，且所述第二芯片侧壁与所述凹槽侧壁相接触。

4.如权利要求1所述的系统级封装方法，其特征在于，形成所述密封层的方法包括：采用注塑工艺、转塑工艺或丝网印刷工艺，形成所述密封层，且所述密封层内具有暴露出电连接层表面的开口。

5.如权利要求4所述的系统级封装方法，其特征在于，形成的所述密封层顶部高于所述电连接层顶部，且所述密封层还位于电连接层部分顶部表面。

6.如权利要求1所述的系统级封装方法，其特征在于，所述密封层的材料包括环氧树脂、聚酰亚胺树脂、苯并环丁烯树脂或聚苯并恶唑树脂。

7.如权利要求1所述的系统级封装方法，其特征在于，形成所述金属凸块的工艺步骤包括：在所述暴露出的电连接层上形成球下金属层；在所述球下金属层上形成焊球。

8.如权利要求1所述的系统级封装方法，其特征在于，形成所述金属凸块的工艺步骤包括：在所述暴露出的电连接层上形成金属柱；在所述金属柱上形成焊球。

9.如权利要求1所述的系统级封装方法，其特征在于，所述基板背面与所述露出的底层导电层表面齐平。

10.如权利要求1所述的系统级封装方法，其特征在于，制作所述基板的过程中，还包括：

提供具有器件面的无源器件，所述器件面上形成有焊垫；

将所述无源器件嵌入至所述基板内使所述器件面与所述背面相对；

其中，所述焊垫通过所述底层导电层与所述顶层导电层以及焊盘实现电连接。

11.如权利要求10所述的系统级封装方法，其特征在于，在将所述第一芯片嵌入至基板的工艺步骤中，将所述无源器件嵌入至所述基板内，使得所述第一芯片与所述无源器件位于同层。

12.如权利要求10所述的系统级封装方法，其特征在于，所述互连层结构还包括：位于所述底层导电层与所述顶层导电层之间的中间导电层；位于所述底层导电层与所述中间导电层之间的下层插塞，所述下层插塞用于底层导电层与所述中间导电层的电连接；位于所述中间导电层与所述顶层导电层之间的上层插塞，所述上层插塞用于实现所述中间导电层与所述顶层导电层之间的电连接。

13.如权利要求12所述的系统级封装方法，其特征在于，所述下层插塞位于所述无源器件与所述第一芯片之间；其中，所述下层插塞与所述第一芯片侧面所在面之间的最小距离为第一距离，上层插塞与所述第一芯片侧面所在面之间的最小距离为第二距离，所述第一距离小于第二距离。

14.如权利要求10所述的系统级封装方法，其特征在于，制作所述基板的工艺步骤：

提供载板；

将所述第一芯片和无源器件设置在所述载板上，且所述功能面、以及器件面与所述载板相对；

在所述载板上形成覆盖所述第一芯片侧壁以及无源器件侧壁的第一塑封层，且所述第一塑封层内形成有贯穿所述第一塑封层的第一插塞；

在所述第一塑封层上形成第二塑封层，且所述第二塑封层内形成有贯穿所述第二塑封层的中间导电层，所述中间导电层与所述第一插塞电连接；

在所述第二塑封层上形成第三塑封层，且所述第三塑封层内形成有贯穿所述第三塑封层的上层插塞，所述上层插塞与所述中间导电层电连接；

在所述第三塑封层上形成第四塑封层，所述第四塑封层内形成有顶层导电层，且所述第四塑封层暴露出所述顶层导电层顶部；

去除所述载板，暴露出所述第一塑封层底部；

在所述暴露出的第一塑封层底部形成第五塑封层，且所述第五塑封层内形成有贯穿所述第五塑封层的底层导电层，所述底层导电层与所述第一插塞、焊垫、以及焊盘电连接。

15.如权利要求14所述的系统级封装方法，其特征在于，将所述第一芯片和无源器件设置在所述载板上的方法包括：通过粘合层，使所述第一芯片和无源器件设置在所述载板上；并且，在去除载板的工艺步骤中还去除所述粘合层。

16.如权利要求14所述的系统级封装方法，其特征在于，形成所述第一塑封层以及第一插塞的步骤包括：在所述载板上形成覆盖所述第一芯片侧壁的第一塑封层，且所述第一塑封层内形成有贯穿所述第一塑封层的第一通孔，所述第一通孔底部露出载板表面；采用电镀工艺，形成填充满所述第一通孔的第一插塞。

17.如权利要求16所述的系统级封装方法，其特征在于，所述载板为金属基板。

18.如权利要求16所述的系统级封装方法，其特征在于，采用注塑工艺、转塑工艺或者丝网印刷工艺，形成所述第一塑封层。

19.如权利要求16所述的系统级封装方法，其特征在于，采用电镀工艺，形成所述中间导电层或上层插塞。

20.如权利要求14所述的系统级封装方法，其特征在于，形成所述第四塑封层以及顶层导电层的工艺步骤包括：在所述上层插塞上以及部分第三塑封层上形成顶层导电层；在所述顶层导电层上以及第三塑封层上形成所述第四塑封层，且所述第四塑封层暴露出所述顶层导电层表面。

21.如权利要求20所述的系统级封装方法，其特征在于，所述第四塑封层顶部高于所述顶层导电层表面，且所述第四塑封层还覆盖顶部导电层部分顶部表面。

22.如权利要求14所述的系统级封装方法，其特征在于，在形成所述第五塑封层之前，还包括：在所述第一塑封层底部形成第六塑封层，且所述第六塑封层内形成有贯穿所述第六塑封层的第二插塞，所述第二插塞以及位于所述第二插塞上的第一插塞共同作为下层插塞，且所述第二插塞还与焊垫以及焊盘电连接。