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CN105826293A - 半导体器件及其制造方法 - Google Patents

半导体器件及其制造方法 Download PDF

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CN105826293A
CN105826293A CN201610058599.3A CN201610058599A CN105826293A CN 105826293 A CN105826293 A CN 105826293A CN 201610058599 A CN201610058599 A CN 201610058599A CN 105826293 A CN105826293 A CN 105826293A
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CN201610058599.3A
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Inventor
松原义久
石上隆司
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Renesas Electronics Corp
Original Assignee
Renesas Electronics Corp
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Abstract

本申请涉及半导体器件及其制造方法。实现半导体器件的性能的改善。半导体器件包括形成在衬底的上表面中的MISFET、叠置在衬底的上表面上方的多个布线层以及多个插塞，每一个插塞将布线层中的两个布线层彼此耦合。位于最上布线层下发的布线层包括导线。最上布线层包括焊盘、形成在焊盘上方的绝缘膜以及延伸穿过绝缘膜并到达焊盘的开口。在平面图中，MISFET和导线与开口重叠。在平面图中，多个插塞中没有一个与开口重叠。

Description

半导体器件及其制造方法
相关申请的交叉引用
在此通过参考并入2015年1月28日提交的日本专利申请No.2015-013970的全部公开内容，包括说明书、附图和摘要。
技术领域
本发明涉及半导体器件及其制造方法，其可以被适当地用作包括形成在半导体衬底中的半导体元件的半导体器件及其制造方法。
背景技术
存在作为如下半导体器件的半导体芯片，所述半导体器件具有形成在半导体衬底的上表面中的半导体元件和形成在所述半导体衬底的上表面上方的多个布线层。也存在作为如下半导体器件的半导体芯片，在所述半导体器件中多个布线层中的最上布线层包括用于将半导体芯片电耦合到半导体芯片外部的焊盘。近年来，为了减小由半导体芯片占用的面积，将包括在每个布线层中的多个导线中的任意导线或多个半导体元件中的任意半导体元件置于焊盘正下方。
日本未审专利公开No.2009-170763(专利文献1)公开了一种涉及如下半导体器件的技术，所述半导体器件包括形成在半导体衬底的第一主表面上方的多个布线层以及将多个布线层彼此电耦合的耦合部分。
[相关现有技术文献]
[专利文献]
[专利文献1]
日本未审专利公开No.2009-170763
发明内容
作为上述其中将包括在每个布线层中的多个导线中的任意导线或多个半导体元件中的任意半导体元件置于焊盘正下方的半导体器件，存在如下半导体器件，在该半导体器件中将不同的两个布线层彼此耦合的多个插塞中的任意插塞被置于焊盘正下方。
在这样的情况下，当将键合导线键合到焊盘时，大的应力被施加到形成在焊盘正下方的插塞。作为结果，插塞更可能变形并且缺陷更可能出现在不同的两个布线层之间的耦合中。因此，无法改善半导体器件的性能。
本发明的其它问题和新颖特征将从本说明书和附图中的阐述变得明显。
根据一个实施例，半导体器件包括：半导体元件，形成在所述半导体衬底的主表面中；多个布线层，叠置在所述半导体衬底的所述主表面上方；以及多个第一耦合电极，每个所述第一耦合电极将所述布线层中的不同的两个布线层彼此耦合。布线层中的位于最上布线层下方的布线层包括第一导线。所述布线层中的所述最上布线层包括：电极端子；绝缘膜，形成在所述电极端子上方；以及开口，延伸穿过所述绝缘膜并到达所述电极端子。在平面图中，所述半导体元件和所述第一导线与所述开口重叠。在平面图中，所述第一耦合电极中没有一个与所述开口重叠。
根据另一实施例，一种制造半导体器件的方法，包括以下步骤：在半导体衬底的主表面中形成半导体元件；形成叠置在所述半导体衬底的主表面上方的多个布线层；以及形成多个第一耦合电极，每个所述第一耦合电极将所述布线层中的不同的两个布线层彼此耦合。形成布线层的步骤包括以下步骤：形成所述布线层中的位于最上布线层下方的布线层；以及然后形成所述布线层中的最上布线层。所述布线层中的位于最上布线层下方的布线层包括第一导线。形成布线层中的最上布线层的步骤包括以下步骤：形成电极端子；在所述电极端子上方形成绝缘膜；以及形成延伸穿过所述绝缘膜并到达所述电极端子的开口。在平面图中，所述半导体元件和所述第一导线与所述开口重叠。在平面图中，所述第一耦合电极中没有一个与所述开口重叠。
根据实施例，可以改善半导体器件的性能。
附图说明
图1是实施例1的半导体器件中的半导体芯片的主要部分横截面图；
图2是实施例1的半导体器件中的半导体芯片的主要部分横截面图；
图3是实施例1的半导体器件中的半导体芯片的主要部分横截面图；
图4是实施例1的半导体器件中的半导体芯片的主要部分平面图；
图5是实施例1的半导体器件中的半导体芯片的主要部分平面图；
图6是实施例1的半导体器件中的半导体芯片的主要部分平面图；
图7是实施例1的半导体器件中的半导体芯片的主要部分平面图；
图8是实施例1的半导体器件中的半导体芯片的主要部分平面图；
图9是实施例1的半导体器件的在其制造工艺期间的主要部分横截面图；
图10是实施例1的半导体器件的在其制造工艺期间的主要部分横截面图；
图11是实施例1的半导体器件的在其制造工艺期间的主要部分横截面图；
图12是实施例1的半导体器件的在其制造工艺期间的主要部分横截面图；
图13是实施例1的半导体器件的在其制造工艺期间的主要部分横截面图；
图14是比较示例1的半导体器件中的半导体芯片的主要部分平面图；
图15是比较示例1的半导体器件中的半导体芯片的主要部分平面图；
图16是比较示例1的半导体器件中的半导体芯片的主要部分平面图；
图17是示出在比较示例1和比较示例2的每一个中的被允许在超声键合装置中流动的电流与非缺陷插塞比率之间的关系的曲线图；
图18是示出在开口正下方形成的导线的面积比率与非缺陷插塞比率之间的关系的曲线图；
图19是示出在开口正下方形成的每个导线的宽度与非缺陷插塞比率之间的关系的曲线图；
图20是实施例2的半导体器件中的半导体芯片的主要部分横截面图；
图21是实施例2的半导体器件中的半导体芯片的主要部分横截面图；
图22是实施例2的半导体器件中的半导体芯片的主要部分横截面图；
图23是实施例2的半导体器件中的半导体芯片的主要部分平面图；
图24是实施例2的半导体器件的在其制造工艺期间的主要部分横截面图；以及
图25是实施例2的半导体器件的在其制造工艺期间的主要部分横截面图。
具体实施方式
在下列实施例中，必要时为了方便起见，将通过将实施例划分成多个部分或实施例来分别描述这些实施例。然而，除非另外特别明确描述，否则它们决非彼此不相关，而是存在一定关系，使得这些部分或实施例中的一个部分或实施例是其它部分或实施例的全部或部分的修改、细节、补充说明等。
同样在下列实施例中，当提及元件的数目等(包括数字、数值、数量、范围等)时，它们并不限于特定数目，除非另外特别明确描述或除非它们原则上明显限于特定数目。元件的数目等可以不小于或不大于该特定数目。
同样在下列实施例中，无需说，其组件(也包括元件、步骤等)不一定是必不可少的，除非另外特别明确描述或除非原则上认为组件显然必不可少。类似地，如果在下列实施例中提及组件等的形状、位置关系等，则假设这些形状等包括基本与此相近或类似的那些形状等，除非另外特别明确描述或除非原则上认为它们明显不是如此。这也适用于前述数值和范围。
以下将基于附图详细地描述代表性实施例。注意，在用于图示实施例的所有附图中，具有相同功能的部件由相同的参考标号标示，并且省略其重复描述。在下面的实施例中，除非特别必要，否则原则上将不重复对相同或类似部分的描述。
在实施例中所使用的附图中，即使在横截面中也可以省略阴影，以便改善图示清晰性。
注意，除非另外特别明确描述，否则当在下列实施例中范围被示出为“A-B”时，假设“A-B”表示“不小于A且不大于B”。
(实施例1)
<半导体器件的结构>
首先，将参照附图描述实施例1的半导体器件的结构。
图1至图3是实施例1的半导体器件中的半导体芯片的主要部分横截面图。图4至图8是实施例1的半导体器件中的半导体芯片的主要部分平面图。图1是沿着图4至图8中的每一个的线A-A的横截面图。图2是沿着图4至图8中的每一个的线B-B的横截面图。图3是沿着图4至图8中的每一个的线C-C的横截面图。
图4是在开口OP附近的布线层MH中包括的焊盘PD的布局的示例。图5示出了在开口OP附近的布线层M3中包括的导线5C的布局的示例。图6示出了在开口OP附近的布线层M2中包括的导线5B的布局的示例。图7示出了在开口OP附近的布线层M1中包括的导线5A的布局的示例。图8示出了在开口OP附近的MISFETQ的布局的示例。在图4至图8的每一个中，开口OP的位置由双点划线示出，并且导线键合区域WA的位置由虚线示出。
如图1至图3所示，半导体芯片具有作为半导体衬底的衬底1。衬底1由例如p型硅(Si)单晶体制成。在作为衬底1的主表面的上表面中，形成例如沟槽型隔离部分2。沟槽型隔离部分2由例如二氧化硅(SiO2)制成的绝缘膜形成并嵌入在衬底1的上表面中形成的沟槽中。
在由隔离部分2围绕的有源区域中形成半导体元件，诸如由例如MOSFET(金属氧化物半导体场效应晶体管)表示的场效应晶体管(以下称为MISFET(金属绝缘体半导体场效应晶体管))Q。也就是，在作为衬底1的主表面的上表面中形成作为半导体元件的MISFETQ。
如图1至图3所示，每个MISFETQ包括形成在衬底1的上表面中的一对源极/漏极半导体区域、在该一对半导体区域之间形成在衬底1的上表面上方的栅极绝缘膜GI以及形成在栅极绝缘膜GI上方的栅极电极GE。栅极绝缘膜GI由例如二氧化硅(SiO2)制成。栅极电极GE由例如多晶硅制成。
在实施例1中，如图4和图8所示，多个MISFETQ被布置成使得覆盖焊盘PD的从开口OP露出的部分。注意，多个MISFETQ甚至布置在衬底1的上表面的部分中，除了其在平面图中从开口OP露出的、与焊盘PD的部分重叠的部分之外，但在图1至图8中省略其图示。
如图1、图2和图8所示，假设在被布置成覆盖焊盘PD的从开口OP露出的部分的每个MISFETQ中包括的栅极电极GE的栅极长度方向为X轴方向，并且MISFETQ中包括的栅极电极GE的栅极宽度方向为Y轴方向。
注意，通过示例的方式，下面将描述其中每个MISFETQ为n沟道场效应晶体管的情况，该n沟道场效应晶体管包括作为半导体区域的源极区域SR和漏极区域DR。
如图1至图3中所示，在衬底1的上表面上方，例如经由绝缘膜3A叠置四个布线层。这些布线层包括布线层M1、M2和M3以及位于它们上方的最上布线层MH。也就是，布线层M1、M2和M3是位于最上布线层下方的多个布线层中的那些布线层。布线层M1是多个布线层中的最下布线层。注意，布线层的数目不限于此，而是可以进行各种改变。
绝缘膜3A沉积在衬底1的上表面上方。绝缘膜3A由例如二氧化硅(SiO2)制成。
在绝缘膜3A中，多个插塞6L形成为从绝缘膜3A的上表面穿过绝缘膜3A延伸到其下表面。多个插塞6L中的每个插塞是由嵌入在绝缘膜3A中形成的接触孔7A中的导体膜制成的耦合电极，即，过孔。多个插塞6L中的每个插塞将MISFETQ电耦合到布线层M1。也就是，布线层M1经由插塞6L电耦合到MISFETQ。多个插塞6L中的每个插塞将布线层M1电耦合到源极区域SR或漏极区域DR。
形成多个插塞6L中的每个插塞的导体膜包括主布线部件和阻挡金属膜，但在图1至图3中省略其图示。主布线部件由诸如例如钨(W)的难熔金属制成。阻挡金属沿着其外围(更靠近其侧表面和底表面)设置在主布线部件和绝缘膜之间，同时与每个部件相接触。阻挡金属膜具有触发钨的生长的功能和改善主布线部件和绝缘膜之间的粘附性的功能。阻挡金属膜形成为具有比主布线部件的厚度更小的厚度并且由例如氮化钛(TiN)制成。
在实施例1中，MISFETQ通过在平面图中均具有圆形或四边形的多个插塞6L耦合到布线层M1。也就是，多个插塞6L中的每个插塞具有圆柱形或棱柱形。
布线层M1包括绝缘膜4A、3B和3C以及导线5A作为导体图案。在布线层M1中包括的绝缘膜4A、3B和3C以此顺序向上沉积在绝缘膜3A上方。在包括于布线层M1中的导线5A与插塞6L之间，形成插塞6A作为过孔。也就是，插塞6A是耦合电极，其将形成在绝缘膜3A中的插塞6L电耦合到布线层M1。
例如，绝缘膜4A由碳氮化硅(SiCN)制成并且当绝缘膜3B和3C被刻蚀时具有刻蚀停止层的功能。绝缘膜3B具有将相邻的两个插塞6A彼此绝缘的功能。绝缘膜3C具有将相邻的两个导线5A彼此绝缘的功能。
绝缘膜3B包括单层膜。在绝缘膜3B中包括的单层膜由低介电常数膜(即，低k膜)制成。这里，低介电常数膜(即，低k膜)是指具有比二氧化硅(SiO2)更低的相对介电常数的绝缘膜。绝缘膜3B的材料的具体示例包括含碳的氧化硅(SiOC)。
绝缘膜3C包括下层绝缘膜和形成在下层绝缘膜上方的上层绝缘膜，但在图1至图3中省略其图示。在绝缘膜3C中包括的下层绝缘膜由低介电常数膜制成。在绝缘膜3C中包括的上层绝缘膜由例如二氧化硅或含碳的氧化硅(SiOC)制成。
导线5A由嵌入在导线沟槽7C中的导体膜制成，导线沟槽7C形成在布线层M1中包括的绝缘膜3C中。插塞6A由嵌入在通孔7B中的导体膜制成，通孔7B形成于在布线层M1中形成的导线沟槽7C的底部部分处露出的绝缘膜3B中以及在绝缘膜3B下方的绝缘膜4A中。
在实施例1中，导线5A和插塞6A一体形成。也就是，导线5A和插塞6A均由一体地嵌入在导线沟槽7C和通孔7B中的导体膜制成，导线沟槽7C延伸穿过包括在布线层M1中的绝缘膜3C并到达绝缘膜3B，通孔7B延伸穿过在导线沟槽7C的底部部分处露出的绝缘膜3B并穿过在绝缘膜3B下方的绝缘膜4A并且到达插塞6L。均由一体嵌入在导线沟槽和通孔中的导体膜的制成的这种导线和插塞被称为双大马士革导线。包括在导线5A和插塞6A的每一个中的导体膜包括主布线部件和阻挡金属膜，但在图1至图3中省略其图示。
也可能的是，由例如铝(Al)制成的导线形成在下布线层上方，绝缘膜形成在下布线层上方使得覆盖导线，并且插塞形成在导线上方以从绝缘膜的上表面延伸并穿过绝缘膜而到达导线的上表面。
包括在导线5A和插塞6A的每一个中的主布线部件由例如铜(Cu)的金属制成。可以向主布线部件添加例如铝、银(Ag)或锡(Sn)以防止迁移。
当包括在导线5A和插塞6A的每一个中的主布线部件由铜制成时，导线5A和插塞6A包含铜作为主要组件。包含铜作为主要组件是指铜在导线5A和插塞6A的每一个中的重量比高于50％。
包括在导线5A和插塞6A的每一个中的阻挡金属膜沿着其外围(更靠近其侧表面和底表面)设置在主布线部件与绝缘膜之间，同时与每个部件相接触。阻挡金属膜具有抑制或防止铜在主布线部件中的扩散的功能以及改善在主布线部件与绝缘膜之间的粘附性的功能。阻挡金属膜比主布线部件更薄并且由层叠膜制成，该层叠膜包括例如氮化钽(TaN)膜和在氮化钽(TaN)膜上方的钽(Ta)膜。氮化钽膜与绝缘膜相接触，而钽膜与主布线部件相接触。
布线层M2包括绝缘膜4A、3B和3C以及作为导体图案的导线5B。包括在布线层M2中的绝缘膜4A、3B和3C以此顺序向上沉积在布线层M1中包括的绝缘膜3C上方。在包括在布线层M2中的导线5B与包括在布线层M1中的导线5A之间，形成插塞6B作为过孔。也就是，插塞6B是耦合电极，其将作为多个布线层中的不同的两个布线层的布线层M1和M2彼此电耦合。
包括在布线层M2中的绝缘膜4A、3B和3C的配置和功能与包括在布线层M1中的绝缘膜4A、3B和3C的配置和功能相同。
导线5B由嵌入在导线沟槽7C中的导体膜制成，导线沟槽7C形成在布线层M2中包括的绝缘膜3C中。插塞6B由嵌入在通孔7B中的导体膜制成，通孔7B形成于在布线层M2中形成的导线沟槽7C的底部部分处露出的绝缘膜3B中以及在绝缘膜3B下方的绝缘膜4A中。
在实施例1中，导线5B和插塞6B一体地形成。也就是，导线5B和插塞6B均由一体地嵌入在导线沟槽7C和通孔7B中的导体膜制成，导线沟槽7C延伸穿过包括在布线层M2中的绝缘膜3B并到达绝缘膜3B，通孔7B延伸穿过在导线沟槽7C的底部部分处露出的绝缘膜3B并穿过在绝缘膜3B下方的绝缘膜4A并且到达导线5A。包括在导线5B和插塞6B的每一个中的导体膜包括主布线部件和阻挡金属膜，类似于包括在导线5A和插塞6A的每一个中的导体膜，但在图1至图3中省略其图示。包括在导线5B和插塞6B的每一个中的主布线部件由例如铜(Cu)制成。
布线层M3包括绝缘膜4A、3B和3C(参见图3)和作为导体图案的导线5C。包括在布线层M3中的绝缘膜4A、3B和3C以此顺序沉积在布线层M2中包括的绝缘膜3C上方。在包括在布线层M3中的导线5C与包括在布线层M2中的导线5B之间，形成插塞6C(参见图3)作为过孔。也就是，插塞6C是耦合电极，其将作为多个布线层中的不同的两个布线层的布线层M2和M3彼此电耦合。
包括在布线层M3中的绝缘膜4A、3B和3C的配置和功能与包括在布线层M1中的绝缘膜4A、3B和3C的配置和功能相同。
导线5C由嵌入在导线沟槽7C中的导体膜制成，导线沟槽7C形成在布线层M3中包括的绝缘膜3C中。插塞6C由嵌入在通孔7B中的导体膜制成，通孔7B形成于在布线层M3中形成的导线沟槽7C的底部部分处露出的绝缘膜3B中以及在绝缘膜3B下方的绝缘膜4A中。
在实施例1中，导线5C和插塞6C一体地形成。也就是，导线5C和插塞6C由一体地嵌入在导线沟槽7C和通孔7B中的导体膜制成，导线沟槽7C延伸穿过包括在布线层M3中的绝缘膜3C并到达绝缘膜3B，通孔7B延伸穿过在导线沟槽7C的底部部分处露出的绝缘膜3B并穿过在绝缘膜3B下方的绝缘膜4A并且到达导线5B。包括在导线5C和插塞6C的每一个中的导体膜包括主布线部件和阻挡金属膜，类似于包括在导线5A和插塞6A的每一个中的导体膜，但在图1至图3中省略其图示。包括在导线5C和插塞6C的每一个中的主布线部件由例如铜(Cu)制成。
最上布线层MH包括绝缘膜4B、3D和3E、作为电极端子的焊盘PD以及作为耦合电极的插塞6H(参见图2)。包括在最上布线层MH中的绝缘膜4B、3D和3E以此顺序向上沉积在布线层M3中包括的绝缘膜3C上方。注意，最上布线层MH也可以包括除了焊盘PD之外的并且由在与焊盘PD中包括的导体膜的同一层中形成的导体膜制成的导线。
绝缘膜4B的配置和功能与包括在布线层M1至M3的每一个中的绝缘膜4A的配置和功能相同。
绝缘膜3D由例如二氧化硅制成。绝缘膜3D具有将相邻的两个插塞6H彼此绝缘的功能。
在绝缘膜3D上方形成焊盘PD。通过光刻工艺和干法刻蚀工艺对导体膜进行构图来形成焊盘PD。包括在焊盘PD中的导体膜包括主布线部件和形成在主布线部件的上表面和下表面上方的相对薄的阻挡金属膜，但在图1至图3中省略其图示。此时，也可以去除焊盘PD的从开口OP露出的部分中的最上层阻挡金属膜，以露出主布线部件。
主布线部件由例如铝制成。也可以向主布线部件添加例如硅或铜以防止迁移等。当包括在焊盘PD中的主布线部件由铝制成时，焊盘PD包含铝作为主要组分。
形成在主布线部件的下表面上方的阻挡金属膜具有抑制在例如作为主布线部件的材料的铝与下层导线之间的反应的功能以及改善在焊盘PD与绝缘膜3D之间的粘附性的功能。形成在主布线部件的下表面上方的阻挡金属膜由层叠膜制成，该层叠膜包括例如钛膜、在钛膜上方的氮化钛膜以及在氮化钛膜上方的钛膜。
另一方面，形成在主布线部件的上表面上方的阻挡金属膜具有改善焊盘PD与绝缘膜3E之间的粘附性的功能以及在光刻工艺中曝光期间抗反射膜的功能。形成在主布线部件的上表面上方的阻挡金属膜由例如氮化钛膜制成。
在绝缘膜3D上方形成绝缘膜3E使得覆盖焊盘PD的顶表面。也就是，绝缘膜3E形成在焊盘PD上方。
绝缘膜3E由层叠体制成，该层叠体包括例如二氧化硅膜、沉积在二氧化硅膜上方的氮化硅膜以及沉积在氮化硅膜上方的聚酰亚胺树脂膜。绝缘膜3E具有将焊盘PD和除了焊盘PD之外的导线(省略其图示)绝缘的功能，该导线由与焊盘PD中包括的导体膜在同一层中形成的导体膜制成。绝缘膜3E也具有保护焊盘PD的顶表面以及除了该焊盘之外的导线(省略其图示)的顶表面的功能，该导线由与焊盘PD中包括的导体膜在同一层中形成的导体膜制成。也就是，焊盘PD的顶表面和除了该焊盘PD之外的导线(省略其图示)的顶表面覆盖有绝缘膜3E，该导线由与焊盘PD中包括的导体膜在同一层中形成的导体膜制成。
在绝缘膜3E中，形成开口OP(参见图2和图3)使得露出焊盘PD的上表面的部分。也就是，开口OP延伸穿过绝缘膜3E并到达焊盘PD的上表面。在焊盘PD的上表面中，开口OP中露出的区域是其中允许作为键合导线的铜(Cu)导线与焊盘PD进行接触的区域。也就是，铜导线被键合到焊盘PD的在开口OP中露出的部分。
如图4至图8所示，焊盘PD的上表面中的在开口OP中露出并且铜导线将键合到的区域被称为导线键合区域WA。
在绝缘膜3D和4B中，形成延伸穿过绝缘膜3D和4B的插塞6H(参见图2)。插塞6H是耦合电极，即，过孔，该耦合电极由嵌入在通孔7D中的导体膜制成，该通孔7D形成在绝缘膜3D和4B中。插塞6H将导线5C电耦合到焊盘PD。也就是，焊盘PD通过插塞6H电耦合到下层导线5C。除了其尺寸之外，每个插塞6H的配置都与每个插塞6L相同。
注意，在图2的横截面图中，为便于图示，在图5的平面图中在其中并不存在插塞6H的位置处示出了插塞6H(这同样适用于稍后描述的图21)。
如图5所示，布线层M3包括作为导线5C的电源电压环绕导线5CP和作为导线5C的参考电位环绕导线5CG。电源电压环绕导线5CP的电位例如为电源电压。电源电压环绕导线5CP将电源电压供给到位于布线层M3下方的布线层。参考电位环绕导线5CG的电位例如为接地电位。参考电位环绕导线5CG将参考电位供给到位于布线层M3下方的布线层。在图5所示的示例中，电源电压环绕导线5CP经由插塞6H电耦合到焊盘PD(参见例如图1)。
在电源电压环绕导线5CP中形成缝隙SLT。在其中缝隙SLT并不形成在电源电压环绕导线5CP中并且电源电压环绕导线5CP的宽度较大的情况下，例如当电源电压环绕导线5CP通过大马士革方法例如双大马士革方法形成时，电源电压环绕导线5CP的厚度往往小于预期的厚度。另一方面，在其中缝隙形成在电源电压环绕导线5CP中的情况下，即使当电源电压环绕导线5CP的宽度较大时，电源电压环绕导线5CP的宽度也明显减小。因此，可以防止或抑制在电源电压环绕导线5CP的形成期间电源电压环绕导线5CP的厚度小于预期厚度。
如图6所示，布线层L2包括作为导线5B的电源电压导线5BP和作为导线5B的参考电位导线5BG。电源电压导线5BP经由插塞6C电耦合到电源电压环绕导线5CP(参考图5)。参考电位导线5BG经由插塞6C电耦合到参考电位环绕导线5CG(参考图5)。
如图7所示，布线层M1包括均作为导线5A的电源电压导线5AP和作为导线5A的参考电位导线5AG。电源电压导线5AP经由插塞6B电耦合到电源电压导线5BP(参见图6)。参考电位导线5AG经由插塞6B电耦合到参考电位导线5BG(参见图6)。
如上所述，将考虑其中MISFETQ为n沟道场效应晶体管的情况。在这样的情况下，如图8所示，包括在MISFETQ中并且形成在衬底1的上表面中的漏极区域DR经由插塞6L和6A电耦合到电源电压导线5AP(参见图7)。包括在MISFETQ中并且形成在衬底1的上表面中的源极区域SR经由插塞6L和6A电耦合到参考电位导线5AG(参见图7)。
另一方面，MISFETQ的栅极电极GE电耦合到参考电位导线5AG(参见图7)。也就是，MISFETQ的源极区域SR和栅极电极GE中的每个电位为接地电位。这允许每个MISFETQ用作ESD保护电路，其保护半导体器件免于由于来自半导体器件外部的静电力引起的静电放电(ESD)。
注意在图8中，省略了将MISFETQ的栅极电极GE电耦合到参考电位导线5AG(参考图7)的插塞的图示。另外，导线5A、5B和5C中的任意导线形成用于保护电源免于潜在波动的去耦合电容。
在实施例1中，如图1至图5所示，将布线层M3电耦合到最上布线层MH的插塞6H并不形成在开口OP正下方。也就是，在平面图中，多个插塞6H中没有一个与开口OP重叠。
同样，在实施例1中，如图1至图3、图5和图6所示，在布线层M3中，导线5C形成在开口OP正下方，但将布线层M2和M3彼此电耦合的插塞6C并不形成在开口OP正下方。也就是，在平面图中导线5C中的任意导线与开口OP重叠，但在平面图中多个插塞6C中没有一个与开口OP重叠。
同样，在实施例1中，如图1至图3、图6和图7所示，在布线层M2中，导线5B形成在开口OP正下方，但将布线层M1和M2彼此电耦合的插塞6B并不形成在开口OP正下方。也就是，在平面图中导线5B中的任意导线与开口OP重叠，但在平面图中多个插塞6B中没有一个与开口OP重叠。
同样，在实施例1中，如图1至图3、图7和图8所示，作为半导体元件的MISFETQ形成在开口OP正下方。在布线层M1中，导线5A形成在开口OP正下方，但将MISFETQ电耦合到布线层M1的插塞6A并不形成在开口OP正下方。也就是，在平面图中MISFETQ中的任意MISFETQ与开口OP重叠，并且导线5A中的任意导线与开口OP重叠，但在平面图中多个插塞6A中没有一个与开口OP重叠。
简言之，在实施例1中，在平面图中多个插塞6B、6C和6H中没有一个与开口OP重叠，多个插塞6B、6C和6H中的每一个将多个布线层中的不同的两个布线层耦合。
作为结果，即使在其中当向焊盘PD的从开口OP露出的部分键合铜导线时向焊盘PD的在平面图中与开口OP重叠的部分施加应力的情况下，也可以防止或抑制将不同的两个布线层彼此耦合的插塞变形。因此，可以防止或抑制缺陷发生在不同的两个布线层之间的耦合中。
注意在实施例1中，如图1至图3、图7和图8所示，在绝缘膜3A中，插塞6L并不形成在开口OP正下方。也就是，在平面图中多个插塞6L中没有一个与开口OP重叠。
<半导体器件的制造工艺>
接下来，将参照附图描述实施例1的半导体器件的制造工艺。图9至图13是实施例1的半导体器件的在其制造工艺期间的主要部分横截面图。图9、图10和图12是沿着图4至图8的每一个中的线A-A的横截面图。图11至图13是沿着图4至图8的每一个中的线B-B的横截面图。
首先，如图9所示，提供衬底1。衬底1由作为半导体衬底的半导体晶片制成。
接下来，在作为衬底1的主表面的上表面中，形成沟槽型隔离部分2。然后，在由隔离部分2围绕的有源区域中，形成多个半导体元件，例如包括MISFETQ。也就是，如图9所示，在作为衬底的主表面的上表面中，形成MISFETQ。然后在衬底1上方形成绝缘膜3A使得覆盖MISFETQ。随后，形成多个插塞6L作为多个耦合电极，其延伸穿过绝缘膜3A并将多个布线层中的最下布线层M1耦合到MISFETQ。
接下来，在衬底1的上表面上方，形成布线层M1、M2和M3。由于形成布线层M1、M2和M3的方法是相同的，所以这里将使用形成布线层M1的方法作为示例来描述形成布线层M1、M2和M3的方法。
首先，如图9所示，在绝缘膜3A上方，通过例如化学气相生长(化学气相沉积：CVD)方法，将包括在布线层M1中的绝缘膜4A、3B和3C以此顺序向上沉积。
接下来，如图10所示，在包括在布线层M1中的绝缘膜3C中的、位于其中将形成导线5A(参见图12)的区域中的部分中，通过光刻工艺和干法刻蚀工艺来形成导线沟槽7C。另一方面，在导线沟槽7C的底部部分处露出的绝缘膜3B和4A中的、位于其中将形成插塞6A(参见图12)的区域中的部分中，通过光刻工艺和干法刻蚀工艺来形成通孔7B，该通孔7B从导线沟槽7C的底部部分延伸并到达插塞6L的上表面。光刻工艺是指诸如涂覆光致抗蚀剂膜、曝光和显影之类的工艺序列。
此时，增加在绝缘膜3B和3C中的每一个与绝缘膜4A之间的刻蚀选择性。这允许绝缘膜4A用作当绝缘膜3B和3C被刻蚀时的刻蚀停止层并防止在绝缘膜4A被刻蚀时绝缘膜3B和3C被刻蚀。
注意如图11所示，在包括于布线层M1中的位于将形成开口OP(参见图2)的区域正下方的绝缘膜3B和4A的部分中，不形成通孔7B。也就是，在平面图中，在形成布线层M1的步骤中形成的通孔7B不与开口OP(参见图2)重叠。
接下来，如图12所示，在衬底1的上表面上方，沉积导电膜5使得嵌入在导线沟槽7C和通孔7B中。导电膜5包括向上依次沉积的阻挡金属膜和主布线部件。阻挡金属膜由溅射方法等沉积。主布线部件由溅射方法和镀覆方法等来沉积。也就是，主布线部件由首先通过溅射方法等沉积例如由铜制成的薄种子层并且然后通过镀覆方法等沉积例如由铜制成的导体膜来形成。
注意，导体膜5的位于导线沟槽7C和通孔7B外部的部分通过化学机械抛光(CMP)方法去除。因而，如图12所示，形成由嵌入在导线沟槽7C中的导体膜5制成的导线5A和嵌入在通孔7B中的导体膜5制成的插塞6A。因此，布线层M1包括导线5A。
注意，如图13所示，在包括在布线层M1中的位于其中将形成开口OP(参见图2)的区域正下方的绝缘膜3B和4A的部分中，形成由嵌入在导线沟槽7C中的导体膜5制成的布线层M1，但没有形成由嵌入在通孔7B中的导体膜5制成的插塞6A(参见图12)。也就是，在平面图中，在形成布线层M1的步骤中形成的插塞6A(参见图12)并不与开口OP重叠。
在由此形成布线层M1、M2和M3之后，形成最上布线层MH。
首先，如图1和图2所示，在衬底1的上表面上方，通过CVD方法等向上依次沉积包括在最上层布线MH中的绝缘膜4B和3D，使得覆盖包括在布线层M3中的导线5C和绝缘膜3C的顶表面(参见图3)。然后，在绝缘膜3D和4B中形成通孔7D。随后，在通孔7D中使用与形成插塞6L所用的相同方法来形成插塞6H。
接下来，在衬底1的上表面上方，向上依次沉积例如阻挡金属膜、主布线部件和阻挡金属膜，使得覆盖包括在最上布线层MH中的插塞6H和绝缘膜3D的顶表面，由此形成层叠的导体膜。然后，通过光刻工艺和刻蚀工艺对层叠的导体膜进行构图以形成焊盘PD作为由层叠的导体膜制成的电极端子。注意，当形成焊盘PD时，也可以形成由在与包括在焊盘PD中的层叠的导体膜相同层中形成的层叠的导体膜制成并且包括在最上布线层MH中的导线。
接下来，在衬底1的上表面上方，通过CVD方法等向上依次沉积二氧化硅膜和氮化硅膜，使得覆盖焊盘PD的顶表面，并且通过涂覆方法等在其上方沉积聚酰亚胺树脂膜，以由此形成绝缘膜3E。也就是，在焊盘PD上方形成绝缘膜3E。
接下来，如图2所示，形成开口OP使得从绝缘膜3E露出焊盘PD的部分。也就是，将开口OP形成为延伸穿过绝缘膜3E并到达焊盘PD的上表面。此时，从开口OP露出的焊盘PD的部分中的最上层阻挡金属膜也可以被去除。
因而，形成叠置在衬底1的上表面上方的多个布线层M1、M2、M3和MH，并且形成将多个布线层中不同的两个布线层彼此耦合的多个插塞6B、6C和6H。此时，在形成多个布线层M1、M2、M3和MH的步骤中，在形成包括在多个布线层中并且位于最上层下方的布线层M1、M2和M3之后，形成最上布线层MH。
接下来，通过对衬底1执行划片工艺，从衬底1中切出各个半导体芯片。然后，通过超声键合将键合导线键合到导线键合区域WA(参见图4)，该导线键合区域WA作为在开口OP中露出的并且键合导线将键合到的焊盘PD的部分的上表面的区域，该超声键合通过使用例如超声键合装置来允许电流流动而执行。然后，通过密封步骤制造半导体器件。
<关于在开口正下方的插塞的变形>
接下来，将与其中插塞形成在开口正下方的示例、即比较示例1进行比较，来描述在开口正下方的插塞的变形。
图14至图16是比较示例1中的半导体器件的半导体芯片的主要部分平面图。图14示出在开口OP附近的布线层M2中包括的导线5B的布局的示例。图15示出在开口OP附近的布线层M1中包括的导线5A的布局的示例。图16示出在开口OP附近的MISFETQ的布局的示例。在图14至图16中，通过双点划线示出开口OP的位置，并且通过虚线示出导线键合区域WA的位置。
比较示例1中的最上布线层MH和布线层M3与使用图4和图5描述的实施例1中的最上布线层MH和布线层M3相同。
另一方面，在比较示例1中，如图14所示，在开口OP正下方形成将布线层M2和M3彼此电耦合的插塞6C。也就是，在平面图中插塞6C中的任意插塞与开口OP重叠。
同样，在比较示例1中，如图14和图15所示，导线5B形成在布线层M2中的开口OP正下方，并且将布线层M1和M2彼此电耦合的插塞6B形成在开口OP正下方。也就是，在平面图中导线5B中的任意导线与开口OP重叠，并且在平面图中插塞6B中的任意插塞与开口OP重叠。
在比较示例1中，如图15和图16所示，在衬底1的上表面中，形成MISFETQ作为在开口OP正下方的半导体元件。在布线层M1中，导线5A形成在开口OP正下方，并且在开口OP正下方形成将MISFETQ电耦合到布线层M1的插塞6A。也就是，在平面图中MISFETQ中的任意MISFET与开口OP重叠，在平面图中导线5A中的任意导线与开口OP重叠，并且在平面图中插塞6A中的任意插塞与开口OP重叠。
在这样的情况下，当铜导线键合到从开口OP露出的焊盘PD的部分时，较大的应力施加到形成在开口OP正下方的插塞。作为结果，插塞更可能变形并且缺陷更可能出现在不同的两个布线层之间的耦合中。这可以是可想到的，因为当在平面图中插塞中的任意插塞与开口OP重叠时，在铜导线键合到从开口OP露出的焊盘PD的部分时较大应力施加到插塞以使插塞变形，并且变形的插塞使位于插塞下方或上方的导线剥离。由于插塞和位于插塞下方或上方的导线之间的接触面积较小，所以即使当插塞的变形量较小时，缺陷也可能出现在不同的两个布线层之间的耦合中。
特别是当包括最上布线层的布线层的总数减小到4或更少时，可以降低制造成本，但施加到在平面图中与开口OP重叠的每个布线层的部分的应力增加。因此，当铜导线键合到焊盘PD的从开口OP露出的部分时，缺陷更可能出现在不同的两个布线层之间的耦合中。
在上述专利文献1中公开的技术中，在多个布线层中的最上布线层正下方的布线层中，导电图案并不形成在最上布线层中包括的外部端子正下方。因此，插塞也不形成在外部端子正下方。然而，在上述专利文献1中公开的技术中，包括在每个布线层中的多个导线中没有一个置于焊盘正下方。因此，无法减少半导体芯片的面积。
<关于键合到焊盘的导线的类型和非缺陷插塞比率>
接下来，将与其中插塞形成在开口OP正下方的示例、即比较示例1和2相比，来对键合到焊盘PD的导线的类型和非缺陷插塞比率给出描述。这里假设在比较示例1中，铜(Cu)导线通过超声键合而键合到焊盘PD，并且在比较示例2中，金(Au)导线通过超声键合而键合到焊盘PD。注意，比较示例2中的半导体器件与比较示例1中的半导体器件相同，除了键合的是金导线而不是铜导线。
图17是示出在比较示例1和2的每一个中在被允许在超声键合装置中流动的电流与非缺陷插塞比率之间关系的曲线图。在图17中，横坐标轴表示被允许流动通过超声键合装置的电流USG，纵坐标轴表示非缺陷插塞比率。
如图17所示，在其中键合金导线的情况(比较示例2)和其中键合铜导线的情况(比较示例1)中的任一情况中，非缺陷插塞比率随电流USG增加而增加。这意味着导线通过允许足够大量的电流USG流动而被超声键合到焊盘PD。
然而，当范围从30mA到50mA的电流USG流动时的比较示例1中的非缺陷插塞比率低于当同一电流USG流动时的比较示例2中的非缺陷插塞比率。这可以是可想到的，因为例如铜导线比金导线硬，并且因为当在比较示例1中键合铜导线时施加到插塞的应力大于当在比较示例2中键合金导线时施加到插塞的应力，插塞更可能被变形，并且变形的插塞使位于插塞下方或上方的导线剥离。
当非缺陷插塞比率实际低于100％时，在半导体芯片的顶表面处观察到形成于焊盘PD中的裂缝。因此，可以认为，变形的插塞使位于插塞下方或上方的导线剥离。也可以认为，在形成于焊盘PD正下方的导线中，也形成了裂缝。
因此，本发明人已经发现，当铜导线键合到焊盘PD时比当金导线键合到焊盘PD时，缺陷可能出现在不同的两层之间的耦合中的问题更加明显。
另一方面，在上述专利文献1中公开的技术中，并未发现如下问题：当键合铜导线时比当键合金导线时，缺陷更可能出现在不同的两个布线层之间的耦合中的问题。
<实施例1的主要特征和效果>
另一方面，在实施例1的半导体器件中，在平面图中任意MISFETQ与开口OP重叠，在平面图中任意导线5A与开口OP重叠，并且在平面图中任意导线5B与开口OP重叠，而在平面图中多个插塞6B中没有一个与开口OP重叠。另外，在平面图中任意导线5C与开口OP重叠，而在平面图中多个插塞6C中没有一个与开口OP重叠，并且在平面图中多个插塞6H中没有一个与开口OP重叠。
也就是，在实施例1中，在平面图中多个插塞6B、6C和6H中没有一个与开口OP重叠，该多个插塞6B、6C和6H中的每一个都耦合多个布线层中的不同的两个布线层。
作为结果，即使当在铜导线键合到焊盘PD的从开口OP露出的部分时应力施加到焊盘PD的在平面图中与开口OP重叠的部分时，也可以防止或抑制将不同的两个布线层彼此耦合的插塞变形。因此，可以防止或抑制缺陷出现在不同的两个布线层之间的耦合中。这允许半导体器件的性能的改善。
具体而言，由于插塞与位于插塞下方或上方的导线之间的接触面积小，所以即使当插塞的变形量小时，缺陷也可能出现在不同的两个布线层之间的耦合中。然而，在实施例1中，没有插塞置于开口OP正下方。因此，可以防止或抑制由于插塞的变形而导致缺陷出现在不同的两个布线层之间的耦合中。
同样在实施例1中，在位于多个布线层中的最上布线层下方的每个布线层中，包括在布线层中的多个导线中的任意导线置于焊盘正下方。因此，与使用上述专利文献1中公开的技术的情况(其中包括在每个布线层中的多个导线中没有一个置于焊盘正下方)中相比，半导体芯片的面积可以被更显著地减小。
同样在实施例1中，即使当在形成于焊盘PD正下方的导线中形成裂缝时，在焊盘正下方也没有插塞。因此，可以防止或抑制由于插塞的变形导致缺陷出现在不同的两个布线层之间的耦合中。
优选地，包括最上布线层的布线层的总数为4或更小。通过减小包括最上布线层的布线层的总数，可以降低制造成本，但应力更可能被施加到在平面图中与开口重叠的每个布线层的部分。作为结果，当在平面图中任意插塞与开口OP重叠时，当铜导线键合到焊盘PD的从开口OP露出的部分时大的应力施加到插塞并且插塞更可能变形。因此，当包括最上布线层的布线层的总数为4或更小时，根据实施例1的防止或抑制插塞变形的效果进一步增加。
同样，如上所述，铜导线键合到焊盘PD的从开口OP露出的部分。
与当金导线键合到焊盘PD时相比，当铜导线键合到焊盘PD时，如下问题更加明显：当键合导线键合到焊盘PD时大的应力施加到形成于开口OP正下方的插塞从而增加插塞的变形的可能性。因此，当铜导线键合到焊盘PD的在开口OP中露出的部分时，通过以与实施例1中相同的方式防止插塞在平面图中与开口OP重叠，防止或抑制插塞变形的效果被进一步增加。
图18是示出形成在开口正下方的导线的面积比率与非缺陷插塞比率之间关系的曲线图。注意，图18所示的导线的面积比率是各自与给定布线层中的多个导线重叠的开口OP的部分的总面积与开口OP的面积的比率。
如图18所示，当形成在开口OP正下方的导线的面积比率是1％至50％时，非缺陷插塞比率为100％，所以插塞中没有一个遭受缺陷。另一方面，当形成于开口OP正下方的导线的面积比率例如为60％并且高于50％时，非缺陷插塞比率小于100％，所以任意插塞遭受缺陷。在这种情况下，可以认为，由于导线的面积比率高，所以施加到导线的总应力增加并且引起插塞中的缺陷。
为了防止缺陷出现在任意插塞中，形成于开口OP正下方的导线的面积比率优选为1％至50％。在这种情况下，可以认为，由于导线的面积比率低，所以施加到导线的总应力减少并且不会引起任意插塞中的缺陷。注意，当导线的面积比率为0％时，即在给定布线层中也没有导线形成在开口OP正下方时，没有任何插塞遭受缺陷。
图19是示出形成在开口正下方的每个导线的宽度与非缺陷插塞比率之间关系的曲线图。
如图19所示，当形成在开口正下方的每个导线的宽度例如为1μm、1.5μm等且不小于1μm时，非缺陷插塞比率小于100％，所以任意插塞遭受缺陷。在这种情况下，可以认为，由于导线的宽度较大，施加到导线的总应力增加并且引起插塞中的缺陷。
另一方面，当形成在开口OP正下方的每个导线的宽度例如为0.42μm等且小于1μm时，非缺陷插塞比率为100％，所以没有任何插塞遭受缺陷。在这种情况下，可以认为，由于导线的宽度较小，施加到导线的总应力减少并且不会引起在任何插塞中的缺陷。为了防止缺陷出现在任意插塞中，形成于开口OP正下方的导线的面积比率小于1μm或优选地不大于0.42μm。
上述图18和图19所示的非缺陷插塞比率中的每一个是当由铝(Al)制成的焊盘PD的厚度为1μm时的非缺陷插塞比率。当焊盘PD的厚度不大于3μm时，获得与在图18和图19所示每个非缺陷插塞比率情况下获得的相同效果。因而，当由铝制成的焊盘PD的厚度不大于3μm时，通过不在开口正下方形成插塞，根据实施例1的效果、即防止或抑制任意插塞遭受缺陷的效果增加。
也就是，优选地，均位于最上布线层MH下方的布线层M1、M2和M3中的任意布线层包括在平面图中均在Y轴方向上延伸的多个导线，并且多个导线中的每个导线在平面图中与开口OP重叠。在平面图各自与在Y轴方向延伸的多个导线重叠的开口OP的部分的总面积与开口OP的面积的比率为1％至50％。多个导线中的每个导线在X轴方向上的宽度小于1μm。焊盘PD的厚度不大于3μm。在这种情况下，通过不在开口正下方形成插塞，防止或抑制任意插塞遭受缺陷的效果得以增加。
注意，当在平面图中各自与在Y轴方向延伸的多个导线重叠的开口OP的部分的总面积与开口OP的面积的比率为1％至50％，多个导线中的每个导线在X轴方向上的宽度小于1μm，并且焊盘PD的厚度不大于3μm时，也可以在开口OP正下方形成插塞。即使在其中插塞形成在开口OP正下方的情况下，当导线的面积比率、导线宽度和焊盘PD的厚度在上面示出的范围中时，在铜导线键合到焊盘PD的从开口OP露出的部分时耦合到插塞的导线也更可能与插塞一体变形。这防止或抑制插塞使位于插塞下方或上方的导线剥离。因此，实现防止或抑制缺陷出现在任意插塞中的效果，但该效果比在开口OP正下方不形成插塞时小。
(实施例2)
在实施例1中，已经描述其中MISFETQ经由多个插塞6L耦合到导线5A的示例，每个插塞6L具有圆柱或棱柱形状。另一方面，在实施例2中，将描述其中MISFETQ经由插塞6LE耦合到导线5A的示例，该插塞6LE作为在每个MISFETQ的栅极宽度方向中延伸的缝隙过孔。
<半导体器件的结构>
首先，将参照附图描述实施例2中的半导体器件的结构。
图20至图22是实施例2的半导体器件中的半导体芯片的主要部分横截面图。图23是实施例2的半导体器件中的半导体芯片的主要部分平面图。图20是沿着图23的线A-A的横截面图。图21是沿着图23的线B-B的横截面图。图22是沿着图23的线C-C的横截面图。
图23示出在开口OP附近的MSIFETQ的布局的示例。在图23中，通过双点划线示出开口OP的位置并且通过虚线示出导线键合区域WA的位置。注意，在图23中，与图8中不同，省略插塞6A的图示。
实施例2中的最上布线层MH的布局与使用图4所述的实施例1的最上布线层MH的布局相同。实施例2中的包括在布线层M3中的导线5C的布局与使用图5描述的实施例1中的包括在布线层M3中的导线5C的布局相同。实施例2中的包括在布线层M2中的导线5B的布局与使用图6描述的实施例1中的包括在布线层M2中的导线5B的布局相同。实施例2中的包括在布线层M1中的导线5A的布局与使用图7描述的实施例1中的包括在布线层M1中的导线5A的布局相同。
实施例2中的半导体器件的结构与实施例1中的半导体器件的结构相同，除了MISFETQ经由插塞6LE耦合导线5A并且MISFETQ的结构不同，该插塞6LE在每个MISFETQ的栅极宽度方向上延伸。因此，将主要对与实施例1中的半导体器件的结构中不同的部分给出描述。
同样在实施例2中，以与实施例1中相同的方式，MISFETQ形成在衬底1的作为主表面的上表面中。同样，每个MISFETQ包括形成在衬底1的上表面中的成对的源极和漏极半导体区域、位于成对半导体区域之间的形成在衬底1的上表面的区域上方的栅极绝缘膜GI以及形成在栅极绝缘膜GI上方的栅极电极GE。
在实施例2中，如图4和图23所示，多个MISFETQ布置成使得与焊盘PD的在开口OP中露出的部分重叠。注意，多个MISFETQ也布置在衬底1的上表面的部分中，除了其与在开口OP中露出的焊盘PD的部分重叠的部分之外，但在图20至图23中省略其图示。
如图20至图23所示，包括在每个MISFETQ中的栅极电极GE的栅极长度方向假设为X轴方向，并且包括在MISFETQ中的栅极电极GE的栅极宽度方向假设为Y轴方向，其中MISFETQ被布置成使得与焊盘PD的在开口OP中露出的部分重叠。
注意，通过示例的方式，下面将描述其中每个MISFETQ包括作为半导体区域的源极区域SR和漏极区域DR并且每个MISFETQ为n沟道场效应晶体管的情况。
另一方面，与作为实施例1中的耦合电极的插塞6L不同，实施例2中的作为耦合电极的插塞6LE是在Y轴方向上延伸的缝隙过孔，该Y轴方向在平面图中作为每个栅极电极GE的栅极宽度方向。也就是，在实施例2中，MISFETQ通过插塞6LE电耦合到布线层M1，插塞6LE作为在包括于MISFETQ中的每个栅极电极GE的栅极宽度方向中延伸的缝隙过孔。插塞6LE形成在开口OP正下方。也就是，插塞6E在平面图中与开口OP重叠。
在这种情况下，即使当插塞6LE的部分在铜导线键合到焊盘PD的从开口OP露出的部分时而变形时，MISFETQ也可以经由插塞6LE的其它部分电耦合到导线5A。因此，即使当插塞6LE形成在开口OP正下方时，也可以防止或抑制缺陷出现在MISFETQ与导线5A之间的耦合中。也就是，当作为缝隙过孔的插塞6LE在平面图中与开口OP重叠时，也可以防止或抑制缺陷出现在MISFETQ与导线5A之间的耦合中。
优选地，在实施例2中，每个栅极电极GE由金属膜制成。也就是，栅极电极GE是金属栅极。在这种情况下，可以减少在使用由高k膜制成的栅极绝缘膜GI时的阈值电压的波动，高k膜即具有比例如氮化硅(SiN)的相对介电常数更高的相对介电常数的高介电常数膜。作为结果，当使用由高k膜制成的栅极绝缘膜GI时，可以容易地实现减小栅极泄漏电流的固有期望效果。
作为包括在每个栅极电极GE中的金属膜，可以使用由氮化钛(TiN)膜、氮化钽(TaN)膜、氮化钨(WN)膜、碳化钛(TiC)膜、碳化钽(TaC)膜、碳化钨(WC)膜、碳氮化钽(TaCN)膜、钨(W)膜等制成的金属膜。
当栅极电极GE是金属栅极时，栅极电极GE优选地通过形成源极区域SR和漏极区域DR并且然后形成栅极电极GE的工艺、即栅极最后工艺来形成，如稍后使用图24和图25将描述的。这允许在每个栅极电极GE的栅极宽度方向即Y轴方向上延伸的插塞6LE容易地被形成。
在实施例2中，MISFETQ优选地包括鳍FN，每个鳍FN由具有立方体形状的半导体区域制成并且形成在衬底1的上表面上方。换言之，MISFETQ是鳍式场效应晶体管。这可以减小每个MISFETQ形成的区域的面积，并且允许半导体器件的更高集成度。此外，由于鳍FN延伸，所以载流子的迁移率在延伸的鳍FN的应变影响下得以改善。
注意，鳍FN也可以不形成在衬底1的上表面正上方，而形成在衬底1的上表面侧。也就是，足以鳍FN形成在衬底1的上表面上方。
在平面图中，鳍FN在X轴方向上延伸，X轴方向作为每个栅极电极GE的栅极长度方向。栅极电极GE经由栅极绝缘膜GI置于鳍FN上方以及衬底1的上表面上方，以在平面图中在Y轴方向上延伸。也就是，在平面图中栅极电极GE与鳍FN交叉。
此时，源极区域SR也形成于在X轴方向上位于任意栅极电极GE的一侧上的鳍FN的部分中，而漏极区域DR也形成于在X轴方向上与栅极电极GE的一侧相反(即，在另一侧上)定位的鳍FN的部分中。如上所述，插塞6LE形成在源极区域SR或漏极区域DR上方。也就是，在平面图中插塞6LE也与鳍FN交叉，类似于栅极电极GE。
如上所述，将考虑其中每个MISFETQ是n沟道场效应晶体管的情况。在这种情况下，如图20至图23所示，MISFETQ的漏极区域DR经由插塞6LE和6A与电源电压导线5AP(参见图7)电耦合，并且MISFETQ的源极区域SR经由插塞6LE和6A与参考电位导线5AG(参见图7)电耦合。
另一方面，MISFETQ的栅极电极GE电耦合到参考电位导线5AG(参见图7)。也就是，MISFETQ的栅极区域GE和源极区域SR中的每一个的电位为接地电位。这允许MISFETQ用作ESD保护电路。
注意，在实施例2中，每个MISFETQ也可以是实施例1中所述的平面型场效应晶体管，而不是鳍型场效应晶体管。同样，在实施例2中，MISFETQ的栅极电极GE也可以是由实施例1中所述的例如多晶硅膜制成的栅极，而不是金属栅极。
<半导体器件的制造工艺>
实施例2中的半导体器件的制造工艺可以与实施例1中的半导体器件的制造工艺相同，除了MISFETQ经由插塞6LE耦合到导线5A，该插塞6LE在每个MISFETQ的栅极宽度方向上延伸。
同样，在实施例2中的半导体器件的制造工艺中，如上所述，当通过栅极最后工艺形成作为MISFETQ的金属栅极的栅极电极GE时，可以形成作为缝隙过孔的插塞6LE。下面将参照图24和图25描述通过栅极最后工艺形成栅极电极GE和插塞6LE的方法。
图24和图25是实施例2中的半导体器件的在其制造工艺期间的主要部分横截面图。图24和图25是沿图23中的线A-A的横截面图。
如图24所示，在栅极最后工艺中，例如均由多晶硅膜制成并且在平面图中在Y轴方向上延伸的电极SC经由栅极绝缘膜GI形成在衬底1的上表面上方。然后，在衬底1的位于电极SC的两侧上的上层部分中，形成源极区域SR和漏极区域DR。然后，在衬底1的上表面上方形成绝缘膜3A使得覆盖电极SC。然后，在对绝缘膜3A的上表面抛光以露出电极SC的上表面之后，部分地去除电极SC以形成沟槽部分8AE，该沟槽部分8AE延伸穿过绝缘膜3A并到达栅极绝缘膜GI。在平面图中沟槽部分8AE在Y轴方向上延伸。
当形成延伸穿过绝缘膜3A并到达栅极绝缘膜GI的沟槽部分8AE时，如图24所示，形成沟槽部分7AE，沟槽部分7AE均延伸穿过绝缘膜3A并到达源极区域SR或漏极区域DR。在平面图中沟槽部分7AE在Y轴方向上延伸。
接下来，如图25所示，形成均由金属膜制成的栅极电极GE使得嵌入在沟槽部分8AE中。首先，沉积金属膜8诸如上述氮化钛(TiN)膜，使得嵌入在沟槽部分8AE中。接下来，通过CMP方法去除位于沟槽部分8AE外部的金属膜8的部分，以由此形成嵌入在沟槽部分8AE中的由金属膜8制成的栅极电极GE。由于沟槽部分8AE在Y轴方向上延伸，所以嵌入在沟槽部分8AE中的由金属膜8制成的栅极电极GE也在Y轴方向上延伸。
同样，当沉积金属膜8使得嵌入在沟槽部分8AE中时，沉积金属膜8使得嵌入在沟槽部分7AE中。接下来，当通过CMP方法去除位于沟槽部分8AE外部的金属膜8的部分时，去除位于沟槽部分7AE外部的金属膜8的部分以形成由嵌入在沟槽部分7AE中的金属膜8制成的插塞6LE，如图25所示。由于沟槽部分7AE在Y轴方向上延伸，所以由嵌入在沟槽部分7AE中的金属膜8制成的插塞6LE也在Y轴方向上延伸。
当由此通过栅极最后工艺形成栅极电极GE时，可以形成均延伸穿过绝缘膜3A并到达源极区域SR或漏极区域DR的沟槽部分7AE，如图24所示，并且可以形成由金属膜制成的插塞6LE使得嵌入在沟槽部分7AE中，如图25所示。这允许容易地形成插塞6LE，该插塞6LE在每个栅极电极GE的栅极宽度方向即Y轴方向上延伸。
注意，也可以将形成沟槽部分7AE的步骤作为与形成沟槽部分8AE的步骤不同的步骤来执行。
<实施例2的主要特征和效果>
同样在实施例2中，以与实施例1相同的方式，在平面图中任意MISFETQ与开口OP重叠，在平面图中任意导线5A与开口OP重叠，并且在平面图中任意导线5B与开口OP重叠，而在平面图中多个插塞6B中没有一个与开口OP重叠。另外，在平面图中任意导线5C与开口OP重叠，而在平面图中多个插塞6C中没有一个与开口OP重叠，并且在平面图中多个插塞6H中没有一个与开口OP重叠。
也就是，同样在实施例2中，以与实施例1中相同的方式，在平面图中多个插塞6B、6C和6H中没有一个与开口OP重叠，该多个插塞6B、6C和6H中的每一个都将多个布线层中的不同的两个布线层彼此耦合。
因此，实施例2的半导体器件也具有与实施例1的半导体器件相同的效果。也就是，即使当在铜导线键合到焊盘PD的从开口OP露出的部分时应力施加到焊盘PD的在平面图中从开口OP露出的部分时，也可以防止或抑制均将不同的两个布线层耦合的插塞变形。作为结果，可以防止或抑制缺陷出现在不同的两个布线层之间的耦合中。这允许半导体器件的性能得以改善。
另一方面，与实施例1中的插塞6L不同，在平面图中实施例2中的插塞6LE在Y轴方向上延伸，Y轴方向作为每个栅极电极GE的栅极宽度方向。因此，即使当在铜导线键合到从开口OP露出的焊盘PD的部分时插塞6LE的部分变形时，也可以将MISFETQ经由插塞6LE的其它部分电耦合到导线5A。作为结果，即使当在平面图中插塞6LE与开口OP重叠时，也可以防止或抑制缺陷出现在MISFETQ与导线5A之间的耦合中。
尽管至此已经基于本发明的实施例具体描述了本发明人实现的本发明，但本发明并不限于前述实施例。将认识到的是，可以在本发明的范围内而不脱离本发明的精神的情况下对本发明进行各种改变和修改。

Claims (12)

1.一种半导体器件，包括：
半导体衬底；
半导体元件，形成在所述半导体衬底的主表面中；
多个布线层，叠置在所述半导体衬底的所述主表面上方；以及
多个第一耦合电极，每个所述第一耦合电极将所述布线层中的两个不同的布线层彼此耦合，
其中所述布线层中的位于最上布线层下方的布线层包括第一导线，
其中所述布线层中的所述最上布线层包括：
电极端子；
绝缘膜，形成在所述电极端子上方；以及
开口，延伸穿过所述绝缘膜并到达所述电极端子，
其中在平面图中，所述半导体元件和所述第一导线与所述开口重叠，以及
其中在平面图中，所述第一耦合电极中没有一个与所述开口重叠。
2.根据权利要求1所述的半导体器件，还包括：
多个第二耦合电极，所述第二耦合电极将所述布线层中的最下布线层耦合到所述半导体元件，
其中所述半导体元件为第一场效应晶体管，
其中所述第一场效应晶体管包括第一源极区域和第一漏极区域，
其中所述第二耦合电极中的每一个将所述最下布线层耦合到所述第一源极区域或所述第一漏极区域，以及
其中在平面图中，所述第二耦合电极中没有一个与所述开口重叠。
3.根据权利要求1所述的半导体器件，还包括：
第三耦合电极，其将所述布线层中的最下布线层耦合到所述半导体元件，
其中所述半导体元件是第二场效应晶体管，
其中所述第二场效应晶体管包括栅极电极、第二源极区域和第二漏极区域，
其中所述第三耦合电极将所述最下布线层耦合到所述第二源极区域或所述第二漏极区域，以及
其中在平面图中，所述第三耦合电极在第一方向上延伸并与所述开口重叠，所述第一方向作为所述栅极电极的栅极宽度方向。
4.根据权利要求3所述的半导体器件，
其中所述第二场效应晶体管包括鳍，所述鳍由形成在所述半导体衬底的所述主表面上方的半导体区域制成并且具有立方体形状，
其中在平面图中，所述鳍在第二方向上延伸，所述第二方向作为所述栅极电极的栅极长度方向，
其中在平面图中，所述栅极电极经由第一栅极绝缘膜置于所述鳍上方并且在所述第一方向上延伸，
其中所述第二源极区域形成在所述鳍的位于所述栅极电极的第一侧上的部分中，
其中所述第二漏极区域形成在所述鳍的位于所述栅极电极的与所述第一侧相反的侧上的部分中，以及
其中所述第三耦合电极形成在所述第二源极区域或所述第二漏极区域上方。
5.根据权利要求1所述的半导体器件，
其中所述布线层中的位于所述最上层下方的布线层包括多个所述第一导线，
其中在平面图中，所述第一导线中的每一个导线与所述开口重叠，
其中在平面图中，所述开口中的各自与所述第一导线重叠的部分的总面积与所述开口的面积之比为1％至50％，
其中所述第一导线中的每一个导线的宽度小于1μm，以及
其中所述电极端子的厚度不大于3μm。
6.根据权利要求1所述的半导体器件，
其中铜导线键合到所述电极端子的在所述开口中露出的部分。
7.根据权利要求1所述的半导体器件，
其中所述电极端子由铝制成，
其中所述第一导线由铜制成，以及
其中所述第一耦合电极均由铜制成。
8.根据权利要求5所述的半导体器件，
其中所述电极端子由铝制成，
其中所述第一导线均由铜制成，以及
其中所述第一耦合电极均由铜制成。
9.根据权利要求3所述的半导体器件，
其中所述栅极电极由金属膜制成。
10.一种制造半导体器件的方法，包括以下步骤：
(a)提供半导体衬底；
(b)在所述半导体衬底的主表面中形成半导体元件；
(c)形成叠置在所述半导体衬底的所述主表面上方的多个布线层；以及
(d)形成多个第一耦合电极，每个所述第一耦合电极将所述布线层中的不同的两个布线层彼此耦合，
其中所述步骤(c)包括以下步骤：
(c1)形成所述布线层中的位于最上布线层下方的布线层；以及
(c2)在所述步骤(c1)之后，形成所述布线层中的最上布线层，
其中所述布线层中的位于所述最上布线层下方的布线层包括第一导线，
其中所述步骤(c2)包括以下步骤：
(c3)形成电极端子；
(c4)在所述电极端子上方形成绝缘膜；以及
(c5)形成延伸穿过所述绝缘膜并到达所述电极端子的开口，
其中在平面图中，所述半导体元件和所述第一导线与所述开口重叠，以及
其中在平面图中，所述第一耦合电极中没有一个与所述开口重叠。
11.根据权利要求10所述的制造半导体器件的方法，还包括以下步骤：
(e)形成多个第二耦合电极，所述多个第二耦合电极将所述布线层中的最下布线层耦合到所述半导体元件，
其中所述半导体元件为第一场效应晶体管，
其中所述第一场效应晶体管包括第一源极区域和第一漏极区域，
其中所述第二耦合电极中的每一个第二耦合电极将所述最下布线层耦合到所述第一源极区域或所述第一漏极区域，以及
其中在平面图中，所述第二耦合电极中没有一个与所述开口重叠。
12.根据权利要求10所述的制造半导体器件的方法，还包括以下步骤：
(f)形成第三耦合电极，所述第三耦合电极将所述布线层中的最下布线层耦合到所述半导体元件，
其中所述半导体元件为第二场效应晶体管，
其中所述第二场效应晶体管包括栅极电极、第二源极区域和第二漏极区域，
其中所述第三耦合电极将所述最下布线层耦合到所述第二源极区域或所述第二漏极区域，以及
其中在平面图中，所述第三耦合电极在第一方向上延伸并与所述开口重叠，所述第一方向作为所述栅极电极的栅极宽度方向。
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