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CN105074921A - 半导体装置 - Google Patents

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CN105074921A CN201480019915.5A CN201480019915A CN105074921A CN 105074921 A CN105074921 A CN 105074921A CN 201480019915 A CN201480019915 A CN 201480019915A CN 105074921 A CN105074921 A CN 105074921A
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Abstract

本发明的目的在于，在终端附近的构件单元中的pn二极管进行动作之前增大整个芯片中流过的电流值，能够实现芯片尺寸的缩小以及由此带来的芯片成本的降低。本发明具备在俯视时夹着地多个第1阱区(30)整体地形成了的第2阱区(31)、在第2阱区内从第2阱区表层向深度方向贯通地形成了的第3间隔区域(23)、以及在第3间隔区域上设置了的第2肖特基电极(75)。

Description

半导体装置
技术领域
本发明涉及半导体装置。
背景技术
在MOSFET(MetalOxideSemiconductorFieldEffectTransistor)等半导体装置中，能够将内置二极管用作回流二极管。例如在专利文献1中，提出了将作为回流二极管的SBD(SchottkyBarrierDiode)内置于MOSFET的构件单元内来利用的方法。
专利文献1：日本特开2003-017701号公报
发明内容
在MOSFET等半导体装置中，内置了pn二极管。因此，如果在对pn二极管施加了正向的电压的状态下，pn二极管进行动作，则向漂移层注入少数载流子。
于是，被注入了的少数载流子与漂移层的多数载流子发生复合，通过与此伴随地产生的能量(复合能)，根据半导体而其周期构造被打乱，即发生晶体缺陷，这一点被公知。特别是在碳化硅的情况下，由于其带隙大，所以复合能大，进而具有各种稳定的晶体构造，所以晶体构造容易发生变化。因此，容易引起由pn二极管的动作导致的晶体缺陷的发生。
由于打乱了的晶体构造为高电阻，所以，特别是如果在MOSFET的活性区域(即，具有包括沟道的构件单元的区域)发生这样的现象，则导通电阻、即针对源极漏极间的正向电流的元件电阻变大，在通过了相同的电流密度的情况下的导通损失变大。
通电损失是MOSFET中的支配性的损失之一，所以在MOSFET中，活性区域的pn二极管的动作所引起的晶体缺陷的发生造成使MOSFET的发热增加、使长期的稳定动作变得困难的问题。
在内置了SBD的MOSFET的情况下，将SBD的扩散电位设计成低于pn结的扩散电位，所以在回流动作时，在直到活性区域的pn二极管进行动作的期间内，在内置了的SBD中流过单极电流。因此，关于一定量的电流，在没有pn二极管的动作的状态下，能够使回流电流通过，能够避免导通电阻的增大。
但是，在专利文献1所述的终端分布中，在使MOSFET中流过的回流电流增加而进行的情况下，MOSFET的构件单元群中的、在与终端部接近的区域中配置了的构件单元相对于这以外的构件单元，存在pn二极管更快地、即以更低的源极漏极间电压进行动作的问题。
当在超过这样的电压的使用条件下长时间内使用半导体装置的情况下，产生与外周部接近的构件单元中的导通电阻增大、整个芯片的导通电阻也增大的问题。
为了将整个芯片的导通电阻的增大抑制到容许量以下，需要限制元件整体中流过的回流电流，并限制在与终端部接近的区域中配置了的构件单元的pn二极管中流过的电流。这意味着需要增大为了使所期望的电流流过所需的芯片尺寸，并意味着使芯片成本增大。
本发明是为了解决上述的问题而完成的，其目的在于，提供一种在终端附近的构件单元中的pn二极管进行动作之前增大整个芯片中流过的电流值，能够实现芯片尺寸的缩小以及由此带来的芯片成本的降低的半导体装置。
本发明的半导体装置的特征在于，具备：第1导电类型的漂移层，形成于第1导电类型的半导体基板上；第2导电类型的第1阱区，在所述漂移层表层，相互间隔地设置有多个；第2导电类型的第2阱区，在所述漂移层表层，在俯视时夹着多个所述第1阱区整体地形成，并且形成面积比各所述第1阱区宽；第1导电类型的第1间隔区域，在各所述第1阱区内，从各所述第1阱区表层向深度方向贯通地形成；第1导电类型的源极区域，在各所述第1阱区表层，在俯视时夹着所述第1间隔区域地形成；第1肖特基电极，设置在所述第1间隔区域上；第1欧姆电极，在各所述第1阱区上，在俯视时夹着所述第1肖特基电极地设置；第1导电类型的第2间隔区域，是使各所述第1阱区相互间隔的区域；第1导电类型的第3间隔区域，在所述第2阱区内，从所述第2阱区表层向深度方向贯通地形成；第2肖特基电极，设置在所述第3间隔区域上；栅极电极，在除了设置有所述第1和第2肖特基电极以及所述第1欧姆电极的位置的整个所述第1和第2阱区上，隔着第1绝缘膜地设置；第2绝缘膜，覆盖所述栅极电极地形成；以及第1源极电极，覆盖所述第1和第2肖特基电极、所述第1欧姆电极以及所述第2绝缘膜地设置。
根据本发明的上述方式，在位于活性区域的外侧的第2阱区上，设置第2肖特基电极，从而在环流状态下，产生该第2肖特基电极中的压降，缓和对位于活性区域端部的第1阱区的内置SBD施加的电压。因此，能够抑制pn二极管的动作，能够使更多的电流在SBD中环流。其结果，在整个芯片中以单极电流流过的回流电流变大，能够降低芯片尺寸。
本发明的目的、特征、局面以及优点将通过以下的详细说明和附图而变得更明确。
附图说明
图1是第1实施方式的SBD内置MOSFET的构件单元的剖面示意图。
图2是第1实施方式的SBD内置MOSFET的构件单元的平面示意图。
图3是示意地示出第1实施方式的整个半导体装置的平面示意图。
图4是第1实施方式的半导体装置的剖面示意图、平面示意图以及不采用本发明的情况下的剖面示意图。
图5是第1实施方式的半导体装置的剖面示意图、平面示意图以及不采用本发明的情况下的剖面示意图。
图6是关于SBD内置MOSFET的构件单元示出通过器件仿真计算回流状态下的电流电压特性的结果的图。
图7是没有内置SBD的MOSFET的构件单元的剖面示意图。
图8是示出验证第1实施方式的效果的仿真结果的图。
图9是第2实施方式的半导体装置的剖面示意图以及平面示意图。
图10是第2实施方式的半导体装置的剖面示意图以及平面示意图。
图11是第3实施方式的半导体装置的剖面示意图以及平面示意图。
图12是第3实施方式的半导体装置的剖面示意图以及平面示意图。
图13是第4实施方式的半导体装置的剖面示意图。
图14是示意地示出内置电流传感器的整个半导体装置的平面示意图。
图15是第5实施方式的半导体装置的剖面示意图。
图16是第5实施方式的半导体装置的剖面示意图。
图17是第5实施方式的半导体装置的剖面示意图。
图18是第6实施方式的半导体装置的剖面示意图。
图19是第6实施方式的半导体装置的剖面示意图。
图20是第6实施方式的半导体装置的剖面示意图。
图21是第7实施方式的半导体装置的剖面示意图。
图22是第7实施方式的半导体装置的剖面示意图。
图23是第7实施方式的半导体装置的剖面示意图。
图24是关于变形例的半导体装置的剖面示意图。
图25是第8实施方式的半导体装置的剖面示意图。
图26是第8实施方式的半导体装置的剖面示意图。
符号说明
10基板；20漂移层；21第2间隔区域；22第1间隔区域；23、23a第3间隔区域；30阱区；31、31A、31B宽阱区；33a、33b、33c辅助区域；35第1阱接触区域；36第2阱接触区域；37JTE区域；40源极区域；50栅极绝缘膜；52、52C场绝缘膜；55、55A、55B层间绝缘膜；60、60A、60B、60C、82栅极电极；70欧姆电极；71背面欧姆电极；75肖特基电极；80、80A、80B源极电极；81传感器电极；85漏极电极；91阱接触孔；92SBD接触孔；95栅极接触孔；100D、100E、100F高浓度区域
具体实施方式
以下，参照附图说明实施方式。在以下的实施方式中，作为半导体装置的一个例子使用碳化硅(SiC)半导体装置，特别是，以将第1导电类型设为n型、将第2导电类型设为p型的n沟道碳化硅MOSFET为例来说明。
<第1实施方式>
<构成>
首先，说明第1实施方式的半导体装置的构成。图1是在活性区域中配置的SBD内置MOSFET的构件单元的剖面示意图。图2是从上方观察图1所示的SBD内置MOSFET的构件单元的图，透过图1的电极以及绝缘膜等，仅表现了形成有半导体层的区域。
如图1所示，在半导体装置中，在具有4H的多晶形的、由n型(第1导电类型)并且低电阻的碳化硅构成的基板10的第1主面上，形成了由n型(第1导电类型)的碳化硅构成的漂移层20。
在图1以及图2中，由碳化硅构成的基板10的第1主面的面方位为(0001)面，相对于c轴方向倾斜了4°。
漂移层20是第1杂质浓度的n型(第1导电类型)半导体层。在漂移层20的表层侧，相互间隔地形成有多个含有作为p型(第2导电类型)的杂质的铝(Al)的p型(第2导电类型)的阱区30。阱区30的p型(第2导电类型)的杂质浓度设为第2杂质浓度。
图1所示的阱区30在构件单元内的剖视图中，在两处相互间隔地形成。将各阱区30间隔的区域是被称为第2间隔区域21的n型(第1导电类型)的区域。第2间隔区域21是形成于漂移层20的表层部的区域，设为在深度方向上从漂移层20的表面到与阱区30的深度相同的深度的区域。
另一方面，在各阱区30内，形成有从各阱区30表层向深度方向贯通地形成了的第1导电类型的第1间隔区域22。第1间隔区域22是位于后述的肖特基电极75的正下方的区域。
在阱区30的表层侧，部分地形成了含有作为n型(第1导电类型)的杂质的氮(N)的n型(第1导电类型)的源极区域40。源极区域40比阱区30的深度更浅地形成。源极区域40在俯视时夹着第1间隔区域22地形成。
另外，在漂移层20的表层侧，期望的是，在源极区域40与第1间隔区域22之间被夹着的阱区30上，形成了含有作为p型(第2导电类型)的杂质的铝(Al)的p型(第2导电类型)的第1阱接触区域35。
另外，跨第2间隔区域21的表面、阱区30的表面与源极区域40的一部分的表面地，形成了由氧化硅构成的栅极绝缘膜50。
进而，在栅极绝缘膜50的表面，以与第2间隔区域21、阱区30和源极区域40的端部对置的方式，形成了栅极电极60。此外，将阱区30中的、被第2间隔区域21与源极区域40夹着并且隔着栅极绝缘膜50与栅极电极60对置并且在导通动作时形成反转层的区域称为沟道区域。
在栅极绝缘膜50上，以覆盖栅极电极60的方式，形成了由氧化硅构成的层间绝缘膜55。在源极区域40中的、未被栅极绝缘膜50覆盖的区域的表面以及第1阱接触区域35中的、与源极区域40相接的一侧的一部分的表面，形成了用于降低与碳化硅的接触电阻的源极侧的欧姆电极70。此外，阱区30能够经由低电阻的第1阱接触区域35，与源极侧的欧姆电极70容易地进行电子的交换。
在第1间隔区域22的表面，形成肖特基电极75，将肖特基电极75与第1间隔区域22的碳化硅进行肖特基连接。期望肖特基电极75至少包含第1间隔区域22的表面，也可以不包含。该肖特基电极75在阱区30上，设置于在俯视时被欧姆电极70夹着的位置。
在源极侧的欧姆电极70、肖特基电极75以及层间绝缘膜55上，形成了源极电极80。该源极电极80使源极侧的欧姆电极70与肖特基电极75电短路。即，将源极侧的欧姆电极70与肖特基电极75电连接。
在基板10的与第1主面相反一侧的第2主面、即背面侧，隔着背面欧姆电极71地形成了漏极电极85。另外，虽然未图示，在半导体装置内的构件单元不存在的区域的一部分，栅极电极60经由在层间绝缘膜55中开孔了的栅极接触孔而与栅极焊盘以及栅极布线电短路。
此外，在后面将详细说明，第2间隔区域21是在MOSFET导通时流过导通电流的路径，第1间隔区域22是流过作为SBD的回流电流的单极电流的路径。
图3是从上方即从第1主面侧观察半导体装置的图，用虚线来表现活性区域的平面位置。源极电极80以包含活性区域的平面位置的方式形成。另外，与源极电极80电绝缘了的栅极电极82在第1主面上形成。在本申请中，将整个半导体装置中的、构件单元周期地排列的活性区域以外的区域称为无效区域来说明。
图4(a)是说明活性区域的终端部分中的、与栅极电极82邻接的部位的构造的图，是相当于图3的a-a’的位置的剖面示意图。另外，图4(b)是图4(a)的部位的平面示意图，透过电极、绝缘膜等，仅表现了半导体区域。图4(c)是在相同的部位在不采用本发明的情况下的剖面示意图。
图5(a)是说明活性区域的终端部分中的、不存在栅极电极82并且与芯片终端部分邻接的部位的构造的图，是相当于图3的b-b’的位置的剖面示意图。另外，图5(b)是图5(a)的部位的平面示意图，透过电极、绝缘膜等，仅表现了半导体区域。图5(c)是在相同的位置在不采用本发明的情况下的剖面示意图。
在图4中，栅极电极82在层间绝缘膜55之上形成，经由在层间绝缘膜55的一部分开孔了的栅极接触孔95与栅极电极60电连接。在活性区域的周围，从最外周的构件单元的阱区30，夹着与第2间隔区域21相同的宽度的n型区域地，形成了形成面积比阱区30宽的宽阱区31。
该宽阱区31的平面位置包含栅极电极82的平面位置。宽阱区31在活性区域附近的位置，经由在与层间绝缘膜55的阱区30邻接的一侧的一部分开孔了的阱接触孔91而与源极电极80连接。另外，在与阱接触孔91相接的宽阱区31的表层部，形成了第1阱接触区域35以及欧姆电极70(第2欧姆电极)。在与形成有阱接触孔91以及SBD接触孔92的平面位置相比更加远离于活性区域的位置的一部分，在漂移层20的上层并且在栅极电极60的下层，形成了栅膜厚比极绝缘膜50更厚的场绝缘膜52，其中该SBD接触孔92在比阱接触孔91更远离于阱区30的位置。
在图5中，在活性区域的周围，从最外周的构件单元的阱区30，夹着与第2间隔区域21相同的宽度的n型区域地，形成了面积比阱区30更宽的宽阱区31。在该宽阱区31的更靠元件外周一侧，形成了杂质浓度比宽阱区31低的p型的JTE(JunctionTerminationExtention)区域37，与宽阱区31相连接。
宽阱区31经由在层间绝缘膜55的与阱区30邻接的一侧的一部分开孔了的阱接触孔91而与源极电极80连接。另外，在与阱接触孔91相接的宽阱区31的表层部，形成了第1阱接触区域35以及欧姆电极70。
仅当在a-a’的位置(参照图3)以及b-b’的位置(参照图3)中的任一位置都采用本发明的情况下(图4(a)以及(b)、图5(a)以及(b))，在阱接触孔91附近(例如离开了20[μm]的位置)，在比阱接触孔91更远离于活性区域的位置，形成了去除层间绝缘膜55的一部分与栅极绝缘膜50的一部分而形成了的SBD接触孔92。即，在图4(c)中，在源极电极80A的阱接触孔91附近，未形成SBD接触孔，作为代替，在该部位的宽阱区31A上，形成了层间绝缘膜55A以及栅极电极60A。另外，在图5(c)中，也是在源极电极80A的阱接触孔91附近，未形成SBD接触孔，作为代替，在该部位的宽阱区31A上，形成了层间绝缘膜55A。
源极电极80经由该SBD接触孔92与在碳化硅上沉积而形成了的肖特基电极75相接触。在肖特基电极75下部，存在未形成有宽阱区31的第3间隔区域23。即，第3间隔区域23被宽阱区31包围，并且形成宽阱区31的p型注入发生损失，从而是成为n型区域的区域。即，在宽阱区31内，从宽阱区31表层向深度方向贯通地形成。由此，在无效区域中，形成被宽阱区31包围了的SBD二极管。
无论在活性区域中形成了的SBD二极管，还是在无效区域中形成了的SBD二极管，其扩散电位低于在碳化硅中形成的pn结的扩散电位。
<制造方法>
接下来，说明本实施方式的半导体装置的SBD内置MOSFET的制造方法。
首先，第1主面的面方位为(0001)面，在具有4H的多晶形的、由n型且低电阻的碳化硅构成的基板10的表面上，通过化学气相沉积(ChemicalVaporDeposition：CVD)法，使1×1015到1×1017[cm-3]的n型的杂质浓度并且5到50[μm]的厚度的由碳化硅构成的漂移层20外延生长。
接下来，在漂移层20的表面通过光致抗蚀剂等形成注入掩模，离子注入作为p型的杂质的Al。此时，Al的离子注入的深度设为不超过漂移层20的厚度的0.53[μm]左右。另外，离子注入了的Al的杂质浓度是1×1017到1×1019[cm-3]的范围，并且比漂移层20的第1杂质浓度高。其后，去除注入掩模。通过本工序，被离子注入了Al的区域成为阱区30以及宽阱区31。
接下来，在漂移层20的表面通过光致抗蚀剂等形成注入掩模，离子注入p型的杂质的Al。此时，Al的离子注入的深度设为不超过漂移层20的厚度的0.5到3[μm]左右。另外，被离子注入了的Al的杂质浓度是1×1016到1×1018[cm-3]的范围，设为比漂移层20的第1杂质浓度高并且比阱区30的Al浓度低。其后，去除注入掩模。通过本工序，被离子注入了Al的区域成为JTE区域37。
接下来，在漂移层20的表面通过光致抗蚀剂等形成注入掩模，离子注入n型的杂质的N。N的离子注入深度设为比阱区30的厚度浅。另外，离子注入了的N的杂质浓度是1×1018到1×1021[cm-3]的范围，设为超过阱区30的p型的第2杂质浓度。在本工序中，被注入了N的区域中的、示出n型的区域成为源极区域40。
接下来，在漂移层20的表面通过光致抗蚀剂等形成注入掩模，离子注入p型的杂质的Al，去除注入掩模。通过本工序，被注入了Al的区域成为第1阱接触区域35。第1阱接触区域35是为了得到阱区30与源极侧的欧姆电极70的良好的电接触而设置的，期望将第1阱接触区域35的p型杂质浓度设定成比阱区30的p型的第2杂质浓度高的浓度。在本工序中，在离子注入p型杂质时，以使第1阱接触区域35低电阻化的目的，期望将基板10或者漂移层20加热到150℃以上而进行离子注入。
接下来，通过热处理装置，在氩(Ar)气等惰性气体气氛(1300到1900℃)中，进行30秒到1小时的退火。通过该退火，使被离子注入了的N和Al电激活。
接下来，采用CVD法、光刻技术等，在与上述的活性区域大致对应的位置以外的区域，形成膜厚0.5到2[μm]左右的由二氧化硅膜构成的场绝缘膜52。此时，例如，在整个面形成场绝缘膜52之后，通过光刻技术或者蚀刻等来去除与单元区域大致对应的位置的场绝缘膜52即可。
接下来，对未被场绝缘膜52覆盖的碳化硅表面进行热氧化而形成作为所期望的厚度的栅极绝缘膜50的氧化硅。接下来，在栅极绝缘膜50之上，通过减压CVD法来形成具有导电性的多晶硅膜，对它进行图案化的，从而形成栅极电极60。接下来，通过减压CVD法来形成层间绝缘膜55。接下来，形成贯穿层间绝缘膜55与栅极绝缘膜50到达构件单元的第1阱接触区域35与源极区域40的接触孔，同时形成阱接触孔91。
接下来，在通过喷镀法等形成以Ni为主成分的金属膜之后，进行600到1100℃的温度的热处理，使以Ni为主成分的金属膜与接触孔内的碳化硅层发生反应，在碳化硅层与金属膜之间形成硅化物。接下来，通过基于硫酸、硝酸、盐酸中的某一种、或者它们与过氧化氢溶液的混合液等的湿法蚀刻来去除在进行反应而得到的硅化物以外的层间绝缘膜55上残留了的金属膜。由此，形成源极侧的欧姆电极70。
接下来，在基板10的背面(第2主面)形成以Ni为主成分的金属，通过进行热处理，在基板10的背侧形成背面欧姆电极71。
接下来，采用基于光致抗蚀剂等的图案化，去除第1间隔区域22上的层间绝缘膜55、成为栅极绝缘膜50以及SBD接触孔92的位置的层间绝缘膜55、以及成为栅极绝缘膜50以及栅极接触孔95的位置的层间绝缘膜55。作为去除的方法，优选对成为SBD界面的碳化硅表面不造成损伤的湿法蚀刻。
接下来，通过喷镀法等，沉积肖特基电极75。作为肖特基电极75，优选沉积Ti、Mo、Ni等。
其后，在到此为止处理了的基板10的表面通过喷镀法或者蒸镀法形成Al等布线金属，通过光刻技术，加工成规定的形状，所以形成与源极侧的欧姆电极70和肖特基电极75接触的源极电极80、以及与栅极电极60接触的栅极电极82。
进而，如果在形成于基板10的背面的背面欧姆电极71的表面上形成作为金属膜的漏极电极85，则完成图1到图4所示的半导体装置。
<动作>
接下来，将作为本实施方式中的半导体装置的SBD内置MOSFET的动作分成3种状态来简单说明。
第一种状态是相对于源极电极80对漏极电极85施加更高的电压并且对栅极电极82施加阈值以上的正电压的情况，以下称为“导通状态”。
在该导通状态下，在沟道区域中形成反转沟道，在n型的源极区域40与n型的第2间隔区域21之间形成作为载流子的电子流过的路径。另一方面，对内置了的SBD，施加了对于肖特基节来说电流难以流过的方向、即反方向的电场(反向偏置)，所以不流过电流。
从源极电极80流入到漏极电极85的电子依照通过对漏极电极85施加的正电压而形成的电场，从源极电极80经由欧姆电极70、源极区域40、沟道区域、第2间隔区域21、漂移层20以及基板10，到达漏极电极85。
因此，通过对栅极电极60施加正电压，导通电流从漏极电极85流到源极电极80。此时，将对源极电极80与漏极电极85之间施加的电压称为导通电压，将导通电压除以导通电流的密度而得到的值称为导通电阻。导通电阻与上述电子流过的路径的电阻的总和相等。导通电阻与导通电流的平方之积与MOSFET通电时消耗的通电损失相等，所以导通电阻优选较低。此外，导通电流仅在存在沟道的活性区域流过，不流过无效区域。
第二种状态相对于源极电极80对漏极电极85施加更高的电压并且对栅极电极60施加阈值以下的电压的情况，以下称为“截止状态”。
在该截止状态下，在沟道区域中没有形成反转载流子，所以不流过导通电流，在导通状态下，将所施加了的高电压施加到MOSFET的源极电极80与漏极电极85之间。此时，栅极电极82的电压与源极电极80的电压大约相等，所以在栅极电极82与漏极电极85之间也施加高的电压。
在活性区域中，对在阱区30与漂移层20之间形成的pn结施加反向偏置，厚的耗尽层扩展向浓度相对低的漂移层20，从而能够防止将该电压施加到栅极绝缘膜50。
另外，第2间隔区域21上的栅极绝缘膜50在其正下方不具有p型区域，所以与阱区30上的栅极绝缘膜50相比被施加相对较高的电场强度，所以适当地限制第2间隔区域21的宽度，从而通过从阱区30向第2间隔区域21在横向上延伸的耗尽层，能够将对栅极绝缘膜50施加的电场抑制在所期望的值以下。此外，不仅漂移层20以及第2间隔区域21，厚度薄的耗尽层还扩展到相对浓度高的p型的阱区30，所以在截止状态下进行的过程中，从在阱区30中形成的耗尽层产生了的空穴经由第1阱接触区域35而被排出到源极电极80。即，形成阱区30与源极电极80的电接触，从而能够防止在截止状态下对阱区30上的栅极绝缘膜50施加高的电场强度。
在无效区域中的、配置有图4所示的栅极电极82的区域中，形成了在大致包含在无效区域上形成的栅极绝缘膜50以及场绝缘膜52的平面位置的区域中形成了的宽阱区31、以及用于在其一部分形成宽阱区31与源极电极80的电接触的阱接触孔91。因此，同样地，能够防止对无效区域上的栅极绝缘膜50与场绝缘膜52与施加高的电场强度。
另外，在无效区域中的、图5所示的芯片终端的区域中，除漂移层20之外，还使宽阱区31与JTE区域37的一部分耗尽化，从而缓和在元件终端部发生的电场集中，抑制耐压降低。此时，在宽阱区31以及JTE区域37的耗尽层产生的空穴经由最接近的阱接触孔91而被排出到源极电极80。
另一方面，对内置了的SBD，施加与“导通状态”相同的方向的电场，所以在理想情况下，不流过电流。但是，所施加的电场是远比“导通状态”高的电场，所以可能产生泄漏电流。
如果泄漏电流大，则有时使MOSFET的发热增大，使MOSFET以及使用MOSFET的模块热破坏。因此，为了使泄漏电流降低，优选将对肖特基节施加的电场抑制得较低。
第三种状态是在相对于源极电极80对漏极电极85施加了更低的电压，即对MOSFET施加了逆电动势的状态下，回流电流从源极电极80流向漏极电极85。以下，将状态称为“回流状态”。
在该回流状态下，对内置了的SBD施加正向的电场(正向偏置)，由电子电流构成的单极电流从肖特基电极75流向碳化硅层。在相对于漏极电极85的源极电极80的电压(源极漏极间电压)小时，回流电流全部流过被内置了的SBD，所以不发生少数载流子向漂移层20的注入。因此，不发生晶体缺陷，导通电阻也不增大。
然而，如果源极漏极间电压进一步增加，达到特定的条件，则在活性区域中的阱区30与漂移层20之间形成的pn二极管进行动作，将少数载流子注入到活性区域中的漂移层20。作为结果，有可能发生晶体缺陷。
发明者们发现在该活性区域中pn二极管进行动作的条件是受到该构件单元的周围的影响，由于考虑到这一点，发现了不易引起活性区域的pn二极管的动作的方法。
在说明这一点时，首先，出于简单目的，假定构件单元的周期阵列无限延续的情况来考虑。在这种情况下，考虑从其周期性中仅切出构件单元并且与邻接的构件单元的边界被绝缘，来进行器件仿真。
图6是关于SBD内置MOSFET的构件单元通过器件仿真计算出回流状态下的电流特性与电压特性的结果。纵轴表示漏极电极中流过的电流[A/cm2]，横轴表示源极漏极间电压[V]。另外，作为比较，一并示出了在图7中记载了其剖面图的没有内置SBD的MOSFET的特性。
根据附图可知，在SBD内置MOSFET中，在源极漏极间电压超过了约5[V]时，电流急剧增加。这被认为是由于，上述的pn二极管进行动作，从单极动作转移到双极动作，发生了漂移层的电导率调制。
应该特别指出的是，在SBD内置MOSFET中，pn二极管进行动作的源极漏极间电压相对于没有内置SBD的MOSFET更高。这一点能够按如下进行说明。在说明之前，先叙述对pn结施加的电压是阱区30与漂移层20对阱区30的接触面的电位差。
首先，在没有内置SBD的MOSFET中，在源极漏极间电压为pn二极管的扩散电位以下、即pn二极管进行动作的电压以下时，在源极漏极之间未流过电流，所以漏极电极85的电位与漂移层20中的、对阱区30的接触面的电位相等。即，源极漏极间的电压全部施加到pn二极管。因此，使源极漏极间电压缓缓增加，在源极漏极间电压超过了pn二极管的动作电压时，pn二极管的动作、即少数载流子向漂移层20的注入开始。
另一方面，在SBD内置MOSFET中，在源极漏极间电压比SBD的动作电压高并且在pn二极管的动作电压以下时，在源极漏极之间流过了与SBD连通的单极电流，所以在该通电路径中，产生与该电阻率与电流密度之积相应的压降。即，在漂移层20、基板10中，也产生压降。按照与该压降相等的电压量，漂移层20对阱区30的接触面的电位小于源极漏极电压。SBD内置MOSFET受益于该效果，pn二极管进行动作的源极漏极间电压高，在pn二极管进行动作之前的期间，作为回流电流能够通过更多的单极电流。
另一方面，在SBD内置MOSFET中，考虑活性区域的终端部附近。如上所述，宽阱区31邻接于活性区域终端部的构件单元。
在图4(c)与图5(c)所示的不采用本发明构造中，宽阱区31中无法流过单极电流，所以，源极漏极间电压的大致全部被施加到由宽阱区31与漂移层20的接合构成的pn二极管。
因此，如果源极漏极间电压超过pn二极管的动作电压，则少数载流子从宽阱区31注入到漂移层20。此时，在宽阱区31中流过的双极电流主要在阱接触孔91附近的pn结中流过。这是由于，当在从阱接触孔91在平面上分离了的pn结中流过电流的情况下，在从阱接触孔91到该pn结部之间通过的宽阱区31的薄层电阻成为寄生电阻。
此处造成问题的是，此时注入的少数载流子不仅扩散到宽阱区31的正下方，还扩散到邻接的活性区域的阱区30正下方的漂移层20。扩散到邻接的活性区域的漂移层20的空穴在该位置与电子发生复合，从而在活性区域内的漂移层发生晶体缺陷，使在活性区域中流过导通电流时的电阻、即导通电阻增大。
不仅如此，通过以下的机制，引起在活性区域的阱区30与漂移层20处形成的pn结的双极动作。首先，在与宽阱区31邻接的构件单元、即活性区域的最外周的构件单元中，如果从宽阱区31将少数载流子注入到该漂移层20，则为了满足电荷中性条件，从基板10注入作为多数载流子的电子而电子密度增大，作为结果，漂移层20的电阻率下降。如果漂移层20的电阻率下降，则在漂移层20中产生的压降变小，对pn结施加的电压增加。
因此，在最外周的构件单元中，对pn二极管施加的电压增加，与上述的构件单元的周期阵列无限延续的情况相比，从更低的源极漏极间电压起，双极动作开始。进而，如果在最外周的构件单元中双极动作开始，则进而在内侧的构件单元也产生少数载流子的扩散。这样，在宽阱区31中发生的pn二极管的双极动作，从邻接的构件单元朝向活性区域的内侧地产生各构件单元的双极动作。该效果伴随着向内侧的构件单元的传播而缓缓衰减，所以各构件单元开始双极动作的源极漏极间电压在最外周的单元最低，越朝向内侧的单元，则越接近于上述的在构件单元的周期阵列无限延续的情况下的特性。
因此，在施加超过宽阱区31中的pn二极管的动作电压的源极漏极电压的情况下，在与宽阱区31接近的构件单元的一部分中，有可能使发生双极动作而产生晶体缺陷的整个芯片的导通电阻增大。关于发生双极动作的范围，驱动的源极漏极电压越高、整个芯片中流过的回流电流的大小越大则越大，所以为了使可能发生晶体缺陷的区域在一定以下，需要将回流电流密度的大小设为恒定值以下。但是，如果这样，则使芯片面积增大，使芯片成本增大。
根据以上的说明可知，外周的构件单元中的pn二极管的动作电压的降低的原因是通过邻接的宽阱区31中的双极动作注入到漂移层20的空穴扩散到邻接的活性区域的漂移层20而降低漂移层20的电阻，降低宽阱区31中的双极电流作为解决方法是有效的。
在图4(a)以及(b)、图5(a)以及(b)所示的本实施方式的半导体装置中，在阱接触孔91的附近，以使宽阱区31的一部分发生损失的形式形成了SBD。在源极漏极间电压比SBD的扩散电位大时，电流从在阱接触孔91的附近配置了的SBD流向碳化硅层。该电流在漂移层20中，在横向上扩散，所以不仅在SBD接触孔92正下方，在邻接的阱接触孔91附近的漂移层20、基板10中，也产生压降。其结果，在SBD接触孔92存在的区域附近，对pn结施加的电压降低了与该压降相应的量。因此，能够将外周构件单元的双极动作抑制到更高的源极漏极间电压。
为了使从该SBD流来的电流也扩散到阱接触孔91下部，期望SBD接触孔92的平面位置与阱接触孔91的平面位置接近。具体地说，通过了SBD的电流在漂移层20中，以45°的放射角扩展，所以该电流在漂移层20内扩散到阱接触孔91的正下方，所以期望阱接触孔91的平面位置与SBD接触孔92的平面位置之间的漂移层20表面处的距离是比漂移层20的膜厚量更短的距离。即，期望欧姆电极70的平面位置与第3间隔区域23的平面位置之间的漂移层20表面处的距离是比漂移层20的膜厚量更短的距离。
另一方面，在SBD电流的扩散未充分地达到的、比SBD接触孔92更远离于活性区域的位置存在的宽阱区31与漂移层20的pn结部中，无法期待通过SBD电流来抑制pn二极管的双极动作的效果。但是，此时流过的pn二极管电流由于从进行动作的pn结的平面位置到阱接触孔91的平面位置之间的宽阱区31的薄层电阻作为寄生电阻起作用，所以被限制于小的值。特别是在使用碳化硅的情况下，由于从价带上端到受主的杂质能级的能量差大、离子化率小等影响，一般相对于p型阱区薄层电阻是硅的情况，高出3位左右，所以能够更大地享有本实施方式的效果。进行动作的pn结的平面位置离活性区域远，进而流过的电流也小，所以与不采用本发明的情况相比，能够使到达活性区域的漂移层20的空穴格外小。
作为结果，在终端附近的活性区域开始双极动作之前的期间，在整个芯片中，能够通过更多的回流电流。
通过器件仿真来确认了使用本实施方式的效果。
在图5(a)以及(c)分别示出的采用本发明的情况、和未采用的情况下的终端构造中，计算出与宽阱区31邻接的构件单元的动作。由于计算时间的关系，假定各个构件单元有10个，并假定图5(a)以及(c)的剖面图在纵深方向上无限延续(条纹状的构件单元)。为了模拟空载时间时的动作，将源极电极80以及栅极电极82的电位设为0伏，将负的电压以使其绝对值缓缓增加的方式施加到漏极电极85，计算出在器件的各部流过的电流。
图8是在与宽阱区31邻接的构件单元中，将漏极电压[V]取为横轴，并将从第1阱接触区域35流到欧姆电极70的电流[A/cm2]、即构件单元内的由阱区30与漂移层20构成的pn结中流过的双极电流取为纵轴而得到的图。
用三角形的标绘点表示采用本发明的情况，用圆形的标绘点表示不采用本发明的情况。另外，除了有无本发明之外，还用四边形的标绘点一并示出了在仅有图1所示的构件单元的假定下求出的特性。
示出了无论有无本发明，与在仅有构件单元的假定下求出的特性相比，都从更低的源极漏极间电压开始流过双极电流，但可知在采用本发明的情况下，从更高的源极漏极间电压开始流过双极电流，能够抑制构件单元的双极动作。
<效果>
根据本实施方式，半导体装置具备漂移层20、作为第1阱区的阱区30、作为第2阱区的宽阱区31、第1间隔区域22、源极区域40、作为第1和第2肖特基电极的肖特基电极75、作为第1欧姆电极的欧姆电极70、第2间隔区域21、第3间隔区域23、栅极电极60、作为第2绝缘膜的栅极绝缘膜50或者层间绝缘膜55、以及作为第1源极电极的源极电极80。
漂移层20是在第1导电类型的基板10上形成了的第1导电类型的半导体层。
第1阱区在漂移层20表层相互间隔地设置有多个，对应于第2导电类型的阱区30。
第2阱区对应于在漂移层20表层在俯视时夹着多个阱区30整体地形成了的、形成面积比各阱区30宽的第2导电类型的宽阱区31。
第1间隔区域22是在各阱区30内从各阱区30表层向深度方向贯通地形成了的第1导电类型的半导体层。
源极区域40是在各阱区30表层在俯视时夹着第1间隔区域22地形成了的第1导电类型的半导体层。
第1肖特基电极对应于在第1间隔区域22上设置了的肖特基电极75。
第2肖特基电极对应于在第3间隔区域23上设置了的肖特基电极75。
第1欧姆电极对应于在各阱区30上在俯视时夹着肖特基电极75地设置了的欧姆电极70。
第2间隔区域21是作为使各阱区30相互间隔的区域的第1导电类型的半导体层。
第3间隔区域23是在宽阱区31内从宽阱区31表层向深度方向贯通地形成了的第1导电类型的半导体层。
栅极电极60是在除了设置有肖特基电极75、欧姆电极70的位置的整个阱区30以及宽阱区31上隔着作为第1绝缘膜的栅极绝缘膜50地设置了的电极。
第2绝缘膜对应于覆盖栅极电极60地形成了的层间绝缘膜55。
第1源极电极对应于覆盖肖特基电极75、欧姆电极70、层间绝缘膜55地设置了的源极电极80。
根据这样的构成，在位于活性区域的外侧的宽阱区31上，设置肖特基电极75，从而在环流状态下，产生该肖特基电极75处的压降，缓和对位于活性区域端部的阱区30的内置SBD施加的电压。因此，能够抑制pn二极管的动作，能够使更多的电流在SBD中环流。其结果，在整个芯片中以单极电流流过的回流电流变大，能够降低芯片尺寸。
<第2实施方式>
<构成>
图9(a)是说明活性区域的终端部分中的、与栅极电极82邻接的部位的构造的图，是相当于图3的a-a’的位置的剖面示意图。另外，图9(b)是图9(a)的部位的平面示意图，透过电极、绝缘膜等，仅表现了半导体区域。
图10(a)是说明活性区域的终端部分中的、栅极电极82不存在并且与芯片终端部分邻接的部位的构造的图，是相当于图3的b-b’的位置的剖面示意图。另外，图10(b)是图10(a)的部位的平面示意图，透过电极、绝缘膜等，仅表现了半导体区域。
在本实施方式中，在第1实施方式中叙述了的SBD接触孔92的下部的肖特基电极75、SBD接触孔92的下部的第3间隔区域23不存在，作为代替，设置了以下的构成。
在阱接触孔91的平面区域内，形成了第1阱接触区域35与第3间隔区域23这两者，并且形成了与第3间隔区域23表面的至少一部分相接触的肖特基电极75、以及与第1阱接触区域35表面的至少一部分相接触并且位于在俯视时夹着肖特基电极75的位置的欧姆电极70。这些肖特基电极75与欧姆电极70经由阱接触孔91与源极电极80B相接触。
另外，在阱接触孔91的外周侧，设置了覆盖栅极绝缘膜50的栅极电极60B、以及进一步覆盖栅极电极60B的层间绝缘膜55B。
制作方法与第1实施方式大致相同，变更宽阱区31B以及第1阱接触区域35的注入位置，为了在所期望的部位配置欧姆电极70与肖特基电极75，也可以仅变更掩模分布。
<效果>
本实施方式带来的效果与第1实施方式同样地，抑制由宽阱区31B与漂移层20构成的pn二极管进行动作，降低空穴被注入到与宽阱区31B邻接的活性区域的漂移层20的量。因此，能够抑制活性区域的漂移层20中的晶体缺陷的发生。
另外，与第1实施方式相比，能够省略SBD接触孔92，所以能够使芯片收缩，能够享有成本的降低的优点。
此外，在本实施方式中，说明与第1实施方式不同的部分，省略关于相同或者对应的部分的说明。
<第3实施方式>
<构成>
图11(a)是说明活性区域的终端部分中的、与栅极电极82邻接的部位的构造的图，是相当于图3的a-a’的位置的剖面示意图。另外，图11(b)是图11(a)的部位的平面示意图，透过电极、绝缘膜等，仅表现了半导体区域。
图12(a)是说明活性区域的终端部分中的、栅极电极82不存在并且与芯片终端部分邻接的部位的构造的图，是相当于图3的b-b’的位置的剖面示意图。另外，图12(b)是图12(a)的部位的平面示意图，透过电极、绝缘膜等，仅表现了半导体区域。
在本实施方式所示的构造中，相对于第1实施方式，作为在宽阱区31的一部分中配置了的第1阱接触区域35的代替，形成了p型杂质浓度比第1阱接触区域35的杂质浓度更低的第2阱接触区域36。
制作方法与第1实施方式大致相同，去除在宽阱区31的一部分中配置了的第1阱接触区域35，作为代替，形成第2阱接触区域36，为此，重复进行与形成第1阱接触区域35的相同的工序，在杂质注入时使剂量减到所期望的量即可。
<效果>
本实施方式带来的效果与第1实施方式同样地，在于从通过使宽阱区31的一部分损失而形成了的SBD流过的单极电流使对由宽阱区31与漂移层20构成的pn结施加的正向电压降低。并且在于，在该pn二极管进行动作时，提高成为该电流流过的路径的、在外周侧的宽阱区31内配置了的欧姆电极70与第2阱接触区域36之间的金属层与半导体层的接触电阻，使在该部分的压降增大，从而进一步降低在pn二极管中流过的电流。
作为结果，降低空穴向与宽阱区31邻接的构件单元的漂移层20的扩散，能够抑制活性区域的漂移层20中的晶体缺陷的发生。
此外，在本实施方式中，说明与第1实施方式不同的部分，省略关于相同或者对应的部分的说明。
<第4实施方式>
<构成>
图13是说明活性区域的终端部分中的、与栅极电极82邻接的部位的构造的图，是相当于图3的a-a’的位置的剖面示意图。
在本实施方式所示的构造中，相对于第3实施方式，场绝缘膜52C延伸到活性区域侧，覆盖宽阱区31的大部分。另外，阱接触孔91以及SBD接触孔92，不仅贯穿层间绝缘膜55，还贯穿场绝缘膜52C地形成。栅极电极60C也限于在场绝缘膜52C上形成。
制作方法与第3实施方式大致相同，为了使形成有场绝缘膜52C的平面位置是所期望的位置，也可以仅变更掩模分布。此外，与阱接触孔91以及SBD接触孔92相当的位置的场绝缘膜52C期望在蚀刻其他部分的场绝缘膜52C时，同时蚀刻。由此，在后面形成阱接触孔91以及SBD接触孔92时，需要蚀刻的膜厚与同时形成接触孔的其他位置的蚀刻膜厚相等，所以，工艺变得容易。
<效果>
根据本实施方式，与在阱区30上形成了的作为第1绝缘膜的栅极绝缘膜50的膜厚相比，在宽阱区31上形成了的作为第1绝缘膜的场绝缘膜52C的膜厚更厚。
本实施方式带来的效果是降低对宽阱区31上的氧化膜施加的电场强度。如第3实施方式那样，为了减小由宽阱区31与漂移层20的接触构成的pn二极管的正向电流，提高在宽阱区31内配置了的第2阱接触区域36与欧姆电极70的接触电阻是有效的。
然而，如果提高在宽阱区31内配置了的第2阱接触区域36与欧姆电极70的接触电阻，则存在在宽阱区31中容易产生大的电压的问题。例如，在元件从导通状态变化到截止状态的期间，伴随着漏极电压的上升，对在阱区30或者宽阱区31与漂移层20之间形成的pn结施加的反向偏置随时间增加，在阱区30、宽阱区31以及漂移层20中形成的耗尽层的宽度随时间增大。此时，在阱区30以及宽阱区31中，伴随着耗尽层的宽度的增大，放出空穴，该空穴通过最接近的第2阱接触区域36与欧姆电极70的接合而被排出到0伏接地了的源极电极80。特别是在面积宽的宽阱区31中，放出大量的空穴，所以在宽阱区31的一部分形成了的第2阱接触区域36与欧姆电极70的接合部，流过高的电流密度的空穴电流。如果在该部分的接触电阻大，则产生与空穴电流和接触电阻之积成比例压降，宽阱区31的电位上升。此时产生的电压根据接触电阻、开关速度，达到几百伏，远大于大约0伏的栅极电极60C的电位。
此时，在第3实施方式所示的构造中，在宽阱区31与栅极电极60之间的大部分，形成了膜厚较薄的栅极绝缘膜50，所以有可能对栅极绝缘膜50施加超过该绝缘破坏电场的高电场。
另一方面，在本实施方式所示的构造中，在宽阱区31与栅极电极60C之间，形成有膜厚较厚的场绝缘膜52C，所以能够将所施加的电场强度抑制得较低。通过采用本实施方式，能够抑制在与宽阱区31邻接的活性区域中发生晶体缺陷的问题，同时抑制宽阱区31上的氧化膜发生绝缘破坏的问题，得到可靠性更高的半导体装置。
此外，在本实施方式中，说明与第1实施方式不同的部分，省略关于相同或者对应的部分的说明。
<第5实施方式>
<构成>
在本实施方式中，说明在内置电流传感器的SBD内置MOSFET中，应用了第1实施方式的技术的例子。
首先，说明电流传感器的构造与功能。图14是从上方即从第1主面侧观察搭载了电流传感器的SBD内置MOSFET的图，用虚线来表现活性区域的平面位置。
在内置了电流传感器的SBD内置MOSFET中，在第1主面上，形成了与源极电极80在平面上分离了的传感器电极81(第2源极电极)。在传感器电极81的一部分中，形成了由构件单元的阵列构成的活性区域，其中该阵列的分布与形成于源极电极80的一部分中的相同。该构件单元的剖面图与图2所示的源极电极80下部的构件单元相同，考虑为将源极电极80置换成传感器电极81即可。
以下，将源极电极80的下部的活性区域中包括的构件单元称为主单元，将传感器电极81的下部的活性区域中包括的构件单元称为传感器单元。主单元中的栅极电极60以及漏极电极85与传感器单元中的对应的电极电短路，并且电位相同。另外，传感器电极81也以与源极电极80大致相同的约0伏进行动作。
因此，认为在传感器单元以及主单元的每一个构件单元中，始终流过相同的电流。传感器单元的个数相对于主单元的个数，按例如一万分之一那样，数量压倒性地少。经由分流电阻等来测定在该少的构件单元中流过的电流，对该电流值乘以单元的个数比，从而能够推测在源极电极中流过了的电流。特别是在导通状态下，在过电流流过元件时，探测该过电流，对栅极电极82提供截止信号，从而防止元件发生热破坏，这是内置电流传感器的优点。
图15是从主单元的阵列的端部到传感器单元的阵列的端部的剖面示意图，图16是在不采用本发明的情况下的剖面示意图。在任意的情况下，都是相当于图14的c-c’的部位的剖面示意图。
在被2个活性区域夹着的区域中，以连接2个活性区域的方式形成了栅极电极60(栅极电极60A)，在其下方，形成了栅极绝缘膜50或者场绝缘膜52。如上所述，根据本发明的构造，能够防止在截止状态下对栅极绝缘膜50以及场绝缘膜52施加高电场。
在采用本实施方式的构造的情况下，在宽阱区31中，以使传感器单元附近的一部分的部位发生损失的形式，形成了第3间隔区域23，以至少一部分与该区域接触的形式，形成了肖特基电极75。该肖特基电极75经由贯穿层间绝缘膜55与栅极绝缘膜50的SBD接触孔92而与传感器电极81连接。此外，在不采用本发明的图16所示的构造中，宽阱区31A不发生损失地形成，未形成SBD接触孔92，所以形成层间绝缘膜55A以及栅极电极60A直到该部位。
制作方法与第1实施方式大致相同，也可以仅变更各掩模分布。传感器电极81能够与源极电极80以及栅极电极82同时地形成，即通过一次的金属材料的沉积以及使用光致抗蚀剂的图案化和蚀刻而形成。
<效果>
本构成带来的效果是在传感器单元中有效地抑制由pn电流导致的晶体缺陷的发生。通过以使宽阱区31中的传感器单元附近的一部分损失的形式形成SBD二极管，将该肖特基电极75连接于传感器电极81而不是源极电极80，能够将SBD二极管做成更接近于传感器单元的配置，从而实现该效果。
这一点如上所述，能够根据以下内容来说明，即根据从在宽阱区31的一部分中配置了的SBD二极管流来的单极电流在SBD二极管正下方及其附近的漂移层20以及基板10中产生压降，降低对SBD二极管附近的pn二极管施加的正向电压这样的机制，在与传感器单元更接近的位置配置SBD二极管是有效的。
电流传感器中的晶体缺陷的发生对于主单元中的晶体缺陷的发生是特别有害的。这是由于电流传感器的单元数量相对于主单元的单元数量压倒性地少，是由于即使发生相同的面积的晶体缺陷，活性区域整体的电阻变化也是电流传感器这一方非常大。如果电流传感器的电阻变化，则无法正确地推测在源极电极80中流过了的电流，在流过过电流时无法对栅极电极60正确地提供截止信号，增大导致元件破坏的危险性。
根据本实施方式，能够抑制传感器单元的导通电阻变化，提供可靠性更高的半导体装置。
此外，在上述说明中，以抑制传感器单元中的晶体缺陷的发生为主旨来进行说明。但是，在主单元中也抑制晶体缺陷的发生，这很重要。
图17是相当于图14的c-c’的部位的剖面示意图。如图17所示，针对宽阱区31，在主单元的附近以及传感器单元的附近这两处，形成SBD二极管，并使其分别与源极电极80以及传感器电极81连接，这也是有效的。
此外，在本实施方式中，说明与第1实施方式不同的部分，省略关于相同或者对应的部分的说明。
<第6实施方式>
<构成>
图18是说明活性区域的终端部分中的、与栅极电极82邻接的部位的构造的图，是相当于图3的a-a’的位置的剖面示意图。
在本实施方式所示的构造中，相对于第1实施方式，在使宽阱区31部分地损失而形成了的SBD二极管中，使得其正下方的第3间隔区域23的n型浓度相对于漂移层20的n型浓度而提高(将该区域设为高浓度区域100D)。
制作方法与源极区域40等离子注入同样地，为了仅对期望部位注入离子而进行基于光致抗蚀剂的图案化之后，追加离子注入N离子等n型掺杂物的工序即可。如果将其注入范围设为包含想要提高n型浓度的第3间隔区域23的区域，使注入浓度少于相同的深度的阱区30以及宽阱区31的p型浓度，则能够提高第3间隔区域23的n型浓度。
<效果>
本构成带来的效果与第1实施方式相同，可以说其效果更加显著了。这也是通过以下方式带来的，即，形成提高在宽阱区31的一部分形成了的第3间隔区域23的n型浓度而得到的高浓度区域100D，从而减小作为从SBD流过的单极电流的导通路径的第3间隔区域23的电阻而流过更多的单极电流。
由此，SBD周边的漂移层20以及基板10处的压降变大，对周边的pn结施加的电压更显著地降低。
另外，如图19的相同的位置的剖面示意图所示，被高浓度化的n型区域不停留于与宽阱区31相同的深度，而形成直到比宽阱区31深了0.05到1.0[μm]左右的位置的高浓度区域100E，从而通过了第3间隔区域23的单极电流在漂移层20中在平面方向上扩展得更宽，所以能够得到漂移层20中的电阻也降低的效果。
另外，如图20的相同的位置的剖面示意图所示，以不仅提高第3间隔区域23的n型浓度还同时提高活性区域中的第1间隔区域22以及第2间隔区域21的n型浓度的方式，在整个芯片中形成高浓度区域100F，从而能够增大在空载时间时在整个芯片中流过的单极电流。在导通状态下流过导通电流的路径的电阻减小，所以能够得到降低导通电阻的效果。通过还包括活性区域地进行为了提高在宽阱区31的一部分形成了的第3间隔区域23的浓度而进行的n型离子注入，能够不增加处理工时而同时实现上述的效果。
此外，在本实施方式中，说明与第1实施方式不同的部分，省略关于相同或者对应的部分的说明。另外，仅图示与图3的a-a’对应的部位来进行了说明，但在与图3的b-b’以及图14的c-c’对应的部位，也能够应用本实施方式，这自不待言。
另外，在图9以及图10所示的、在阱接触孔91内形成第1阱接触区域35与第3间隔区域23这两者，并且形成了第3间隔区域23表面的肖特基电极75以及在俯视时夹着肖特基电极75的位置的欧姆电极70的情况下，也能够应用本实施方式。
<第7实施方式>
<构成>
图21(a)是说明活性区域的终端部分中的、与栅极电极82邻接的部位的构造的图，是相当于图3的a-a’的位置的剖面示意图。另外，图21(b)是图21(a)的部位的平面示意图，透过电极、绝缘膜等，仅表现了半导体区域。
在附图所示的构造中，在使宽阱区31上的一部分损失而形成了的SBD二极管中，具备与肖特基电极75接触并且在第3间隔区域23内部分地形成了的p型的辅助区域33a。具体地说，辅助区域33a在从某个剖面方向观察时，以在平面方向上隔开第3间隔区域23的方式(在从阱区30远离的方向上相区分地)形成，成为结势垒二极管(JunctionBarrierDiode，JBS)。
图22是说明活性区域的终端部分中的、与栅极电极82邻接的部位的构造的图，是相当于图3的a-a’的位置的平面示意图。图中，透过电极、绝缘膜等，仅表现了半导体区域。
在附图所示的构造中，在使宽阱区31上的一部分损失而形成了的SBD二极管中，具备与肖特基电极75接触并且在第3间隔区域23内部分地形成了的p型的辅助区域33b。具体地说，辅助区域33b在从某个剖面方向观察时，以在平面方向上隔开第3间隔区域23的方式(在沿着活性区域的外缘的方向上相区分地)形成。
图23是说明活性区域的终端部分中的、与栅极电极82邻接的部位的构造的图，是相当于图3的a-a’的位置的平面示意图。图中，透过电极、绝缘膜等，仅表现了半导体区域。
在附图所示的构造中，在使宽阱区31上的一部分损失而形成了的SBD二极管中，具备与肖特基电极75接触并且在第3间隔区域23内部分地形成了的p型的辅助区域33c。具体地说，辅助区域33c在从某个剖面方向观察时，以在平面方向上(部分地)隔开第3间隔区域23的方式(在沿着活性区域的外缘的方向以及从阱区30远离的方向上区分地)形成。
<效果>
根据这样的构成，能够增加从在宽阱区31的一部分形成了的SBD二极管流过的单极电流，抑制邻接的活性区域中的晶体缺陷的发生。为了提高该效果，以使尽可能多的SBD电流流过作为目的。
同时，在增加了第3间隔区域23的宽度时，在截止状态下从宽阱区31扩展的耗尽层降低对SBD界面施加的电场强度的效果被降低，应对了泄漏电流增加。这是由于在截止状态下，从p型的辅助区域延伸的耗尽层使对SBD界面施加的电场强度降低。
制作方法除了第1实施方式之外，还与阱区30以及宽阱区31等离子注入同样地，为了仅对期望部位注入离子而进行基于光致抗蚀剂的图案化之后，追加离子注入Al离子等p型掺杂物的工序即可。为了使耗尽层充分地从辅助区域向第3间隔区域23延伸，此时的浓度期望比第3间隔区域23的浓度高，并且为了避免成为SBD界面的碳化硅表面开裂，期望不是极高的剂量。具体地说，优选1×1016[cm-3]以上且1×1021[cm-3]以下。
另外，作为不增加工时的办法，也可以针对辅助区域的形成，提供在形成阱区30以及宽阱区31时的注入。
此外，在本实施方式中，说明与第1实施方式不同的部分，省略关于相同或者对应的部分的说明。另外，仅图示与图3的a-a’对应的部位来进行了说明，但在与图3的b-b’以及图14的c-c’对应的部位，也能够应用本实施方式，这自不待言。
另外，在图9以及图10所示的、在阱接触孔91内形成第1阱接触区域35与第3间隔区域23这两者并且形成了第3间隔区域23表面的肖特基电极75以及在俯视时夹着肖特基电极75的位置的欧姆电极70的情况下，也能够应用本实施方式。
<第8实施方式>
<构成>
图25是说明活性区域的终端部分中的、与栅极电极82邻接的部位的构造的图，是相当于图3的a-a’的位置的平面示意图，透过电极、绝缘膜等，仅表现了半导体区域。同样地，图26是说明活性区域的终端部分中的、栅极电极82不存在并且与芯片终端部分邻接的部位的构造的图，是相当于图3的b-b’的位置的剖面示意图。
在本实施方式所示的构造中，相对于第1实施方式，在使宽阱区31部分地损失而形成了的SBD二极管中，第3间隔区域23a的形状中的、与朝向最接近的活性区域的方向平行的方向(X方向)的尺寸相对于与朝向最接近的活性区域的方向垂直的方向(Y方向)的尺寸变大。即，第3间隔区域23a的、宽阱区31夹着阱区30的方向上的尺寸大于第3间隔区域23a的、与宽阱区31夹着阱区30的方向垂直的方向上的尺寸。
<效果>
本构成带来的效果有2个，其中第一个效果与第1实施方式相同，可以说其效果进一步显著了。这也是通过以下方式带来的，即通过增大第3间隔区域23a的形状中的X方向的尺寸，来增加第3间隔区域23a的面积，使更多的单极电流流过。第2个效果是在增加第3间隔区域23a的面积的情况下，避免在增大Y方向时产生的缺点。
该缺点是指，在图25所示的与栅极电极82邻接的部位，以不与第3间隔区域23a以及SBD接触孔92重叠的方式形成的栅极电极60的损失区域中的、Y方向上的损失尺寸变大，从而栅极电极60部分地变狭窄。由此，在开关时在X方向上通过栅极接触孔95与活性区域之间的栅极电流遇到的电阻、即内部栅极电阻增大，作为结果，存在开关损失增大这样的问题。在图26所示的活性区域的终端部分中的、栅极电极82不存在并且与芯片终端部分邻接的部位，在X方向上通过由宽阱区31与漂移层20的接合构成的pn结面与阱接触孔91之间的位移电流遇到的电阻增大，从而存在开关速度降低且开关损失增大这样的问题。
关于宽阱区的大小，使X方向大于Y方向，从而能够抑制上述的开关损失增大的缺点，同时使得更多的单极电流流过。
<变形例>
在上述实施方式中，作为n型(第1导电类型)杂质而使用了氮，但也可以是磷或者砷。
另外，在上述实施方式中，作为p型(第2导电类型)杂质而使用了铝，但也可以是硼或者镓。
另外，在上述实施方式中，使用具体的例子来说明了晶体构造、主面的面方位、偏移(off)角以及各注入条件等，但应用范围不限于这些数值范围。
在上述实施方式中，叙述了在使用碳化硅的半导体元件中特别有效，所以其他宽带隙半导体元件中也有效，在使用硅的半导体元件中也有一定效果。
另外，在上述实施方式中，在宽阱区31的与欧姆电极70接触的部位，形成了第1阱接触区域35(或者第2阱接触区域36)，但也可以不形成第1阱接触区域35(或者第2阱接触区域36)。
即，也可以如图24(a)以及(b)所示的构造那样，在表层不形成第1阱接触区域35(或者第2阱接触区域36)，具备直接与欧姆电极70相接触的宽阱区31。
另外，在上述实施方式中，说明了使用n沟道MOSFET的情况，但也可以采用将第1导电类型设为p型、将第2导电类型设为n型的p沟道MOSFET。
另外，本发明也能够使用具有超级结构造的MOSFET。
另外，在上述实施方式中，作为栅极绝缘膜50而使用了氧化硅，但也可以是基于CVD法的沉积膜。
另外，在上述实施方式中，说明了在基板10的背面形成漏极电极85的所谓纵向MOSFET，但也能够使用在漂移层20的表面形成漏极电极85的RESURF型MOSFET等所谓的横向MOSFET。
另外，在上述实施方式中，说明了具有栅极绝缘膜50的MOSFET，但只要是单极器件，就能够应用本发明，例如，也能够将本发明应用于不具有栅极绝缘膜50的JFET(JunctionFET)、MESFET(Metal-SemiconductorFieldEffectTransistor)。
另外，在上述实施方式中，分离地制作了源极侧的欧姆电极70与肖特基电极75，但既可以用相同材料连续地形成，也可以用不同材料连续地形成。
另外，在上述实施方式中，例如如图2所示，说明了构件构造形成四边形的单元状的例子，但构件构造既可以是六边形，进而例如图1的剖面构造也可以是在纵深方向上连续的条形状等。
另外，在上述实施方式中说明了的半导体装置能够用于电力用途、电力铁道用途、车用途、家电用途、太阳能电池用途、通信用途等。
在上述实施方式中，还记载了各构成要素的材质、材料、实施的条件等，但这些是例示的，不限于记载的内容。
此外，本发明在该发明的范围内，各实施方式的自由的组合，或者各实施方式的任意的构成要素的变形，或者在各实施方式中，能够省略任意的构成要素。

Claims (14)

1.一种半导体装置，其特征在于，具备：
第1导电类型的漂移层(20)，形成于第1导电类型的半导体基板(10)上；
第2导电类型的第1阱区(30)，在所述漂移层(20)表层，相互间隔地设置有多个；
第2导电类型的第2阱区(31)，在所述漂移层(20)表层，在俯视时夹着多个所述第1阱区(30)整体地形成，并且形成面积比各所述第1阱区(30)宽；
第1导电类型的第1间隔区域(22)，在各所述第1阱区(30)内，从各所述第1阱区(30)表层向深度方向贯通地形成；
第1导电类型的源极区域(40)，在各所述第1阱区(30)表层，在俯视时夹着所述第1间隔区域(22)地形成；
第1肖特基电极(75)，设置在所述第1间隔区域(22)上；
第1欧姆电极(70)，在各所述第1阱区(30)上，在俯视时夹着所述第1肖特基电极(75)地设置；
第1导电类型的第2间隔区域(21)，是使各所述第1阱区(30)相互间隔的区域；
第1导电类型的第3间隔区域(23)，在所述第2阱区(31)内，从所述第2阱区(31)表层向深度方向贯通地形成；
第2肖特基电极(75)，设置在所述第3间隔区域(23)上；
栅极电极(60)，在除了设置有所述第1和第2肖特基电极(75)以及所述第1欧姆电极(70)的位置的整个所述第1和第2阱区(30、31)上，隔着第1绝缘膜(50)地设置；
第2绝缘膜(55)，覆盖所述栅极电极(60)地形成；以及
第1源极电极(80)，覆盖所述第1和第2肖特基电极(75)、所述第1欧姆电极(70)以及所述第2绝缘膜(55)地设置。
2.根据权利要求1所述的半导体装置，其特征在于，
还具备在所述第2阱区(31)上设置在与所述第1阱区(30)邻接的位置的第2欧姆电极(70)，
所述栅极电极(60)设置在还除了设置有所述第2欧姆电极(70)的位置的位置，
所述第1源极电极(80)还覆盖所述第2欧姆电极(70)地设置。
3.根据权利要求2所述的半导体装置，其特征在于，
所述第3间隔区域(23)形成于在与所述第2欧姆电极(70)相比更远离于所述第1阱区(30)的位置。
4.根据权利要求2所述的半导体装置，其特征在于，
所述第2欧姆电极(70)设置于在俯视时夹着所述第2肖特基电极(75)的位置。
5.根据权利要求2至4中的任一项所述的半导体装置，其特征在于，
所述第1绝缘膜(50、52C)在所述第2阱区(31)上形成了的膜厚比在所述第1阱区(30)上形成了的膜厚更厚。
6.根据权利要求2至5中的任一项所述的半导体装置，其特征在于，
所述第2欧姆电极(70)的接触电阻比所述第1欧姆电极(70)的接触电阻高。
7.根据权利要求2至6中的任一项所述的半导体装置，其特征在于，
还具备在所述第1阱区(30)表层的、设置有所述第1欧姆电极(70)的位置形成的第2导电类型的第1阱接触区域(35)。
8.根据权利要求7所述的半导体装置，其特征在于，
还具备在所述第2阱区(31)表层的、设置有所述第2欧姆电极(70)的位置形成的第2导电类型的第2阱接触区域(36)，
所述第2阱接触区域(36)的杂质浓度比所述第1阱接触区域(35)的杂质浓度低。
9.根据权利要求1至8中的任一项所述的半导体装置，其特征在于，
还具备与所述第1源极电极(80)不同的第2源极电极(81)，该第2源极电极在多个所述第1阱区(30)中的至少一个中，设置成覆盖在该第1阱区(30)中的所述第1间隔区域(22)上形成了的所述第1肖特基电极(75)以及在该第1阱区(30)上夹着所述第1肖特基电极(75)地形成了的所述第1欧姆电极(70)。
10.根据权利要求1至9中的任一项所述的半导体装置，其特征在于，
还具备在所述第3间隔区域(23)内部分地形成了的第2导电类型的辅助区域(33a、33b、33c)。
11.根据权利要求1至10中的任一项所述的半导体装置，其特征在于，
所述第3间隔区域(23)的第1导电类型的杂质浓度比所述漂移层(20)中的第1导电类型的杂质浓度高。
12.根据权利要求1至11中的任一项所述的半导体装置，其特征在于，
所述漂移层(20)由碳化硅构成。
13.根据权利要求2至8中的任一项所述的半导体装置，其特征在于，
所述第2欧姆电极(70)的平面位置与所述第3间隔区域(23)的平面位置之间的所述漂移层(20)表面处的距离比所述漂移层(20)的膜厚量短。
14.根据权利要求1至13中的任一项所述的半导体装置，其特征在于，
所述第3间隔区域(23a)的、在所述第2阱区(31)夹着所述第1阱区(30)的方向上的尺寸大于所述第3间隔区域(23a)的、在与所述第2阱区(31)夹着所述第1阱区(30)的方向垂直的方向上的尺寸。
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