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CN104851919A - 双向穿通半导体器件及其制造方法 - Google Patents

双向穿通半导体器件及其制造方法 Download PDF

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CN104851919A
CN104851919A CN201510170448.2A CN201510170448A CN104851919A CN 104851919 A CN104851919 A CN 104851919A CN 201510170448 A CN201510170448 A CN 201510170448A CN 104851919 A CN104851919 A CN 104851919A
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semiconductor layer
epitaxial
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王世军
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Nanjing Sili Microelectronics Technology Co., Ltd
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Hangzhou Silergy Semiconductor Technology Ltd
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Abstract

公开了一种双向穿通半导体器件及其制造方法。该双向穿通半导体器件包括：彼此并联连接的第一晶体管和第二晶体管；其中，第一晶体管包括位于半导体衬底中的半导体掩埋层、以及外延半导体层的位于半导体掩埋层上的第一外延区域，半导体掩埋层作为第一晶体管的基区，以及第二晶体管包括外延半导体层的位于半导体衬底上的第二外延区域、以及位于第二外延区域中的第一掺杂区，第一掺杂区作为第二晶体管的基区，其中，外延半导体层的第一外延区域和第二外延区域为不同的导电类型。该双向穿通半导体器件可以实现大致对称的正反向特性，采用一个器件就可以实现低工作电压下的双向保护。

Description

双向穿通半导体器件及其制造方法
技术领域
本发明涉及半导体器件及其制造方法，更具体地，涉及双向穿通半导体器件及其制造方法。
背景技术
诸如手机和可穿戴电子产品的移动终端获得广泛的应用。移动终端中的电子电路工作于例如5V的低工作电压，以减小功耗和延长移动终端的使用时间。随着工作电压的减小，电子电路可以承受的最大电压也减小。需要采用低击穿电压的瞬态电压抑制器保护电子电路。
齐纳二极管是利用二极管在反偏电压作用下的雪崩击穿效应提供稳压功能的电子器件。齐纳二极管例如为p+n+结构，在高于击穿电压的反偏电压下，发生雪崩击穿，从而提供放电路径。齐纳二极管在高工作电压下稳压性能良好。然而，在5V以下的低工作电压，齐纳二极管的泄漏电流和电容增大，导致功耗增大，并且限制了工作频率。
与齐纳二极管相比，穿通二极管利用穿通现象提供过压保护。由于穿通电压低于雪崩击穿电压，因此，穿通二极管具有低击穿电压，可以在低工作电压提供改善的稳压功能。穿通二极管例如为n+p-p+n+结构。从而实质上包括两个背靠背的二极管。在高于击穿电压的反偏电压作用下，两个二极管的空间电荷区合并，使得电流可以流动，从而发生穿通击穿。穿通二极管可以减小泄漏电流和电容，以及实现大电流下的钳位特性。
然而，穿通二极管的正反向特性不对称。为了实现双向保护，就需要将两个穿通二极管反向并联。在中国专利ZL200810204177.8中公开了一种双向穿通瞬态电压抑制二极管，其中包含反向并联的两个穿通二极管。两个穿通二极管的结构类似，均为n+p-p+n+结构，其中针对第一穿通二极管，在p-外延层下方形成p+埋层，针对第二穿通二极管，在p-外延层中形成p+掺杂区。该结构对掺杂工艺和穿通性是不利的。例如，相邻的p+埋层和p-埋层容易相连，整个穿通器件的结构不利地变为n+p+n+型，导致穿通器件的失效。
期望进一步改进穿通二极管的特性，以减少在提供双向保护时所需的穿通二极管的数量，从而降低电子电路的成本。
发明内容
有鉴于此，本发明提供一种双向穿通半导体器件及其制造方法。
根据本发明的一方面，提供一种双向穿通半导体器件，包括：彼此并联连接的第一晶体管和第二晶体管；其中，第一晶体管与第二晶体管分别位于第一导电类型的半导体衬底的第一区域和第二区域，第一晶体管包括位于半导体衬底中的第二导电类型的半导体掩埋层、以及外延半导体层的位于半导体掩埋层上的第一外延区域，所述半导体掩埋层作为第一晶体管的基区，以及第二晶体管包括外延半导体层的位于半导体衬底上的第二外延区域、以及位于第二外延区域中的第二导电类型的第一掺杂区，所述第一掺杂区作为第二晶体管的基区，其中，所述外延半导体层的第一外延区域和第二外延区域为不同的导电类型。
优选地，所述外延半导体层分别由半导体掩埋层和半导体衬底自掺杂形成所述第一外延区域和所述第二外延区域。
优选地，所述第一外延区域是第二导电类型。
优选地，第二外延区域为选自本征特性或第一导电类型中的一种。
优选地，所述第一晶体管还包括位于第一外延区域中的第一导电类型的第二掺杂区，所述第二晶体管还包括位于第一掺杂区中的第一导电类型的第三掺杂区。
优选地，所述半导体掩埋层和所述半导体衬底之间形成第一PN结；所述第一外延区域和所述第二掺杂区之间形成第二PN结；其中，所述第一掺杂区和所述第三掺杂区之间形成第三PN结；以及所述第一掺杂区和所述第二外延区域之间的第四PN结。
优选地，所述双向穿通半导体器件还包括用于限定第一晶体管和第二晶体管各自的有源区的隔离结构。
优选地，所述隔离结构包括相对的第一侧和第二侧，第一侧与半导体掩埋层和第一外延区域邻接，第二侧与第二外延区域邻接，使得半导体掩埋层和第二外延区域之间隔开而不至于发生穿通。
优选地，所述隔离结构选自沟槽隔离和第一导电类型的掺杂扩散区之一。
优选地，所述掺杂扩散区从所述外延半导体层的表面延伸至所述半导体衬底。
优选地，所述双向穿通半导体器件还包括：与所述第二掺杂区和第三掺杂区相接触的第一电极；与所述半导体衬底相接触的第二电极。
优选地，所述第一PN结和第三PN结在承受超过击穿电压的反向电压时，发生穿通击穿而非雪崩击穿。
优选地，通过调节半导体掩埋层和外延半导体层的掺杂浓度，使得第一PN节发生穿通击穿。
优选地，所述半导体掩埋层的掺杂浓度为1e16～1e18atoms/cm3。
优选地，通过调节第一掺杂区和外延半导体层的掺杂浓度，使得第三PN节发生穿通击穿。
优选地，所述第一掺杂区的掺杂浓度为1e15-5e18atoms/cm3。
优选地，所述外延半导体层的厚度为3～10微米。
优选地，所述第一导电类型为N型和P型之一，所述第二导电类型为N型和P型中的另一个。
根据本发明的另一方面，提供一种制造双向穿通半导体器件的方法，包括：在第一导电类型的半导体衬底中形成第二导电类型的半导体掩埋层；在半导体衬底上形成外延半导体层，所述外延半导体层的第一外延区域和第二外延区域为不同的导电类型；在第二外延区域中形成第二导电类型的第一掺杂区；在第一外延区域中形成第一导电类型的第二掺杂区，以及在第一掺杂区中形成第一导电类型的第三掺杂区。
优选地，所述第一外延区域是第二导电类型。
优选地，第二外延区域为选自本征特性或第一导电类型中的一种。
优选地，在形成外延半导体层的步骤之后，所述方法还包括：在外延半导体层中形成隔离结构，所述隔离结构从外延半导体层的表面延伸至半导体衬底层中，从而隔开第二外延区域和半导体掩埋层。
优选地，在形成第二掺杂区和第三掺杂区的步骤之后，所述还包括：形成与第二掺杂区和第三掺杂区相接触的第一电极；以及形成与半导体衬底相接触的第二电极。
优选地，所述第一导电类型为N型和P型之一，所述第二导电类型为N型和P型中的另一个。
根据本发明的实施例的双向穿通半导体器件，在半导体衬底的不同区域形成的第一晶体管和第二晶体管彼此并联连接。第一晶体管的基区位于半导体掩埋层中，第二晶体管的基区位于第一掺杂区。在半导体衬底和第二掺杂区、第三掺杂区之间施加正向电压时，如果大于击穿电压，则第一晶体管和第二晶体管中的一个的反偏PN结发生穿通。在半导体衬底和第二掺杂区、第三掺杂区施加反向电压时，如果大于击穿电压，则第第一晶体管和第二晶体管中的另一个的反偏PN结发生穿通。该双向穿通半导体器件可以实现大致对称的正反向特性，采用一个器件就可以实现低工作电压下的双向保护。
在该双向穿通半导体器件中，外延半导体层的第一外延区域与第一晶体管的基区邻接，第二外延区域与第二晶体管的基区邻接。所述外延半导体层的第一外延区域和第二外延区域分别由半导体掩埋层和半导体衬底自掺杂成不同的导电类型。因而，第一晶体管和第二晶体管的结构不相同。例如，第一晶体管包括N+、P+、P、N+四个不同导电类型的半导体区域，第二晶体管包括N+、P+、N-、N+四个不同导电类型的半导体区域。通过将不同结构的第一晶体管和第二晶体管结合在一起，可以获得双向穿通半导体器件的期望的正反向穿通电压。
在优选的实施例中，采用隔离结构隔开半导体掩埋层和第二外延区域，使得二者之间不至于发生不期望的穿通。该双向穿通半导体器件利用隔离结构可以获得稳定的双向穿通特性。此外，由于采用隔离结构，第二掺杂区和第三掺杂区各自的掺杂浓度可以独立调节，从而可以减小该双向穿通半导体器件的寄生电阻。该隔离结构还减小了第二掺杂区占据的面积。由于第一晶体管的寄生电容主要由第一外延区域和第二掺杂区之间的第二PN结势垒电容构成，因此，第二掺杂区的面积减小导致该双向穿通半导体器件的寄生电容减小。
附图说明
通过以下参照附图对本发明实施例的描述，本发明的上述以及其他目的、特征和优点将更为清楚，在附图中：
图1示出根据本发明的实施例的双向穿通半导体器件的示意性截面图。
图2示出根据本发明的实施例的双向穿通半导体器件的等效电路图。
图3示出根据本发明的实施例的双向穿通半导体器件的IV测试曲线。
图4示出根据本发明的实施例的双向穿通半导体器件的CV测试曲线。
图5a至5f示出根据发明的实施例的制造双向穿通半导体器件的方法的各个步骤的半导体结构的示意性截面图。
具体实施方式
以下将参照附图更详细地描述本发明。在各个附图中，相同的元件采用类似的附图标记来表示。为了清楚起见，附图中的各个部分没有按比例绘制。此外，可能未示出某些公知的部分。为了简明起见，可以在一幅图中描述经过数个步骤后获得的半导体结构。
应当理解，在描述器件的结构时，当将一层、一个区域称为位于另一层、另一个区域“上面”或“上方”时，可以指直接位于另一层、另一个区域上面，或者在其与另一层、另一个区域之间还包含其它的层或区域。并且，如果将器件翻转，该一层、一个区域将位于另一层、另一个区域“下面”或“下方”。
如果为了描述直接位于另一层、另一个区域上面的情形，本文将采用“A直接在B上面”或“A在B上面并与之邻接”的表述方式。在本申请中，“A直接位于B中”表示A位于B中，并且A与B直接邻接，而非A位于B中形成的掺杂区中。
在本申请中，术语“半导体结构”指在制造半导体器件的各个步骤中形成的整个半导体结构的统称，包括已经形成的所有层或区域。
在下文中描述了本发明的许多特定的细节，例如器件的结构、材料、尺寸、处理工艺和技术，以便更清楚地理解本发明。但正如本领域的技术人员能够理解的那样，可以不按照这些特定的细节来实现本发明。
本发明可以各种形式呈现，以下将描述其中一些示例。
图1示出根据本发明的实施例的双向穿通半导体器件的示意性截面图。双向穿通半导体器件100在N+型衬底101的第一区域和第二区域。采用隔离结构131，例如N型扩散隔离区或沟槽隔离，隔开第一区域和第二区域。在第一区域中，P型掩埋层111形成于N+型衬底101的表面附近，外延半导体层的第一外延区域112位于P型掩埋层111上，N+型区113形成于第一外延区域112中。在第二区域中，外延半导体层的第二外延区域121位于N+型衬底101上，P+型区122形成在第二外延区域121中，N+型区123形成在P+型区122中。双向穿通半导体器件100的第一电极133接触N+型区113和123，第二电极134接触N+型衬底101。外延半导体层的第一外延区域112和第二外延区域121分别由半导体掩埋层和半导体衬底自掺杂成不同的导电类型。
在该实施例中，第一外延区域112是P型，第二外延区域121是本征特性。在一个替代的实施例，第二外延区域121可以由N-层代替。
在该实施例中，隔离结构131为沟槽隔离。在另一个替代的实施例中，隔离结构131可以是N型的掺杂扩散区。
图2示出根据本发明的实施例的双向穿通半导体器件的等效电路图。双向穿通半导体器件100包括在第一区域形成的第一晶体管Q1和在第二区域形成的第二晶体管Q2。
第一晶体管Q1包括背靠背的第一二极管和第二二极管，其中第一二极管包括P型掩埋层111和N+型衬底101之间界面处的第一PN结，第二二极管包括第一外延区域112和N+型区113之间界面处的第二PN结。
通过调节P型掩埋层111和外延半导体层的的掺杂浓度，在晶体管Q1的集电极发生雪崩击穿前，已经出现穿通现象。在一个示例中，P型掩埋层111的掺杂浓度为1e16～1e18atoms/cm3。
第二晶体管Q2包括背靠背的第三二极管和第四二极管，其中第三二极管包括P+型区122和N+型区123之间界面处的第三PN结，第四二极管包括P+型区122和第二外延区域121之间界面处的第四PN结。
通过调节P+型区122和外延半导体层的的掺杂浓度，在晶体管Q2的集电极发生雪崩击穿前，已经出现穿通现象。在一个示例中，P+型区122的掺杂浓度为1e15-5e18atoms/cm3。
图3示出根据本发明的实施例的双向穿通半导体器件的IV测试曲线。由图中可以看出，正向和反向的钳位电压在电流为10-4A时都可维持在4V左右，且其调节范围为1-12V。将该双向穿通半导体器件100用于ESD保护时，可以提供双向静电保护和过载保护。若第一电极133处出现负的静电脉冲，晶体管Q1在第一电极133上的电压超过其穿通电压时可快速导通，流过Q1的电流迅速增加，Q1上的电压出现回退的现象，并最后维持为一个可调的较低的电压，即第一维持电压。第一维持电压低于击穿电压。若第一电极133处出现的正的静电脉冲，晶体管Q2在第一电极133上的电压超过其穿通电压时可快速导通，Q2上的电压出现回退的现象，并最后维持为一个可调的较低的电压，即第二维持电压。第二维持电压低于击穿电压。
由此可见，本发明的双向穿通半导体器件在可实现双向静电保护或过载保护，且在双向都能获得较低的钳位电压。由于无需使用两块芯片，有利于降低成本，可很好的应用于低工作电压中。如可应用于实现I/O-I/O，I/O-GND、VCC-GND等接口之间的静电保护以及过载保护。
图4示出根据本发明的实施例的双向穿通半导体器件的CV测试曲线。由图中可以看出，在0V至5V的工作电压范围，该双向穿通半导体器件100的寄生电容小于5e-13F。
由此可见，本发明的双向穿通半导体器件在工作窗口内的寄生电容非常低，因此可以很好的应用于如以太网接口等高数据传输率的电路接口中。该寄生电容的大小还可通过调整外延半导体层的掺杂浓度来调整。
图5a至5f示出根据发明的实施例的制造双向穿通半导体器件的方法的各个步骤的半导体结构的示意性截面图。
如图5a所示，在N+型衬底101中形成P型掩埋层111。该P型掩埋层111作为晶体管Q2的重掺杂基区。在一个示例中，N+型衬底101例如是单晶硅衬底。N+型衬底101的掺杂浓度至少为1e18atoms/cm3，典型地大于1e 19atoms/cm3。采用较高的掺杂浓度可以减小衬底的电阻。
在该步骤中，在N+型衬底101的表面上形成光致抗蚀剂层，然后采用光刻将光致抗蚀剂层形成掩模。该掩模包含暴露N+型衬底101的一部分表面的开口。采用常规的离子注入和驱入技术，经由掩模的开口进行离子注入，从而在N+型衬底101的暴露表面形成P型掩埋层111。P型掩埋层111从N+型衬底101的表面向下延伸至N+型衬底101中。P型掩埋层111的掺杂浓度例如为1e16～1e18atoms/cm3。在离子注入之后，通过在溶剂中溶解或灰化去除光致抗蚀剂层。
为了形成P型半导体层或区域，可以在半导体层和区域中掺入P型掺杂剂(例如B)。通过控制离子注入的参数，例如注入能量和剂量，可以达到所需的深度和获得所需的掺杂浓度。
进一步地，通过已知的沉积工艺，在包含P型掩埋层111的N+型衬底101的表面上外延生长半导体层。沉积工艺例如是选自电子束蒸发(EBM)、化学气相沉积(CVD)、原子层沉积(ALD)、溅射中的一种。外延半导体层的厚度例如为3～10微米。
外延半导体层是本征层，并且可以包含一定掺杂浓度的N型掺杂剂(例如P、As)。在一个示例中，外延半导体层的本征掺杂浓度的范围例如为1e11～1e14atoms/cm。
由于自掺杂效应，在外延生长过程中，来自衬底的掺杂剂可以进入外延半导体层中，从而改变外延半导体层的导电性。
在该实施例中，通过调节外延半导体层的本征掺杂浓度，使得外延半导体层与P型掩埋层111接触的部分形成第一外延区域112，与N+型衬底101接触的部分形成第二外延区域121，如图5b所示。
在一个替代的实施例中，由于P型掩埋层111对外延半导体层的自掺杂，第一外延区域112可能实质上掺杂成P-型层。在另一个替代的实施例中，由于N+型衬底101对外延半导体层的自掺杂，第二外延区域121可能实质上掺杂成N-层。
进一步地，在第二外延区域121中形成P+型区122，如图5c所示。该P+型区122作为晶体管Q2的重掺杂基区。因此，正向晶体管Q2的寄生电容可以通过调整外延半导体层的掺杂浓度进行控制。
在该步骤中，在半导体结构的与N+衬底101相对的表面上形成光致抗蚀剂层，然后采用光刻将光致抗蚀剂层形成掩模。该掩模包含暴露第二外延区域121的一部分的表面的开口。采用常规的离子注入和驱入技术，经由掩模的开口进行离子注入，从而在第二外延区域121中形成P+型区122。P+型区122从第二外延区域121的表面向下延伸至第二外延区域121中。P+型区122的掺杂浓度例如为1e15-5e18atoms/cm3。在离子注入之后，通过在溶剂中溶解或灰化去除光致抗蚀剂层。
进一步地，形成用于分别限定晶体管Q1和Q2的有源区的隔离结构131，如图5d所示。该隔离结构131例如为N型扩散隔离区。隔离结构131从整个半导体结构的主表面向下延伸至N+衬底101中，使得第一区域的P型掩埋层111、第一外延区域112与第二区域的第二外延区域121和P+型区122相互隔开。
隔离结构131用于限定第一晶体管和第二晶体管各自的有源区。在该实施例中，隔离结构131的至少一部分的一侧与P型掩埋层111和第一外延区域112邻接，另一侧与第二外延区域121邻接，使得P型掩埋层111和第二外延区域121之间隔开而不至于发生穿通。
在替代的实施例中，如果晶体管Q1和Q2的有源区距离足够远而不致于发生穿通，则可以省去隔离结构131位于晶体管Q1和Q2之间的部分。
在该步骤中，在半导体结构的与N+衬底101相对的表面上形成光致抗蚀剂层，然后采用光刻将光致抗蚀剂层形成掩模。该掩模包含暴露第二外延区域121的一部分的表面的开口。采用常规的离子注入和驱入技术，经由掩模的开口进行离子注入，从而在第二外延区域121中形成围绕P+型区122的N型隔离结构131。隔离结构131从第二外延区域121的表面向下延伸至N+衬底101中。在离子注入之后，通过在溶剂中溶解或灰化去除光致抗蚀剂层。
为了形成N型半导体层或区域，可以在半导体层和区域中注入N型掺杂剂(例如P、As)。通过控制离子注入的参数，例如注入能量和剂量，可以达到所需的深度和获得所需的掺杂浓度。
在一个实施例中，在形成P+型区122之后，在第二外延区域121中形成N型隔离结构131。在替代的实施例中，在形成第二外延区域121之后以及在形成P+型区122之前，在第二外延区域121中形成N型隔离结构131。
在另一个替代的实施例中，隔离结构131可以是沟槽隔离，并且可以在形成第二外延区域121之后的任意步骤中形成。用于形成沟槽隔离的工艺是本领域已知的，包括在半导体结构中蚀刻出浅沟槽以及采用绝缘材料填充浅沟槽的步骤。
进一步地，在第一外延区域112中形成N+型区113，在P+型区122中形成N+型区123，如图5e所示。
在该步骤中，在半导体结构的与N+衬底101相对的表面上形成光致抗蚀剂层，然后采用光刻将光致抗蚀剂层形成掩模。该掩模包含暴露第一外延区域112的一部分的表面的第一开口，以及暴露P+型区122的一部分表面的第二开口。采用常规的离子注入和驱入技术，经由掩模的第一开口和第二开口进行离子注入，从而在第一外延区域112中形成N+型区113，在P+型区122中形成N+型区123。N+型区113从第一外延区域112的表面向下延伸至第一外延区域112中。N+型区123从P+型区122的表面向下延伸。N+型区113和123的掺杂浓度例如为1e17-1e21atoms/cm3。在离子注入之后，通过在溶剂中溶解或灰化去除光致抗蚀剂层。
进一步地，通过上述已知的沉积工艺，在半导体结构的与N+衬底101相对的表面上形成层间绝缘层132。层间绝缘层132例如由氧化硅组成。然后，通过光刻和蚀刻在层间绝缘层132中形成分别到达N+型区113和123的开口。
然后，通过上述已知的沉积工艺，在绝缘层132上形成第一电极133。类似地，在N+衬底101的与第一电极133相对的表面上，形成第二电极134，如图5f所示。
第一电极133和第二电极134例如分别由选自金、银、铜的金属材料组成。第一电极133经由绝缘层中的开口接触N+型区113和123。第二电极134直接接触N+型衬底101。
在上述的实施例中，在形成第一电极133之后才形成第二电极134。在替代的实施例中，由于N+型衬底101的相应表面始终未受到中间步骤的影响，因此可以在任意合适的步骤形成第二电极134。例如，在图5a所示的步骤之前，即可以形成第二电极134。
应当说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。
依照本发明的实施例如上文所述，这些实施例并没有详尽叙述所有的细节，也不限制该发明仅为所述的具体实施例。显然，根据以上描述，可作很多的修改和变化。本说明书选取并具体描述这些实施例，是为了更好地解释本发明的原理和实际应用，从而使所属技术领域技术人员能很好地利用本发明以及在本发明基础上的修改使用。本发明仅受权利要求书及其全部范围和等效物的限制。

Claims (24)

1.一种双向穿通半导体器件，包括：
彼此并联连接的第一晶体管和第二晶体管；
其中，第一晶体管与第二晶体管分别位于第一导电类型的半导体衬底的第一区域和第二区域，
第一晶体管包括位于半导体衬底中的第二导电类型的半导体掩埋层、以及外延半导体层的位于半导体掩埋层上的第一外延区域，所述半导体掩埋层作为第一晶体管的基区，以及
第二晶体管包括外延半导体层的位于半导体衬底上的第二外延区域、以及位于第二外延区域中的第二导电类型的第一掺杂区，所述第一掺杂区作为第二晶体管的基区，
其中，所述外延半导体层的第一外延区域和第二外延区域为不同的导电类型。
2.根据权利要求1所述的双向穿通半导体器件，其中所述外延半导体层分别由半导体掩埋层和半导体衬底自掺杂形成所述第一外延区域和所述第二外延区域。
3.根据权利要求1所述的双向穿通半导体器件，其中，所述第一外延区域是第二导电类型。
4.根据权利要求1所述的双向穿通半导体器件，其中，第二外延区域为选自本征特性或第一导电类型中的一种。
5.根据权利要求1所述的双向穿通半导体器件，其中，所述第一晶体管还包括位于第一外延区域中的第一导电类型的第二掺杂区，所述第二晶体管还包括位于第一掺杂区中的第一导电类型的第三掺杂区。
6.根据权利要求5所述的双向穿通半导体器件，其中，
所述半导体掩埋层和所述半导体衬底之间形成第一PN结；
所述第一外延区域和所述第二掺杂区之间形成第二PN结；
其中，所述第一掺杂区和所述第三掺杂区之间形成第三PN结；以及
所述第一掺杂区和所述第二外延区域之间的第四PN结。
7.根据权利要求1所述的双向穿通半导体器件，还包括用于限定第一晶体管和第二晶体管各自的有源区的隔离结构。
8.根据权利要求7所述的双向穿通半导体器件，其中所述隔离结构包括相对的第一侧和第二侧，第一侧与半导体掩埋层和第一外延区域邻接，第二侧与第二外延区域邻接，使得半导体掩埋层和第二外延区域之间隔开而不至于发生穿通。
9.根据权利要求8所述的双向穿通半导体器件，其中所述隔离结构选自沟槽隔离和第一导电类型的掺杂扩散区之一。
10.根据权利要求9所述的双向穿通半导体器件，其中所述掺杂扩散区从所述外延半导体层的表面延伸至所述半导体衬底。
11.根据权利要求1所述的双向穿通半导体器件，还包括：
与所述第二掺杂区和第三掺杂区相接触的第一电极；
与所述半导体衬底相接触的第二电极。
12.根据权利要求6所述的双向穿通半导体器件，其中所述第一PN结和第三PN结在承受超过击穿电压的反向电压时，发生穿通击穿而非雪崩击穿。
13.根据权利要求12所述的双向穿通半导体器件，其中通过调节半导体掩埋层和外延半导体层的掺杂浓度，使得第一PN节发生穿通击穿。
14.根据权利要求13所述的双向穿通半导体器件，其中所述半导体掩埋层的掺杂浓度为1e16～1e18atoms/cm3。
15.根据权利要求12所述的双向穿通半导体器件，其中通过调节第一掺杂区和外延半导体层的掺杂浓度，使得第三PN节发生穿通击穿。
16.根据权利要求15所述的双向穿通半导体器件，其中所述第一掺杂区的掺杂浓度为1e15-5e18atoms/cm3。
17.根据权利要求1所述的双向穿通半导体器件，其中所述外延半导体层的厚度为3～10微米。
18.根据权利要求1至17中任一项所述的双向穿通半导体器件，其中所述第一导电类型为N型和P型之一，所述第二导电类型为N型和P型中的另一个。
19.一种制造双向穿通半导体器件的方法，包括：
在第一导电类型的半导体衬底中形成第二导电类型的半导体掩埋层；
在半导体衬底上形成外延半导体层，所述外延半导体层的第一外延区域和第二外延区域为不同的导电类型；
在第二外延区域中形成第二导电类型的第一掺杂区；
在第一外延区域中形成第一导电类型的第二掺杂区，以及在第一掺杂区中形成第一导电类型的第三掺杂区。
20.根据权利要求19所述的方法，其中，所述第一外延区域是第二导电类型。
21.根据权利要求19所述的方法，其中，第二外延区域为选自本征特性或第一导电类型中的一种。
22.根据权利要求19所述的方法，在形成外延半导体层的步骤之后，还包括：
在外延半导体层中形成隔离结构，所述隔离结构从外延半导体层的表面延伸至半导体衬底层中，从而隔开第二外延区域和半导体掩埋层。
23.根据权利要求19所述的方法，在形成第二掺杂区和第三掺杂区的步骤之后，还包括：
形成与第二掺杂区和第三掺杂区相接触的第一电极；以及
形成与半导体衬底相接触的第二电极。
24.根据权利要求19至24中任一项所述的方法，其中，所述第一导电类型为N型和P型之一，所述第二导电类型为N型和P型中的另一个。
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