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CN104810396B - 一种半导体器件及其制造方法 - Google Patents

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Abstract

本发明提供一种半导体器件及其制造方法，涉及半导体技术领域。本发明的半导体器件包括晶体管，其中所述晶体管的沟道区包括非掺杂沟道区、基础掺杂区以及阈值电压设置区，可以减小交叠电容，并改善耗尽型沟道的迁移率和阈值电压变化，最终提高整个半导体器件的性能。本实施例的半导体器件的制造方法，用于制造上述半导体器件，制得的半导体器件同样具有上述优点。

Description

一种半导体器件及其制造方法
技术领域
本发明涉及半导体技术领域，具体而言涉及一种半导体器件及其制造方法。
背景技术
在半导体技术领域中，为了改善耗尽型沟道的电导率同时保持甚至进一步减小晶体管的阈值电压变化和结泄漏，迫切需要对传统的场效应晶体管（field effecttransistor，FET）器件进一步进行重新设计（re-engineering）。这些改进对进一步降低功率消耗和同时提高半导体芯片特别是射频前端模块器件的性能非常有效，其中，射频前端模块器件需要在高于GHz的更高的工作频率下具有更加严格的器件性能以及放大的功率。
在传统的场效应晶体管的栅极下方形成进一步加深的非掺杂耗尽型沟道，作为提高栅极下方的耗尽型沟道的导电率以及沟道迁移率的最有效的方式之一，已经被业界所熟知多年。此外，在未掺杂的耗尽型沟道下方形成晶体管阈值控制掺杂层（thresholdcontrol dopant layer），被认为对实质上降低阈值电压变化是有效的，同时，在晶体管的阈值控制掺杂层下方形成高浓度掺杂区域可以改善体接地或体偏置（body grounding orbias）。
然而，在传统的半导体制造工艺中，在FET下方形成这样的加深的非掺杂耗尽型沟道，必须在通过向体硅衬底进行离子注入形成高浓度掺杂区和晶体管的阈值控制掺杂层之后采取注入后（post-doping）外延沉积工艺。为了减小对热预算的影响，尤其是减小在外延生长过程中来自晶体管阈值电压控制掺杂层和高浓度掺杂区域的掺杂物扩散到非掺杂的外延层的影响，这些注入后外延沉积工艺需要对外延工艺的温度和时间进行严格的控制。
鉴于现有技术中的以上问题，本发明提出一种新的具有加深的非掺杂耗尽型沟道的晶体管器件以及该半导体器件的制造方法。
发明内容
针对现有技术的不足，本发明提出一种新的具有加深的非掺杂耗尽型沟道（deepened depletion channel）的半导体器件以及该半导体器件的制造方法，可以减小交叠电容，并改善耗尽型沟道的迁移率和阈值电压变化。
本发明实施例一提供一种半导体器件，包括基底介电层、位于所述基底介电层上的半导体衬底层以及位于所述半导体衬底层内部和表面的晶体管；其中，所述晶体管包括：位于所述半导体衬底层上的栅极介电层和位于所述栅极介电层上的栅极、位于所述半导体衬底层内且位于所述栅极两侧的源极和漏极，还包括：位于所述半导体衬底层内且位于所述栅极下方并延伸至所述源极和漏极的非掺杂沟道区，位于所述半导体衬底层内且位于所述非掺杂沟道区下方并延伸至所述源极和漏极的下方的基础掺杂区，以及位于所述半导体衬底层内且位于所述非掺杂沟道区与所述基础掺杂区之间并延伸至所述源极和漏极的下方的阈值电压设置区。
可选地，所述基础掺杂区的掺杂类型与所述源极和漏极的掺杂类型相反，所述阈值电压设置区的掺杂类型与所述源极和漏极的掺杂类型相反，其中，所述阈值电压设置区的掺杂浓度低于所述基础掺杂区的掺杂浓度。
可选地，所述基础掺杂区的掺杂浓度高于5×1018原子/cm3。
可选地，所述半导体器件还包括位于所述半导体衬底层内且位于所述基底介电层之上的阱区，其中，所述阱区的掺杂类型与所述源极和漏极的掺杂类型相反，并且掺杂浓度低于所述基础掺杂区的掺杂浓度。
可选地，所述半导体器件还包括位于所述半导体衬底层内的击穿抑制区，其中，所述击穿抑制区的掺杂类型与所述源极和漏极的掺杂类型相反，并且掺杂浓度低于所述基础掺杂区的掺杂浓度但高于所述阱区的掺杂浓度。
可选地，所述半导体衬底层的材料为单晶硅，所述基底介电层的材料为氧化硅。
可选地，所述基础掺杂区到所述栅极介电层的距离大于等于0.1Lg小于等于2.0Lg，其中Lg表示栅极的长度。
可选地，所述半导体器件还包括位于所述晶体管周围并将所述晶体管侧面绝缘的浅沟槽隔离，其中，所述浅沟槽隔离与所述基底介电层紧密接触。
可选地，所述半导体器件还包括位于所述基底介电层与所述半导体衬底层的交界位置处的界面掺杂层，其中所述界面掺杂层至少包括极性掺杂物和中性掺杂物。
可选地，所述中性掺杂物为氩。
可选地，所述阈值电压设置区还包括用于防止所述阈值电压设置区与所述基础掺杂区中的掺杂物扩散的扩散抑制掺杂物。
可选地，所述扩散抑制掺杂物包括碳。
可选地，所述半导体器件还包括：位于半导体衬底层上的至少一个层间介电层以及位于所述层间介电层内的互连结构。
本发明实施例二提供一种半导体器件的制造方法，所述方法包括：
步骤S101：提供自下而上包括承载衬底、缓冲层、半导体衬底层的第一半导体衬底，在所述半导体衬底层内形成与所述缓冲层相连的浅沟槽隔离，在所述半导体衬底层的第一表面之上形成栅极介电层以及位于其上的栅极，并通过离子注入在所述半导体衬底层内形成位于所述栅极两侧的源极和漏极；
步骤S102：去除所述承载衬底和所述缓冲层；
步骤S103：通过离子注入在所述半导体衬底层内形成延伸至所述源极和漏极的下方的阈值电压设置区以及位于所述阈值电压设置区上方且位于所述源极和所述漏极之间的非掺杂沟道区；并通过离子注入在所述半导体衬底层内形成位于所述阈值电压设置区下方的基础掺杂区；
步骤S104：在所述半导体衬底层的与第一表面相对的第二表面上形成基底介电层。
可选地，所述基础掺杂区的掺杂类型与所述源极和漏极的掺杂类型相反，所述阈值电压设置区的掺杂类型与所述源极和漏极的掺杂类型相反，其中，所述阈值电压设置区的掺杂浓度低于所述基础掺杂区的掺杂浓度。
可选地，所述基础掺杂区的掺杂浓度高于5×1018原子/cm3。
可选地，在所述步骤S103中，在形成所述基础掺杂区之后还包括从所述半导体衬底层的第二表面对所述半导体衬底层进行快速热退火的步骤。
可选地，在所述步骤S103与所述步骤S104之间还包括步骤S1034：
通过离子注入在所述半导体衬底层的下表面形成界面掺杂层，其中所述界面掺杂层至少包括极性掺杂物和中性掺杂物。
可选地，在所述步骤S101与所述步骤S102之间还包括如下步骤：
步骤S10121：在所述半导体衬底层的第一表面上形成至少一个层间介电层以及位于所述层间介电层内的用于连接所述栅极、源极和漏极的互连结构；
步骤S10122：在所述半导体衬底层的第一表面一侧接合第二半导体衬底。
可选地，在所述步骤S104之后还包括步骤S105：
形成至少贯穿所述基底介电层与所述半导体衬底层的硅通孔，并在所述基底介电层的下表面形成与所述硅通孔相连的水平互连组件。
本发明的半导体器件包括晶体管，其中所述晶体管的沟道区包括非掺杂沟道区、基础掺杂区以及阈值电压设置区，可以减小交叠电容，并改善耗尽型沟道的迁移率和阈值电压变化，最终提高整个半导体器件的性能。本实施例的半导体器件的制造方法，用于制造上述半导体器件，制得的半导体器件同样具有上述优点。
附图说明
本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。
附图中：
图1为本发明实施例一的一种半导体器件的结构的示意性剖视图；
图2A至2F为本发明实施例二的一种半导体器件的制造方法的相关步骤形成的图形的示意性剖视图；
图3为本发明实施例二的一种半导体器件的制造方法的一种示意性流程图。
具体实施方式
在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。
应当理解的是，本发明能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本发明的范围完全地传递给本领域技术人员。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。
应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。
空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下面”和“在...下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。
在此使用的术语的目的仅在于描述具体实施例并且不作为本发明的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
这里参考作为本发明的理想实施例(和中间结构)的示意图的横截面图来描述发明的实施例。这样，可以预期由于例如制造技术和/或容差导致的从所示形状的变化。因此，本发明的实施例不应当局限于在此所示的区的特定形状，而是包括由于例如制造导致的形状偏差。例如，显示为矩形的注入区在其边缘通常具有圆的或弯曲特征和/或注入浓度梯度，而不是从注入区到非注入区的二元改变。同样，通过注入形成的埋藏区可导致该埋藏区和注入进行时所经过的表面之间的区中的一些注入。因此，图中显示的区实质上是示意性的，它们的形状并不意图显示器件的区的实际形状且并不意图限定本发明的范围。
为了彻底理解本发明，将在下列的描述中提出详细的步骤以及详细的结构，以便阐释本发明提出的技术方案。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。
实施例一
本发明的半导体器件，可以为具有加深的非掺杂耗尽型沟道（deepeneddepletion channel）的场效应晶体管（FET），也可以为包括该场效应晶体管以及其他组件（例如：其他类型的晶体管、电阻、电容、电感、MEMS器件等）的半导体器件，例如射频开关器件、射频前端模块等。
下面，参照图1来描述本实施例的半导体器件的结构。如图1所示，本实施例的半导体器件，包括基底介电层（base dielectric layer）190、位于基底介电层190上的半导体衬底层（semiconductor layer）110以及位于半导体衬底层110内部和表面的晶体管（FET）。其中，该晶体管包括：位于半导体衬底层110上的栅极介电层102和位于栅极介电层102上的栅极101、位于半导体衬底层110内且位于栅极101两侧的源极111和漏极112，还包括：位于半导体衬底层110内且位于栅极介电层102下方并延伸至源极111和漏极112下方的非掺杂沟道区（undoped channel region）121，位于半导体衬底层110内且位于基底介电层190上方并延伸至源极111和漏极112的下方的基础掺杂区（base dopant region）123，位于半导体衬底层110内且位于非掺杂沟道区121与基础掺杂区123之间并延伸至源极111和漏极112的下方的阈值电压设置区（threshold voltage setting region）122；其中，基础掺杂区123的掺杂类型与源极111以及漏极112相反且掺杂浓度高于5×1018原子/cm3，阈值电压设置区122的掺杂类型与源极111以及漏极112相反且掺杂浓度低于基础掺杂区123的掺杂浓度。
可选地，本实施例的半导体器件还包括位于半导体衬底层110内且位于基底介电层190之上的阱区（well），其中，该阱区的掺杂类型与源极111以及漏极112相反且掺杂浓度低于基础掺杂区123的掺杂浓度。进一步可选地，本实施例的半导体器件还包括位于半导体衬底层110内的击穿抑制区（punch through suppression region），其中，该击穿抑制区的掺杂类型与源极111以及漏极112相反，其掺杂浓度低于基础掺杂区123的掺杂浓度但高于阱区的掺杂浓度。
示例性地，半导体衬底层110的材料为单晶硅。基底介电层190的材料为氧化硅。
可选地，基础掺杂区123到栅极介电层102的距离大于等于0.1Lg小于等于2.0Lg，其中Lg表示栅极的长度。
在本实施例中，基础掺杂区123为本实施例的半导体器件（具体地，指其中的晶体管）设置一个耗尽深度（depletion depth），从而与非掺杂沟道区121等形成加深的非掺杂耗尽型沟道（deepened depletion channel）。
可选地，本实施例的半导体器件还包括位于晶体管周围将晶体管侧面绝缘的多个浅沟槽隔离（STI）131，其中，浅沟槽隔离131由绝缘材料组成并与基底介电层190紧密接触，如图1所示。示例性地，浅沟槽隔离131的材料包括氧化硅。
本实施例的半导体器件还可以包括位于基底介电层190与半导体衬底层110的交界位置处的界面掺杂层（interfacial dopant layer）124，其中，界面掺杂层124至少包括极性掺杂物（polarized dopant）和中性掺杂物（neutralized dopant）。其中，中性掺杂物为氩（Argon）。
可选地，阈值电压设置区122还包括为阈值电压设置区122与基础掺杂区123中的掺杂物提供扩散阻挡层的扩散抑制掺杂物。其中，扩散抑制掺杂物为碳（Carbon）。
进一步地，本实施例的半导体器件还可以包括：位于半导体衬底层110上的层间介电层140和160，位于层间介电层140内的第一垂直互连组件150，位于层间介电层160内的第一水平互连组件151，位于层间介电层160上的粘结层170以及位于粘结层170上的第二半导体衬底180，贯穿层间介电层140、半导体衬底层110、基底介电层190的硅通孔（第二垂直互连组件）191，位于基底介电层190表面的第二水平互连层192，如图1所示。此外，本实施例的半导体器件还可以包括其他各种可行的结构，在此并不进行限定。
本发明的半导体器件，所包括的晶体管的沟道区包括非掺杂沟道区121、基础掺杂区123以及阈值电压设置区122，可以减小交叠电容，并改善耗尽型沟道的迁移率和阈值电压变化，最终提高整个半导体器件的性能。
实施例二
下面，参照图2A-图2F以及图3来描述本发明实施例的一种半导体器件的制造方法的详细步骤。其中，图2A至2F为本发明实施例的一种半导体器件的制造方法的相关步骤形成的图形的示意性剖视图；图3为本发明实施例的一种半导体器件的制造方法的一种示意性流程图。
本实施例的一种半导体器件的制造方法，用于制造实施例一所述的半导体器件，主要包括如下步骤：
步骤A1：提供自下而上包括承载衬底130、缓冲层120、半导体衬底层110的第一半导体衬底10，在半导体衬底层110内形成多个与缓冲层120相连的浅沟槽隔离（STI）131，在半导体衬底层110的第一表面之上形成栅极介电层102以及位于其上的栅极101，并通过离子注入在半导体衬底层110内形成位于栅极两侧的源极111和漏极112，如图2A所示。
其中，同一个晶体管的栅极介电层102、栅极101以及源极111和漏极112位于相邻的两个浅沟槽隔离131之间，如图2A所示。
其中，浅沟槽隔离（STI）131与缓冲层120相连，包括浅沟槽隔离（STI）131与缓冲层120相邻接以及浅沟槽隔离（STI）131延伸入缓冲层120之中的情况，两种情况下，浅沟槽隔离（STI）131与缓冲层120均紧密接触。
在本实施例中，形成浅沟槽隔离（STI）131、栅极介电层102、栅极101的方法，可以采用现有技术中的各种可行的方法。形成源极111和漏极112的方法，除采用离子注入外，还可以采用其他可行的方法。此外，本步骤还可以形成其他组件，例如，阱区、栅极侧壁等，在此并不进行限定。
步骤A2：在半导体衬底层110的上方（第一表面上）形成层间介电层140、位于层间介电层140内的第一垂直互连组件150，形成位于层间介电层140上方的第一水平互连组件151，形成位于层间介电层140上方的层间介电层160；其中，第一垂直互连组件150和第一水平互连组件151用于连接晶体管的栅极、源极和漏极。
其中，层间介电层140、第一垂直互连组件150、第一水平互连组件151以及层间介电层160仅用于示例。在本实施例中，可以形成一个或多个层间介电层以及一组或多组互连组件，在此并不进行限定。
通过粘结层170在层间介电层160的上方接合第二半导体衬底180，也就是说，在半导体衬底层110的第一表面一侧接合第二半导体衬底180。
经过步骤A2，形成的图形如图2B所示。
步骤A3：去除承载衬底130和缓冲层120，如图2C所示。
其中，去除承载衬底130和缓冲层120的方法，可以为刻蚀、剥离等任何可行的方法，此处并不进行限定。
步骤A4：通过半导体衬底层110的第二表面（与第一表面相对的表面）对半导体衬底层110进行离子注入，在半导体衬底层110内形成延伸至源极111以及漏极112下方的阈值电压设置区（threshold voltage setting region）122，其中，半导体衬底层110内的位于阈值电压设置区122上方、栅极101下方、且位于所述源极与所述漏极之间的未被注入离子的区域，即为非掺杂沟道区（undoped channel region）121。
通过半导体衬底层110的第二表面（与第一表面相对的表面）对半导体衬底层110进行离子注入，在半导体衬底层110内形成延伸至源极111以及漏极112下方且位于阈值电压设置区122下方的基础掺杂区（base dopant region）123。
其中，基础掺杂区123的掺杂类型与源极111以及漏极112相反且掺杂浓度高于5×1018原子/cm3（atoms/cm3）；阈值电压设置区122的掺杂类型与源极111以及漏极112相反且掺杂浓度低于基础掺杂区123的掺杂浓度。
可选地，在形成基础掺杂区123之后，还可以包括从半导体衬底层110的第二表面（底面）对半导体衬底层110进行快速热退火的步骤，以激活阈值电压设置区122和基础掺杂区123。
可选地，通过离子注入在半导体衬底层110的下表面形成界面掺杂层（interfacial dopant layer）124，其中，界面掺杂层124至少包括极性掺杂物（polarizeddopant）和中性掺杂物（neutralized dopant）。其中，中性掺杂物为氩（Argon）。
经过步骤A4，形成的图形如图2D所示。
显然，在本步骤中，在形成加深的非掺杂耗尽型沟道后，在通过离子注入形成基础掺杂区123（高浓度掺杂区）和阈值设定区122（阈值控制掺杂层）之后，不再需要采取注入后（post-doping）外延沉积工艺。因此不再需要去严格控制外延工艺的温度和时间，降低了工艺难度。
步骤A5：在半导体衬底层110的第二表面上形成基底介电层（base dielectriclayer）190，如图2E所示。其中，浅沟槽隔离（131）与基底介电层190紧密接触。
可选地，形成基底介电层190的方法，可以为沉积法、粘合法或其他合适的方法，在此并不进行限定。
步骤A6：形成贯穿基底介电层190、半导体衬底层110以及层间介电层140的硅通孔191，并在基底介电层190的下表面形成与硅通孔191相连的第二水平互连组件192，如图2F所示。
其中，硅通孔191与第一水平互连组件151相连。
至此，完成了本实施例的一种半导体器件的制造方法的关键步骤的介绍，后续可以参照现有技术中的各种方法来实现整个半导体器件的制造，此处不再赘述。
本实施例的半导体器件的制造方法，形成的半导体器件中，晶体管的沟道区包括非掺杂沟道区121、基础掺杂区123、阈值电压设置区122，可以减小交叠电容，改善耗尽型沟道的迁移率和阈值电压变化，最终提高整个半导体器件的性能。
图3示出了本发明实施例提出的一种半导体器件的制造方法的一种示意性流程图，用于简要示出该制造方法的典型流程。具体包括：
步骤S101：提供自下而上包括承载衬底、缓冲层、半导体衬底层的第一半导体衬底，在所述半导体衬底层内形成与所述缓冲层相连的浅沟槽隔离，在所述半导体衬底层的第一表面之上形成栅极介电层以及位于其上的栅极，并通过离子注入在所述半导体衬底层内形成位于所述栅极两侧的源极和漏极；
步骤S102：去除所述承载衬底和所述缓冲层；
步骤S103：通过离子注入在所述半导体衬底层内形成延伸至所述源极和漏极的下方的阈值电压设置区以及位于所述阈值电压设置区上方且位于所述源极和所述漏极之间的非掺杂沟道区；并通过离子注入在所述半导体衬底层内形成位于所述阈值电压设置区下方的基础掺杂区；
步骤S104：在所述半导体衬底层的与第一表面相对的第二表面上形成基底介电层。
本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。

Claims (19)

1.一种半导体器件的制造方法，其特征在于，所述方法包括：
步骤S101：提供自下而上包括承载衬底、缓冲层、半导体衬底层的第一半导体衬底，在所述半导体衬底层内形成与所述缓冲层相连的浅沟槽隔离，在所述半导体衬底层的第一表面之上形成栅极介电层以及位于其上的栅极，并通过离子注入在所述半导体衬底层内形成位于所述栅极两侧的源极和漏极；
步骤S102：去除所述承载衬底和所述缓冲层；
步骤S103：通过离子注入在所述半导体衬底层内形成延伸至所述源极和漏极的下方的阈值电压设置区以及位于所述阈值电压设置区上方的位于所述源极与所述漏极之间的非掺杂沟道区；并通过离子注入在所述半导体衬底层内形成位于所述阈值电压设置区下方的基础掺杂区；
步骤S104：在所述半导体衬底层的与第一表面相对的第二表面上形成基底介电层。
2.如权利要求1所述的半导体器件的制造方法，其特征在于，所述基础掺杂区的掺杂类型与所述源极和漏极的掺杂类型相反，所述阈值电压设置区的掺杂类型与所述源极和漏极的掺杂类型相反，其中，所述阈值电压设置区的掺杂浓度低于所述基础掺杂区的掺杂浓度。
3.如权利要求2所述的半导体器件的制造方法，其特征在于，所述基础掺杂区的掺杂浓度高于5×1018原子/cm3。
4.如权利要求1所述的半导体器件的制造方法，其特征在于，在所述步骤S103中，在形成所述基础掺杂区之后还包括从所述半导体衬底层的第二表面对所述半导体衬底层进行快速热退火的步骤。
5.如权利要求1所述的半导体器件的制造方法，其特征在于，在所述步骤S103与所述步骤S104之间还包括步骤S1034：
通过离子注入在所述半导体衬底层的下表面形成界面掺杂层，其中所述界面掺杂层至少包括极性掺杂物和中性掺杂物。
6.如权利要求1所述的半导体器件的制造方法，其特征在于，在所述步骤S101与所述步骤S102之间还包括如下步骤：
步骤S10121：在所述半导体衬底层的第一表面上形成至少一个层间介电层以及位于所述层间介电层内的用于连接所述栅极、源极和漏极的互连结构；
步骤S10122：在所述半导体衬底层的第一表面一侧接合第二半导体衬底。
7.如权利要求6所述的半导体器件的制造方法，其特征在于，在所述步骤S104之后还包括步骤S105：
形成至少贯穿所述基底介电层与所述半导体衬底层的硅通孔，并在所述基底介电层的下表面形成与所述硅通孔相连的水平互连组件。
8.一种根据权利要求1-7中的任意一项所述的半导体器件的制造方法制得的半导体器件，其特征在于，包括基底介电层、位于所述基底介电层上的半导体衬底层以及位于所述半导体衬底层内部和表面的晶体管；
其中，所述晶体管包括：位于所述半导体衬底层上的栅极介电层和位于所述栅极介电层上的栅极、位于所述半导体衬底层内且位于所述栅极两侧的源极和漏极，还包括：位于所述半导体衬底层内且位于所述栅极下方并延伸至所述源极和漏极的下方的非掺杂沟道区，位于所述半导体衬底层内且位于所述非掺杂沟道区下方并延伸至所述源极和漏极的下方的基础掺杂区，以及位于所述半导体衬底层内且位于所述非掺杂沟道区与所述基础掺杂区之间并延伸至所述源极和漏极的下方的阈值电压设置区；
所述半导体器件还包括位于所述晶体管周围并将所述晶体管侧面绝缘的浅沟槽隔离，其中所述浅沟槽隔离与所述基底介电层紧密接触。
9.如权利要求8所述的半导体器件，其特征在于，所述基础掺杂区的掺杂类型与所述源极和漏极的掺杂类型相反，所述阈值电压设置区的掺杂类型与所述源极和漏极的掺杂类型相反，其中，所述阈值电压设置区的掺杂浓度低于所述基础掺杂区的掺杂浓度。
10.如权利要求9所述的半导体器件，其特征在于，所述基础掺杂区的掺杂浓度高于5×1018原子/cm3。
11.如权利要求8所述的半导体器件，其特征在于，所述半导体器件还包括位于所述半导体衬底层内且位于所述基底介电层之上的阱区，其中，所述阱区的掺杂类型与所述源极和漏极的掺杂类型相反，并且掺杂浓度低于所述基础掺杂区的掺杂浓度。
12.如权利要求11所述的半导体器件，其特征在于，所述半导体器件还包括位于所述半导体衬底层内的击穿抑制区，其中，所述击穿抑制区的掺杂类型与所述源极和漏极的掺杂类型相反，并且掺杂浓度低于所述基础掺杂区的掺杂浓度但高于所述阱区的掺杂浓度。
13.如权利要求8所述的半导体器件，其特征在于，所述半导体衬底层的材料为单晶硅，所述基底介电层的材料为氧化硅。
14.如权利要求8所述的半导体器件，其特征在于，所述基础掺杂区到所述栅极介电层的距离大于等于0.1Lg小于等于2.0Lg，其中Lg表示栅极的长度。
15.如权利要求8所述的半导体器件，其特征在于，所述半导体器件还包括位于所述基底介电层与所述半导体衬底层的交界位置处的界面掺杂层，其中，所述界面掺杂层至少包括极性掺杂物和中性掺杂物。
16.如权利要求15所述的半导体器件，其特征在于，所述中性掺杂物为氩。
17.如权利要求8所述的半导体器件，其特征在于，所述阈值电压设置区还包括用于防止所述阈值电压设置区与所述基础掺杂区中的掺杂物扩散的扩散抑制掺杂物。
18.如权利要求17所述的半导体器件，其特征在于，所述扩散抑制掺杂物包括碳。
19.如权利要求8所述的半导体器件，其特征在于，所述半导体器件还包括：位于半导体衬底层上的至少一个层间介电层以及位于所述层间介电层内的互连结构。
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Families Citing this family (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10367070B2 (en) 2015-09-24 2019-07-30 Intel Corporation Methods of forming backside self-aligned vias and structures formed thereby
WO2017052630A1 (en) 2015-09-25 2017-03-30 Intel Corporation Wrap-around source/drain method of making contacts for backside metals
WO2017171842A1 (en) 2016-04-01 2017-10-05 Intel Corporation Transistor cells including a deep via lined with a dielectric material
US11049797B2 (en) * 2016-04-15 2021-06-29 Taiwan Semiconductor Manufacturing Company Ltd. Method for manufacturing a semiconductor structure comprising a semiconductor device layer formed on a tem, porary substrate having a graded SiGe etch stop layer therebetween
KR102548835B1 (ko) * 2016-08-26 2023-06-30 인텔 코포레이션 집적 회로 디바이스 구조체들 및 양면 제조 기술들
CN107887287B (zh) * 2016-09-30 2020-03-13 中芯国际集成电路制造(上海)有限公司 测试方法
CN109952642B (zh) 2016-12-07 2024-03-26 英特尔公司 具有锯齿状金属迹线布局的集成电路器件
US10410880B2 (en) 2017-05-16 2019-09-10 Atomera Incorporated Semiconductor device including a superlattice as a gettering layer
WO2019042250A1 (zh) * 2017-08-31 2019-03-07 长江存储科技有限责任公司 存储器结构及其形成方法
WO2019042248A1 (zh) * 2017-08-31 2019-03-07 长江存储科技有限责任公司 存储器结构及其形成方法
US10651087B2 (en) 2017-08-31 2020-05-12 Yangtze Memory Technologies Co., Ltd. Method for forming three-dimensional integrated wiring structure and semiconductor structure thereof
US10607887B2 (en) 2017-08-31 2020-03-31 Yangtze Memory Technologies Co., Ltd. Method for forming three-dimensional integrated wiring structure and semiconductor structure thereof
CN107644836A (zh) * 2017-08-31 2018-01-30 长江存储科技有限责任公司 用于三维存储器的晶圆三维集成引线工艺及其结构
CN107644838B (zh) * 2017-08-31 2019-01-01 长江存储科技有限责任公司 用于三维存储器的晶圆三维集成引线工艺及其结构
CN107644839B (zh) * 2017-08-31 2018-10-02 长江存储科技有限责任公司 用于三维存储器的晶圆三维集成引线工艺及其结构
CN107644841B (zh) * 2017-08-31 2019-01-01 长江存储科技有限责任公司 用于三维存储器的晶圆三维集成引线工艺及其结构
CN107644840A (zh) * 2017-08-31 2018-01-30 长江存储科技有限责任公司 用于三维存储器的晶圆三维集成引线工艺及其结构
US10679941B2 (en) 2017-08-31 2020-06-09 Yangtze Memory Technologies Co., Ltd. Method for forming three-dimensional integrated wiring structure and semiconductor structure thereof
CN107644837B (zh) * 2017-08-31 2019-01-01 长江存储科技有限责任公司 用于三维存储器的晶圆三维集成引线工艺及其结构
WO2019132863A1 (en) 2017-12-26 2019-07-04 Intel Corporation Stacked transistors with contact last
WO2019172879A1 (en) 2018-03-05 2019-09-12 Intel Corporation Metallization structures for stacked device connectivity and their methods of fabrication
US11688780B2 (en) 2019-03-22 2023-06-27 Intel Corporation Deep source and drain for transistor structures with back-side contact metallization
CN112542444B (zh) * 2020-12-03 2021-09-28 武汉新芯集成电路制造有限公司 半导体器件
KR102874702B1 (ko) * 2021-02-25 2025-10-21 주식회사 디비하이텍 알에프 스위치 소자 및 제조방법

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6005285A (en) * 1998-12-04 1999-12-21 Advanced Micro Devices, Inc. Argon doped epitaxial layers for inhibiting punchthrough within a semiconductor device
JP2000243958A (ja) * 1999-02-24 2000-09-08 Toshiba Corp 半導体装置およびその製造方法
US20050250289A1 (en) * 2002-10-30 2005-11-10 Babcock Jeffrey A Control of dopant diffusion from buried layers in bipolar integrated circuits
JP4540438B2 (ja) * 2004-09-27 2010-09-08 富士通セミコンダクター株式会社 半導体装置及びその製造方法
JP5528667B2 (ja) * 2007-11-28 2014-06-25 ルネサスエレクトロニクス株式会社 半導体装置および半導体装置の制御方法
US8236661B2 (en) * 2009-09-28 2012-08-07 International Business Machines Corporation Self-aligned well implant for improving short channel effects control, parasitic capacitance, and junction leakage
US20110079861A1 (en) * 2009-09-30 2011-04-07 Lucian Shifren Advanced Transistors with Threshold Voltage Set Dopant Structures
US8273617B2 (en) * 2009-09-30 2012-09-25 Suvolta, Inc. Electronic devices and systems, and methods for making and using the same
US8343818B2 (en) * 2010-01-14 2013-01-01 International Business Machines Corporation Method for forming retrograded well for MOSFET
US8569128B2 (en) * 2010-06-21 2013-10-29 Suvolta, Inc. Semiconductor structure and method of fabrication thereof with mixed metal types
US8759872B2 (en) * 2010-06-22 2014-06-24 Suvolta, Inc. Transistor with threshold voltage set notch and method of fabrication thereof
US8404551B2 (en) * 2010-12-03 2013-03-26 Suvolta, Inc. Source/drain extension control for advanced transistors
US8629016B1 (en) * 2011-07-26 2014-01-14 Suvolta, Inc. Multiple transistor types formed in a common epitaxial layer by differential out-diffusion from a doped underlayer
US9184234B2 (en) * 2014-01-16 2015-11-10 Taiwan Semiconductor Manufacturing Co., Ltd. Transistor design

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Publication number Publication date
US9450075B2 (en) 2016-09-20
US20160380057A1 (en) 2016-12-29
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