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CN104603949B - 半导体器件 - Google Patents

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CN104603949B
CN104603949B CN201480001967.XA CN201480001967A CN104603949B CN 104603949 B CN104603949 B CN 104603949B CN 201480001967 A CN201480001967 A CN 201480001967A CN 104603949 B CN104603949 B CN 104603949B
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新田哲也
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Renesas Electronics Corp
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Abstract

在半导体器件中，p+背栅区域(PBG)在主表面(S1)上配置在n+源极区域(SR)的第一及第二部分(P1，P2)之间，并且相对于n+源极区域(SR)配置在n+漏极区域(DR)侧。由此，能够得到导通耐压较高的半导体器件。

Description

半导体器件
技术领域
本发明涉及半导体器件。
背景技术
以往，高耐压LDMOS(Laterally Diffused Metal Oxide Semiconductor:横向扩散金属氧化物半导体)被使用。例如，在论文“Theory of Semiconductor SuperjunctionDevices(半导体超结器件理论)”(非专利文献1)中，公开了具有沟槽栅(trench gate)构造的高耐压LDMOS。该高耐压LDMOS具有所谓双重降低表面电场(Double Resurf:DoubleReduced surface filed)构造。
另外，在日本特开平11-307763号公报(专利文献1)中，公开了具有背栅(backgate)区域构造的高耐压MOSFET(Metal Oxide Semiconductor Field EffectTransistor:金属氧化物半导体场效应晶体管)。在该高耐压MOSFET中，在俯视中源极区域被配置为夹着栅电极与漏极区域相对。另外公开了由背栅区域包围该源极区域的不面向栅电极的三个方向的结构。
现有技术文献
专利文献
专利文献1：日本特开平11-307763号公报
非专利文献
非专利文献1：Tatsuhiko Fujihira,“Theory of Semiconductor SuperjunctionDevices(半导体超结器件原理)”，JJAP，Vol.36(1997)，pp.6254-6262
发明内容
在上述论文所公开的具有沟槽栅构造的高耐压LDMOS中，在大电流动作时p型主体区域的沟道附近的电位上升，从而产生寄生双极型动作。因此，存在导通耐压低的问题。
另外，在上述公报所公开的高耐压MOSFET中，背栅区域相对于源极区域配置在与漏极区域的相反侧。因此，不能通过背栅区域充分地减少p型主体区域的电位上升，所以存在由于寄生双极型动作导致的导通耐压低的问题。
其它课题和新的特征将从本说明书的描述及附图得以明确。
用于解决课题的方法
在一个实施方式的半导体器件中，背栅区域被配置在主表面上的第一杂质区域的第一及第二部分之间，并且相对于第一杂质区域配置于第二杂质区域侧。
发明效果
根据一个实施方式的半导体器件，能够提高导通耐压。
附图说明
图1是表示实施方式1的半导体器件的半导体器件结构的概略俯视图。
图2是沿着图1的II-II线的概略剖面图。
图3是沿着图1的III-III线的概略剖面图。
图4是表示图1的截面A的p型杂质密度分布的图。
图5是表示实施方式1的半导体器件的制造方法的第1工序的概略剖面图。
图6是表示实施方式1的半导体器件的制造方法的第2工序的概略剖面图。
图7是表示实施方式1的半导体器件的制造方法的第3工序的概略剖面图。
图8是表示实施方式1的半导体器件的制造方法的第4工序的概略剖面图。
图9是表示实施方式1的半导体器件的制造方法的第5工序的概略剖面图。
图10是表示实施方式1的半导体器件的制造方法的第6工序的概略剖面图。
图11是表示实施方式1的半导体器件的制造方法的第7工序的概略剖面图。
图12是表示实施方式1的半导体器件的制造方法的第8工序的概略剖面图。
图13是表示比较例1的半导体器件的结构的概略俯视图。
图14是沿着图13的XIV-XIV线的概略剖面图。
图15是表示比较例2的半导体器件的结构的概略俯视图。
图16是沿着图15的XVI-XVI线的概略剖面图。
图17是沿着图15的XVII-XVII线的概略剖面图。
图18是说明实施方式1的半导体器件的作用效果的图，是与图2对应的概略剖面图。
图19是说明实施方式1的半导体器件的作用效果的图，是与图3对应的概略剖面图。
图20是表示实施方式1的半导体器件的变形例1的结构的概略俯视图。
图21是表示实施方式1的半导体器件的变形例2的结构的概略俯视图。
图22是沿着图21的XXII-XXII线的概略剖面图。
图23是表示实施方式1的半导体器件的变形例3的第一例的结构的概略俯视图。
图24是沿着图23的XXIV-XXIV线的概略剖面图。
图25是表示实施方式1的半导体器件的变形例3的第二例的结构的概略俯视图。
图26是表示实施方式1的半导体器件的变形例3的第三例的结构的概略俯视图。
图27是表示实施方式2的半导体器件的结构的概略立体图。
图28是比较实施方式2及比较例1的导通耐压波形的图。
图29是表示实施方式3的半导体器件的结构的图，是与图2对应的概略剖面图。
图30是表示实施方式3的半导体器件的结构的图，是与图3对应的概略剖面图。
图31是表示实施方式4的半导体器件的结构的概略俯视图。
图32是沿着图31的XXXII-XXXII线的概略剖面图。
图33是沿着图31的XXXIII-XXXIII线的概略剖面图。
具体实施方式
以下，根据图说明本实施方式。
(实施方式1)
参照图1～图3，本实施方式的半导体器件具有例如LDMOS晶体管部(横型绝缘栅型场效应晶体管部)。另外，在本实施方式的半导体器件中，作为一个例子，关于所谓双重降低表面电场构造的结构进行说明。
该半导体器件主要具有半导体衬底SUB、分离绝缘膜SPR、沟槽栅电极(栅电极)TGE。在半导体衬底SUB上形成有n-漂移区域(漂移区域)NDR、p-降低表面电场区域(第一降低表面电场区域)RSF1、p-主体区域GBL、n+源极区域(成为源极的第一导电类型的第一杂质区域)SR、p+背栅区域(第二导电类型的背栅区域)PBG、n+漏极区域(成为漏极的第一导电类型的第二杂质区域)DR及n型阱区域NWL。
半导体衬底SUB具有例如由包含p型杂质的硅构成的p-衬底区域SB。另外，半导体衬底SUB具有：彼此相对的一侧的主表面S1(图2上侧的主表面S1)及另一侧的主表面S2(图2的下侧的主表面S2)、和形成于主表面1的沟槽(栅沟槽)CH。在图2中，配置于半导体衬底SUB内的另一侧的主表面S2侧的p-衬底区域SB作为第二降低表面电场区域RSF2而被配置。第二降低表面电场区域RSF2为下侧降低表面电场区域。
在半导体衬底SUB内，包含n型(第一导电类型)杂质的n-漂移区域NDR形成为与作为第二降低表面电场区域RSF2的p-衬底区域SB的主表面S1侧相接触。n-漂移区域NDR优选例如从半导体衬底SUB的主表面S1朝向主表面S2的方向的深度形成至2μm左右的区域。n-漂移区域NDR形成为关于沿着半导体衬底SUB的主表面S1的方向，延伸至除了沟槽栅电极TGE所形成的区域以外的、半导体衬底SUB内的例如大致全部区域。
以与n-漂移区域NDR的主表面S1侧相接触的方式配置有包含p型(第二导电类型)杂质的第二导电类型的p-降低表面电场区域RSF1。p-降低表面电场区域RSF1构成上侧降低表面电场区域。另外，以与n-漂移区域NDR的与p-降低表面电场区域RSF1侧的相反侧相接触的方式配置有作为第二导电类型的第二降低表面电场区域RSF2的p-衬底区域SB。第二降低表面电场区域RSF2构成下侧降低表面电场区域。
p-降低表面电场区域RSF1关于沿着半导体衬底SUB的主表面S1的方向，形成为延伸至除了沟槽栅电极TGE、p-主体区域GBL及n型阱区域NWL所形成的区域以外的、半导体衬底SUB内的例如大致全部区域。
在半导体衬底SUB的主表面S1的一部分中以到达p-降低表面电场区域RSF1的方式形成有凹部CCV。分离绝缘膜SPR由埋入凹部CCV内的硅氧化膜等绝缘膜形成。
在半导体衬底SUB内，关于沿着半导体衬底SUB的主表面S1的方向，在与凹部CCV及分离绝缘膜SPR相邻的区域中，以与n-漂移区域NDR的主表面S1侧相接触的方式形成有包含p型杂质的p-主体区域GBL。更具体来说，在未配置于分离绝缘膜SPR的正下方的区域及分离绝缘膜SPR的沟槽栅电极TGE侧的端部的区域中，在n-漂移区域NDR的主表面S1侧，p-主体区域GBL形成为与n-漂移区域NDR的上表面相接触。p-主体区域GBL与n-漂移区域NDR构成pn结。
在半导体衬底SUB的主表面S1的、与p-主体区域GBL相邻的区域中形成有栅沟槽CH。栅沟槽CH贯通与p-主体区域GBL及n-漂移区域NDR相邻的区域，以到达衬底区域SB的方式在与主表面S1交叉的(例如垂直的)方向上延伸。
在栅沟槽CH的底壁及侧壁上形成有例如由硅氧化膜构成的栅极绝缘膜GI。在栅沟槽CH内以与栅极绝缘膜GI的上表面相接触的方式形成有沟槽栅电极TGE。沟槽栅电极TGE为绝缘栅型场效应晶体管部的栅电极。沟槽栅电极TGE埋入于栅沟槽CH内。沟槽栅电极TGE配置为隔着栅极绝缘膜GI与p-主体区域GBL相对。
以与p-主体区域GBL的主表面S1侧相接触的方式在半导体衬底SUB的主表面S1上形成有第一导电类型的n+源极区域SR、第二导电类型的p+背栅区域PBG。由此，关于图2的上下方向，在n+源极区域SR及p+背栅区域PBG的下方形成有p-主体区域GBL。
n+源极区域SR与p+背栅区域PBG形成为在沿着主表面S1的方向上排列。n+源极区域SR配置于与p+背栅区域PBG相比靠近沟槽栅电极TGE侧(图1的左侧)。另外也可以是源极区域SR与背栅区域PBG相互接触。
n+源极区域SR构成与p-主体区域GBL的pn结。n+源极区域SR具有在主表面S1沿着栅沟槽CH相互分离的第一及第二部分P1，P2。在沿着主表面S1而与n+源极区域SR和n+漏极区域DR相对的方向交叉的方向上相互离开地配置有第一及第二部分P1，P2。在主表面S1上，在第一部分P1与第二部分P2之间配置有p+背栅区域PBG。另外，在俯视下，优选面向沟槽栅电极TGE的第一及第二部分P1，P2各自与p+背栅区域PBG的宽度之比为0.5～1:1。
p+背栅区域PBG在主表面S1上，相对于n+源极区域SR配置于n+漏极区域DR侧。即，在沿着主表面S1而n+源极区域SR和n+漏极区域DR相对的方向上，p+背栅区域PBG与n+源极区域SR相比配置于n+漏极区域DR侧。
具体来说，p+背栅区域PBG在主表面S1上，配置于除n+源极区域SR与沟槽栅电极TGE相对的区域以外的n+源极区域SR的周围。即，在主表面S1上，没有隔着栅极绝缘膜GI面向沟槽栅电极TGE的n+源极区域SR的三个方向被p+背栅区域PBG包围。
参照图4，图2所示的半导体衬底SUB的截面A的p型杂质的杂质密度(log)为，p+背栅区域PBG及p-主体区域GBL均随着从主表面S1的深度变大而变低。另外，p+背栅区域PBG与p-主体区域GBL相比杂质密度较高。图中，表示p+背栅区域PBG及p-主体区域GBL的各自的杂质密度的线所相交的点的深度表示p+背栅区域PBG与p-主体区域GBL相接触的位置。
n+漏极区域DR在主表面S1上相对于n+源极区域SR配置于与栅沟槽CH的相反侧。即，n+漏极区域DR与n+源极区域SR及p+背栅区域PBG关于沿着主表面S1的方向隔开间隔而形成在半导体衬底SUB的主表面S1上。在n+源极区域SR与n+漏极区域DR之间的区域中分离绝缘膜SPR沿着主表面S1延伸。
在半导体衬底SUB内，n型阱区域NWL形成为在n+漏极区域DR的正下方，平面地(俯视下)包围n+漏极区域DR。另外，在图2中，n型阱区域NWL具有从漏极区域DR的正下方向下方延伸并在下方在沿着主表面S1的方向上扩开的形状，但并不局限于此，也可以例如以在主表面S1上包围漏极区域DR的方式形成n型阱区域NWL。n型阱区域NWL为与n-漂移区域NDR相比n型杂质浓度较高的区域(n区域)。
n型阱区域NWL到达n-漂移区域NDR，从而与n-漂移区域NDR电连接，流过n-漂移区域NDR的电流能够流至n+漏极区域DR。但是，n型阱区域NWL优选形成为在比n-漂移区域NDR的最下部即n-漂移区域NDR的最靠近另一侧的主表面S2的区域浅的(主表面S1侧的区域)区域中具有底部。具体来说，n型阱区域NWL的深度优选为1μm左右且n型杂质浓度为8×1016cm-3以上2×1017cm-3以下。
层间绝缘膜II形成为覆盖半导体衬底SUB的主表面S1(n+源极区域SR，p+背栅区域PBG及n+漏极区域DR)、沟槽栅电极TGE、栅极绝缘膜GI、分离绝缘膜SPR。层间绝缘膜II由例如硅氧化膜构成。在层间绝缘膜II上形成有图案化的金属布线AL。该金属布线AL通过被称为形成于层间绝缘膜II中的通孔(via)VA的导电层，与半导体衬底SUB的主表面S1的沟槽栅电极TGE、n+源极区域SR、p+背栅区域PBG及n+漏极区域DR电连接。
以上那样的结构的LDMOS晶体管部在其驱动时，n+源极区域SR的正下方的p-主体区域GBL通过施加于相邻的沟槽栅电极TGE的电压引起场效应，导电类型反转，从而形成n型沟道。由此，形成从n+源极区域SR至n+漏极区域DR、经由p-主体区域GBL及n-漂移区域NDR的电流的通路。
上述电流所流过的n-漂移区域NDR的下侧(另一侧的主表面S2侧)与p-衬底区域SB相接触，其上侧(主表面S1侧)与p-降低表面电场区域RSF1相接触。即由n-漂移区域NDR和从其上下侧双方夹着n-漂移区域NDR的方式结合的p-衬底区域SB及p-降低表面电场区域RSF1形成具有两个pn结的所谓双重降低表面电场构造。由此n-漂移区域NDR在其耐压保持时，由于与p-衬底区域SB的pn结部及与p-降低表面电场区域RSF1的pn结部双方形成耗尽层，所以与通常的(例如仅具有单一的pn结的)漂移区域相比促进耗尽，n+源极区域SR与n+漏极区域DR之间的耐压提高。另外由于该n-漂移区域NDR被容易地耗尽，因此能够通过与通常的漂移区域相比提高n型杂质浓度，来降低导通电阻。
接下来，参照图5～12，说明图2所示的本实施方式的半导体器件的制造方法。
参照图5，首先准备具有彼此相对的一侧的主表面S1及另一侧主表面S2的由硅构成的半导体衬底SUB。在此准备由包含p型杂质的p-衬底区域SB构成的半导体衬底SUB。从该半导体衬底SUB的主表面S1侧使用通常的离子注入技术，在半导体衬底SUB内形成n-漂移区域NDR。具体来说，例如在从主表面S1的深度为1μm以上2μm以下左右的射程向半导体衬底SUB内注入磷杂质离子。然后，通过例如加热到1200℃左右并进行5个小时左右的热处理，从而在从主表面S1的深度在1μm以上2μm以下左右的范围内形成包含作为n型杂质的磷杂质离子的n-漂移区域NDR。
参照图6，通过通常的照片制版技术及蚀刻技术，在半导体衬底SUB的主表面S1上形成例如由硅氮化膜构成的掩模图案MSK。将该掩模图案MSK作为掩模，通过通常的照片制版技术及蚀刻技术，在半导体衬底SUB的主表面S1上形成凹部CCV。凹部CCV的底部形成在比n-漂移区域NDR浅的区域。以埋入该凹部CCV内的方式，在主表面S1上通过例如通常的CVD(Chemical Vapor Deposition:化学气相沉积)法形成例如硅氧化膜。然后在主表面S1上的硅氧化膜通过例如被称为CMP(Chemical Mechanical Polishing:化学机械研磨)的化学机械研磨法而被研磨成其上表面为平坦状，例如仅在凹部CCV的外侧露出的多余的硅氧化膜被除去。由此在凹部CCV内形成分离绝缘膜SPR。分离绝缘膜SPR形成后，除去掩模图案MSK。
参照图7，接下来通过通常的照片制版技术，以p-降低表面电场区域RSF1及p-主体区域GBL所要形成的区域中具有开口的方式形成掩模图案MSK。将掩模图案MSK作为掩模，使用通常的离子注入技术，注入p型杂质离子，从而在半导体衬底SUB内形成p-降低表面电场区域RSF1及p-主体区域GBL。具体来说，在p-降低表面电场区域RSF1中离子以成为分离绝缘膜SPR的正下方的射程的方式被注入。另外p-主体区域GBL通过多阶段离子注入，形成为以控制阈值电压VT的浓度及防止穿通的浓度的方式跨设于分离绝缘膜SPR。p-降低表面电场区域RSF1等形成后，掩模图案MSK被除去。
参照图8，接下来通过通常的照片制版技术，形成在要形成n-漏极区域DR的区域中具有开口的掩模图案MSK。通过通常的离子注入技术注入n型杂质离子(例如磷)，从而形成n型阱区域NWL。n型阱区域NWL形成后，除去掩模图案MSK。n型阱区域NWL优选通过多阶段离子注入来形成。
参照图9，接下来通过通常的照片制版技术及蚀刻技术，形成栅沟槽CH。在此以与p-主体区域GBL相邻的方式，形成从主表面S1向深度方向延伸的栅沟槽CH。该栅沟槽CH形成为至少到达n-漂移区域NDR，在图9中形成为贯通n-漂移区域NDR，到达其下的p-衬底区域SB。
参照图10，接下来通过热氧化处理法等，在栅沟槽CH的底侧壁上形成硅氧化膜。在该状态下以埋入栅沟槽CH内的方式，通过通常的CVD法形成例如含有导电性杂质的多晶硅膜(DOPOS:DOped POly Silicon:掺杂多晶硅)等。然后，上述硅氧化膜及多晶硅膜等被蚀刻，从而形成图10所示的方式的栅极绝缘膜GI及沟槽栅电极TGE。沟槽栅电极TGE作为LDMOS晶体管部的栅电极而形成。
参照图11，使用通常的照片制版技术及离子注入技术，在半导体衬底SUB的主表面S1中的、p-主体区域GBL的正上方，形成利用n型杂质离子的注入而成的n+源极区域SR和利用p型杂质离子的注入而成的p+背栅区域PBG。另外相同地，在半导体衬底SUB的主表面S1中的、n型阱区域NWL的正上方形成利用n型杂质离子的注入而成的n+漏极区域DR。
参照图12，在半导体衬底SUB的主表面S1上例如使用CVD法形成由硅氧化膜构成的层间绝缘膜II，然后，该层间绝缘膜II通过CMP被研磨成上表面为平坦状。进而通过通常的照片制版技术及蚀刻技术，以分别到达沟槽栅电极TGE、n+源极区域SR、p+背栅区域PBG及n+漏极区域DR的方式在层间绝缘膜II上形成通孔。在通孔的内部通过例如CVD法形成例如由钨构成的导电层，层间绝缘膜II上的钨的薄膜通过CMP被除去，从而形成通孔VA。
再次参照图2，然后，在层间绝缘膜II上通过例如溅射形成例如由铝构成的薄膜。然后通过通常的照片制版技术及蚀刻技术，形成例如由铝构成的金属布线AL。由此形成图2所示的结构的LDMOS晶体管部。
接下来，与比较例进行对比来说明本实施方式的作用效果。此外，只要无特别说明，则比较例的半导体器件的结构与本实施方式的半导体器件的结构大致相同，所以关于相同的要素标注相同的附图标记，不重复其说明。
参照图13及图14，比较例1的半导体器件的p+背栅区域PBG的结构主要与本实施方式的半导体器件不同。另外，没有形成p-降低表面电场区域RSF1。
在比较例1的半导体器件中，在主表面S1上，沿着沟槽栅电极TGE，n+源极区域SR及p+背栅区域PBG形成为直线状地延伸。另外，在主表面S1上，p+背栅区域PBG相对于n+源极区域SR，配置在与沟槽栅电极TGE的相反侧。
在比较例1的半导体器件中，由于在n-漂移区域NDR的n+漏极区域DR侧的端部P电场强度较高，所以在该端部P发生碰撞电离(impact ionization)。由此，产生电子空穴对。其结果是，基于该空穴的空穴电流作为子电流产生。该子电流经由p-主体区域GBL通过p+背栅区域PBG流出至GND电位。
然而，在比较例1的半导体器件中，由于p+背栅区域PBG相对于n+源极区域SR在与沟槽栅电极TGE的相反侧沿着n+源极区域SR直线状地形成，所以不能充分确保p+背栅区域PBG的俯视下的面积。由此，p+背栅区域PBG不能充分地抽出空穴。因此，p-主体区域GBL的电位上升，从而产生基于n+源极区域SR、p-主体区域GBL及n-漂移区域NDR的npn寄生双极型动作。因此，导通耐压较低。
接着，参照图15～图17，比较例2的半导体器件也是p+背栅区域PBG的结构及栅电极GE的结构主要与本实施方式的半导体器件不同。另外，没有形成p-降低表面电场区域RSF1。
在比较例2的半导体器件中，在俯视下，n+源极区域SR配置为夹着栅电极GE与n+漏极区域DR相对。另外，在俯视下，n+源极区域SR的不面向栅电极GE的三个方向被p+背栅区域PBG包围。
在比较例2的半导体器件中，也在n-漂移区域NDR的n+漏极区域DR侧的端部P发生碰撞电离，子电流经由p-主体区域GBL，通过p+背栅区域PBG流出至GND电位。
然而，在比较例2的半导体器件中，p+背栅区域PBG相对于n+源极区域SR配置于与n+漏极区域DR的相反侧。因此，p-主体区域GBL的电位容易上升，产生基于n+源极区域SR、p-主体区域GBL及n-漂移区域NDR的npn寄生双极型动作。由于不能通过p+背栅区域PBG充分减少寄生双极型动作，所以导通耐压较低。
与此相对地，参照图1及图18～图19，在本实施方式的半导体器件中，p+背栅区域PBG在主表面S1上配置于n+源极区域SR的第一及第二部分P1，P2之间，并且相对于n+源极区域SR配置于n+漏极区域DR侧。
在本实施方式的半导体器件中，也在n-漂移区域NDR的n+漏极区域DR侧的端部P产生碰撞电离，子电流经由p-主体区域GBL通过p+背栅区域PBG流出至GND电位。在本实施方式的半导体器件中，如图1所示那样，由于在主表面S1上，在n+源极区域SR的第一及第二部分P1，P2之间配置有p+背栅区域PBG，所以也能够从配置于第一及第二部分P1，P2之间的p+背栅区域PBG抽出空穴。另外，由于相对于n+源极区域SR在n+漏极区域DR侧配置有p+背栅区域PBG，所以能够从p+背栅区域PBG抽出空穴。由此，p+背栅区域PBG能够充分地抽出空穴。由此，能够抑制p-主体区域GBL的电位的上升，所以能够抑制基于n+源极区域SR、p-主体区域GBL及n-漂移区域NDR的npn寄生双极型动作。因此，能够通过p+背栅区域使寄生双极型动作减少从而提高导通耐压。
另外，在本实施方式的半导体器件中，如图2所示那样，相对于n+源极区域SR在n+漏极区域DR侧配置有p+背栅区域PBG。因此，能够缩短从n-漂移区域NDR的n+漏极区域DR侧的端部P通过p-主体区域GBL到p+背栅区域PBG的空穴的路径。即，能够缩短在p-主体区域GBL的空穴的路径。由此，在子电流流过时，能够降低基于p-主体区域GBL的电阻，所以能够改善导通耐压。
另外，在本实施方式的半导体器件中，如图1所示那样，在主表面S1上，由于在n+源极区域SR的第一及第二部分P1，P2之间配置有p+背栅区域PBG，所以能够缩小沟槽栅电极的沟道宽度。因此，能够减小漏极电流，所以能够抑制n-漂移区域NDR的n+漏极区域DR侧的端部P处的碰撞电离。由此，能够抑制子电流的产生，所以能够抑制基于n+源极区域SR、p-主体区域GBL及n-漂移区域NDR的npn寄生双极型动作。因此，能够通过p+背栅区域使寄生双极型动作减少，从而提高导通耐压。
另外，在本实施方式的半导体器件中，如图4所示那样，p+背栅区域PBG比p-主体区域GBL杂质密度高。因此，p+背栅区域PBG容易从p-主体区域GBL抽出空穴。
另外，在本实施方式的半导体器件中，p+背栅区域PBG配置于在主表面S1上除了n+源极区域SR与沟槽栅电极TGE相对的区域以外的n+源极区域SR的周围。因此，能够增大p+背栅区域PBG的面积。由此，能够从p+背栅区域PBG充分地抽出空穴。由此，能够充分地抑制p-主体区域GBL的电位的上升，所以能够充分地抑制基于n+源极区域SR、p-主体区域GBL及n-漂移区域NDR的npn寄生双极型动作。因此，能够通过p+背栅区域使寄生双极型动作减少，从而提高导通耐压。
另外，在本实施方式的半导体器件中，由于p-降低表面电场区域RSF1配置为与n-漂移区域NDR的主表面S1侧相接触，所以能够在n-漂移区域NDR的与p-降低表面电场区域RSF1的pn结部形成耗尽层。由此，能够提高n+源极区域SR与n+漏极区域DR之间的耐压。
进而，在本实施方式的半导体器件中，由于第二降低表面电场区域RSF2配置为与n-漂移区域NDR的p-降低表面电场区域RSF1侧的相反侧相接触，所以n-漂移区域NDR的与p-衬底区域SB的pn结部也能够形成耗尽层。由此，能够进一步提高n+源极区域SR与n+漏极区域DR之间的耐压。
接下来，关于本实施方式的变形例进行说明。在以下的本实施方式的变形例中，接触部布局与上述本实施方式不同。
参照图20，在本实施方式的变形例1中，配置于主表面S1、与n+源极区域SR连接的导电层(通孔)VA和与p+背栅区域PBG连接的导电层(通孔)VA分别形成为狭缝状。这些导电层(通孔)VA分别在相对于源极-漏极方向正交的方向上，相互离开且并列地配置。此外，图20是与图1对应的图，沿着图20中的II-II线的剖面图与图2对应。
导电层(通孔)VA具有第一接触部CO1和第二接触部CO2。第一接触部CO1沿着栅沟槽CH，配置为跨设于第一及第二部分P1，且与第一及第二部分P1，P2及p+背栅区域PBG连接。第二接触部CO2在相对于第一接触部CO1与栅沟槽CH的相反侧，沿着第一接触部CO1配置于p+背栅区域PBG上并连接于p+背栅区域PBG上。
在本实施方式的变形例1中，由于导电层VA形成为狭缝状，所以能够增大导电层VA与n+源极区域SR及p+背栅区域PBG的接触面积。即，能够增大作为导电层VA与第一及第二部分P1，P2及p+背栅区域PBG的连接部的第一接触部CO1和作为导电层VA与p+背栅区域PBG的连接部的第二接触部CO2。因此，能够减少分别与n+源极区域SR及p+背栅区域PBG的第一接触部及第二接触部CO1，CO2的电阻。
另外，n+源极区域SR及p+背栅区域PBG的配置密度在接触孔的情况下被导电层(通孔)VA的配置密度限制，但在狭缝的情况下，不被导电层(通孔)VA的配置密度限制。
另外，参照图21及图22，在本实施方式的变形例2中，配置于主表面S1、与p+背栅区域PBG连接的导电层(通孔)VA和与n+源极区域SR及p+背栅区域PBG双方连接的导电层(通孔)VA分别形成为狭缝状。这些导电层(通孔)VA分别在源极-漏极方向上相互离开且并列地配置。
导电层(通孔)VA具有第三接触部CO3。第三接触部CO3在与栅沟槽CH交叉的方向上延伸。第三接触部CO3配置为跨设在n+源极区域SR及相对于n+源极区域SR配置于n+漏极区域DR侧的p+背栅区域PBG上，并连接于n+源极区域SR及p+背栅区域PBG上。
在本实施方式的变形例2中，由于导电层VA形成为狭缝状，所以能够增大导电层VA与n+源极区域SR及p+背栅区域PBG的接触面积。即，能够增大导电层VA与n+源极区域SR及p+背栅区域PBG的接触面积。因此，能够减少分别与n+源极区域SR及p+背栅区域PBG的第二及第三接触部CO3的电阻。
另外，俯视下的p+背栅区域PBG的宽度La，在接触孔的情况下，被导电层(通孔)VA的配置密度限制，但在狭缝的情况下，不被导电层(通孔)VA的配置密度限制。
另外，参照图23及图24，在本实施方式的变形例3中形成有硅化物层SC。硅化物层SC是硅与金属材料反应的区域。硅化物层SC配置为跨设在n+源极区域SR及p+背栅区域PBG上。即，n+源极区域SR及p+背栅区域PBG以关于主表面S1方向相互接触的方式相邻，硅化物层SC形成为跨着n+源极区域SR及p+背栅区域PBG双方的上表面。然后，在该硅化物层SC的上表面连接有通孔VA。在本变形例的第一例中，通孔VA在p+背栅区域PBG上的区域中与硅化物层SC连接。n+源极区域SR及p+背栅区域PBG双方共有该通孔VA。
在本实施方式的变形例3中，由于n+源极区域SR及p+背栅区域PBG通过硅化物层SC电连接，所以不需要直接在n+源极区域SR及p+背栅区域PBG上配置通孔VA。因此，能够经由硅化物层SC，将通孔VA电连接在n+源极区域SR及p+背栅区域PBG上。由此，由于n+源极区域SR及p+背栅区域PBG的布局不被通孔VA的布局所限制，所以能够以更高密度、或者说更小的面积来布局n+源极区域SR及p+背栅区域PBG。
由此，在上述中作为本变形例的第一例，关于通孔VA在p+背栅区域PBG上的区域中与硅化物层SC连接的情况进行了说明，参照图25，也可以如本变形例的第二例所示那样，通孔VA在n+源极区域SR上的区域中与硅化物层SC连接。另外，参照图26，还可以如本变形例的第三例所示那样，通孔VA在跨设于n+源极区域SR及p+背栅区域PBG的区域中与硅化物层SC连接。
(实施方式2)
本实施方式2的半导体器件相对于实施方式1，主要不同点在于具有超结(superjunction)构造。
参照图27，在本实施方式中，漏极构造由超结构造构成。具体来说，在半导体衬底SUB内，包含n型杂质的N纵列NC和包含p型杂质的P纵列PC形成为与p-衬底区域SB的主表面S1侧相接触。N纵列NC与P纵列PC在与源极-漏极方向正交的方向上交替地配置。N纵列NC及P纵列PC通过向半导体衬底SUB进行多阶段离子注入而形成。N纵列NC及P纵列PC从主表面S1到3μm左右的深度以相同的杂质浓度形成。N纵列NC及P纵列PC形成为宽度及杂质浓度满足超结条件。
此外，由于其以外的本实施方式的结构与实施方式1的结构大致相同，所以关于相同的要素标注相同的附图标记，不重复其说明(这一点在以下各实施方式中是相同的)。
由于本实施方式的半导体器件具有超结构造，所以通过N纵列浓度变高而成为低导通电阻。因此，虽然容易产生由寄生双极型动作导致的导通耐压降低，但能够通过p+背栅区域使寄生双极型动作减少，从而改善导通耐压。
参照图28，对实施方式1的比较例1和本实施方式的导通电流波形进行了比较。在本实施方式中，由于实际效力的源电极W长度不同，为了配合低漏极电压时的饱和电流而将栅电极电压设定得较高，使沟道电阻相一致来进行比较。其结果是，与比较例1相比，在本实施方式中，即使在漏极电压超过80V的状态下，漏极电流依赖于漏极电压的增加也被抑制，导通耐压得到改善。
(实施方式3)
本实施方式3的半导体器件相对于实施方式1，主要不同点在于半导体衬底为SOI(Silicon On Insulator:绝缘体上硅)。
参照图29及图30，在本实施方式的半导体器件中，绝缘层OX形成为与n-漂移区域(漂移区域)NDR的另一侧的主表面S2侧相接触。绝缘层OX由例如硅氧化膜构成，其厚度优选为0.1μm以上2μm以下。另外，从半导体衬底SUB的主表面S1在图的上下方向上延伸的沟槽栅电极TGE(栅沟槽CH)至少到达n-漂移区域NDR，优选形成为到达绝缘层OX。
通过在半导体衬底SUB中使用SOI，从而LDMOS晶体管部通过绝缘层OX从p-衬底区域SB分离。由此，LDMOS晶体管部也能够作为高压侧晶体管来使用，另外，能够防止与其他区域的干涉。
(实施方式4)
本实施方式4的半导体器件相对于实施方式1，主要不同点在于为横向(lateral)(横型)IGBT(Insulated Gate Bipolar Transistor:绝缘栅双极型晶体管)。
参照图31～图33，具体来说，与实施方式1的n+源极区域对应的区域由n+发射极区域(成为发射极的第一杂质区域)ER构成，与n+漏极区域对应的区域由p+集电极区域(成为集电极的第二导电类型的第二杂质区域)CR构成。另外，相对于实施方式1，主要不同点还在于半导体衬底为SOI。
在实施方式的半导体器件中，p+背栅区域PBG在主表面S1上配置于n+发射极区域ER的第一及第二部分P1，P2之间，并且p+背栅区域PBG相对于n+发射极区域ER配置于p+集电极区域CR侧，所以也能够通过p+背栅区域PBG使寄生双极型动作减少而提高导通耐压。
以上，基于实施方式具体说明了由本发明者所完成的发明，本发明不限定于上述实施方式，在不脱离其主旨的范围内能够进行各种变更。
附图标记说明
AL：金属布线，CCV：凹部，CH：栅沟槽，CO1：第一接触部，CO2：第二接触部，CR：p+集电极区域，DR：n+漏极区域，ER：n+发射极区域，GBL：p-主体区域，GE：栅电极，GI：栅极绝缘膜，II：层间绝缘膜，MSK：掩模图案，NC：N纵列，NDR n-漂移区域，NWL：n型阱区域，OX：绝缘层，PC：P纵列，P1：第一部分，P2：第二部分，PBG：p+背栅区域，RSF1：第一降低表面电场区域，RSF2：第二降低表面电场区域，SB：p-衬底区域，SC：硅化物层，SPR：分离绝缘膜，SR：n+源极区域，SUB：半导体衬底，TGE：沟槽栅电极，VA：通孔。

Claims (7)

1.一种半导体器件，具有横型绝缘栅型场效应晶体管部，其特征在于，具有：
半导体衬底，其具有主表面及形成于所述主表面的沟槽；
所述绝缘栅型场效应晶体管部的栅电极，其埋入于所述半导体衬底的所述沟槽内；
第一导电类型的第一杂质区域，其在所述主表面上具有沿着所述沟槽相互分离的第一部分及第二部分，所述第一杂质区域成为源极或者发射极；
第二杂质区域，其在所述主表面上相对于所述第一杂质区域配置在所述沟槽的相反侧，所述第二杂质区域成为第一导电类型的漏极或者第二导电类型的集电极；以及
第二导电类型的背栅区域，其在所述主表面上配置于所述第一部分与第二部分之间，并且配置于所述第一杂质区域的所述第一部分及所述第二部分与所述第二杂质区域之间。
2.根据权利要求1所述的半导体器件，其特征在于，
所述背栅区域在所述主表面上配置于除所述第一杂质区域与所述栅电极相对的区域以外的所述第一杂质区域的周围。
3.根据权利要求1所述的半导体器件，其特征在于，
还具有配置于所述主表面上，并且与所述第一杂质区域及所述背栅区域电连接的导电层，
所述导电层包含：
第一接触部，其配置为沿着所述沟槽，跨设于所述第一部分及第二部分上，并且与所述第一部分、第二部分及所述背栅区域连接；以及
第二接触部，其相对于所述第一接触部配置在所述沟槽的相反侧，且沿着所述第一接触部配置于所述背栅区域上，并与所述背栅区域连接。
4.根据权利要求1所述的半导体器件，其特征在于，
还具有配置于所述主表面上，并且与所述第一杂质区域及所述背栅区域电连接的导电层，
所述导电层包含：
第三接触部，其在所述主表面上沿与所述沟槽交叉的方向延伸，且配置为跨设于所述第一杂质区域及相对于所述第一杂质区域配置于所述第二杂质区域侧的所述背栅区域上，并与所述第一杂质区域及所述背栅区域连接。
5.根据权利要求1所述的半导体器件，其特征在于，
还具有在所述主表面上跨设配置于所述第一杂质区域及所述背栅区域上的硅化物层。
6.根据权利要求1所述的半导体器件，其特征在于，还具有：
第一导电类型的漂移区域，其配置于所述半导体衬底内；以及
第二导电类型的第一降低表面电场区域，其与所述漂移区域的所述主表面侧相接触。
7.根据权利要求6所述的半导体器件，其特征在于，还具有：
第二导电类型的第二降低表面电场区域，其与所述漂移区域的所述第一降低表面电场区域侧的相反侧相接触。
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