CN104517938A - 具有测试单元的半导体器件、电子器件和测试方法 - Google Patents

Abstract

本发明公开一种具有测试单元的半导体器件、电子器件和测试方法，该半导体器件能够检测从硅穿孔（TSV）迁移的铜（Cu）离子所导致的有缺陷或有故障的部分，由此提高器件性能和可靠性。该半导体器件包括：半导体基板，其包括由器件隔离区限定的有源区；硅穿孔（TSV），其形成为穿过半导体基板；以及测试单元，其形成在TSV附近，以确定存不存在由TSV导致的金属污染。

Description

具有测试单元的半导体器件、电子器件和测试方法

技术领域

本发明涉及半导体器件，更具体地涉及如下技术：检测从硅穿孔（TSV）迁移的铜（Cu）离子所导致的有缺陷或有故障的部分，以提高器件性能和可靠性。

背景技术

在半导体集成电路（IC）的封装技术中，已经快速地开发出三维（3D）堆叠技术以提高封装密度并减小电子部件的尺寸，以便制造出高性能的半导体器件。3D堆叠封装是通过堆叠多个存储容量相同或不同的芯片而形成的，并通常被称为芯片堆叠封装。

与单层芯片封装相比，芯片堆叠封装能够以相对较低的成本大量地生产。然而，在堆叠芯片封装中，随着堆叠芯片的数量和尺寸的增加，用于堆叠芯片之间的电连接的线间距可能会减小至尺寸不足。

为了解决上述问题，已提出了硅穿孔（TSV）结构来实现堆叠芯片封装。更具体地说，在晶片中的每个芯片中形成TSV之后，利用TSV来竖直地实现芯片之间的物理连接和电连接。

然而，如果在制造工序中使TSV反复地经受热处理，那么包含在TSV中的金属材料（例如Cu离子）可能扩散或渗入半导体器件的有源区中。结果，半导体器件封装的电学性能可能劣化。

发明内容

本发明旨在提供一种基本解决了由于现有技术的限制和缺点而导致的一个或多个问题的具有测试单元的半导体器件、具有该半导体器件的电子器件、以及用于测试该半导体器件的方法。

本发明涉及一种包括测试单元的半导体器件，该测试单元能够检测由从硅穿孔（TSV）迁移过来的铜（Cu）离子。

根据实施例的一个方面，一种半导体器件包括：半导体基板，其包括由器件隔离区限定的有源区；触点，其包含金属材料并形成在所述半导体基板上；以及测试单元，其形成在所述触点附近，用以确定由所述触点导致的金属污染。

所述触点是形成为穿过所述半导体基板的硅穿孔（TSV），或者是形成在所述半导体基板上的金属触点。

根据实施例的另一方面，一种半导体器件包括：逻辑单元，其形成在半导体基板上，用以执行存储操作；硅穿孔（TSV），其形成为穿过所述半导体基板；以及测试单元，其形成在所述逻辑单元与所述TSV之间，用以确定所述TSV附近的半导体基板中存不存在短路。

根据实施例的另一方面，一种测试半导体器件的方法，所述半导体器件包括：半导体基板，其包括由器件隔离区限定的有源区；硅穿孔（TSV），其形成为穿过所述半导体基板；以及测试单元，其形成在所述TSV附近。所述方法包括以下步骤：向所述测试单元施加电压；测量在所述测试单元中流动的电流值；以及利用所测得的电流值来确定所述测试单元中存不存在短路。

根据实施例的另一方面，一种电子器件包括：存储器件，其构造成响应数据输入/输出（I/O）控制信号来存储数据和读出已存储的数据；以及存储器控制器，其构造成产生所述数据I/O控制信号，并执行所述存储器件的控制数据I/O操作，其中，所述存储器件包括：半导体基板，其包括由器件隔离区限定的有源区；触点，其包含金属材料并形成在所述半导体基板上；以及测试单元，其形成在所述触点附近，用以确定存不存在由所述触点导致的金属污染。

所述测试单元包括：第一连接结构和第二连接结构，其在所述半导体基板上以预定距离相隔开；第三连接结构，其在所述第一连接结构与所述第二连接结构之间形成在所述有源区上；以及第四连接结构，其与所述第二连接结构相连，其中，向所述测试单元施加电压的步骤包括：向所述第三连接结构施加接地电压；以及向所述第四连接结构施加电源电压。

测量在所述测试单元中流动的电流值的步骤包括：测量位于所述第三连接结构下方的所述半导体基板中的电流值。

当向所述第一金属触点施加比所述电源电压低的电压时，从所述TSV迁移过来的铜（Cu）离子聚集在所述第一金属触点的下部，从而在所述第一金属触点与所述第一连接结构之间或者在所述第一金属触点与所述第二连接结构之间形成桥接部。

当向所述第一金属触点施加比所述电源电压低的电压时，在位于所述第一金属触点的下部处的有源区的两个侧壁上形成耗尽区。

当向所述第二金属触点施加所述电源电压时，在所述第一金属触点与所述第一连接结构之间或者在所述第一金属触点与所述第二连接结构之间形成电流路径。

根据实施例的另一方面，一种半导体器件包括：金属杂质源，其设置在基板上；第一连接结构和第二连接结构，其分别与所述基板相连；金属触点，其与所述第一连接结构与所述第二连接结构之间的所述基板相连；以及杂质聚集区，其设置在所述金属触点下方以及所述第一连接结构与所述第二连接结构之间的所述基板中。

所述电子器件还包括处理器，所述处理器构造成通过控制所述存储器控制器将数据存储在存储器件中，并且响应外部输入指令，使用存储在所述存储器件中的数据来执行计算。

所述存储器控制器和所述处理器构造成芯片上系统（SoC）的形式。

所述测试单元形成在与所述触点相邻的排除区（KOZ）中。

根据实施例的另一方面，一种半导体器件包括：金属杂质源，其设置在基板中；第一连接结构和第二连接结构，其分别与所述基板相连；金属触点，其与所述第一连接结构与所述第二连接结构之间的所述基板相连；以及杂质聚集区，其设置在所述金属触点下方以及所述第一连接结构与所述第二连接结构之间的所述基板中。

所述金属触点构造成接收第一电压，其中，所述第一连接结构构造成接收第二电压，并且所述电子器件还包括耗尽区；当施加所述第一电压和所述第二电压时，所述耗尽区形成在所述基板与所述第一连接结构之间。

当施加所述第一电压和所述第二电压时，所述杂质聚集区构造成聚集来自所述金属杂质源的杂质。

所述第一连接结构和所述第二连接结构均包括栅极结构。

所述金属杂质源包括穿过所述基板的TSV、形成在所述基板上金属柱体或者形成在所述基板中的金属柱体。

根据实施例的另一方面，一种测试半导体器件的方法包括以下步骤：提供基板，所述基板包括金属杂质源；设置测试单元，所述测试单元设置成与所述金属杂质源相邻并与所述基板相连；启动所述测试单元，以便产生位于所述基板中的耗尽区以及位于所述耗尽区之间的基板中的杂质聚集区；检测流经所述杂质聚集区的电流；以及当所检测到的电流满足预定值时确定所述半导体器件是有缺陷的。

应该理解的是，本发明的以上概括描述和以下详细描述都是示例性的和解释性的。

附图说明

图1是示出根据实施例的半导体器件的平面图。

图2A是示出根据第一实施例的半导体器件的剖视图。

图2B是示出根据第一实施例的铜（Cu）离子的移动路径的剖视图。

图3是示出在测量第一金属触点的下部的电流值时的正常状态和有缺陷状态的电流值变化的曲线图。

图4A是示出根据第二实施例的半导体器件的剖视图。

图4B是示出根据第二实施例的铜（Cu）离子的移动路径的剖视图。

图5是示出根据第三实施例的半导体器件的剖视图。

图6是示出根据第四实施例的半导体器件的剖视图。

图7是示出根据第五实施例的半导体器件的剖视图。

图8是示出根据实施例的存储器的框图。

图9是示出包括根据实施例的存储器件的电子器件的框图。

图10A和图10B示出图9所示的存储器件的多个实例。

图11是示出根据另一个实施例的存储系统的框图。

图12是示出根据另一个实施例的电子器件的框图。

图13是示出根据另一个实施例的电子器件的框图。

具体实施方式

现在详细描述一些实施例，附图中示出了这些实施例的实例。在附图中将尽量使用相同的附图标记表示相同或相似的部分。在以下对实施例的描述中，可能省略对并入本文中的已知构造和功能的详细描述。

通常，由于形成于半导体器件中的硅穿孔（TSV）的热应力，当与TSV相邻地形成半导体器件的元件时，该元件容易表现出较差的电学特性和较低的可靠性。因此，半导体器件包括排除区（Keep OutZone，简写为KOZ），排除区中不形成半导体元件。典型地，半导体器件具有10μm以上的排除区（KOZ）。以下实施例涉及包含在KOZ中的测试单元，更具体地涉及在封装之前利用测试单元300检测自TSV迁移的金属离子所导致的金属触点与晶体管之间的短路的技术。这里，TSV作为金属杂质源。

下面参考图1至图13来描述实施例。

图1是示出根据实施例的半导体器件的平面图。

参考图1，半导体器件的半导体芯片10包括：逻辑单元11，其包括用于执行半导体器件的存储操作的晶体管（未示出）；硅穿孔（TSV）结构200，其用于封装半导体器件；以及测试单元300，其形成在位于TSV结构附近的排除区（KOZ）中。外部测量单元12和外部确定单元13可以与测试单元300相连。

测试单元300形成为用于检测从TSV结构200迁移的铜（Cu）离子，并且可以在形成逻辑单元11的晶体管（未示出）的同时形成。尽管为了便于描述和更好地理解实施例而在图1中示例性地示出测试单元300位于TSV结构的一侧，但测试单元300可以形成在KOZ的任意位置。逻辑单元11不仅限于图1所示的示例性位置，而是可以形成在除了KOZ之外的任意位置，并可以根据半导体设计而随时改变。

另外，尽管图1中未示出单元（cell，又称为晶胞）区域，但单元区域可以根据“KOZ”所指示的框部的外部设计而形成在不同的位置。

测量单元12与测试单元300相连，测量在测试单元300的有源区（未示出）中流动的电流，并将测量结果发送到确定单元13。

如果测量单元12所测得的电流值偏离预定范围，则确定单元13可以确定半导体芯片10是有缺陷的。

图2A是示出根据第一实施例的半导体器件的剖视图。

参考图2A，根据第一实施例的半导体器件包括：器件隔离区303，其限定半导体基板100中的有源区305；硅穿孔（TSV）结构200，其形成在半导体基板100的一侧；以及测试单元300，其形成在与TSV结构200相邻的排除区（KOZ）中。

在TSV205贯穿半导体基板100而形成穿孔（未示出）之后，用铜（Cu）掩埋该穿孔，从而形成最终的TSV205。TSV结构200可以包括：金属阻挡膜203，其形成在TSV205的侧壁上；以及绝缘膜201，其形成在金属阻挡膜203的侧壁上。TSV结构200还可以包括位于绝缘膜201的侧壁上的氮化物膜（未示出）。绝缘膜201可以由氧化物膜形成。

在形成TSV205之后执行附加工序的同时，形成TSV205的铜（Cu）离子可能沿着绝缘膜201流入半导体基板100中。具体地说，Cu离子聚集在有源区中，致使晶体管之间发生桥接，进而由于该桥接而产生有缺陷的存储元件。具体地说，由Cu离子的迁移而导致的有缺陷的存储行为可能不是立即发生，而是过一段时间之后出现，并且该有缺陷的存储行为随着时间流逝而变得更加严重。结果，可能直到以芯片的形式制造出存储器之前都不能识别出芯片状存储器中存在有缺陷的部分。

为了在较早的阶段检测出Cu离子的迁移，根据实施例的半导体器件包括测试单元300。

参考图2A，测试单元300包括第一栅极结构310、第二栅极结构320、第一金属触点313、第二金属触点315、第一金属垫317和第二金属垫319。在下文中，可以将第一栅极结构310、第二栅极结构320、第一金属触点313和第二金属触点315统称为用于电连接的连接结构。

第一栅极结构310和第二栅极结构320均通过堆叠栅极绝缘膜307、多晶硅层308、金属层309和覆盖膜311而形成。在这种情况下，栅极绝缘膜307可以包括氧化物膜。形成栅极绝缘膜307来保护由硅材料形成的半导体基板的表面，并且可以通过在例如SiO、ONO、HfO₂x、ZrO或PZT材料等高K材料上执行化学气相沉积（CVD）工序或者通过在炉子中加热半导体基板来沉积栅极绝缘膜307。也可以利用原子层沉积（ALD）工序在半导体基板100的表面上沉积例如Zr或Hf等高K材料以便进行自然氧化，由此获得栅极绝缘膜307。

第一金属垫317与第一栅极结构310电连接，第一栅极结构310经由第一金属垫317接收固定的接地电压（VSS）。第二金属垫319与第二栅极结构320电连接，第二栅极结构320经由第二金属垫319接收可变的电源电压（VDD）。

第一金属触点313在第一栅极结构310和第二栅极结构320之间形成在有源区305上。如果将接地电压施加到第一金属垫317上，则迁移的Cu离子在第一金属触点313的下部结晶。

第二金属触点315形成在第二栅极结构320上，并且第二金属触点315与第二栅极结构320的多晶硅层308相连。

图2B是示出根据第一实施例的铜（Cu）离子的移动路径的剖视图。下面参考图2B描述根据实施例的测试单元300。如果TSV205的Cu离子迁移，则Cu离子不仅到达最靠近TSV205的测试单元300的栅极结构（310、320），而且到达有源区305。因此，如果Cu离子积聚，则积聚的Cu离子在位于具有接地电压（VSS）的第一金属触点313下方的有源区305中结晶，从而形成第一栅极结构310与第二栅极结构320之间的桥接部130。

因此，假如在向第一金属触点313施加接地电压（VSS）的情况下经由第二金属垫319向第二金属触点315施加预定水平或更高的电源电压（VDD），则电流可能从第二金属触点315流向有源区305，从而测量单元12能够测量到在有源区305中流动的电流。因此，假如电流值偏离如图3的曲线图所示的预定范围，则确定单元13可以利用所测得的电流值来确定第一金属触点313和第一栅极结构310之间存不存在短路，或者第一金属触点313与第二栅极结构320之间存不存在短路，从而确定单元13可以确定存不存在有缺陷的部分。

图3是示出在正常状态和有缺陷状态下第一金属触点的下部中的电流值的变化的曲线图。参考图3，在有缺陷的状态的情况下，对于基准电压，检测到一定水平的电流值。相反地，在正常状态的情况下，对于基准电压，检测不到电流值。换句话说，如果所测试的器件是有缺陷的，则向第二金属触点320施加可变的电压。这里，在施加到第二金属触点320的电压等于或小于基准电压的情况下，如果测量出电流的变化，则确定单元13可以确定被测试的半导体器件中是否存在有缺陷的部分。

因此，如果在形成TSV205之后向第二金属触点315施加预定水平的电源电压并且电流在第一金属触点313中正常地流动，这意味着半导体器件处于正常状态。如果在第一金属触点313与第一栅极结构310之间以及在第一金属触点313与第二栅极结构320之间出现短路，这意味着Cu离子发生了迁移。

图4A是示出根据第二实施例的半导体器件的剖视图。

参考图4A，根据第二实施例的半导体器件包括测试单元400，测试单元400形成在与TSV结构200相邻的排除区（KOZ）中。测试单元400包括第三栅极结构410、第四栅极结构420、第三金属触点413、第四金属触点415、第三金属垫417和第四金属垫419。第三栅极结构410和第四栅极结构420均通过堆叠栅极绝缘膜407、多晶硅层408、金属层409和覆盖膜411而形成。这里，栅极绝缘膜407可以包括氧化物膜，并且形成栅极绝缘膜407的方法可以与形成上述栅极绝缘膜307的方法相似。在这种情况下，在下文中可以将第三栅极结构410、第四栅极结构420、第三金属触点413和第四金属触点415统称为连接结构。

然而，根据形成第三栅极结构410和第四栅极结构420的方法，在器件隔离区403中形成第一沟槽425和第二沟槽426之后，依次堆叠栅极绝缘膜407、多晶硅层408和金属层409，从而栅极绝缘膜407形成在有源区405的侧壁和下部上。具体地说，在半导体基板100从第一沟槽425和第二沟槽426中露出并突出之后。在器件隔离区403中形成第一沟槽425和第二沟槽426。在露出的半导体基板100上形成栅极绝缘膜407。

图4B是示出根据第二实施例的铜（Cu）离子的移动路径的剖视图。参考图4B，由于栅极绝缘膜407形成在露出的有源区405的侧壁和下部上，所以当向第四金属触点415施加电源电压（VDD）时，在有源区405中沿着栅极绝缘膜407的轮廓形成耗尽层423、424。结果，耗尽层423用作阻挡膜，从而使从TSV结构200迁移的Cu离子不被捕获到栅极绝缘膜407中并致使更多的Cu离子聚集到第三金属触点413的下部中。

因此，形成测试单元400来聚集从TSV结构迁移过来以致形成桥接缺陷的Cu离子。因此，能够较早地（期望的是在封装工序之前）检测出由Cu迁移而导致的缺陷。

可能希望第三金属触点413与第三栅极结构410之间的空间以及第三金属触点413与第四栅极结构420之间的空间最小化。可以在第三金属触点413的侧壁上形成间隔物421，以使第三金属触点413与第三栅极结构410或与第四栅极结构420绝缘。结果，第三金属触点413形成为具有更大的宽度，第三金属触点413与第三栅极结构410之间的空间以及第三金属触点413与第四栅极结构420之间的空间的尺寸减小，从而能使第三金属触点413的下部聚集Cu离子的量和速度增大。因此，能够更快地检测到桥接缺陷。在这种情况下，间隔物421可以由氮化物材料形成。

图2A所示的测试单元和图4A所示的测试单元400可以与形成单元区域的晶体管（未示出）同时地形成。

如上所述，可以在KOZ中形成根据实施例的测试单元300、400。因此，无需增大芯片尺寸。当从TSV205迁移过来的Cu离子导致桥接时，可以快速并容易地检测到这种桥接。因此，能够在封装阶段之前识别出有缺陷的器件。

图5是示出根据第三实施例的半导体器件的剖视图。

参考图5，根据第三实施例的半导体器件包括测试单元300，测试单元300用于检测从金属触点或金属线20而不是从TSV迁移过来的金属离子（例如Cu离子）。这里，金属触点或金属线20可以包含例如Cu离子等金属离子。这里，金属触点或金属线20作为金属杂质源。图5中的测试单元300的结构可以与第一实施例所示的测试单元300的结构相同。图5中的测试单元300可以检测存不存在从金属触点或金属线20迁移过来的例如Cu离子等金属离子所导致的桥接缺陷而引起的短路。图6是示出根据第四实施例的半导体器件的剖视图。

参考图6，根据第四实施例的半导体器件包括测试单元400，测试单元400用于检测从金属触点或金属线20迁移过来的金属离子（例如Cu离子）。这里，金属触点或金属线20可以包含例如Cu离子等金属离子。图6中的测试单元400的结构可以与第二实施例所示的测试单元400的结构相同。图6中的测试单元400可以检测存不存在从金属触点或金属线20迁移过来的例如Cu离子等金属离子而引起的短路。

图7是示出根据第五实施例的半导体器件的剖视图。

参考图7，根据第五实施例的检测单元30包括第五金属触点31、第六金属触点33、第七金属触点35、第五金属垫37和第六金属垫39。在这种情况下，可以将第五金属触点31、第六金属触点33和第七金属触点35统称为连接结构。第五金属触点31和第七金属触点35分别形成在分隔开的器件隔离区34上，第六金属触点33形成在器件隔离区34之间的有源区32上。第五金属垫37和第六金属垫39分别形成在第六金属触点33和第七金属触点35上。为了检测Cu离子的迁移，向第五金属垫37施加接地电压（VSS），并向第六金属垫39施加可变的电压。

如上所述，通过提供包括由金属材料形成的检测金属触点的测试单元，根据实施例的半导体器件能够检测从TSV结构200或金属线20迁移过来的金属离子（金属杂质）所导致的短路（或电桥缺陷）。另外，测试单元300、400还可以包括栅电极和金属触点。测试单元30构造成检测金属触点与栅电极之间的短路或者金属线与各个金属触点之间的短路。

图8是示出根据实施例的存储器件的框图。

参考图8，存储器件500包括存储单元阵列510、行译码器520、控制电路530、读出放大器（sense-amp）540、列译码器550和数据输入/输出（I/O）电路560。

存储单元阵列510包括多条字线（WL1至WLn）（其中n为正整数）、多条位线（BL1至BLn）以及在字线（WL1至WLn）和位线（BL1至BLn）之间互连的多个存储单元（未示出）。这里，存储单元（未示出）设置成矩阵的形式。每个存储单元均包括用作开关元件的晶体管，开关元件响应施加到字线（WL1至WLn）上的电压而接通或关断，并且每个晶体管均包括栅极（未示出）和源极/漏极区域（接面（junction，又称为结）区域）（未示出）。

行译码器520生成用于选择将要读出或写入数据的存储单元的字线选择信号（行地址），并且将字线选择信号输出到字线（WL1至WLn）以选择字线（WL1至WLn）中的任一条。

控制电路530响应从外部部件接收到的控制信号（未示出）来控制读出放大器540。

读出放大器540可以读出/放大各个存储单元的数据，并可以将数据存储到各个存储单元中。在该情况下，读出放大器540可以包括多个读出放大器（未示出），读出放大器用于读出/放大与多条位线（BL1至BLn）相对应的数据，各个读出放大器可以响应从控制电路530生成的控制信号来读出/放大多条位线（BL1至BLn）的数据。读出放大器分别构造成响应从控制电路530生成的控制信号来读出/放大位线（BL1至BLn）的数据。

列译码器550生成用于使与行译码器520所选择的单元相连的读出放大器操作的列选择信号，并将列选择信号输出到读出放大器540。

数据输入/输出（I/O）电路560可以响应从列译码器550生成的多个列选择信号将从外部部件接收到的写入信号发送到读出放大器540，并可以响应从列译码器550生成的列选择信号将读出放大器540所读出/放大的读出数据输出到外部部件。

上述存储器件500的构成元件中的行译码器520、控制电路530、读出放大器540和列译码器550可以与常规的存储器件的构成元件基本相同。

如上所述，存储器件500可以包括位于半导体基板中的多个TSV以实现堆叠结构，并可以包括用于在位于TSV附近的排除区（KOZ）中检测从TSV迁移过来的铜（Cu）离子的测试单元。测试单元形成在如图2所示的KOZ中，并可以经由金属触点向有源区施加电压来检测Cu离子的迁移，由此确定金属触点与栅极结构之间存不存在短路。

图9是示出包括根据实施例的存储器件的电子器件的框图。

参考图9，电子器件600可以包括存储器控制器610、存储器接口（PHY）620和存储器件630。

存储器控制器610生成用于控制存储器件630的数据I/O控制信号（指令信号（CMD）、地址信号（ADD）等），并经由存储器接口620将数据I/O控制信号输出到存储器件630，由此控制存储器件630的数据I/O操作（也称作“数据读出/写入操作”）。存储器控制器610可以包括控制单元，控制单元用于控制通用数据处理系统来将数据输出到存储器件和/或从存储器件输入数据。存储器控制器610可以嵌入到电子器件的处理器（例如，中央处理单元（CPU）、应用处理器（AP）、图形处理单元（GPU）等）中，或者可以构造成芯片上系统（SoC）的形式并与处理器一起在一个芯片中制造而成。尽管在图9中以一个框来表示存储器控制器610，但存储器控制器610可以包括易失性存储器的控制器和非易失性存储器的控制器。

存储器控制器610可以包括用于控制多种存储器的常规控制器。例如，常规的控制器可以控制集成设备电路（IDE）、串行高级技术附件（SATA）、小型计算机系统接口（SCSI）、独立磁盘冗余阵列（RAID）、固态硬盘（SSD）、外部SATA（eSATA）、个人计算机存储卡国际联合会（PCMCIA）、多媒体卡（MMC）、嵌入式MMC（eMMC）、紧凑式闪速存储器（CF）、图形卡等。

存储器接口620可以提供存储器控制器610与存储器件630之间的物理层接口，并可以响应时钟信号（CLK）来处理在存储器控制器610与存储器件630之间通信的数据的计时点。

存储器件630可以包括多个用于存储数据的存储单元，在经由存储器接口620接收到来自存储器控制器610的控制信号（CMD、ADD）之后存储数据（DATA）或读出已存储的数据（DATA），然后将所读出的数据输出到存储器接口620。在该情况下，存储器件630可以包括图8所示的存储器件500。

存储器件630可以包括：非易失性存储器和易失性存储器。易失性存储器可以包括动态随机存取存储器（DRAM）、移动DRAM、静态随机存取存储器（SRAM）等。非易失性存储器可以包括：Nor闪速存储器、NAND闪速存储器、相变式随机存取存储器（PRAM）、阻变式随机存取存储器（RRAM）、自旋转移力矩随机存取存储器（STTRAM）、磁阻式随机存取存储器（MRAM）等。另外，在图6中仅以一个框来表示存储器件630，并且存储器件630可以包括多个存储芯片。如果存储器件630包括多个存储芯片，则存储芯片可以层叠在基板（板）上，或者可以平面式地安装到基板（板）上。

存储器件630可以包括位于半导体基板中的多个TSV，并可以包括用于检测从TSV迁移过来的铜（Cu）离子的测试单元。测试单元形成在TSV附近的排除区（KOZ）中，并可以经由金属触点向有源区施加电压来检测Cu离子的迁移，由此确定检测金属触点与栅极结构之间存不存在短路。

图10A和图10B示出图9所示的存储器件630的多种实例。

参考图10A，将多个存储芯片720以可插入计算机的存储插槽中的方式安装在组件基板710上。

半导体组件700包括：多个存储芯片720，其安装在组件基板710上；指令链路730，其接收用于控制存储芯片720的信号（ADD、CMD和CLK）；以及数据链路740，其接收存储芯片720的I/O数据。

在该情况下，每个存储芯片720均可以包括如图8所示的存储器件500，并且每个存储芯片720的半导体基板均可以包括硅穿孔（TSV）。在这种情况下，TSV附近的排除区（KOZ）中可以包含用于检测从TSV迁移过来的铜（Cu）离子的测试单元。测试单元形成在如图2所示的KOZ中，并可以经由金属触点向有源区施加电压来检测Cu离子的迁移，由此确定金属触点与栅极结构之间存不存在短路。

尽管图10A示例性地示出存储芯片720仅仅安装在组件基板710的正面，但应该注意的是，在不脱离本实施例的范围的情况下，存储芯片720也可以安装在组件基板710的背面。另外，安装在组件基板710上的存储芯片720的数量不限于图10A和图10B所示的实例。此外，组件基板710的材料和结构不受特别限制。

图10B示出图9所示的存储器件的另一个实例。

参考图10B，可以通过层叠/封装多个半导体层（半导体芯片）752来获得存储器件750，并且可以将至少一个存储器件750安装到板（基板）上并响应存储器控制器610的控制信号进行操作。在该情况下，存储器件750可以包括如下特定结构：在该结构中，相同的半导体层（芯片）经由硅穿孔（TSV）互连。或者，不同的半导体层（芯片）可以经由TSV互连以形成，从而形成非均质半导体。尽管为了便于描述而在图10B中示出利用TSV来实现半导体层之间的信号传输的情况，但本实施例不限于此，并且本实施例还可以应用到以下半导体器件中：该半导体器件采用了利用包括引线或导线等的带而获得的引线接合结构、插入结构或堆叠结构。

在这种情况下，半导体层752可以包括图8所示的存储器件500。也就是说，在位于半导体层752的TSV附近的排除区（KOZ）中可以包含用于检测从TSV迁移过来的铜（Cu）离子的测试单元。测试单元形成在如图2所示的KOZ中，并可以经由金属触点向有源区施加电压来检测Cu离子的迁移，由此确定金属触点与栅极结构之间存不存在短路。

图11是示出根据另一个实施例的存储系统的框图。

参考图11，电子器件800可以包括数据存储单元810、存储器控制器820、缓冲（缓存）存储器830和I/O接口840。

数据存储单元810可以在接收到来自存储器控制器820的控制信号之后存储从存储器控制器820接收到的数据，读出已存储的数据，并将所读出的数据输出到存储器控制器820。数据存储单元810可以包括多种非易失性存储单元（当断电时，保持数据不变），例如Nor闪速存储器、NAND闪速存储器、相变式随机存取存储器（PRAM）、阻变式随机存取存储器（RRAM）、自旋转移力矩随机存取存储器（STTRAM）、磁阻式随机存取存储器（MRAM）等。

存储器控制器820可以将经由I/O接口840从外部装置（主机装置）接收的指令解码，并可以控制数据存储单元810和缓冲存储器830的数据I/O操作。存储器控制器820可以包括图9所示的存储器控制器620。尽管为了便于描述而在图11中以一个框来表示存储器控制器820，但存储器控制器820可以包括：第一控制器，其控制非易失性存储器810；以及第二控制器，其控制用作易失性存储器的缓冲存储器830。这里，可以将第一控制器和第二控制器设置成彼此独立。

缓冲存储器830可以暂时地存储要由存储器控制器820处理的数据。换句话说，缓冲存储器830可以暂时地存储要输入到数据存储单元810中的数据和/或要从存储单元810输出的数据。缓冲存储器830可以在接收到来自存储器控制器820的控制信号之后存储从存储器控制器820接收的数据，读出已存储的数据，并将所读出的数据输出到存储器控制器820。缓冲存储器830可以包括易失性存储器，例如动态随机存取存储器（DRAM）、移动DRAM、静态随机存取存储器（SRAM）等。

I/O接口840可以提供存储器控制器820与外部装置（主机装置）之间的物理连接，从而I/O接口840可以控制存储器控制器820来接收来自外部装置的数据I/O控制信号并与外部装置交换数据。I/O接口840可以包括多种接口协议中的至少一种，例如通用串行总线（USB）协议、多媒体卡（MMC）协议、外设部件互连（PCI）协议、PCI-express（PCI-E）协议、串行连接SCSI（SAS）、串行ATA（SATA）协议、并行先进技术附件（PATA）协议、小型计算机小型接口（SCSI）协议、增强小型磁盘接口（ESDI）协议和集成驱动电子设备（IDE）协议。

电子器件800可以包括位于半导体基板中并独立于多个组成元件（即，数据存储单元810、存储器控制器820、缓冲（缓存）存储器830和I/O接口840）的硅穿孔（TSV）。电子器件800可以包括多个TSV，并可以直接或间接地与多个组成元件（例如数据存储单元810、存储器控制器820、缓冲（缓存）存储器830和I/O接口840）相连。在TSV附近的KOZ中可以包含用于检测从TSV迁移过来的Cu离子的测试单元。测试单元形成在如图2所示的KOZ中，并可以经由金属触点向有源区施加电压来检测Cu离子的迁移，由此确定金属触点与栅极结构之间存不存在短路。

图11所示的电子器件800可以用作主机装置的备用存储器件或外部存储器件。电子器件800可以包括：固态硬盘（SSD）、通用串行总线（USB）存储器、安全数码（SD）卡、微型安全数码（mSD）卡、小型SD、高容量安全数码高容量（SDHC）卡、存储棒卡（MSC）、智能媒体（SM）卡、多媒体卡（MMC）、嵌入式MMC（eMMC）、紧凑式闪速存储器（CF）卡等。

图12是示出根据另一个实施例的电子器件的框图。

参考图12，电子器件900可以包括应用处理器910、存储器件920、数据通信单元930和用户接口（UI）940。

应用处理器910可以为电子器件900提供总体控制，并可以构造成对下述一系列操作进行控制和调节：响应经由用户接口（UI）940接收到的输入指令来处理数据并输出处理结果。应用处理器910可以实施为多核心处理器，以便执行多任务。具体地说，应用处理器910可以包括用于控制存储器件920的数据I/O操作的SoC形存储器控制器912。这里，存储器控制器912不仅可以包括用于控制易失性存储器（例如DRAM）的第一控制器，还可以包括用于控制非易失性存储器（例如闪速存储器）的第二控制器。存储器控制器912可以包括图9所示的存储器控制器610。

当接收到来自存储器控制器912的控制信号之后，存储器件920可以存储用于操作电子器件900所必需的数据，读出已存储的数据，并将读出的数据输出到存储器控制器912。存储器件920可以包括易失性存储器和非易失性存储器。具体地说，存储器件920可以包括多个用于存储数据的存储单元。

数据通信单元930可以构造成根据预定的通信协议在应用处理器910与外部装置之间执行数据通信。数据通信单元930可以包括与有线网络相连的组件以及与无线网络相连的组件。有线网络组件可以包括局域网（LAN）、通用串行总线（USB）、以太网、电力线通信（PLC）等。无线网络组件可以包括：红外数据组织（IrDA）、码分多址（CDMA）、时分多址（TDMA）、频分多址（FDMA）、无线LAN（WLAN）、紫蜂（Zigbee）、泛在传感器网络（USN）、蓝牙、射频识别（RFID）、长期演进（LTE）、近场通信（NFC）、无线宽带因特网（Wibro）、高速下行分组接入（HSDPA）、宽带CDMA（WCDMA）、超宽带（UWB）等。

用户接口（UI）940可以提供用户与便携式电子器件900之间的接口，从而用户可以向便携式电子器件900输入数据。用户接口（UI）940可以包括用户I/O器件，用户I/O器件用于将表示便携式电子器件900的处理结果的音频或视频信号通知给用户。例如，用户接口（UI）940可以包括结合到电子器件900中的按钮、键盘、显示器（屏幕）、扬声器等。

上述电子器件900可以实施为手持器件，例如移动电话、智能电话、平板计算机、个人数码助理（PDA）、企业数码助理（EDA）、数码照相机、数码摄像机、便携式多媒体播放器（PMP）、个人导航器件或便携式导航器件（PND）、掌上游戏机或电子书。另外，电子器件900可以实施为用于执行车轮或船舶的特定功能的嵌入式系统。

电子器件900可以包括位于半导体基板中并独立于多个组成元件（即，应用处理器910、存储器件920、数据通信单元930和用户接口（UI）940）的硅穿孔（TSV）。电子器件900可以包括多个TSV，并可以直接或间接地与多个组成元件（例如应用处理器910、存储器件920、数据通信单元930和用户接口（UI）940）相连。在TSV附近的KOZ中可以包含用于检测从TSV迁移过来的Cu离子的测试单元。测试单元形成在如图2所示的KOZ中，并可以经由金属触点向有源区施加电压来检测Cu离子的迁移，由此确定金属触点与栅极结构之间存不存在短路。

图13是示出根据另一个实施例的电子器件的框图。

参考图13，电子器件1000可以包括例如CPU等处理器1010、系统控制器1020和存储器件1030。电子器件1000还可以包括输入单元1042、输出单元1044、存储单元1046、处理器总线1052和扩展总线1054。

处理器1010可以为电子器件1000提供总体控制，并可以构造成对下述一系列操作进行控制和调节：处理（或计算）经由输入单元1042接收到的数据（或指令）并将处理结果输出到输出单元1044。处理器1010可以包括通用中央处理单元（CPU）或微型控制器单元（MCU）。处理器1010可以经由处理器总线1052连接到系统控制器1020，处理器总线1052包括地址总线、控制总线和/或数据总线。系统控制器1020可以与例如外设设备互连（PCI）等扩展总线1054相连。因此，处理器1010可以使得系统控制器1020控制输入单元1042（例如键盘或鼠标）、输出单元1044（例如打印机或显示器）以及存储单元1046（例如HDD、SSD或CDROM）。处理器1010可以实施为多核心处理器。

当接收到处理器1010的控制信号之后，系统控制器1020可以控制存储器件1030与外设器件（1042、1044、1046）之间的数据通信。系统控制器1020可以包括用于控制存储器件1030的数据I/O操作的存储器控制器1022。在这种情况下，存储器控制器1022可以包括图9中的存储器控制器610。系统控制器1020可以包括英特尔公司（Intel Corporation）的存储器控制器集线器（MCH）和I/O控制器集线器（ICU）。尽管为了便于描述而使系统控制器1020与处理器1010彼此分开，但系统控制器1020可以嵌入处理器1010中，或者可以与处理器1010一起结合到单个Soc形芯片中。可选地，仅有系统控制器1020的存储器控制器1022可以嵌入处理器1010中，或者可以制造成SoC的形式，从而可以将SoC形存储器控制器1022包含在处理器1010中。

存储器件1030可以在接收到来自存储器控制器1022的控制信号之后存储从存储器控制器1022接收到的数据，读出已存储的数据，并将所读出的数据输出到存储器控制器1022。存储器件1030可以包括图9所示的存储器件610。也就是说，存储器件1030可以包括位于半导体基板中的多个TSV，并可以包括用于在位于TSV附近的排除区（KOZ）中检测从TSV迁移过来的铜（Cu）离子的测试单元。测试单元形成在如图2所示的KOZ中，并可以经由金属触点向有源区施加电压来检测Cu离子的迁移，由此确定检测金属触点与栅极结构之间存不存在短路。

存储单元1046可以存储要由电子器件1000处理的数据。存储单元1046可以包括嵌入计算系统中的数据存储单元或外部存储单元，并且可以包括图11所示的存储系统800。

电子系统1000可以是由多种处理来操作的多种电子系统中的任意一种，例如个人计算机、服务器、个人数码助理（PDA）、便携式计算机、网络平板计算机、无线电话、移动电话、智能电话、数码音乐播放器、便携式多媒体播放器（PMP）、企业数码助理（EDA）、数码照相机、数码摄像机、全球定位系统（GPS）、录音机、远程信息处理器、音频视频（AV）系统、智能电视机、其它嵌入式系统等。

从以上描述中可以看出，根据实施例的半导体器件包括位于与硅穿孔（TSV）相邻的排除区（KOZ）中的测试单元。测试单元在不增大芯片面积的情况下检测从TSV迁移过来的铜（Cu）离子，从而能够在较早的制造阶段容易地并正确地检测处半导体器件的有缺陷的部分。

因此，就所有方面而言，应该认为上述实施例是示例性的，而不是限制性的。上述实施例是示例性的而非限制性的。各种替代都是可行的。本发明并不限于本文中所描述的沉积、蚀刻、抛光以及图案化步骤的类型。本发明也不限于任何特定类型的半导体器件。举例而言，本发明可应用于动态随机存取存储（DRAM）器件或非易失性存储器件。

本申请要求2013年10月4日提交的韩国专利申请No.10-2013-0118623的优先权，该韩国专利申请的全部内容以引用的方式并入本文。

Claims (10)

1.一种半导体器件，包括：

半导体基板，其包括由器件隔离区限定的有源区；

触点，其包含金属材料并形成在所述半导体基板上；以及

测试单元，其形成在所述触点附近，用以确定由所述触点导致的金属污染。

2.根据权利要求1所述的半导体器件，其中，

所述触点是形成为穿过所述半导体基板的硅穿孔，或者是形成在所述半导体基板上的金属触点。

3.根据权利要求2所述的半导体器件，其中，

所述测试单元形成在与所述硅穿孔相邻的排除区中。

4.根据权利要求1所述的半导体器件，其中，

所述测试单元包括：

第一连接结构和第二连接结构，其在所述半导体基板上以预定距离相隔开；

第三连接结构，其在所述第一连接结构与所述第二连接结构之间形成在所述有源区上；以及

第四连接结构，其形成在所述第二连接结构上。

5.根据权利要求1所述的半导体器件，其中，

所述测试单元包括：

第一沟槽和第二沟槽，其形成在所述半导体基板中；

有源区，其从所述第一沟槽和所述第二沟槽中突出；

绝缘膜，其沿着所述半导体基板与所述第一沟槽之间及所述半导体基板与所述第二沟槽之间的台阶部形成；

第一连接结构和第二连接结构，其分别形成在所述第一沟槽和所述第二沟槽中的所述绝缘膜上，并包含导电材料；

第三连接结构，其形成在突出的所述有源区上；以及

第四连接结构，其形成在所述第二连接结构上。

6.根据权利要求5所述的半导体器件，其中，

所述绝缘膜形成在所述第一沟槽和所述第二沟槽各自的侧壁和底面上。

7.根据权利要求5所述的半导体器件，其中，

所述测试单元还包括耗尽层，所述耗尽层形成在所述绝缘膜与突出的所述有源区之间的区域中。

8.一种半导体器件，包括：

逻辑单元，其形成在半导体基板上，用以执行存储操作；

硅穿孔，其形成为穿过所述半导体基板；以及

测试单元，其形成在所述逻辑单元与所述硅穿孔之间，用以确定所述硅穿孔附近的半导体基板中存不存在短路。

9.根据权利要求8所述的半导体器件，还包括：

测量单元，其构造成测量在所述测试单元中流动的电流；以及

确定单元，其构造成利用从所述测量单元获取的电流测量结果来确定所述测试单元的半导体基板中存不存在短路。

10.根据权利要求9所述的半导体器件，其中，

所述测量单元测量所述第一连接结构与所述第三连接结构之间的电流值，或者测量所述第二连接结构与所述第三连接结构之间的电流值。