KR20100090951A

KR20100090951A - 회로 단락 감지를 위한 테스트 구조

Info

Publication number: KR20100090951A
Application number: KR1020090010199A
Authority: KR
Inventors: 장진만
Original assignee: 삼성전자주식회사
Priority date: 2009-02-09
Filing date: 2009-02-09
Publication date: 2010-08-18

Abstract

스토리지 전극 또는 그 하부의 콘택 구조들의 단락을 감지할 수 있는 테스트 구조를 제공한다. 본 발명에 의한 테스트 구조는 제1 도전 라인을 포함하는 제1 층간절연막; 상기 제1 층간절연막 위의 스토리지 전극, 상기 스토리지 전극 측면의 유전막 및 상기 유전막 위의 플레이트 전극을 포함하는 커패시터 구조층; 상기 커패시터 구조층 위에서 상기 스토리지 전극의 상면과 접촉하는 배선 콘택; 및 상기 배선 콘택에 의하여 상기 스토리지 전극과 전기적으로 연결되는 금속 배선; 을 포함한다.

테스트 구조, 스토리지 전극, 콘택

Description

회로 단락 감지를 위한 테스트 구조{Test structure for detecting circuit short}

본 발명은 반도체 소자에 관한 것으로서, 더욱 상세하게는 콘택의 단락을 진단할 수 있는 테스트 구조에 관한 것이다.

반도체 소자의 형성을 위한 패터닝에서 오류가 발생하면 오픈 회로나 쇼트 회로와 같은 회로의 오류를 야기시킨다. 셀 영역에 이와 같은 오류가 발생하더라도 전기적인 접속이 불가능하여 셀 회로를 탐지할 수 없으므로, 테스트 구조를 형성하여 이 테스트 구조의 전기적인 특성을 측정하여 오류 여부를 탐지한다.

한편, 디램 반도체 소자의 크기가 작아지고 셀 영역의 구조(feature)들 사이의 간격이 줄어듦에 따라 수직형의 콘택 구조와 라인 구조들이 단락되는 불량이 발생할 가능성이 더욱 커지고 있다.

수직형 콘택 구조와 수평형의 라인 구조 사이의 단락으로 인한 불량은 모든 구조가 완성된 후에 제품의 이상 유무를 테스트하여 회로에 불량이 확인된 경우에 불량 분석을 통하여 알 수 있다. 불량 분석은 PHEMOS(PHoto Emission MicrOScope) 장치 분석, 평면 SEM 분석, 단면 SEM 분석, FIB 분석과 같은 물리적 분석을 포함하고 장시간이 소요된다. 또한, 완벽한 단락이 아닌 경우에는 상기 물리적인 분석을 통해서도 불량 지점을 명확히 찾을 수 없는 경우도 있다.

종래에 커패시터 하부의 수직형 콘택과 라인과의 단락을 전기적으로 확인하기 위한 테스트 구조를 만들었으나 콘택 쪽의 배선 구성을 완벽하게 할 수가 없어서 실질적으로 콘택과 라인과의 단락을 전기적으로 확인할 수 없다. 콘택으로부터 커패시터를 통하여 금속 배선으로 전기적인 경로가 마련되어야 하는데 커패시터의 유전막에 의하여 전기적인 경로가 오픈되기 때문이다.

종래의 또 다른 방법으로 테스트 구조에서 콘택을 라인 형태로 만들고 이 라인을 배선 콘택을 통하여 금속 배선과 연결시키는 방법이 있다. 그러나 이 방법은 테스트 구조가 실제 셀의 콘택과 다른 형태가 되므로 셀의 상태를 정확히 대변할 수 없는 단점이 있다.

본 발명의 목적은 셀의 콘택과 라인 사이의 단락을 전기적으로 진단할 수 있는 테스트 구조를 제공하는 데 있다.

본 발명의 목적을 달성하기 위한 단락 감지를 위한 테스트 구조의 일 형태는 제1 도전 라인을 포함하는 제1 층간절연막; 상기 제1 층간절연막 위의 스토리지 전극, 상기 스토리지 전극 측면의 유전막 및 상기 유전막 위의 플레이트 전극을 포함하는 커패시터 구조층; 상기 커패시터 구조층 위에서 상기 스토리지 전극의 상면과 접촉하는 배선 콘택; 및 상기 배선 콘택에 의하여 상기 스토리지 전극과 전기적으로 연결되는 금속 배선; 을 포함한다.

상기 테스트 구조는 상기 제1 층간절연막을 관통하면서 상기 제1 도전 라인과 절연되고 상기 스토리지 전극과 접촉하는 제1 콘택을 더 포함할 수 있다.

상기 테스트 구조는 상기 제1 층간절연막 아래의 제2 층간절연막; 및상기 제2 층간절연막 내에 있고 상기 제1 콘택과 연결되는 제2 콘택을 더 포함할 수 있다.

상기 테스트 구조는 상기 제2 층간절연막 내에 있고, 상기 제1 도전 라인과 연결되는 제3 콘택을 더 포함할 수 있다.

상기 테스트 구조는 상기 제2 층간절연막 내에 있고, 상기 제3 콘택의 아래에서 상기 제3 콘택과 연결되는 제4 콘택을 더 포함할 수 있다.

상기 테스트 구조는 상기 제1 도전라인은 전기적으로 하나로 연결되어 있을 수 있다.

상기 테스트 구조는 상기 금속 배선은 전기적으로 하나로 연결되어 있을 수 있다.

상기 테스트 구조의 상기 금속 배선은 판(plate) 형태를 가질 수 있다.

상기 테스트 구조에서 하나의 상기 배선 콘택은 복수의 상기 스토리지 전극 과 접촉할 수 있다.

본 발명의 목적을 달성하기 위한 단락 감지를 위한 테스트 구조의 다른 일 형태는 제1 영역, 제2 영역 및 제3 영역을 가지되, 상기 제1 영역은 제1 항의 테스트 구조를 포함하고, 상기 제2 영역은 제2 항의 테스트 구조를 포함하며, 상기 제3 영역은 제3 항의 테스트 구조를 포함한다.

본 발명에 의한 테스트 구조는 스토리지 전극의 상면을 노출시키고 노출된 상기 스토리지 전극 위에 배선 콘택을 형성하여 스토리지 전극 또는 스토리지 전극 하부의 콘택 구조들의 금속 배선으로의 도전 경로를 마련함으로써 스토리지 전극 또는 스토리지 전극 하부의 콘택 구조들의 인접한 도전 라인과의 단락을 전기적으로 감지할 수 있게 한다.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하여 위하여 과장된 것이다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.

본 명세서에서 콘택은 하부 구조와 상부 구조를 연결시키기 위한 수직 구조 를 의미한다. 본 명세서의 콘택은 SAC 플러그(self align contact plug), 비트라인 콘택, 스토리지 전극 콘택 등을 포함한다. 그리고 스토리지 전극은 콘택은 아니지만 라인 형태가 아닌 수직 구조를 가져서 비트라인과 단락이 일어날 수 있다.

도 1은 셀 영역의 커패시터 하부의 콘택과 비트라인을 포함하는 단면 구조를 개략적으로 도시한 단면도이다.

도 1의 셀 영역의 구조를 살펴보면, 비트라인(21)이 비트라인 콘택(13)을 통하여 SAC 플러그(11)에 연결되어 있다. 커패시터의 하부전극인 스토리지 전극(31)는 스토리지 전극 콘택(23)을 통하여 SAC 플러그(11)에 연결되어 있다. SAC 플러그(11)는 반도체 기판(10)의 활성영역에 접한다. 커패시터 상부전극(33)은 배선 콘택(35)를 통하여 금속 배선(41)과 전기적으로 연결된다. 스토리지 전극(31), 커패시터 유전막(32) 및 상부 전극(33)은 커패시터를 형성한다.

게이트 전극 라인(미도시)이 제1 층간절연막(10) 내에 비트라인(121)과 수직인 방향으로 형성되어 있다. SAC 플러그(11)는 게이트 전극 라인(미도시)에 자기정렬되어 형성된 것이다. 참조번호 20 및 30 은 각각 제2 층간절연막 및 제3 층간절연막이다.

도 1의 구조는 개략적으로 도시한 것으로서, 각 구성 요소는 다양한 구조를 가질 수 있다. 예를 들면, 비트라인(21)은 캐핑막이나 스페이서를 포함할 수 있고, 층간 절연막(10,20,30)들은 각각 복수의 층으로 이루어질 수 있다. 스토리지 전극(31)는 원통형 또는 실린더형으로 이루어질 수도 있고, 다른 형태로 이루어질 수 있다. 스토리지 전극(131)가 연결되는 SAC 플러그(111)와 비트라인(121)이 연결되 는 SAC 플러그(111)는 동일한 단면에 나타나지 않을 수 있다. 도 1에서 반도체 기판(10)에 활성영역과 소자분리영역을 구분하여 나타내지 않았다.

패터닝 공정 중에 비트라인(21)은 도 1의 화살표에 표시한 바와 같이 SAC 플러그(11), 스토리지 전극 콘택(23) 또는 스토리지 전극(31)와 단락될 수 있다.

테스트 구조를 사용하여 비트라인(21)과 이들 구조들(11,23,31)과의 단락 여부를 진단하기 위하여는 SAC 플러그(11), 스토리지 전극 콘택(23) 또는 스토리지 전극(31)를 하나의 테스트 전극으로 연결하는 회로와 비트라인(21)을 다른 하나의 테스트 전극으로 연결하는 회로를 구성하여야 한다. 그리고 두 회로 사이에 단락이 발생하면 테스트 패턴에 전류가 흐르게 된다.

SAC 플러그(11)가 테스트 전극으로 연결되려면 SAC 플러그(11)→스토리지 전극 콘택(23)→스토리지 전극(31)→커패시터 상부전극(33)→배선 콘택(35)→금속배선(41)→테스트 전극(미도시)의 경로를 거쳐야 한다. 스토리지 전극 콘택(23)이 테스트 전극으로 연결되려면 스토리지 전극 콘택(23)→스토리지 전극(31)→커패시터 상부전극(33)→배선 콘택(35)→금속배선(41)→테스트 전극(미도시)의 경로를 거쳐야 한다. 그리고 스토리지 전극(31)이 테스트 전극으로 연결되려면 스토리지 전극(31)→커패시터 상부전극(33)→배선 콘택(35)→금속배선(41)→테스트 전극(미도시)의 경로를 거쳐야 한다. 그런데 스토리지 전극(31)와 커패시터 상부전극(33) 사이에 절연막인 커패시터 유전막(32)이 존재하므로 상기 경로들은 스토리지 전극(31)와 커패시터 상부전극(33) 사이에서 끊어지게 된다.

도 2는 본 발명의 테스트 구조의 일 실시예를 도시한 도면이다. 도 2의 테스 트 구조에서 반도체 기판으로부터 커패시터의 하부전극까지의 구조는 도 1의 셀 구조와 동일할 수 있다. 즉, 비트라인(121)이 비트라인 콘택(113)을 통하여 SAC 플러그(111)에 연결되어 있고, 스토리지 전극(131)는 스토리지 전극 콘택(123)을 통하여 SAC 플러그(111)에 연결되어 있다. SAC 플러그(111)는 반도체 기판(110)의 활성영역에 접한다.

스토리지 전극(131)는 배선 콘택(135)를 통하여 금속 배선(141)과 전기적으로 연결된다. 그리고 게이트 전극 라인(미도시)이 제1 층간절연막(110) 내에 비트라인(121)과 수직인 방향으로 형성되어 있다. SAC 플러그(111)는 게이트 전극 라인(미도시)에 자기정렬되어 형성된 것이다. 참조번호 120 및 130 은 각각 제2 층간절연막 및 제3 층간절연막이다.

도 2의 테스트 구조에서 커패시터 유전막(132) 및 상부전극(133)이 스토리지 전극(131)의 상면을 노출시키도록 형성되어 있다. 테스트 구조의 커패시터 유전막(132) 및 상부전극(133)을 셀 구조의 커패시터 유전막(132) 및 상부전극(133)과 함께 형성한 후 셀 영역을 포토레지스트와 같은 마스크로 보호한 상태에서 테스트 구조의 스토리지 전극(131) 위의 커패시터 유전막(132) 및 상부전극(133)을 CMP 또는 에치백 등의 공정에 의하여 제거할 수 있다. 그러면 도 2에 보이는 바와 같이 스토리지 전극(131)의 상면이 노출되는 테스트 구조를 얻을 수 있다.

그리고 노출된 스토리지 전극(131)의 상면과 접촉하도록 배선 콘택(135)이 형성되어 있다. 하나의 배선 콘택(135)이 복수의 스토리지 전극(131)와 접촉하도록 형성될 수 있다. 배선 콘택(135) 위에 금속 배선(141)이 형성되어 있다.

도 2의 테스트 구조에서 모든 비트라인(121)이 서로 연결되어 있고, 모든 금속 배선(141)이 서로 연결되어 있다.

도 2의 테스트 구조는 SAC 플러그(111), 스토리지 전극 콘택(123), 스토리지 전극(131), 배선 콘택(135) 및 배선(141)으로 이어지는 하나의 전기적인 경로와 비트라인(121)으로 이루어진 다른 하나의 전기적인 경로를 제공한다. 따라서 두 개의 전기적인 경로 사이에서 단락이 발생하면, 비트라인(121)과 전기적으로 연결된 하나의 테스트 전극(미도시)과 금속 배선(141)과 전기적으로 연결된 다른 하나의 테스트 전극(미도시) 사이에 전류가 흐르게 되어 단락을 감지할 수 있다.

도 2의 테스트 구조에서 비트라인(121)과 SAC 플러그(111), 비트라인(121)과 스토리지 전극 콘택(123) 또는 비트라인(121)과 스토리지 전극(131) 사이의 어느 하나에서 단락이 발생하면 이를 감지할 수 있다.

도 3은 도 2의 배선 콘택(135)의 평면도이다. 도 3을 참조하면, 3개의 스토리지 전극(131)가 하나의 배선 콘택(135)과 오버랩되어 있다. 배선 콘택(135)의 배열은 도 3의 배선 콘택(135)의 배열로 한정되지 않으며 다양하게 배열될 수 있다. 예를 들면, 하나의 스토리지 전극(131) 당 하나의 배선 콘택(135)이 형성될 수도 있고, 4개 이상의 스토리지 전극(131)에 하나의 배선 콘택(135)이 형성될 수도 있다. 다르게는 배선 콘택(135)이 라인 형태로 형성될 수도 있다.

금속 배선(141)은 모든 배선 콘택(135)을 커버하도록 판 형태로 형성될 수 있다. 또는 금속 배선(141)은 라인 형태로 형성될 수 있고, 이때 라인의 폭은 하나 또는 여러 개의 배선 콘택(135)를 커버할 수 있다.

도 4은 본 발명의 테스트 구조의 다른 일 실시예를 도시한 도면이다. 도 4의 테스트 구조에서는 SAC 플러그 및 비트라인 콘택이 형성되어 있지 않으며, 이들이 빠진 자리는 제1 층간절연막(210)으로 채워져 있다.

도 4의 테스트 구조에서 제1 층간절연막(210) 아래의 반도체 기판(200)의 구조 및 비트라인(221)으로부터 배선(241)까지의 구조는 도 2의 테스트 구조와 동일하다. 즉, 비트라인(221) 및 스토리지 전극 콘택(223)을 포함하는 제1 층간 절연막(210) 위에 비트라인(221)과 스토리지 전극 콘택(223)이 형성되어 있고, 스토리지 전극 콘택(223) 위에 스토리지 전극(231), 커패시터 유전막(232) 및 상부전극(233)이 형성되어 있다. 그리고 스토리지 전극(231)는 제3 층간 절연막(230) 내의 배선 콘택(235)를 통하여 금속 배선(241)과 전기적으로 연결되어 있다.

도 2의 테스트 구조와 마찬가지로 도 4의 테스트 구조에서도 커패시터 유전막(232) 및 상부전극(233)이 스토리지 전극(231)의 상면을 노출시키도록 형성되어 있다. 그리고 배선 콘택(235)이 노출된 스토리지 전극(231)의 상면과 접촉하도록 형성되어 있다. 하나의 배선 콘택(235)은 복수의 스토리지 전극(231)와 접촉하도록 형성될 수 있다. 배선 콘택(235) 위에 배선(241)이 형성되어 있다. 배선 콘택(235) 및 배선(241)은 도 3에서 설명한 바와 같이 배치될 수 있다.

도 4의 테스트 구조에서 모든 비트라인(221)이 서로 연결되어 있고, 모든 금속 배선(241)이 서로 연결되어 있다.

도 4의 테스트 구조는 스토리지 전극 콘택(223), 스토리지 전극(231), 배선 콘택(235) 및 금속 배선(241)으로 이어지는 하나의 전기적인 경로와 비트라인(221) 으로 이루어진 다른 하나의 전기적인 경로를 제공한다. 따라서 두 개의 전기적인 경로 사이에 단락이 발생하면 비트라인(221)과 전기적으로 연결된 테스트 전극(미도시)과 금속 배선(241)과 전기적으로 연결된 테스트 전극(미도시) 사이에 전류가 흐르게 되어 단락을 감지할 수 있다. 도 4의 테스트 구조에서 비트라인(221)과 스토리지 전극 콘택(223) 또는 비트라인(221)과 스토리지 전극(231) 사이의 어느 하나에서 단락이 발생하면 이를 감지할 수 있다.

도 5는 본 발명의 테스트 구조의 또 다른 일 실시예를 도시한 도면이다. 도 5의 테스트 구조에서 제1 층간절연막(310) 아래의 반도체 기판(300)의 구조 및 제2 층간 절연막(320) 위의 구조는 도 2의 테스트 구조와 동일하다.

그러나 도 5의 테스트 구조에서는 SAC 플러그, 비트라인 콘택 및 스토리지 전극 콘택이 형성되어 있지 않다. 즉, 제1 층간 절연막(310) 내에는 구조들이 형성되어 있지 않다. 그리고 제2 층간 절연막(320) 내에는 비트라인(321)만 형성되어 있다.

제2 층간 절연막(320) 위에는 스토리지 전극(331), 커패시터 유전막(332) 및 상부전극(333)이 형성되어 있다. 그리고 스토리지 전극(331)는 제3 층간 절연막(330) 내의 배선 콘택(335)를 통하여 금속 배선(341)과 전기적으로 연결되어 있다.

도 2의 테스트 구조와 마찬가지로 도 5의 테스트 구조에서도 커패시터 유전막(332) 및 상부전극(333)이 스토리지 전극(331)의 상면을 노출시키도록 형성되어 있다. 그리고 배선 콘택(335)이 노출된 스토리지 전극(331)의 상면과 접촉하도록 형성되어 있다. 하나의 배선 콘택(335)은 복수의 스토리지 전극(331)와 접촉하도록 형성될 수 있다. 배선 콘택(335) 위에 배선(341)이 형성되어 있다. 배선 콘택(335) 및 배선(341)은 도 3에서 설명한 바와 같이 배치될 수 있다.

도 5의 테스트 구조에서 모든 비트라인(321)이 서로 연결되어 있고, 모든 금속 배선(341)이 서로 연결되어 있다.

도 5의 테스트 구조는 스토리지 전극(331), 배선 콘택(335) 및 금속 배선(341)으로 이어지는 하나의 전기적인 경로와 비트라인(321)으로 이루어진 다른 하나의 전기적인 경로를 제공한다. 따라서 두 개의 전기적인 경로 사이에 단락이 발생하면 비트라인(321)과 전기적으로 연결된 테스트 전극(미도시)과 금속 배선(341)과 전기적으로 연결된 테스트 전극(미도시) 사이에 전류가 흐르게 되어 단락을 감지할 수 있다. 도 5의 테스트 구조에서 비트라인(321)과 스토리지 전극(331) 사이에서 단락이 발생하면 이를 감지할 수 있다.

본 발명의 또 다른 실시예에서 도 2, 도 4 및 도 5에서 설명한 테스트 구조를 모두 포함할 수 있다. 이 경우 SAC 플러그, 스토리지 전극 콘택 또는 스토리지 전극 중 어느 하나와 비트라인 사이에 단락이 발생하면 도 2의 테스트 구조에서는 언제나 단락이 감지된다.

만일 SAC 플러그와 비트라인 사이에 단락이 발생하였으면, 도 2의 테스트 구조에서만 단락이 감지되고 도 4 및 도 5의 테스트 구조에서는 단락이 감지되지 않을 것이다. 도 2의 테스트 구조만 SAC 플러그를 포함하고, 도 4 및 도 5의 테스트 구조는 SAC 플러그를 포함하지 않기 때문이다.

만일 스토리지 전극 콘택과 비트라인 사이에 단락이 발생하였으면, 도 2 및도 3의 테스트 구조에서 단락이 감지되고, 도 4의 테스트 구조에서는 단락이 감지되지 않을 것이다. 도 2 및 도 4의 테스트 구조는 스토리지 전극 콘택을 포함하지만, 도 5의 테스트 구조는 스토리지 전극 콘택을 포함하지 않기 때문이다.

만일 스토리지 전극과 비트라인 사이에 단락이 발생하였으면, 도 2, 도 4 및도 5의 테스트 구조 모두에서 단락이 감지될 것이다. 도 2, 도 4 및 도 5의 테스트 구조 모두가 스토리지 전극을 포함하기 때문이다.

이와 같이 도 2, 도 4 및 도 5의 3 가지 테스트 구조를 모두 포함하고 있으면 어느 테스트 구조에서 단락이 감지되는지를 살펴서 어느 부분에서 단락이 발생하였는지를 알 수 있다.

상기 실시예들에서는 비트라인과 콘택 구조들 및 스토리지 전극과의 단락 여부를 감지할 수 있는 테스트 구조에 관하여 설명하였으나, 위에서 설명한 바와 같이 스토리지 전극의 상면을 노출시키고 상기 스토리지 전극 위에 배선 콘택을 형성하는 테스트 구조를 사용하여 콘택 구조들과 게이트 전극 라인 사이의 단락 여부도 감지할 수 있다.

이상에서 본 발명의 실시예에 대하여 상세히 설명하였지만, 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.

도 2는 본 발명의 테스트 구조의 일 실시예를 도시한 도면이다.

도 3은 도 2의 배선 콘택의 평면도이다.

도 4은 본 발명의 테스트 구조의 다른 일 실시예를 도시한 도면이다.

도 5는 본 발명의 테스트 구조의 또 다른 일 실시예를 도시한 도면이다.

* 도면의 주요 부분에 대한 부호의 설명 *

1, 100, 200, 300: 반도체 기판 10, 110, 120, 130: 제1 층간절연막

20, 120, 220, 320: 제2 층간절연막 30, 130, 230, 330: 제3 층간절연막

11, 111, 211, 311: SAC 플러그 13, 113, 213, 313: 비트라인 콘택

21, 121, 221, 321: 비트라인 23, 123, 223, 323: 스토리지 전극 콘택

31, 131, 231, 331: 스토리지 전극 32, 132, 232, 332: 커패시터 유전막

33, 133, 233, 333: 플레이트 전극 35, 135, 235, 335: 배선 콘택

41, 141, 241, 341: 금속 배선

Claims

제1 도전 라인을 포함하는 제1 층간절연막;

상기 제1 층간절연막 위의 스토리지 전극, 상기 스토리지 전극 측면의 유전막 및 상기 유전막 위의 플레이트 전극을 포함하는 커패시터 구조층;

상기 커패시터 구조층 위에서 상기 스토리지 전극의 상면과 접촉하는 배선 콘택; 및

상기 배선 콘택에 의하여 상기 스토리지 전극과 전기적으로 연결되는 금속 배선; 을 포함하는 단락 감지를 위한 테스트 구조.
제1 항에 있어서,

상기 제1 층간절연막을 관통하면서 상기 제1 도전 라인과 절연되고 상기 스토리지 전극과 접촉하는 제1 콘택을 더 포함하는 단락 감지를 위한 테스트 구조.
제1 항에 있어서,

상기 제1 층간절연막 아래의 제2 층간절연막; 및

상기 제2 층간절연막 내에 있고 상기 제1 콘택과 연결되는 제2 콘택을 더 포함하는 단락 감지를 위한 테스트 구조.
제1 항에 있어서,

상기 제2 층간절연막 내에 있고, 상기 제1 도전 라인과 연결되는 제3 콘택을 더 포함하는 단락 감지를 위한 테스트 구조.
제1 항에 있어서,

상기 제2 층간절연막 내에 있고, 상기 제3 콘택의 아래에서 상기 제3 콘택과 연결되는 제4 콘택을 더 포함하는 단락 감지를 위한 테스트 구조.
제1 항에 있어서,

상기 제1 도전라인은 전기적으로 하나로 연결되어 있는 단락 감지를 위한 테스트 구조.
제1 항에 있어서,

상기 금속 배선은 전기적으로 하나로 연결되어 있는 단락 감지를 위한 테스트 구조.
제1 항에 있어서,

상기 금속 배선은 판(plate) 형태를 갖는 단락 감지를 위한 테스트 구조.
제1 항에 있어서,

하나의 상기 배선 콘택은 복수의 상기 스토리지 전극과 접촉하는 단락 감지 를 위한 테스트 구조.
제1 영역, 제2 영역 및 제3 영역을 가지되,

상기 제1 영역은 제1 항의 테스트 구조를 포함하고,

상기 제2 영역은 제2 항의 테스트 구조를 포함하며,

상기 제3 영역은 제3 항의 테스트 구조를 포함하는 단락 감지를 위한 테스트 구조.