CN104517924A - 多芯片堆叠封装结构及其制造方法 - Google Patents

Abstract

本发明提供一种多芯片堆叠封装结构及其制造方法，该多芯片堆叠封装结构包括芯片堆叠结构以及可挠性基板。芯片堆叠结构包括第一芯片与第二芯片。第一芯片具有第一主动表面以及多个配置于第一主动表面上的第一接垫。第二芯片具有第二主动表面以及多个配置于第二主动表面上的第二接垫，其中第二芯片叠置于第一芯片的第一主动表面上并暴露出第一接垫。可挠性基板包括至少一绝缘层、多个第一引脚以及多个第二引脚。第一引脚与第二引脚分别设置于绝缘层的第一表面上与第二表面上。第一引脚与第二引脚延伸至绝缘层的元件孔中，而分别与第一接垫以及第二接垫电性连接。

Description

多芯片堆叠封装结构及其制造方法

技术领域

本发明有关于一种封装结构及其制作方法，且特别是有关于一种多芯片堆叠封装结构及其制作方法。

背景技术

随着半导体技术的改良，使得液晶显示器具有低的消耗电功率、薄型量轻、解析度高、色彩饱和度高、寿命长等优点，因而广泛地应用在行动电话、笔记型电脑或桌上型电脑的液晶屏幕及液晶电视等与生活息息相关的电子产品。其中，显示器的驱动芯片（driver IC）更是液晶显示器不可或缺的重要元件。

因应液晶显示装置驱动芯片各种应用的需求，一般是采用卷带自动接合封装技术进行芯片封装，其中包括有薄膜覆晶（Chip On Film,COF）封装、卷带承载封装（Tape Carrier Package,TCP）等。卷带自动接合封装将半导体芯片电性连接于表面形成有配线构造的可挠性薄膜基材上，其中配线构造包含输入端引脚及输出端引脚，这些引脚的内端电性连接芯片的电性端点（例如：凸块）。

详细而言，以卷带自动接合方式进行芯片封装的工艺，是在完成可挠性薄膜基材上的线路及芯片上的凸块工艺之后，将可挠性薄膜基材上的元件设置区与芯片对位，并利用热压头进行加热及加压，以进行内引脚接合（inner leadbonding，ILB），使芯片上的凸块与可挠性基板上的内引脚产生共晶接合而电性连接。然而，由于移动装置、液晶显示器、液晶电视等电子产品的功能需求日益复杂化、速度及解析度不断提升，驱动芯片的集成电路密度亦须配合不断增加，且接点/引脚之间隙则须持续缩减。然而，于芯片的有限空间内，增加输出入端点（I/O）以及缩小间隙在电性表现、工艺及良率上皆有其瓶颈。

发明内容

本发明提供一种多芯片堆叠封装结构，适于在不需增加单颗芯片的集成电路密度与持续缩减接点/引脚间距的情况下，仍可增加输出入端点（I/O）的数量，以因应电子产品高速、多功能、高解析度、高效能等需求。

本发明另提供一种多芯片堆叠封装结构的制作方法，可于一次工艺即同时接合多个芯片，可有效缩减制作时间及程序，进而降低制造成本。

本发明的多芯片堆叠封装结构包括芯片堆叠结构以及可挠性基板。芯片堆叠结构包括第一芯片与第二芯片。第一芯片具有第一主动表面以及多个配置于第一主动表面上的第一接垫。第二芯片具有第二主动表面以及多个配置于第二主动表面上的第二接垫，其中第二芯片叠置于第一芯片的第一主动表面上并暴露出第一接垫。可挠性基板包括至少一绝缘层、多个第一引脚以及多个的第二引脚。绝缘层具有第一表面、第二表面以及元件孔。第一引脚位于绝缘层的第一表面上并延伸至元件孔中，而与第一接垫电性连接。第二引脚设置于绝缘层的第二表面上并延伸至元件孔中，而与第二接垫电性连接。

在本发明的一实施例中，上述的多芯片堆叠封装结构更包括封装胶体。封装胶体填充于元件孔内以包覆第一芯片、第二芯片、第一引脚以及第二引脚。

在本发明的一实施例中，上述的可挠性基板更包括一防焊层。防焊层分别配置于绝缘层的第一表面与第二表面上，以局部覆盖第一引脚与第二引脚。

在本发明的一实施例中，上述的多芯片堆叠封装结构更包括胶层。胶层配置于第一芯片与第二芯片之间，其中胶层为导热胶材。

在本发明的一实施例中，上述的第二芯片的第二主动表面的面积小于或等于第一芯片的第一主动表面的面积。

本发明另提出一种多芯片堆叠封装结构的制作方法包括以下步骤。提供第一芯片，第一芯片具有第一主动表面以及多个配置于第一主动表面上的第一接垫。将第二芯片贴附于第一芯片的第一主动表面上并暴露出第一接垫，以形成芯片堆叠结构，其中第二芯片具有第二主动表面以及多个配置于第二主动表面上的第二接垫。提供可挠性基板，可挠性基板包括至少一绝缘层、多个第一引脚以及多个第二引脚，绝缘层具有第一表面、第二表面以及元件孔，第一引脚位于绝缘层的第一表面上并延伸至元件孔中，第二引脚设置于绝缘层的第二表面上并延伸至元件孔中。将芯片堆叠结构与绝缘层的元件孔对位，并借由热压头使得第一引脚与第二引脚分别和第一接垫与第二接垫接合而彼此电性连接。

在本发明的一实施例中，上述的热压头具有第一压合面与第二压合面。借由下压热压头使得第一压合面与第二压合面分别抵接第一引脚以及第二引脚，并使得第一引脚与第二引脚分别和第一接垫与第二接垫接合而彼此电性连接。

在本发明的一实施例中，上述的热压头具有多个引脚让位区，以令在下压热压头的过程中，热压头借由引脚让位区避开第二引脚，以令第一压合面与第二压合面分别抵接第一引脚以及第二引脚。

在本发明的一实施例中，在将芯片堆叠结构与绝缘层的元件孔对位，并借由热压头使得第一引脚与第二引脚分别与第一接垫与第二接垫接合而彼此电性连接后，更包括于元件孔内填充封装胶体，且封装胶体包覆第一芯片、第二芯片、第一引脚以及第二引脚。

基于上述，本发明的多芯片堆叠封装结构包括芯片堆叠结构以及具有多层引脚的可挠性基板，其中芯片堆叠结构的第二芯片配置于第一芯片的第一主动表面上，并暴露出第一主动表面上的第一接垫，以使第一芯片与第二芯片分别与配置于可挠性基板的绝缘层的相对二表面上的第一引脚与第二引脚电性连接。据此，本发明的多芯片堆叠封装结构可借由多个芯片的配置以及多层引脚的可挠性基板，使单一封装体在不需增加单颗芯片的集成电路密度与持续缩减接点/引脚间距的情况下，仍可增加输出入端点（I/O）的数量，以因应电子产品高速、多功能、高解析度、高效能等需求。

另一方面，本发明的多芯片堆叠封装结构的制作方法是借由一热压头使得第一引脚与第二引脚分别与第一接垫与第二接垫共晶接合而彼此电性连接。由于热压头是因应可挠性基板上的引脚布局以及芯片上的接垫布局，而具有引脚让位区及其相应的压合面。据此，可于一次工艺即同时接合多个芯片，可有效缩减制作时间及程序，进而降低制造成本。

为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合所附附图作详细说明如下。

附图说明

图1A是本发明的一实施例的多芯片堆叠封装结构的剖面示意图。

图1B是本发明另一实施例的多芯片堆叠封装结构的局部剖示图。

图2A至图2C是图1A的多芯片堆叠封装结构的多个可能实施例的局部俯视图。

图3A至图3D是本发明一实施例的多芯片堆叠封装结构的制作方法的流程剖面示意图。

图4是图3C的热压头的立体示意图。

【附图标记说明】

20：热压头

20a：第一压合面

20b：第二压合面

20c：引脚让位区

100A、100B：多芯片堆叠封装结构

101：芯片堆叠结构

110：第一芯片

110a：第一主动表面

110b：背面

112：第一接垫

120：第二芯片

120a：第二主动表面

122：第二接垫

130a、130b：可挠性基板

131：元件孔

132、134：绝缘层

132a：第一表面

132b：第二表面

136：第一引脚

138：第二引脚

140：胶层

150：封装胶体

160：防焊层

具体实施方式

图1A是本发明的一实施例的多芯片堆叠封装结构的局部剖示图。请参考图1A，在本实施例中，多芯片堆叠封装结构100A包括芯片堆叠结构101以及可挠性基板130a，其中芯片堆叠结构101包括第一芯片110与第二芯片120。第一芯片110具有第一主动表面110a以及多个配置于第一主动表面110a上的第一接垫112。第二芯片120具有第二主动表面120a以及多个配置于第二主动表面120a上的第二接垫122，其中第二芯片120堆叠于第一芯片110的第一主动表面110a上并暴露出第一接垫112。

可挠性基板130a包括至少一绝缘层132、多个第一引脚136以及多个第二引脚138，其中本实施例的绝缘层是以单层结构举例说明，但非用以限制本发明，绝缘层的层数亦可视封装结构的线路布局而有所调整，在以下其他实施例将进一步做说明。

在本实施例中，绝缘层132具有第一表面132a与第二表面132b，第一引脚136设置于绝缘层132的第一表面132a上并与第一接垫112连接，而第二引脚138设置于绝缘层132的第二表面132b上并与第二接垫122连接。其中，可挠性基板130a的绝缘层132例如是由聚乙烯对苯二甲酸酯（polyethyleneterephthalate,PET）、聚酰亚胺（Polyimide,PI）、聚醚（polyethersulfone,PES）或碳酸脂（polycarbonate,PC）等材质所制成。另一方面，第一引脚136以及第二引脚138则例如是由铜等导电金属材质所构成。第一芯片110上的第一接垫112以及第二芯片120上的第二接垫122可以是凸块，其材质例如是金、铜或其他导电材料。

详细而言，可挠性基板130a的绝缘层132具有元件孔131用以容纳芯片，其中第一芯片110与第二芯片120即位于元件孔131内。第一引脚136由绝缘层132的第一表面132a延伸至元件孔131中，而与第一接垫112电性连接。第二引脚138由绝缘层132的第二表面132b延伸至元件孔131中，而与第二接垫122电性连接。具体而言，第二引脚138的端部较第一引脚136的端部更靠近元件孔131的中心点。一般而言，第一芯片110以及第二芯片120是借由热压接合技术使第一接垫112以及第二接垫122分别与第一引脚136以及第二引脚138共晶接合，来达到机械性与电性的连接。

如图1A所示，第一芯片110与第二芯片120之间配置有胶层140。胶层140可以是导热胶材，例如是由环氧树脂（epoxy）混合氧化铝（Al₂O₃）、氮化铝（AlN）或氮化硼（BN）等填料所制成。据此，第二芯片120不但可借由胶层140而紧密贴附于第一主动表面110a，亦可将第二芯片120上所产生的热能通过胶层140而传递至第一芯片110。

另一方面，元件孔131内填入有封装胶体150。封装胶体150包覆第一芯片110、第二芯片120、第一引脚136以及第二引脚138，以固定第一芯片110以及第二芯片120与可挠性基板130a之间的相对位置，并且保护电性接点。更详细来说，封装胶体150可将第一芯片110的背面110b暴露出，也因此，无论是第一芯片110所产生的热能，亦或是第二芯片120传递至第一芯片110的热能，皆可自第一芯片110的背面110b而传递至外界，用以提高散热功效。

此外，在本实施例中，可挠性基板130a更包括防焊层160。防焊层160分别配置于绝缘层132的第一表面132a与第二表面132b上，以局部覆盖第一引脚136与第二引脚138，用以保护第一引脚136与第二引脚138，防止第一引脚136与第二引脚138因外露被污染而短路。具体而言，第一引脚136与第二引脚138延伸至元件孔131中的部分未被防焊层160所覆盖。

图1B是本发明另一实施例的多芯片堆叠封装结构的局部剖示图。请参考图1B，图1B的多芯片堆叠封装结构100B与图1A的多芯片堆叠封装结构100A的不同处在于：多芯片堆叠封装结构100B的可挠性基板130b为多层可挠性基板的结构，其具有双层绝缘层132与134，且第一引脚136位于绝缘层132与134之间。

就工艺上而言，可挠性基板130b例如是将第一引脚136与第二引脚138分别设置于绝缘层132的第一表面132a与第二表面132b上之后，接着将绝缘层134贴附于绝缘层132的第一表面132a上而覆盖第一引脚136，用以支撑并保护第一引脚136。此外，在其他可能的实施例中，可挠性基板130b亦可是先将第一引脚136设置于绝缘层134上，接着将绝缘层134贴附于绝缘层132的第一表面132a上，以使第一引脚136位于绝缘层132与134之间。换言之，可挠性基板130b即是将两个分别配置有单层线路层的绝缘层相互贴附而形成。

图2A至图2C是图1A的多芯片堆叠封装结构的多个可能实施例的局部俯视图，其中为清楚表示封装结构，图2A至图2C省略了封装胶体150的绘示。请参考图2A，在本实施例中，第二芯片120的第二主动表面120a的面积例如是小于第一芯片110的第一主动表面110a的面积，以暴露出第一接垫112。

第一接垫112分布于第一主动表面110a的周边，而第二接垫122分布于第二主动表面120a的周边。于本实施例中，第二引脚138分别经过第一主动表面110a的各边的中央区域而与第二芯片120上的第二接垫122连接，第一引脚136则避开第一主动表面110a的各边的中央区域而分别经过中央区域的两侧并与第一芯片110上的第一接垫112连接。另一方面，接垫112、122更可以多排交错方式配置，以有效缩减引脚136、138间之间距。如此布局下，不仅可提高单位面积上引脚与接垫的数量，亦有助于提升封装结构的线路布局的弹性。

当然，本发明并不限定于前述的第一引脚136与第二引脚138的排列方式，如图2B所示，第一引脚136与第二引脚138例如是以彼此交错排列方式经过第一主动表面110a的各边而分别与第一芯片110及第二芯片120连接。

另一方面，如图2C所示，第二芯片120的第二主动表面120a的面积例如是等于第一芯片110的第一主动表面110a的面积，而第一芯片110与第二芯片120是以长边对应短边的十字相交方式形成堆叠结构，相同地，第二芯片120堆叠于第一芯片110的第一主动表面110a上并暴露出第一接垫112。于本实施例中，第一接垫112分布于第一主动表面110a的短边侧，第二接垫122分布于第二主动表面120a的四边，而第一引脚136与第二引脚138是彼此交错排列而分别与第一芯片110及第二芯片120连接。然而，本发明并不限制第一接垫112与第二接垫122以及第一引脚136与第二引脚138的配置方式，只要在封装结构的空间允许之下，其配置方式可依设计需求做最适当的调整。需说明的是，图1B的多芯片堆叠封装结构100B的俯视结构大致上与图1A的多芯片堆叠封装结构100A相同或相似，本发明对此不加赘述。

为进一步说明前述实施例的内容，以下将以图1A的多芯片堆叠封装结构100A为例，并配合图3A至图3D对多芯片堆叠封装结构的制作方法进行介绍。

图3A至图3D是本发明一实施例的多芯片堆叠封装结构的制作方法的流程剖面示意图。图4是图3C的热压头的立体示意图。本实施例的多芯片堆叠封装结构的制作方法包括下列步骤。

首先，如图3A所示，提供第一芯片110，其中第一芯片110具有第一主动表面110a以及多个配置于第一主动表面110a上的第一接垫112。第一接垫112可以是凸块，其材质例如是金、铜或其他导电材料。

接着，如图3B所示，将第二芯片120借由胶层140贴附于第一芯片110的第一主动表面110a上并暴露出第一接垫112，以形成芯片堆叠结构101，其中第二芯片120具有第二主动表面120a以及多个配置于第二主动表面120a上的第二接垫122。同样地，第二接垫122可以是凸块，其材质例如是金、铜或其他导电材料。胶层140可以是导热胶材，例如是由环氧树脂（epoxy）混合氧化铝（Al₂O₃）、氮化铝（AlN）或氮化硼（BN）等填料所制成。据此，第二芯片120不但可借由胶层140而紧密贴附于第一主动表面110a上，亦可将第二芯片120所产生的热能通过胶层140而传递至第一芯片110。

之后，如图3C所示，提供可挠性基板130a，其中可挠性基板130a包括绝缘层132、多个第一引脚136以及多个第二引脚138。绝缘层132具有第一表面132a与第二表面132b，第一引脚136设置于绝缘层132的第一表面132a上并延伸至元件孔131中，而第二引脚138设置于绝缘层132的第二表面132b上并延伸至元件孔131中。可挠性基板130a更包括防焊层160，防焊层160分别配置于绝缘层132的第一表面132a与第二表面132b上，以局部覆盖第一引脚136与第二引脚138。具体而言，第一引脚136与第二引脚138延伸至元件孔131中的部分未被防焊层160所覆盖。接着，将芯片堆叠结构101对位于绝缘层132的元件孔131，并借由热压头20加热加压使第一引脚136与第二引脚138分别与第一接垫112与第二接垫122彼此共晶接合，来达到机械性与电性的连接。具体而言，第二引脚138的端部较第一引脚136的端部更靠近元件孔131的中心点。

在本实施例中，可挠性基板130a的绝缘层132例如是由聚乙烯对苯二甲酸酯（polyethylene terephthalate,PET）、聚酰亚胺（Polyimide,PI）、聚醚（polyethersulfone,PES）或碳酸脂（polycarbonate,PC）等材质所制成。另一方面，第一引脚136以及第二引脚138则例如是由铜所构成。第一芯片110上的第一接垫112以及第二芯片120上的第二接垫122可以是凸块，其材质例如是金、铜或其他导电材料。

更详细而言，热压头20具有第一压合面20a与第二压合面20b，借由下压热压头20可使得第一压合面20a与第二压合面20b分别抵接第一引脚136以及第二引脚138，并使得第一引脚136与第二引脚138分别与第一接垫112与第二接垫122共晶接合而彼此电性连接。其中，第一压合面20a与第二压合面20b是位于不同平面上，且热压头20的第二压合面20b的面积大于第二主动表面120a的面积，以令在下压热压头20的过程中，可使得第二芯片120容置于热压头20内。

在执行完上述步骤，如图3D所示，于元件孔131内填入封装胶体150，且封装胶体150包覆第一芯片110、第二芯片120、第一引脚136以及第二引脚138。更详细来说，封装胶体150可将第一芯片110的背面110b暴露出，也因此，无论是第一芯片110所产生的热能，亦或是第二芯片120传递至第一芯片110的热能，皆可自第一芯片110的背面110b而传递至外界，用以提高散热功效。最后，借由热固化或光固化的方式固化封装胶体150，以固定第一芯片110以及第二芯片120与可挠性基板130a之间的相对位置。至此，多芯片堆叠封装结构100A的制作已大致完成。

另一方面，如图4所示，热压头20具有多个引脚让位区20c，以令在下压热压头20的过程中，热压头20借由引脚让位区20c避开第二引脚138，使得第一压合面20a与第二压合面20b分别抵接第一引脚136以及第二引脚138。据此，有效避免在下压热压头20的过程中，造成第一引脚136与第二引脚138的损毁，以大幅提高工艺良率。

综上所述，本发明的多芯片堆叠封装结构包括芯片堆叠结构以及具有多层引脚的可挠性基板，其中芯片堆叠结构的第二芯片配置于第一芯片的第一主动表面上，并暴露出第一主动表面上的第一接垫，以使第一芯片与第二芯片分别与配置于可挠性基板的绝缘层的相对二表面上的第一引脚与第二引脚电性连接。据此，本发明的多芯片堆叠封装结构可借由多个芯片的配置以及多层引脚的可挠性基板，使单一封装体在不需增加单颗芯片的集成电路密度与持续缩减接点/引脚间距的情况下，仍可增加输出入端点（I/O）的数量，以因应电子产品高速、多功能、高解析度、高效能等需求。

另一方面，本发明的多芯片堆叠封装结构的制作方法是借由热压头使得第一引脚与第二引脚分别与第一芯片的第一接垫与第二芯片的第二接垫共晶接合而彼此电性连接。由于热压头是因应可挠性基板上的引脚布局以及芯片上的接垫布局，而具有引脚让位区及其相应的压合面。据此，可于一次工艺即同时接合多个芯片，可有效缩减制作时间及程序，进而降低制造成本。

虽然本发明已以实施例揭露如上，然其并非用以限定本发明，任何所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，故本发明的保护范围当视权利要求书所界定者为准。

Claims (10)

1.一种多芯片堆叠封装结构，其特征在于，包括：

芯片堆叠结构，包括第一芯片与第二芯片，该第一芯片具有第一主动表面以及多个配置于该第一主动表面上的第一接垫，而该第二芯片具有第二主动表面以及多个配置于该第二主动表面上的第二接垫，其中该第二芯片叠置于该第一芯片的该第一主动表面上并暴露出该多个第一接垫；以及

可挠性基板，包括至少一绝缘层、多个第一引脚以及多个第二引脚，该至少一绝缘层具有第一表面、第二表面以及元件孔，该第一引脚位于该至少一绝缘层的该第一表面上并延伸至该元件孔中，而与该第一接垫电性连接，该第二引脚设置于该至少一绝缘层的该第二表面上并延伸至该元件孔中，而与该第二接垫电性连接。

2.如权利要求1所述的多芯片堆叠封装结构，其特征在于，更包括封装胶体，填充于该元件孔内以包覆该第一芯片、该第二芯片、该多个第一引脚以及该多个第二引脚。

3.如权利要求1所述的多芯片堆叠封装结构，其特征在于，该可挠性基板更包括防焊层，分别配置于该至少一绝缘层的该第一表面与该第二表面上，以局部覆盖该多个第一引脚与该多个第二引脚。

4.如权利要求1所述的多芯片堆叠封装结构，其特征在于，更包括一胶层，配置于该第一芯片与该第二芯片之间，其中该胶层为导热胶材。

5.如权利要求1所述的多芯片堆叠封装结构，其特征在于，该第二芯片的该第二主动表面的面积小于或等于该第一芯片的该第一主动表面的面积。

6.一种多芯片堆叠封装结构的制作方法，其特征在于，包括：

提供第一芯片，该第一芯片具有第一主动表面以及多个配置于该第一主动表面上的第一接垫；

将第二芯片贴附于该第一芯片的该第一主动表面上并暴露出该多个第一接垫，以形成芯片堆叠结构，其中该第二芯片具有第二主动表面以及多个配置于该第二主动表面上的第二接垫；

提供可挠性基板，该可挠性基板包括至少一绝缘层、多个第一引脚以及多个第二引脚，该至少一绝缘层具有第一表面、第二表面以及元件孔，该第一引脚位于该至少一绝缘层的该第一表面上并延伸至该元件孔中，该第二引脚设置于该至少一绝缘层的该第二表面上并延伸至该元件孔中；以及

将该芯片堆叠结构与该至少一绝缘层的该元件孔对位，并借由热压头使得该多个第一引脚与该多个第二引脚分别和该多个第一接垫与该多个第二接垫接合而彼此电性连接。

7.如权利要求6所述的多芯片堆叠封装结构的制作方法，其特征在于，该热压头具有第一压合面与第二压合面，借由下压该热压头使得该第一压合面与该第二压合面分别抵接该多个第一引脚以及该多个第二引脚，并使得该多个第一引脚与该多个第二引脚分别和该多个第一接垫与该多个第二接垫接合而彼此电性连接。

8.如权利要求7所述的多芯片堆叠封装结构的制作方法，其特征在于，该热压头具有多个引脚让位区，以令在下压该热压头的过程中，该热压头借由该多个引脚让位区避开该多个第二引脚，以令该第一压合面与该第二压合面分别抵接该多个第一引脚以及该多个第二引脚。

9.如权利要求6所述的多芯片堆叠封装结构的制作方法，其特征在于，在将该芯片堆叠结构与该至少一绝缘层的该元件孔对位，并借由该热压头使得该多个第一引脚与该多个第二引脚分别与该多个第一接垫与该多个第二接垫接合而彼此电性连接后，更包括：

于该元件孔内填充封装胶体，且该封装胶体包覆该第一芯片、该第二芯片、该多个第一引脚以及该多个第二引脚。

10.如权利要求6所述的多芯片堆叠封装结构的制作方法，其特征在于，该第二芯片的该第二主动表面的面积小于或等于该第一芯片的该第一主动表面的面积。