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TWI871069B - 多晶片併接封裝設計方法及應用其之系統 - Google Patents

多晶片併接封裝設計方法及應用其之系統 Download PDF

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TWI871069B
TWI871069B TW112142044A TW112142044A TWI871069B TW I871069 B TWI871069 B TW I871069B TW 112142044 A TW112142044 A TW 112142044A TW 112142044 A TW112142044 A TW 112142044A TW I871069 B TWI871069 B TW I871069B
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design
transmission line
characteristic parameter
circuit
model
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徐健明
林昌賜
吳仕先
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財團法人工業技術研究院
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Abstract

一種多晶片併接封裝設計系統包括模型分析、三維模型分析及電性模擬。模型分析依據設計電路，取得設計電路之接腳連接模式、依據層疊構資訊，取得設計電路之至少一導電層、從數個傳輸線模型中，選擇符合接腳連接模式及至少一導電層之傳輸線模型、將層疊構資訊及設計規則代入所選之傳輸線模型，以產生等效電路、依據等效電路，產生傳輸線長度與特性參數之對應關係以及依據對應關係，取得對應特性參數設計目標的傳輸線長度。三維模型分析依據所取得之傳輸線長度，建構設計電路之三維模型。電性模擬判斷三維模型之特性參數是否符合特性參數設計目標。

Description

多晶片併接封裝設計方法及應用其之系統
本發明是有關於一種多晶片併接封裝設計方法及應用其之多晶片併接封裝設計系統。
現有封裝設計流程為佈局工程師依據設計規則進行線路繞線佈局，接著，電性工程師依據經驗進行封裝線路設計模擬分析(例如商用設計工具軟體Cadence/Ansys)，然後進行功能驗證。如果驗證成功，則結束。如果驗證不成功，則重新前面的步驟。然而，人為調整有容易誤判、耗時等問題。因此，如何改善前述習知問題是本技術領域業者努力目標之一。
因此，本發明提出一種多晶片併接封裝設計方法及應用其之多晶片併接封裝設計系統，適用於多晶片垂直方向或水平方向併接之系統化封裝設計方法，輸入晶片資訊及製程設計規則，透過此併接設計方法，完成通用併接設計及優化電性方法。
本發明一實施例提出一種多晶片併接封裝設計方法。多晶片併接封裝設計方法包括以下步驟：取得一設計電路的一電路圖； 依據設計電路的電路圖，進行一線路佈局；依據線路佈局，建構設計電路之一三維模型；當特性參數不符合特性參數設計目標，從一專利資料庫中篩選出符合線路佈局的一專利文件；以及，依據專利文件，優化設計電路。依據設計電路的電路圖進行線路佈局之步驟包括：依據該設計電路的電路圖，取得設計電路之一接腳連接模式；依據一層疊構資訊，取得設計電路之至少一導電層；從一電性模擬資料庫內的複數個傳輸線模型中，選擇符合接腳連接模式及至少一導電層之傳輸線模型；將層疊構資訊及一設計規則代入所選之傳輸線模型所對應的一等效電路；依據等效電路，產生一傳輸線長度與特性參數之對應關係；依據傳輸線長度與特性參數之對應關係，取得對應特性參數設計目標的傳輸線長度，傳輸線長度作為線路佈局時的一設計限制。在建構線路佈局之三維模型之步驟包括：依據所取得之傳輸線長度作為設計限制，進行設計電路之線路佈局，且建構線路佈局之三維模型。
本發明另一實施例提出一種多晶片併接封裝設計系統。多晶片併接封裝設計系統包括一模型分析、一三維模型分析及一電性模擬。模型分析用以：取得一設計電路的一電路圖；及，依據設計電路的電路圖，進行一線路佈局。三維模型分析用以：建構線路佈局之一三維模型。電性模擬用以：判斷三維模型之一特性參數是否符合一特性參數設計目標；當特性參數不符合特性參數設計目標，從一專利資料庫中篩選出符合線路佈局的一專利文件；及，依據專利文件，優化設計電路。模型分析更用以：依據一設計電路的一電路圖，取得設計電路之一接腳連接模式；依據一層疊構資訊，取得設計電路之至少一 導電層；從一電性模擬資料庫內的複多數個傳輸線模型中，選擇符合接腳連接模式及至少一導電層之傳輸線模型；將層疊構資訊及一設計規則代入所選之傳輸線模型，以產生一等效電路；依據等效電路，產生一傳輸線長度與特性參數之對應關係；及依據傳輸線長度與特性參數之對應關係，取得對應一特性參數設計目標的傳輸線長度，依據傳輸線長度作為線路佈局時的一設計限制。三維模型分析更用以：依據所取得之傳輸線長度作為設計限制，進行設計電路之線路佈局，建構線路佈局之三維模型。
本發明實施例係利用封裝設計方法導入傳輸線模型資料庫及專利資料庫，適用水平方向及垂直方向的多晶片併接封裝。
為了對本發明之上述及其他方面有更佳的瞭解，下文特舉實施例，並配合所附圖式詳細說明如下：
100:多晶片併接封裝設計系統
110:模型分析
120:三維模型分析
130:電性模擬
A,B:元件
A1,A2,B1,B2:接腳
C:光速
CF:電路圖
CM:接腳連接模式
CP、CS:電容
C1,C2,Cair:電容值
DR:設計規則
DK,ε r1,ε r2,ε eff :介電常數
DF:損耗正切
d:傳輸線寬度
EC:等效電路
EM:傳輸線模型資料庫
EM1:傳輸線模型
f0:輸入訊號頻率
G:接地線接腳
K(k 1),(
Figure 112142044-A0305-12-0022-54
):完全橢圓積分
h1,h2:厚度
h3,h4:距離
LM:導電層
LSS:電感
EM1a,EM1b,EM1c,EM1d,EM1e,EM1f,EM1g,EM1h:傳輸線模型
LS:層疊構資訊
M1:三維模型
PD:專利資料庫
PD1,PD1a,PD1b,PD1c,PD2,PD2a,PD2b,PD2c:專利文件
RS:電阻
R:傳輸線的電阻值
S:訊號線接腳
S11:反射損耗參數曲線
S21:插入損耗參數曲線
SR1,SR2,SR3:對應關係
S110~S194:步驟
t:傳輸線厚度
TL:傳輸線長度
TM1,TM2:矩陣
VL,IL,RL,Zo:特性參數
VLI,ILI:特性參數設計目標
w:溝槽寬度
Zo:特性阻抗
Z L :傳輸線特性阻抗
△Zo:設計容許誤差
ρ:電阻率
Γ:反射係數
第1圖繪示依照本發明一實施例之多晶片併接封裝設計系統的功能方塊圖。
第2圖繪示依照本發明一實施例之設計電路之局部電路圖之示意圖。
第3圖繪示第1圖之傳輸線模型資料庫之數個傳輸線模型的橫截面示意圖。
第4圖繪示選擇符合第1圖之接腳連接模式及至少一導電層之傳輸線模型的等效電路的示意圖。
第5圖繪示依照本發明實施例之設計電路之半導體封裝結構的局部剖視圖。
第6圖繪示第4圖之等效電路的插入損耗S21參數曲線的示意圖。
第7圖繪示第4圖之等效電路的一傳輸線長度與特性參數VL(電壓損失)的對應關係SR1的示意圖。
第8圖繪示依據所取得之傳輸線長度及層疊構資訊所建構設計電路之三維模型的局部正視圖。
第9圖繪示第1圖之多晶片併接封裝設計系統之封裝設計方法的流程圖。
第10圖繪示依照本發明一實施例之技術/功效/目標矩陣之示意圖。
第11圖繪示第4圖之等效電路的一傳輸線長度與特性參數IL(插入損耗)的對應關係SR2的示意圖。
第12圖繪示第4圖之等效電路的反射損耗的S11參數曲線的示意圖。
第13圖繪示第4圖之等效電路的一傳輸線長度與特性參數RL(反射損耗)的對應關係SR3的示意圖。
第14圖繪示第8圖之三維模型的之特性參數Zo(特性阻抗)圖。
第15圖繪示依照本發明另一實施例之技術/功效/目標矩陣之示意圖。
第16圖繪示第8圖之改善後三維模型之局部俯視圖。
本發明實施例將封裝設計方法應用於傳輸線模型資料庫及專利資料庫，適用於水平及垂直方向的多晶片整合封裝。
請參照第1~8圖，第1圖繪示依照本發明一實施例之多晶片併接封裝設計系統100的功能方塊圖，第2圖繪示依照本發明一實施例之設計電路之局部電路圖CF之示意圖，第3圖繪示第1圖之傳輸線模型資料庫EM之數個傳輸線模型EM1的示意圖，第4圖繪示選擇第1圖之符合接腳連接模式CM及至少一導電層LM之傳輸線模型EM1c的等效電路EC的示意圖，第5圖繪示依照本發明實施例之設計電路之半導體封裝結構的局部剖視圖，第6圖繪示第4圖之等效電路EC的插入損S21參數曲線的示意圖，第7圖繪示第4圖之等效電路EC的一傳輸線長度與特性參數VL(反射損耗)的對應關係SR1的示意圖，而第8圖繪示依據所取得之傳輸線長度TL及層疊構資訊LS所建構設計電路之三維模型M1的局部正視圖。
如第1圖所示，多晶片併接封裝設計系統100包括模型分析110、三維模型分析120、電性模擬130、傳輸線模型資料庫EM、層疊構資訊(layer stackup)LS、設計規則(design rule)DR及專利資料庫PD。傳輸線模型資料庫EM儲存有多數個傳輸線模型EM1。專利資料庫PD儲存有多數個專利文件PD1。此外，傳輸線模型資料庫EM、層疊構資訊LS及/或設計規則DR可預先儲存於多晶片併接封裝設計系統100，例如儲存於多晶片併接封裝設計系統100的一記憶體(未繪示)或模型分析110中。此外，模型分析110、三維模型分析120及/或電性模擬130例如是採用半導體製程所形成之實體電路，例如是半導 體晶片、半導體封裝件等。模型分析110、三維模型分析120與電性模擬130中至少二者可整合成單一個單元，或模型分析110、三維模型分析120及/或電性模擬130可整合於一控制器(controller)或一處理器(processor)。
模型分析110用以取得設計電路的電路圖CF以及依據設計電路的電路圖CF，進行線路佈局。三維模型分析120用以依據線路佈局，建構設計電路之一三維模型M1。電性模擬130用以判斷三維模型M1之特性參數是否符合特性參數設計目標；當特性參數不符合特性參數設計目標，從專利資料庫PD中篩選出符合線路佈局的專利文件；及，依據專利文件，優化設計電路。
進一步地說，如第1圖所示，模型分析110用以依據一設計電路的電路圖CF(例如電路圖CF繪示於第2圖)，取得設計電路之接腳連接模式；依據一層疊構資訊LS(如下表1)，取得至少一導電層LM；從多數個傳輸線模型EM1(例如傳輸線模型EM1繪示於第3圖)中，選擇符合接腳連接模式CM及至少一導電層LM之傳輸線模型EM1；將層疊構資訊LS及設計規則DR代入所選之傳輸線模型EM1，以產生所對應之等效電路EC；依據等效電路EC，產生一傳輸線長度與特性參數之對應關係SR1(例如對應關係SR1繪示於第7圖)；以及，依據傳輸線長度與特性參數的對應關係SR1，取得對應一特性參數設計目標的傳輸線長度TL(例如傳輸線長度TL繪示於第7圖)，此傳輸線長度TL可作為線路佈局時的設計限制。三維模型分析120用以依據所取得之傳輸線長度TL作為設計限制，進行設計電路之線路佈局， 建構設計電路之三維模型M1(例如三維模型M1繪示於第8圖)。電性模擬130用以取得三維模型M1特性參數符合特性參數設計目標；以及，當三維模型M1特性參數不符合特性參數設計目標，使用一技術/功效/目標矩陣，從專利資料庫PD中篩選出符合特性參數設計目標的專利文件PD1，並將專利文件PD1所揭露結構置入線路佈局之三維模型M1中。如此，多晶片併接封裝設計系統100依據電路圖資訊，從專利資料庫PD中篩選出符合特性參數設計目標的專利文件(若三維模型M1之特性參數不符合特性參數設計目標)。專利文件PD1例如是專利號碼，如專利號、公開號、申請號等。
請參照第9圖，其繪示第1圖之多晶片併接封裝設計系統100之封裝設計方法的流程圖。
在步驟S105，模型分析110取得設計電路的電路圖CF(如第2圖所示)。
然後，模型分析110可依據設計電路的電路圖，進行線路佈局。線路佈局例如包含以下步驟S110~S160。
在步驟S110，模型分析110可依據設計電路的電路圖CF(如第2圖所示)，取得設計電路之接腳連接模式CM。在一實施例中，模型分析110可分析電路圖CF以取得接腳連接模式CM，或者由人為輸入接腳連接模式CM於模型分析110。
詳言之，如第2圖所示，電路圖CF為元件A與元件B的連接模式。元件A包括至少二接腳A1及A2，元件B包括至少二接腳B1及B2，其中接腳A1與接腳B1電性連接，而接腳A2與接腳 B2。據此，元件A與元件B的接腳連接模式CM為「2對2」連接模式。元件A及元件B例如是晶片。元件A及元件B可以水平排列，也可是垂直堆疊。在另一實施例中，元件數量不限於二個，也可以是三個或多於三個。
在步驟S120，模型分析110依據層疊構資訊LS，取得設計電路之至少一導電層LM。層疊構資訊LS顯示設計電路所對應之半導體封裝結構的各層的資訊，如層厚、材料及材料參數(如導電率及/或介電常數、損耗正切等)。在一實施例中，模型分析110可分析層疊構資訊LS以取得至少一導電層LM，或者由人為輸入至少一導電層LM於模型分析110。
如下表1，層疊構資訊LS列出設計電路的各導電層之層厚、材料及導電率以及各層之厚度、材料及材量參數(如介電常數和導電率)。模型分析110從表1，取得設計電路之至少一導電層的數量為2層。
Figure 112142044-A0305-12-0008-1
在步驟S130，模型分析110從第3圖之傳輸線模型資料庫EM之數個傳輸線模型EM1中，選擇符合接腳連接模式CM及至 少一導電層LM之傳輸線模型EM1。
如第3圖所示，傳輸線模型資料庫EM包含至少一導電層(同一水平層為同一導電層)，至少一導電層之一者包含至少一訊號線接腳S及/或至少一接地線接腳G(選擇性)。例如，傳輸線模型EM1a的至少一導電層LM的數量為2，接腳連接模式CM為1對1；傳輸線模型EM1b的至少一導電層LM的數量為3，接腳連接模式CM為1對1；；傳輸線模型EM1c的至少一導電層LM的數量為1，接腳連接模式CM為1對1；傳輸線模型EM1d的至少一導電層LM的數量為2，接腳連接模式CM為1對1；傳輸線模型EM1e的至少一導電層LM的數量為2，接腳連接模式CM為2對2；傳輸線模型EM1f的至少一導電層LM的數量為3，接腳連接模式CM為2對2；傳輸線模型EM1g的至少一導電層LM的數量為1，接腳連接模式CM為2對2；；傳輸線模型EM1h的至少一導電層LM的數量為2，接腳連接模式CM為2對2。
模型分析110從前二步驟S110~S120可取得接腳連接模式CM為2對2且至少一導電層LM的數量為2之資訊，並以二個連接之傳輸線模型EM1e或EM1h進行模擬。
在步驟S140，模型分析110將層疊構資訊LS及設計規則DR代入所選之傳輸線模型EM1e，以產生如第4圖所示之等效電路EC。
如下表2所示，設計規則DR顯示設計電路所對應之半導體封裝結構的傳輸線寬、傳輸線距、傳輸線厚度、接墊間距、導電孔 直徑、介電層後等設計規則(或設計限制)。如表2及第5圖所示，表2之符號P1~P2標示於第5圖之設計電路之半導體封裝結構。
Figure 112142044-A0305-12-0010-2
如第4圖所示，等效電路EC包含至少一阻抗，如電容CP、CS、電感LS及/或電阻RS。電容CP、CS、電感LS及/或電阻RS的數值可視設計規則DR之規格而定，本發明實施例不加以限制。第4圖以1對1等效電路為例說明，二個1對1等效電路可連接成一個2對2等效電路。第4圖之電容CP、CS、電感LS及電阻RS可依據下式(A)~(D2)取得。
Figure 112142044-A0305-12-0010-4
Figure 112142044-A0305-12-0010-5
Figure 112142044-A0305-12-0010-6
Ccpw=C1+C2+Cair...(A3)
Figure 112142044-A0305-12-0010-8
Figure 112142044-A0305-12-0010-9
Figure 112142044-A0305-12-0010-10
Figure 112142044-A0305-12-0011-11
Figure 112142044-A0305-12-0011-13
Figure 112142044-A0305-12-0011-14
Figure 112142044-A0305-12-0011-15
Figure 112142044-A0305-12-0011-16
Figure 112142044-A0305-12-0011-17
Figure 112142044-A0305-12-0011-18
Figure 112142044-A0305-12-0011-19
Figure 112142044-A0305-12-0011-20
Figure 112142044-A0305-12-0011-21
Figure 112142044-A0305-12-0011-22
Rs=R/2...(C)
Figure 112142044-A0305-12-0011-23
Figure 112142044-A0305-12-0011-24
Figure 112142044-A0305-12-0011-25
L=Cs * Zo 2...(D2)
式中，如第3圖之傳輸線模型EM1c所示，K(k 1)及
Figure 112142044-A0305-12-0011-26
是完全橢圓積分(complete elliptic integral)，h1是下介電層的厚度，ε r1是下介電層的介電常數，h2是上介電層的厚度，ε r2是上介電層的介電常數，length是傳輸線長度，ρ為傳輸線材料的電阻率，t為傳輸線厚度，R為傳輸線的電阻值，C為光速3*108m/s，h3是第3圖之傳輸 線模型EM1c上方之導體(做為屏蔽，未繪示)相距共面波導結構的距離，h4是第3圖之傳輸線模型EM1c下方之導體(做為屏蔽，未繪示)相距共面波導結構的距離，d為傳輸線寬度，而w為溝槽寬度。
計算等效介電常數ε eff 及特性阻抗Zo時會採用共形映射技術(conformal mapping technology)，因此，假設導體厚度t=0且磁場牆沿著包含溝槽的介電邊界條件出現。假設電場存在部分區域，分析時共面波導結構可被拆成3個區塊解析，以介電材料來區隔，其中包括具有第一介電常數εr1之共面波導、具有第二介電常數εr2之共面波導及上下具有真空材料(εr=1)之共面波導，前述三個區塊各自形成電容值C1、C2及Cair，共面波導結構的總電容值等於三個區塊電容值的總和。
在步驟S150中，請同時參照第4~6圖所示，在本步驟中，模型分析110依據等效電路EC，產生一傳輸線長度與特性參數之對應關係SR1。
在本實施例中，特性參數VL以「電壓損失(voltage amplitude loss)」為例說明。
舉例來說，模型分析110可取得不同數量n之等效電路EC串接之特性參數VL(電壓損失)，以建立對應關係SR1。n為等於或大於1的正整數，本發明實施例不限定n的上限值。以一個(n=1)等效電路EC來說，模型分析110可取得一個等效電路EC之插入損耗(繪示於第6圖)之S21參數曲線，並從S21參數曲線取得對應一輸入訊號頻率f0(例如，2.4GHz)之參數曲線S21的參數值(即，S21(f 0)，依據 下式(1)取得對應之特性參數VL。依此原則，模型分析110可取得串接n個等效電路EC的特性參數VL(每多串一個等效電路EC，可取得對應之一個特性參數VL)，並據以建構出如第7圖所示之傳輸線長度與特性參數VL(電壓損失)的對應關係SR1。如第7圖所示，橫軸為n個等效電路EC串接後的傳輸線長度，單位為毫米(mm)。
Figure 112142044-A0305-12-0013-27
在步驟S160中，模型分析110可依據對應關係SR1，取得對應一特性參數設計目標VLI的傳輸線長度TL，此傳輸線長度TL可作為線路佈局時的設計限制。例如，如第7圖所示，以特性參數設計目標VLI為0.85伏特(Volt,V)，舉例來說代表容許電壓損失從1V至0.85V，對應0.85V的傳輸線長度TL為8毫米(mm)。換言之，設計電路之導電層之傳輸線長度最長不超過8mm，避免傳輸線末端的電壓低於0.85V。
在步驟S170中，如第8圖所示，在取得傳輸線長度TL後，三維模型分析120可依據傳輸線長度TL及層疊構資訊LS，進行設計電路之線路佈局，建構設計電路之三維模型M1(即，半導體封裝結構三維模型)。
在步驟S180中，電性模擬130判斷三維模型M1之特性參數VL是否滿足特性參數設計目標VLI。舉例來說，在建構三維模型M1後，電性模擬130可採用合適的分析技術，分析三維模型M1，以取得三維模型M1之特性參數VL。前述分析技術例如是電子設計自動化(Electronic design automation,EDA)，例如，Ansys或Cadence 所開發的EDA軟體。
若特性參數VL符合特性參數設計目標VLI，則流程結束。若特性參數VL不符合特性參數設計目標VLI，流程進入步驟S190，從傳輸線模型資料庫EM(專利文件)中搜尋解決(改善)方案。
在步驟S190，請參照第10圖，其繪示依照本發明一實施例之技術/功效/目標矩陣TM1之示意圖。電性模擬130使用一技術/功效/目標矩陣，從專利資料庫PD中篩選出可讓「三維模型M1之特性參數符合特性參數設計目標VLI」的專利文件。
然後，可依據專利文件，優化設計電路。
舉例來說，如第10圖所示，技術/功效/目標矩陣TM1列出技術、功效、設計目標與對應之專利文件(例如，專利號碼)的關係。從技術/功效/目標矩陣TM1可知，與降低電壓損失有關的是調整導體損耗及介質損耗，其中與導體損耗有關的是傳輸線寬、傳輸線長度及傳輸線厚度，而與介質損耗有關的是介電層厚度、介電層之介電常數DK及損耗正切(loss tangent)DF。與此些資訊相關的專利文件有專利文件PD1a。依據專利文件PD1a所述內容，讓「三維模型M1之特性參數符合特性參數設計目標VLI」可採用接地島結構。
在步驟S192，三維模型分析120建構對應的三維模型M1。多晶片併接封裝設計方法將專利文件中所揭露的結構置於電路佈局的三維模型。舉例來說，三維模型分析120依據所選之專利文件內的改善技術方案，更新(或修改)三維模型M1。具體的更新(或修改)三維模型M1的方式請參考後示之第16圖及其相關描述。
在步驟S194中，電性模擬130判斷更新(或修改)後三維模型M1之特性參數VL(電壓損失)是否符合特性參數設計目標VLI。舉例來說，在更新(或修改)後三維模型M1後，電性模擬130可採用例如是前述EDA分析技術，取得更新(或修改)後三維模型M1之特性參數VL。
若更新(或修改)後三維模型M1之特性參數VL符合特性參數設計目標VLI，則流程結束。若更新後三維模型M1之特性參數不符合特性參數設計目標VLI，流程回到步驟S190，再次從專利技術中搜尋解決方案。
以下說明多晶片併接封裝設計系統100之第二種封裝設計方法的流程圖。此實施例之封裝設計方法包括類似前述之流程，以下說明二者的差異步驟，相似或相同步驟於此不再贅述。
在步驟S150中，請參照第11圖，其繪示第4圖之等效電路EC的一傳輸線長度與特性參數IL的對應關係SR2的示意圖。模型分析110依據等效電路EC，產生一傳輸線長度與特性參數之對應關係SR2。
在本實施例中，特性參數IL以「插入損耗(insertion loss)」為例說明。
舉例來說，模型分析110可取得不同串接數量n之等效電路EC之插入損耗IL，以建立對應關係SR2。n為等於或大於1的正整數，本發明實施例不限定n的上限值。以一個(n=1)等效電路EC來說，模型分析110可取得一個等效電路EC之插入損耗S21參數曲 線(S21參數曲線繪示於第6圖)，並從S21參數曲線取得對應輸入訊號頻率f0(例如，2.4GHz)之參數曲線S21的參數值(即，S21(f 0))，此參數值建構第11圖之縱軸。依此原則，模型分析110可取得串接n個等效電路EC的特性參數IL(插入損耗)(每多串一個等效電路EC，可取得對應之一個特性參數IL)，並據以建構出如第11圖所示之傳輸線長度與特性參數IL的對應關係SR2。如第11圖所示，橫軸為n個等效電路EC串接後的傳輸線長度，單位為毫米(mm)。
在步驟S160中，模型分析110可依據對應關係SR2，取得對應一特性參數設計目標ILI的傳輸線長度TL。例如，如第11圖所示，以特性參數設計目標ILI(容許插入損耗)為-1.41dB舉例來說，對應插入損耗-1.41dB的傳輸線長度TL為8毫米。換言之，設計電路之導電層之傳輸線長度最長不超過8mm，避免傳輸線的容許插入損耗低於-1.41dB。
此外，模型分析110可採用下式(2)，取得特性參數設計目標ILI。式(2)中，Vout表示輸出電壓值，而Vin表示輸入電壓值。輸入電壓值Vin以1V為例，而輸出電壓值Vout以0.85V為例，據此所取得之特性參數設計目標ILI為-1.41dB。
Figure 112142044-A0305-12-0016-28
在步驟S170中，如第8圖所示，在取得傳輸線長度TL後，三維模型分析120可依據所取得之傳輸線長度TL及層疊構資訊LS，建構設計電路之三維模型M1(即，半導體封裝結構三維模型)。
在步驟S180中，電性模擬130判斷三維模型M1之特 性參數IL(插入損耗)是否滿足特性參數設計目標ILI。舉例來說，在建構三維模型M1後，電性模擬130可採用合適的分析技術，分析三維模型M1，以取得三維模型M1之特性參數IL。前述分析技術例如是電子設計自動化，例如，Ansys或Cadence所開發的EDA軟體。
若特性參數IL符合特性參數設計目標ILI，則流程結束。若特性參數IL不符合特性參數設計目標ILI，流程進入步驟S190，從傳輸線模型資料庫EM(專利文件)中搜尋解決方案。
在步驟S190，電性模擬130使用一技術/功效/目標矩陣，從專利資料庫PD中篩選出可讓「三維模型M1之特性參數符合特性參數設計目標ILI」的專利文件。取得專利文件的方法類似第10圖的描述，於此不再贅述。
在步驟S192，三維模型分析120建構對應的三維模型M1。多晶片併接封裝設計方法將專利文件中所揭露的結構置於電路佈局的三維模型。舉例來說，三維模型分析120依據所選之專利文件內的改善技術方案，更新(或修改)三維模型M1。
在步驟S194中，電性模擬130判斷更新(或修改)後三維模型M1之特性參數IL(插入損耗)是否符合特性參數設計目標ILI。舉例來說，在更新後三維模型M1後，電性模擬130可採用例如是前述EDA分析技術，取得更新後三維模型M1之特性參數IL。
若更新後三維模型M1之特性參數IL符合特性參數設計目標ILI，則流程結束。若更新後三維模型M1之特性參數不符合特性參數設計目標ILI，流程回到步驟S190，再次從專利技術中搜尋解 決方案。
以下說明多晶片併接封裝設計系統100之第三種封裝設計方法的流程圖。此實施例之封裝設計方法包括類似前述之流程，以下說明二者的差異步驟，相似或相同步驟於此不再贅述。
在步驟S150中，請參照第12~13圖，第12圖繪示第4圖之等效電路EC的反射損耗的S11參數曲線的示意圖，而第13圖繪示第4圖之等效電路EC的一傳輸線長度與特性參數RL(反射損耗)的對應關係SR3的示意圖。模型分析110依據等效電路EC，產生一傳輸線長度與特性參數RL之對應關係SR3。
在本實施例中，特性參數RL以「反射損耗(Return Loss)」為例說明。
舉例來說，模型分析110可取得不同數量n之等效電路EC串接後之反射損耗，以建立對應關係SR3。n為等於或大於1的正整數。以一個(n=1)等效電路EC來說，模型分析110可取得一個等效電路EC之反射損耗的S11參數曲線(S11參數曲線繪示於第12圖)，並從S11參數曲線取得對應輸入訊號頻率f0(例如，2.4GHz)之參數曲線S11的參數值(即，S11(f 0))，此參數值建構第13圖之縱軸。依此原則，模型分析110可取得串接n個等效電路EC的特性參數RL(反射損耗)(每多串一個等效電路EC，可取得對應之一個特性參數RL)，並據以建構出如第13圖所示之傳輸線長度與特性參數RL的對應關係SR3。如第13圖所示，橫軸為n個等效電路EC串接後的傳輸線長度，單位為毫米(mm)。第13圖之縱座標表示反射損耗。
在步驟S160中，模型分析110可依據對應關係SR3，取得對應一特性參數設計目標RLI的傳輸線長度TL。例如，如第13圖所示，以特性參數設計目標RLI(容許反射損耗)為-25dB舉例來說，對應-25dB的傳輸線長度TL為8毫米。換言之，設計電路之導電層之傳輸線的長度最長不超過8mm，避免傳輸線的反射損耗大於-25dB。
電性模擬130可採用下列公式(3A)~(3C)，取得特性參數RL(反射損耗)。式中，Z O 表示訊號源(例如，元件A)的特性阻抗，Z L 表示傳輸線特性阻抗，Γ表示反射係數，而△Zo表示設計容許誤差。
RL=-20 * log| Γ |....(3A)
Γ=(Z L -Z O )/(Z L +Z O )...(3B)
Z L =Zo±△Zo...(3C)
以訊號源特性阻抗Z O 為50歐姆(Ω)而設計容許誤差△Zo為5%為例，計算所得之特性參數RL(反射損耗)介於-32.3dB~-35.3dB之間。
在步驟S170中，如第8圖所示，在取得傳輸線長度TL後，三維模型分析120可依據所取得之傳輸線長度TL及層疊構資訊LS，建構設計電路之三維模型M1(即，半導體封裝結構三維模型)。
在步驟S180中，電性模擬130判斷三維模型M1之特性參數Zo(特性阻抗)是否滿足特性參數設計目標Z O ±△Zo。舉例來說，在建構三維模型M1後，電性模擬130可採用合適的分析技術，分析三維模型M1，以取得三維模型M1之特性參數Zo。前述分析技術例如是電子設計自動化，例如，Ansys或Cadence所開發的EDA軟體。
請參照第14圖，其繪示第8圖之三維模型M1之特性參數的示意圖。由圖可知，三維模型M1的最大特性參數Zo(max)(112Ω)大於110Ω。亦即，特性參數Zo超過特性參數設計目標Z O ±△Zo(介於90Ω~110Ω)之範圍。一條傳輸線之特性參數設計目標Z O 為50Ω，本發明實施例之傳輸線為一對，因此特性參數設計目標Z O 為100Ω，在考慮10%之容許誤差後，特性參數設計目標Z O 介於90Ω~110Ω。
若特性參數Zo(特性阻抗)滿足特性參數設計目標Z O ±10%之範圍，則流程結束。若特性參數Zo(特性阻抗)超過特性參數設計目標Z O ±10%之範圍，流程進入步驟S190，從傳輸線模型資料庫EM(專利文件)中搜尋解決方案。
在步驟S190，請參照第15圖，其繪示依照本發明另一實施例之技術/功效/目標矩陣TM2之示意圖。電性模擬130使用技術/功效/目標矩陣TM2，從專利資料庫PD中篩選出可讓「三維模型M1之特性參數Zo(特性阻抗)落於特性參數設計目標Z O ±△Zo之範圍」的專利文件。
舉例來說，如第15圖所示，技術/功效/目標矩陣TM2列出技術、功效、設計目標與對應之專利文件(例如，專利號碼)的關係。從技術/功效/目標矩陣TM2可知，與降低反射損耗有關的是調整電容值及電感值，其中與電容值有關的是傳輸線距、厚度及介電層之介電常數(DK)，而與電感值有關的是傳輸線之寬度、長度及厚度。與此些資訊相關的專利文件有專利文件PD2a。依據專利文件PD2a所述內容，讓「三維模型M1之特性參數Zo(max)落於特性參數設計目標Z O ±△Zo 之範圍」可採用接地島結構。
在步驟S192，請參照第16圖，其繪示第8圖之改善後三維模型M1之局部俯視圖。三維模型分析120建構對應的三維模型M1。多晶片併接封裝設計方法將專利文件中所揭露的結構置於電路佈局的三維模型。例如，三維模型分析120將接地島結構M1G的改善結構置於先前三維模型M1中。
在步驟S194中，電性模擬130判斷更新(或修改)後三維模型M1之特性參數Zo(特性阻抗)是否滿足特性參數設計目標Z O ±△Zo之範圍。舉例來說，在更新(或修改)後三維模型M1後，電性模擬130可採用例如是EDA分析技術，取得更新後三維模型M1之最大特性阻抗Zo(max)。
若更新(或修改)後三維模型M1之特性參數Zo位於特性參數設計目標Z O ±△Zo之範圍，則流程結束。若更新後三維模型M1之特性參數Zo超出特性參數設計目標Z O ±△Zo之範圍，流程回到步驟S190，再次從專利技術中搜尋解決方案。
綜上所述，雖然本發明已以實施例發明如上，然其並非用以限定本發明。本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾。因此，本發明之保護範圍當視後附之申請專利範圍所界定者為準。
100:多晶片併接封裝設計系統
110:模型分析
120:三維模型分析
130:電性模擬
CF:電路圖
CM:接腳連接模式
DR:設計規則
EC:等效電路
EM:傳輸線模型資料庫
EM1:傳輸線模型
LM:導電層
M1:三維模型
LS:層疊構資訊
TL:傳輸線長度
PD:專利資料庫
PD1:專利文件
SR1,SR2,SR3:對應關係

Claims (16)

  1. 一種多晶片併接封裝設計方法，包括：取得一設計電路的一電路圖；依據該設計電路的該電路圖，進行一線路佈局；建構該線路佈局之一三維模型；判斷該三維模型之一特性參數是否符合一特性參數設計目標；當該特性參數不符合該特性參數設計目標，從一專利資料庫中篩選出符合該線路佈局的一專利文件；以及依據該專利文件，優化該設計電路；其中，依據該設計電路的該電路圖進行該線路佈局之步驟包括：依據該設計電路的該電路圖，取得該設計電路之一接腳連接模式；依據一層疊構資訊，取得該設計電路之至少一導電層；從一傳輸線模型資料庫內的複數個傳輸線模型中，選擇符合該接腳連接模式及該至少一導電層之該傳輸線模型；將該層疊構資訊及一設計規則代入所選之該傳輸線模型，以產生一等效電路；依據該等效電路，產生一傳輸線長度與特性參數之對應關係；依據該傳輸線長度與特性參數之對應關係，取得對應該特性參數設計目標的該傳輸線長度，該傳輸線長度作為該線路佈局時的一設計限制；以及 其中，在建構該線路佈局之該三維模型之步驟包括：依據所取得之該傳輸線長度作為設計限制，進行該設計電路之該線路佈局，且建構該線路佈局之該三維模型。
  2. 如請求項1所述之多晶片併接封裝設計方法，其中從該專利資料庫中篩選出符合該線路佈局的該專利文件之步驟包括：當該特性參數不符合該特性參數設計目標，使用一技術/功效/目標矩陣，從該專利資料庫中篩選出符合該特性參數設計目標的該專利文件，並將該專利文件所揭露結構置入該線路佈局之該三維模型中。
  3. 如請求項1所述之多晶片併接封裝設計方法，其中該特性參數VL為一電壓損失；該多晶片併接封裝設計方法更包括：依據下式(1)取得該電壓損失；
    Figure 112142044-A0305-13-0002-29
     其中，f 0表示一輸入訊號頻率，而S21表示S參數之插入損耗。
  4. 如請求項3所述之多晶片併接封裝設計方法，其中該多晶片併接封裝設計方法更包括：取得不同串接數量之該些等效電路之該些電壓損失，以建立該傳輸線長度與該電壓損失之對應關係。
  5. 如請求項1所述之多晶片併接封裝設計方法，其中該特性參數為一插入損耗；該多晶片併接封裝設計方法更包括：依據下式(2)取得該特性參數設計目標ILI；
    Figure 112142044-A0305-13-0003-30
     其中，Vout表示一輸出電壓值，而Vin表示一輸入電壓值。
  6. 如請求項5所述之多晶片併接封裝設計方法，其中該多晶片併接封裝設計方法更包括：取得不同串接數量之該些等效電路之該些插入損耗，以建立該傳輸線長度與該插入損耗之對應關係。
  7. 如請求項1所述之多晶片併接封裝設計方法，其中該特性參數為一反射損耗；該多晶片併接封裝設計方法更包括：依據下式取得該特性參數設計目標RL；RL=-20*log| Γ |；其中，反射係數Γ=(ZL-Zo)/(ZL+Zo)，其中ZL為傳輸線特性阻抗，Zo為訊號源特性阻抗。
  8. 如請求項7所述之多晶片併接封裝設計方法，其中該多晶片併接封裝設計方法更包括：取得不同數量之該些等效電路串接後之該些反射損耗，以建立該傳輸線長度與該反射損耗之對應關係。
  9. 一種多晶片併接封裝設計系統，包括：一模型分析，用以：取得一設計電路的一電路圖；及依據該設計電路的該電路圖，進行一線路佈局；一三維模型分析，用以：建構該線路佈局之一三維模型；一電性模擬，用以： 判斷該三維模型之一特性參數是否符合一特性參數設計目標；當該特性參數不符合該特性參數設計目標，，從一專利資料庫中篩選出符合該特性參數設計目標的該專利文件；及依據該專利文件，優化該設計電路；其中，該模型分析更用以：依據一設計電路的一電路圖，取得該設計電路之一接腳連接模式；依據一層疊構資訊，取得該設計電路之至少一導電層；從一電性模擬資料庫內的複數個傳輸線模型中，選擇符合該接腳連接模式及該至少一導電層之該傳輸線模型；將該層疊構資訊及一設計規則代入所選之該傳輸線模型，以產生一等效電路；依據該等效電路，產生一傳輸線長度與特性參數之對應關係；及依據該傳輸線長度與特性參數之對應關係，取得對應一特性參數設計目標的該傳輸線長度，依據該該傳輸線長度作為該線路佈局時的一設計限制；其中，該三維模型分析更用以：依據所取得之該傳輸線長度作為設計限制，進行該設計電路之該線路佈局，且建構該線路佈局之該三維模型。
  10. 如請求項9所述之多晶片併接封裝設計系統，其中該電性模擬更用以： 當該特性參數不符合該特性參數設計目標，使用該技術/功效/目標矩陣，從該專利資料庫中篩選出符合該特性阻抗目標的該專利文件，並將該專利文件所揭露結構置入該線路佈局之該三維模型中。
  11. 如請求項9所述之多晶片併接封裝設計系統，其中該特性參數VL為一電壓損失；該模型分析更用以：依據下式(1)取得該電壓損失；
    Figure 112142044-A0305-13-0005-31
     其中，f 0表示一輸入訊號頻率，而S21表示S參數之插入損耗。
  12. 如請求項11所述之多晶片併接封裝設計系統，其中該模型分析更用以：取得不同數量之該些等效電路串接後之該些電壓損失，以建立該傳輸線長度與電壓損失之對應關係。
  13. 如請求項9所述之多晶片併接封裝設計系統，其中該特性參數為一插入損耗；該模型分析更用以：依據下式(2)取得該特性參數設計目標ILI；
    Figure 112142044-A0305-13-0005-32
     其中，Vout表示一輸出電壓值，而Vin表示一輸入電壓值。
  14. 如請求項13所述之多晶片併接封裝設計系統，其中該模型分析更用以：取得不同串接數量之該些等效電路之該些插入損耗，以建立該傳輸線長度與插入損耗之對應關係。
  15. 如請求項9所述之多晶片併接封裝設計系統，其中該特性參數為一反射損耗；該模型分析更用以：依據下式取得該特性參數設計目標RL；RL=-20*log| Γ |；其中，反射係數Γ=(ZL-Zo)/(ZL+Zo)，其中ZL為傳輸線特性阻抗，Zo為訊號源特性阻抗。
  16. 如請求項15所述之多晶片併接封裝設計系統，其中該模型分析更用以：取得不同串接數量之該些等效電路之該些反射損耗，以建立該傳輸線長度與反射損耗之對應關係。
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