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CN104201210B - 二极管以及包括该二极管的组件 - Google Patents

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CN104201210B CN201410333643.8A CN201410333643A CN104201210B CN 104201210 B CN104201210 B CN 104201210B CN 201410333643 A CN201410333643 A CN 201410333643A CN 104201210 B CN104201210 B CN 104201210B
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Abstract

本发明涉及二极管以及包括该二极管的组件，平面肖特基二极管，其半导体材料包括异质结，其至少在一个半导体层中产生2DEG。金属阳极接触位于上半导体层的顶部上，并且与该半导体层形成肖特基接触。金属阴极接触连接到2DEG，与包含2DEG的层形成欧姆接触。

Description

二极管以及包括该二极管的组件
本申请是申请日为2009年12月3日、国际申请号为PCT/US2009/066647、国家申请号为200980156127.X、发明创造名称为“半导体异质结构”的中国专利申请的分案申请。
技术领域
本发明涉及半导体电子器件，具体地涉及基于半导体异质结的肖特基二极管。
背景技术
二极管被用于广泛的电子电路中。在高压开关应用的电路中使用的二极管理论上要求下面的特性。当反向偏置时(即，阴极处于比阳极更高的电压)，二极管应该能够耐受大电压，而同时允许尽可能少的电流通过。必须耐受的电压量取决于应用；例如，许多高功率开关应用要求二极管能够耐受至少600V或至少1200V的反向偏压，而没有大量电流通过。当电流正向流过二极管时(从阳极到阴极)，二极管两端的正向电压降Von应该尽可能小，以最小化传导损耗，或者换句话说二极管导通电阻Ron应该尽可能小。最后，当二极管被反向偏置时在二极管中存储的电荷量应该尽可能小，以减少二极管两端的电压改变时电路中的瞬时电流，由此减小了开关损耗。
在二极管中，一般在上述各种特性之间存在平衡。例如，硅肖特基二极管一般可以显示出优良的开关速度和导通态性能，但是要遭受大反向漏电流，使其不适合高压应用。相反，高压Si PIN二极管可以耐受大反向偏置电压，具有低漏电流，但是一般显示出高导电和开关损耗。此外，PIN二极管中的反向恢复电流增加了晶体管在电路中损耗。
在图1和2中示出了典型的肖特基二极管的视图。图1示出了垂直二极管结构。层2和4由相同导电类型的半导体材料构成，其中层2是重掺杂的，而层4是轻掺杂的。金属层7与层4形成肖特基阳极接触，并且金属层8与层2形成欧姆阴极接触。增加有源器件面积和/或降低半导体层4的厚度，可减小正向操作电压Von，但是会增加反向偏置泄漏。
图2a和2b示出了横向二极管结构，其中图2a是二极管结构的截面图，而图2b是二极管结构的平面图(顶视图)。层12和14由相同导电类型的半导体材料构成(即，它们都是n型或都是p型)，其中层12是重掺杂的，而层14是轻掺杂的。金属层17与层14形成肖特基接触，而金属层18与层2形成欧姆接触。当阳极和阴极的平面结构需要封装时，或当在绝缘衬底上外延生长半导体材料时，几何形状优选为垂直的。由于正向电流必须通过的区域19的附加横向电阻，横向几何形状的导通电阻Ron一般比垂直几何形状的导通电阻Ron大。另外，作为正向电流横向向外流过非零表面电阻的层12的结果，流过14的电流易于向台面的边缘聚集，由此进一步增加了导通电阻。
在标准的肖特基二极管中，当二极管被反向偏置时会产生肖特基势垒下降，导致增加的反向偏置电流。在图3a和3b的图中示意性示出了图1中二极管的肖特基势垒下降。图3a和3b是沿着图1中的虚线117的能带图，其中图3a对应于施加零偏置，即，阳极接触7和阴极接触8处于相同的电压，而图3b对应于反向偏置VR，即阳极接触7处于比阴极接触8低的电压。结构中的电场与图3a和3b中的导通带EC的斜率成正比。图3b中的肖特基势垒高度，(ΦB)R，比图3a中的势垒高度，(ΦB)0，低△ΦB，其中△ΦB随着在VR增加时出现的金属-半导体结附近的最大电场的增加而增加。当该器件两端的反向电压增加时，肖特基势垒的这种下降会导致增加的反向偏置电流。
希望提供在保持低的导通电阻的同时可以实现高阻挡电压的二极管。对于工艺集成和降低成本，希望可以容易与其它电路部件如晶体管集成的二极管结构。另外，由于可以潜在地实现低的反向漏电流，所以希望肖特基势垒下降减缓的肖特基二极管。
发明内容
描述了具有低导通电阻、高击穿电压和低反向漏电流的半导体肖特基二极管。这里描述的器件能够二维电子气(2DEG)，以减小导通电阻和导电损耗，并且可以包括一个或多个下面的特征。二极管可以包括一个场极板或多个场极板，以增加击穿电压。二极管可以包括肖特基势垒，其在反向偏置操作期间不下降。二极管可以与半导体晶体管集成在同一衬底上。
在一方面，描述了一种二极管。该二极管包括第一Ⅲ-N材料层、第二Ⅲ-N材料层和两个端子。第二Ⅲ-N材料层位于第一Ⅲ-N材料层上，其中由于第一Ⅲ-N材料层和第二Ⅲ-N材料层之间的成分差异，2DEG沟道位于第一Ⅲ-N材料层中。第一端子是由与第二Ⅲ-N材料层形成的肖特基接触构成的阳极，并且第二端子是与2DEG沟道欧姆接触的单一阴极。
在另一方面，描述了一种二极管。该二极管包括第一Ⅲ-N材料层、第二Ⅲ-N材料层、第三Ⅲ-N材料层、第四Ⅲ-N材料层和两个端子。第二Ⅲ-N材料层位于第一Ⅲ-N材料层上。第二Ⅲ-N材料层与第一Ⅲ-N材料层成分不同。第三Ⅲ-N材料层位于第二Ⅲ-N材料层上，并且与第二Ⅲ-N材料层成分不同。第四Ⅲ-N材料层位于第三Ⅲ-N材料层上。由于第三Ⅲ-N材料层和第四Ⅲ-N材料层之间的成分差异，在第三Ⅲ-N材料层中邻近第四Ⅲ-N材料层处产生2DEG沟道。第一端子是由与第四Ⅲ-N材料层的肖特基接触构成的阳极，第二端子是与2DEG沟道欧姆接触的单一阴极。
在另一方面，描述了一种二极管，其包括第一Ⅲ-N材料层、第二Ⅲ-N材料层、阳极和单一阴极。第二Ⅲ-N材料层是成分分级的，并且具有由极化感应电荷分布构成的沟道。阳极由与第二Ⅲ-N材料层的肖特基接触构成。阴极与沟道欧姆接触。
在另一方面，描述了一种二极管，其包括：衬底；衬底上的第一Ⅲ-N材料层；第一Ⅲ-N材料层上的第二Ⅲ-N材料层，其中第二Ⅲ-N材料层与第一Ⅲ-N材料层成分不同；第二Ⅲ-N材料层上的第三Ⅲ-N材料层；和两个端子。由于第一Ⅲ-N材料层和第二Ⅲ-N材料层之间的成分差异，2DEG沟道位于第二Ⅲ-N材料层中邻近第一Ⅲ-N材料层处，并且第一、第二和第三Ⅲ-N材料层是N-极性的或氮终止的半极性材料。一个端子是由与第三Ⅲ-N材料层的N面的肖特基接触构成的阳极，另一端子是与2DEG沟道欧姆接触的单一阴极。
在另一方面，描述一种二极管，其包括：第一Ⅲ-N材料层；第一Ⅲ-N材料层上的第二Ⅲ-N材料层；第一Ⅲ-N材料层上的第一绝缘体层，其使得第二Ⅲ-N材料层位于第一绝缘体层和第一Ⅲ-N材料层之间；和两个端子。第二Ⅲ-N材料层具有厚度，并且由于第一Ⅲ-N材料层和第二Ⅲ-N材料层之间的成分差异，第一2DEG沟道位于第一Ⅲ-N材料层中。绝缘体层小于7nm厚。第一端子是阳极，其延迟穿过第二Ⅲ-N材料层的整个厚度，以接触第一Ⅲ-N材料层，并与第一Ⅲ-N材料层形成肖特基接触，并且具有在第一绝缘体层上方延伸的延伸部分，且第二端子是与第一2DEG沟道欧姆接触的单一阴极。
在另一方面，描述了一种二极管，其包括：第一Ⅲ-N材料层、第一Ⅲ-N材料层上的第二Ⅲ-N材料层、第三Ⅲ-N材料层、第四Ⅲ-N材料层和两个端子。第二Ⅲ-N材料层具有厚度，并且由于第一Ⅲ-N材料层和第二Ⅲ-N材料层之间的成分差异，第一2DEG沟道位于第一Ⅲ-N材料层中。第二Ⅲ-N材料层位于第一Ⅲ-N材料层和第三Ⅲ-N材料层之间。第三Ⅲ-N材料层位于第四Ⅲ-N材料层和第二Ⅲ-N材料层之间，并且由于第三Ⅲ-N材料层和第四Ⅲ-N材料层之间的成分差异，第二2DEG沟道位于第三Ⅲ-N材料层中。第一端子是阳极，其延迟穿过第二Ⅲ-N材料层的整个厚度，以接触第一Ⅲ-N材料层，并与第一Ⅲ-N材料层形成肖特基接触，并且具有在第一绝缘体层上方延伸的延伸部分，且第二端子是与第一2DEG沟道欧姆接触的单一阴极。
在另一方面，描述了一种二极管，其包括：第一Ⅲ-N材料层；第二Ⅲ-N材料层，其中第二Ⅲ-N材料层具有厚度并且是成分分级的，且具有由极化感应电荷分布构成的沟道；阳极，与第二Ⅲ-N材料层形成肖特基接触，其中阳极延迟穿过第二Ⅲ-N材料层的整个厚度并且具有在第二Ⅲ-N材料层上方延伸的延伸部分；和与沟道欧姆接触的单一阴极。
在另一方面，描述一种二极管，其包括Ⅲ-N半导体材料、阳极肖特基接触和阴极接触，其中与阳极和阴极处于相同电压时相比，阳极接触的肖特基势垒高度在二极管反向偏置时基本不减小。
实施例可以包括一个或多个下面的特征。当二极管正向偏置时，电流可以主要通过肖特基势垒和2DEG沟道从阳极流向阴极。第一Ⅲ-N材料层可以包含GaN。第二Ⅲ-N材料层可以在对应于阳极的位置处凹进。场极板可以电连接到阳极。绝缘层可以围绕阳极并且位于场极板和第二Ⅲ-N材料层之间。第二Ⅲ-N材料层可以包括凹进，在其中背面导电层与阴极电接触。第二Ⅲ-N材料层的区域可以是n型的，该区域接触阴极和导电层。第三Ⅲ-N材料层可以位于第二Ⅲ-N材料层的与第一Ⅲ-N材料层相反的一侧上，并且绝缘体层可以位于第三Ⅲ-N材料层与第二Ⅲ-N材料层相反处上，其中第三Ⅲ-N材料层至少是第二Ⅲ-N材料层的五倍厚并且是掺杂的，并且阳极位于第三Ⅲ-N材料层和绝缘体层中的凹进中。第二2DEG沟道可以在第一Ⅲ-N材料层中邻近第二Ⅲ-N材料层处产生。层中的分级会产生n型导电性。整个第二Ⅲ-N材料层可以是分级的。第一Ⅲ-N材料层和第二Ⅲ-氮材料层可以定向在极化方向上。该层可以定向在[0 0 0 1]极化方向上。第一Ⅲ-N材料层和第二Ⅲ-N材料层可以定向在半极化方向上。半极化方向可以是镓终止的半极化方向。第二Ⅲ-N材料层可以是AlxGa1- xN，其中从层与第一Ⅲ-N材料层邻近的部分到层与第三Ⅲ-N材料层的邻近部分，x从大约0变化到小于0.3，并且第三Ⅲ-N材料层可以是GaN或AlzGa1-zN。z可以大于x的最大值，并且2DEG位于第二Ⅲ-N材料层中。z可以小于x的最大值。第一Ⅲ-N材料层可以是掺杂的。对于一些二极管，当二极管反向偏置时，肖特基势垒高度基本不减小。场极板可以从阳极的延伸部分延伸，并且第二绝缘体层位于场极板和第一绝缘体层之间。侧壁绝缘材料可以围绕阳极的横向侧壁，其中阳极的水平部分接触第一Ⅲ-N材料层。Ⅲ-N材料层之一可以是AlN。绝缘体可以位于延伸部分和第四Ⅲ-N材料层之间，并且侧壁绝缘体可以位于阳极的横向侧和第二Ⅲ-N材料层之间，其中阳极的底侧形成与第一Ⅲ-N材料层的肖特基接触。绝缘体层可以位于第二Ⅲ-N材料层上，其中绝缘体层位于第二Ⅲ-N材料层和阳极的延伸部分之间。
一种组件可以由这里描述的任意一种二极管形成。组件还可以包括Ⅲ-N晶体管，其中二极管的两个端子中的一个端子电连接Ⅲ-N晶体管的端子。二极管的阳极可以电连接到Ⅲ-N晶体管的漏极。二极管和Ⅲ-N晶体管可以位于公用衬底上。组件可以包括增强型Ⅲ-N晶体管，其中二极管的端子电连接到Ⅲ-N晶体管的端子。
在附图和下面的描述中列出了本发明的一个或多个实施例的细节。通过描述和附图以及通过权利要求，本发明的其它特征、目的和优点将更明显。
附图说明
图1是现有技术的二极管器件的截面图。
图2a和2b分别是现有技术的二极管器件的截面图和平面图。
图3a和3b是不同操作条件期间图1中的器件的能带图。
图4a和4b分别是半导体二极管的一个实施例的截面图和平面图。
图4c示出了在一种模式的操作期间电子流过图4a的器件的路径。
图5a和5b分别是与HEMT器件串联集成的图4中的器件的截面图和平面图。
图5c是图5a和5b中的布局的电路示意图。
图6是半导体二极管的实施例的截面图。
图7a和7b是半导体二极管的其它实施例的截面图。
图8是半导体二极管的实施例的截面图。
图9a、9b、9c和9d是半导体二极管的其它实施例的截面图。
图10a是半导体二极管的实施例的截面图。
图10b和10c分别是与HEMT器件串联集成的图10a中的器件的截面图和平面图。
图10d是图10b和10c中的布局的电路示意图。
图11a是半导体二极管的实施例的截面图。
图11b和11c分别是与HEMT器件串联集成的图11a中的器件的截面图和平面图。
图11d是图11b和11c中的布局的电路示意图。
图12a是半导体二极管的实施例的截面图。
图12b和12c分别是与HEMT器件串联集成的图12a中的器件的截面图和平面图。
图12d是图12b和12c中的布局的电路示意图。
图13是半导体二极管的实施例的截面图。
图14a、14b和14c是半导体二极管的实施例的截面图。
图15a和15b分别是半导体二极管的实施例的截面图和平面图。
图16a和16b是在各个工作条件期间图15a中的器件的能带图。
各图中相同的附图标记表示相同的元件。
具体实施方式
描述了可以耐受高反向电压同时显示出低导通电阻Ron以及低开关损耗的基于半导体异质结构的二极管。图4a和4b中示出了本发明的实施例，其中图4a是本实施例的截面图，图4b是本实施例的平面图(顶视图)。简言之，本实施例的半导体器件包括衬底20、在衬底的顶部上的第一半导体层22和在第一半导体层的顶部上的第二半导体层24。半导体层22和24具有彼此不同的成分，选择该成分使得在第一半导体层22中、第一和第二半导体层22和24之间的界面附近的产生二维电子气(2DEG)26。阳极接触27或多个接触形成在第二半导体层24的表面25的顶部上，并且形成单一阴极接触28，其接触2DEG 26并完全靠近至少一部分阳极接触27。如这里使用的，术语“单一阴极接触”指的是用作阴极的单一金属接触，或者用作阴极的多个接触，它们被电连接使得每个接触上的电位大约相同。如这里使用的，如果两个或多个接触或其它零件通过充分导电的材料连接，以确保每个接触或其它零件上的电位总是大约相同，就称这两个或多个接触或其它零件“电连接”。尽管理论上优化该形状以最小化用于给定正向电流所需要的器件面积，但是阳极和阴极接触27和28可以是任意形状。阳极接触27是肖特基接触，并且单一阴极接触28是欧姆接触。
如前面所述的，半导体层22和24具有彼此不同的成分。选择该成分使得第二半导体层24具有比第一半导体层22更大的带隙，这帮助使得能够形成2DEG 26。半导体层22和24中的极化场，其包括自发极化和压电极化，可以彼此不同，并且可以有助于产生2DEG 26。如果半导体层22和24由非极性半导体材料制成，那么用n型杂质全部或部分掺杂的第二半导体层24对产生2DEG也是必需的。虽然通过用n型杂质全部或部分注入第二半导体层24，可以增加2DEG表面电荷浓度，但是如果半导体层22和24中至少一个由极性半导体材料构成，并且这些层中至少一个中的极化场具有垂直于表面25的分量，那么可以通过极化场产生2DEG26，而不需要对任一半导体层进行任何实质注入。
Ⅲ-Ⅴ半导体材料可以用于层22和24，其中选择Ⅲ-Ⅴ层的成分使得满足层22和24的要求。高电子迁移率晶体管(HEMT)器件可以利用类似组的半导体材料，以在所述器件中产生2DEG沟道。作为例子，半导体层22可以是GaN，而层24可以是AlGaN，其中层24可以是n掺杂的或者可以不包含显著浓度的掺杂杂质。在层24未掺杂的情况下，产生的2DEG缘自层22和24之间的极化场的不同。由于这里描述的二极管的半导体材料的构造可以与能够在同一电路中使用的HEMT器件相同，所以二极管和HEMT器件可以集成在单一芯片上，例如如图5a和5b中所示，由此简化了制备工艺和减少成本。
衬底20可以是任意适合的衬底，只要其上可以形成半导体层22和24。在一些实施例中，缓冲层被包括在衬底20和半导体层22之间，以最小化层22和24中的材料缺陷。形成在层24的表面25上的阳极接触27，形成与层24的肖特基接触。阴极接触28在欧姆区域19中接触2DEG，形成作为基本欧姆接触的接触。阴极接触28可以制作成以多种方式接触2DEG。例如，可以在层24的表面25上的欧姆区域29中沉积金属或金属的组合，之后进行热退火，其会使沉积的金属与底层的半导体材料形成金属合金。可以接触2DEG的其他方法包括但不限于n型掺杂剂离子注入到欧姆区域29中，之后在该区域上面进行金属沉积，或者是蚀刻掉欧姆区域29中的材料并且再生长n型材料，之后在该区域上面进行金属沉积。
图4a中的二极管工作如下。当阳极接触27上的电压小于阴极接触28上的电压时，使得阳极接触27和III-V层24之间的肖特基结反向偏置，二极管处于截止状态，在阳极和阴极之间基本没有电流流动。当阳极接触27上的电压大于阴极接触28上的电压时，如图4c所示，阳极接触27和III-V层24之间的肖特基结正向偏置，且二极管处于导通状态。电子5从阴极接触28主要通过2DEG26以及然后通过正向偏置的肖特基结流到阳极接触27中。也就是说，至少99％的总正向偏置电流从阳极通过肖特基势垒并通过2DEG沟道流到阴极。少量的漏电流可以通过其它通路、例如沿着器件的表面流动。
图5a和5b分别示出了与集成在同一芯片上的HEMT 61串联连接的图4a的实施例的二极管60的截面图和平面图。HEMT61分别包括源极和漏极欧姆接触34和35，以及栅极接触36。HEMT任选地可以包括栅极绝缘体、栅极凹进、场极板、钝化层以及本领域公知的其它特征。二极管通过互连37连接到HEMT，该互连可以通过在半导体表面和互连之间包括绝缘体39与半导体隔离。通常，互连连接两个二极管端中的任意一个至三个HEMT端的任一个。图5c中示出了图5a和5b的布局的电路示意图。
如这里使用的，术语“III-氮化物”或“III-N材料”指的是根据化学计量的分子式AlxInxGazN的化合物半导体材料，其中x+y+z大约为1。对于高压开关应用，对于肖特基二极管，希望是III-氮化物(III-N)半导体材料，由于它们的宽带隙，使得能够形成具有大击穿电压的器件，以及由于它们的高迁移率，会导致低的导通电阻。另外，使用形成2DEG的III-N异质结构(即，包含具有不同的III族成分的至少两种III-N材料的结构)来设计肖特基二极管是有利的，因为2DEG具有比体III-N材料的电子迁移率高得多的电子迁移率，由此导致半导体层22中的导电路径中的比可以用体III-N材料获得的更低表面电阻，这导致了二极管的较低导通电阻。
在图4a的器件中，当半导体层22和24使用III-N材料时，衬底20可以是GaN、AlN、SiC、蓝宝石、Si或上面可以形成III-N器件的任何其他合适的衬底。III-N层22和24为[0 00 1](C面)方向定向，但也可以以半极性方向定向且由III族元素终止。或者，层22和24可以以非极性方向定向，如m面方向，在这种情况下部分或全部的层24被以n型杂质掺杂以产生2DEG。III-N层22和24的成分选自由镓、铟和铝的氮化物及其组合构成的组。然而，层22和24中的镓、铟和铝的相对量不同且被选择使得层24的带隙比层22的带隙大。两层中的极化场作用以在层22中产生2DEG 26。相比GaN，AlaGa1-aN具有更大的带隙，而InbGa1-bN具有更小的带隙。通常对于III-N材料，增加Al成分会导致更大的带隙，增加In成分会导致更小的带隙。作为实例，III-N层22和24可以分别是GaN和AlaGa1-aN，其中‘a’在1和大于零的有限数值之间，如在大约0和0.3之间，例如在约0.15和0.2之间。或者，作为其他实例，III-N层22和24可以分别是InbGa1-bN和GaN，其中‘b’在1和大于零的有限数值之间，如在大约0和0.2之间。
对于阳极接触27，利用具有不同功函数的金属能调节肖特基势垒高度。可以使用的金属的实例包括但不限于Ti、Cr、NiCr、Ni、Ge、Pt和Cu。另外，调节上半导体层24的成分不仅会改变带隙而且会改变该层的半导体功函数，由此得到调节肖特基势垒高度的第二种方法。增加上半导体层24的带隙还趋向于增加2DEG中的电子浓度，其趋向于减小二极管导通电阻而且还可以降低反向偏置击穿电压。由此，可以通过将层24的带隙调节到导致在使用二极管的特定应用中能耐受的最小击穿电压的值，来实现导通电阻的最佳值。另外，全部或部分的半导体层22可以被掺杂n型。以可能减小反向偏置击穿电压为代价，掺杂将会降低器件导通电阻，但不会影响肖特基势垒高度。
图6-15中所示的本发明的另一实施例包括特征，诸如：场极板、背侧阴极接触、阳极肖特基接触下面的凹进材料、另外的半导体层、成分分级的半导体层、N极或氮终止的半极性III-N半导体层、以及在同一芯片上的集成半导体器件(诸如晶体管)。这些特征可以单独或彼此结合使用。另外，任选地包括在图4a所示的器件中的特征，如一个或多个半导体层的n型掺杂、半导体缓冲层的使用、以及通过改变阳极金属或阳极金属接触的半导体材料的成分所获得的调节的肖特基势垒高度，也可以包括在这些实施例中。
图6中的器件与图4a中的器件类似，但这里二极管还包括具有阳极接触的场极板21。图4a和6中的相同的数字对应相同的层。图6中的层23是绝缘体，如SiN。该二极管中的场极板21减小了阳极边缘处的峰值电场，由此增加了反向偏置击穿电压，同时对导通电阻或其它导通状态特性基本没有影响。具体地，在该申请中尤其希望是倾斜场极板，如2007年8月申请的美国专利申请号11/841,476中描述的倾斜场极板。另外，可以使用多个场极板结构。
图7a中的器件与图6中的器件类似，除在该器件中金属性阴极接触28连接到通过通孔33延伸至器件背侧的金属层38之外。图6和7a中相同的数字对应相同的层。在该器件中，在沉积层23之前，沉积阴极接触28，并且例如通过诸如离子注入、扩散或外延再生长的方法，或通过对器件退火使得阴极接触28与区域32中的金属材料形成合金，来使包括层22和24的部分的区域32变成n型或导电性。在一些实施例中，将诸如Si的n型掺杂剂注入到区域32中，并且在沉积阴极接触28之后，对该样品退火使得阴极接触28与区域32中的半导体材料形成合金，在阴极接触28和区域32中的材料之间产生低阻欧姆接触。
阴极接触28还用作通孔33的蚀刻停止层，且可以由导致在区域32中与层24欧姆接触并且还可以用作蚀刻通孔33的蚀刻停止层的任意金属或金属的组合构成。然后通孔33被蚀刻穿过晶片的背面一直穿过n型区域32至阴极接触28。可选地，在对样品退火使得阴极接触28与区域32中的半导体材料形成合金的情况下，通孔33可延伸到区域32中但并没有一直到区域32和阴极接触28之间的界面。然后在晶片的背侧上方共形地沉积金属层38使得其接触阴极接触28或n型区域32或二者，产生图7a中所示的器件。对于阴极具有背金属可以简化用于器件的封装。
除在沉积金属层38之前去除衬底20外，图7b中的器件与图7a中的器件相同。尽管该结构可能比图7a中的结构更脆，但优点在于导通态电流可能可以横向流过2DEG和垂直流过层22，由此减小了器件导通电阻。另外，由于衬底20一般由显示出不良热导电性的材料构成，所以图7b中的器件会显示出较好的热性能。
图8中的器件与图4a中的器件类似，但这里二极管的层24还在阳极接触27的一部分下面的层24中包括凹进31。图4a和8中的相同数字对应相同部件。阳极凹进可以具有与场极板一样的效果，减小阳极边缘处的峰值电场并且增加反向偏置击穿电压。另外，该凹进可能减小了当器件处于导通状态时从阳极到阴极的串联电阻，由此减小了导通电阻。
图9a中的器件与图8中的器件类似，但这里凹进31一直延伸穿过层24并且穿过层22的一部分。在该器件中，阳极接触27直接接触层22，与所述层形成肖特基接触。该器件还包括位于层24的顶部上的绝缘体层120，阳极接触的部分41形成在绝缘体层120的顶部上。绝缘体层120可以保护半导体层24的表面在器件制备期间不受到损伤。当该器件反向偏置时，阳极接触27和层22之间的反向偏置肖特基结防止电流流过该器件。另外，在反向偏置操作期间，在阳极接触的部分41正下方的2DEG 26的这部分耗尽了电子，由此减小了器件中的反向泄露电流。为了使在阳极接触的部分41正下方的2DEG 26的这部分成为在反向偏置操作期间的耗尽电子，绝缘体层120不能太厚。在一些实施例中，绝缘体层120小于约7nm，小于约5nm，或小于约3nm。在一些实施例中，绝缘体层120为SiN且通过金属有机化学气相沉积(MOCVD)沉积。在一些实施例中，绝缘体层120还用作表面钝化层。该器件还可以在绝缘体层120的一部分的顶部上包括第二绝缘体层121，如图9b所示。在图9b所示的实施例中，阳极接触27在第二绝缘体层121的部分上方延伸，由此形成场极板。在一些实施例中，第二绝缘体层121为SiN。在其它实施例中，该器件进一步包括位于阳极接触27和2DEG 26之间的侧壁绝缘体122，如图9c所示。侧壁绝缘体122可以减小反向漏电流。在包括侧壁绝缘体122的实施例中，当施加正向偏置时，电流通过阳极接触27和半导体层22之间的界面从阳极流入半导体层22中，然后通过半导体层22中的区域130，以及然后通过2DEG流到阴极接触28。如图9d所示，在一些实施例中，另外的III-V半导体层123，如AlN，被包括在层22和24之间。该层可以增加2DEG 26中的载流子迁移率，这会导致器件的正向偏置电阻减小。
图10a示出了与图4a中所示的二极管类似的二极管，但进一步在阳极接触下面包括深凹进。如这里使用的，术语“深凹进”指的是比第二III-N层44的厚度深得多的凹进，诸如至少5倍厚或至少10倍厚。该器件包括衬底20、第一III-N层42、第二III-N层44，此外还包括第三III-N层45和绝缘体49。2DEG 26被包括在第一III-N层42中层42和44之间的界面附近处。III-N层45充分地比层44厚，如至少厚5倍或至少厚10倍。部分或全部的III-N层45可以掺杂n型以增加2DEG 26的导电性。绝缘体49用作表面钝化层，且还防止阳极接触27直接接触III-N层45。
在该器件的一些实施例中，第一III-N层42是GaN，第二III-N层44是AlxGa1-xN，其中x大约为0.27，第三III-N层45为GaN且为用Si来δ(delta)掺杂。第二III-N层44大约为30nm厚，且第三III-N层45大约为250nm厚。在该结构中，最上半导体表面可以比图4-8中所示的结构中充分地更远离2DEG，这可以抑制表面相关效应，诸如分散。另外，该器件容易与III-N HEMT集成，用于III-N HEMT的III-N层结构与该器件的类似。图10b和10c分别示出了与集成在同一芯片上的III-N HEMT 55串联的该实施例的二极管54的截面图和平面图。HEMT 55分别包括源极和漏极欧姆接触34和35，以及栅极接触36，且可以任选地包括本领域公知的特征，诸如栅极绝缘体53。二极管通过互连37电连接至HEMT，该互连可以通过在半导体表面和互连之间包括绝缘体39而与半导体层隔离。通常，互连可以将两个二极管端中的任一个连接至三个HEMT端中的任一个。图10d中示出了该布局的电路示意图。
图11a和12a示出了可以容易与2008年4月23日申请的、美国专利申请号12/108,449中公开的III-N增强型HEMT器件集成的二极管，上述申请通过引用全部结合在这里。尤其希望能够使二极管与增强型器件集成，因为在功率开关电路应用中增强型器件和二极管一起共同使用。
图11a的器件包括衬底20、位于衬底20上的第一III-N层42、位于第一III-N层顶部上的第二III-N层44、位于第二III-N层顶部上的第三III-N层63和位于第三III-N层顶部上的第四III-N层64。对于层42、44、63和64的具体要求分别与美国专利申请号12/108,449的图13a中的层94、98、95和100中的要求相同。第一III-N层42的材料选自由镓、铟和铝的氮化物及其组合构成的组。第二III-N层44是AlXN，其中X选自由镓、铟或它们的组合构成的组。III-N层63与包括两个沟道通路区域的AlXN层邻近。该III-N层可以是GaN、InN或二者的组合，优选为GaN。在该器件的一个实施例中，层64是AlmGa1-mN并且用于在沟道通路区域中实现2DEG电荷。层42、44、63和64的确切成分被选择使得在III-N层63中层63和64之间的界面附近处产生2DEG 26，如美国专利申请号12/108,449中所描述的。该器件还在层64顶部上包括阳极肖特基接触27或多个接触，以及接触2DEG 26的阴极接触28或多个接触。在该器件的一个实施例中，层42是GaN，层44是AlxGa1-xN，其中x在大约0.05至0.25的范围内并且层44为大约5-10nm厚，层63为GaN并且为大约5-30nm厚，以及层64为AlmGa1-mN，其中m在大约0.1至0.3的范围内并且层64的厚度在大约10-50nm的范围内，成分和厚度范围被选择以在2DEG区域中获得在700欧姆/方块以下的等效表面电阻。图11b和11c分别示出了与增强型HEMT 88集成的图11a的二极管69的截面图和平面图，图11d示出了该结构的电路示意图。在图11b和11c中，层39和86是绝缘体，诸如SiN。
图12a的器件包括衬底20、位于衬底上的第一III-N层42、位于第一III-N层顶部上的第二III-N层72、位于第二III-N层顶部上的第三III-N层73和位于第三III-N层顶部上的第四III-N层74。对于层42、72、73和74的具体要求分别与美国专利申请号12/108,449的图14a中的层94、98、95和100中的要求相同。层42、72、73和74的确切成分被选择使得在III-N层73中层73和74之间的界面附近处产生2DEG 26，以及在III-N层42中层42和72之间的界面附近处产生2DEG 26，如美国专利申请号12/108,449中所描述的。该器件还包括层74顶部上的阳极肖特基接触27或多个接触，以及接触在层73中的2DEG 26的阴极接触28或多个接触。阴极接触28还可以可选地接触层42中的2DEG 26，如所示的。为了使得在层42中产生2DEG26，如果图12a中的层42、73和74具有分别与图11a中的层42、63和64相同的厚度和成分，则III-N层72的Al成分和/或厚度比图11a中的层44的大。图12b和12c分别示出了与增强型HEMT 98集成的图12a的二极管79的截面图和平面图，图12d示出该结构的电路示意图。
图13中所示的器件与图12a中所示的器件类似，但这里在阳极接触27下面的半导体材料的部分是凹进的，使得凹进终止在III-N层42内部。在该器件中，阳极接触27直接接触层42、72、73和74，形成与层42和73的肖特基接触。在一些实施例中，该器件还包括层74顶部上的绝缘体层124，阳极接触的部分形成在绝缘体层124的顶部上。在一些实施例中，绝缘体层124为SiN。在一些实施例中，该器件还在阳极凹进中包括侧壁绝缘体(未示出)，与图9c中的层122类似。在其它实施例中，该器件在层73和74之间包括另外的III-N层，如AlN(未示出)。
图14a-14b示出了包括成分分级的III-N层的本发明的实施例。对于在极性[0 0 01]方向或在半极性Ga终止取向上定向的AlxGa1-xN层，如果x在整个层上不是恒定的而是从层(N-极性面)的底部到层(Ga-极性面)的顶部单调递增，则该层中的极化场会使它n型掺杂。这称为极性掺杂，且得到的掺杂分布是3维分布，有时称为3维电子气，或3DEG。该层中的确切的掺杂分布是由x的分级分布确定的。例如，x的直线分级会导致贯穿该层的大致恒定的掺杂。其它的分级分布，如指数分级或抛物线分级，会导致不同的掺杂分布。类似的效果可以通过分级InyGa1-yN实现。在这种情况下，如果从N-极性面到Ga-极性面y单调递减，则该层中的极化场会使它成为n型掺杂。
图14a中的二极管包括衬底20，在衬底的顶部上形成了Ⅲ-N层42，在Ⅲ-N层42上形成了成分分级的Ⅲ-N层104，Ⅲ-N层104包含由极化感应电荷分布构成的沟道。Ⅲ-N层104被分级以在该层内产生n型导电性，如上所述。在一些情况下，Ⅲ-N材料定向在极性[0 0 0 1]方向或在半极性Ga终止方向上。根据Ⅲ-N层104中的分级分布，沟道分布在整个层104上方，或者仅分布在层104的部分的上方。阳极肖特基接触27或多个接触形成在层104的顶部上，并且形成阴极接触28或多个接触使得与层104中的极化感应沟道的显著的欧姆接触。在本实施例的一些实施例中，Ⅲ-N层42是GaN，半绝缘的或n-掺杂或n掺杂，并且Ⅲ-N层104是AlxGa1-xN，其中在层102和层104的界面上x大约为零，并且x单调递增直到层104的上表面。在一些实施例中，在层104的上表面上，x在大约0.1和0.3之间。对于这种结构的一个优点是上Ⅲ-N层104的上表面的成分可以更容易调节，以获得不同的肖特基势垒高度，同时仍能在层104中产生高导电性的沟道。
图14b中的二极管与图14a的类似，但进一步在层104的顶部上且在阳极接触27下面包括另外的Ⅲ-N层106。当如上所述层104是AlxGa1-xN且是分级的时，Ⅲ-N层106是GaN或AlzGa1-zN。在一些应用中，z大于x的最大值，由此在层104中产生另外的2维电荷分布(2DEG)，其增加了该层的导电性，并且由此可以减少二极管导通电阻。在其它应用中，z小于x的最大值，甚至可能为零，由此减小了二极管肖特基势垒高度。图14a和14b中的器件可以都改良成包括背面阴极接触，如图7a和7b中的器件所示。
图14c中的二极管和图14a中的类似，但这里在阳极接触27下面的半导体材料的部分是凹进的，使得凹进终止在Ⅲ-N层42内部。在一些实施例中，该器件还在层104顶部上包括绝缘体层124，阳极接触的部分形成在绝缘体层124的顶部上。在一些实施例中，绝缘体层124是SiN。
图15a示出了在Ⅲ-N半导体材料上制备的二极管的截面图，其中Ⅲ-N半导体材料定向在N-极性[0 0 0 1bar]方向上或者是氮终止的半极性材料。图15b中示出了这种器件的平面图。该器件包括衬底110，其适合于生长N-极性的或半极性的III-N材料。层112为缓冲层，如GaN，其减小了上覆材料中的缺陷密度。在一些情况下，能够省略层112并且在衬底上直接生长层113。层113、114和115的成分被选择使得在层114中层113和114之间的界面附近处产生2DEG 26。在一些实施例中，可以通过为层113和115选择具有比层114的带隙大的带隙的III-N材料来产生2DEG 26。在一些实施例中，层113为AlmGa1-mN，其中‘m’在大约0.25和0.35之间，层114为GaN，以及层115为AlrGa1-rN，其中‘r’在大约0.25和0.35之间。该器件还可以设计为背面阴极接触，与图7a和7b中所示的结构类似。该二极管还可以与其他器件如III-N HEMT集成。图15a中所示的结构相比其他肖特基二极管是有利的，因为减小了反向偏置势垒的下降，由此减小了器件中的反向漏电流。
对于图15a中的器件，在图16a中示出了当阳极接触27和阴极接触28处于同一电压时沿着线118的能带图，以及图16b示出了当二极管被反向偏置，即阳极接触27处于比阴极接触28低的电压时沿着这条线的能带图。对于这些能带图，AlmGa1-mN层113为30nm厚，Al成分m＝0.3，GaN层114为30nm厚，以及AlrGa1-rN 115为5nm厚，Al成分r＝0.3。在该结构中，层115中的电场与电子反向泄漏流向相反。当施加反向偏置时(图16b)，层115中的电场降低，因此相比阳极接触27和阴极接触28处于同一电压时的情况(图16a)，肖特基势垒高度ΦB保持大约相同，或者基本上不减小。例如，当该器件被反向偏置使得该器件中的最大电场Emax大于约(0.5)*Ebr时，其中Ebr为该材料的击穿电场，该肖特基势垒高度ΦB可以比施加零偏置时的值减小小于15％，小于10％，小于5％，或小于1％。因此，相比图1中的结构，可以抑制该结构中的势垒下降，因此可以减小反向漏电流。
此外，可以对层113进行掺杂以在层113和114之间的界面产生另外的电荷。层113中的掺杂可以被用于保持层112和113的价带远离费米能级以防止分散。除了掺杂外，还可以使层113的铝成分分级以保持层112和113的价带远离费米能级。另外，为了防止杂质在层113和114之间的界面扩散，层113中的掺杂分布可以被设计使得仅掺杂层113的底部，而不掺杂层113的邻近层114的部分。可以在2006年9月18日申请的、美国申请号11/523,286中找到对于这些层的掺杂和分级设计的更多细节。

Claims (18)

1.一种二极管，包括：
第一Ⅲ-N材料层；
第二Ⅲ-N材料层，位于所述第一Ⅲ-N材料层上，所述第二Ⅲ-N材料层与所述第一Ⅲ-N材料层成分不同，其中所述第一Ⅲ-N材料和所述第二Ⅲ-N材料是Ⅲ-N堆的一部分，并且由于所述第一Ⅲ-N材料层和所述第二Ⅲ-N材料层之间的成分差异，2DEG沟道位于所述第二Ⅲ-N材料层中邻近所述第一Ⅲ-N材料层；和
第一端子和第二端子，其中：
所述第一Ⅲ-N材料和所述第二Ⅲ-N材料是N极或氮终止的半极性材料；
所述第一端子是包括与所述Ⅲ-N堆的N面的肖特基接触的阳极，并且
所述第二端子是与所述2DEG沟道欧姆接触的单一阴极。
2.如权利要求1的二极管，其中所述第一Ⅲ-N材料层是掺杂的。
3.如权利要求1的二极管，其中所述Ⅲ-N堆进一步包括位于所述第二Ⅲ-N材料层上的第三Ⅲ-N材料层。
4.如权利要求3的二极管，其中所述阳极与所述第三Ⅲ-N材料层的N面形成肖特基接触。
5.如权利要求3的二极管，其中当所述二极管反向偏置时，所述阳极的肖特基势垒高度不减小。
6.如权利要求3的二极管，其中所述第三Ⅲ-N材料层具有第一厚度并且所述第二Ⅲ-N材料层具有第二厚度，并且所述阳极延伸穿过所述第三Ⅲ-N材料层的整个第一厚度并且穿过所述第二Ⅲ-N材料层的整个第二厚度。
7.如权利要求1的二极管，所述第二Ⅲ-N材料层具有厚度，其中所述阳极延伸穿过所述第二Ⅲ-N材料层的整个厚度。
8.一种半导体组件，包括
权利要求7的所述二极管；和
高电子迁移率晶体管，其中所述晶体管的端子被电连接到所述二极管的所述第一端子或所述第二端子。
9.如权利要求8的组件，其中所述晶体管的所述端子是漏极，并且所述漏极被电连接到所述二极管的所述阳极。
10.一种半导体组件，包括
权利要求1-6中任一项的所述二极管；和
高电子迁移率晶体管，其中所述晶体管的端子被电连接到所述二极管的所述第一端子或所述第二端子。
11.如权利要求10的组件，其中所述晶体管的所述端子是漏极，并且所述漏极被电连接到所述二极管的所述阳极。
12.一种二极管，包括：
第一Ⅲ-N材料层；
第二Ⅲ-N材料层，位于所述第一Ⅲ-N材料层上，所述第二Ⅲ-N材料层具有厚度，其中所述第一Ⅲ-N材料和所述第二Ⅲ-N材料是Ⅲ-N堆的一部分，并且由于所述第一Ⅲ-N材料层和所述第二Ⅲ-N材料层之间的成分差异，2DEG沟道位于所述第二Ⅲ-N材料层中邻近所述第一Ⅲ-N材料层；并且所述第一Ⅲ-N材料和所述第二Ⅲ-N材料是N极或氮终止的半极性材料；和
两个端子，其中一个端子是阳极，其延伸穿过所述第二Ⅲ-N材料的整个厚度以接触所述第一Ⅲ-N材料层并且具有在所述Ⅲ-N堆的N面或氮终止的半极性面上方的延伸部分，以及一个端子是与所述2DEG沟道欧姆接触的单一阴极。
13.如权利要求12的二极管，其中所述Ⅲ-N堆进一步包括位于所述第二Ⅲ-N材料层上的第三Ⅲ-N材料层。
14.如权利要求13的二极管，其中所述阳极的所述延伸部分位于所述第三Ⅲ-N材料层的N面或氮终止的半极性面上方。
15.如权利要求13的二极管，进一步包括位于所述阳极的所述延伸部分和所述第三Ⅲ-N材料层之间的绝缘体层。
16.如权利要求15的二极管，其中所述绝缘体层小于7nm厚。
17.如权利要求12的二极管，进一步包括位于所述阳极的所述延伸部分和所述Ⅲ-N堆之间的绝缘体层。
18.如权利要求17的二极管，其中所述绝缘体层小于7nm厚。
CN201410333643.8A 2008-12-10 2009-12-03 二极管以及包括该二极管的组件 Active CN104201210B (zh)

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