BRPI0809365A2 - Casamento de taxa com base em armazenador circular - Google Patents
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- 230000009897 systematic effect Effects 0.000 claims description 131
- 238000004891 communication Methods 0.000 claims description 112
- 238000000034 method Methods 0.000 claims description 56
- 230000005540 biological transmission Effects 0.000 claims description 26
- 230000006870 function Effects 0.000 claims description 17
- 238000012546 transfer Methods 0.000 claims description 11
- 238000003780 insertion Methods 0.000 claims description 4
- 230000037431 insertion Effects 0.000 claims description 4
- 230000000717 retained effect Effects 0.000 claims description 2
- 230000007246 mechanism Effects 0.000 claims 12
- 238000010348 incorporation Methods 0.000 claims 1
- 230000002401 inhibitory effect Effects 0.000 claims 1
- 230000005764 inhibitory process Effects 0.000 claims 1
- 230000008569 process Effects 0.000 description 11
- 230000002441 reversible effect Effects 0.000 description 8
- 230000009471 action Effects 0.000 description 5
- 238000012545 processing Methods 0.000 description 5
- 230000001143 conditioned effect Effects 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- 238000005553 drilling Methods 0.000 description 3
- 238000013507 mapping Methods 0.000 description 3
- 238000007796 conventional method Methods 0.000 description 2
- 230000000875 corresponding effect Effects 0.000 description 2
- 230000010363 phase shift Effects 0.000 description 2
- 229920001690 polydopamine Polymers 0.000 description 2
- 230000004044 response Effects 0.000 description 2
- 230000001360 synchronised effect Effects 0.000 description 2
- 230000027311 M phase Effects 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 239000002131 composite material Substances 0.000 description 1
- 238000004590 computer program Methods 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 238000012937 correction Methods 0.000 description 1
- 230000002596 correlated effect Effects 0.000 description 1
- 238000013500 data storage Methods 0.000 description 1
- 230000009977 dual effect Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000000977 initiatory effect Effects 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
- 230000008054 signal transmission Effects 0.000 description 1
- 230000002123 temporal effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L1/00—Arrangements for detecting or preventing errors in the information received
- H04L1/0001—Systems modifying transmission characteristics according to link quality, e.g. power backoff
- H04L1/0009—Systems modifying transmission characteristics according to link quality, e.g. power backoff by adapting the channel coding
- H04L1/0013—Rate matching, e.g. puncturing or repetition of code symbols
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L1/00—Arrangements for detecting or preventing errors in the information received
- H04L1/004—Arrangements for detecting or preventing errors in the information received by using forward error control
- H04L1/0056—Systems characterized by the type of code used
- H04L1/0064—Concatenated codes
- H04L1/0066—Parallel concatenated codes
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- H—ELECTRICITY
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- H04L1/00—Arrangements for detecting or preventing errors in the information received
- H04L1/004—Arrangements for detecting or preventing errors in the information received by using forward error control
- H04L1/0056—Systems characterized by the type of code used
- H04L1/0067—Rate matching
-
- H—ELECTRICITY
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- H04L1/00—Arrangements for detecting or preventing errors in the information received
- H04L1/004—Arrangements for detecting or preventing errors in the information received by using forward error control
- H04L1/0056—Systems characterized by the type of code used
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- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L1/00—Arrangements for detecting or preventing errors in the information received
- H04L1/12—Arrangements for detecting or preventing errors in the information received by using return channel
- H04L1/16—Arrangements for detecting or preventing errors in the information received by using return channel in which the return channel carries supervisory signals, e.g. repetition request signals
- H04L1/18—Automatic repetition systems, e.g. Van Duuren systems
- H04L1/1812—Hybrid protocols; Hybrid automatic repeat request [HARQ]
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- Signal Processing (AREA)
- Quality & Reliability (AREA)
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Description
CASAMENTO DE TAXA COM BASE EM ARMAZENADOR CIRCULAR Referência remissiva a pedidos relacionados
Esse pedido reivindica o beneficio do pedido de patente provisional US número de série 60/908.402 intitulado "A METHOD AND APPARATUS FOR CIRCULAR BUFFER BASED RATE MATCHING" que foi depositado em 27 de março de 2007. O pedido acima mencionado é aqui incorporado a título de referência na íntegra.
ANTECEDENTES
I. Campo
A descrição que se segue refere-se genericamente a comunicações sem fio, e mais particularmente à utilização de casamento de taxa com base em armazenador (buffer) circular para transferir dados em um sistema de comunicação sem fio.
II. Antecedentes
Sistemas de comunicação sem fio são amplamente usados para fornecer vários tipos de comunicação; por exemplo, voz e/ou dados podem ser fornecidos através de tais sistemas de comunicação sem fio. Uma rede ou sistema de comunicação sem fio, típico, pode fornecer a múltiplos usuários, acesso a um ou mais recursos compartilhados (por exemplo, largura de banda, potência de transmissão, . . . ) . Por exemplo, um sistema pode utilizar uma variedade de múltiplas técnicas de acesso como Multiplexação por divisão de frequência (FDM), Multiplexação por divisão de tempo (TDM) , Multiplexação por divisão de código (CDM) , Multiplexação por divisão de frequência ortogonal (OFDM) e outros.
Genericamente, sistemas de comunicação de acesso múltiplo sem fio podem suportar, simultaneamente, comunicação para múltiplos terminais de acesso. Cada terminal de acesso pode se comunicar com uma ou mais estações base através de transmissões em links direto e reverso. 0 link direto (ou downlink) se refere ao link de comunicação a partir das estações base para terminais de acesso, e o link reverso (ou uplink) se refere ao link de comunicação a partir dos terminais de acesso para estações base. Esse link de comunicação pode ser estabelecido através de um sistema entrada única saida única, entrada múltipla saída única ou entrada múltipla saída múltipla (MIMO).
Sistemas de comunicação sem fio empregam, frequentemente, uma ou mais estações base que fornecem uma área de cobertura. Uma estação base típica pode transmitir múltiplos fluxos de dados para serviços de broadcast, multicast e/ou unicast, onde um fluxo de dados pode ser um fluxo de dados que pode ser de interesse de recepção independente para um terminal de acesso. Um terminal de acesso na área de cobertura dessa estação base pode ser empregado para receber um, mais de um, ou todos os fluxos de dados carregados pelo fluxo compósito. De modo semelhante, um terminal de acesso pode transmitir dados para a estação base ou outro terminal de acesso.
Recentemente, código turbo, que é um código de correção de erro de desempenho elevado, foi desenvolvido para aumentar a transferência de dados através de links de comunicação de largura de banda limitada na presença de ruído que corrompe dados. 0 código turbo pode ser utilizado por qualquer equipamento de comunicação sem fio (por exemplo, estação base, terminal de acesso, ...) para codificar dados a serem transmitidos por aquele equipamento de comunicação sem fio respectivo. Um codificador de código turbo pode integrar bits de paridade com bits sistemáticos (por exemplo, dados de carga útil, ...), que aumenta um número geral de bits a serem transmitidos pelo equipamento de comunicação sem fio (por exemplo, se X bits forem entrados no codificador de código turbo, então aproximadamente 3X bits podem ser transmitidos a partir do codificador de código turbo).
0 número geral de bits codificados transmitidos a partir do codificador de código turbo para serem transportados através de um canal, entretanto, pode diferir de um número de bits que o equipamento de comunicação sem fio é capaz de enviar sobre o canal (por exemplo, o número de bits que o equipamento de comunicação sem fio é capaz de enviar pode ser uma função de uma atribuição, uma propriedade ou característica do equipamento de comunicação sem fio e/ou um ambiente de comunicação sem fio em geral,
. . . ) . Por exemplo, o equipamento de comunicação sem fio pode ser incapaz de transportar todos os bits codificados uma vez que o número de bits codificados pode exceder o número de bits que o equipamento de comunicação sem fio é capaz de enviar sobre o canal. Em conformidade com outra ilustração, o número de bits codificados pode ser menor do que o número de bits que o equipamento de comunicação sem fio é capaz de enviar sobre o canal. Desse modo, casamento de taxa pode ser executado para alterar o número de bits codificados a serem enviados através do canal para casar o número de bits que o equipamento de comunicação sem fio é capaz de enviar sobre o canal; mais particularmente, o casamento de taxa pode perfurar bits (por exemplo, deletar bits) para diminuir a taxa (por exemplo, quando o número de bits codificados é maior do que o número de bits que pode ser enviado sobre o canal) ou repetir bits para aumentar a taxa (por exemplo, quando o número de bits codificados é menor do que o número de bits que pode ser enviado através do canal). Como exemplo, quando o número de bits codificados é aproximadamente 3X bits (por exemplo, baseado em X bits sendo entrado no codificador de código turbo) e aproximadamente 3X bits excedem o número de bits que podem ser enviados através do canal, então um número menor do que 3X bits pode ser transmitido a partir do equipamento de comunicação sem fio após executar casamento de taxa. Técnicas de casamento de taxa convencionais (por exemplo, como casamento de taxa em R99, R5, R6, ...), entretanto, podem ser complicadas e destinadas principalmente a multiplexação de canal de transporte. Por exemplo, essas técnicas de casamento de taxa comuns podem envolver vários estágios complicados de perfuração ou repetição e algoritmos de coleta de bits.
Sumário
O que se segue apresenta um sumário simplificado de uma ou mais modalidades para fornecer uma compreensão básica de tais modalidades. Esse sumário não é uma vista geral extensa de todas as modalidades consideradas, e não pretende nem identificar elementos chave ou críticos de todas as modalidades nem delinear o escopo de todas ou quaisquer modalidades. Sua finalidade exclusiva é apresentar alguns conceitos de uma ou mais modalidades em uma forma simplificada como um prelúdio para a descrição mais detalhada que é apresentada posteriormente.
De acordo com uma ou mais modalidades e revelação correspondente das mesmas, vários aspectos são descritos com relação a facilitar emprego de casamento de taxa baseado em armazenador circular. Bloco(s) codificado(s) que incluem bits sistemáticos, de 1 paridade e 2 paridade, podem ser gerados utilizando código turbo. O tipo de bit pode ser identificado para separar bits em grupos distintos. Bits sistemáticos podem ser intercalados juntos para gerar uma seqüência randomizada de bits sistemáticos, 1 bit de paridade podem ser intercalados juntos para fornecer uma seqüência randomizada de 1 bit de paridade e 2 bits de paridade podem ser intercalados juntos para transmitir uma seqüência randomizada de 2 bits de paridade. As seqüências randomizadas de 1 bit de paridade e 2 bits de paridade podem ser entrelaçadas juntas em um modo alternado. A seqüência randomizada de bits sistemáticos pode ser inserida em um armazenador circular, e após inserção da seqüência inteira, os bits de paridade entrelaçados podem ser inseridos no armazenador circular (por exemplo, até atingir a capacidade). Bits inseridos no armazenador circular são transmitidos.
De acordo com aspectos relacionados, é descrito aqui um método que facilita casamento de taxa em um ambiente de comunicação sem fio. 0 método pode incluir separar bits sistemáticos, 1 bit de paridade, e 2 bits de paridade de um codificador em grupos distintos. Além disso,
o método pode compreender intercalar os bits sistemáticos,
o 1 bit de paridade e os 2 bits de paridade nos respectivos grupos distintos. Além disso, o método pode compreender entrelaçar o 1 bit de paridade intercalados com os 2 bits de paridade intercalados. 0 método também pode incluir inserir os bits sistemáticos intercalados em um armazenador circular seguido pelo 1 bit de paridade e 2 paridade entrelaçados e intercalados. Adicionalmente, o método pode compreender transmitir os bits inseridos no armazenador circular.
Outro aspectos refere-se a um equipamento de comunicação sem fio. 0 equipamento de comunicação sem fio pode incluir uma memória que retém instruções relacionadas à identificação de bits sistemáticos, 1 bit de paridade e 2 bits de paridade de pelo menos um bloco codificado transmitido por um codificador, coletar os bits sistemáticos identificados, intercalar os bits sistemáticos coletados juntos para gerar uma seqüência randomizada de bits sistemáticos, coletar o 1 bit de paridade identificados, intercalar o 1 bit de paridade coletados juntos para gerar uma seqüência randomizada de 1 bit de paridade, coletar os 2 bits de paridade identificados, intercalar os 2 bits de paridade coletados juntos para gerar uma seqüência randomizada de 2 bits de paridade, entrelaçar a seqüência randomizada de 1 bit de paridade e a seqüência randomizada de 2 bits de paridade para fornecer uma seqüência entrelaçada de 1 e 2 bits de paridade, inserir a seqüência randomizada de bits sistemáticos em um armazenador circular seguido pela seqüência entrelaçada de
1 e 2 bits de paridade, e transmitir os bits inseridos no armazenador circular. Além disso, o equipamento de comunicação sem fio pode incluir um processador, acoplado à memória, configurado para executar as instruções retidas na memória.
Ainda outro aspecto refere-se a um equipamento de comunicação sem fio que permite o emprego de casamento de taxa em um ambiente de comunicação sem fio. 0 equipamento de comunicação sem fio pode incluir meio para intercalar bits sistemáticos coletados de pelo menos um bloco codificado transmitido por um codificador. Além disso, o equipamento de comunicação sem fio pode incluir meio para intercalar 1 bit de paridade coletados a partir de pelo menos um bloco codificado. Além disso, o equipamento de comunicação sem fio pode compreende meio para intercalar 2 bits de paridade coletados de pelo menos um bloco codificado. Adicionalmente, o equipamento de comunicação sem fio pode incluir meio para entrelaçar o 1 bit de paridade intercalados e os 2 bits de paridade intercalados.
Ainda outro aspecto refere-se a um meio legivel por máquina tendo armazenado no mesmo instruções executáveis por máquina para identificar bits sistemáticos,
1 bit de paridade, e 2 bits de paridade a partir de pelo menos um bloco codificado transmitidos por um codificador; montar os bits sistemáticos identificados em uma primeira coleção, os 2 bits de paridade identificados em uma segunda coleção e os 2 bits de paridade identificados em uma terceira coleção; intercalar os bits sistemáticos coletados juntos para gerar uma seqüência randomizada de bits sistemáticos; intercalar o 1 bit de paridade coletados juntos para gerar uma seqüência randomizada de 1 bit de paridade; intercalar os 2 bits de paridade coletados juntos para gerar uma seqüência randomizada de 2 bits de paridade; entrelaçar a seqüência randomizada de 1 bit de paridade e a seqüência randomizada de 2 bits de paridade em um modo alternado para fornecer uma seqüência entrelaçada de 1 e 2 bits de paridade; inserir a seqüência randomizada de bits sistemáticos em um armazenador circular seguido pela seqüência entrelaçada de 1 e 2 bits de paridade; e transmitir os bits inseridos no armazenador circular.
De acordo com outro aspecto, um equipamento em um sistema de comunicação sem fio pode incluir um processador, onde o processador pode ser configurado para segregar bits sistemáticos, 1 bit de paridade, e 2 bits de paridade em grupos distintos. Além disso, o processador pode ser configurado para intercalar os bits sistemáticos, o 1 bit de paridade e os 2 bits de paridade nos grupos distintos, respectivos. Adicionalmente, o processador pode ser configurado para entrelaçar o 1 bit de paridade intercalados com os 2 bits de paridade intercalados. 0 processador pode ser adicionalmente configurado para inserir os bits sistemáticos intercalados em um armazenador circular seguido pelo 1 bit de paridade e 2 paridade intercalados e entrelaçados. Também, o processador pode ser configurado para transmitir os bits inseridos no armazenador circular.
Para a realização das finalidades acima e relacionadas, uma ou mais modalidades compreende as características doravante descritas totalmente e particularmente indicadas nas reivindicações. A seguinte descrição e os desenhos em anexo expõem em detalhe certos aspectos ilustrativos de uma ou mais modalidades. Esses aspectos são indicativos, entretanto, de alguns dos vários modos nos quais os princípios de várias modalidades podem ser empregados e as modalidades descritas pretendem incluir todos esses aspectos e seus equivalentes.
Breve descrição dos desenhos
A figura 1 é uma ilustração de um sistema de comunicação sem fio de acordo com vários aspectos expostos aqui.
A figura 2 é uma ilustração de um sistema de exemplo que executa casamento de taxa utilizando um algoritmo baseado em armazenador circular em um ambiente de comunicação sem fio.
A figura 3 é uma ilustração de um diagrama esquemático de exemplo para empregar um algoritmo de casamento de taxa baseado em armazenador circular.
A figura 4 é uma ilustração de uma metodologia de exemplo que facilita casamento de taxa em um ambiente de comunicação sem fio.
A figura 5 é uma ilustração de uma metodologia de exemplo que facilita preferencialmente tratar bits sistemáticos com relação a casamento de taxa baseado em armazenador circular em um ambiente de comunicação sem fio.
A figura 6 é uma ilustração de uma metodologia de exemplo que facilita empregar casamento de taxa utilizando um armazenador circular em um ambiente de comunicação sem fio.
A figura 7 é uma ilustração de um terminal de acesso de exemplo que facilita executar casamento de taxa baseado em armazenador circular em um sistema de comunicação sem fio.
A figura 8 é uma ilustração de um sistema de exemplo que facilita executar casamento de taxa baseado em armazenador circular em um ambiente de comunicação sem fio.
A figura 9 é uma ilustração de um ambiente de rede sem fio de exemplo que pode ser empregado em combinação dom os vários sistemas e métodos descritos aqui.
A figura 10 é uma ilustração de um sistema de exemplo que permite emprego de casamento de taxa em um ambiente de comunicação sem fio.
Descrição detalhada
Várias modalidades são descritas agora com referência aos desenhos, onde numerais de referência similares são utilizados para se referir a elementos similares do principio ao fim. Na descrição que se segue, para fins de explicação, inúmeros detalhes específicos são expostos para fornecer uma compreensão completa de uma ou mais modalidade. Pode ser evidente, entretanto, que tal (tais) modalidade(s) podem ser postas em prática sem esses detalhes específicos. Em outras ocorrências, estruturas e dispositivos bem conhecidos são mostradas em forma de diagrama de blocos para facilitar descrever uma ou mais modalidades.
Como utilizado nesse pedido, os termos "componente", "módulo", "sistema" e similar pretendem se referir a uma entidade relacionada a computador, hardware, firmware, uma combinação de hardware e software, software, ou software em execução. Por exemplo, um componente pode ser, porém não é limitado a ser, um processo que roda em um processador, um processador, um objeto, um executável, um fluxo de execução, um programa, e/ou um computador. Como ilustração, tanto uma aplicação que roda em um dispositivo de computação como o dispositivo de computação pode ser um componente. Um ou mais componentes podem residir em um processo e/ou fluxo de execução e um componente pode ser localizado em um computador e/ou distribuído entre dois ou mais computadores. Além disso, esses componentes podem executar de vários meios legíveis por computador tendo várias estruturas de dados armazenadas nos mesmos. Os componentes podem comunicar por meio de processos locais e/ou remotos como de acordo com um sinal tendo um ou mais pacotes de dados (por exemplo, dados de um componente interagindo com outro compartimento em um sistema local, sistema distribuído e/ou através de uma rede como Internet com outros sistemas por meio do sinal).
Além disso, várias modalidades são descritas aqui com relação a um terminal de acesso. Um terminal de acesso também pode ser denominado um sistema, unidade de assinante, estação de assinante, estação móvel, móvel, estação remota, terminal remoto, dispositivo móvel, terminal de usuário, terminal, dispositivo de comunicação sem fio, agente de usuário, dispositivo de usuário ou equipamento de usuário (UE). Um terminal de acesso pode ser um telefone celular, um telefone sem fio, um telefone de protocolo de Iniciação de Sessão (SIP), uma estação de Ioop local sem fio (WLL), um assistente pessoal digital (PDA), um dispositivo portátil tendo capacidade de conexão sem fio, dispositivo de computação, ou outro dispositivo de processamento conectado a um modem sem fio. Além disso, várias modalidades são descritas aqui com relação a uma estação base. Uma estação base pode ser utilizada para comunicar com terminal(is) de acesso e também pode ser mencionada como um ponto de acesso, Nó B, eNodeB ou alguma outra terminologia.
Adicionalmente, várias aspectos ou
características descritas aqui podem ser implementadas como um método, equipamento, ou produto industrial utilizando técnicas de programação e/ou engenharia padrão. 0 termo "produto industrial", como utilizado aqui, pretende abranger um programa de computador acessível a partir de qualquer dispositivo legível por computador, portadora ou meios. Por exemplo, meios legíveis por computador podem incluir, porém não são limitados a, dispositivos de armazenagem magnética (por exemplo, disco rígido, diseo flexível, tiras magnéticas, etc.), discos ópticos (por exemplo, compact disk (CD), digital versatile disk (DVD), etc.), cartões inteligentes, e dispositivos de memória flash (por exemplo, EPROM, cartão, stick, key drive, etc.). Adicionalmente, vários meios de armazenagem descritos aqui podem representar um ou mais dispositivos e/ou meios legíveis por máquina para armazenar informações. O termo "meio legível por máquina" pode incluir, sem ser limitado a, canais sem fio e vários outros meios capazes de armazenar, conter, e/ou carregar instrução(ões) e/ou dados.
Com referência agora à figura 1, um sistema de comunicação sem fio 100 é ilustrado de acordo com várias modalidades apresentadas aqui. 0 sistema 100 compreende uma estação base 102 que pode incluir múltiplos grupos de antenas. Por exemplo, um grupo de antenas pode incluir antenas 104 e 106, outro grupo pode compreender antenas 108 e 110, e um grupo adicional pode incluir antenas 112 e 114'. Duas antenas são ilustradas para cada grupo de antenas; entretanto, um número maior ou menor de antenas pode ser utilizado para cada grupo. A estação base 102 pode incluir adicionalmente uma cadeia transmissora e uma cadeia receptora, cada uma das quais pode compreender, por sua vez, uma pluralidade de componentes associados à transmissão e recepção de sinais (por exemplo, processadores, moduladores, multiplexores, demoduladores, demultiplexores, antenas, etc.), como será reconhecido por uma pessoa versada na técnica.
A estação base 102 pode comunicar-se com um ou mais terminais de acesso como terminal de acesso 116 e terminal de acesso 122; entretanto, deve ser reconhecido que a estação base 102 pode comunicar-se substancialmente com qualquer número de terminais de acesso similares aos terminais de acesso 116 e 122. Os terminais de acesso 116 e 122 podem ser, por exemplo, telefones celulares, telefones inteligentes, laptops, dispositivos de comunicação portáteis, dispositivos de computação portáteis, rádios de satélite, sistemas de posicionamento global, PDAs, e/ou qualquer outro dispositivo apropriado para comunicação através do sistema de comunicação sem fio 100. Como representado, o terminal de acesso 116 está em comunicação com antenas 112 e 114, onde antenas 112 e 114 transmitem informações para o terminal de acesso 116 através de um link direto 118 e recebem informações a partir do terminal de acesso 116 por exemplo. Além disso, em um sistema duplex de divisão de tempo (TDD) , o link direto 118 e link reverso 120 podem utilizar uma banda de frequência comum e o link direto 124 e link reverso 126 podem utilizar uma banda de frequência comum.
Cada grupo de antenas e/ou a área na qual são designados para comunicar pode ser mencionado como um setor de estação base 102. Por exemplo, grupos de antenas podsm ser projetados para comunicar a terminais de acesso em um setor das áreas cobertas pela estação base 102. Em comunicação através de links diretos 118 e 124, as antenas de transmissão da estação base 102 podem utilizar formação de feixes para melhorar a relação sinal/ruido de links diretos 118 e 124 para terminais de acesso 116 e 124. Além disso, embora a estação base 102 utilize formação de feixe para transmitir para terminais de acesso 116 e 122 dispersos aleatoriamente através de uma cobertura associada, terminais de acesso em células vizinhas podem estar sujeitos a menos interferência em comparação com uma estação base que transmite através de uma única antena para todos os seus terminais de acesso.
A estação base 102, terminal de acesso 116 e/ou terminal de acesso 122 pode ser um equipamento de comunicação sem fio de transmissão e/ou um equipamento de comunicação sem fio de recepção em um dado momento. Ao enviar dados, o equipamento de comunicação sem fio de transmissão pode codificar dados para transferência. Mais particularmente, o equipamento de comunicação sem fio de transmissão pode ter (por exemplo, gerar, obter, reter na memória, . . . ) um certo número de bits de informação a ser enviado através de um canal para o equipamento de comunicação sem fio de recepção. Tais bits de informação podem ser incluídos em um bloco de dados de transporte (ou uma pluralidade de blocos de transporte) que pode ser segmentado para fornecer uma pluralidade de blocos de código. Além disso, cada um dos blocos de código pode ser codificado pelo equipamento de comunicação sem fio de transmissão utilizando um codificador de código turbo (não mostrado). 0 codificador de código turbo pode transmitir um bloco codificado para cada um dos blocos de código entrado no mesmo. Os blocos codificados transmitidos pelo codificador de código turbo podem incluir, individualmente três elementos: bits sistemáticos, 1 bit de paridade, e bits de paridade 2. O equipamento de comunicação sem fio de transmissão pode empregar um algoritmo de casamento de taxa baseado em armazenador circular que permite simplificação em comparação com técnicas convencionais (por exemplo, mesmo na presença de blocos de código múltiplo e blocos de transporte). Mais particularmente, casamento de taxa baseado em armazenador circular pode ser efetuado pelo equipamento de comunicação sem fio de transmissão que coleta bits sistemáticos de todos os blocos codificados fornecidos de um bloco de transporte. Além disso, os bits sistemáticos coletados podem ser intercaldos juntos para fornecer um primeiro conjunto de bits para enviar através de um canal. Além disso, o 1 bit de paridade e os 2 bits cie paridade de todos os blocos codificados fornecidos do bloco de transporte podem ser coletados. Após coleta, o 1 bit de paridade podem ser intercaldos juntos. Além disso, após serem coletados, os 2 bits de paridade podem ser intercalados juntos. Posteriormente, o 1 bit de paridade intercalados e os 2 bits de paridade intercalados podem ser entrelaçados juntos em um modo alternado para fornecer um segundo conjunto de bits para enviar através do canal. Os primeiro e segundo conjuntos de bits podem ser mapeados para envolver um armazenador circular; entretanto, a matéria reivindicada não é limitada desse modo visto que o uso de qualquer tipo de mapeamento é considerado. 0 equipamento de comunicação sem fio de transmissão pode transmitir, então, bits do primeiro conjunto (por exemplo, os bits sistemáticos) através do canal. Após transmissão do primeiro conjunto de bits, o equipamento de comunicação sem fio de transmissão pode transmitir bits do segundo conjunto através do canal.
Por separar os bits sistemáticos do 1 bit de paridade e 2 paridade, casamento de taxa baseado em armazenador circular permite a transferência de bits sistemáticos antes da transmissão de bits de paridade. Desse modo, sob condições de taxa de código elevada onde um grande número de bits sistemáticos deve ser transmitido em um dado período de tempo, casamento de taxa baseado em armazenador circular pode fornecer desempenho aperfeiçoado em comparação com técnicas convencionais (por exemplo, casamento de taxa R99, casamento de taxa R5, casamento de taxa R6, .. . ) , enquanto o desempenho pode ser similar para técnicas de casamento de taxa baseado em armazenador circular e casamento de taxa convencional sob condições de taxa de código baixa. Mais particularmente, sob condições de taxa de código elevada, o equipamento de comunicação sem fio de transmissão pode ser incapaz de transmitir todos os bits dos blocos codificados. Desse modo, perfuração (pòr exemplo, deletar) de bits pode ser executada para fins de casamento de taxa a fim de reduzir o número de bits para comunicação. Em aissociação à perfuração de bits, o equipamento de comunicação sem fio de transmissão seleciona, preferencialmente, bits sistemáticos para transmissão; desse modo, se possível, todos os bits sistemáticos a partir dos blocos codificados são transferidos através do canal, e se bits adicionais podem ser transmitidos, então um subconjunto de 1 bit de paridade e 2 paridade é transmitido sobre o canal. Além disso, quando uma taxa de código baixa é utilizada, todos os bits sistemáticos e todos o 1 bit de paridade e 2 paridade dos blocos codificados podem ser transferidos sobre o canal.
Agora voltando para a figura 2, é ilustrado um sistema 200 que executa casamento de taxa utilizando um algoritmo baseado em armazenador circular em um ambiente de comunicação sem fio. 0 sistema 200 inclui um equipamento de comunicação sem fio 202 que é mostrado como estando transmitindo dados através de um canal. Embora representado como transmitindo dados, o equipamento de comunicação sem fio 202 pode receber também dados através do canal (por exemplo, o equipamento de comunicação sem fio 202 pode transmitir e receber, simultaneamente, dados, o equipamento de comunicação sem fio 202 pode transmitir e receber dados em momentos diferentes, uma combinação dos mesmos, ...)· 0 equipamento de comunicação sem fio 202, por exemplo, pode ser uma estação base (por exemplo, estação base 102 da figura 1, . . . ), um terminal de acesso (por exemplo, terminal de acesso 116 da figura 1, terminal de acesso 122 da figura 1, ...) ou similar.
0 equipamento de comunicação sem fio 202 pode incluir um codificador de código turbo 204 (por exemplo, codificador, . . . ) que codifica dados a serem transferidos do equipamento de comunicação sem fio 202. O codificador de código turbo 204 utiliza um código de correção de erro de alto desempenho para otimizar transferência de informações através de um link de conexão de largura de banda limitada na presença de ruido que corrompe dados. A entrada no codificador de código turbo 204 pode ser um ou mais blocos de código. Por exemplo, um bloco de transporte pode ser segmentado em M blocos de código (por exemplo, bloco de código 0, bloco de código 1, ..., bloco de código M-l) , onde M pode ser substancialmente qualquer número inteiro, e esses M blocos de código podem ser utilizados como entrada para o codificador de código turbo 204. O codificador de código turbo 204 pode transmitir M blocos codificados (por exemplo, bloco codificador 0, bloco codificado 1, ..., bloco codificador M-l) com base nos M blocos de código entrados no mesmo. Além disso, cada um dos M blocos codificados transmitidos pelo codificador de código turbo 204 pode corresponder a um bloco entrado respectivo dos M blocos de código (por exemplo, bloco codificado 0 pode ser gerado com base no bloco de código 0, bloco codificado 1 pode ser fornecido com base no bloco de código 1, . .., bloco codificado M-I pode ser gerado com base no bloco de código M-I).
Os blocos codificados M transmitidos pelo codificador de código turbo 204 podem, individualmente, incluir três elementos: bits sistemáticos, 1 bit de paridade e 2 bits de paridade. O que se segue fornece um exemplo pertinente a um dos blocos codificados M, e deve ser reconhecido que os outros blocos codificados podem ser substancialmente similares. Bits sistemáticos do bloco codificado podem incluir dados de carga útil. 1 bit de paridade do bloco codificado podem compreender bits de paridade para os dados de carga útil; esses bits de paridade podem ser gerados por codificador de código turbo 204 que emprega um código de convolução sistemático recursivo (código RSC) . Além disso, os 2 bits de paridade do bloco codificado podem incluir bits de paridade para urna permutação conhecida dos dados de carga útil; esses bits de paridade podem ser fornecidos pelo codificador de código turbo 204 utilizando um código RSC.
0 código turbo utilizado pelo codificador de código turbo 204 pode ser uma função de codificação turbo de 1/3. Desse modo, uma entrada de X bits (por exemplo, X bits incluídos nos blocos de código M) no codificador de código turbo 204 pode fornecer aproximadamente 3X bits corrio uma saída (por exemplo, aproximadamente 3X bits nos blocos codificados Μ, 3X+12 bits, ...). Entretanto, o equipamento de comunicação sem fio 202 pode ser incapaz de enviar esses 3X bits através do canal. Desse modo, o equipamento de comunicação sem fio 202 pode empregar casamento de taxa para converter desses 3X bits para um número menor de bits para transferência através do canal.
Considera-se que o codificador de código turbo 204 pode obter qualquer número de blocos de código como entrada. Por exemplo, um número maior de blocos de código pode fornecer um fluxo maior de bits sistemáticos, um fluxo maior de 1 bit de paridade, e um fluxo maior de 2 bits de paridade. Independente do tamanho de cada um desses fluxos transmitidos do codificador de código turbo 204, o equipamento de comunicação sem fio 202 pode processar essa saída em conformidade com o que se segue.
0 equipamento de comunicação sem fio 202 pode incluir ainda um separador do tipo de bit 206 que divide bits transmitidos pelo codificador de código turbo 204 em coleções diferentes. O separador do tipo de bit 206 pocie reconhecer um tipo de cada um dos bits transmitidos pelo codificador de código turbo 204; desse modo, o separador do tipo de bit 206 pode determinar se um bit é um bit sistemático, um bit de 1 paridade, ou um bit de 2 paridade. Por exemplo, o separador do tipo de bit 206 pode utilizar conhecimento à priori de operação de codificador de código turbo 204 para decifrar um tipo de cada um dos bits; seguindo esse exemplo, o codificador de código turbo 20 4 pode transmitir bits sistemáticos, 1 bit de paridade e 2 bits de paridade em uma ordem predeterminada que pode ser conhecida pelo separador do tipo de bit 206. Desse modo, o separador do tipo de bit 206 pode alavancar tal conhecimento para identificar bits sistemáticos, 1 bit de paridade, e 2 bits de paridade. Após identificar o tipo de bit, o separador do tipo de bit 206 pode coletar bits sistemáticos em um primeiro grupo, 1 bit de paridade em úin segundo grupo e 2 bits de paridade em um terceiro grupo.
Além disso, o equipamento de comunicação sem fio 202 pode Incluir um intercalador 208 que intercala bits para transmissão. O intercalador 208 pode aleatoriamente dispor bits que são intercalados juntos; desse modo, Y bits entrados no intercalador 208 em uma primeira seqüência podem ser transmitidos pelo intercalador 208 como uma segunda seqüência randomizada de Y bits, onde Y pode ser qualquer número inteiro. Por exemplo, a intercalação pode proteger uma transmissão contra erros de rajada. Como ilustração, o intercalador 208 pode ser um intercalador Polinomial de Permutação Quadrática (QPP) ; entretanto, '.a matéria reivindica não é desse modo limitada. Os bits sistemáticos coletados no primeiro grupo pelo separador do tipo de bit 206 podem ser intercalados juntos pelo intercalador 208 para dispor tais bits em um modo não contiguo. Os bits sistemáticos intercalados na seqüência randomizada podem ser indicados como um primeiro conjunto de bits para transmissão através de um canal. 0 intercalador 208 pode também intercalar junto 1 bit de paridade montados no segundo grupo pelo separador do tipo de bits 206. Além disso, o intercalador 208 pode intercalar juntos 2 bits de paridade coletados no terceiro grupo pelo separador do tipo de bit 206. Embora um intercalador 208 seja representado, considera-se que o equipamento de comunicação sem fio 202 pode incluir mais de um intercalador, cada um dos quais pode ser substancialmente similar ao intercalador 208 (por exemplo, um intercalador pode intercalar bits sistemáticos enquanto um segundo intercalador pode intercalar 1 bit de paridade e 2 bits de paridade, um primeiro intercalador pode intercalar bits sistemáticos, um segundo intercalador pode intercalar 1 bit de paridade e um terceiro intercalador pode intercalador 2 bits de paridade, .. . ) .
O equipamento de comunicação sem fio 202 pode incluir também um intercalador 210 que entrelaça o 1 bit de paridade intercalados com os 2 bits de paridade intercalados. O entrelaçador 210 pode criar um segundo conjunto de bits para transmissão através do canal a partir do 1 bit de paridade intercalados e 2 bits de paridade intercalados. O entrelaçador 210 organiza o 1 bit de paridade intercalados e os 2 bits de paridade intercalados de acordo com uma ordenação especifica; a saber, o entrelaçador 210 pode alternar entre 1 bit de paridade intercalados e 2 bits de paridade intercalados. Desse rnodç, a saída (por exemplo, o segundo conjunto de bits para transmissão através do canal) do entrelaçador 210 pode ser uma seqüência que alterna entre um bit de 1 paridade intercalado e um bit de 2 paridade intercalado (por exemplo, bit alternado é um bit de 1 paridade, bit alternado é um bit de 2 paridade, . . . ) . A utilização do entrelaçador 210 faz com que bits de paridade transmitidos pelo codificador de código turbo 204 sejam tratados diferentemente em comparação com bits sistemáticos transmitidos pelo codificador de código turbo 204.
O equipamento de comunicação sem fio 202 pode incluir adicionalmente um mapeador 212 e um transmissor 214. O mapeador 212 pode inserir o primeiro conjunto de bits para transmissão fornecida pelo intercalador 208 e o segundo conjunto de bits para transmissão transmitida pelo entrelaçador 210 em um armazenador circular. Por exemplo, o armazenador circular pode ser um armazenador de tamanho fixo. Desse modo, o mapeador 212 pode primeiramente envolver bits do primeiro conjunto (por exemplo, bits sistemáticos intercalados) em torno do armazenador circular. Posteriormente, o mapeador 212 pode envolver bits do segundo conjunto (por exemplo, 1 bit de paridade intercalados e 2 bits de paridade intercalados entrelaçados em um modo alternado) em torno do armazenador circular. Embora o uso de um armazenador circular seja descrito, deve ser reconhecido que o mapeador 212 pode empregar qualquer mapeamento de bits no primeiro conjunto e segundo conjunto. Além disso, o transmissor 214 pode posteriormente transferir bits no armazenador circular através do canal. 0 transmissor 214 pode, por exemplo, transmitir os bits no armazenador circular (ou em qualquer outro mapeamento utilizado pelo mapeador 212) para um equipamento de comunicação sem fio diferente (não mostrado).
0 casamento de taxa baseado em armazenador circular, descrito aqui, pode envolver o uso de um intercalador durante inserção de bit de SolicitaçãoRepetição automática híbrida (HARQ) no armazenador (por exemplo, para Acesso de rádio terrestre universal desenvolvido (E-UTRA)). Ao contrário, técnicas de casamento de taxa convencionais utilizam, frequentemente, um intercalador de canal adicional, que pode aumentar a complexidade associada a tais técnicas.
O exemplo a seguir é fornecido para fins de ilustração, e deve ser reconhecido que a matéria reivindicada não é limitada desse modo. De acordo com esse exemplo, o equipamento de comunicação sem fio 202 pode transmitir 1000 bits (por exemplo, de blocos de código 0 a M-l, ...) para o codificador de código turbo 204. 0 codificador de código turbo 204 pode processar os 1000 bits e transmitir aproximadamente 3000 bits. Os 3000 bits podem incluir 1000 bits sistemáticos, 1000 1 bit de paridade e 1000 2 bits de paridade. 0 separador de tipo de bit 206 pode identificar um tipo de cada um dos 3000 bits e grupo de 1000 bits sistemáticos, os 1000 1 bit de paridade e os 1000 2 bits de paridade em coleções separadas. Além disso,
o intercalador 208 pode intercalar aleatoriamente os 1000 bits sistemáticos juntos para fornecer um primeiro conjunto de bits para transmissão. Além disso, o intercalador 208 pode aleatoriamente intercalar os 1000 1 bit de paridade juntos. Adicionalmente, o intercalador 208 pode aleatoriamente intercalar os 1000 2 bits de paridade juntos. Posteriormente, o entrelaçador 210 pode combinar os 1000 1 bit de paridade aleatoriamente intercalados e os 10002 bits de paridade aleatoriamente intercalados em um modo alternado (por exemplo, bit de 1 paridade, bit de 2 paridade, bit de 1 paridade, bit de 2 paridade, . . . ) para gerar um segundo conjunto de bits para transmissão, onde o segundo conjunto de bits inclui 2000 bits. Além disso, o mapeador 212 pode inserir bits em um armazenador circular. De acordo com um exemplo, 2000 bits podem ser transmitidos pelo equipamento de comunicação sem fio 202 (por exemplo, 2000 bits podem ser inseridos no armazenador circular). Desse modo, o mapeador 212 pode inserir os 1000 bits sistemáticos intercalados do primeiro conjunto no armazenador circular (por exemplo, mapeador 212 pode iniciar em um local específico do armazenador circular e no sentido horário (ou no sentido anti-horário) adicionar a seqüência de 1000 bits sistemáticos intercalados, ...). Adicionalmente, o mapeador 212 pode inserir primeiros 1000 bits dos 2000 bits incluídos no segundo conjunto no armazenador circular (por exemplo, mapeador 212 pode continuar a adicionar a seqüência de 1000 bits de paridade ao armazenador circular em um modo similar a partir de uma extremidade da seqüência de bits sistemáticos intercalados,
. . . ) ; consequentemente, os 1000 bits restantes não necessitam ser inseridos no armazenador circular pelo mapeador 212 (por exemplo, uma vez que o armazenador circular pode estar cheio) . Além disso, o transmissor 214 pode enviar os 2000 bits incluídos no armazenador circular através do canal. Por utilizar o sistema 200, os 1000 bits sistemáticos pode ser todos transferidos pelo transmissor 214 uma vez que os bits sistemáticos podem ser preferencialmente tratados em comparação com os bits de paridade (por exemplo, bits sistemáticos podem ser considerados como sendo mais importantes do que os bits de paridade) . Além disso, 500 1 bit de paridade e 500 2 bits de paridade podem ser transferidos com os recursos restantes (por exemplo, ponderação igual pode ser fornecida
tanto para o 1 bit de paridade como 2 bits de paridade,
!
. . . ) . Embora o acima mencionado descreva a utilização de ponderação igual para 1 bit de paridade e 2 bits de paridade, deve ser reconhecido que qualquer ponderação desigual entre 1 bit de paridade e 2 bits de paridade pode ser empregada.
Além disso, o sistema 200 suporta o envio de múltiplos blocos de transporte. Por conseguinte, se múltiplos blocos de transporte estiverem presentes, o casamento de taxa pode ser fito em uma base por bloco de transporte.
Com referência à figura 3, é ilustrado um diagrama esquemático de exemplo 300 para empregar üm algoritmo de casamento de taxa baseado em armazenador circular. Em 302, um bloco de transporte pode ser entrado.
0 bloco de transporte pode ser segmentado em M blocos de código (por exemplo, bloco de código 0 304, bloco de código
1 306, ..., bloco de código M-I 308), onde M pode ser qualquer número inteiro. Os M blocos de código podem sér entrados no turbo codificador 310 para fornecer M blocos codificados (por exemplo, bloco codificado 0 312, bloco codificado 1 314, ..., bloco codificado M-I 316). Cada um dos blocos codificados 312-316 pode ser gerado como uma função de um respectivo dos blocos de código 304-308. Cada um dos blocos codificados 312-316 fornecidos do turbo codificador 310 pode incluir bits sistemáticos, 1 bit de paridade e 2 bits de paridade. Por conseguinte, o bloco codificado 0 312 pode incluir bits sistemáticos 0 318, 1 bit de paridade 0 320 e 2 bits de paridade 0 322, o bloco codificador 1 314 pode incluir bits sistemáticos 1 324, 1 bit de 1 paridade 326, e 2 1 bit de paridade 328, ..., e blocos codificados M-I 316 podem incluir bits sistemáticos M-I 330, 1 bit de paridade M-I 332, e 2 bits de paridade ΜΙ 334.
Posteriormente, cada tipo de bits pode ser identificado e agrupado. Desse modo, bits sistemáticos 0 318, bits sistemáticos 1 324, ..., bits sistemáticos M-I 330 podem ser reconhecidos como bits sistemáticos e montados em um primeiro grupo. 1 bit de paridade 0 320, 1 bit de 1 paridade 326, ... , 1 bit de paridade M-I 332 podem ser identificados como 1 bit de paridade e coletados em üm segundo grupo. Além disso, os 2 bits de paridade 0 322, 2 1 bit de paridade 328, .., e 2 bits de paridade M-I 334 podem ser reconhecidos como 2 bits de paridade e montados em um terceiro grupo.
Os bits sistemáticos 3128, 324 e 330 podem ser entrados em um intercalador 336 para randomizar uma seqüência do mesmo. Além disso, o 1 bit de paridade 320, 326 e 332 podem ser entrados em um intercalador 338 para randomizar uma seqüência do mesmo. Adicionalmente, os 2 bits de paridade 322, 328, e 334 podem ser entrados em um intercalador 340 para randomizar uma seqüência do mesmo. Como mostrado, intercaladores separados 336, 338 e 340 podem ser utilizados para bits sistemáticos 318, 324 e 330,
1 bit de paridade 320, 326 e 332, e 2 bits de paridade 322, 328 e 334. De acordo com outra ilustração (não mostrada), um intercalador comum pode ser empregado para bits sistemáticos 318, 324 e 330, 1 bit de paridade 320, 326 e 332, e 2 bits de paridade 322, 328 e 334. Em conformidade com um exemplo adicional, o intercalador 336 pode intercalar bits sistemáticos 318, 324 e 330, enquanto um intercalador diferente (não mostrado) pode intercalar 1 bit de paridade 320, 326 e 332 juntos e pode intercalar 2 bits de paridade 322, 328 e 334 juntos (por exemplo, intercalação de 1 bit de paridade e 2 bits de paridade pode ser separada entre si).
A saída do intercalador 336 pode ser a seqüência randomizada de bits sistemáticos 342. Além disso, a saída de intercaladores 338 e 340 pode ser entrelaçada junta em um modo alternado para fornecer uma seqüência de 1 e 2 bits de paridade 344. A seqüência de bits sistemáticos 342 e a seqüência de 1 e 2 bits de paridade 344 pode ser posteriormente inserida em um armazenador circular 34 6. Por exemplo, a seqüência de bits sistemáticos 342 pode sèr primeiramente inserida no armazenador circular 346, e a seqüência de 1 e 2 bits de paridade 344 pode ser posteriormente inserida no armazenador circular 34 6 utilizando qualquer espaço restante. Desse modo, o enchimento do armazenador circular 34 6 pode iniciar em um local específico com a seqüência de bits sistemáticos 342 e prosseguir no sentido horário (ou no sentido anti-horário) para encher uma primeira seção 348 do armazenador circular 346. Se a seqüência de bits sistemáticos 342 for capaz de ser inserida totalmente no armazenador circular 346, então a seqüência de 1 e 2 bits de paridade 344 pode começar a ser inserida em seções restantes 350 e 352 do armazenador circular 34 6. Embora mostrado como sendo separadas entre si, considera-se que as seções 350 e 352 podem ser substancialmente similares entre si e/ou podem ser combinadas em uma seção comum (não mostrada) do armazenador circular 346. A seqüência de 1 e 2 bits de paridade 344 pode continuar a ser inserida em torno do armazenador circular 346 até que a extremidade de tal seqüência 344 seja atingida ou o armazenador 346 não tenha espaço disponível restante.
Com referência às figuras 4-6, são ilustradas metodologias referentes a efetuar casamento de taxa baseado em armazenador circular em um ambiente de comunicação sem fio. Embora, para fins de simplicidade de explicação, as metodologias sejam mostradas e descritas como uma série de atos, deve ser entendido e reconhecido que as metodologias não são limitadas pela ordem de atos, visto que alguns atos podem, de acordo com uma ou mais modalidades, ocorrer em ordens diferentes e/ou simultaneamente com outros atos em relação ao mostrado e descrito aqui. Por exemplo, aqueles versados na técnica entenderão e reconhecerão que uma metodologia pode ser alternativamente representada como uma série de eventos ou estados inter-relacionados, como em um diagrama de estado. Adicionalmente, nem todos os atos ilustrados podem ser necessários para implementar uma metodologia de acordo com uma ou mais modalidades.
Com referência à figura 4, é ilustrada uma metodologia 400 que facilita casamento de taxa em um ambiente de comunicação sem fio. Em 402, bits sistemáticos,
1 bit de paridade e 2 bits de paridade de um codificador (por exemplo, turbo codificador, . . . ) podem ser separados em grupos distintos. Por exemplo, um bloco de transporte pode ser dividido em uma pluralidade de blocos de código. Um código turbo pode ser aplicado em cada da pluralidade de blocos de código para fornecer uma pluralidade de blocos codificados. Os blocos codificados transmitidos pelo código turbo podem incluir, individualmente bits sistemáticos, 1 bit de paridade, e 2 bits de paridade. Além disso, cada um desses tipos de bit pode ser reconhecido como permitindo que os bits sejam separados em grupos distintos. Em 404, os bits sistemáticos, o 1 bit de paridade e os 2 bits de paridade podem ser intercalados nos grupos distintos, 5 respectivos. Os bits sistemáticos podem ser intercalados
juntos para randomizar uma ordenação dos bits sistemáticos, o 1 bit de paridade podem ser intercalados juntos para randomizar uma ordenação do 1 bit de paridade, e os 2 bits de paridade podem ser intercalados juntos para randomizar uma ordenação dos 2 bits de paridade; desse modo, três
ordenações randomizadas podem ser fornecidas (por exemplo, uma cada para os bits sistemáticos, o 1 bit de paridade e os 2 bits de paridade) . Em 406, o 1 bit de paridade intercalados podem ser entrelaçados com os 2 bits de paridade intercalados. Por exemplo, a ordenação randomizada
de 1 bit de paridade e a ordenação randomizada de 2 bits de paridade podem ser combinadas em um modo alternado onde cada bit na saída entrelaçada alterna entre ser um bit de 1 paridade ou um bit de 2 paridade. De acordo com outra ilustração, qualquer padrão predefinido diferente pode ser
utilizado para combinar a ordenação randomizada de 1 bit de paridade com a ordenação randomizada de 2 bits de paridade. Em 408, os bits sistemáticos intercalados podem ser inseridos em um armazenador circular seguido pelo 1 bit de paridade e 2 paridade entrelaçados e intercalados. Desse
modo, os bits sistemáticos intercalados podem ser preferencialmente selecionados para inclusão no armazenador circular. Além disso, após todos os bits sistemáticos serem inseridos no armazenador circular, o 1 bit de paridade e 2 paridade entrelaçados podem ser incorporados no armazenador
circular utilizando quaisquer recursos disponíveis. Em 410, os bits inseridos no armazenador circular podem ser transmitidos. Desse modo, por exemplo, se todos os bits sistemáticos e uma porção do 1 bit de paridade ed 2 adaptarem no armazenador circular, esses bits incorporados podem ser transferidos através de um canal enquanto um restante dos 1 e 2 bits de paridade pode ser excluído de ser enviado; entretanto, se todos os bits sistemáticos bem como todos o 1 e 2 bits de paridade adaptarem no armazenador circular, então todos esses bits podem ser enviados através do canal.
Voltando para a figura 5, é ilustrada uma metodologia 500 que facilitar preferencialmente tratar bits sistemáticos com relação ao casamento de taxa baseado em armazenador circular em um ambiente de comunicação sem fio. Em 502, bits sistemáticos de pelo menos um bloco codificado transmitido por um codificador (por exemplo, um turbo codificador, ...) podem ser identificados. Por exemplo, os bits sistemáticos podem ser reconhecidos utilizando conhecimento a priori de um formato para blocos codificados fornecidos a partir do codificador. Em 504, os bits sistemáticos identificados podem ser coletados. Em 506, os bits sistemáticos coletados podem ser intercalados juntos para gerar uma seqüência randomizada dos bits sistemáticos. Em 508, a seqüência randomizada dos bits sistemáticos pode ser transmitida através da transmissão de bits de paridade incluídos pelo menos em um bloco codificado transmitido pelo codificador. Por exemplo, os bits de paridade podem incluir 1 bit de paridade e 2 bits de paridade. A seqüência randomizada dos bits sistemáticos, por exemplo, pode ser inserida em um armazenador circular antes da inclusão dos bits de paridade.
Agora com referência à figura 6, é ilustrada uma metodologia 600 que facilita o emprego de casamento de taxa utilizando um armazenador circular em um ambiente de comunicação sem fio. Em 602, 1 bit de paridade e 2 bits de paridade podem ser identificados de pelo menos um bloco codificado transmitido por um codificador (por exemplo,1 um turbo codificador, ...). 0 1 bit de paridade e os 2 bits de paridade, por exemplo, podem ser reconhecidos utilizando conhecimento a priori de um formato para blocos codificados gerados do codificador. Em 604, o 1 bit de paridade identificados podem ser montados em uma primeira coleção e os 2 bits de paridade identificados podem ser montados em uma segunda coleção. Em 606, o 1 bit de paridade coletados podem ser intercalados juntos para gerar uma seqüência randomizada do 1 bit de paridade. Em 608, os 2 bits de paridade coletados podem ser intercalados juntos para gerar uma seqüência randomizada dos 2 bits de paridade. Em 610, a seqüência randomizada do 1 bit de paridade e a seqüência randomizada dos 2 bits de paridade podem ser entrelaçadas em um modo alternado para fornecer uma seqüência entrelaçada de 1 e 2 bits de paridade. De acordo com outra ilustração, qualquer padrão predefinido diferente pode ser utilizado para combinar a seqüência randomizada do 1 bit de paridade com a seqüência randomizada dos 2 bits de paridade. Em 612, pelo menos uma porção da seqüência entrelaçada de 1 e 2 bits de paridade pode ser transmitida utilizando recursos disponíveis subsequente à transferência de uma seqüência inteira de bits sistemáticos incluídos pelo menos em um bloco codificado transmitido pelo codificador.
Será reconhecido que, de acordo com um ou mais aspectos descritos aqui, inferências podem ser feitas em relação ao emprego de casamento de taxa baseado em armazenador circular. Como utilizado aqui, o termo "inferir" ou "inferência" se refere genericamente ao processo de raciocinar sobre ou inferir estados do sistema, ambiente e/ou usuário a partir de um conjunto de observações como capturadas através de eventos e/ou dados. Inferência pode ser empregada para identificar um contexto ou ação especifica, ou pode gerar uma distribuição de probabilidade através de estados, por exemplo. A inferência pode ser probabilistica - isto é, a computação de uma distribuição de probabilidade através de estados de interesse com base em uma consideração de dados e eventos. Inferência também pode se referir a técnicas empregadas para compor eventos de nivel mais elevado de um conjunto de eventos e/ou dados. Tal inferência resulta na construção de novos eventos ou ações a partir de um conjunto de eventos observados e/ou dados de eventos armazenados, quer os eventos sejam ou não correlacionados em proximidade temporal estreita, e quer os eventos e dados venham de uma ou várias fontes de dados e eventos.
De acordo com um exemplo, um ou mais métodos apresentados acima podem incluir fazer inferências pertinentes a decifrar um tipo de bit (por exemplo sistemático, 1 paridade, 2 paridade). Como ilustração adicional, uma inferência pode ser feita relacionada .a determinação de como combinar (por exemplo, entrelaço) o 1 bit de paridade e 2 paridade; como tal, ponderações diferentes para cada um dos tipos de bit de paridade podem ser atribuídas com base em tal inferência, por exemplo. Será reconhecido que os exemplos acima são de natureza ilustrativa e não pretendem limitar o número de inferências que podem ser feitas ou o modo no qual tais inferências são feitas em combinação com as várias modalidades e/ou métodos descritos aqui.
A figura 7 é uma ilustração de um terminal de acesso 700 que facilita a execução de casamento de taxa baseado em armazenador circular em um sistema de comunicação sem fio. 0 terminal de acesso 7 00 compreende um receptor 702 que recebe um sinal a partir, por exemplo, de uma antena de recepção (não mostrada) , e executa ações tipicas na mesma (por exemplo, filtra, amplifica, converte descendentemente, etc.) o sinal recebido e digitaliza o sinal condicionado para obter amostras. O receptor 702 pode ser, por exemplo, um receptor MMSE, e pode compreender um demodulador 7 04 que pode demodular símbolos recebidos e fornecer os mesmos para um processador 706 para estimação de canal. O processador 706 pode ser um processador dedicado a analisar informações recebidas pelo receptor 702 e/ou gerar informações para transmissão por um transmissor 716, um processador que controla um ou mais componentes de terminal de acesso 700, e/ou um processador que tanto analisa informações recebidas pelo receptor 702, gera informações para transmissão pelo transmissor 716 como controla um ou mais componentes do terminal de acesso 700.
O terminal de acesso 700 pode compreender, adicionalmente memória 7 08 que é operativamente acoplada ao processador 706 e que pode armazenar dados a serem transmitidos, dados recebidos e qualquer outra informação apropriada relacionada à execução das várias ações e funções expostas aqui. A memória 7 08 pode armazenar adicionalmente protocolos e/ou algoritmos associados ao casamento de taxa baseado em armazenador circular.
Será reconhecido que a armazenagem de dados (por exemplo, memória 7 08) descrita aqui pode ser memória volátil ou memória não volátil, ou pode incluir tanto memória volátil como não volátil. Como ilustração, e não limitação, memória não volátil pode incluir memória somente de leitura (ROM), ROM programável (PROM), ROM eletricamente programável (EPROM), PROM eletricamente apagável (EEPROM) ou memória flash. Memória volátil pode incluir memória de acesso aleatório (RAM), que atua como memória cache externa. Como ilustração e não limitação, RAM é disponível em muitas formas como RAM síncrona (SRAM), RAM dinâmica (DRAM), DRAM síncrona (SDRAM), SDRAM de taxa dupla de dados (DDR SDRAM), SDRAM aumentada (ESDRAM), DRAM Synchlink (SLDRAM) , e RAM Rambus direto (DRRAM) . A memória 708 dos presentes sistemas e métodos pretende compreender, sem ser limitado a, esses e quaisquer outros tipos apropriados de memória.
O receptor 702 é adicionalmente operativamente acoplada a um intercalador 710 e/ou um entrelaçador 712, que pode ser substancialmente similar ao intercalador 208 da figura 2 e entrelaçador 210 da figura 2. Além disso, embora não mostrado, considera-se que o terminal de acesso 7 00 pode incluir um codificador de código turbo substancialmente similar ao codificador de código turbo 204 da figura 2, um separador do tipo de bits substancialmente similar ao separador do tipo de bits 206 da figura 2, e/ou um mapeador substancialmente similar ao mapeador 212 da figura 2. O intercalador 710 pode intercalar bits sistemáticos incluídos em bloco(s) codificado(s) juntos para fornecer uma primeira seqüência randomizada de bits sistemáticos. Essa primeira seqüência randomizada de bits sistemáticos pode ser posteriormente mapeada para um armazenador circular (por exemplo, inserida no armazenador circular, ...). Além disso, o intercalador 710 pode intercalar 1 bit de paridade juntos e pode intercalar 2 bits de paridade juntos. O entrelaçador 712 pode criar, posteriormente, uma segunda seqüência randomizada incluindo
1 bit de paridade e 2 paridade intercalados entrelaçados entre si em um modo alternado. Além disso, essa segunda seqüência randomizada de 1 bit de paridade e 2 paridade entrelaçados e intercalados pode ser incorporada no armazenador circular de tal modo que bits da primeira seqüência randomizada sejam transmitidas primeiramente seguido por bits da segunda seqüência randomizada. 0 terminal de acesso 7 00 ainda compreende adicionalmente um modulador 714 e um transmissor 716 que transmite o sinal para, por exemplo, uma estação base, outro terminal de acesso, etc. Embora representado como sendo separado do processador 706, deve ser reconhecido que o intercalador 710, entrelaçador 712 e/ou modulador 714 pode fazer parte do processador 706 ou um número de processadores (não mostrados).
A figura 8 é uma ilustração de um sistema 800 que facilita execução de casamento de taxa baseado em armazenador circular em um ambiente de comunicação sem fio. 0 sistema 800 compreende uma estação base 802 (por exemplo, ponto de acesso, . . . ) com um receptor 810 que recebe sinal (is) a partir de um ou mais terminais de acesso 804 através de uma pluralidade de antenas de recepção 806, e um transmissor 822 que transmite para um ou mais terminais de acesso 804 através de uma antena de transmissão 808. O receptor 810 pode receber informações a partir de antenas de recepção 806 e é operativamente associado a um demodulador 812 que demodula informações recebidas. Simbolos demodulados são analisados por um processador 814 que pode ser similar ao processador descrito acima, com relação à figura 7, e que é acoplado a uma memória 816 que armazena dados a serem transmitidos para ou recebidos do(s) terminal(s) de acesso 804 (ou uma estação base diferente (não mostrada)) e/ou qualquer outra informação apropriada relacionada à execução das várias ações e funções expostas aqui. O processador 814 é adicionalmente acoplado a um intercalador 818 que gera uma seqüência randomizada de bits sistemáticos, gera uma seqüência randomizada de 1 bit de paridade, e gera uma seqüência randomizada de 2 bits de paridade. Por exemplo, os bits sistemáticos, 1 bit de paridade, e 2 bits de paridade podem ser incluídos pelo menos em um bloco codificado transmitido por um codificador de código turbo.
O intercalador 818 pode ser operativamente acoplado a um entrelaçador 820 que combina a seqüência randomizada de 1 bit de paridade e a seqüência randomizada de 2 bits de paridade para fornecer uma seqüência randomizada entrelaçada de 1 e 2 bits de paridade. Por exemplo, o entrelaçador 820 pode alternar entre 1 bit de paridade e 2 bits de paridade em uma seqüência transmitida de 1 e 2 bits de paridade fornecidos a partir da mesma. Além disso, embora não mostrado, considera-se que a estação base 802 pode incluir um codificador de código turbo substancialmente similar ao codificador de código turbo 204 da figura 2, um separador do tipo de bit substancialmente similar ao separador do tipo de bit 206 da figura 2 e/ou um mapeador substancialmente similar ao mapeador 212 da figura
2. 0 intercalador 818 e entrelaçador 820 (e/ou um mapeador (não mostrado) ) podem fornecer dados a serem transmitidos para um modulador 822. Por exemplo, os dados a serem transmitidos podem ser bits envoltos em torno de um armazenador circular. Seguindo esse exemplo, a seqüência randomizada de bits sistemáticos pode ser envolta em torno do armazenador circular primeiramente, e então a seqüência randomizada entrelaçada de 1 e 2 bits de paridade pode ser envolta em torno do armazenador circular. Desse modo, dependendo da disponibilidade de recursos, uma porção ou todos os bits sistemáticos podem ser transmitidos. Além disso, se todos os bits sistemáticos forem transmitidos, então uma porção ou todos o 1 e 2 bits de paridade podem ser transmitidos. 0 modulador 822 pode multiplexar o quadro para transmissão por um transmissor 826 através da antena 808 para o(s) terminal (is) de acesso 804 . Embora representado como sendo separado do processador 814, deve ser reconhecido que o intercalador 818, entrelaçador 820 e/ou modulador 822 pode fazer parte do processador 814 ou um número de processadores (não mostrados).
A figura 9 mostra um sistema de comunicação sem fio de exemplo 900. O sistema de comunicação sem fio 900 representa uma estação base 910 e um terminal de acesso 950 para fins de brevidade. Entretanto, deve ser reconhecido que o sistema 900 pode incluir mais de uma estação base e/ou mais de um terminal de acesso, onde estações base e/ou terminais de acesso adicionais podem ser substancialmente similares ou diferentes da estação base de exemplo 910 e terminal de acesso 950 descrito abaixo. Além disso, deve ser reconhecido que a estação base 910 e/ou terminal de acesso 950 pode empregar os sistemas (figuras 1-2, 7-8 e 10) e/ou métodos (figuras 4-6) descritos aqui para facilitar comunicação sem fio entre os mesmos.
Na estação base 910, dados de tráfego para diversos fluxos de dados são fornecidos a partir de uma fonte de dados 912 para um processador de dados de transmissão (TX) 914. De acordo com um exemplo, cada fluxo de dados pode ser transmitido através de uma antena respectiva. O processador de dados TX 914 formata, codifica e intercala o fluxo de dados de tráfego com base em um esquema de codificação específico selecionado para aquele fluxo de dados para fornecer dados codificados.
Os dados codificados para cada fluxo de dados podem ser multiplexados com dados piloto utilizando técnicas de multiplexação por divisão de frequência ortogonal (OFDM). Adicionalmente ou alternativamente, os símbolos pilotos podem ser multiplexados por divisão de frequência (FDM), multiplexados por divisão de tempo (TDM), ou multiplexados por divisão de código (CDM) . Os dados piloto são um padrão de dados conhecido que é processado em um modo conhecido e podem ser utilizados no terminal de acesso 950 para estimar resposta de canal. Os dados codificados e piloto multiplexados para cada fluxo de dados podem ser modulados (por exemplo, mapeados em simbolo) com base em um esquema de modulação especifico (por exemplo, manipulação por comutação de fase binário (BPSK), manipulação por comutação de fase de quadratura (QPSK), manipulação por comutação de fase-M (M-PSK), modulação de amplitude de quadratura-M (M-QAM), etc.) selecionado para aquele fluxo de dados para fornecer símbolos de modulação. A taxa de dados, codificação e modulação para cada fluxo de dados podem ser determinadas por instruções executadas ou fornecidas pelo processador 930.
Os símbolos de modulação para os fluxos de dados podem ser fornecidos para um processador MIMO TX 920, que pode processar ainda os símbolos de modulação (por exemplo, para OFDM). 0 processador MIMO TX 920 então provê fluxos de símbolo de modulação Nt para transmissores Nt (TMTR) 922a até 922t. Em várias modalidades, o processador MIMO TX 920 aplica pesos de formação de feixe nos símbolos dos fluxos de dados e na antena da qual o símbolo está sendo transmitido.
Cada transmissor 922 recebe e processa um fluxo de símbolos respectivo para fornecer um ou mais sinais analógicos, e condiciona ainda (por exemplo, amplifica, filtra, e converte ascendentemente) os sinais analógicos para fornecer um sinal modulado apropriado para transmissão através do canal MIMO. Além disso, sinais modulados Nt de transmissores 922a até 922t são transmitidos de antenas Nt 924a até 924t, respectivamente.
No terminal de acesso 950, os sinais modulados transmitidos são recebidos pelas antenas Nr 952a até 952r e o sinal recebido de cada antena 952 é fornecido a um receptor respectivo (RCVR) 954a até 954r. Cada receptor 954 condiciona (por exemplo, filtra, amplifica, e converte descendentemente) um sinal respectivo, digitaliza o sinal condicionado para fornecer amostras, e processa ainda as amostras para fornecer um fluxo de símbolos "recebido" correspondente.
Um processador de dados RX 960 pode receber e processar os fluxos de símbolo recebido Nr a partir de receptores Nr 954 baseado em uma técnica de processamento de receptor específico para fornecer fluxos de símbolos "detectados" Nt . O processador de dados RX 960 pode demodular, desintercalar, e decodificar cada fluxo de símbolos detectado para recuperar os dados de tráfego para o fluxo de dados. O processamento pelo processador de dados RX 960 é complementar àquele executado pelo processador MIMO TX 920 e processador de dados TX 914 na estação base 910.
Um processador 970 pode periodicamente determinar qual tecnologia disponível utilizar como discutido acima. Além disso, o processador 970 pode formular uma mensagem de link reverso que compreende uma porção de índice de matriz e uma porção de valor de classificação.
A mensagem de link reverso pode compreender vários tipos de informações em relação ao link de comunicação e/ou ao fluxo de dados recebidos. A mensagem de link reverso pode ser processada por um processador de dados TX 938, que também recebe dados de tráfego para diversos fluxos de dados a partir de uma fonte de dados 936, modulados por um modulador 980, condicionado por transmissores 954a até 954r, e transmitidos de volta para a estação base 910. Na estação base 910, os sinais modulados do terminal de acesso 950 são recebidos pela antena 924, condicionados por receptores 922, demodulados por um demodulador 940, e processados por um processador de dados RX 942 para extrair a mensagem de link reverso transmitida pelo terminal de acesso 950. Além disso, o processador 930 pode processar a mensagem extraída para determinar qual matriz de precodificação utilizar para determinar os pesos de formação de feixe.
Os processadores 930 e 970 podem orientar (por exemplo, controlar, coordenar, gerenciar, etc.) a operação na estação base 910 e terminal de acesso 950, respectivamente. Os respectivos processadores 930 e 970 podem ser associados à memória 932 e 972 que armazenam códigos de programa e dados. Os processadores 930 e 97 0 também podem executar computações para derivar estimativas de resposta de frequência e impulso para uplink e downlink, respectivamente.
Em um aspecto, canais lógicos são classificados em Canais de controle e Canais de tráfego. Canais de controle lógicos podem incluir um Canal de Controle de broadcast (BCCH), que é um canal DL para broadcasting informações de controle de sistema. Além disso, Canais de Controle Lógicos podem incluir um Canal de controle de paging (PCCH), que é um canal DL que transfere informações de paging. Além disso, os Canais de controle Lógicos podem compreender um Canal de Controle multicast (MCCH), que é um canal DL de ponto para multiponto utilizado para transmissão de programação de Serviço de Multicast e Broadcast de Multimídia (MBMS) e informações de controle para um ou vários MTCHs. Genericamente, após estabelecer uma conexão de Controle de Recurso de rádio (RRC), esse canal é somente utilizado por UEs que recebem MBMS (por exemplo, MCCH antigo + MSCH). Adicionalmente, os Canais de Controle Lógicos podem incluir um Canal de Controle dedicado (DCCH), que é um canal bidirecional de ponto a ponto que transmite informações de controle dedicadas e pode ser utilizado por UEs tendo uma conexão RRC. Em um aspecto, os Canais de Tráfego Lógicos podem compreender um Canal de tráfego Dedicado (DTCH) , que é um canal bidirecional de ponto a ponto dedicado a um UE para a transferência de informações de usuário. Além disso, os Canais de tráfego lógicos podem incluir um Canal de tráfego Multicast (MTCH) para canal DL de ponto a multiponto para transmitir dados de tráfego.
Em um aspecto, Canais de transporte são classificados em DL e UL. Canais de transporte DL compreendem um Canal de Broadcast (BCH) , um Canal de dados compartilhado downlink (DL-SDCH) e um Canal de Paging (PCH) . 0 PCH pode suportar economia de energia de UE (por exemplo, ciclo de Recepção descontínua (DRX) pode ser indicada pela rede para o UE, . . . ) por ser broadcasted através de uma célula inteira e ser mapeada para recursos de camada física (PHY) que podem ser utilizados para outros canais de tráfego/controle. Os Canais de transporte de UL podem compreender um Canal de acesso aleatório (RACH), um Canal de Solicitação (REQCH), um Canal de dados compartilhado Uplink (UL-SDCH) e uma pluralidade de canais PHY.
Os canais PHY podem incluir um conjunto de canais DL e canais UL. Por exemplo, os canais PHY DL podem incluir: Canal piloto comum (CPICH); Canal de sincronização (SCH); Canal de controle comum (CCCH); Canal de atribuição UL compartilhado (SUACH); Canal de Confirmação (ACKCH); Canal de dados compartilhados físico DL (DL-PSDCH); Canal de controle de potência UL (UPCCH); Canal indicador de paging (PICH); e/ou Canal indicador de carga (LICH). Como ilustração adicional, os Canais PHY UL podem incluir: Canal de acesso aleatório físico (PRACH); Canal indicador de qualidade de canal (CQICH); Canal de confirmação (ACKCH); Canal indicador de subconjunto de antenas (ASICH); Canal de solicitação compartilhada (SREQCH); Canal de dados compartilhados físico UL (UL-PSDCH); e/ou Canal piloto de banda larga (BPICH).
Deve ser entendido que as modalidades descritas aqui podem ser implementadas em hardware, software, firmware, middleware, microcódigo, ou qualquer combinação dos mesmos. Para uma implementação de hardware, as unidades de processamento podem ser implementadas em um ou mais circuitos integrados de aplicação específica (ASICs), processadores de sinais digitais (DSPs), dispositivos de processamento de sinais digitais (DSPDs) , dispositivos de lógica programável (PLDs), disposições de porta programável em campo (FPGAs), processadores, controladores, microcontroladores, microprocessadores, outras unidades eletrônicas projetadas para executar as funções descritas aqui, ou uma combinação dos mesmos.
Quando as modalidades são implementadas em software, firmware, middleware ou microcódigo, código de programa ou segmentos de código, os mesmos podem ser armazenados em um meio legível por máquina como um componente de armazenagem. Um segmento de código pode representar um procedimento, uma função, um subprograma, um programa, uma rotina, uma sub-rotina, um módulo, um pacote de software, uma classe, ou qualquer combinação de instruções, estruturas de dados ou instruções de programa. Um segmento de código pode ser acoplado a outro segmento de código ou um circuito de hardware por passar e/ou receber informações, dados, argumentos, parâmetros, ou conteúdo de memória. Informações, argumentos, parâmetros, dados, etc., podem ser passados, remetidos ou transmitidos utilizando qualquer meio apropriado incluindo partilha de memória, passagem de mensagem, passagem de token, transmissão de rede, etc.
Para uma implementação de software, as técnicas descritas aqui podem ser implementadas com módulos (por exemplo, procedimentos, funções e assim por diante) que executam as funções descritas aqui. Os códigos de software podem ser armazenados em unidades de memória e executados por processadores. A unidade de memória pode ser implementada no processador ou externa ao processador, em cujo caso pode ser acoplada de forma comunicativa ao processador através de vários meios como sabido na técnica.
Com referência à figura 10, é ilustrado um sistema 1000 que permite o emprego de casamento de taxa em um ambiente de comunicação sem fio. Por exemplo, o sistema 1000 pode residir pelo menos parcialmente em uma estação base. De acordo com outra ilustração, o sistema 1000 pode residir pelo menos parcialmente em um terminal de acesso. Deve ser reconhecido que o sistema 1000 é representado como incluindo blocos funcionais, que podem ser blocos funcionais que representam funções implementadas por um processador, software ou combinação dos mesmos (por exemplo, firmware). O sistema 1000 inclui um agrupamento lógico 1002 de componentes elétricos que podem atuar em combinação. Por exemplo, o agrupamento lógico 1002 pode incluir um componente elétrico para intercalar bits sistemáticos coletados de pelo menos um bloco codificado transmitido por um codificador 1004. Além disso, o agrupamento lógico 1002 pode compreender um componente elétrico para intercalar 1 bit de paridade coletados de pelo menos um bloco codificado 1006. Adicionalmente, o agrupamento lógico 1002 pode incluir um componente elétrico para intercalar 2 bits de paridade coletados de pelo menos um bloco codificado 1008. O agrupamento lógico 1002 pode incluir também um componente elétrico para entrelaçar o 1 bit de paridade intercalados e os 2 bits de paridade intercalados 1010. Por exemplo, os bits sistemáticos intercalados podem ser envoltos em torno de um armazenador circular primeiramente e o 1 e 2 bits de paridade entrelaçados podem ser envoltos em torno do armazenador circular posteriormente. Seguindo esse exemplo, os bits envoltos em torno do armazenador circular podem ser transmitidos através de um canal, enquanto bits restantes não incluídos no armazenador circular podem ser excluídos de serem transmitidos. Adicionalmente, o sistema 1000 pode incluir uma memória 1012 que retém instruções para executar funções associadas a componentes elétricos 1004, 1006, 1008 e 1010. Embora mostrado como sendo externo à memória 1012, deve ser entendido que um ou mais componentes elétricos 1004, 1006, 1008, e 1010 podem existir dentro da memória 1012.
O que foi descrito acima inclui exemplos de uma ou mais modalidades. Evidentemente, não é possível descrever toda combinação concebível de componentes ou metodologias para fins de descrever as modalidades acima mencionadas, porém uma pessoa com conhecimentos comuns na técnica pode reconhecer que muitas combinações e permutações adicionais de várias modalidades são possíveis. Por conseguinte, as modalidades descritas pretendem abranger todas essas alterações, modificações e variações que estejam compreendidas no espírito e escopo das reivindicações apensas. Além disso, até o ponto em que o termo "inclui" é utilizado na descrição detalhada ou nas reivindicações, esse termo pretende ser inclusive em um modo similar ao termo "compreendendo" como compreendendo" é interpretado quando empregado como uma palavra de transição em uma reivindicação.
Claims (30)
1. Um método que facilita casamento de taxa em um ambiente de comunicação sem fio, compreendendo: separar bits sistemáticos, 1 bit de paridade, e 2 bits de paridade a partir de um codificador em grupos distintos; intercalar os bits sistemáticos, o 1 bit de paridade e os 2 bits de paridade nos respectivos grupos distintos; entrelaçar o 1 bit de paridade intercalados com os 2 bits de paridade intercalados; inserir os bits sistemáticos intercalados em um armazenador circular seguido pelo 1 bit de paridade e 2 paridade intercalados e entrelaçados; e transmitir os bits inseridos para dentro do armazenador circular.
2. 0 método, de acordo com a reivindicação 1, compreendendo adicionalmente aplicar um código turbo a pelo menos um bloco de código para gerar pelo menos um bloco codificado, o pelo menos um bloco codificado inclui os bits sistemáticos, o 1 bit de paridade e os 2 bits de paridade a serem separados.
3. 0 método, de acordo com a reivindicação 2, compreendendo adicionalmente reconhecer um tipo de cada bit em pelo menos um bloco codificado, o tipo sendo um entre sistemático, 1 paridade ou 2 paridade.
4. 0 método, de acordo com a reivindicação 1, compreendendo adicionalmente: intercalar os bits sistemáticos juntos para randomizar uma ordenação dos bits sistemáticos; intercalar o 1 bit de paridade juntos para randomizar uma ordenação do 1 bit de paridade; e intercalar os 2 bits de paridade juntos para randomizar uma ordenação dos 2 bits de paridade.
5. 0 método, de acordo com a reivindicação 1, entrelaçando o 1 bit de paridade intercalados com os 2 bits de paridade intercalados compreende adicionalmente combinar uma ordenação randomizada do 1 bit de paridade com uma ordenação randomizada dos 2 bits de paridade em um modo alternado onde cada bit em uma seqüência do 1 bit de paridade e 2 paridade intercalados e entrelaçados alterna entre ser um bit de 1 paridade e um bit de 2 paridade.
6. O método, de acordo com a reivindicação 1, entrelaçando o 1 bit de paridade intercalados com os 2 bits de paridade intercalados compreende adicionalmente combinar uma ordenação randomizada do 1 bit de paridade com uma ordenação randomizada dos 2 bits de paridade como uma função de um padrão predefinido.
7. O método, de acordo com a reivindicação 1, compreendendo adicionalmente inserir todos os bits sistemáticos intercalados no armazenador circular antes de inserir um primeiro do 1 bit de paridade e 1 paridade intercalados e entrelaçados.
8. O equipamento de comunicação sem fio, compreendendo: uma memória que retém instruções relacionadas à identificação de bits sistemáticos, 1 bit de paridade e 2 bits de paridade a partir de pelo menos um bloco codificado enviado por um codificador, coletar os bits sistemáticos identificados, intercalar os bits sistemáticos coletados juntos para gerar uma seqüência randomizada de bits sistemáticos, coletar o 1 bit de paridade identificados, intercalar o 1 bit de paridade coletados juntos para gerar uma seqüência randomizada de 1 bit de paridade, coletar os 2 bits de paridade identificados, intercalar os 2 bits de paridade coletados juntos para gerar uma seqüência randomizada de 2 bits de paridade, entrelaçar a seqüência randomizada de 1 bit de paridade e a seqüência randomizada de 2 bits de paridade para fornecer uma seqüência entrelaçada de 1 e 2 bits de paridade, inserir a seqüência randomizada de bits sistemáticos em um armazenador circular seguido pela seqüência entrelaçada de 1 e 2 bits de paridade, e transmitir os bits inseridos no armazenador circular; e um processador, acoplado à memória, configurado para executar as instruções retidas na memória.
9.O equipamento de comunicação sem fio, de acordo com a reivindicação 8, em que a memória retém adicionalmente instruções relacionadas ao entrelaçamento da seqüência randomizada de 1 bit de paridade e a seqüência randomizada de 2 bits de paridade em um modo alternado para fornecer a seqüência entrelaçada de 1 e 2 bits de paridade.
10.O equipamento de comunicação sem fio, de acordo com a reivindicação 8, em que a memória retém adicionalmente instruções relacionadas à transmissão de pelo menos uma porção da seqüência entrelaçada de 1 e 2 bits de paridade utilizando recursos disponíveis subsequentes à transmissão de todos os bits da seqüência randomizada de bits sistemáticos.
11.O equipamento de comunicação sem fio, de acordo com a reivindicação 8, em que a memória retém adicionalmente instruções relacionadas à transmissão da seqüência randomizada de bits sistemáticos antes da transmissão de um primeiro bit da seqüência entrelaçada de 1 e 2 bits de paridade.
12. O equipamento de comunicação sem fio, de acordo com a reivindicação 8, em que a memória retém adicionalmente instruções relacionadas à aplicação de um código turbo a pelo menos um bloco de código para gerar o pelo menos um bloco codificado, o pelo menos um bloco codificado inclui os bits sistemáticos, 1 bit de paridade, e 2 bits de paridade a serem separados.
13. 0 equipamento de comunicação sem fio, de acordo com a reivindicação 12, em que a memória retém adicionalmente instruções relacionadas ao reconhecimento de um tipo de cada bit no pelo menos um bloco codificado, o tipo sendo um entre sistemático, 1 paridade ou 2 paridade.
14. 0 equipamento de comunicação sem fio, de acordo com a reivindicação 8, em que a memória retém adicionalmente instruções relacionadas à inserção de todos os bits na seqüência randomizada de bits sistemáticos no armazenador circular antes da inserção de uma primeira entre a seqüência entrelaçada de 1 e 2 bits de paridade no armazenador circular, inserção dos bits sistemáticos ele 2 bits de paridade sendo uma função de espaço disponível no armazenador circular.
15. O equipamento de comunicação sem fio, de acordo com a reivindicação 14, em que a memória retém adicionalmente instruções relacionadas à transmissão de bits inseridos no armazenador circular e inibição de transmissão de bits incapazes de serem inseridos no armazenador circular.
16. Om equipamento de comunicação sem fio que habilita o emprego de casamento de taxa em um ambiente de comunicação sem fio, compreendendo: mecanismos para intercalar bits sistemáticos coletados de pelo menos um bloco codificado enviado por um codificador; mecanismos para intercalar 1 bit de paridade coletados de pelo menos um bloco codificado; mecanismos para intercalar 2 bits de paridade coletados de pelo menos um bloco codificado; e mecanismos para entrelaçar o 1 bit de paridade intercalados e os 2 bits de paridade intercalados.
17.O equipamento de comunicação sem fio, de acordo com a reivindicação 16, compreendendo adicionalmente: mecanismos para identificar um tipo de cada bit no pelo menos um bloco codificado, o tipo sendo um entre sistemático, 1 paridade e 2 paridade; e mecanismos para separar cada bit em uma coleção respectiva com base no tipo identificado.
18.O equipamento de comunicação sem fio, de acordo com a reivindicação 16, compreendendo adicionalmente mecanismos para gerar pelo menos um bloco codificado a partir de um pelo menos um bloco de código inserido.
19. O equipamento de comunicação sem fio, de acordo com a reivindicação 16, compreendendo adicionalmente: mecanismos para incorporar os bits sistemáticos intercalados em um armazenador circular; e mecanismos para incorporar o 1 bit de paridade e 2 paridade intercalados e entrelaçados no armazenador circular subsequente à incorporação dos bits sistemáticos intercalados no armazenador circular.
20.O equipamento de comunicação sem fio, de acordo com a reivindicação 19, compreendendo adicionalmente mecanismos para transmitir bits incorporados no armazenador circular através de um canal.
21.O equipamento de comunicação sem fio, de acordo com a reivindicação 16, compreendendo adicionalmente mecanismos para entrelaçar o 1 bit de paridade intercalados e os 2 bits de paridade intercalados em um modo alternado onde cada bit em uma seqüência do 1 bit de paridade e 2 paridade intercalados e entrelaçados alterna entre sendo um bit de 1 paridade e um bit de 2 paridade.
22.O equipamento de comunicação sem fio, de acordo com a reivindicação 16, compreendendo adicionalmente mecanismos para entrelaçar o 1 bit de paridade intercalados e os 2 bits de paridade intercalados como uma função de um padrão predefinido.
23.Um meio legível por máquina tendo armazenado no mesmo instruções executáveis por máquina para: identificar bits sistemáticos, 1 bit de paridade, e 2 bits de paridade a partir de pelo menos um bloco codificado enviado por um codificador; montar os bits sistemáticos identificados em uma primeira coleção, os 2 bits de paridade identificados em uma segunda coleção e os 2 bits de paridade identificados em uma terceira coleção; intercalar os bits sistemáticos coletados juntos para gerar uma seqüência randomizada de bits sistemáticos; intercalar o 1 bit de paridade coletados juntos para gerar uma seqüência randomizada de 1 bit de paridade; intercalar os 2 bits de paridade coletados juntos para gerar uma seqüência randomizada de 2 bits de paridade; entrelaçar a seqüência randomizada de 1 bit de paridade e a seqüência randomizada de 2 bits de paridade em um modo alternado para fornecer uma seqüência entrelaçada de 1 e 2 bits de paridade; inserir a seqüência randomizada de bits sistemáticos em um armazenador circular seguido pela seqüência entrelaçada de 1 e 2 bits de paridade; e transmitir os bits inseridos no armazenador circular.
24.O meio legível por máquina, de acordo com a reivindicação 23, as instruções executáveis por máquina compreendem adicionalmente transmitir a seqüência randomizada de bits sistemáticos antes da transmissão de um bit a partir da seqüência entrelaçada de 1 e 2 bits de paridade.
25. 0 meio legível por máquina, de acordo com a reivindicação 23, as instruções executáveis por máquina compreendem adicionalmente transmitir pelo menos uma porção da seqüência entrelaçada de 1 e 2 bits de paridade utilizando recursos disponíveis subsequente para transferir uma totalidade da seqüência randomizada de bits sistemáticos.
26. O meio legível por máquina, de acordo com a reivindicação 23, as instruções executáveis por máquina compreendem adicionalmente aplicar um código turbo a pelo menos um bloco de código para gerar o pelo menos um bloco codificado, o pelo menos um bloco codificado inclui os bits sistemáticos, o 1 bit de paridade, e os 2 bits de paridade a serem separados.
27. O meio legível por máquina, de acordo com a reivindicação 26, as instruções executáveis por máquina compreendem adicionalmente reconhecer um tipo de cada bit no pelo menos um bloco codificado, o tipo sendo um entre sistemático, 1 paridade ou 2 paridade.
28. O meio legível por máquina, de acordo com a reivindicação 23, as instruções executáveis por máquina compreendem adicionalmente inserir uma totalidade da seqüência randomizada de bits sistemáticos no armazenador circular antes da inserção de um primeiro bit da seqüência entrelaçada de 1 e 2 bits de paridade no armazenador circular, inserção dos bits sistemáticos e 1 e 2 bits de paridade sendo uma função de espaço disponível no armazenador circular.
29. 0 meio legível por máquina, de acordo com a reivindicação 28, as instruções executáveis por máquina compreendem adicionalmente transmitir bits inseridos no armazenador circular e inibir transmissão de bits incapazes de serem inseridos no armazenador circular.
30. Em um sistema de comunicação sem fio, um equipamento compreendendo: um processador configurado para: segregar bits sistemáticos, 1 bit de paridade e 2 bits de paridade em grupos distintos; intercalar os bits sistemáticos, o 1 bit de paridade, e os 2 bits de paridade nos respectivos grupos distintos; entrelaçar o 1 bit de paridade intercalados com os 2 bits de paridade intercalados; inserir os bits sistemáticos intercalados em um armazenador circular seguido pelo 1 bit de paridade e 2 paridade intercalados e entrelaçados; e transmitir os bits inseridos no armazenador circular.
Applications Claiming Priority (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US90840207P | 2007-03-27 | 2007-03-27 | |
| US60/908,402 | 2007-03-27 | ||
| US12/055,195 | 2008-03-25 | ||
| US12/055,195 US8726121B2 (en) | 2007-03-27 | 2008-03-25 | Circular buffer based rate matching |
| PCT/US2008/058500 WO2008119048A2 (en) | 2007-03-27 | 2008-03-27 | Circular buffer based rate matching |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| BRPI0809365A2 true BRPI0809365A2 (pt) | 2014-09-16 |
Family
ID=39789279
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| BRPI0809365-2A BRPI0809365A2 (pt) | 2007-03-27 | 2008-03-27 | Casamento de taxa com base em armazenador circular |
Country Status (14)
| Country | Link |
|---|---|
| US (1) | US8726121B2 (pt) |
| EP (1) | EP2145414A2 (pt) |
| JP (1) | JP5479317B2 (pt) |
| KR (1) | KR101201461B1 (pt) |
| CN (1) | CN105610551A (pt) |
| AU (1) | AU2008230783B2 (pt) |
| BR (1) | BRPI0809365A2 (pt) |
| CA (1) | CA2679826A1 (pt) |
| IL (1) | IL200597A0 (pt) |
| MX (1) | MX2009010345A (pt) |
| NZ (1) | NZ579312A (pt) |
| RU (1) | RU2442285C2 (pt) |
| TW (1) | TWI382706B (pt) |
| WO (1) | WO2008119048A2 (pt) |
Families Citing this family (31)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7293217B2 (en) * | 2002-12-16 | 2007-11-06 | Interdigital Technology Corporation | Detection, avoidance and/or correction of problematic puncturing patterns in parity bit streams used when implementing turbo codes |
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| WO2008151061A1 (en) * | 2007-05-31 | 2008-12-11 | Interdigital Technology Corporation | Channel coding and rate matching for lte control channels |
| US8189559B2 (en) * | 2007-07-23 | 2012-05-29 | Samsung Electronics Co., Ltd. | Rate matching for hybrid ARQ operations |
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| EP1953980A1 (en) | 2007-02-02 | 2008-08-06 | Research In Motion Limited | Multi-carrier apparatus and method for communicating a data block with a PAPR reduction identification sequence superimposed thereon |
-
2008
- 2008-03-25 US US12/055,195 patent/US8726121B2/en active Active
- 2008-03-27 BR BRPI0809365-2A patent/BRPI0809365A2/pt not_active IP Right Cessation
- 2008-03-27 WO PCT/US2008/058500 patent/WO2008119048A2/en not_active Ceased
- 2008-03-27 KR KR1020097022463A patent/KR101201461B1/ko active Active
- 2008-03-27 AU AU2008230783A patent/AU2008230783B2/en active Active
- 2008-03-27 TW TW097111103A patent/TWI382706B/zh active
- 2008-03-27 EP EP08744499A patent/EP2145414A2/en not_active Withdrawn
- 2008-03-27 JP JP2010501225A patent/JP5479317B2/ja active Active
- 2008-03-27 NZ NZ579312A patent/NZ579312A/en unknown
- 2008-03-27 RU RU2009139652/08A patent/RU2442285C2/ru active
- 2008-03-27 CN CN201610136539.9A patent/CN105610551A/zh active Pending
- 2008-03-27 CA CA002679826A patent/CA2679826A1/en not_active Abandoned
- 2008-03-27 MX MX2009010345A patent/MX2009010345A/es active IP Right Grant
-
2009
- 2009-08-26 IL IL200597A patent/IL200597A0/en unknown
Also Published As
| Publication number | Publication date |
|---|---|
| NZ579312A (en) | 2012-01-12 |
| JP5479317B2 (ja) | 2014-04-23 |
| KR101201461B1 (ko) | 2012-11-14 |
| WO2008119048A3 (en) | 2009-01-15 |
| US20090049359A1 (en) | 2009-02-19 |
| WO2008119048A2 (en) | 2008-10-02 |
| CA2679826A1 (en) | 2008-10-02 |
| CN105610551A (zh) | 2016-05-25 |
| MX2009010345A (es) | 2009-10-19 |
| RU2009139652A (ru) | 2011-05-20 |
| AU2008230783B2 (en) | 2011-10-13 |
| EP2145414A2 (en) | 2010-01-20 |
| JP2010523064A (ja) | 2010-07-08 |
| RU2442285C2 (ru) | 2012-02-10 |
| KR20090123019A (ko) | 2009-12-01 |
| IL200597A0 (en) | 2010-05-17 |
| US8726121B2 (en) | 2014-05-13 |
| TWI382706B (zh) | 2013-01-11 |
| TW200913557A (en) | 2009-03-16 |
| AU2008230783A1 (en) | 2008-10-02 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| B08F | Application dismissed because of non-payment of annual fees [chapter 8.6 patent gazette] |
Free format text: REFERENTE A 7A ANUIDADE. |
|
| B08K | Patent lapsed as no evidence of payment of the annual fee has been furnished to inpi [chapter 8.11 patent gazette] |
Free format text: EM VIRTUDE DO ARQUIVAMENTO PUBLICADO NA RPI 2343 DE 01-12-2015 E CONSIDERANDO AUSENCIA DE MANIFESTACAO DENTRO DOS PRAZOS LEGAIS, INFORMO QUE CABE SER MANTIDO O ARQUIVAMENTO DO PEDIDO DE PATENTE, CONFORME O DISPOSTO NO ARTIGO 12, DA RESOLUCAO 113/2013. |