BRPI0207841B1 - método de busca de célula inicial e estabelecimento de sincronização inicial para link - Google Patents

Abstract

"algoritmo de busca de célula inicial". sistema e método de estabelecimento de sincronização inicial para o "link" entre um ue e uma estação base em uma rede de comunicação utiliza lógica de exclusão de janelas a fim de evitar condição de bloqueio mediante detecção da rede móvel terrestre pública errada (plmn). o sinal de comunicação é processado em um processo de decisão em três etapas. a primeira etapa de decisão (12) determina uma compensação de "chip" do trajeto mais forte detectado ao longo de um quadro de amostras. em resposta à primeira decisão (12), a segunda etapa (14) gera um número de grupo de código de codificação e compensação de abertura para recuperar o segundo código de sincronização. a terceira etapa de decisão (16) recupera um código de codificação primário em resposta ao número do grupo de código para sincronizar o ue com a estação base.

Description

“MÉTODO DE BUSCA DE CÉLULA INICIAL E ESTABELECIMENTO DE SINCRONIZAÇÃO INICIAL PARA LINK” A presente invenção refere-se, de forma geral, à sincronização de um equipamento de usuário (UE) com uma estação base. Mais especificamente, a presente invenção refere-se a um sistema de busca de células que utiliza um algoritmo de busca de célula inicial aprimorado.

Os algoritmos de busca de célula inicial são utilizados para sincronizar o UE com uma estação base. O UE realiza este procedimento através de um canal de "link" de descida comum denominado canal de sincronização física (PSCH). Com referência à Figura 2, o PSCH possui quadro em que o mesmo código de sincronização primário (PSC) é transmitido no início de cada abertura, enquanto um código de sincronização secundário (SSC) é transmitido para cada abertura, o que resulta em 15 (quinze) SSCs diferentes. Como sabem os técnicos no assunto, um quadro que possui 15 (quinze) aberturas de comprimento pode transmitir 15 (quinze) SSCs. A ordem de transmissão do SSC depende do número do grupo de código de codificação primário. Em um sistema de 512 (quinhentas e doze) células, por exemplo, existem 64 (sessenta e quatro) grupos. Em cada grupo, os padrões do SSC e suas mudanças cíclicas são diferentes. Como resultado, existem 512 (quinhentos e doze) códigos de codificação primários. Cada célula, dentre um sistema de 512 (quinhentas e doze) células, recebe um código tal que nenhum código é utilizado por mais de uma célula em uma dada área de recepção.

Portanto, os sistemas de sincronização de busca de célula determinam o código de codificação primário de uma célula, através da utilização de um algoritmo de busca de célula inicial. Os algoritmos de busca de célula inicial comuns utilizam 3 (três) algoritmos principais: um algoritmo da etapa 1 detecta o PSC e determina compensação de “chip"; um algoritmo da etapa 2 utiliza as informações fornecidas pela etapa 1 e detecta a compensação de abertura e o número do grupo de código; e um algoritmo da etapa 3 utiliza as informações fornecidas pelo algoritmo da etapa 2 e detecta o código de codificação primário, infelizmente, cada algoritmo da etapa possui um erro inerente a ele associado. O erro presente em cada uma das etapas é causado pela detecção pelo UE de ruído associado ao canal de "link" de descida comum recebido, que pode resultar em alto número de detecções falsas.

Além disso, os algoritmos de busca de célula inicial comuns não podem cuidar de rejeição pelas camadas superiores da rede móvel terrestre pública errada (PLMN). Como a maior parte dos algoritmos detecta a célula mais forte no canal de "link" de descida comum, é provável que, toda vez que o algoritmo localize uma célula, a mesma PLMN seja associada à célula. Isso resulta em bloqueio e, por fim, indicação para o UE que não há serviço.

Conseqüentemente, existe a necessidade de um sistema e método que reduzam o número de detecções falsas pelo algoritmo de busca de célula inicial e seja capaz de superar o bloqueio associado à rejeição devido à PLMN errada.

Resumo da Invenção A presente invenção é um sistema e método de condução de busca de célula inicial e estabelecimento de “link” de comunicação entre um UE e uma estação base em uma rede de comunicação. O sinal de comunicação é processado em primeiro lugar para gerar um valor índice e a compensação de “chip” associada a um código de sincronização primário, produzindo primeira decisão. É extraída uma amostra de pico do sinal de comunicação e é conduzido segundo processamento sobre o sinal de comunicação. O segundo processamento recupera o número do grupo de código, a compensação de abertura e o código de sincronização secundário do sinal de comunicação, produzindo segunda decisão. É conduzido terceiro processamento sobre o sinal de comunicação em resposta ao número do grupo de código e compensação de abertura, que recupera o código de codificação primário. O código de codificação primário é utilizado em seguida para sincronizar o UE com a célula associada ao código de codificação primário. Ao longo de todo o processo, emprega-se lógica de exclusão de janelas para aumentar a seleção de faixas de freqüências ao realizar a busca de código inicial. Através de um sistema de tampões e contadores, compensações de “chips” rejeitadas e códigos de codificação primários rejeitados são armazenados para o propósito de verificação e comparação, através da lógica de exclusão de janelas, o que pode reiniciar em seguida o processo de decisão, mediante detecção de PLMN errada, de forma a evitar condição de bloqueio.

Breve Descrição dos Desenhos - A Figura 1 é uma ilustração do sistema de busca de célula inicial elaborado conforme a realização preferida da presente invenção. - A Figura 2 é uma ilustração do canal de sincronização física (PSCH). - A Figura 3 é um diagrama de bloco do módulo da etapa 1 conforme a realização preferida da presente invenção. - A Figura 4 é um diagrama de fluxo do módulo da etapa 1 conforme a realização preferida da presente invenção. - A Figura 5 é um diagrama de bloco do módulo da etapa 2 conforme a realização preferida da presente invenção. - A Figura 6 é uma ilustração gráfica da estrutura de Rápida Transformação Hadamard (FHT). - A Figura 7 é uma ilustração da estrutura de matriz de entrada conforme a realização preferida da presente invenção. - A Figura 8 é uma ilustração da estrutura de matriz de grupos de código conforme a realização preferida da presente invenção. - A Figura 9 é uma ilustração da estrutura de matriz de correlação conforme a realização preferida da presente invenção. - As Figuras 10A e 10B exibem diagrama de fluxo do algoritmo da etapa 2 conforme a realização preferida da presente invenção. - A Figura 11 é um diagrama de bloco do módulo da etapa 3 conforme a realização preferida da presente invenção. - A Figura 12 é um diagrama de bloco do correlacionador da etapa 3 conforme a realização preferida da presente invenção. - As Figuras 13A e 13B são um diagrama de fluxo do algoritmo da etapa 3 conforme a realização preferida da presente invenção. - As Figuras 14A e 14B exibem um diagrama de fluxo da lógica de decisão de busca de célula do controlador conforme a realização preferida da presente invenção. - As Figuras 15A e 15B exibem um diagrama de fluxo da lógica de exclusão de janelas do controlador conforme a realização preferida da presente invenção.

Descrição Detalhada da Realização Preferida O sistema de sincronização de busca de célula (10) conforme a realização preferida da presente invenção encontra-se ilustrado na Figura 1. O sistema (10) compreende um módulo da etapa 1 (12), um módulo da etapa 2 (14), um módulo da etapa 3 (16) e um controlador (18) para atingir sincronização entre um equipamento de usuário (UE) e uma estação base. A fim de atingir essa sincronização, o UE, através do sistema de sincronização de busca de célula (10), utiliza um algoritmo de busca de célula inicial a ser descrito a seguir. O algoritmo da etapa 1 do algoritmo de busca de célula inicial é atingido através da utilização do módulo da etapa 1 (12). Com referência à Figura 3, o módulo da etapa 1 (12) compreende dois Correlacionadores Golay Hierárquicos (HGC) (21) e (22), dois modificadores de valores absolutos (AVM) (23) e (24), um circuito de decisão (25), um circuito normalizador (26), uma tabela de exame (27), um multiplicador (28), um divisor (19) e um comparador da etapa 1 (29). O filtro Cosine de raiz elevada (RRCFIR) (1) exibido não é parte do módulo da etapa 1 (12), mas é ilustrado no presente para fornecer quadro completo. O propósito do módulo da etapa 1 (12) é encontrar o trajeto mais forte ao longo de um quadro de amostras detectado pelo UE e determinar a compensação de “chip” do trajeto mais forte. O RRCFIR (1) acoplado ao divisor (19) é um filtro em forma de pulso que retira amostra do sinal de comunicação do “link” de descida da estação base ao dobro da velocidade de “chip” e encaminha o sinal de amostra para o divisor (19). O divisor (19) divide o sinal amostrado em suas amostras par e ímpar e as passa para os HGCs (21) e (22).

Os HGCs (21) e (22) são acoplados aos AVMs (23) e (24) e ao seletor de amostra (34) do módulo da etapa 2 (14) (ilustrado na Figura 5), a ser descrito a seguir. Os HGCs (21) e (22) correlacionam o PSC do sinal de entrada. Como sabem os técnicos no assunto, os HGCs (21) e (22) emitem os valores complexos das amostras par e ímpar do sinal de entrada, respectivamente. As emissões dos HGCs (21) e (22) são encaminhadas para os AVMs (23) e (24) e para o seletor de amostras (34).

Os AVMs (23) e (24), acoplados aos HGCs (21) e (22) e ao circuito de decisão (25), determinam as magnitudes dos HGCs (21) e (22). A equação para gerar as magnitudes é determinada de acordo com a equação a seguir: abs(x) - max (|xreai|, |ximag|) + 0,5*min(|xreai|, |ximag|) Equação 1 A utilização do valor absoluto aproximado conforme a Equação 1 reduz o equipamento necessário nesta implementação e não causa degradação significativa do desempenho. Após a determinação dos valores absolutos aproximados pelos AVMs (23) e (24), respectivamente, as amostras pares e ímpares modificadas são emitidas para um circuito de decisão (25). O circuito de decisão (25), acoplado aos AVMs (23) e (24) e ao controlador (18), determina a compensação de “chip”. As amostras pares e ímpares modificadas emitidas pelos AVMs (23) e (24) ingressam em um MUX (8) no interior do circuito de decisão (25) e são combinadas em um único fluxo. Este fluxo é uma representação da resistência do sinal transmitido em uma das amostras de cada abertura de cada quadro. Conforme ilustrado na Figura 2, existem 2560 (dois mil e quinhentos e sessenta) “chips” em cada abertura e 15 (quinze) aberturas em cada quadro. Como o sinal de entrada é amostrado a duas vezes a velocidade do “chip”, existem 5120 amostras em cada abertura. Portanto, o circuito de decisão (25) determina a localização do PSC no sinal, compensação de “chip”, por varredura através das 5120 amostras acumuladas ao final de cada abertura. O fluxo gerado pelo MUX é encaminhado a um acumulador (não exibido) no interior do circuito de decisão (25). Este acumulador contém um registro com 5120 (cinco mil e cento e vinte) amostras de comprimento que armazena o valor de amostra acumulado para cada abertura de cada quadro e opera na velocidade da abertura. A resistência do sinal para cada amostra em uma abertura é adicionada à resistência do sinal de cada amostra em cada abertura subseqüente. As amostras da abertura (1), por exemplo, compreendem os valores de resistência de sinal a seguir {1, 5, 3, 7); as amostras da abertura (2) compreendem os valores de resistência de sinal a seguir {2, 4, 8, 3}. Inicialmente, os registros do acumulador contêm os valores {0, 0, 0, 0}. À medida que cada valor de amostra da abertura (1) é adicionado aos registros do acumulador, os valores de registro modificam-se conseqüentemente. Quando o primeiro valor de amostra da abertura (1) é adicionado ao primeiro valor de registro, por exemplo, o acumulador contém os valores {1, 0, 0, 0}; quando o segundo valor de amostra da abertura (1) é adicionado ao segundo valor de registro, o acumulador contém os valores {1, 5, 0, 0} e assim por diante. Após a adição do último valor de amostra da abertura (1) ao acumulador, o primeiro valor de amostra da abertura (2) é adicionado ao primeiro registro do acumulador, o que resulta no acumulador com os valores {3, 5, 3, 7}; quando é adicionado o segundo valor de abertura (2) ao segundo valor do registro, o acumulador contém os valores {3, 9, 3, 7}. A realização preferida da presente invenção envia os registros do acumulador após o acúmulo de 5 (cinco) quadros, que é equivalente a 75 (setenta e cinco) aberturas. O número de quadros acumulados é contado por um contador da etapa 1 (não exibido) no interior do circuito de decisão (25).

Uma determinação de decisão da compensação de “chip” pelo circuito de decisão (25) é gerada ao final de cada quadro, 15 (quinze) aberturas. O circuito de decisão (25) determina qual registro no acumulador contém o valor de amostra acumulado máximo (MAX) e atribui um índice a ele. O índice corresponde à metade da localização do “chip” do sinal PSC para a estação base com o sinal mais forte. A atribuição de compensação de “chip” é determinada através da utilização do valor de compensação de HGC de 511. Conforme sabem os técnicos no assunto, a emissão do HGC é atrasada em 256 “chips”. Portanto, quando o circuito de decisão (25) atribuir um índice na amostra de pico, o valor de compensação de HGC deve ser subtraído. Como o PSC possui 256 “chips” de comprimento e 512 amostras de comprimento, a subtração da compensação de HGC do índice iguala-se a estabelecer a compensação de “chip” no início da abertura. Caso o índice gerado pelo circuito de decisão (25) seja maior que o valor de compensação de HGC de 511, a compensação do “chip” é calculada em seguida conforme a Equação 2 abaixo: Compensação do “chip” = INDEX - 511 Equação 2 Caso o índice seja menor que o valor de compensação de HGC, a compensação do “chip” é calculada conforme a Equação 3 abaixo: Compensação do “chip” = 5120 + INDEX - 511 Equação 3 Conforme ilustrado na Figura 3, o circuito de decisão (25) também compreende um gerador de máscara (5), que é utilizado para excluir uma janela em volta de uma compensação de “chip” rejeitada da detecção pelo circuito de decisão (25). Este gerador de máscara (5) proíbe, portanto, o circuito de decisão (25) de utilizar um índice associado com uma compensação de “chip” rejeitada. Os detalhes do gerador de máscara (5) serão descritos a seguir. A compensação de “chip” calculada e o contador da etapa 1 de contagem de quadros são emitidos para um controlador (18), a ser descrito a seguir. O circuito de decisão (25) também emite o valor máximo de “chip” acumulado (MAX) e o valor de “chip” acumulado (OUTPUT) para todos os registros. O valor de “chip” acumulado (OUTPUT) para todos os registros é emitido para um circuito normalizador (26), onde é amostrado a 20% da velocidade do “chip” (um dentre cinco), somado e normalizado em seguida até 1024. O contador da etapa 1 de contagem de quadros é emitido para a tabela de observação (27), para determinar o fator de ganho adequado com base no número de quadros acumulados. A emissão do circuito normalizador (25) e a tabela de observação (27) são multiplicadas em seguida pelo multiplicador (28). O resultado do multiplicador (28) é considerado Limite de Ruído e é encaminhado para um circuito comparador da etapa 1 (29), para ser comparado com o valor de amostra acumulado máximo (MAX). Caso o valor de amostra acumulado máximo (MAX) seja maior que o Limite de Ruído, o amplificador diferencial (29) emite um sinal firme de etapa 1 alto para o controlador, o que indica boa decisão para a etapa 1, caso contrário é emitido um sinal baixo.

Conforme indicado anteriormente, a compensação de “chip” e outras emissões são determinadas no final de cada quadro. Portanto, a confiabilidade da primeira decisão é menor que a da segunda porque a segunda decisão é tomada ao longo de trinta aberturas, em vez de quinze aberturas. A confiabilidade aumenta à medida que aumenta o número de aberturas acumuladas. A emissão confiável mais alta é gerada no M1° quadro, em que (M1) é um número inteiro maior ou igual a 1 (um). O controlador (18) reajusta o contador da etapa 1 da contagem de quadros e os registros do acumulador ao final de cada M1° quadro. Os resultados de desempenho sob diferentes impedimentos de canal demonstram que a integração de cinco quadros é suficientemente boa para detectar PSC. Esta integração, entretanto, pode ser modificada para mais ou menos quadros.

Um diagrama de fluxo do módulo da etapa 1 é ilustrado na Figura 4. O UE detecta o recebimento de comunicação ao longo do canal de linha de descida comum (etapa 401) e retira amostra do sinal ao dobro da velocidade de “chip”, o que gera amostras pares e ímpares (etapa 402). Estas amostras pares e ímpares são passadas para os correlacionadores Golay hierárquicos (HGC) (21) e (22) (etapa 403). Os HGCs (21) e (22) encaminham em seguida os resultados para os AVMs (23) e (24) e o seletor de amostras (34) (etapa 404). Os AVMs (23) e (24) aproximam as magnitudes das emissões pares e ímpares recebidas dos HGCs (21) e (22) (etapa 405) e as encaminha para o circuito de decisão (25) (etapa 406). Mediante recebimento das magnitudes de emissão, o circuito de decisão (25) combina as magnitudes (etapa 407), que representam a resistência de sinal do sinal transmitido em uma das amostras de cada abertura de cada quadro. A resistência de sinal para cada amostra é acumulada para todas as aberturas em cada quadro (etapa 408). O circuito de decisão (25) determina em seguida qual amostra no quadro possui o valor máximo de amostra acumulado (etapa 409) e atribui um índice a ele (etapa 410). Com base no índice, um valor de “chip” é atribuído ao índice (etapa 411), conhecido como compensação de “chip”, e emitido para o controlador (18) (etapa 412). É gerado em seguida um valor limite de ruído através da utilização do valor de “chip” acumulado para todas as amostras e da contagem de quadros (etapa 413), que é comparado em seguida com o valor de amostra acumulado máximo (etapa 414), o que indica decisão firme ou provisória para o controlador (18) (etapa 415).

Novamente com referência à Figura 1, as emissões do módulo da etapa 1 (12), a compensação de “chip”, o firme da etapa 1 e o contador da etapa 1 são encaminhados para o controlador (18). O controlador (18) encaminha a compensação de “chip” para o módulo da etapa 2 (14). Conforme informado acima, o módulo da etapa 2 (14) utiliza um algoritmo da etapa 2 que toma a emissão de compensação de “chip” da etapa 1 e as emissões do HGC (21) e (22) e detecta a compensação de abertura e o número do grupo de código. O módulo da etapa 2 (14) ilustrado na Figura 5 compreende um comparador da etapa 2 (30), um atraso (32), um seletor de amostras (34), um conjugador (36), um multiplicador complexo (38), um Transformador Hadamard Rápido (FHT) (33), um removedor de envelopes (31), um gerador de matriz de entrada (35), um codificador de RS (37) e um circuito de decisão da etapa 2 (39). O propósito do algoritmo da etapa 2 é fornecer ao algoritmo da etapa 3 o número de grupo de código de codificação e a compensação de abertura. A compensação de “chip” do módulo da etapa 1 (12) é enviada do controlador (18) para um atraso (32) do módulo da etapa 2 (14). A compensação de “chip” é atrasada por um quadro através do atraso (32), a fim de permitir que o módulo da etapa 1 tome uma primeira decisão. A compensação de “chip” atrasada é encaminhada em seguida para o seletor de amostras (34), que é acoplado ao atraso (32), um conjugador (36) e os HGCs (21) e (22) do módulo da etapa 1 (12). Utilizando o índice determinado pelo circuito de decisão (25), o seletor de amostra (34) extrai as emissões do HGC de pico (21) e (22) do sinal de entrada, que são conjugados em seguida pelo conjugador (36) e emitidos para o multiplicador complexo (38). O mesmo sinal de comunicação para o módulo da etapa 1 (12) é emitido para um circuito de alinhamento (15), que alinha o sinal de entrada de tal forma que o módulo da etapa 2 (14) inicie sua busca pelo número do grupo de código de codificação e compensação de abertura no início da abertura. Após o alinhamento do sinal, o circuito de alinhamento (15) o encaminha para o módulo da etapa 2 (14). Muito embora existam 2560 (dois mil e quinhentos e sessenta) “chips” em cada abertura, deverá ser evidente a partir da Figura 2 que o PSC encontra-se localizado no interior dos primeiros 256 “chips” de cada abertura. Corno a compensação de “chip” foi determinada pelo módulo da etapa 1, o módulo da etapa 2 determina o SSC através da utilização da localização do PSC mais forte nos primeiros 256 “chips” de cada abertura. Como sabem os técnicos no assunto, quando são gerados códigos SSC, uma seqüência de envelope é aplicada às fileiras de uma matriz Hadamard a fim de apresentar alguma ortogonalidade entre os códigos PSC e SSC. Este envelope necessita ser removido antes de proceder-se à parte restante do algoritmo da etapa 2. Esta remoção de envelope é realizada pelo removedor de envelopes (31).

Após a remoção do envelope do sinal de entrada, o sinal é emitido do removedor de envelopes (31) para o transformador FHT (33) acoplado ao removedor de envelopes (31) e multiplicador (38), que reduz a complexidade da operação de correlação Hadamard pura. A Figura 6 é uma ilustração do quadro de FHT. A emissão do transformador de FHT (33) é multiplicada pelo conjugado do HGC de pico (21) e (22) pelo multiplicador complexo (38) acoplado ao conjugador (36) e ao transformador FHT (33). O uso do conjugado da emissão de pico dos HGCs (21) e (22) fornece correção de fase à emissão de FHT e transforma a entrada que corresponde ao código SSC transmitido no eixo real.

Após a multiplicação da emissão do transformador FHT (33) no multiplicador complexo (38), a parte real das emissões de FHT é encaminhada para o gerador de matriz de entrada (35) pelo multiplicador (38), que coloca as emissões de FHT em uma matriz real de 15x16, denominada matriz de entrada. Na matriz de entrada, existem 15 (quinze) aberturas e, em cada abertura, 16 (dezesseis) elementos para um quadro. A matriz de entrada é atualizada por quadro. A matriz de entrada é encaminhada em seguida para o circuito de decisão (39), onde é realizada determinação da compensação de abertura e número do grupo de código. A estrutura da matriz de entrada é ilustrada na Figura 7. É gerada uma matriz de correlação no circuito de decisão de etapa 2 (39), através da utilização da matriz de entrada (35) e uma matriz de grupo de códigos conhecida, que resulta em uma matriz 64x15. A matriz de correlação é reajustada quando o contador de quadros para o módulo da etapa 2 atingir (M2), similar ao descrito no módulo da etapa 1. A fim de gerar a matriz de correlação, o circuito de decisão (39) caminha através de cada um dos elementos da matriz de grupo de códigos e os elementos da matriz de entrada (35), conforme a equação 4 abaixo: corrMatrix[i] 0]+ = inputMatriz [k] [code_group_matrix [i] [k]] Equação 4 em que j é um número inteiro que aumenta de 0 a 14 de um em um, que representa as mudanças cíclicas realizadas sobre a matriz de identidade com relação às colunas; i é um número inteiro que aumenta de 0 a 63 de um em um e k é um número inteiro que aumenta de 0 a 14 de um em um. A estrutura da matriz de grupos de códigos e a matriz de correlação resultante são ilustradas nas Figuras 8 e 9, respectivamente. Após a geração da matriz de correlação, o dado máximo é determinado pelo circuito de decisão (39). A fileira correspondente da entrada máxima encontrada é o número do grupo de código e a coluna é a compensação de abertura.

De forma similar ao módulo da etapa 1 (12), caso a correlação máxima MAX (2) seja maior que o limite, o circuito comparador (30) emitirá um sinal firme de etapa 2 alto para o controlador (18), que indica decisão firme, caso contrário é emitido um sinal baixo que indica decisão temporária. O valor limite é calculado através da utilização do valor de magnitude médio da matriz de correlação.

Th = k 96Õ ΣΣ^ϊ) ^/=0 j=0 j 4 = 5.12, Pfe =10- EquaçSoS em que Pfa é a probabilidade de alarme falso. O módulo da etapa 2 (14) emite para o controlador (18) o número do grupo de código, a compensação de abertura, firme de etapa 2 e o contador da etapa 2. O diagrama de fluxo para o algoritmo da etapa 2 é ilustrado na Figura 10. O módulo da etapa 2 recebe o sinal de comunicação da estação base sobre o canal de “link” de descida (etapa 1001). Uma seqüêncía de envelope é removida do sinal de comunicação (etapa 1002a) e emitida para um transformador FHT (33) (etapa 1003a). Ao mesmo tempo, a compensação de “chip” do módulo da etapa 1 (12) é introduzida em um atraso (32) no módulo da etapa 2 (14) (etapa 1002b) e encaminhada a um seletor de amostras (34), que extrai a emissão par ou ímpar de pico gerada pelos HGCs (21) e (22) do módulo da etapa 1 (12) com base na compensação de “chip” (etapa 1003b). A emissão do transformador FHT (33) é multiplicada em seguida pelo conjugado da emissão da amostra par ou ímpar de pico do seletor de amostras (34) (etapa 1004) e transforma um dado da emissão do FHT que corresponde ao código SSC no eixo real (etapa 1005). A parte real das emissões de FHT para cada abertura em um quadro é encaminhada para o gerador de matrizes de entrada (35) (etapa 1006). O gerador de matrizes de entrada (35) cria em seguida a matriz de entrada (etapa 1007). A matriz de entrada é encaminhada em seguida para o circuito de decisão (39), para determinar a compensação de abertura e o número do grupo de código (etapa 1008). Utilizando a matriz de entrada e a matriz de grupos de código conhecidos, o circuito de decisão (39) gera uma matriz de correlação (etapa 1009). Após a geração da matriz de correlação, o circuito de decisão (39) localiza o dado máximo na matriz de correlação (etapa 1010), para o qual a fileira correspondente do dado máximo encontrado é determinada como sendo o número do grupo de código e a coluna é a compensação de abertura. O número do grupo de código e a compensação de abertura são encaminhados em seguida para o controlador (18) (etapa 1011). É calculado em seguida um valor limite, através da utilização do valor de magnitude médio da matriz de correlação (etapa 1012), que é comparado com a correlação máxima (etapa 1013), encaminhando uma indicação de decisão firme ou temporária para o controlador (18) (etapa 1014). A emissão de compensação de “chip” do módulo da etapa 1 (12) e a emissão de compensação de abertura e número de grupo de códigos do módulo da etapa 2 são encaminhadas pelo controlador (18) para o módulo da etapa 3 (16), que utiliza um algoritmo da etapa 3 para o propósito de determinar qual dos códigos de codificação primários está chegando com menos probabilidade de alarme falso (PFa) quando é fornecido o número do grupo de código. Existem oito códigos de codificação primários em cada grupo de códigos. O diagrama de bloco do módulo da etapa 3 (16) é ilustrado na Figura 11. De forma similar ao módulo da etapa 2 (14), o sinal de comunicação é introduzido em um segundo circuito de alinhamento (17) que alinha o sinal de entrada de tal forma que o módulo da etapa 3 (16) inicie sua busca pelo número de código de codificação no início do quadro. Após o alinhamento do sinal de entrada, o circuito de alinhamento (17) encaminha o sinal de entrada para o módulo da etapa 3 (16). O módulo da etapa 3 compreende 8 (oito) geradores de código de codificação (400,..., (408), 8 (oito) circuitos correlacionadores (411),..., (418), um circuito de estimativa de ruído (42), um circuito de decisão de etapa 3 (44), um circuito de sustentação de decisão (45), um circuito de ganho (46) e um circuito comparador (47). O número do grupo de código gerado pelo módulo da etapa 2 (14) é introduzido nos 8 (oito) geradores de código de codificação (400.... (408) e os códigos de codificação são gerados a partir dele. A emissão dos geradores de código de codificação (40i).....(408) é encaminhada para os correlacionadores de código de codificação (410...(41s), respectivamente.

Juntamente com a emissão de códigos de codificação dos geradores de código de codificação (400........ (408), o sinal de comunicação, após processamento por um circuito de alinhamento (17) utilizando a compensação de “chip” e a emissão de compensação de abertura do controlador (18), é introduzido nos correlacionadores (410,..., (41a)· Os correlacionadores (410,-., (41a) utilizam integração não coerente ao longo de um certo número de aberturas. A integração pode realizar-se ao longo de vários quadros. A correlação é realizada coerentemente para cada símbolo que corresponda aos dados de 256 “chips”. O valor absoluto dos resultados de correlação é acumulado ao longo de 10 a N símbolos por quadro, em que N é o número de aberturas a serem acumuladas desde o início de um quadro. Em uma única abertura, existem dez partes de dados com 256 “chips” de comprimento; portanto, dez correlações coerentes de 256 “chips” e dez acúmulos são realizados por abertura. A Figura 12 exibe os detalhes de um correlacionador (41 n).

Após a geração das emissões pelos correlacionadores (410,-, (418), a emissão máxima e seu índice necessitam ser encontrados. O circuito de decisão da etapa 3 (44) toma as emissões dos correlacionadores de códigos de codificação (41^,..., (418), determina o correlacionador (41 i).... (418) com emissão máxima e gera um índice deles. O índice é o número do código de codificação. O número do código de codificação é encaminhado em seguida para o circuito de sustentação de decisões (45) e o controlador (18). O circuito de sustentação de decisões (45) observa as últimas M3 decisões tomadas pelo circuito de decisão (44). Caso um código seja repetido mais de k vezes dentre M3 entradas, o código que foi repetido é o número do código de codificação que é emitido pelo circuito de sustentação de decisões (45) para o controlador (18). Entretanto, a emissão do circuito de sustentação de decisões (45) somente é utilizada quando não houver decisão firme ao longo dos M3 quadros consecutivos. Muito embora o circuito de sustentação de decisões somente seja ilustrado no módulo da etapa 3 (16), um circuito de sustentação de decisões (45) conforme descrito no módulo da etapa 3 (16) pode ser utilizado para os módulos de etapa 1 e etapa 2 (12) e (14) descritos acima no presente.

Uma decisão firme é indicada quando o valor de correlação máximo for maior que o valor limite calculado. O valor limite é calculado através da utilização do circuito de estimativa de ruídos (42), que é empregado para medição de ruído, e um fator de ganho. O ruído é determinado tomando-se a magnitude da diferença entre os símbolos piloto comuns sucessivos. Este método de estimativa de ruído elimina qualquer orientação na estimativa de ruído devido à interferência de sinal ortogonal. O resultado do circuito de estimativa de ruídos (42) é multiplicado pelo fator de ganho no multiplicador (46), que é determinado como sendo o limite. Quando a correlação máxima determinada for maior que o limite calculado, o comparador (47) emite um sinal firme de etapa 3 alto, que indica uma decisão firme, caso contrário seja gerado um sinal baixo que indica uma decisão provisória. O diagrama de fluxo do algoritmo da etapa 3 é ilustrado na Figura 13. A emissão do número de grupo de código do módulo da etapa 2 (14) é introduzida nos geradores de código de codificação (400.....(408) do módulo da etapa 3 (16) (etapa 1301), que geram em seguida códigos de codificação a partir deles (etapa 1302). A emissão dos geradores de códigos de codificação é encaminhada em seguida para os correlacionadores de códigos de codificação (410,..., (418) (etapa 1303). Juntamente com a emissão de códigos de codificação dos geradores de códigos de codificação (400,..., (408), o sinal de comunicação é correlacionado nos correlacionadores de códigos de codificação (410.....(41e) (etapa 1304), que geram em seguida dez correlações coerentes de 256 “chips” e dez acúmulos não coerentes por abertura de tempo (etapa 1305). Os resultados acumulados são encaminhados para o circuito de decisão da etapa 3 (44) (etapa 1306). O circuito de decisão (44) determina o correlacionador com emissão máxima e gera um índice deles, que é o número de código de codificação (etapa 1307). É calculado em seguida um valor limite (etapa 1308), que é comparado com o valor de correlação máximo (etapa 1309). Caso o valor de correlação máximo seja maior que o limite calculado, o módulo da etapa 3 (16) emite um sinal firme de etapa 3 alto (etapa 1310), que resulta na emissão pelo circuito de decisão (44) do número do código de codificação para o controlador (18) (etapa 1311). Caso contrário, é emitido baixo sinal para o controlador (18) (etapa 1312) e o número de código de codificação é emitido para o circuito de sustentação de decisões (45) (etapa 1313). Como o circuito de sustentação de decisões (45) observa as últimas M3 decisões realizadas pelo circuito de decisão (44), um número de código de codificação é emitido para o controlador (18) quando um código de codificação repetir-se k vezes dentre M3 entradas (etapa 1311).

Novamente com referência à Figura 1, o controlador (18) compreende um "buffer” de compensação de “chip” rejeitado (9), um contador de compensação de “chip” rejeitado (11), um “buffer” de vetor de código de codificação primário rejeitado (13), um contador de código de codificação primário rejeitado (3), um circuito lógico de decisão (2) e um circuito lógico de exclusão de janelas (6). O controlador (18) é utilizado para tomar decisões melhores durante todo o algoritmo de busca de células conforme a realização preferida da presente invenção. O diagrama de fluxo da lógica de decisão utilizada pelo controlador (18) para determinar o código de codificação primário para sincronização com a estação base transmissora é ilustrado na Figura 14. O controlador (18) recebe a compensação de “chip”, o sinal firme da etapa 1 e o contra-sinal do módulo da etapa 1 (12) (etapa 1401). Caso o sinal firme da etapa 1 seja alto, o controlador (18) encaminha a compensação de “chip” firme para o módulo da etapa 2 (14) (etapa 1402a), caso contrário é encaminhada uma compensação de “chip” provisória (etapa 1402b). O módulo da etapa 2 (14) gera o número do grupo de código, valor de compensação de abertura, firme da etapa 2 e contador da etapa 2 (etapa 1403). Caso o sinal firme da etapa 2 seja alto, o controlador encaminha o grupo de código firme para o módulo da etapa 3 (etapa 1404a). Caso contrário, o controlador (18) encaminha um grupo de código provisório para o módulo da etapa 3 (16) (etapa 1404b) e, caso o contador da etapa 2 seja menor que M2, o módulo da etapa 2 (14) continua a gerar o número de grupo de código (etapa 1403). Caso o contador da etapa 2 seja igual a M2, o módulo da etapa 2 (14) é reiniciado (etapa 1407), o que resulta na geração pelo módulo da etapa 2 de um número de código e compensação de abertura (etapa 1403). O módulo da etapa 3 (16) gera em seguida um número de código de codificação e o sinal firme da etapa 3 (etapa 1405) gerado na etapa 1403, recebendo a compensação de abertura e o número do grupo de código. Caso o sinal firme da etapa 3 seja alto, o circuito lógico de decisão (2) determina em seguida que o número de código de codificação é firme e encerra o processo lógico de decisão. Caso o sinal firme da etapa 3 seja baixo e o sinal firme da etapa 1 seja alto ou o contador da etapa 2 seja menor que M2, o módulo da etapa 2 continua a gerar um número de grupo de código (etapa 1403). Caso contrário, o módulo da etapa 2 recebe um sinal reiniciado do controlador (18) e reinicia o contador da etapa 2 em zero (etapa 1407). Este procedimento prossegue até que a emissão de decisão pelo módulo da etapa 3 (16) seja firme.

Devido a um possível erro de freqüência inicial no VCO, pode ocorrer excesso de perda de correlação de sinal. Portanto, o VCO possui passos de freqüência, a fim de controlar o erro de freqüência máximo possível entre o UE e a célula. Após a inicialização do UE, o controlador (18) inicializa a freqüência de busca de células utilizando o sintetizador de frequências (20). Com referência à Figura 1, o sintetizador de freqüências (20) compreende um circuito de freqüência adaptativo (AFC) (4) e um oscilador controlado por voltagem (VCO) (7) ou oscilador controlado numericamente (NCO). O AFC (4), acoplado ao controlador (18) e ao VCO (7), compreende uma tabela de alocação de freqüências (FAT) e uma tabela de escala de freqüências (FST).

Ao inicializar-se o controlador (18), o AFC (4) estabelece a freqüência através da utilização da primeira freqüência no FAT e do valor de compensação do FST. Esta freqüência inicial é a freqüência utilizada pelo controlador (18) para conduzir a pesquisa celular. O FST é uma tabela de freqüências escalonadas ou freqüências compensadas, tais como {0, 2, -2, 4, -4, 6, -6.N, -N}, que são utilizadas para compensar a freqüência em uso pelo controlador (18). O FAT inclui uma série de freqüências previamente determinadas que o controlador (18) ou um controlador de nível 1 (não exibido) utiliza para localizar e sincronizar o UE com a estação base. Para os propósitos do presente relatório descritivo, a série de freqüências relacionada é definida como F0, Fi, F2,..., Fn no FAT e as freqüências compensadas no FST são definidas como SF0l SF2, -SF!, SF2i -SF2,..., SFn, -SFn. Conseqüentemente, ao inicializar-se o controlador, a freqüência compensada é SF0 e a freqüência > F0. O AFC4 combina os dois valores F0 + SF0 e encaminha o valor de freqüência resultante para o VCO ou NCO (7), que mantém a freqüência do UE nesta freqüência encaminhada. O controlador (18) realiza a lógica de decisão descrita acima. Caso após X número de quadros o firme da etapa 3 emitido não se torne alto, o controlador sinaliza para o AFC (4) para iniciar a próxima compensação no FST, tal como SFt. O AFC (4) combina em seguida a nova freqüência compensada com a freqüência do FAT, F0 + SFt e emite a freqüência resultante para o VCO ou NCO (7), para que mantenha o UE nesta freqüência. O controlador (18) continua a caminhar através das freqüências compensadas no FST até a detecção de sinal alto do módulo da etapa 3 (16), que indica detecção firme, ou até que todas as freqüências compensadas tenham sido tentadas pelo controlador (18). Após todas as freqüências compensadas haverem sido tentadas, o AFC (4) reajusta a freqüência compensada do FST em SF0, caminha para a freqüência seguinte no FAT, F1f e combina os dois valores, Fi + SF0, para emissão para o VCO ou NCO (7). O VCO ou NCO (7) regula em seguida a freqüência do UE para esta nova freqüência resultante e o controlador (18) realiza em seguida a lógica de decisão até a detecção de sinal alto do módulo da etapa 3 (16). Este processo de caminho através do FST e, em seguida, caminho para a freqüência de FAT seguinte prossegue até que seja emitido sinal alto pelo módulo da etapa 3 (16). Ao ocorrer este evento, a detecção de um código de codificação, o AFC (4) trava o valor compensado de FST na sua posição atual, para que não seja reajustado até a inicialização do controlador (18).

Como sabem os técnicos no assunto, a maior parte dos fornecedores de serviço em sistemas de comunicação possui uma rede móvel terrestre pública diferente (PLMN). O UE utiliza a PLMN detectada para determinar se o fornecedor de serviços fornece ou não serviço no local do UE. O controlador (18) utiliza uma lógica de exclusão de janelas no interior do circuito lógico de exclusão de janelas (6) para superar rejeição devida a PLMN errada. Como a detecção da emissão do HGC (21) e (22) em valor de pico sempre fornece a mesma PLMN, o controlador (18) utiliza a lógica de exclusão de janelas para superar este bloqueio. O circuito lógico de exclusão de janelas é acoplado ao circuito lógico de decisão (2), “buffer” de vetor compensado de “chip” rejeitado (9), contador compensado de “chip” rejeitado (11), “buffer” de vetores de código de codificação primário rejeitado (13) e um contador de código de codificação primário rejeitado (3). O circuito lógico de exclusão de janelas (6) verifica a emissão do código de codificação primário do módulo da etapa (3) contra os códigos de codificação primários rejeitados armazenados no “buffer” de vetores de código de codificação primário (13). Caso a emissão de código de codificação primário do módulo da etapa 3 seja encontrada no “buffer” (13), ou seja detectada a PLMN errada, o circuito lógico de exclusão de janelas (6) rejeita o código e inicializa novamente o circuito lógico de decisão. Cada vez que um código de codificação primário é rejeitado, a compensação de “chip” que foi gerada pelo módulo da etapa 1 é armazenada no “buffer” de vetores de compensação de “chips” rejeitados (9) e utilizado pelo gerador de máscaras (5). O gerador de máscaras (5) do circuito de decisão (25) no interior do módulo da etapa 1 (12) utiliza os valores armazenados no “buffer” de vetores de compensação de “chips” rejeitados (9) e no contador de compensação de “chips” rejeitados (11) do controlador (18) para determinar quais “chips" em cada abertura devem ser excluídos na janela. A exclusão dos códigos de codificação primários detectados e compensações de “chips” é realizada somente em uma única faixa de freqüências. Os tampões e contadores são reajustados quando houver reconhecimento pela estação base ou nova faixa de freqüências for utilizada pelo controlador do nível 1. A fim de ajustar a faixa de freqüências utilizada pelo controlador (18) durante o processo lógico de exclusão de janelas, o controlador da camada 1 sinaliza ao AFC (4) para que caminhe para a frequência seguinte no FAT. Após o ajuste da freqüência compensada do FST, o AFC combina a nova freqüência com a freqüência compensada estabelecida. O VCO ou NCO (7) é ajustado em seguida para manter esta freqüência combinada.

Um diagrama de fluxo da lógica de exclusão de janelas utilizada pelo controlador é ilustrado na Figura 15. O controlador (18) realiza a lógica de decisão de busca de células e encontra um código de codificação primário (etapa 1501). O código de codificação primário é passado para as camadas superiores (etapa 1502), que armazenam a freqüência e o índice do código de codificação primário (etapa 1503). Caso a PLMN seja correta para o fornecedor de serviços específico, o UE é sincronizado na estação base e o processo é encerrado (etapa 1504). Caso a PLMN seja incorreta e exista freqüência restante no FAT do AGC (4), o AGC (4) caminha para a freqüência seguinte no FAT e o controlador (18) modifica a freqüência, armazena o código de codificação primário no “buffer” de vetores (13) e reajusta o algoritmo de busca de células (etapa 1505). Dever-se-á observar que a condição de falha monitora os “buffers” de contagem (3) e (11) ou um temporizador, para determinar se ocorre condição de falha. Uma condição de falha indica que a sincronização não ocorrerá sob as condições atuais (tais como freqüência). Caso não haja freqüência restante no interior do FAT, o controlador (18) começa a varrer as freqüências com o código de codificação primário armazenado (etapa 1506). O controlador (18) estabelece em seguida a primeira freqüência e passa o código de codificação primário rejeitado para a busca de célula inicial com o método de exclusão de janelas (etapa 1507). O controlador (18) reajusta a busca de célula inicial com o método de exclusão de janelas e também reajusta a condição de falha (etapa 1508). O código de codificação primário rejeitado é conduzido para o “buffer” de vetores de códigos de codificação primários rejeitados (13) e o contador de códigos de codificação primários rejeitados é aumentado (etapa 1509). A lógica de decisão de busca de célula é conduzida e são encontrados um código de codificação primário e compensação de “chip” (etapa 1510). Caso o código de codificação primário seja armazenado no “buffer” de vetores de códigos de codificação primários rejeitados (13), a compensação de “chip” é conduzida para o “buffer” de vetores de compensação de “chip” rejeitados (9) e o contador de compensação de “chips” rejeitados (11) é aumentado (etapa 1511). A lógica de decisão de busca de células é novamente conduzida com a exclusão de uma janela em volta da compensação de “chip” rejeitada (etapa 1512). Caso o código de codificação primário gerado por esta lógica de decisão de busca de célula seja novamente armazenado no “buffer” de vetores de códigos de codificação primários rejeitados, a compensação de “chip” detectada é conduzida para o “buffer” de vetores de compensação de “chip” rejeitados, o contador de compensações de “chip” rejeitadas é aumentado (etapa 1511) e a lógica de decisão de busca de células que exclui uma janela de compensação de “chip” com valor rejeitado é novamente conduzida (etapa 1512). As etapas 1511 e 1512 prosseguem até que o código primário detectado não se encontre na lista no ponto em que o código de codificação primário é encaminhado para as camadas superiores para aguardar reconhecimento pela estação base (etapa 1513). Caso haja condição de falha e não haja freqüência restante, o controlador (18) indica que nenhum serviço é disponível (etapa 1517) e o processo é encerrado. Caso tenha havido uma falha e freqüência restante na amplitude de faixa, o controlador (18) estabelece uma nova freqüência e encaminha o código de codificação primário rejeitado para aquela freqüência (etapa 1516). O controlador (18) reajusta em seguida a busca de célula inicial com o método de exclusão de janelas e o monitor de condição de falha (etapa 1508). O controlador (18) prossegue em seguida com a busca de célula inicial com o método de exclusão de janelas, conforme descrito acima. Caso não haja condição de falha e a PLMN seja correta, o controlador (18) indica que o UE é sincronizado com a estação base mediante recebimento do reconhecimento (etapa 1518) e o processo é encerrado. Caso a PLMN seja incorreta, o código de codificação primário rejeitado é conduzido para o “buffer" de vetores de códigos de codificação primários rejeitados (13) e o contador de códigos de codificação primários rejeitados (3) é aumentado (etapa 1515). A lógica de decisão de busca de célula é novamente conduzida com a exclusão de uma janela em volta do valor de compensação de “chip” anteriormente rejeitado (etapa 1512). Este procedimento prossegue até que o controlador indique que nenhum serviço é disponível ou que seja recebido reconhecimento de uma estação base.

Reivindicações

Claims (14)

1. Método de estabelecimento de “link” de comunicação entre um UE e uma estação base em uma rede de comunicação, o método caracterizado por compreender as etapas de: - recebimento de um sinal de comunicação de entrada; - primeiro processamento do mencionado sinal de comunicação e geração de um valor índíce associado a um código de sincronização primário no mencionado sinal de comunicação; - extração de uma amostra de pico do mencionado sinal de comunicação em resposta ao mencionado valor índíce; - segundo processamento do mencionado sina! de comunicação em resposta ao mencionado valor índice e às mencionadas amostras de pico e recuperação de um número de grupo de código, compensação de abertura e código de sincronização secundário; - terceiro processamento do mencionado sinal de comunicação e recuperação de um código de codificação primário em resposta ao mencionado número de grupo de código e à mencionada compensação de abertura, para sincronizar o mencionado UE à mencionada estação base, em que a mencionada recuperação do mencionado código de codificação primário é uma decisão de código; e - ajuste de uma frequência de busca do mencionado UE em resposta à mencionada decisão de código,

2. Método, de acordo com a reivindicação 1, caracterizado pelo fato de que o mencionado ajuste da mencionada frequência de busca compreende as etapas de: - extração de uma dentre uma série de frequências compensadas e uma dentre uma série de frequências de busca; - combinação da mencionada uma dentre a mencionada série de frequências compensadas com a mencionada uma dentre a mencionada série de frequências de busca para geração da mencionada frequência de busca; - manutenção da mencionada freqüência de busca; e - ajuste da mencionada freqüência compensada em resposta à mencionada decisão de código,

3. Sistema de condução de busca de célula inicial e estabelecimento de link” de comunicação entre um UE e uma estação base em uma rede de comunicação, o sistema caracterizado por compreender: - um primeiro módulo para primeiro processamento de um sinal de comunicação e geração de um valor índice associado com um código de sincronização primário no mencionado sinal de comunicação; - um segundo módulo para segundo processamento do mencionado sinal de comunicação em resposta ao mencionado valor índice e uma amostra de pico extraída do mencionado módulo da etapa 1 e recuperação de um número de grupo de código, compensação de abertura e código de sincronização secundário; ■ um terceiro módulo para terceiro processamento do mencionado sínal de comunicação e recuperação de um código de codificação primário em resposta ao mencionado número de grupo de código e à mencionada compensação de abertura; e - um controlador acoplado ao mencionado primeiro módulo, segundo módulo e terceiro módulo para controle do ajuste de uma frequência de busca do mencionado UE para recuperar o mencionado código de codificação primário no mencionado sinal de comunicação,

4. Sistema, de acordo com a reivindicação 3, caracterizado pelo fato de que compreende adicionalmente um sintetizador de freqüência que reage ao mencionado controlador para ajuste e manutenção da mencionada frequência de busca, em que o sintetizador compreende; - um circuito de adaptação de frequência em que a mencionada freqüência de busca é gerada através da combinação de uma dentre uma série de frequências compensadas com uma dentre uma série de frequências base, em que o mencionado circuito de adaptação de freqüência compreende; - uma tabela de passos de frequências que incluí a mencionada série de frequências compensadas; - uma tabela de alocação de frequências que inclui a mencionada série de frequências base;e - um osciiador que reage ao mencionado circuito de adaptação de frequências para manutenção do mencionado UE na mencionada freqüência de busca.

5. Sistema, de acordo com a reivindicação 4, caracterizado pelo fato de que o mencionado osciiador é um osciiador controlado por voltagem ou um osciiador controlado numericamente,

6. Método de exclusão de janelas para a condução de busca de célula inicial e estabelecimento de um “link" de comunicação entre um UE e uma estação base em uma rede de comunicação, o método caracterizado por compreender as etapas de; - condução de uma busca celular para detectar um código de codificação primário e compensação associada à mencionada estação base; - determinação de se a mencionada primeira estação base é associada a uma rede móvel terrestre pública específica (PLMN); - ajuste de uma freqüência de busca em resposta à mencionada determinação da mencionada PLMN; - armazenagem do mencionado código de codificação primário em um “buffer” de códigos e da mencionada compensação em um “buffer" de compensações; - comparação do mencionado código de codificação primário com um código de codificação primário armazenado no mencionado “buffer” de códigos e da mencionada compensação com uma compensação armazenada no mencionado “buffer” de compensações; - rejeição do mencionado código de codificação primário e da mencionada compensação em resposta à mencionada comparação; e - condução da mencionada busca de célula excluindo uma janela previamente determinada em volta de qualquer compensação no mencionado "buffer" de compensações.

7. Método, de acordo com a reivindicação 6, caracterizado pelo fato de que a mencionada busca de célula compreende as etapas de: - recebimento de um sinal de comunicação de entrada; - primeiro processamento do mencionado sinal de comunicação e geração de um valor índice associado a um código de sincronização primário no mencionado sinal de comunicação, em que o mencionado valor índice é utilizado para calcular a mencionada compensação; - extração de uma amostra de pico do mencionado sinal de comunicação em resposta ao mencionado valor índice; - segundo processamento do mencionado sinal de comunicação em resposta ao mencionado valor índice e às mencionadas amostras de pico e recuperação de um número de grupo de código, compensação de abertura e código de sincronização secundário; - terceiro processamento do mencionado sinal de comunicação e recuperação de um código de codificação primário em resposta ao mencionado número de grupo de código e à mencionada compensação de abertura para sincronizar o mencionado UE à mencionada estação base, em que a mencionada recuperação do mencionado código de codificação primário é uma decisão de código firme; e - ajuste de uma frequência de busca do mencionado UE em resposta à mencionada decisão de código até que a mencionada decisão de código seja firme.

8. Método, de acordo com a reivindicação 7, caracterizado pelo fato de que o mencionado ajuste da mencionada frequência de busca compreende as etapas de; - extração de uma dentre uma série de frequências compensadas e uma dentre uma série de frequências de busca; * combinação da mencionada uma dentre a mencionada série de frequências compensadas com a mencionada uma dentre a mencionada série de frequências de busca para a geração da mencionada frequência de busca; - manutenção da mencionada frequência de busca; e - ajuste da mencionada frequência compensada em resposta à mencionada decisão de código.

9. Sistema que utiliza um método de exclusão de janelas para a condução de busca de célula inicial e estabelecimento de um "link" de comunicação entre um UE e uma estação base em uma rede de comunicação, o sistema caracterizado por compreender: - um sistema de busca de célula para detecção de uma rede móvel terrestre pública (PLMN), um código de codificação primário e uma compensação associada à mencionada estação base; - urn controlador para comparação do mencionado código de codificação primário e da mencionada compensação com valores previamente armazenados na memória: e - um sintetiza dor de frequências para ajuste de uma frequência de busca em resposta a uma comparação desfavorável pelo mencionado controlador.

10. Sistema, de acordo com a reivindicação 9, caracterizado pelo fato de que o mencionado controlador compreende adicionalmente: - um primeiro “buffer" para armazenar códigos de codificação primários rejeitados: - urn segundo “buffer” para armazenar vetores de compensação de "chip" rejeitados; - um circuito de exclusão de janelas para superar a lógica de rejeição que responde à mencionada comparação desfavorável e para detecção da PLMN; e - um circuito lógico de decisão que responde ao circuito de exclusão de janelas para determinar que o código de codificação detectado está correto.

11. Sistema, de acordo corn a reivindicação 10, caracterizado pelo fato de que compreende adicionalmente: - um gerador de máscaras para determinar os “chips” em cada abertura a ser excluída pelo circuito de exclusão de janelas, que responde às compensações de “chip" armazenadas no segundo "buffer".

12. Método de estabelecimento de um “link1’ de comunicação entre um UE e uma estação base em uma rede de comunicação, o método caracterizado por compreender as etapas de: - processamento de um sinal de comunicação entrante e geração de um valor índice; - extração de uma amostra de pico do mencionado sinal de comunicação em resposta ao mencionado valor índice; - determinação de um número de grupo de código em resposta ao mencionado valor índice; - recuperação de um código de codificação primário em resposta ao mencionado número de grupo de código para sincronizar o mencionado UE com a mencionada estação base; e - ajuste de uma frequência de busca do mencionado UE em resposta à mencionada recuperação do mencionado código de codificação primário.

13. Sistema de condução de pesquisa de célula inicial e estabelecimento de um 'link” de comunicação entre um UE e uma estação base em uma rede de comunicação, o sistema caracterizado por compreender: - um primeiro módulo para geração de um valor índice associado a um código de sincronização primário em um sinal de comunicação; - um segundo módulo para determinação de um número de grupo de código em resposta ao mencionado valor índice; - um terceiro módulo para recuperação de um código de codificação primário em resposta ao mencionado número de grupo de código; e - um controlador acoplado aos mencionados primeiro, segundo e terceiro módulos para controlar o ajuste de uma frequência de busca do mencionado UE para recuperar o mencionado código de codificação primário no mencionado sinal de comunicação.

14. Método de condução de busca de célula inicial c estabelecimento de link” de comunicação entre um UE e uma estação base em uma rede de comunicação, o método caracterizado por compreender as etapas de: - condução de busca de célula para detectar um código de codificação primário e compensação associada à mencionada estação base; - comparação do mencionado código de codificação primário com um código de codificação primário armazenado previamente e a mencionada compensação com uma compensação armazenada previamente; - rejeição do mencionado código de codificação primário e da mencionada compensação caso a mencionada comparação seja desfavorável; e - condução adicional da mencionada busca de célula excluindo uma janela previamente determinada em volta de qualquer compensação rejeitada.