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WO2025052889A1 - 半導体装置および電子機器 - Google Patents

半導体装置および電子機器 Download PDF

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Publication number
WO2025052889A1
WO2025052889A1 PCT/JP2024/029059 JP2024029059W WO2025052889A1 WO 2025052889 A1 WO2025052889 A1 WO 2025052889A1 JP 2024029059 W JP2024029059 W JP 2024029059W WO 2025052889 A1 WO2025052889 A1 WO 2025052889A1
Authority
WO
WIPO (PCT)
Prior art keywords
bonding
substrate
layer
electrodes
wiring layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
PCT/JP2024/029059
Other languages
English (en)
French (fr)
Inventor
宣年 藤井
卓 齋藤
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sony Semiconductor Solutions Corp
Original Assignee
Sony Semiconductor Solutions Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sony Semiconductor Solutions Corp filed Critical Sony Semiconductor Solutions Corp
Publication of WO2025052889A1 publication Critical patent/WO2025052889A1/ja
Pending legal-status Critical Current
Anticipated expiration legal-status Critical

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Definitions

  • This disclosure relates to a semiconductor device and electronic device having multiple semiconductor layers stacked on top of each other.
  • Patent Document 1 discloses an imaging device in which a first substrate including a plurality of sensor pixels and a second substrate having a plurality of readout circuits are electrically connected to each other by bonding electrodes provided on the opposing surfaces of the first substrate and the second substrate.
  • a semiconductor device includes a first substrate formed by laminating a first semiconductor layer and a first wiring layer, a second substrate formed by laminating a second semiconductor layer and a second wiring layer, the second wiring layer forming a bonding surface together with the first wiring layer, a plurality of first bonding electrodes formed on the bonding surface of the first wiring layer, each having a first bonding surface, a plurality of second bonding electrodes formed on the bonding surface of the second wiring layer, each having a second bonding surface bonded to the first bonding surfaces of the plurality of first bonding electrodes, one or more first metal layers formed between the plurality of first bonding electrodes adjacent to each other on the bonding surface of the first wiring layer, and having a first opposing surface facing the second substrate, recessed toward the first semiconductor layer from the first bonding surface, and one or more second metal layers formed between the plurality of second bonding electrodes adjacent to each other on the bonding surface of the second wiring layer, and having a second opposing surface facing the first
  • An electronic device includes the semiconductor device according to the above embodiment as a semiconductor device.
  • a plurality of first bonding electrodes and a plurality of second bonding electrodes are provided on the respective bonding surfaces of the first wiring layer and the second wiring layer that form the bonding surface between the first substrate and the second substrate, and one or more first metal layers and one or more second metal layers are provided between adjacent first bonding electrodes and adjacent second bonding electrodes, respectively.
  • the one or more first metal layers have opposing surfaces that are recessed toward the semiconductor layer side (first semiconductor layer side) from the bonding surfaces of the multiple first bonding electrodes. This prevents contact between the multiple bonding electrodes and the shield electrode that face each other at the bonding surface between the first substrate and the second substrate.
  • FIG. 1 is a block diagram illustrating an example of a functional configuration of an imaging device according to an embodiment of the present disclosure.
  • FIG. 2 is a schematic plan view showing a schematic configuration of the imaging device shown in FIG.
  • FIG. 3 is a schematic diagram showing a cross-sectional configuration taken along line A-A' shown in FIG. 2.
  • FIG. 4 is an equivalent circuit diagram of the pixel sharing unit shown in FIG.
  • FIG. 5 is a diagram illustrating an example of a connection mode between a plurality of pixel sharing units and a plurality of vertical signal lines.
  • FIG. 6 is a schematic cross-sectional view showing an example of a specific configuration of the imaging device shown in FIG. FIG.
  • FIG. 7A is a schematic diagram illustrating an example of a planar configuration of a main part of the first substrate illustrated in FIG. 6.
  • FIG. 7B is a schematic diagram showing a planar configuration of a pad portion together with a main portion of the first substrate shown in FIG. 7A.
  • FIG. 8 is a schematic diagram showing an example of a planar configuration in a horizontal direction relative to the main surface of the second substrate (semiconductor layer) shown in FIG.
  • FIG. 9 is a schematic diagram showing an example of a planar configuration of the pixel circuits and the main parts of the first substrate, together with the first wiring layer shown in FIG.
  • FIG. 10A is a schematic cross-sectional view illustrating a detailed configuration of the bonding surface between the first substrate and the second substrate shown in FIG.
  • FIG. FIG. 10B is a schematic cross-sectional view illustrating misalignment at the bonding surfaces of the first substrate and the second substrate.
  • FIG. 11A is a schematic cross-sectional view illustrating the configuration of the bonding surfaces of two substrates as a comparative example.
  • FIG. 11B is a schematic cross-sectional view illustrating misalignment between the two substrates in the configuration shown in FIG. 11A.
  • FIG. 12A is a schematic cross-sectional view illustrating the configuration of the bonding surfaces of two substrates as a comparative example.
  • FIG. 12B is a schematic cross-sectional view illustrating misalignment between the two substrates in the configuration shown in FIG. 12A.
  • FIG. 13A is a schematic plan view showing an example of the layout of a plurality of bonding electrodes and shield electrodes on the respective bonding surfaces of a first substrate and a second substrate.
  • FIG. 13B is a schematic plan view showing another example of the layout of a plurality of bonding electrodes and shield electrodes on the respective bonding surfaces of the first and second substrates.
  • FIG. 13C is a schematic plan view illustrating another example of the layout of a plurality of bonding electrodes and a shield electrode on each of the bonding surfaces of the first and second substrates.
  • FIG. 14A is a schematic cross-sectional view illustrating a manufacturing process for a plurality of bonding electrodes and a shield electrode on the bonding surfaces of the first substrate and the second substrate shown in FIG. 10A.
  • FIG. 14B is a schematic cross-sectional view showing a step subsequent to FIG. 14A.
  • FIG. 14C is a schematic cross-sectional view showing a step subsequent to FIG. 14B.
  • FIG. 14D is a schematic cross-sectional view showing a step subsequent to FIG. 14C.
  • FIG. 14E is a schematic cross-sectional view showing a step subsequent to FIG. 14D.
  • FIG. 14F is a schematic cross-sectional view showing a step subsequent to FIG. 14E.
  • FIG. 14G is a schematic cross-sectional view showing a step subsequent to FIG. 14F.
  • FIG. 14H is a schematic cross-sectional view showing a step subsequent to FIG. 14G.
  • FIG. 15 is a schematic diagram for explaining paths of input signals and the like to the imaging device shown in FIG.
  • FIG. 16 is a schematic diagram for explaining signal paths of pixel signals in the imaging device shown in FIG.
  • FIG. 17A is a schematic cross-sectional view illustrating a manufacturing process of a plurality of joining electrodes and a shield electrode according to the first modification of this disclosure.
  • FIG. 17B is a schematic cross-sectional view showing a step subsequent to FIG. 17A.
  • FIG. 17C is a schematic cross-sectional view showing a step subsequent to FIG. 17B.
  • FIG. 17D is a schematic cross-sectional view showing a step subsequent to FIG. 17C.
  • FIG. 18 is a schematic cross-sectional view illustrating a detailed configuration of a plurality of joining electrodes and a shield electrode according to the first modification of the present disclosure.
  • FIG. 18 is a schematic cross-sectional view illustrating a detailed configuration of a plurality of joining electrodes and a shield electrode according to the first modification of the present disclosure.
  • FIG. 19A is a schematic cross-sectional view illustrating a manufacturing process of a plurality of joining electrodes and a shield electrode according to Modification 2 of this disclosure.
  • FIG. 19B is a schematic cross-sectional view showing a step subsequent to FIG. 19A.
  • FIG. 19C is a schematic cross-sectional view showing a step subsequent to FIG. 19B.
  • FIG. 19D is a schematic cross-sectional view showing a step subsequent to FIG. 19C.
  • FIG. 19E is a schematic cross-sectional view showing a step subsequent to FIG. 19D.
  • FIG. 19F is a schematic cross-sectional view showing a step subsequent to FIG. 19E.
  • FIG. 19A is a schematic cross-sectional view illustrating a manufacturing process of a plurality of joining electrodes and a shield electrode according to Modification 2 of this disclosure.
  • FIG. 19B is a schematic cross-sectional view showing a step subsequent to FIG. 19A.
  • FIG. 19C is a schematic cross-
  • FIG. 20A is a schematic cross-sectional view illustrating a manufacturing process of a plurality of joining electrodes and a shield electrode according to Modification 3 of the present disclosure.
  • FIG. 20B is a schematic cross-sectional view showing a step subsequent to FIG. 20A.
  • FIG. 20C is a schematic cross-sectional view showing a step subsequent to FIG. 20B.
  • FIG. 20D is a schematic cross-sectional view showing a step subsequent to FIG. 20C.
  • FIG. 20E is a schematic cross-sectional view showing a step subsequent to FIG. 20D.
  • FIG. 20F is a schematic cross-sectional view showing a step subsequent to FIG. 20E.
  • FIG. 20A is a schematic cross-sectional view illustrating a manufacturing process of a plurality of joining electrodes and a shield electrode according to Modification 3 of the present disclosure.
  • FIG. 20B is a schematic cross-sectional view showing a step subsequent to FIG. 20A.
  • FIG. 20C is a schematic
  • FIG. 21A is a schematic cross-sectional view illustrating a manufacturing process of a plurality of joining electrodes and a shield electrode according to Modification 4 of this disclosure.
  • FIG. 21B is a schematic cross-sectional view showing a step subsequent to FIG. 21A.
  • FIG. 21C is a schematic cross-sectional view showing a step subsequent to FIG. 21B.
  • FIG. 21D is a schematic cross-sectional view showing a step following FIG. 21C.
  • FIG. 21E is a schematic cross-sectional view showing a step following FIG. 21D.
  • FIG. 22A is a schematic cross-sectional view illustrating a manufacturing process of a plurality of joining electrodes and a shield electrode according to Modification 5 of the present disclosure.
  • FIG. 22A is a schematic cross-sectional view illustrating a manufacturing process of a plurality of joining electrodes and a shield electrode according to Modification 5 of the present disclosure.
  • FIG. 22B is a schematic cross-sectional view showing a step subsequent to FIG. 22A.
  • FIG. 22C is a schematic cross-sectional view showing a step subsequent to FIG. 22B.
  • FIG. 22D is a schematic cross-sectional view showing a step following FIG. 22C.
  • FIG. 22E is a schematic cross-sectional view showing a step subsequent to FIG. 22D.
  • FIG. 22F is a schematic cross-sectional view showing a step subsequent to FIG. 22E.
  • FIG. 22G is a schematic cross-sectional view showing a step subsequent to FIG. 22F.
  • FIG. 22H is a schematic cross-sectional view showing a step subsequent to FIG. 22G.
  • FIG. 23 is a block diagram showing an example of the configuration of an electronic device having the imaging device shown in FIG.
  • FIG. 24A is a schematic diagram illustrating an example of the overall configuration of a light detection system using the imaging device shown in FIG. 1 etc.
  • FIG. 24B is a diagram illustrating an example of a circuit configuration of the light detection system illustrated in FIG. 24A.
  • FIG. 25 is a block diagram showing an example of a schematic configuration of a vehicle control system.
  • FIG. 26 is an explanatory diagram showing an example of the installation positions of the outside-of-vehicle information detection unit and the imaging unit.
  • FIG. 27 is a diagram showing an example of a schematic configuration of an endoscopic surgery system.
  • FIG. 28 is a block diagram showing an example of the functional configuration of the camera head and the CCU.
  • Embodiment an example of an imaging device in which a shield electrode having an opposing surface recessed from the bonding surface of the bonding electrodes is provided between adjacent bonding electrodes on the bonding surface of a first substrate and a second substrate
  • Modifications 2-1 Modification 1 (another example of the structure and manufacturing method of a plurality of joining electrodes and a shield electrode) 2-2.
  • Modification 2 another example of the structure and manufacturing method of a plurality of joining electrodes and a shield electrode) 2-3.
  • Modification 3 another example of the structure and manufacturing method of a plurality of joining electrodes and a shield electrode
  • Modification 4 other examples of structures and manufacturing methods of multiple joining electrodes and shield electrodes
  • Modification 5 another example of the structure and manufacturing method of a plurality of joining electrodes and a shield electrode
  • FIG. 1 is a block diagram showing an example of a functional configuration of an imaging device 1 as a semiconductor device according to an embodiment of the present disclosure.
  • the imaging device 1 in FIG. 1 includes, for example, an input section 510A, a row driver section 520, a timing control section 530, a pixel array section 540, a column signal processing section 550, an image signal processing section 560, and an output section 510B.
  • pixels 541 are repeatedly arranged in an array. More specifically, a pixel sharing unit 539 including a plurality of pixels is a repeating unit, and this is repeatedly arranged in an array consisting of a row direction and a column direction. In this specification, for convenience, the row direction may be called the H direction, and the column direction perpendicular to the row direction may be called the V direction.
  • one pixel sharing unit 539 includes four pixels (pixels 541A, 541B, 541C, and 541D). Each of the pixels 541A, 541B, 541C, and 541D has a photodiode PD (illustrated in FIG. 6, etc., described later).
  • the pixel sharing unit 539 is a unit that shares one pixel circuit (pixel circuit 210 in FIG. 3, described later). In other words, one pixel circuit (pixel circuit 210, described later) is included for each of four pixels (pixels 541A, 541B, 541C, and 541D). By operating this pixel circuit in a time-division manner, pixel signals of the pixels 541A, 541B, 541C, and 541D are sequentially read out.
  • the pixels 541A, 541B, 541C, and 541D are arranged in, for example, 2 rows and 2 columns.
  • a plurality of row driving signal lines 542 and a plurality of vertical signal lines (column readout lines) 543 are provided in addition to the pixels 541A, 541B, 541C, and 541D.
  • the row driving signal line 542 drives the pixels 541 included in each of a plurality of pixel sharing units 539 arranged in a row direction in the pixel array section 540.
  • the row driving signal line 542 drives each pixel arranged in a row direction among the pixel sharing units 539.
  • the pixel sharing unit 539 is provided with a plurality of transistors.
  • a plurality of row driving signal lines 542 are connected to one pixel sharing unit 539.
  • the pixel sharing unit 539 is connected to the vertical signal line (column readout line) 543. Pixel signals are read out from each of the pixels 541A, 541B, 541C, and 541D included in the pixel sharing unit 539 via the vertical signal line (column readout line) 543.
  • the row driver 520 includes, for example, a row address control unit that determines the position of the row for pixel driving, in other words, a row decoder unit, and a row driver circuit unit that generates signals for driving pixels 541A, 541B, 541C, and 541D.
  • the column signal processing unit 550 includes, for example, a load circuit unit that is connected to the vertical signal line 543 and forms a source follower circuit with the pixels 541A, 541B, 541C, and 541D (pixel sharing unit 539).
  • the column signal processing unit 550 may include an amplifier circuit unit that amplifies the signal read out from the pixel sharing unit 539 via the vertical signal line 543.
  • the column signal processing unit 550 may include a noise processing unit. In the noise processing unit, for example, the system noise level is removed from the signal read out from the pixel sharing unit 539 as a result of photoelectric conversion.
  • the column signal processing unit 550 has, for example, an analog-to-digital converter (ADC).
  • ADC analog-to-digital converter
  • the ADC includes, for example, a comparator section and a counter section.
  • the comparator section the analog signal to be converted is compared with a reference signal to be compared with the analog signal.
  • the counter section the time until the comparison result in the comparator section is inverted is measured.
  • the column signal processing unit 550 may include a horizontal scanning circuit section that controls scanning of the readout column.
  • the timing control unit 530 supplies signals that control timing to the row driving unit 520 and column signal processing unit 550 based on the reference clock signal and timing control signal input to the device.
  • the image signal processing unit 560 is a circuit that performs various signal processing on the data obtained as a result of photoelectric conversion, in other words, the data obtained as a result of the imaging operation in the imaging device 1.
  • the image signal processing unit 560 includes, for example, an image signal processing circuit unit and a data holding unit.
  • the image signal processing unit 560 may also include a processor unit.
  • One example of signal processing executed by the image signal processing unit 560 is a tone curve correction process that gives the AD converted imaging data more gradation when the data is of a dark subject, and less gradation when the data is of a bright subject.
  • the input section 510A is for inputting, for example, the above-mentioned reference clock signal, timing control signal, characteristic data, etc. from outside the device to the imaging device 1.
  • the timing control signal is, for example, a vertical synchronization signal and a horizontal synchronization signal.
  • the characteristic data is, for example, for storage in the data holding section of the image signal processing section 560.
  • the input section 510A includes, for example, an input terminal 511, an input circuit section 512, an input amplitude change section 513, an input data conversion circuit section 514, and a power supply section (not shown).
  • the input terminal 511 is an external terminal for inputting data.
  • the input circuit section 512 is for taking in the signal input to the input terminal 511 into the inside of the imaging device 1.
  • the input amplitude change section 513 changes the amplitude of the signal taken in by the input circuit section 512 to an amplitude that is easy to use inside the imaging device 1.
  • the input data conversion circuit section 514 changes the arrangement of the data string of the input data.
  • the input data conversion circuit section 514 is composed of, for example, a serial-parallel conversion circuit. In this serial-parallel conversion circuit, a serial signal received as input data is converted into a parallel signal. Note that the input amplitude change section 513 and the input data conversion circuit section 514 may be omitted from the input section 510A.
  • the power supply section supplies power set to various voltages required inside the imaging device 1 based on power supplied from the outside to the imaging device 1.
  • the input unit 510A may be provided with a memory interface circuit that receives data from the external memory device.
  • the external memory device may be, for example, a flash memory, an SRAM, or a DRAM.
  • the output unit 510B outputs image data to the outside of the device.
  • This image data is, for example, image data captured by the imaging device 1 and image data that has been signal-processed by the image signal processing unit 560.
  • the output unit 510B includes, for example, an output data conversion circuit unit 515, an output amplitude change unit 516, an output circuit unit 517, and an output terminal 518.
  • the output data conversion circuit section 515 is composed of, for example, a parallel-serial conversion circuit, and in the output data conversion circuit section 515, the parallel signal used inside the imaging device 1 is converted into a serial signal.
  • the output amplitude change section 516 changes the amplitude of the signal used inside the imaging device 1. The signal with the changed amplitude becomes easier to use in an external device connected to the outside of the imaging device 1.
  • the output circuit section 517 is a circuit that outputs data from inside the imaging device 1 to the outside of the device, and the output circuit section 517 drives wiring outside the imaging device 1 connected to the output terminal 518.
  • the output terminal 518 outputs data from the imaging device 1 to the outside of the device.
  • the output data conversion circuit section 515 and the output amplitude change section 516 may be omitted.
  • the output section 510B may be provided with a memory interface circuit that outputs data to the external memory device.
  • the external memory device may be, for example, a flash memory, an SRAM, or a DRAM.
  • FIG. 2 shows a schematic planar configuration of each of the first substrate 100, the second substrate 200, and the third substrate 300
  • FIG. 3 shows a schematic cross-sectional configuration of the first substrate 100, the second substrate 200, and the third substrate 300 stacked on each other.
  • FIG. 3 corresponds to the cross-sectional configuration along the line A-A' shown in FIG. 2.
  • the imaging device 1 is a three-dimensional imaging device formed by bonding three substrates (the first substrate 100, the second substrate 200, and the third substrate 300).
  • the first substrate 100 includes a semiconductor layer 100S and a wiring layer 100T.
  • the second substrate 200 includes a semiconductor layer 200S and a wiring layer 200T.
  • the third substrate 300 includes a semiconductor layer 300S and a wiring layer 300T.
  • the wiring included in each of the first substrate 100, the second substrate 200, and the third substrate 300 and the interlayer insulating film around the wiring are called the wiring layers (100T, 200T, 300T) provided on each substrate (the first substrate 100, the second substrate 200, and the third substrate 300) for convenience.
  • the first substrate 100, the second substrate 200, and the third substrate 300 are stacked in this order, and the semiconductor layer 100S, the wiring layer 100T, the semiconductor layer 200S, the wiring layer 200T, the wiring layer 300T, and the semiconductor layer 300S are arranged in this order along the stacking direction.
  • the specific configurations of the first substrate 100, the second substrate 200, and the third substrate 300 will be described later.
  • the arrow shown in FIG. 3 indicates the incident direction of the light L to the imaging device 1.
  • the light incident side of the imaging device 1 may be referred to as "bottom", “lower side", or “downward”, and the side opposite the light incident side may be referred to as "top”, "upper side", or "upper”.
  • the wiring layer side may be referred to as the front side
  • the semiconductor layer side may be referred to as the back side. Note that the description in the specification is not limited to the above names.
  • the imaging device 1 is, for example, a back-illuminated imaging device in which light is incident from the back side of the first substrate 100 having a photodiode.
  • the pixel array section 540 and the pixel sharing unit 539 included in the pixel array section 540 are both configured using both the first substrate 100 and the second substrate 200.
  • the first substrate 100 is provided with a plurality of pixels 541A, 541B, 541C, and 541D of the pixel sharing unit 539.
  • Each of these pixels 541 has a photodiode (a photodiode PD described later) and a transfer transistor (a transfer transistor TR described later).
  • the second substrate 200 is provided with a pixel circuit (a pixel circuit 210 described later) of the pixel sharing unit 539.
  • the pixel circuit reads out pixel signals transferred from the photodiodes of the pixels 541A, 541B, 541C, and 541D via the transfer transistor, or resets the photodiode.
  • the second substrate 200 has a plurality of row drive signal lines 542 extending in the row direction and a plurality of vertical signal lines 543 extending in the column direction.
  • the second substrate 200 further has a power supply line 544 (such as a power supply line VDD described later) extending in the row direction.
  • the third substrate 300 has, for example, an input section 510A, a row driving section 520, a timing control section 530, a column signal processing section 550, an image signal processing section 560, and an output section 510B.
  • the row driving section 520 is provided, for example, in a region that partially overlaps with the pixel array section 540 in the stacking direction (hereinafter simply referred to as the stacking direction) of the first substrate 100, the second substrate 200, and the third substrate 300. More specifically, the row driving section 520 is provided in a region that overlaps with the vicinity of the end of the pixel array section 540 in the H direction in the stacking direction.
  • the column signal processing section 550 is provided, for example, in a region that partially overlaps with the pixel array section 540 in the stacking direction. More specifically, the column signal processing section 550 is provided in a region overlapping the vicinity of the end of the pixel array section 540 in the V direction in the stacking direction.
  • the input section 510A and the output section 510B may be provided in a portion other than the third substrate 300, for example, in the second substrate 200.
  • the input section 510A and the output section 510B may be provided on the back surface (light incident surface) side of the first substrate 100.
  • the pixel circuit provided on the second substrate 200 may also be called a pixel transistor circuit, a pixel transistor group, a pixel transistor, a pixel readout circuit, or a readout circuit as other names. In this specification, the name pixel circuit is used.
  • the first substrate 100 and the second substrate 200 are electrically connected, for example, via a plurality of contact portions (a plurality of bonding electrodes 124, 215 described below) (see, for example, FIG. 8A), as will be described in detail later.
  • the second substrate 200 and the third substrate 300 are electrically connected, for example, via contact portions 201, 202, 301, 302.
  • the second substrate 200 is provided with contact portions 201, 202, and the third substrate 300 is provided with contact portions 301, 302.
  • the contact portion 201 of the second substrate 200 contacts the contact portion 301 of the third substrate 300, and the contact portion 202 of the second substrate 200 contacts the contact portion 302 of the third substrate 300.
  • the second substrate 200 has a contact region 201R in which a plurality of contact portions 201 are provided, and a contact region 202R in which a plurality of contact portions 202 are provided.
  • the third substrate 300 has a contact region 301R in which a plurality of contact parts 301 are provided, and a contact region 302R in which a plurality of contact parts 302 are provided.
  • the contact regions 201R and 301R are provided between the pixel array section 540 and the row driver section 520 in the stacking direction, as shown in FIG. 3, for example.
  • the contact regions 201R and 301R are provided in, for example, a region in which the row driver section 520 (third substrate 300) and the pixel array section 540 (second substrate 200) overlap in the stacking direction, or in a region adjacent thereto.
  • the contact regions 201R and 301R are disposed, for example, at the end of such a region in the H direction.
  • the contact region 301R is provided at a position that overlaps with a part of the row driver section 520, specifically, the end of the row driver section 520 in the H direction.
  • the contact parts 201 and 301 connect, for example, the row driving part 520 provided on the third substrate 300 and the row driving signal line 542 provided on the second substrate 200.
  • the contact parts 201 and 301 may connect, for example, the input part 510A provided on the third substrate 300 to the power supply line 544 and the reference potential line (reference potential line VSS described later).
  • the contact regions 202R and 302R are provided between the pixel array part 540 and the column signal processing part 550 in the stacking direction. In other words, the contact regions 202R and 302R are provided, for example, in a region where the column signal processing part 550 (third substrate 300) and the pixel array part 540 (second substrate 200) overlap in the stacking direction, or in a region adjacent thereto.
  • the contact regions 202R and 302R are, for example, disposed at the end of such a region in the V direction.
  • a contact region 301R is provided at a position overlapping a part of the column signal processing section 550, specifically an end of the column signal processing section 550 in the V direction.
  • the contact sections 202, 302 are for connecting pixel signals (signals corresponding to the amount of charge generated as a result of photoelectric conversion in the photodiode) output from each of the multiple pixel sharing units 539 of the pixel array section 540 to the column signal processing section 550 provided on the third substrate 300.
  • the pixel signals are sent from the second substrate 200 to the third substrate 300.
  • the imaging device 1 has an electrical connection portion that electrically connects the second substrate 200 and the third substrate 300.
  • the contact portions 201, 202, 301, and 302 are formed with electrodes formed of a conductive material.
  • the conductive material is formed of a metal material such as copper (Cu), aluminum (Al), and gold (Au).
  • the contact regions 201R, 202R, 301R, and 302R electrically connect the second substrate 200 and the third substrate 300 by directly joining wiring formed as electrodes, for example, to each other, thereby enabling input and/or output of signals between the second substrate 200 and the third substrate 300.
  • the electrical connection portion that electrically connects the second substrate 200 and the third substrate 300 can be provided in a desired location. For example, as described in FIG. 3 as contact regions 201R, 202R, 301R, and 302R, it may be provided in a region that overlaps with the pixel array section 540 in the stacking direction.
  • the electrical connection portion may also be provided in a region that does not overlap with the pixel array section 540 in the stacking direction. Specifically, it may be provided in a region that overlaps with the peripheral portion arranged on the outside of the pixel array section 540 in the stacking direction.
  • connection holes H1 and H2 penetrate the first substrate 100 and the second substrate 200.
  • the connection holes H1 and H2 are provided outside the pixel array section 540 (or the portion overlapping the pixel array section 540).
  • the connection hole H1 is disposed outside the pixel array section 540 in the H direction
  • the connection hole H2 is disposed outside the pixel array section 540 in the V direction.
  • the connection hole H1 reaches the input section 510A provided on the third substrate 300
  • the connection hole H2 reaches the output section 510B provided on the third substrate 300.
  • the connection holes H1 and H2 may be hollow or may contain a conductive material at least in part.
  • connection holes H1 and H2 there is a configuration in which a bonding wire is connected to an electrode formed as the input section 510A and/or the output section 510B.
  • the electrodes formed as the input section 510A and/or the output section 510B are connected to the conductive material provided in the connection holes H1 and H2.
  • the conductive material provided in the connection holes H1 and H2 may be embedded in part or all of the connection holes H1 and H2, or the conductive material may be formed on the side walls of the connection holes H1 and H2.
  • the input section 510A and the output section 510B are provided on the third substrate 300, but this is not limiting.
  • the input section 510A and/or the output section 510B can be provided on the second substrate 200 by sending signals from the third substrate 300 to the second substrate 200 via the wiring layers 200T and 300T.
  • the input section 510A and/or the output section 510B can be provided on the first substrate 100 by sending signals from the second substrate 200 to the first substrate 100 via the wiring layers 100T and 200T.
  • the pixel sharing unit 539 includes a plurality of pixels 541 (four pixels 541, 541A, 541B, 541C, and 541D, are shown in FIG. 4), one pixel circuit 210 connected to the plurality of pixels 541, and a vertical signal line 543 connected to the pixel circuit 210.
  • the pixel circuit 210 includes, for example, four transistors, specifically, an amplification transistor AMP, a selection transistor SEL, a reset transistor RST, and an FD conversion gain switching transistor FDG.
  • the pixel sharing unit 539 operates one pixel circuit 210 in a time-division manner to sequentially output pixel signals of each of the four pixels 541 (pixels 541A, 541B, 541C, and 541D) included in the pixel sharing unit 539 to the vertical signal line 543.
  • a state in which one pixel circuit 210 is connected to multiple pixels 541 and the pixel signals of the multiple pixels 541 are output in a time-division manner by the single pixel circuit 210 is said to be "multiple pixels 541 sharing one pixel circuit 210."
  • Pixels 541A, 541B, 541C, and 541D have components in common.
  • the identification number 1 is added to the end of the reference numeral of the component of pixel 541A
  • the identification number 2 is added to the end of the reference numeral of the component of pixel 541B
  • the identification number 3 is added to the end of the reference numeral of the component of pixel 541C
  • the identification number 4 is added to the end of the reference numeral of the component of pixel 541D.
  • the identification numbers at the end of the reference numerals of the components of pixels 541A, 541B, 541C, and 541D are omitted.
  • the pixels 541A, 541B, 541C, and 541D each have, for example, a photodiode PD, a transfer transistor TR electrically connected to the photodiode PD, and a floating diffusion FD electrically connected to the transfer transistor TR.
  • the photodiodes PD (PD1, PD2, PD3, and PD4), the cathode is electrically connected to the source of the transfer transistor TR, and the anode is electrically connected to a reference potential line (for example, ground).
  • the photodiode PD photoelectrically converts incident light and generates an electric charge according to the amount of light received.
  • the transfer transistors TR are, for example, n-type CMOS (Complementary Metal Oxide Semiconductor) transistors.
  • the drain is electrically connected to the floating diffusion FD, and the gate is electrically connected to a drive signal line. This drive signal line is part of multiple row drive signal lines 542 (see FIG. 1) connected to one pixel sharing unit 539.
  • the transfer transistor TR transfers the charge generated in the photodiode PD to the floating diffusion FD.
  • the floating diffusion FD (floating diffusions FD1, FD2, FD3, FD4) is an n-type diffusion layer region formed in a p-type semiconductor layer.
  • the floating diffusion FD is a charge holding means that temporarily holds the charge transferred from the photodiode PD, and is also a charge-voltage conversion means that generates a voltage according to the amount of charge.
  • the four floating diffusions FD (floating diffusions FD1, FD2, FD3, FD4) included in one pixel sharing unit 539 are electrically connected to each other and to the gate of the amplification transistor AMP and the source of the FD conversion gain switching transistor FDG.
  • the drain of the FD conversion gain switching transistor FDG is connected to the source of the reset transistor RST, and the gate of the FD conversion gain switching transistor FDG is connected to a drive signal line.
  • This drive signal line is one of the multiple row drive signal lines 542 connected to one pixel sharing unit 539.
  • the drain of the reset transistor RST is connected to a power supply line VDD, and the gate of the reset transistor RST is connected to the drive signal line.
  • the transfer transistor TR When the transfer transistor TR is turned on, it transfers the charge of the photodiode PD to the floating diffusion FD.
  • the gate (transfer gate TG) of the transfer transistor TR includes, for example, a so-called vertical electrode, and is provided extending from the surface of the semiconductor layer (semiconductor layer 100S in FIG. 6 described later) to a depth reaching the PD, as shown in FIG. 6 described later.
  • the reset transistor RST resets the potential of the floating diffusion FD to a predetermined potential. When the reset transistor RST is turned on, it resets the potential of the floating diffusion FD to the potential of the power supply line VDD.
  • the selection transistor SEL controls the output timing of the pixel signal from the pixel circuit 210.
  • the amplification transistor AMP generates a signal of a voltage corresponding to the level of the charge held in the floating diffusion FD as a pixel signal.
  • the amplification transistor AMP is connected to the vertical signal line 543 via the selection transistor SEL.
  • this amplification transistor AMP configures a source follower together with a load circuit unit connected to the vertical signal line 543.
  • the selection transistor SEL When the selection transistor SEL is turned on, the amplification transistor AMP outputs the voltage of the floating diffusion FD to the column signal processing unit 550 via the vertical signal line 543.
  • the reset transistor RST, the amplification transistor AMP, and the selection transistor SEL are, for example, N-type CMOS transistors.
  • the FD conversion gain switching transistor FDG is used to change the gain of the charge-voltage conversion in the floating diffusion FD.
  • the FD conversion gain switching transistor FDG is, for example, an N-type CMOS transistor.
  • the pixel circuit 210 is composed of three transistors, for example, an amplification transistor AMP, a selection transistor SEL, and a reset transistor RST.
  • the pixel circuit 210 has at least one pixel transistor, for example, an amplification transistor AMP, a selection transistor SEL, a reset transistor RST, and an FD conversion gain switching transistor FDG.
  • the selection transistor SEL may be provided between the power supply line VDD and the amplification transistor AMP.
  • the drain of the reset transistor RST is electrically connected to the power supply line VDD and the drain of the selection transistor SEL.
  • the source of the selection transistor SEL is electrically connected to the drain of the amplification transistor AMP, and the gate of the selection transistor SEL is electrically connected to the row drive signal line 542.
  • the source of the amplification transistor AMP (the output terminal of the pixel circuit 210) is electrically connected to the vertical signal line 543, and the gate of the amplification transistor AMP is electrically connected to the source of the reset transistor RST.
  • the number of pixels 541 sharing one pixel circuit 210 may be other than four. For example, two or eight pixels 541 may share one pixel circuit 210.
  • FIG. 5 shows an example of a connection between a plurality of pixel sharing units 539 and a vertical signal line 543.
  • four pixel sharing units 539 arranged in a column direction are divided into four groups, and a vertical signal line 543 is connected to each of the four groups.
  • FIG. 5 shows an example in which each of the four groups has one pixel sharing unit 539, but each of the four groups may include multiple pixel sharing units 539.
  • a plurality of pixel sharing units 539 arranged in a column direction may be divided into groups including one or more pixel sharing units 539.
  • a vertical signal line 543 and a column signal processing unit 550 are connected to each of the groups, so that pixel signals can be read out simultaneously from each group.
  • one vertical signal line 543 may be connected to a plurality of pixel sharing units 539 arranged in a column direction. In this case, pixel signals are read out sequentially in a time-division manner from the plurality of pixel sharing units 539 connected to one vertical signal line 543.
  • FIG. 6 shows an example of a cross-sectional configuration perpendicular to the main surfaces of the first substrate 100, the second substrate 200, and the third substrate 300 of the imaging device 1.
  • FIG. 6 is a schematic representation for making the positional relationship of the components easier to understand, and may differ from the actual cross section.
  • the imaging device 1 further has a light receiving lens 401 on the back side (light incident surface side) of the first substrate 100.
  • a color filter layer (not shown) may be provided between the light receiving lens 401 and the first substrate 100.
  • the light receiving lens 401 is provided, for example, for each of the pixels 541A, 541B, 541C, and 541D.
  • the imaging device 1 is, for example, a back-illuminated imaging device.
  • the imaging device 1 has a pixel array section 540 arranged in the center and a peripheral section 540B arranged outside the pixel array section 540.
  • the first substrate 100 has, in order from the light receiving lens 401 side, an insulating film 111, a fixed charge film 112, a semiconductor layer 100S, and a wiring layer 100T.
  • the semiconductor layer 100S is made of, for example, a silicon substrate.
  • the semiconductor layer 100S has, for example, a p-well layer 115 in a part of the surface (the surface on the wiring layer 100T side) and in its vicinity, and has an n-type semiconductor region 114 in the other region (region deeper than the p-well layer 115).
  • a pn junction type photodiode PD is formed by the n-type semiconductor region 114 and the p-well layer 115.
  • the p-well layer 115 is a p-type semiconductor region.
  • FIG. 7A shows an example of the planar configuration of the first substrate 100.
  • FIG. 7A mainly shows the planar configuration of the pixel separation section 117, photodiode PD, floating diffusion FD, VSS contact region 118, and transfer transistor TR of the first substrate 100.
  • the configuration of the first substrate 100 will be explained using FIG. 7A together with FIG. 6.
  • a floating diffusion FD and a VSS contact region 118 are provided near the surface of the semiconductor layer 100S.
  • the floating diffusion FD is composed of an n-type semiconductor region provided in the p-well layer 115.
  • the floating diffusions FD (floating diffusions FD1, FD2, FD3, and FD4) of the pixels 541A, 541B, 541C, and 541D are provided close to each other in the center of the pixel sharing unit 539, as shown in FIG. 7A, for example.
  • the four floating diffusions (floating diffusions FD1, FD2, FD3, and FD4) included in this pixel sharing unit 539 are electrically connected to each other via electrical connection means (pad portion 120 described later) within the first substrate 100 (more specifically, within the wiring layer 100T). Furthermore, the floating diffusion FD is connected from the first substrate 100 to the second substrate 200 (more specifically, from the wiring layer 100T to the wiring layer 200T) via an electrical means. In the second substrate 200 (more specifically, inside the wiring layer 200T), the floating diffusion FD is electrically connected to the gate of the amplification transistor AMP and the source of the FD conversion gain switching transistor FDG by this electrical means.
  • the VSS contact region 118 is an area electrically connected to the reference potential line VSS, and is arranged at a distance from the floating diffusion FD.
  • the floating diffusion FD is arranged at one end of each pixel in the V direction, and the VSS contact region 118 is arranged at the other end.
  • the VSS contact region 118 is, for example, composed of a p-type semiconductor region.
  • the VSS contact region 118 is connected to, for example, a ground potential or a fixed potential. This supplies a reference potential to the semiconductor layer 100S.
  • the first substrate 100 is provided with a transfer transistor TR along with a photodiode PD, a floating diffusion FD, and a VSS contact region 118.
  • the photodiode PD, the floating diffusion FD, the VSS contact region 118, and the transfer transistor TR are provided in each of the pixels 541A, 541B, 541C, and 541D.
  • the transfer transistor TR is provided on the surface side of the semiconductor layer 100S (the side opposite to the light incident surface side, the second substrate 200 side).
  • the transfer transistor TR has a transfer gate TG.
  • the transfer gate TG includes, for example, a horizontal portion TGb facing the surface of the semiconductor layer 100S and a vertical portion TGa provided in the semiconductor layer 100S.
  • the vertical portion TGa extends in the thickness direction of the semiconductor layer 100S. One end of the vertical portion TGa is in contact with the horizontal portion TGb, and the other end is provided in the n-type semiconductor region 114.
  • the horizontal portion TGb of the transfer gate TG extends from a position opposite the vertical portion TGa toward the center of the pixel sharing unit 539 in the H direction, for example. This allows the H direction position of the through electrode (through electrode TGV described below) that reaches the transfer gate TG to be closer to the H direction position of the through electrodes (through electrodes 120E, 121E described below) that are connected to the floating diffusion FD and VSS contact region 118.
  • the multiple pixel sharing units 539 provided on the first substrate 100 have the same configuration.
  • the transfer transistor TR may be a planar transistor.
  • a transfer gate TG is provided on the surface of the semiconductor layer 100S.
  • the side of the transfer gate TG is covered with a sidewall SW.
  • the sidewall SW includes, for example, silicon nitride (SiN).
  • a gate insulating film is provided between the semiconductor layer 100S and the transfer gate TG.
  • the transfer gates TG (transfer gates TG1, TG2, TG3, TG4) of the pixels 541A, 541B, 541C, and 541D are provided to surround the floating diffusion FD in a planar view (for example, see FIG. 6 described later).
  • the semiconductor layer 100S is provided with a pixel separation section 117 that separates the pixels 541A, 541B, 541C, and 541D from one another.
  • the pixel separation section 117 is formed extending in the normal direction of the semiconductor layer 100S (the direction perpendicular to the surface of the semiconductor layer 100S).
  • the pixel separation section 117 is provided to separate the pixels 541A, 541B, 541C, and 541D from one another, for example, as shown in Figures 7A and 7B, and has a lattice-like planar shape, for example.
  • the pixel separation section 117 electrically and optically separates the pixels 541A, 541B, 541C, and 541D from one another, for example.
  • the pixel separation section 117 includes, for example, a light-shielding film 117A and an insulating film 117B.
  • the light-shielding film 117A is made of, for example, tungsten (W) or the like.
  • the insulating film 117B is provided between the light-shielding film 117A and the p-well layer 115 or the n-type semiconductor region 114.
  • the insulating film 117B is made of, for example, silicon oxide (SiO).
  • the pixel separation portion 117 has, for example, a full trench isolation (FTI) structure and penetrates the semiconductor layer 100S.
  • FTI full trench isolation
  • the pixel separation portion 117 is not limited to an FTI structure that penetrates the semiconductor layer 100S.
  • DTI deep trench isolation
  • the pixel separation portion 117 extends in the normal direction of the semiconductor layer 100S and is formed in a partial region of the semiconductor layer 100S.
  • the semiconductor layer 100S is provided with, for example, a first pinning region 113 and a second pinning region 116.
  • the first pinning region 113 is provided near the back surface of the semiconductor layer 100S and is disposed between the n-type semiconductor region 114 and the fixed charge film 112.
  • the second pinning region 116 is provided on the side of the pixel separation section 117, specifically, between the pixel separation section 117 and the p-well layer 115 or the n-type semiconductor region 114.
  • the first pinning region 113 and the second pinning region 116 are formed of, for example, a p-type semiconductor region.
  • a fixed charge film 112 having a negative fixed charge is provided between the semiconductor layer 100S and the insulating film 111.
  • a first pinning region 113 of the hole accumulation layer is formed at the interface on the light-receiving surface (back surface) side of the semiconductor layer 100S due to an electric field induced by the fixed charge film 112. This suppresses the generation of dark current due to the interface state on the light-receiving surface side of the semiconductor layer 100S.
  • the fixed charge film 112 is formed, for example, from an insulating film having a negative fixed charge. Examples of materials for this insulating film having a negative fixed charge include hafnium oxide, zirconium oxide, aluminum oxide, titanium oxide, and tantalum oxide.
  • a light-shielding film 117A is provided between the fixed charge film 112 and the insulating film 111.
  • This light-shielding film 117A may be provided continuous with the light-shielding film 117A constituting the pixel separation section 117.
  • the light-shielding film 117A between the fixed charge film 112 and the insulating film 111 is selectively provided, for example, at a position facing the pixel separation section 117 in the semiconductor layer 100S.
  • the insulating film 111 is provided so as to cover this light-shielding film 117A.
  • the insulating film 111 is made of, for example, silicon oxide.
  • the wiring layer 100T provided between the semiconductor layer 100S and the second substrate 200 has, from the semiconductor layer 100S side, an interlayer insulating film 119, pad portions 120, 121, a passivation film 122, and an interlayer insulating film 123 in this order.
  • the interlayer insulating film 123 wirings 120D, 121D extending in the thickness direction are provided.
  • the lower ends of the wirings 120D, 121R are connected to the pad portions 120, 121, respectively, and the upper ends are connected to a plurality of bonding electrodes 124 provided on the surface 123S of the interlayer insulating film 123 that is bonded to the second substrate 200.
  • the horizontal portion TGb of the transfer gate TG is provided, for example, in this wiring layer 100T.
  • the interlayer insulating film 119 is provided over the entire surface of the semiconductor layer 100S and is in contact with the semiconductor layer 100S.
  • the interlayer insulating film 119 is, for example, made of a silicon oxide film.
  • the configuration of the wiring layer 100T is not limited to that described above, and may be any configuration that includes wiring and an insulating film.
  • FIG. 7B shows the configuration of pad sections 120 and 121 along with the planar configuration shown in FIG. 7A.
  • Pad sections 120 and 121 are provided in selective regions on interlayer insulating film 119.
  • Pad section 120 is for connecting the floating diffusions FD (floating diffusions FD1, FD2, FD3, FD4) of pixels 541A, 541B, 541C, 541D to each other.
  • Pad section 120 is arranged, for example, for each pixel sharing unit 539, in the center of pixel sharing unit 539 in plan view. This pad section 120 is arranged so as to straddle pixel separation section 117, and is arranged so as to overlap at least a portion of each of floating diffusions FD1, FD2, FD3, FD4.
  • the pad section 120 is formed in a region that overlaps at least a portion of each of the floating diffusions FD (floating diffusions FD1, FD2, FD3, FD4) that share the pixel circuit 210 and at least a portion of the pixel separation section 117 formed between the photodiodes PD (photodiodes PD1, PD2, PD3, PD4) that share the pixel circuit 210 in a direction perpendicular to the surface of the semiconductor layer 100S.
  • the interlayer insulating film 119 is provided with a connection via 120C for electrically connecting the pad section 120 and the floating diffusions FD1, FD2, FD3, FD4.
  • connection via 120C is provided in each of the pixels 541A, 541B, 541C, 541D.
  • a portion of the pad section 120 is embedded in the connection via 120C, so that the pad section 120 and the floating diffusions FD1, FD2, FD3, FD4 are electrically connected.
  • the pad portion 121 is for connecting the multiple VSS contact regions 118 to each other.
  • the VSS contact regions 118 provided in the pixels 541C and 541D of one pixel sharing unit 539 adjacent to each other in the V direction and the VSS contact regions 118 provided in the pixels 541A and 541B of the other pixel sharing unit 539 are electrically connected by the pad portion 121.
  • the pad portion 121 is provided, for example, so as to straddle the pixel separation portion 117, and is arranged so as to overlap at least a portion of each of the four VSS contact regions 118.
  • the pad portion 121 is formed in a region that overlaps at least a portion of each of the multiple VSS contact regions 118 and at least a portion of the pixel separation portion 117 formed between the multiple VSS contact regions 118 in a direction perpendicular to the surface of the semiconductor layer 100S.
  • the interlayer insulating film 119 is provided with a connection via 121C for electrically connecting the pad portion 121 and the VSS contact region 118.
  • the connection via 121C is provided in each of the pixels 541A, 541B, 541C, and 541D.
  • a part of the pad portion 121 is embedded in the connection via 121C, thereby electrically connecting the pad portion 121 and the VSS contact region 118.
  • the pad portion 120 and the pad portion 121 of each of the multiple pixel sharing units 539 arranged in the V direction are arranged at approximately the same position in the H direction.
  • the pad section 120 By providing the pad section 120, it is possible to reduce the amount of wiring for connecting each floating diffusion FD to the pixel circuit 210 (e.g., the gate electrode of the amplification transistor AMP) throughout the entire chip. Similarly, by providing the pad section 121, it is possible to reduce the amount of wiring for supplying potential to each VSS contact region 118 throughout the entire chip. This makes it possible to reduce the overall chip area, suppress electrical interference between wiring in miniaturized pixels, and/or reduce costs by reducing the number of components.
  • the pads 120 and 121 can be provided at desired positions on the first substrate 100 and the second substrate 200. Specifically, the pads 120 and 121 can be provided on either the wiring layer 100T or the insulating region 212 of the semiconductor layer 200S. When provided on the wiring layer 100T, the pads 120 and 121 may be in direct contact with the semiconductor layer 100S. Specifically, the pads 120 and 121 may be directly connected to at least a portion of each of the floating diffusions FD and/or VSS contact regions 118.
  • connection vias 120C and 121C may be provided from each of the floating diffusions FD and/or VSS contact regions 118 connected to the pads 120 and 121, and the pads 120 and 121 may be provided at desired positions in the insulating region 212 of the wiring layer 100T and the semiconductor layer 200S.
  • the wiring connected to the floating diffusion FD and/or the VSS contact region 118 in the insulating region 212 of the semiconductor layer 200S can be reduced.
  • the pixel transistor can be formed large, which contributes to improving image quality by reducing noise, etc.
  • the pixel separation section 117 when an FTI structure is used for the pixel separation section 117, it is preferable to provide a floating diffusion FD and/or a VSS contact region 118 for each pixel 541, so by using the configuration of the pad sections 120, 121, the wiring connecting the first substrate 100 and the second substrate 200 can be significantly reduced.
  • pad section 120 to which multiple floating diffusions FD are connected and pad section 121 to which multiple VSS contact regions 118 are connected are alternately arranged in a straight line in the V direction.
  • pad sections 120 and 121 are formed in a position surrounded by multiple photodiodes PD, multiple transfer gates TG, and multiple floating diffusions FD. This allows elements other than the floating diffusions FD and VSS contact regions 118 to be freely arranged on the first substrate 100 on which multiple elements are formed, and the layout of the entire chip can be made more efficient. Also, symmetry is ensured in the layout of the elements formed in each pixel sharing unit 539, and variation in the characteristics of each pixel 541 can be suppressed.
  • the pad sections 120 and 121 are made of, for example, polysilicon (Poly Si), more specifically, doped polysilicon to which impurities have been added.
  • the pad sections 120 and 121 are preferably made of a highly heat-resistant conductive material such as polysilicon, tungsten (W), titanium (Ti), and titanium nitride (TiN). This makes it possible to form the pixel circuit 210 after bonding the semiconductor layer 200S of the second substrate 200 to the first substrate 100.
  • the pad portions 120 and 121 may be made of metal materials such as tantalum nitride (TaN), aluminum (Al), and copper (Cu).
  • the passivation film 122 is provided over the entire surface of the semiconductor layer 100S so as to cover the pad portions 120 and 121.
  • the passivation film 122 is made of, for example, a silicon nitride (SiN) film.
  • the interlayer insulating film 123 covers the pad portions 120 and 121 with the passivation film 122 in between. This interlayer insulating film 123 is provided over the entire surface of the semiconductor layer 100S.
  • the interlayer insulating film 123 is made of, for example, a silicon oxide (SiO) film.
  • the light receiving lens 401 faces the semiconductor layer 100S, for example, with the fixed charge film 112 and the insulating film 111 between them.
  • the light receiving lens 401 is provided at a position facing the photodiode PD of each of the pixels 541A, 541B, 541C, and 541D, for example.
  • the second substrate 200 has, in this order from the first substrate 100 side, a wiring layer 200T-1, a semiconductor layer 200S, and a wiring layer 200T-2.
  • the semiconductor layer 200S is made of a silicon substrate.
  • a well region 211 is provided across the thickness direction.
  • the well region 211 is, for example, a p-type semiconductor region.
  • the second substrate 200 has a pixel circuit 210 arranged for each pixel sharing unit 539. This pixel circuit 210 is, for example, provided on the front surface side (wiring layer 200T-2 side) of the semiconductor layer 200S.
  • the second substrate 200 is bonded to the first substrate 100 so that the back surface side (semiconductor layer 200S side) of the second substrate 200 faces the front surface side (wiring layer 100T side) of the first substrate 100.
  • the second substrate 200 is attached to the first substrate 100 face-to-back.
  • the second substrate 200 is provided with an insulating region 212 that divides the semiconductor layer 200S, and an element isolation region 213 that is provided in a portion of the thickness direction of the semiconductor layer 200S.
  • the through electrodes 120E, 121E and through electrodes TGV (through electrodes TGV1, TGV2, TGV3, TGV4) of two pixel sharing units 539 connected to two pixel circuits 210 adjacent to each other in the H direction are arranged in the insulating region 212 provided between the two pixel circuits 210.
  • the insulating region 212 has approximately the same thickness as the semiconductor layer 200S.
  • the semiconductor layer 200S is divided by this insulating region 212.
  • the through electrodes 120E, 121E and the through electrode TGV are arranged in this insulating region 212.
  • the insulating region 212 is made of, for example, silicon oxide.
  • the through electrodes 120E, 121E are provided penetrating the insulating region 212 in the thickness direction.
  • the upper ends of the through electrodes 120E, 121E are connected to the wiring (first wiring layer W1, second wiring layer W2, third wiring layer W3, fourth wiring layer W4) of the wiring layer 200T-2.
  • the through electrodes 120E, 121E are provided penetrating the insulating region 212 and the interlayer insulating film 221, and their lower ends are respectively connected to a plurality of bonding electrodes 215 provided on the bonding surface (surface 221S of the interlayer insulating film 221) of the wiring layer 200T-1 that is bonded to the first substrate 100.
  • the through electrodes 120E, together with the wiring 120D and the bonding electrodes 124, 215, are intended to electrically connect the pad section 120 and the pixel circuit 210. That is, the floating diffusion FD of the first substrate 100 is electrically connected to the pixel circuit 210 of the second substrate 200 by the wiring 120D, the through electrode 120E, and the bonding electrodes 124 and 215.
  • the through electrode 121E, together with the wiring 121D and the bonding electrodes 124 and 215, is for electrically connecting the pad portion 121 and the reference potential line VSS of the wiring layer 200T. That is, the wiring 121D, the through electrode 121E, and the bonding electrodes 124 and 215 electrically connect the VSS contact region 118 of the first substrate 100 to the reference potential line VSS of the second substrate 200.
  • the through electrode TGV is provided so as to penetrate the insulating region 212 in the thickness direction.
  • the upper end of the through electrode TGV is connected to the wiring of the wiring layer 200T.
  • this through electrode TGV is provided so as to penetrate the insulating region 212, the interlayer insulating film 123, the passivation film 122 and the interlayer insulating film 119 via the bonding electrodes 124, 215 provided on the bonding surface between the first substrate 100 and the second substrate 200, and its lower end is connected to the transfer gate TG.
  • Such through electrodes TGV are for electrically connecting the transfer gates TG (transfer gates TG1, TG2, TG3, TG4) of the pixels 541A, 541B, 541C, 541D to the wiring of the wiring layer 200T (part of the row drive signal line 542, specifically, the wiring TRG1, TRG2, TRG3, TRG4 in FIG. 11 described later). That is, the through electrodes TGV electrically connect the transfer gates TG of the first substrate 100 to the wiring TRG of the second substrate 200, and drive signals are sent to each of the transfer transistors TR (transfer transistors TR1, TR2, TR3, TR4).
  • the insulating region 212 is a region for providing the through electrodes 120E, 121E and through electrodes TGV for electrically connecting the first substrate 100 and the second substrate 200, insulated from the semiconductor layer 200S.
  • the through electrodes 120E, 121E and through electrodes TGV (through electrodes TGV1, TGV2, TGV3, TGV4) connected to two pixel circuits 210 (pixel sharing units 539) adjacent to each other in the H direction are arranged in the insulating region 212 provided between the two pixel circuits 210.
  • the element isolation region 213 is provided on the surface side of the semiconductor layer 200S.
  • the element isolation region 213 has an STI (Shallow Trench Isolation) structure.
  • the semiconductor layer 200S is dug in the thickness direction (perpendicular to the main surface of the second substrate 200), and an insulating film is embedded in this dug portion.
  • This insulating film is made of, for example, silicon oxide.
  • the element isolation region 213 separates the multiple transistors that make up the pixel circuit 210 according to the layout of the pixel circuit 210. Below the element isolation region 213 (deep in the semiconductor layer 200S), the semiconductor layer 200S (specifically, the well region 211) extends.
  • pixel-sharing units 539 are provided across both the first substrate 100 and the second substrate 200.
  • the outer shape of the pixel-sharing unit 539 provided on the first substrate 100 and the outer shape of the pixel-sharing unit 539 provided on the second substrate 200 are different from each other.
  • pixel sharing unit 539 of first substrate 100 is composed of two pixels 541 (pixels 541A and 541B) arranged adjacent to each other in the H direction, and two pixels 541 (pixels 541C and 541D) arranged adjacent to these in the V direction.
  • pixel sharing unit 539 of first substrate 100 is composed of four adjacent pixels 541 in two rows and two columns, and pixel sharing unit 539 of first substrate 100 has a substantially square outline shape.
  • such pixel sharing units 539 are arranged adjacent to each other at a two pixel pitch in the H direction (a pitch equivalent to two pixels 541) and at a two pixel pitch in the V direction (a pitch equivalent to two pixels 541).
  • each pixel circuit 210 the selection transistor SEL, the amplification transistor AMP, the reset transistor RST, and the FD conversion gain switching transistor FDG are arranged in this order in the V direction.
  • the outer shape of each pixel circuit 210 in a substantially rectangular shape as described above, it is possible to arrange four transistors (selection transistor SEL, amplification transistor AMP, reset transistor RST, and FD conversion gain switching transistor FDG) in one direction (V direction in FIG. 10). This allows the drain of the amplification transistor AMP and the drain of the reset transistor RST to be shared in one diffusion region (diffusion region connected to the power supply line VDD).
  • the formation region of the pixel circuit 210 in a substantially rectangular shape, it becomes easier to arrange the four transistors closely to each other, and the formation region of the pixel circuit 210 can be made smaller. That is, the pixels can be miniaturized. Also, when it is not necessary to reduce the area in which the pixel circuit 210 is formed, the area in which the amplification transistor AMP is formed can be increased, making it possible to suppress noise.
  • the amplifier transistor AMP preferably has a three-dimensional structure, such as a fin type.
  • a fin type amplifier transistor AMP has a fin formed of a part of the semiconductor layer 200S, a gate electrode having three planes surrounding the fin, and a gate insulating film provided between the gate electrode and the fin.
  • a three-dimensional transistor is one in which a plurality of planes of the gate electrode facing the channel are provided, or one in which a curved surface of the gate electrode is provided around the channel.
  • the effective gate width can be made larger than that of a planar transistor. Therefore, a large current flows through the three-dimensional transistor, and the transconductance gm is high.
  • RN Random Noise
  • a three-dimensional transistor has a larger gate area compared to a planar transistor, and therefore reduces RTS (Random Telegraph Signal) noise.
  • the transistor characteristics are improved, and, for example, image quality can be improved.
  • image quality can be improved.
  • all of the amplification transistor AMP, the selection transistor SEL, the reset transistor RST, and the FD conversion gain switching transistor FDG may be configured using transistors with a three-dimensional structure. In this case, the pixel circuit 210 can be manufactured more easily.
  • a VSS contact region 218 connected to the reference potential line VSS is provided near the surface of the semiconductor layer 200S.
  • the VSS contact region 218 is, for example, configured of a p-type semiconductor region.
  • the VSS contact region 218 is electrically connected to the VSS contact region 118 of the first substrate 100 (semiconductor layer 100S) via the wiring of the wiring layer 200T and the through electrode 121E.
  • This VSS contact region 218 is provided, for example, at a position adjacent to the source of the FD conversion gain switching transistor FDG with the element isolation region 213 in between.
  • one of the two pixel sharing units 539 arranged in the V direction of the first substrate 100 is connected to one of the two pixel sharing units 539 arranged in the H direction of the second substrate 200 (e.g., the left side of the paper in Fig. 10).
  • the other of the two pixel sharing units 539 arranged in the V direction of the first substrate 100 is connected to the other of the two pixel sharing units 539 arranged in the H direction of the second substrate 200 (e.g., the right side of the paper in Fig. 10).
  • the internal layout (arrangement of transistors, etc.) of one pixel sharing unit 539 is substantially equal to the internal layout of the other pixel sharing unit 539 inverted in the V and H directions.
  • the wiring layer 200T-1 is provided on the back side of the semiconductor layer 200S facing the first substrate 100, and includes, for example, an interlayer insulating film 221 and a plurality of bonding electrodes 215.
  • the plurality of bonding electrodes 215, together with a plurality of bonding electrodes 124 provided on the surface 123S of the interlayer insulating film 123 constituting the wiring layer 100T, are used to electrically connect the first substrate 100 and the second substrate 200 and to bond the first substrate 100 and the second substrate 200 together.
  • the plurality of bonding electrodes 124 are connected to the through electrodes 120E, 121E, and TGV, respectively.
  • the interlayer insulating film 221 is made of, for example, silicon oxide.
  • the wiring layer 200T-2 is provided on the surface side of the semiconductor layer 200S facing the third substrate 300, and includes, for example, a passivation film 222, an interlayer insulating film 223, and a plurality of wirings (first wiring layer W1, second wiring layer W2, third wiring layer W3, and fourth wiring layer W4).
  • the passivation film 222 is in contact with, for example, the surface of the semiconductor layer 200S, and covers the entire surface of the semiconductor layer 200S. This passivation film 222 covers the gate electrodes of the selection transistor SEL, the amplification transistor AMP, the reset transistor RST, and the FD conversion gain switching transistor FDG.
  • the interlayer insulating film 223 is provided between the passivation film 222 and the third substrate 300. This interlayer insulating film 223 separates the plurality of wirings (first wiring layer W1, second wiring layer W2, third wiring layer W3, and fourth wiring layer W4).
  • the interlayer insulating film 223 is made of, for example, silicon oxide.
  • the first wiring layer W1, the second wiring layer W2, the third wiring layer W3, the fourth wiring layer W4, and the contact parts 201 and 202 are provided in this order, and these are insulated from each other by the interlayer insulating film 223.
  • the interlayer insulating film 223 a plurality of connection parts are provided that connect the first wiring layer W1, the second wiring layer W2, the third wiring layer W3, or the fourth wiring layer W4 with the layers below them.
  • the connection parts are parts in which a conductive material is embedded in a connection hole provided in the interlayer insulating film 223.
  • connection part 218V that connects the first wiring layer W1 and the VSS contact region 218 of the semiconductor layer 200S is provided.
  • the connection part 218V is provided in a position facing the semiconductor layer 200S.
  • the first wiring layer W1 connects the through electrode 120E to the gate of the amplification transistor AMP and the source of the FD conversion gain switching transistor FDG (specifically, a connection hole reaching the source of the FD conversion gain switching transistor FDG).
  • the first wiring layer W1 connects, for example, the through electrode 121E to the connection portion 218V, thereby electrically connecting the VSS contact region 218 of the semiconductor layer 200S to the VSS contact region 118 of the semiconductor layer 100S.
  • the contact parts 201 and 202 may be provided at a position overlapping the pixel array part 540 in a plan view, or may be provided in the outer peripheral part 540B of the pixel array part 540.
  • the contact parts 201 and 202 are provided on the surface of the second substrate 200 (the surface on the wiring layer 200T-1 side).
  • the contact parts 201 and 202 are made of metal such as Cu (copper) and Al (aluminum).
  • the contact parts 201 and 202 are exposed on the surface of the wiring layer 200-1T (the surface on the third substrate 300 side).
  • the contact parts 201 and 202 are used for electrical connection between the second substrate 200 and the third substrate 300 and for bonding the second substrate 200 and the third substrate 300 together.
  • FIG. 6 shows an example in which a peripheral circuit is provided in the peripheral portion 540B of the second substrate 200.
  • This peripheral circuit may include a part of the row driver 520 or a part of the column signal processor 550. As shown in FIG. 3, the peripheral circuit may not be provided in the peripheral portion 540B of the second substrate 200, and the connection holes H1 and H2 may be provided near the pixel array portion 540.
  • the third substrate 300 has, for example, a wiring layer 300T and a semiconductor layer 300S in this order from the second substrate 200 side.
  • the surface of the semiconductor layer 300S is provided on the second substrate 200 side.
  • the semiconductor layer 300S is made of a silicon substrate.
  • a circuit is provided on the surface side of the semiconductor layer 300S.
  • the surface side of the semiconductor layer 300S is provided with, for example, at least some of the input section 510A, row driver section 520, timing control section 530, column signal processing section 550, image signal processing section 560, and output section 510B.
  • the wiring layer 300T provided between the semiconductor layer 300S and the second substrate 200 includes, for example, an interlayer insulating film, a plurality of wiring layers separated by the interlayer insulating film, and contact sections 301 and 302.
  • the contact parts 301 and 302 are exposed on the surface of the wiring layer 300T (the surface on the second substrate 200 side), and the contact part 301 is in contact with the contact part 201 of the second substrate 200, and the contact part 302 is in contact with the contact part 202 of the second substrate 200.
  • the contact parts 301 and 302 are electrically connected to circuits (for example, at least one of the input part 510A, the row driving part 520, the timing control part 530, the column signal processing part 550, the image signal processing part 560, and the output part 510B) formed in the semiconductor layer 300S.
  • the contact parts 301 and 302 are made of metals such as Cu (copper) and aluminum (Al).
  • the external terminal TA is connected to the input part 510A through the connection hole part H1
  • the external terminal TB is connected to the output part 510B through the connection hole part H2.
  • [Bonding structure between substrates] 10A is a schematic diagram showing a detailed cross-sectional configuration of the bonding surface between the first substrate 100 and the second substrate 200 of the imaging device 1, for example.
  • a plurality of bonding electrodes 124, 215 are provided on the bonding surfaces of the first substrate 100 and the second substrate 200, which are used for electrical connection between the first substrate 100 and the second substrate 200 and for bonding the first substrate 100 and the second substrate 200 together.
  • a shield electrode 125, 216 is further provided between the adjacent bonding electrodes 124, 215 on the bonding surfaces of the first substrate 100 and the second substrate 200.
  • the plurality of bonding electrodes 124 and the shield electrode 125 are embedded in an interlayer insulating film 123 constituting a wiring layer 100T that forms the bonding surface between the first substrate 100 and the second substrate 200, and are exposed on the surface of the wiring layer 100T.
  • the bonding electrodes 215 and the shield electrode 216 are embedded in an interlayer insulating film 221 constituting the wiring layer 200T-1 that forms the bonding surface of the second substrate 200 with the first substrate 100, and are exposed on the surface of the wiring layer 200T-1.
  • the bonding electrodes 124 correspond to a specific example of "plurality of first bonding electrodes” in the embodiment of the present disclosure
  • the bonding electrodes 215 correspond to a specific example of "plurality of second bonding electrodes” in the embodiment of the present disclosure
  • the shield electrode 125 corresponds to a specific example of "first metal layer” in the embodiment of the present disclosure
  • the shield electrode 216 corresponds to a specific example of "second metal layer” in the embodiment of the present disclosure.
  • FIG. 10A illustrates the detailed configuration of the multiple bonding electrodes 124, 215 that bond the first substrate 100 and the second substrate 200, and the shield electrodes 125, 216 provided between adjacent bonding electrodes 124, 215, and omits the wiring connected to each bonding electrode 124, 215 (e.g., wiring 120D, 121D and through electrodes 120E, 121E).
  • wiring connected to each bonding electrode 124, 215 e.g., wiring 120D, 121D and through electrodes 120E, 121E.
  • semiconductor layers 100S, 200S are provided on the opposite side of the respective bonding surfaces, as shown in FIG. 6. The same applies to the subsequent figures.
  • the multiple bonding electrodes 124 have an electrode layer 124A embedded in the interlayer insulating film 123 and a barrier metal film 124B provided between the interlayer insulating film 123 and the electrode layer 124A.
  • the electrode layer 124A is used for electrical connection between the first substrate 100 and the second substrate 200 and for bonding the first substrate 100 and the second substrate 200, and its surface 124SA forms a flat bonding surface with the second substrate 200 together with the interlayer insulating film 123.
  • the electrode layer 124A is made of metals such as Cu (copper) and aluminum (Al).
  • the barrier metal film 124B is for preventing diffusion of the electrode layer 124A into the interlayer insulating film 123, and its surface 124SB is recessed toward the semiconductor layer 100S side from the surface 124SA of the electrode layer 124A that forms the bonding surface with the second substrate 200 together with the interlayer insulating film 123.
  • the barrier metal film 124B is composed of, for example, a single film of Ti (titanium) or Ta (tantalum), or a laminated film of, for example, titanium (Ti) and a metal nitride film such as titanium nitride (TiN).
  • the shield electrode 125 reduces signal interference between adjacent bonding electrodes 124.
  • the shield electrode 125 is embedded in the interlayer insulating film 123, and its surface (surface facing the second substrate 200) 125S is set back toward the semiconductor layer 100S side from the surface 124SA of the electrode layer 124A that forms the bonding surface with the second substrate 200 together with the interlayer insulating film 123, similar to the barrier metal film 124B of the bonding electrode 124.
  • a fixed potential e.g., GND
  • the shield electrode 125 may be in an electrically floating state.
  • the shield electrode 125 is composed of, for example, a single film of Ti (titanium) or Ta (tantalum), or a laminated film of, for example, titanium (Ti) and a metal nitride film such as titanium nitride (TiN), similar to the barrier metal film 124B.
  • the multiple bonding electrodes 215 have an electrode layer 215A embedded in the interlayer insulating film 221 and a barrier metal film 215B provided between the interlayer insulating film 221 and the electrode layer 215A.
  • the electrode layer 215A is used for electrical connection between the first substrate 100 and the second substrate 200 and for bonding the first substrate 100 and the second substrate 200, and its surface 215SA forms a flat bonding surface with the first substrate 100 together with the interlayer insulating film 221.
  • the electrode layer 215A is made of metals such as Cu (copper) and aluminum (Al).
  • the barrier metal film 215B is for preventing diffusion of the electrode layer 215A into the interlayer insulating film 221, and its surface 215SB is recessed toward the semiconductor layer 200S side from the surface 215SA of the electrode layer 215A that forms the bonding surface with the first substrate 100 together with the interlayer insulating film 221.
  • the barrier metal film 215B is composed of, for example, a single film of Ti (titanium) or Ta (tantalum), or a laminated film of, for example, titanium (Ti) and a metal nitride film such as titanium nitride (TiN).
  • the shield electrode 216 reduces signal interference between adjacent bonding electrodes 215.
  • the shield electrode 216 is embedded in the interlayer insulating film 221, and its surface (surface facing the first substrate 100) 216S is set back toward the semiconductor layer 200S side from the surface 215SA of the electrode layer 215A that forms the bonding surface with the first substrate 100 together with the interlayer insulating film 221, similar to the barrier metal film 215B of the bonding electrode 215.
  • a fixed potential e.g., GND
  • the shield electrode 216 may be in an electrically floating state.
  • the shield electrode 216 is composed of, for example, a single film of Ti (titanium) or Ta (tantalum), or a laminated film of, for example, titanium (Ti) and a metal nitride film such as titanium nitride (TiN), similar to the barrier metal film 215B.
  • Figures 11A and 12A are schematic diagrams showing an example of the configuration of the bonding surfaces of two substrates to be hybrid-bonded, as a comparative example to this embodiment.
  • Figures 11B and 12B are schematic diagrams showing misalignment at the bonding surfaces of the two substrates shown in Figures 11A and 12A, respectively.
  • the multiple bonding electrodes and shield electrodes provided on each of the two substrates form a flat bonding surface together with the surrounding interlayer insulating film.
  • the distance between adjacent bonding electrodes is L1
  • the width of the multiple bonding electrodes is W1
  • the width of shield electrodes 1125 and 1216 is W2
  • the distance between the bonding electrodes and the shield electrode is L2.
  • the width W2 of the shield electrodes 1125, 1216 is made 100 nm, and the distance L2 between the bonding electrodes 1124, 1215 and the shield electrodes 1125, 1216 is made 250 nm, when the misalignment of the two substrates is about 50 nm, the electrode layers 1124A, 1215B formed on the respective bonding surfaces are bonded without any problems as shown in FIG. 11A. However, when there is a misalignment of, for example, 150 nm, the electrode layers 1124A, 1215B formed on the respective bonding surfaces are no longer bonded as shown in FIG. 11B.
  • Figure 10B is a schematic diagram showing the misalignment at the bonding surfaces of the first substrate 100 and the second substrate 200 in this embodiment.
  • the surface 124SB of the barrier metal film 124B and the surface 125S of the shield electrode 125 constituting the bonding electrode 124 are set back toward the semiconductor layer 100S from the surface 124SA of the electrode layer 124A constituting the bonding electrode 124.
  • the surface 215SB of the barrier metal film 215B and the surface 216S of the shield electrode 216 constituting the bonding electrode 215 are set back toward the semiconductor layer 200S from the surface 215SA of the electrode layer 215A constituting the bonding electrode 215.
  • FIG. 13A to 13C are schematic diagrams showing an example of a planar layout of the bonding electrodes 124, 215 and the shield electrodes 125, 216 on the bonding surfaces of the first substrate 100 and the second substrate 200.
  • the shield electrodes 125, 216 are provided, for example, in a lattice pattern on the respective bonding surfaces so as to continuously surround the bonding electrodes 124, 215 adjacent in the X-axis direction and the Y-axis direction, as shown in FIG. 13A.
  • the shield electrodes 125, 216 may be provided in a plurality of intermittent patterns so as to extend between the bonding electrodes 124, 215 adjacent in the X-axis direction and the Y-axis direction, as shown in FIG. 13B.
  • the shield electrodes 125, 216 may be provided in a dot pattern between the bonding electrodes 124, 215 adjacent in the X-axis direction and the Y-axis direction, as shown in FIG. 13C.
  • the above-mentioned configuration of the multiple bonding electrodes 124, 215 and shield electrodes 125, 216 on the bonding surface between the first substrate 100 and the second substrate 200 can also be applied to the bonding surface between the second substrate 200 and the third substrate 300.
  • a resist film 131 is patterned on the surface 123S of the interlayer insulating film 123.
  • openings H3 and H4 are formed by, for example, dry etching or wet etching, and then the resist film 131 is removed.
  • the width of the opening H4 in which the shield electrode 125 is formed is set to be narrower than twice the thickness of the barrier metal film M1 described below.
  • a continuous barrier metal film M1 is formed on the surface of the interlayer insulating film 123 and the side and bottom surfaces of the openings H3 and H4 by, for example, sputtering. At this time, the opening H4 is filled with the barrier metal film M1.
  • a conductive film M2 is formed by, for example, sputtering so as to fill the opening H3.
  • the conductive film M2 may be formed by, for example, electrochemical deposition (ECD).
  • the conductive film M2 formed on the interlayer insulating film 123 is removed by, for example, chemical polishing (CMP), and then CMP is performed again as shown in FIG. 14F.
  • CMP chemical polishing
  • the barrier metal film M1 formed on the outside of the openings H3 and H4 is removed, and a plurality of bonding electrodes 124 and shield electrodes 125 made of an electrode layer 124A and a barrier metal film 124B are formed in the openings H3 and H4, respectively, and the surface is flattened.
  • the barrier metal film 124B and the shield electrode 125 made of the barrier metal film M1 are selectively etched by, for example, dry etching or wet etching.
  • the surfaces 124SB and 125S of the barrier metal film 124B and the shield electrode 125, respectively, are recessed toward the semiconductor layer 100S.
  • CMP is performed again depending on the surface condition of the interlayer insulating film 123 to flatten the surfaces 123S and 124SA of the interlayer insulating film 123 and the electrode layer 124A, which serve as the bonding surfaces.
  • a bonding electrode 215 with the surface 215SB of the barrier metal film 215B recessed toward the semiconductor layer 200S and a shield electrode 216 with the surface 216S recessed toward the semiconductor layer 200S are formed on the surface 221S of the interlayer insulating film 221.
  • the interlayer insulating film 123 on which the multiple bonding electrodes 124 and shield electrode 125 are provided and the interlayer insulating film 221 on which the multiple bonding electrodes 215 and shield electrode 216 are provided are arranged facing each other, and the multiple bonding electrodes 124 and the multiple bonding electrodes 215 are bonded. This electrically connects the first substrate 100 and the second substrate 200 to each other.
  • Figs. 15 and 16 are diagrams in which arrows representing the paths of each signal have been added to Fig. 3.
  • Fig. 15 shows the paths of the input signal input from the outside to the imaging device 1, the power supply potential, and the reference potential with arrows.
  • Fig. 16 shows the signal paths of the pixel signals output from the imaging device 1 to the outside with arrows.
  • an input signal e.g., a pixel clock and a synchronization signal
  • an input signal e.g., a pixel clock and a synchronization signal
  • This row drive signal is sent to the second substrate 200 via the contact sections 301 and 201. Furthermore, this row drive signal reaches each pixel sharing unit 539 of the pixel array section 540 via a row drive signal line 542 in the wiring layer 200T.
  • the drive signals other than the transfer gate TG are input to the pixel circuit 210 to drive each transistor included in the pixel circuit 210.
  • the drive signal of the transfer gate TG is input to the transfer gates TG1, TG2, TG3, and TG4 of the first substrate 100 via the through electrodes TGV, and the pixels 541A, 541B, 541C, and 541D are driven.
  • the power supply potential and the reference potential supplied to the input section 510A (input terminal 511) of the third substrate 300 from the outside of the imaging device 1 are sent to the second substrate 200 via the contact sections 301 and 201, and are supplied to the pixel circuits 210 of each pixel sharing unit 539 via wiring in the wiring layer 200T.
  • the reference potential is also supplied to the pixels 541A, 541B, 541C, and 541D of the first substrate 100 via the through electrode 121E, the bonding electrodes 124 and 215, and the wiring 121D.
  • the pixel signals photoelectrically converted in the pixels 541A, 541B, 541C, and 541D of the first substrate 100 are sent to the pixel circuit 210 of the second substrate 200 for each pixel sharing unit 539 via the wiring 120D, the bonding electrodes 124 and 215, and the through electrode 120E.
  • a pixel signal based on this pixel signal is sent from the pixel circuit 210 to the third substrate 300 via the vertical signal line 543 and the contact parts 202 and 302.
  • This pixel signal is processed by the column signal processing part 550 and the image signal processing part 560 of the third substrate 300, and then output to the outside via the output part 510B.
  • shield electrodes 125, 216 having surfaces 125S, 216S recessed toward the respective semiconductor layers 100S, 200S from the surfaces of the respective bonding electrodes 124, 215 (specifically, the respective surfaces 124SA, 215SA of the electrode layers 124A, 215A constituting the bonding electrodes 124, 215). This prevents contact between the multiple bonding electrodes 124, 215 and the shield electrodes 125, 216 facing each other on the bonding surface between the first substrate 100 and the second substrate 200. This will be described below.
  • imaging devices are being considered in which multiple sensor pixels and multiple readout circuits are formed on different substrates (first and second substrates), and the first and second substrates are electrically connected to each other by bonding bonding electrodes provided on the opposing surfaces of the substrates.
  • the spacing between the bonding electrodes becomes smaller as pixels become smaller, so it is necessary to form a shield electrode between adjacent bonding electrodes.
  • the minimum space on the bonding surface is between the bonding electrode and the shield electrode. Therefore, the amount of alignment deviation that is allowed is significantly smaller than when no shield electrode is provided, and the required alignment precision becomes very high, which is a problem.
  • a shield electrode 125 is provided between adjacent bonding electrodes 124 on the surface of the wiring layer 100T (specifically, the surface 123S of the interlayer insulating film 123) that forms the bonding surface with the second substrate 200, and the surface 125S of the shield electrode 125 is recessed toward the semiconductor layer 100S side from the surface of the bonding electrode 124 (specifically, the surface 124SA of the electrode layer 124A) that forms the bonding surface with the second substrate 200 together with the interlayer insulating film 123.
  • a shield electrode 216 is provided between adjacent bonding electrodes 215 on the surface of the wiring layer 200T-1 (specifically, the surface 221S of the interlayer insulating film 221) that forms the bonding surface with the first substrate 100, and the surface 216S of the shield electrode 216 is recessed toward the semiconductor layer 200S side from the surface of the bonding electrode 215 (specifically, the surface 215SA of the electrode layer 215A) that forms the bonding surface with the first substrate 100 together with the interlayer insulating film 221. This prevents contact between the multiple bonding electrodes 124 and the shield electrode 216, and between the multiple bonding electrodes 215 and the shield electrode 125 on the bonding surfaces of the opposing first substrate 100 and second substrate 200.
  • the area of the multiple bonding electrodes 124, 215 formed on the respective bonding surfaces of the first substrate 100 and the second substrate 200 can be increased. This makes it possible to relax the required alignment accuracy.
  • both surfaces 125S, 216S of the shield electrodes 125, 216 are recessed toward the semiconductor layers 100S, 200S, respectively, but only one of them may be recessed. Even in this case, it is possible to reduce contact between the multiple bonding electrodes 124 and the shield electrode 216 and between the multiple bonding electrodes 215 and the shield electrode 125 at the bonding surfaces of the opposing first substrate 100 and second substrate 200.
  • Modifications (2-1. Modification 1) 17A to 17D show an example of a method for manufacturing the plurality of bonding electrodes 124, 215 and the shield electrodes 125, 216 according to the first modified example of the present disclosure.
  • the plurality of bonding electrodes 124, 215 and the shield electrodes 125, 216 described in the above embodiment can also be manufactured by the following method.
  • openings H3 and H4 are formed in the interlayer insulating film 123 in the same manner as in the above embodiment, and a barrier metal film M1 and a conductive film M2 are sequentially formed, and then the conductive film M2 formed outside the openings H3 and H4 is removed by CMP.
  • the barrier metal film M1 is selectively etched by, for example, dry etching or wet etching.
  • the surfaces 123S and 124SA of the interlayer insulating film 123 and the electrode layer 124A, which are to be the bonding surfaces, are planarized by CMP.
  • a bonding electrode 215 with the surface 215SB of the barrier metal film 215B recessed toward the semiconductor layer 200S and a shield electrode 216 with the surface 216S recessed toward the semiconductor layer 200S are formed on the surface 221S of the interlayer insulating film 221.
  • the interlayer insulating film 123 on which the multiple bonding electrodes 124 and shield electrode 125 are provided and the interlayer insulating film 221 on which the multiple bonding electrodes 215 and shield electrode 216 are provided are arranged facing each other, and the multiple bonding electrodes 124 and the multiple bonding electrodes 215 are bonded. This electrically connects the first substrate 100 and the second substrate 200 to each other.
  • FIG. 17C shows an example in which the surface 123S of the interlayer insulating film 123 is planarized together with the surface 124SA of the electrode layer 124A, but this is not limiting.
  • only the surfaces 124SA, 215SA of the electrode layers 124A, 215A may be planarized by CMP, and only the multiple electrode layers 124A and the multiple electrode layers 215A that protrude above the respective surfaces of the interlayer insulating films 123, 221 may be joined to electrically connect the first substrate 100 and the second substrate 200.
  • the height of the electrode layers 124A, 215A that make up the multiple joining electrodes 124, 215 and the shield electrodes 125, 216 formed using the manufacturing method of this modified example can be easily controlled.
  • FIGS. 19A to 19D show an example of a manufacturing method of the plurality of bonding electrodes 124, 215 and the shield electrodes 125, 216 according to Modification 2 of the present disclosure.
  • the barrier metal films 124B, 215B constituting the plurality of bonding electrodes 124, 215, together with the shield electrodes 125, 216, are recessed toward the respective semiconductor layers 100S, 200S, but the present invention is not limited to this.
  • openings H3 and H4 are formed in the interlayer insulating film 123 in the same manner as in the above embodiment, and a barrier metal film M1 and a conductive film M2 are sequentially formed, and then the conductive film M2 formed on the interlayer insulating film 123 is removed by CMP.
  • CMP is performed again to remove the barrier metal film M1 formed outside the openings H3 and H4, and a plurality of bonding electrodes 124 and shield electrodes 125 each made of an electrode layer 124A and a barrier metal film 124B are formed in the openings H3 and H4, and the surface is planarized.
  • a resist film 132 is patterned so as to extend continuously over the interlayer insulating film 123 and the multiple bonding electrodes 124, except over the shield electrode 125.
  • the barrier metal film M1 constituting the shield electrode 125 exposed from the resist film 132 is selectively etched by, for example, dry etching or wet etching, and then the resist film 132 is removed as shown in FIG. 19E. This allows the surface 125S of the shield electrode 125 to be selectively recessed.
  • multiple bonding electrodes 215 having flat surfaces where the electrode layer 215A and the barrier metal film 215B are continuous are formed on the surface 221S of the interlayer insulating film 221, and a shield electrode 216 whose surface 216S is recessed toward the semiconductor layer 200S is formed.
  • the interlayer insulating film 123 on which the multiple bonding electrodes 124 and shield electrode 125 are provided and the interlayer insulating film 221 on which the multiple bonding electrodes 215 and shield electrode 216 are provided are arranged facing each other, and the multiple bonding electrodes 124 and the multiple bonding electrodes 215 are bonded. This electrically connects the first substrate 100 and the second substrate 200 to each other.
  • (2-3. Modification 3) 20A to 20D show an example of a method for manufacturing a plurality of bonding electrodes 124, 215 and shield electrodes 125, 216 according to Modification 3 of the present disclosure.
  • an example has been shown in which the opening H4 in which the shield electrode 125 (, 216) is formed is filled with the barrier metal film M1, but the present invention is not limited to this.
  • openings H3 and H4 are formed in the interlayer insulating film 123 in the same manner as in the above embodiment.
  • a continuous barrier metal film M1 is formed on the surface of the interlayer insulating film 123 and on the side and bottom surfaces of the openings H3 and H4 by, for example, sputtering. At this time, by controlling the film formation conditions, the barrier metal film M1 is formed in the opening H4 and a gap G is also formed.
  • a conductive film M2 is formed by, for example, sputtering so as to fill the opening H3.
  • the conductive film M2 formed outside the openings H3 and H4 is removed by, for example, CMP, and then CMP is performed again.
  • a plurality of bonding electrodes 124 and shield electrodes 125 are formed in the openings H3 and H4.
  • the barrier metal film 124B and the shield electrode 125 made of the barrier metal film M1 are selectively etched by, for example, dry etching or wet etching.
  • the surfaces 124SB and 125S of the barrier metal film 124B and the shield electrode 125, respectively, are recessed toward the semiconductor layer 100S.
  • a bonding electrode 215 with the surface 215SB of the barrier metal film 215B recessed toward the semiconductor layer 200S and a shield electrode 216 with the surface 216S recessed toward the semiconductor layer 200S are formed on the surface 221S of the interlayer insulating film 221.
  • the interlayer insulating film 123 on which the multiple bonding electrodes 124 and shield electrode 125 are provided and the interlayer insulating film 221 on which the multiple bonding electrodes 215 and shield electrode 216 are provided are arranged facing each other, and the multiple bonding electrodes 124 and the multiple bonding electrodes 215 are bonded. This electrically connects the first substrate 100 and the second substrate 200 to each other.
  • a gap G can be formed in the shield electrodes 125, 216. This makes it possible to relieve stress that occurs in the in-plane direction of the wiring layers 100T, 200T-1, for example.
  • FIGS. 21A to 21D show an example of a manufacturing method of a plurality of bonding electrodes 124, 215 and shield electrodes 125, 216 according to Modification 4 of the present disclosure.
  • the first substrate 100 and the second substrate 200 are bonded together in a state in which the recesses on the barrier metal films 124B, 215B and on the shield electrodes 125, 216 formed by recessing the surfaces are hollow.
  • the respective recesses may be filled with, for example, insulating films 126, 217.
  • openings H3 and H4 are formed in the interlayer insulating film 123 in the same manner as in the above embodiment, and a barrier metal film M1 and a conductive film M2 are sequentially formed, and then the conductive film M2 formed on the interlayer insulating film 123 is removed by CMP.
  • CMP is performed again to remove the barrier metal film M1 formed on the interlayer insulating film 123, and a plurality of bonding electrodes 124 and shield electrodes 125 made of an electrode layer 124A and a barrier metal film 124B are formed in the openings H3 and H4, respectively, and the surface is planarized.
  • the barrier metal film 124B and the shield electrode 125 made of the barrier metal film M1 are selectively etched by, for example, dry etching or wet etching.
  • the surfaces 124SB and 125S of the barrier metal film 124B and the shield electrode 125, respectively, are recessed toward the semiconductor layer 100S.
  • an insulating film 126 is formed on the interlayer insulating film 123 by, for example, sputtering so as to fill the recesses on the barrier metal film 124B and the shield electrode 125.
  • the insulating film 126 formed outside the openings H3 and H4 is polished by, for example, CMP to expose the interlayer insulating film 123 and the electrode layer 124A and to flatten the surface.
  • multiple bonding electrodes 215 and shield electrodes 216 are formed on the surface 221S of the interlayer insulating film 221, with the insulating film 217 laminated on the barrier metal film 215B and shield electrode 216, whose respective surfaces 215SB, 216S are recessed toward the semiconductor layer 200S side.
  • insulating films 126, 217 are laminated on the barrier metal films 124B, 215B and the shield electrodes 125, 216 whose surfaces 124SB, 215SB, 125S, 216S are recessed, filling the recesses created by the recession, thereby improving the mechanical strength of the bonding surface between the first substrate 100 and the second substrate 200.
  • (2-5. Modification 5) 22A to 22D show an example of a manufacturing method of a plurality of bonding electrodes 124, 215 and shield electrodes 125, 216 according to Modification 5 of the present disclosure.
  • the example in which the barrier metal films 124B, 215B and the shield electrodes 125, 216 are formed of the same material (barrier metal film M1) has been shown, but the present invention is not limited to this.
  • a resist film 133 is patterned on the surface 123S of the interlayer insulating film 123.
  • an opening H4 is formed by, for example, dry etching or wet etching, and then the resist film 133 is removed.
  • a barrier metal film M3 is formed on the interlayer insulating film 123 by, for example, sputtering, and the opening H4 is filled.
  • the barrier metal film M3 formed on the interlayer insulating film 123 is removed by, for example, dry etching or wet etching, and a part of the barrier metal film M3 filled in the opening H4 is etched. This forms a shield electrode 127 made of the barrier metal film M3 and with a surface 127S recessed toward the semiconductor layer 100S side.
  • a shield electrode 219 is formed on the surface 221S of the interlayer insulating film 221, which is made up of multiple bonding electrodes 215 and a barrier metal film M3, with the surface 215SB of the barrier metal film 215B recessed toward the semiconductor layer 200S, and whose surface is embedded in an insulating film 217.
  • the interlayer insulating film 123 on which the multiple bonding electrodes 124 and shield electrode 127 are provided and the interlayer insulating film 221 on which the multiple bonding electrodes 215 and shield electrode 219 are provided are arranged facing each other, and the multiple bonding electrodes 124 and the multiple bonding electrodes 215 are bonded. This electrically connects the first substrate 100 and the second substrate 200 to each other.
  • the barrier metal films 124B, 215B constituting the multiple bonding electrodes 124, 215 and the shield electrodes 127, 219 are formed in different processes, so they can be formed using different materials. This increases the freedom of material selection.
  • the imaging device 1 and the like can be applied to any type of electronic device equipped with an imaging function, for example, a camera system such as a digital still camera or a video camera, or a mobile phone with an imaging function.
  • Fig. 23 shows a schematic configuration of an electronic device 1000.
  • the electronic device 1000 includes, for example, a lens group 1001, an imaging device 1, a DSP (Digital Signal Processor) circuit 1002, a frame memory 1003, a display unit 1004, a recording unit 1005, an operation unit 1006, and a power supply unit 1007, which are interconnected via a bus line 1008.
  • a lens group 1001 an imaging device 1
  • a DSP (Digital Signal Processor) circuit 1002 a frame memory 1003, a display unit 1004, a recording unit 1005, an operation unit 1006, and a power supply unit 1007, which are interconnected via a bus line 1008.
  • DSP Digital Signal Processor
  • the lens group 1001 captures incident light (image light) from a subject and forms an image on the imaging surface of the imaging device 1.
  • the imaging device 1 converts the amount of incident light formed on the imaging surface by the lens group 1001 into an electrical signal on a pixel-by-pixel basis and supplies the signal as a pixel signal to the DSP circuit 1002.
  • the display unit 1004 is, for example, a panel-type display device such as a liquid crystal panel or an organic EL (Electro Luminescence) panel, and records image data of moving images or still images captured by the imaging device 1 on a recording medium such as a semiconductor memory or a hard disk.
  • a panel-type display device such as a liquid crystal panel or an organic EL (Electro Luminescence) panel
  • a recording medium such as a semiconductor memory or a hard disk.
  • the operation unit 1006 outputs operation signals for various functions possessed by the electronic device 1000 in accordance with operations by the user.
  • the power supply unit 1007 appropriately supplies various types of power to the DSP circuit 1002, frame memory 1003, display unit 1004, recording unit 1005, and operation unit 1006 as operating power sources to these devices.
  • Fig. 24A is a schematic diagram showing an example of the overall configuration of a light detection system 2000 including an imaging device 1.
  • Fig. 24B is a diagram showing an example of the circuit configuration of the light detection system 2000.
  • the light detection system 2000 includes a light emitting device 2001 as a light source unit that emits infrared light L2, and a light detection device 2002 as a light receiving unit having a photoelectric conversion element.
  • the above-mentioned imaging device 1 can be used as the light detection device 2002.
  • the light detection system 2000 may further include a system control unit 2003, a light source driving unit 2004, a sensor control unit 2005, a light source side optical system 2006, and a camera side optical system 2007.
  • the light detection device 2002 can detect light L1 and light L2.
  • Light L1 is external ambient light reflected by the subject (measurement object) 2100 (FIG. 24A).
  • Light L2 is light emitted by the light emitting device 2001 and then reflected by the subject 2100.
  • Light L1 is, for example, visible light
  • light L2 is, for example, infrared light.
  • Light L1 can be detected by the photoelectric conversion unit in the light detection device 2002, and light L2 can be detected by the photoelectric conversion region in the light detection device 2002.
  • Image information of the subject 2100 can be obtained from the light L1, and distance information between the subject 2100 and the light detection system 2000 can be obtained from the light L2.
  • the detection method of the light L2 emitted from the light emitting device 2001 by the light detection device 2002 may be, for example, a structured light method or a stereo vision method.
  • a structured light method a predetermined pattern of light is projected onto the subject 2100, and the distance between the light detection system 2000 and the subject 2100 can be measured by analyzing the degree of distortion of the pattern.
  • the stereo vision method for example, two or more cameras are used to obtain two or more images of the subject 2100 viewed from two or more different viewpoints, thereby measuring the distance between the light detection system 2000 and the subject.
  • the light emitting device 2001 and the light detecting device 2002 can be synchronously controlled by the system control unit 2003.
  • FIG. 25 is a diagram showing an example of the general configuration of an endoscopic surgery system to which the technology disclosed herein (the present technology) can be applied.
  • an operator (doctor) 11131 is shown using an endoscopic surgery system 11000 to perform surgery on a patient 11132 on a patient bed 11133.
  • the endoscopic surgery system 11000 is composed of an endoscope 11100, other surgical tools 11110 such as an insufflation tube 11111 and an energy treatment tool 11112, a support arm device 11120 that supports the endoscope 11100, and a cart 11200 on which various devices for endoscopic surgery are mounted.
  • the endoscope 11100 is composed of a lens barrel 11101, the tip of which is inserted into the body cavity of the patient 11132 at a predetermined length, and a camera head 11102 connected to the base end of the lens barrel 11101.
  • the endoscope 11100 is configured as a so-called rigid scope having a rigid lens barrel 11101, but the endoscope 11100 may also be configured as a so-called flexible scope having a flexible lens barrel.
  • the display device 11202 under the control of the CCU 11201, displays an image based on the image signal that has been subjected to image processing by the CCU 11201.
  • the light source device 11203 is composed of a light source such as an LED (light emitting diode) and supplies illumination light to the endoscope 11100 when photographing the surgical site, etc.
  • a light source such as an LED (light emitting diode)
  • the input device 11204 is an input interface for the endoscopic surgery system 11000.
  • a user can input various information and instructions to the endoscopic surgery system 11000 via the input device 11204.
  • the user inputs an instruction to change the imaging conditions (type of irradiation light, magnification, focal length, etc.) of the endoscope 11100.
  • the treatment tool control device 11205 controls the operation of the energy treatment tool 11112 for cauterizing tissue, incising, sealing blood vessels, etc.
  • the insufflation device 11206 sends gas into the body cavity of the patient 11132 via the insufflation tube 11111 to inflate the body cavity in order to ensure a clear field of view for the endoscope 11100 and to ensure a working space for the surgeon.
  • the recorder 11207 is a device capable of recording various types of information related to the surgery.
  • the printer 11208 is a device capable of printing various types of information related to the surgery in various formats such as text, images, or graphs.
  • the light source device 11203 that supplies illumination light to the endoscope 11100 when photographing the surgical site can be composed of a white light source composed of, for example, an LED, a laser light source, or a combination of these.
  • a white light source composed of, for example, an LED, a laser light source, or a combination of these.
  • the white light source is composed of a combination of RGB laser light sources, the output intensity and output timing of each color (each wavelength) can be controlled with high precision, so that the white balance of the captured image can be adjusted in the light source device 11203.
  • the light source device 11203 may be controlled to change the intensity of the light it outputs at predetermined time intervals.
  • the image sensor of the camera head 11102 may be controlled to acquire images in a time-division manner in synchronization with the timing of the change in the light intensity, and the images may be synthesized to generate an image with a high dynamic range that is free of so-called blackout and whiteout.
  • the light source device 11203 may be configured to supply light in a predetermined wavelength range corresponding to special light observation.
  • special light observation for example, by utilizing the wavelength dependency of light absorption in body tissue, a narrow band of light is irradiated compared to the light irradiated during normal observation (i.e., white light), and a specific tissue such as blood vessels on the surface of the mucosa is photographed with high contrast, so-called narrow band imaging is performed.
  • fluorescence observation may be performed in which an image is obtained by fluorescence generated by irradiating excitation light.
  • the camera head 11102 has a lens unit 11401, an imaging unit 11402, a drive unit 11403, a communication unit 11404, and a camera head control unit 11405.
  • the CCU 11201 has a communication unit 11411, an image processing unit 11412, and a control unit 11413.
  • the camera head 11102 and the CCU 11201 are connected to each other via a transmission cable 11400 so that they can communicate with each other.
  • the lens unit 11401 is an optical system provided at the connection with the lens barrel 11101. Observation light taken in from the tip of the lens barrel 11101 is guided to the camera head 11102 and enters the lens unit 11401.
  • the lens unit 11401 is composed of a combination of multiple lenses including a zoom lens and a focus lens.
  • the imaging unit 11402 may have one imaging element (a so-called single-plate type) or multiple imaging elements (a so-called multi-plate type).
  • each imaging element may generate an image signal corresponding to each of RGB, and a color image may be obtained by combining these.
  • the imaging unit 11402 may be configured to have a pair of imaging elements for acquiring image signals for the right eye and the left eye corresponding to a 3D (dimensional) display. By performing a 3D display, the surgeon 11131 can more accurately grasp the depth of the biological tissue in the surgical site.
  • multiple lens units 11401 may be provided corresponding to each imaging element.
  • the imaging unit 11402 does not necessarily have to be provided in the camera head 11102.
  • the imaging unit 11402 may be provided inside the lens barrel 11101, immediately after the objective lens.
  • the communication unit 11404 is configured with a communication device for transmitting and receiving various information to and from the CCU 11201.
  • the communication unit 11404 transmits the image signal obtained from the imaging unit 11402 as RAW data to the CCU 11201 via the transmission cable 11400.
  • the imaging conditions such as the frame rate, exposure value, magnification, and focus may be appropriately specified by the user, or may be automatically set by the control unit 11413 of the CCU 11201 based on the acquired image signal.
  • the endoscope 11100 is equipped with the so-called AE (Auto Exposure) function, AF (Auto Focus) function, and AWB (Auto White Balance) function.
  • the camera head control unit 11405 controls the operation of the camera head 11102 based on a control signal from the CCU 11201 received via the communication unit 11404.
  • the communication unit 11411 is configured with a communication device for transmitting and receiving various information to and from the camera head 11102.
  • the communication unit 11411 receives an image signal transmitted from the camera head 11102 via the transmission cable 11400.
  • the image processing unit 11412 performs various image processing operations on the image signal, which is the RAW data transmitted from the camera head 11102.
  • the control unit 11413 performs various controls related to the imaging of the surgical site, etc. by the endoscope 11100, and the display of the captured images obtained by imaging the surgical site, etc. For example, the control unit 11413 generates a control signal for controlling the driving of the camera head 11102.
  • communication is performed wired using a transmission cable 11400, but communication between the camera head 11102 and the CCU 11201 may also be performed wirelessly.
  • FIG. 27 is a block diagram showing a schematic configuration example of a vehicle control system, which is an example of a mobile object control system to which the technology disclosed herein can be applied.
  • the vehicle control system 12000 includes a plurality of electronic control units connected via a communication network 12001.
  • the vehicle control system 12000 includes a drive system control unit 12010, a body system control unit 12020, an outside vehicle information detection unit 12030, an inside vehicle information detection unit 12040, and an integrated control unit 12050.
  • Also shown as functional components of the integrated control unit 12050 are a microcomputer 12051, an audio/video output unit 12052, and an in-vehicle network I/F (interface) 12053.
  • the drive system control unit 12010 controls the operation of devices related to the drive system of the vehicle according to various programs.
  • the drive system control unit 12010 functions as a control device for a drive force generating device for generating the drive force of the vehicle, such as an internal combustion engine or a drive motor, a drive force transmission mechanism for transmitting the drive force to the wheels, a steering mechanism for adjusting the steering angle of the vehicle, and a braking device for generating a braking force for the vehicle.
  • the outside-vehicle information detection unit 12030 detects information outside the vehicle equipped with the vehicle control system 12000.
  • the image capturing unit 12031 is connected to the outside-vehicle information detection unit 12030.
  • the outside-vehicle information detection unit 12030 causes the image capturing unit 12031 to capture images outside the vehicle, and receives the captured images.
  • the outside-vehicle information detection unit 12030 may perform object detection processing or distance detection processing for people, cars, obstacles, signs, or characters on the road surface, based on the received images.
  • the imaging unit 12031 is an optical sensor that receives light and outputs an electrical signal according to the amount of light received.
  • the imaging unit 12031 can output the electrical signal as an image, or as distance measurement information.
  • the light received by the imaging unit 12031 may be visible light, or may be invisible light such as infrared light.
  • the in-vehicle information detection unit 12040 detects information inside the vehicle.
  • a driver state detection unit 12041 that detects the state of the driver is connected.
  • the driver state detection unit 12041 includes, for example, a camera that captures an image of the driver, and the in-vehicle information detection unit 12040 may calculate the driver's degree of fatigue or concentration based on the detection information input from the driver state detection unit 12041, or may determine whether the driver is dozing off.
  • the microcomputer 12051 can calculate control target values for the driving force generating device, steering mechanism, or braking device based on information inside and outside the vehicle acquired by the outside vehicle information detection unit 12030 or the inside vehicle information detection unit 12040, and output control commands to the drive system control unit 12010.
  • the microcomputer 12051 can perform cooperative control aimed at realizing the functions of an Advanced Driver Assistance System (ADAS), including vehicle collision avoidance or impact mitigation, following driving based on the distance between vehicles, maintaining vehicle speed, vehicle collision warning, or vehicle lane departure warning.
  • ADAS Advanced Driver Assistance System
  • the microcomputer 12051 can also perform cooperative control for the purpose of autonomous driving, which allows the vehicle to travel autonomously without relying on the driver's operation, by controlling the driving force generating device, steering mechanism, braking device, etc. based on information about the surroundings of the vehicle acquired by the outside vehicle information detection unit 12030 or the inside vehicle information detection unit 12040.
  • the audio/image output unit 12052 transmits at least one output signal of audio and image to an output device capable of visually or audibly notifying the occupants of the vehicle or the outside of the vehicle of information.
  • an audio speaker 12061, a display unit 12062, and an instrument panel 12063 are exemplified as output devices.
  • the display unit 12062 may include, for example, at least one of an on-board display and a head-up display.
  • FIG. 28 shows an example of the installation position of the imaging unit 12031.
  • the imaging unit 12031 includes imaging units 12101, 12102, 12103, 12104, and 12105.
  • the imaging units 12101, 12102, 12103, 12104, and 12105 are provided, for example, at the front nose, side mirrors, rear bumper, back door, and upper part of the windshield inside the vehicle cabin of the vehicle 12100.
  • the imaging unit 12101 provided at the front nose and the imaging unit 12105 provided at the upper part of the windshield inside the vehicle cabin mainly acquire images of the front of the vehicle 12100.
  • the imaging units 12102 and 12103 provided at the side mirrors mainly acquire images of the sides of the vehicle 12100.
  • the imaging unit 12104 provided at the rear bumper or back door mainly acquires images of the rear of the vehicle 12100.
  • the imaging unit 12105 provided at the upper part of the windshield inside the vehicle cabin is mainly used to detect leading vehicles, pedestrians, obstacles, traffic lights, traffic signs, lanes, etc.
  • FIG. 28 shows an example of the imaging ranges of the imaging units 12101 to 12104.
  • Imaging range 12111 indicates the imaging range of the imaging unit 12101 provided on the front nose
  • imaging ranges 12112 and 12113 indicate the imaging ranges of the imaging units 12102 and 12103 provided on the side mirrors, respectively
  • imaging range 12114 indicates the imaging range of the imaging unit 12104 provided on the rear bumper or back door.
  • an overhead image of the vehicle 12100 viewed from above is obtained by superimposing the image data captured by the imaging units 12101 to 12104.
  • At least one of the imaging units 12101 to 12104 may have a function of acquiring distance information.
  • at least one of the imaging units 12101 to 12104 may be a stereo camera consisting of multiple imaging elements, or an imaging element having pixels for phase difference detection.
  • the microcomputer 12051 can obtain the distance to each solid object within the imaging ranges 12111 to 12114 and the change in this distance over time (relative speed with respect to the vehicle 12100) based on the distance information obtained from the imaging units 12101 to 12104, and can extract as a preceding vehicle, in particular, the closest solid object on the path of the vehicle 12100 that is traveling in approximately the same direction as the vehicle 12100 at a predetermined speed (e.g., 0 km/h or faster). Furthermore, the microcomputer 12051 can set the inter-vehicle distance that should be maintained in advance in front of the preceding vehicle, and perform automatic braking control (including follow-up stop control) and automatic acceleration control (including follow-up start control). In this way, cooperative control can be performed for the purpose of automatic driving, which runs autonomously without relying on the driver's operation.
  • automatic braking control including follow-up stop control
  • automatic acceleration control including follow-up start control
  • the microcomputer 12051 classifies and extracts three-dimensional object data on three-dimensional objects, such as two-wheeled vehicles, ordinary vehicles, large vehicles, pedestrians, utility poles, and other three-dimensional objects, based on the distance information obtained from the imaging units 12101 to 12104, and can use the data to automatically avoid obstacles.
  • the microcomputer 12051 distinguishes obstacles around the vehicle 12100 into obstacles that are visible to the driver of the vehicle 12100 and obstacles that are difficult to see.
  • At least one of the imaging units 12101 to 12104 may be an infrared camera that detects infrared rays.
  • the microcomputer 12051 can recognize a pedestrian by determining whether or not a pedestrian is present in the captured image of the imaging units 12101 to 12104. The recognition of such a pedestrian is performed, for example, by a procedure of extracting feature points in the captured image of the imaging units 12101 to 12104 as infrared cameras, and a procedure of performing pattern matching processing on a series of feature points that indicate the contour of an object to determine whether or not it is a pedestrian.
  • the audio/image output unit 12052 controls the display unit 12062 to superimpose a rectangular contour line for emphasis on the recognized pedestrian.
  • the audio/image output unit 12052 may also control the display unit 12062 to display an icon or the like indicating a pedestrian at a desired position.
  • the above describes an example of a mobile object control system to which the technology disclosed herein can be applied.
  • the technology disclosed herein can be applied to the imaging unit 12031 of the configuration described above.
  • the imaging devices according to the above embodiment and its variations 1 to 4 can be applied to the imaging unit 12031.
  • the present disclosure can be configured as follows: In an imaging device having the following configuration, contact between a plurality of bonding electrodes and a shield electrode facing each other on a bonding surface can be prevented, so that the area of the plurality of bonding electrodes can be enlarged, thereby making it possible to relax the alignment accuracy requirements.
  • the semiconductor device (7) The semiconductor device according to any one of (1) to (6), wherein the second metal layer is provided continuously so as to surround each of the plurality of second bonding electrodes.
  • the second metal layer is provided intermittently so as to surround each of the plurality of second bonding electrodes.
  • the first bonding electrode includes a first electrode layer embedded in the bonding surface of the first wiring layer, and a first barrier metal layer provided between the first electrode layer and the first wiring layer;
  • the second bonding electrode has a second electrode layer embedded in the bonding surface of the second wiring layer, and a second barrier metal layer provided between the second electrode layer and the second wiring layer.
  • the first bonding electrode includes a first electrode layer embedded in the bonding surface of the first wiring layer, and a first barrier metal layer provided between the first electrode layer and the first wiring layer;
  • the second bonding electrode has a second electrode layer embedded in the bonding surface of the second wiring layer, and a second barrier metal layer provided between the second electrode layer and the second wiring layer; a surface of the first barrier metal layer facing the second substrate is recessed toward the first semiconductor layer with respect to the first bonding surface of the first bonding electrode; a surface of the second barrier metal layer facing the first substrate is recessed toward the second semiconductor layer from the second bonding surface of the second bonding electrode;
  • the first semiconductor layer is provided with a photoelectric conversion unit and a floating diffusion in which a signal charge generated in the photoelectric conversion unit is accumulated for each pixel,
  • the first junction electrode is electrically connected to the floating diffusion.
  • a semiconductor device includes: a first substrate formed by laminating a first semiconductor layer and a first wiring layer; a second substrate formed by laminating a second semiconductor layer and a second wiring layer, the second wiring layer forming a bonding surface together with the first wiring layer; a plurality of first bonding electrodes formed on the bonding surface of the first wiring layer, each of the first bonding electrodes having a first bonding surface; a plurality of second bonding electrodes formed on the bonding surface of the second wiring layer, each having a second bonding surface bonded to the first bonding surfaces of the plurality of first bonding electrodes; one or more first metal layers formed between the first bonding electrodes adjacent to each other on the bonding surface of the first wiring layer, the first metal layers having a first opposing surface facing the second substrate and recessed toward the first semiconductor layer from the first bonding surface; one or more second metal layers formed between adjacent ones of the second bonding electrodes on the bonding surface of the second wiring layer and having a second opposing surface oppos

Landscapes

  • Solid State Image Pick-Up Elements (AREA)

Abstract

本開示の一実施形態の半導体装置は、第１半導体層および第１配線層が積層されて成る第１基板と、第２半導体層および第２配線層が積層されて成り、第２配線層が第１配線層と共に接合面を形成する第２基板と、第１配線層の接合面に形成され、第１の接合面をそれぞれ有する複数の第１接合電極と、第２配線層の接合面に形成され、複数の第１接合電極の第１の接合面と接合される第２の接合面をそれぞれ有する複数の第２接合電極と、第１配線層の接合面において隣り合う複数の第１接合電極の間に形成され、第１の接合面よりも第１半導体層側に後退した、第２基板と対向する第１の対向面を有する１または複数の第１金属層と、第２配線層の接合面において隣り合う複数の第２接合電極の間に形成され、第１基板と対向する第２の対向面を有する１または複数の第２金属層とを備える。

Description

半導体装置および電子機器
　本開示は、互いに積層された複数の半導体層を有する半導体装置および電子機器に関する。
　例えば、特許文献１では、複数のセンサ画素を含む第１基板と、複数の読み出し回路を有する第２基板とが、それぞれの対向面に設けられた接合電極同士の接合によって互いに電気的に接続された撮像装置が開示されている。
特開２０２０－０８８３８０号公報
　このような半導体装置では、アライメント精度の緩和が求められている。
　したがって、アライメント精度を緩和することが可能な半導体装置および電子機器を提供することが望ましい。
　本開示の一実施の形態に係る半導体装置は、第１半導体層および第１配線層が積層されて成る第１基板と、第２半導体層および第２配線層が積層されて成り、第２配線層が第１配線層と共に接合面を形成する第２基板と、第１配線層の接合面に形成され、第１の接合面をそれぞれ有する複数の第１接合電極と、第２配線層の接合面に形成され、複数の第１接合電極の第１の接合面と接合される第２の接合面をそれぞれ有する複数の第２接合電極と、第１配線層の接合面において隣り合う複数の第１接合電極の間に形成され、第１の接合面よりも第１半導体層側に後退した、第２基板と対向する第１の対向面を有する１または複数の第１金属層と、第２配線層の接合面において隣り合う複数の第２接合電極の間に形成され、第１基板と対向する第２の対向面を有する１または複数の第２金属層とを備えたものである。
　本開示の一実施の形態に係る電子機器は、半導体装置として上記一実施の形態に係る半導体装置を備えたものである。
　本開示の一実施の形態に係る半導体装置および電子機器では、第１基板と第２基板との接合面を形成する第１配線層および第２配線層のそれぞれの接合面に、複数の第１接合電極および複数の第２接合電極をそれぞれ設け、隣り合う第１接合電極の間および隣り合う第２接合電極の間にそれぞれ１または複数の第１金属層および１または複数の第２金属層を設けるようにした。これら１または複数の第１金属層および１または複数の第２金属層のうち、１または複数の第１金属層は、複数の第１接合電極の接合面よりも、半導体層側（第１半導体層側）に後退した対向面を有する。これにより、第１基板と第２基板との接合面において対向する複数の接合電極とシールド電極との接触を防ぐ。
図１は、本開示の一実施の形態に係る撮像装置の機能構成の一例を表すブロック図である。 図２は、図１に示した撮像装置の概略構成を表す平面模式図である。 図３は、図２に示したＡ－Ａ’線に沿った断面構成を表す模式図である。 図４は、図１に示した画素共有ユニットの等価回路図である。 図５は、複数の画素共有ユニットと複数の垂直信号線との接続態様の一例を表す図である。 図６は、図３に示した撮像装置の具体的な構成の一例を表す断面模式図である。 図７Ａは、図６に示した第１基板の要部の平面構成の一例を表す模式図である。 図７Ｂは、図７Ａに示した第１基板の要部とともにパッド部の平面構成を表す模式図である。 図８は、図６に示した第２基板（半導体層）の主面に対して水平方向の平面構成の一例を表す模式図である。 図９は、図６に示した第１配線層とともに、画素回路および第１基板の要部の平面構成の一例を表す模式図である。 図１０Ａは、図６に示した第１基板と第２基板との接合面の詳細な構成を説明する断面模式図である。 図１０Ｂは、第１基板と第２基板との接合面における合わせずれを説明する断面模式図である。 図１１Ａは、比較例としての２つの基板の接合面の構成を説明する断面模式図である。 図１１Ｂは、図１１Ａに示した構成における２つの基板の合わせずれを説明する断面模式図である。 図１２Ａは、比較例としての２つの基板の接合面の構成を説明する断面模式図である。 図１２Ｂは、図１２Ａに示した構成における２つの基板の合わせずれを説明する断面模式図である。 図１３Ａは、第１基板および第２基板のそれぞれの接合面における複数の接合電極およびシールド電極のレイアウトの一例を表す平面模式図である。 図１３Ｂは、第１基板および第２基板のそれぞれの接合面における複数の接合電極およびシールド電極のレイアウトの他の例を表す平面模式図である。 図１３Ｃは、第１基板および第２基板のそれぞれの接合面における複数の接合電極およびシールド電極のレイアウトの他の例を表す平面模式図である。 図１４Ａは、図１０Ａに示した第１基板および第２基板の接合面における複数の接合電極およびシールド電極の製造工程を説明する断面模式図である。 図１４Ｂは、図１４Ａに続く工程を表す断面模式図である。 図１４Ｃは、図１４Ｂに続く工程を表す断面模式図である。 図１４Ｄは、図１４Ｃに続く工程を表す断面模式図である。 図１４Ｅは、図１４Ｄに続く工程を表す断面模式図である。 図１４Ｆは、図１４Ｅに続く工程を表す断面模式図である。 図１４Ｇは、図１４Ｆに続く工程を表す断面模式図である。 図１４Ｈは、図１４Ｇに続く工程を表す断面模式図である。 図１５は、図３に示した撮像装置への入力信号等の経路について説明するための模式図である。 図１６は、図３に示した撮像装置の画素信号の信号経路について説明するための模式図である。 図１７Ａは、本開示の変形例１に係る複数の接合電極およびシールド電極の製造工程を説明する断面模式図である。 図１７Ｂは、図１７Ａに続く工程を表す断面模式図である。 図１７Ｃは、図１７Ｂに続く工程を表す断面模式図である。 図１７Ｄは、図１７Ｃに続く工程を表す断面模式図である。 図１８は、本開示の変形例１に係る複数の接合電極およびシールド電極の詳細な構成を説明する断面模式図である。 図１９Ａは、本開示の変形例２に係る複数の接合電極およびシールド電極の製造工程を説明する断面模式図である。 図１９Ｂは、図１９Ａに続く工程を表す断面模式図である。 図１９Ｃは、図１９Ｂに続く工程を表す断面模式図である。 図１９Ｄは、図１９Ｃに続く工程を表す断面模式図である。 図１９Ｅは、図１９Ｄに続く工程を表す断面模式図である。 図１９Ｆは、図１９Ｅに続く工程を表す断面模式図である。 図２０Ａは、本開示の変形例３に係る複数の接合電極およびシールド電極の製造工程を説明する断面模式図である。 図２０Ｂは、図２０Ａに続く工程を表す断面模式図である。 図２０Ｃは、図２０Ｂに続く工程を表す断面模式図である。 図２０Ｄは、図２０Ｃに続く工程を表す断面模式図である。 図２０Ｅは、図２０Ｄに続く工程を表す断面模式図である。 図２０Ｆは、図２０Ｅに続く工程を表す断面模式図である。 図２１Ａは、本開示の変形例４に係る複数の接合電極およびシールド電極の製造工程を説明する断面模式図である。 図２１Ｂは、図２１Ａに続く工程を表す断面模式図である。 図２１Ｃは、図２１Ｂに続く工程を表す断面模式図である。 図２１Ｄは、図２１Ｃに続く工程を表す断面模式図である。 図２１Ｅは、図２１Ｄに続く工程を表す断面模式図である。 図２２Ａは、本開示の変形例５に係る複数の接合電極およびシールド電極の製造工程を説明する断面模式図である。 図２２Ｂは、図２２Ａに続く工程を表す断面模式図である。 図２２Ｃは、図２２Ｂに続く工程を表す断面模式図である。 図２２Ｄは、図２２Ｃに続く工程を表す断面模式図である。 図２２Ｅは、図２２Ｄに続く工程を表す断面模式図である。 図２２Ｆは、図２２Ｅに続く工程を表す断面模式図である。 図２２Ｇは、図２２Ｆに続く工程を表す断面模式図である。 図２２Ｈは、図２２Ｇに続く工程を表す断面模式図である。 図２３は、図１に示した撮像装置を有する電子機器の構成例を表すブロック図である。 図２４Ａは、図１等に示した撮像装置を用いた光検出システムの全体構成の一例を表す模式図である。 図２４Ｂは、図２４Ａに示した光検出システムの回路構成の一例を表す図である。 図２５は、車両制御システムの概略的な構成の一例を示すブロック図である。 図２６は、車外情報検出部及び撮像部の設置位置の一例を示す説明図である。 図２７は、内視鏡手術システムの概略的な構成の一例を示す図である。 図２８は、カメラヘッド及びＣＣＵの機能構成の一例を示すブロック図である。
　以下、本開示を実施するための形態について、図面を参照して詳細に説明する。なお、説明は以下の順序で行う。
　１．実施の形態（第１基板と第２基板との接合面において隣り合う接合電極の間に、接合電極の接合面よりも後退した対向面を有するシールド電極を設けた撮像装置の例）
　２．変形例
　　　２－１．変形例１（複数の接合電極およびシールド電極の構造および製造方法の他の例）
　　　２－２．変形例２（複数の接合電極およびシールド電極の構造および製造方法の他の例）
　　　２－３．変形例３（複数の接合電極およびシールド電極の構造および製造方法の他の例）
　　　２－４．変形例４（複数の接合電極およびシールド電極の構造および製造方法の他の例）
　　　２－５．変形例５（複数の接合電極およびシールド電極の構造および製造方法の他の例）
　３．適用例
　４．応用例
＜１．実施の形態＞
[撮像装置の機能構成]
　図１は、本開示の一実施の形態に係る半導体装置としての撮像装置１の機能構成の一例を示すブロック図である。
　図１の撮像装置１は、例えば、入力部５１０Ａ、行駆動部５２０、タイミング制御部５３０、画素アレイ部５４０、列信号処理部５５０、画像信号処理部５６０および出力部５１０Ｂを含んでいる。
　画素アレイ部５４０には、画素５４１がアレイ状に繰り返し配置されている。より具体的には、複数の画素を含んだ画素共有ユニット５３９が繰り返し単位となり、これが、行方向と列方向とからなるアレイ状に繰り返し配置されている。なお、本明細書では、便宜上、行方向をＨ方向、行方向と直交する列方向をＶ方向、と呼ぶ場合がある。図１の例において、１つの画素共有ユニット５３９が、４つの画素（画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄ）を含んでいる。画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄは各々、フォトダイオードＰＤ（後述の図６等に図示）を有している。画素共有ユニット５３９は、１つの画素回路（後述の図３の画素回路２１０）を共有する単位である。換言すれば、４つの画素（画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄ）毎に、１つの画素回路（後述の画素回路２１０）を有している。この画素回路を時分割で動作させることにより、画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄ各々の画素信号が順次読み出されるようになっている。画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄは、例えば２行×２列で配置されている。画素アレイ部５４０には、画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄとともに、複数の行駆動信号線５４２および複数の垂直信号線（列読出し線）５４３が設けられている。行駆動信号線５４２は、画素アレイ部５４０において行方向に並んで配列された、複数の画素共有ユニット５３９各々に含まれる画素５４１を駆動する。画素共有ユニット５３９のうち、行方向に並んで配列された各画素を駆動する。後に図４を参照して詳しく説明するが、画素共有ユニット５３９には、複数のトランジスタが設けられている。これら複数のトランジスタをそれぞれ駆動するために、１つの画素共有ユニット５３９には複数の行駆動信号線５４２が接続されている。垂直信号線（列読出し線）５４３には、画素共有ユニット５３９が接続されている。画素共有ユニット５３９に含まれる画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄ各々から、垂直信号線（列読出し線）５４３を介して画素信号が読み出される。
　行駆動部５２０は、例えば、画素駆動するための行の位置を決める行アドレス制御部、言い換えれば、行デコーダ部と、画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄを駆動するための信号を発生させる行駆動回路部とを含んでいる。
　列信号処理部５５０は、例えば、垂直信号線５４３に接続され、画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄ（画素共有ユニット５３９）とソースフォロア回路を形成する負荷回路部を備える。列信号処理部５５０は、垂直信号線５４３を介して画素共有ユニット５３９から読み出された信号を増幅する増幅回路部を有していてもよい。列信号処理部５５０は、ノイズ処理部を有していてもよい。ノイズ処理部では、例えば、光電変換の結果として画素共有ユニット５３９から読み出された信号から、系のノイズレベルが取り除かれる。
　列信号処理部５５０は、例えば、アナログデジタルコンバータ（ＡＤＣ）を有している。アナログデジタルコンバータでは、画素共有ユニット５３９から読み出された信号もしくは上記ノイズ処理されたアナログ信号がデジタル信号に変換される。ＡＤＣは、例えば、コンパレータ部およびカウンタ部を含んでいる。コンパレータ部では、変換対象となるアナログ信号と、これと比較対象となる参照信号とが比較される。カウンタ部では、コンパレータ部での比較結果が反転するまでの時間が計測されるようになっている。列信号処理部５５０は、読出し列を走査する制御を行う水平走査回路部を含んでいてもよい。
　タイミング制御部５３０は、装置へ入力された基準クロック信号やタイミング制御信号を基にして、行駆動部５２０および列信号処理部５５０へ、タイミングを制御する信号を供給する。
　画像信号処理部５６０は、光電変換の結果得られたデータ、言い換えれば、撮像装置１における撮像動作の結果得られたデータに対して、各種の信号処理を施す回路である。画像信号処理部５６０は、例えば、画像信号処理回路部およびデータ保持部を含んでいる。画像信号処理部５６０は、プロセッサ部を含んでいてもよい。
　画像信号処理部５６０において実行される信号処理の一例は、ＡＤ変換された撮像データが、暗い被写体を撮影したデータである場合には階調を多く持たせ、明るい被写体を撮影したデータである場合には階調を少なくするトーンカーブ補正処理である。この場合、撮像データの階調をどのようなトーンカーブに基づいて補正するか、トーンカーブの特性データを予め画像信号処理部５６０のデータ保持部に記憶させておくことが望ましい。
　入力部５１０Ａは、例えば、上記基準クロック信号、タイミング制御信号および特性データなどを装置外部から撮像装置１へ入力するためのものである。タイミング制御信号は、例えば、垂直同期信号および水平同期信号などである。特性データは、例えば、画像信号処理部５６０のデータ保持部へ記憶させるためのものである。入力部５１０Ａは、例えば、入力端子５１１、入力回路部５１２、入力振幅変更部５１３、入力データ変換回路部５１４および電源供給部（不図示）を含んでいる。
　入力端子５１１は、データを入力するための外部端子である。入力回路部５１２は、入力端子５１１へ入力された信号を撮像装置１の内部へと取り込むためのものである。入力振幅変更部５１３では、入力回路部５１２で取り込まれた信号の振幅が、撮像装置１の内部で利用しやすい振幅へと変更される。入力データ変換回路部５１４では、入力データのデータ列の並びが変更される。入力データ変換回路部５１４は、例えば、シリアルパラレル変換回路により構成されている。このシリアルパラレル変換回路では、入力データとして受け取ったシリアル信号がパラレル信号へと変換される。なお、入力部５１０Ａでは、入力振幅変更部５１３および入力データ変換回路部５１４が、省略されていてもよい。電源供給部は、外部から撮像装置１へ供給された電源をもとにして、撮像装置１の内部で必要となる各種の電圧に設定された電源を供給する。
　撮像装置１が外部のメモリデバイスと接続されるとき、入力部５１０Ａには、外部のメモリデバイスからのデータを受け取るメモリインタフェース回路が設けられていてもよい。外部のメモリデバイスは、例えば、フラッシュメモリ、ＳＲＡＭおよびＤＲＡＭ等である。
　出力部５１０Ｂは、画像データを装置外部へと出力する。この画像データは、例えば、撮像装置１で撮影された画像データ、および、画像信号処理部５６０で信号処理された画像データ等である。出力部５１０Ｂは、例えば、出力データ変換回路部５１５、出力振幅変更部５１６、出力回路部５１７および出力端子５１８を含んでいる。
　出力データ変換回路部５１５は、例えば、パラレルシリアル変換回路により構成されており、出力データ変換回路部５１５では、撮像装置１内部で使用したパラレル信号がシリアル信号へと変換される。出力振幅変更部５１６は、撮像装置１の内部で用いた信号の振幅を変更する。変更された振幅の信号は、撮像装置１の外部に接続される外部デバイスで利用しやすくなる。出力回路部５１７は、撮像装置１の内部から装置外部へとデータを出力する回路であり、出力回路部５１７により、出力端子５１８に接続された撮像装置１外部の配線が駆動される。出力端子５１８では、撮像装置１から装置外部へとデータが出力される。出力部５１０Ｂでは、出力データ変換回路部５１５および出力振幅変更部５１６が、省略されていてもよい。
　撮像装置１が外部のメモリデバイスと接続されるとき、出力部５１０Ｂには、外部のメモリデバイスへとデータを出力するメモリインタフェース回路が設けられていてもよい。外部のメモリデバイスは、例えば、フラッシュメモリ、ＳＲＡＭおよびＤＲＡＭ等である。
[撮像装置１の概略構成]
　図２および図３は、撮像装置１の概略構成の一例を表したものである。撮像装置１は、３つの基板（第１基板１００、第２基板２００、第３基板３００）を備えている。図２は、第１基板１００、第２基板２００、第３基板３００各々の平面構成を模式的に表したものであり、図３は、互いに積層された第１基板１００、第２基板２００および第３基板３００の断面構成を模式的に表している。図３は、図２に示したＡ－Ａ’線に沿った断面構成に対応する。撮像装置１は、３つの基板（第１基板１００、第２基板２００、第３基板３００）を貼り合わせて構成された３次元構造の撮像装置である。第１基板１００は、半導体層１００Ｓおよび配線層１００Ｔを含む。第２基板２００は、半導体層２００Ｓおよび配線層２００Ｔを含む。第３基板３００は、半導体層３００Ｓおよび配線層３００Ｔを含む。ここで、第１基板１００、第２基板２００および第３基板３００の各基板に含まれる配線とその周囲の層間絶縁膜を合せたものを、便宜上、それぞれの基板（第１基板１００、第２基板２００および第３基板３００）に設けられた配線層（１００Ｔ、２００Ｔ、３００Ｔ）と呼ぶ。第１基板１００、第２基板２００および第３基板３００は、この順に積層されており、積層方向に沿って、半導体層１００Ｓ、配線層１００Ｔ、半導体層２００Ｓ、配線層２００Ｔ、配線層３００Ｔおよび半導体層３００Ｓの順に配置されている。第１基板１００、第２基板２００および第３基板３００の具体的な構成については後述する。図３に示した矢印は、撮像装置１への光Ｌの入射方向を表す。本明細書では、便宜上、以降の断面図で、撮像装置１における光入射側を「下」「下側」「下方」、光入射側と反対側を「上」「上側」「上方」と呼ぶ場合がある。また、本明細書では、便宜上、半導体層と配線層を備えた基板に関して、配線層の側を表面、半導体層の側を裏面と呼ぶ場合がある。なお、明細書の記載は、上記の呼び方に限定されない。撮像装置１は、例えば、フォトダイオードを有する第１基板１００の裏面側から光が入射する、裏面照射型撮像装置となっている。
　画素アレイ部５４０および画素アレイ部５４０に含まれる画素共有ユニット５３９は、ともに、第１基板１００および第２基板２００の双方を用いて構成されている。第１基板１００には、画素共有ユニット５３９が有する複数の画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄが設けられている。これらの画素５４１のそれぞれが、フォトダイオード（後述のフォトダイオードＰＤ）および転送トランジスタ（後述の転送トランジスタＴＲ）を有している。第２基板２００には、画素共有ユニット５３９が有する画素回路（後述の画素回路２１０）が設けられている。画素回路は、画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄ各々のフォトダイオードから転送トランジスタを介して転送された画素信号を読み出し、あるいは、フォトダイオードをリセットする。この第２基板２００は、このような画素回路に加えて、行方向に延在する複数の行駆動信号線５４２および列方向に延在する複数の垂直信号線５４３を有している。第２基板２００は、更に、行方向に延在する電源線５４４（後述の電源線ＶＤＤ等）を有している。第３基板３００は、例えば、入力部５１０Ａ，行駆動部５２０、タイミング制御部５３０、列信号処理部５５０、画像信号処理部５６０および出力部５１０Ｂを有している。行駆動部５２０は、例えば、第１基板１００、第２基板２００および第３基板３００の積層方向（以下、単に積層方向という）において、一部が画素アレイ部５４０に重なる領域に設けられている。より具体的には、行駆動部５２０は、積層方向において、画素アレイ部５４０のＨ方向の端部近傍に重なる領域に設けられている。列信号処理部５５０は、例えば、積層方向において、一部が画素アレイ部５４０に重なる領域に設けられている。より具体的には、列信号処理部５５０は、積層方向において、画素アレイ部５４０のＶ方向の端部近傍に重なる領域に設けられている。図示は省略するが、入力部５１０Ａおよび出力部５１０Ｂは、第３基板３００以外の部分に配置されていてもよく、例えば、第２基板２００に配置されていてもよい。あるいは、第１基板１００の裏面（光入射面）側に入力部５１０Ａおよび出力部５１０Ｂを設けるようにしてもよい。なお、上記第２基板２００に設けられた画素回路は、別の呼称として、画素トランジスタ回路、画素トランジスタ群、画素トランジスタ、画素読み出し回路または読出回路と呼ばれることもある。本明細書では、画素回路との呼称を用いる。
　第１基板１００と第２基板２００とは、詳細は後述するが、例えば、複数のコンタクト部（後述の複数の接合電極１２４，２１５）を介して電気的に接続されている（例えば、図８Ａ参照）。第２基板２００と第３基板３００とは、例えば、コンタクト部２０１，２０２，３０１，３０２を介して電気的に接続されている。第２基板２００にコンタクト部２０１，２０２が設けられ、第３基板３００にコンタクト部３０１，３０２が設けられている。第２基板２００のコンタクト部２０１が第３基板３００のコンタクト部３０１に接し、第２基板２００のコンタクト部２０２が第３基板３００のコンタクト部３０２に接している。第２基板２００は、複数のコンタクト部２０１が設けられたコンタクト領域２０１Ｒと、複数のコンタクト部２０２が設けられたコンタクト領域２０２Ｒとを有している。第３基板３００は、複数のコンタクト部３０１が設けられたコンタクト領域３０１Ｒと、複数のコンタクト部３０２が設けられたコンタクト領域３０２Ｒとを有している。コンタクト領域２０１Ｒ，３０１Ｒは、例えば図３に示したように、積層方向において、画素アレイ部５４０と行駆動部５２０との間に設けられている。換言すれば、コンタクト領域２０１Ｒ，３０１Ｒは、例えば、行駆動部５２０（第３基板３００）と、画素アレイ部５４０（第２基板２００）とが積層方向に重なる領域、もしくはこの近傍領域に設けられている。コンタクト領域２０１Ｒ，３０１Ｒは、例えば、このような領域のうち、Ｈ方向の端部に配置されている。第３基板３００では、例えば、行駆動部５２０の一部、具体的には行駆動部５２０のＨ方向の端部に重なる位置にコンタクト領域３０１Ｒが設けられている。コンタクト部２０１，３０１は、例えば、第３基板３００に設けられた行駆動部５２０と、第２基板２００に設けられた行駆動信号線５４２とを接続するものである。コンタクト部２０１，３０１は、例えば、第３基板３００に設けられた入力部５１０Ａと電源線５４４および基準電位線（後述の基準電位線ＶＳＳ）とを接続していてもよい。コンタクト領域２０２Ｒ，３０２Ｒは、積層方向において、画素アレイ部５４０と列信号処理部５５０との間に設けられている。換言すれば、コンタクト領域２０２Ｒ，３０２Ｒは、例えば、列信号処理部５５０（第３基板３００）と画素アレイ部５４０（第２基板２００）とが積層方向に重なる領域、もしくはこの近傍領域に設けられている。コンタクト領域２０２Ｒ，３０２Ｒは、例えば、このような領域のうち、Ｖ方向の端部に配置されている。第３基板３００では、例えば、列信号処理部５５０の一部、具体的には列信号処理部５５０のＶ方向の端部に重なる位置にコンタクト領域３０１Ｒが設けられている。コンタクト部２０２，３０２は、例えば、画素アレイ部５４０が有する複数の画素共有ユニット５３９各々から出力された画素信号（フォトダイオードでの光電変換の結果発生した電荷の量に対応した信号）を、第３基板３００に設けられた列信号処理部５５０へと接続するためのものである。画素信号は、第２基板２００から第３基板３００に送られるようになっている。
　図３は、上記のように、撮像装置１の断面図の一例である。第１基板１００、第２基板２００、第３基板３００は、配線層１００Ｔ，２００Ｔ，３００Ｔを介して電気的に接続される。例えば、撮像装置１は、第２基板２００と第３基板３００とを電気的に接続する電気的接続部を有する。具体的には、導電材料で形成された電極でコンタクト部２０１，２０２，３０１，３０２を形成する。導電材料は、例えば、銅（Ｃｕ）、アルミニウム（Ａｌ）、金（Ａｕ）などの金属材料で形成される。コンタクト領域２０１Ｒ，２０２Ｒ，３０１Ｒ，３０２Ｒは、例えば電極として形成された配線同士を直接接合することで、第２基板２００と第３基板３００とを電気的に接続し、第２基板２００と第３基板３００との信号の入力及び／又は出力を可能にする。
　第２基板２００と第３基板３００とを電気的に接続する電気的接続部は、所望の箇所に設けることができる。例えば、図３においてコンタクト領域２０１Ｒ，２０２Ｒ，３０１Ｒ，３０２Ｒとして述べたように、画素アレイ部５４０と積層方向に重なる領域に設けても良い。また、電気的接続部を画素アレイ部５４０と積層方向に重ならない領域に設けても良い。具体的には、画素アレイ部５４０の外側に配置された周辺部と、積層方向に重なる領域に設けても良い。
　第１基板１００および第２基板２００には、例えば、接続孔部Ｈ１，Ｈ２が設けられている。接続孔部Ｈ１，Ｈ２は、第１基板１００および第２基板２００を貫通している。接続孔部Ｈ１，Ｈ２は、画素アレイ部５４０（または画素アレイ部５４０に重なる部分）の外側に設けられている。例えば、接続孔部Ｈ１は、Ｈ方向において画素アレイ部５４０より外側に配置されており、接続孔部Ｈ２は、Ｖ方向において画素アレイ部５４０よりも外側に配置されている。例えば、接続孔部Ｈ１は、第３基板３００に設けられた入力部５１０Ａに達しており、接続孔部Ｈ２は、第３基板３００に設けられた出力部５１０Ｂに達している。接続孔部Ｈ１，Ｈ２は、空洞でもよく、少なくとも一部に導電材料を含んでいても良い。例えば、入力部５１０Ａ及び／又は出力部５１０Ｂとして形成された電極に、ボンディングワイヤを接続する構成がある。または、入力部５１０Ａ及び／又は出力部５１０Ｂとして形成された電極と、接続孔部Ｈ１，Ｈ２に設けられた導電材料とを接続する構成がある。接続孔部Ｈ１，Ｈ２に設けられた導電材料は、接続孔部Ｈ１，Ｈ２の一部または全部に埋め込まれていても良く、導電材料が接続孔部Ｈ１，Ｈ２の側壁に形成されていても良い。
　なお、図３では第３基板３００に入力部５１０Ａ、出力部５１０Ｂを設ける構造としたが、これに限定されない。例えば、配線層２００Ｔ，３００Ｔを介して第３基板３００の信号を第２基板２００へ送ることで、入力部５１０Ａ及び／又は出力部５１０Ｂを第２基板２００に設けることもできる。同様に、配線層１００Ｔ，２００Ｔを介して、第２基板２００の信号を第１基板１００へ送ることで、入力部５１０Ａ及び／又は出力部５１０Ｂを第１基板１００に設けることもできる。
　図４は、画素共有ユニット５３９の構成の一例を表す等価回路図である。画素共有ユニット５３９は、複数の画素５４１（図４では、画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄの４つの画素５４１を表す）と、この複数の画素５４１に接続された１の画素回路２１０と、画素回路２１０に接続された垂直信号線５４３とを含んでいる。画素回路２１０は、例えば、４つのトランジスタ、具体的には、増幅トランジスタＡＭＰ、選択トランジスタＳＥＬ、リセットトランジスタＲＳＴおよびＦＤ変換ゲイン切替トランジスタＦＤＧを含んでいる。上述のように、画素共有ユニット５３９は、１の画素回路２１０を時分割で動作させることにより、画素共有ユニット５３９に含まれる４つの画素５４１（画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄ）それぞれの画素信号を順次垂直信号線５４３へ出力するようになっている。複数の画素５４１に１の画素回路２１０が接続されており、この複数の画素５４１の画素信号が、１の画素回路２１０により時分割で出力される態様を、「複数の画素５４１が１の画素回路２１０を共有する」という。
　画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄは、互いに共通の構成要素を有している。以降、画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄの構成要素を互いに区別するために、画素５４１Ａの構成要素の符号の末尾には識別番号１、画素５４１Ｂの構成要素の符号の末尾には識別番号２、画素５４１Ｃの構成要素の符号の末尾には識別番号３、画素５４１Ｄの構成要素の符号の末尾には識別番号４を付与する。画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄの構成要素を互いに区別する必要のない場合には、画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄの構成要素の符号の末尾の識別番号を省略する。
　画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄは、例えば、フォトダイオードＰＤと、フォトダイオードＰＤと電気的に接続された転送トランジスタＴＲと、転送トランジスタＴＲに電気的に接続されたフローティングディフュージョンＦＤとを有している。フォトダイオードＰＤ（ＰＤ１，ＰＤ２，ＰＤ３，ＰＤ４）では、カソードが転送トランジスタＴＲのソースに電気的に接続されており、アノードが基準電位線（例えばグラウンド）に電気的に接続されている。フォトダイオードＰＤは、入射した光を光電変換し、その受光量に応じた電荷を発生する。転送トランジスタＴＲ（転送トランジスタＴＲ１，ＴＲ２，ＴＲ３，ＴＲ４）は、例えば、ｎ型のＣＭＯＳ（Complementary Metal Oxide Semiconductor）トランジスタである。転送トランジスタＴＲでは、ドレインがフローティングディフュージョンＦＤに電気的に接続され、ゲートが駆動信号線に電気的に接続されている。この駆動信号線は、１の画素共有ユニット５３９に接続された複数の行駆動信号線５４２（図１参照）のうちの一部である。転送トランジスタＴＲは、フォトダイオードＰＤで発生した電荷をフローティングディフュージョンＦＤへと転送する。フローティングディフュージョンＦＤ（フローティングディフュージョンＦＤ１，ＦＤ２，ＦＤ３，ＦＤ４）は、ｐ型半導体層中に形成されたｎ型拡散層領域である。フローティングディフュージョンＦＤは、フォトダイオードＰＤから転送された電荷を一時的に保持する電荷保持手段であり、かつ、その電荷量に応じた電圧を発生させる、電荷―電圧変換手段である。
　１の画素共有ユニット５３９に含まれる４つのフローティングディフュージョンＦＤ（フローティングディフュージョンＦＤ１，ＦＤ２，ＦＤ３，ＦＤ４）は、互いに電気的に接続されるとともに、増幅トランジスタＡＭＰのゲートおよびＦＤ変換ゲイン切替トランジスタＦＤＧのソースに電気的に接続されている。ＦＤ変換ゲイン切替トランジスタＦＤＧのドレインはリセットトランジスタＲＳＴのソースに接続され、ＦＤ変換ゲイン切替トランジスタＦＤＧのゲートは駆動信号線に接続されている。この駆動信号線は、１の画素共有ユニット５３９に接続された複数の行駆動信号線５４２のうちの一部である。リセットトランジスタＲＳＴのドレインは電源線ＶＤＤに接続され、リセットトランジスタＲＳＴのゲートは駆動信号線に接続されている。この駆動信号線は、１の画素共有ユニット５３９に接続された複数の行駆動信号線５４２のうちの一部である。増幅トランジスタＡＭＰのゲートはフローティングディフュージョンＦＤに接続され、増幅トランジスタＡＭＰのドレインは電源線ＶＤＤに接続され、増幅トランジスタＡＭＰのソースは選択トランジスタＳＥＬのドレインに接続されている。選択トランジスタＳＥＬのソースは垂直信号線５４３に接続され、選択トランジスタＳＥＬのゲートは駆動信号線に接続されている。この駆動信号線は、１の画素共有ユニット５３９に接続された複数の行駆動信号線５４２のうちの一部である。
　転送トランジスタＴＲは、転送トランジスタＴＲがオン状態となると、フォトダイオードＰＤの電荷をフローティングディフュージョンＦＤに転送する。転送トランジスタＴＲのゲート（転送ゲートＴＧ）は、例えば、いわゆる縦型電極を含んでおり、後述の図６に示すように、半導体層（後述の図６の半導体層１００Ｓ）の表面からＰＤに達する深さまで延在して設けられている。リセットトランジスタＲＳＴは、フローティングディフュージョンＦＤの電位を所定の電位にリセットする。リセットトランジスタＲＳＴがオン状態となると、フローティングディフュージョンＦＤの電位を電源線ＶＤＤの電位にリセットする。選択トランジスタＳＥＬは、画素回路２１０からの画素信号の出力タイミングを制御する。増幅トランジスタＡＭＰは、画素信号として、フローティングディフュージョンＦＤに保持された電荷のレベルに応じた電圧の信号を生成する。増幅トランジスタＡＭＰは、選択トランジスタＳＥＬを介して垂直信号線５４３に接続されている。この増幅トランジスタＡＭＰは、列信号処理部５５０において、垂直信号線５４３に接続された負荷回路部とともにソースフォロアを構成している。増幅トランジスタＡＭＰは、選択トランジスタＳＥＬがオン状態となると、フローティングディフュージョンＦＤの電圧を、垂直信号線５４３を介して列信号処理部５５０に出力する。リセットトランジスタＲＳＴ、増幅トランジスタＡＭＰおよび選択トランジスタＳＥＬは、例えば、Ｎ型のＣＭＯＳトランジスタである。
　ＦＤ変換ゲイン切替トランジスタＦＤＧは、フローティングディフュージョンＦＤでの電荷―電圧変換のゲインを変更する際に用いられる。一般に、暗い場所での撮影時には画素信号が小さい。Ｑ＝ＣＶに基づき、電荷電圧変換を行う際に、フローティングディフュージョンＦＤの容量（ＦＤ容量Ｃ）が大きければ、増幅トランジスタＡＭＰで電圧に変換した際のＶが小さくなってしまう。一方、明るい場所では、画素信号が大きくなるので、ＦＤ容量Ｃが大きくなければ、フローティングディフュージョンＦＤで、フォトダイオードＰＤの電荷を受けきれない。さらに、増幅トランジスタＡＭＰで電圧に変換した際のＶが大きくなりすぎないように（言い換えると、小さくなるように）、ＦＤ容量Ｃが大きくなっている必要がある。これらを踏まえると、ＦＤ変換ゲイン切替トランジスタＦＤＧをオンにしたときには、ＦＤ変換ゲイン切替トランジスタＦＤＧ分のゲート容量が増えるので、全体のＦＤ容量Ｃが大きくなる。一方、ＦＤ変換ゲイン切替トランジスタＦＤＧをオフにしたときには、全体のＦＤ容量Ｃが小さくなる。このように、ＦＤ変換ゲイン切替トランジスタＦＤＧをオンオフ切り替えることで、ＦＤ容量Ｃを可変にし、変換効率を切り替えることができる。ＦＤ変換ゲイン切替トランジスタＦＤＧは、例えば、Ｎ型のＣＭＯＳトランジスタである。
　なお、ＦＤ変換ゲイン切替トランジスタＦＤＧを設けない構成も可能である。このとき、例えば、画素回路２１０は、例えば増幅トランジスタＡＭＰ、選択トランジスタＳＥＬおよびリセットトランジスタＲＳＴの３つのトランジスタで構成される。画素回路２１０は、例えば、増幅トランジスタＡＭＰ、選択トランジスタＳＥＬ、リセットトランジスタＲＳＴおよびＦＤ変換ゲイン切替トランジスタＦＤＧなどの画素トランジスタの少なくとも１つを有する。
　選択トランジスタＳＥＬは、電源線ＶＤＤと増幅トランジスタＡＭＰとの間に設けられていてもよい。この場合、リセットトランジスタＲＳＴのドレインが電源線ＶＤＤおよび選択トランジスタＳＥＬのドレインに電気的に接続されている。選択トランジスタＳＥＬのソースが増幅トランジスタＡＭＰのドレインに電気的に接続されており、選択トランジスタＳＥＬのゲートが行駆動信号線５４２に電気的に接続されている。増幅トランジスタＡＭＰのソース（画素回路２１０の出力端）が垂直信号線５４３に電気的に接続されており、増幅トランジスタＡＭＰのゲートがリセットトランジスタＲＳＴのソースに電気的に接続されている。なお、図示は省略するが、１の画素回路２１０を共有する画素５４１の数は、４以外であってもよい。例えば、２つまたは８つの画素５４１が１の画素回路２１０を共有してもよい。
　図５は、複数の画素共有ユニット５３９と、垂直信号線５４３との接続態様の一例を表したものである。例えば、列方向に並ぶ４つの画素共有ユニット５３９が４つのグループに分けられており、この４つのグループ各々に垂直信号線５４３が接続されている。図５には、説明を簡単にするため、４つのグループが各々、１つの画素共有ユニット５３９を有する例を示したが、４つのグループが各々、複数の画素共有ユニット５３９を含んでいてもよい。このように、撮像装置１では、列方向に並ぶ複数の画素共有ユニット５３９が、１つまたは複数の画素共有ユニット５３９を含むグループに分けられていてもよい。例えば、このグループそれぞれに、垂直信号線５４３および列信号処理部５５０が接続されており、それぞれのグループから画素信号を同時に読み出すことができるようになっている。あるいは、撮像装置１では、列方向に並ぶ複数の画素共有ユニット５３９に１つの垂直信号線５４３が接続されていてもよい。このとき、１つの垂直信号線５４３に接続された複数の画素共有ユニット５３９から、時分割で順次画素信号が読み出されるようになっている。
[撮像装置の具体的構成]
　図６は、撮像装置１の第１基板１００、第２基板２００および第３基板３００の主面に対して垂直方向の断面構成の一例を表したものである。図６は、構成要素の位置関係を分かりやすくするため、模式的に表したものであり、実際の断面と異なっていてもよい。撮像装置１では、第１基板１００、第２基板２００および第３基板３００がこの順に積層されている。撮像装置１は、さらに、第１基板１００の裏面側（光入射面側）に受光レンズ４０１を有している。受光レンズ４０１と第１基板１００との間に、カラーフィルタ層（図示せず）が設けられていてもよい。受光レンズ４０１は、例えば、画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄ各々に設けられている。撮像装置１は、例えば、裏面照射型の撮像装置である。撮像装置１は、中央部に配置された画素アレイ部５４０と、画素アレイ部５４０の外側に配置された周辺部５４０Ｂとを有している。
　第１基板１００は、受光レンズ４０１側から順に、絶縁膜１１１、固定電荷膜１１２、半導体層１００Ｓおよび配線層１００Ｔを有している。半導体層１００Ｓは、例えばシリコン基板により構成されている。半導体層１００Ｓは、例えば、表面（配線層１００Ｔ側の面）の一部およびその近傍に、ｐウェル層１１５を有しており、それ以外の領域（ｐウェル層１１５よりも深い領域）に、ｎ型半導体領域１１４を有している。例えば、このｎ型半導体領域１１４およびｐウェル層１１５によりｐｎ接合型のフォトダイオードＰＤが構成されている。ｐウェル層１１５は、ｐ型半導体領域である。
　図７Ａは、第１基板１００の平面構成の一例を表したものである。図７Ａは、主に、第１基板１００の画素分離部１１７、フォトダイオードＰＤ、フローティングディフュージョンＦＤ、ＶＳＳコンタクト領域１１８および転送トランジスタＴＲの平面構成を表している。図６とともに、図７Ａを用いて第１基板１００の構成について説明する。
　半導体層１００Ｓの表面近傍には、フローティングディフュージョンＦＤおよびＶＳＳコンタクト領域１１８が設けられている。フローティングディフュージョンＦＤは、ｐウェル層１１５内に設けられたｎ型半導体領域により構成されている。画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄ各々のフローティングディフュージョンＦＤ（フローティングディフュージョンＦＤ１，ＦＤ２，ＦＤ３，ＦＤ４）は、例えば、図７Ａに示したように、画素共有ユニット５３９の中央部に互いに近接して設けられている。詳細は後述するが、この画素共有ユニット５３９に含まれる４つのフローティングディフュージョン（フローティングディフュージョンＦＤ１，ＦＤ２，ＦＤ３，ＦＤ４）は、第１基板１００内（より具体的には配線層１００Ｔの内）で、電気的接続手段（後述のパッド部１２０）を介して互いに電気的に接続されている。更に、フローティングディフュージョンＦＤは、第１基板１００から第２基板２００へ（より具体的には、配線層１００Ｔから配線層２００Ｔへ）と電気的手段を介して接続されている。第２基板２００（より具体的には配線層２００Ｔの内部）では、この電気的手段により、フローティングディフュージョンＦＤが、増幅トランジスタＡＭＰのゲートおよびＦＤ変換ゲイン切替トランジスタＦＤＧのソースに電気的に接続されている。
　ＶＳＳコンタクト領域１１８は、基準電位線ＶＳＳに電気的に接続される領域であり、フローティングディフュージョンＦＤと離間して配置されている。例えば、画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄでは、各画素のＶ方向の一端にフローティングディフュージョンＦＤが配置され、他端にＶＳＳコンタクト領域１１８が配置されている。ＶＳＳコンタクト領域１１８は、例えば、ｐ型半導体領域により構成されている。ＶＳＳコンタクト領域１１８は、例えば接地電位や固定電位に接続されている。これにより、半導体層１００Ｓに基準電位が供給される。
　第１基板１００には、フォトダイオードＰＤ、フローティングディフュージョンＦＤおよびＶＳＳコンタクト領域１１８とともに、転送トランジスタＴＲが設けられている。このフォトダイオードＰＤ、フローティングディフュージョンＦＤ、ＶＳＳコンタクト領域１１８および転送トランジスタＴＲは、画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄ各々に設けられている。転送トランジスタＴＲは、半導体層１００Ｓの表面側（光入射面側とは反対側、第２基板２００側）に設けられている。転送トランジスタＴＲは、転送ゲートＴＧを有している。転送ゲートＴＧは、例えば、半導体層１００Ｓの表面に対向する水平部分ＴＧｂと、半導体層１００Ｓ内に設けられた垂直部分ＴＧａとを含んでいる。垂直部分ＴＧａは、半導体層１００Ｓの厚み方向に延在している。垂直部分ＴＧａの一端は水平部分ＴＧｂに接し、他端はｎ型半導体領域１１４内に設けられている。転送トランジスタＴＲを、このような縦型トランジスタにより構成することにより、画素信号の転送不良が生じにくくなり、画素信号の読み出し効率を向上させることができる。
　転送ゲートＴＧの水平部分ＴＧｂは、垂直部分ＴＧａに対向する位置から例えば、Ｈ方向において画素共有ユニット５３９の中央部に向かって延在している。これにより、転送ゲートＴＧに達する貫通電極（後述の貫通電極ＴＧＶ）のＨ方向の位置を、フローティングディフュージョンＦＤ、ＶＳＳコンタクト領域１１８に接続される貫通電極（後述の貫通電極１２０Ｅ，１２１Ｅ）のＨ方向の位置に近づけることができる。例えば、第１基板１００に設けられた複数の画素共有ユニット５３９は、互いに同じ構成を有している。
　なお、転送トランジスタＴＲは、平面型トランジスタにより構成されていてもよい。このとき、例えば、半導体層１００Ｓの表面上に転送ゲートＴＧが設けられている。例えば、転送ゲートＴＧの側面は、サイドウォールＳＷにより覆われている。サイドウォールＳＷは、例えば窒化シリコン（ＳｉＮ）を含んでいる。半導体層１００Ｓと転送ゲートＴＧとの間には、ゲート絶縁膜が設けられている。画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄ各々の転送ゲートＴＧ（転送ゲートＴＧ１，ＴＧ２，ＴＧ３，ＴＧ４）は、例えば、平面視でフローティングディフュージョンＦＤを囲むように設けられている（例えば、後述する図６参照）。
　半導体層１００Ｓには、画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄを互いに分離する画素分離部１１７が設けられている。画素分離部１１７は、半導体層１００Ｓの法線方向（半導体層１００Ｓの表面に対して垂直な方向）に延在して形成されている。画素分離部１１７は、例えば、図７Ａ，図７Ｂに示したように、画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄを互いに仕切るように設けられており、例えば格子状の平面形状を有している。画素分離部１１７は、例えば、画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄを互いに電気的および光学的に分離する。画素分離部１１７は、例えば、遮光膜１１７Ａおよび絶縁膜１１７Ｂを含んでいる。遮光膜１１７Ａには、例えば、タングステン（Ｗ）等が用いられる。絶縁膜１１７Ｂは、遮光膜１１７Ａとｐウェル層１１５またはｎ型半導体領域１１４との間に設けられている。絶縁膜１１７Ｂは、例えば、酸化シリコン（ＳｉＯ）によって構成されている。画素分離部１１７は、例えば、ＦＴＩ（Full Trench Isolation）構造を有しており、半導体層１００Ｓを貫通している。図示しないが、画素分離部１１７は半導体層１００Ｓを貫通するＦＴＩ構造に限定されない。例えば、半導体層１００Ｓを貫通しないＤＴＩ（Deep Trench Isolation）構造であっても良い。画素分離部１１７は、半導体層１００Ｓの法線方向に延在して、半導体層１００Ｓの一部の領域に形成される。
　半導体層１００Ｓには、例えば、第１ピニング領域１１３および第２ピニング領域１１６が設けられている。第１ピニング領域１１３は、半導体層１００Ｓの裏面近傍に設けられており、ｎ型半導体領域１１４と固定電荷膜１１２との間に配置されている。第２ピニング領域１１６は、画素分離部１１７の側面、具体的には、画素分離部１１７とｐウェル層１１５またはｎ型半導体領域１１４との間に設けられている。第１ピニング領域１１３および第２ピニング領域１１６は、例えば、ｐ型半導体領域により構成されている。
　半導体層１００Ｓと絶縁膜１１１との間には、負の固定電荷を有する固定電荷膜１１２が設けられている。固定電荷膜１１２が誘起する電界により、半導体層１００Ｓの受光面（裏面）側の界面に、ホール蓄積層の第１ピニング領域１１３が形成される。これにより、半導体層１００Ｓの受光面側の界面準位に起因した暗電流の発生が抑えられる。固定電荷膜１１２は、例えば、負の固定電荷を有する絶縁膜によって形成されている。この負の固定電荷を有する絶縁膜の材料としては、例えば、酸化ハフニウム、酸化ジルコン、酸化アルミニウム、酸化チタンまたは酸化タンタルが挙げられる。
　固定電荷膜１１２と絶縁膜１１１との間には、遮光膜１１７Ａが設けられている。この遮光膜１１７Ａは、画素分離部１１７を構成する遮光膜１１７Ａと連続して設けられていてもよい。この固定電荷膜１１２と絶縁膜１１１との間の遮光膜１１７Ａは、例えば、半導体層１００Ｓ内の画素分離部１１７に対向する位置に選択的に設けられている。絶縁膜１１１は、この遮光膜１１７Ａを覆うように設けられている。絶縁膜１１１は、例えば、酸化シリコンにより構成されている。
　半導体層１００Ｓと第２基板２００との間に設けられた配線層１００Ｔは、半導体層１００Ｓ側から、層間絶縁膜１１９、パッド部１２０，１２１、パッシベーション膜１２２および層間絶縁膜１２３をこの順に有している。層間絶縁膜１２３内には、厚み方向に延伸する配線１２０Ｄ，１２１Ｄが設けられている。配線１２０Ｄ，１２１Ｒの下端は、パッド部１２０，１２１にそれぞれ接続されており、上端は、第２基板２００と貼り合わされる層間絶縁膜１２３の表面１２３Ｓに設けられた複数の接合電極１２４にそれぞれ接続されている。転送ゲートＴＧの水平部分ＴＧｂは、例えば、この配線層１００Ｔに設けられている。層間絶縁膜１１９は、半導体層１００Ｓの表面全面にわたって設けられており、半導体層１００Ｓに接している。層間絶縁膜１１９は、例えば酸化シリコン膜により構成されている。なお、配線層１００Ｔの構成は上述の限りでなく、配線と絶縁膜とを有する構成であれば良い。
　図７Ｂは、図７Ａに示した平面構成とともに、パッド部１２０，１２１の構成を表している。パッド部１２０，１２１は、層間絶縁膜１１９上の選択的な領域に設けられている。パッド部１２０は、画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄ各々のフローティングディフュージョンＦＤ（フローティングディフュージョンＦＤ１，ＦＤ２，ＦＤ３，ＦＤ４）を互いに接続するためのものである。パッド部１２０は、例えば、画素共有ユニット５３９毎に、平面視で画素共有ユニット５３９の中央部に配置されている。このパッド部１２０は、画素分離部１１７を跨ぐように設けられており、フローティングディフュージョンＦＤ１，ＦＤ２，ＦＤ３，ＦＤ４各々の少なくとも一部に重畳して配置されている。具体的には、パッド部１２０は、画素回路２１０を共有する複数のフローティングディフュージョンＦＤ（フローティングディフュージョンＦＤ１，ＦＤ２，ＦＤ３，ＦＤ４）各々の少なくとも一部と、その画素回路２１０を共有する複数のフォトダイオードＰＤ（フォトダイオードＰＤ１，ＰＤ２，ＰＤ３，ＰＤ４）の間に形成された画素分離部１１７の少なくとも一部とに対して、半導体層１００Ｓの表面に対して垂直な方向に重なる領域に形成される。層間絶縁膜１１９には、パッド部１２０とフローティングディフュージョンＦＤ１，ＦＤ２，ＦＤ３，ＦＤ４とを電気的に接続するための接続ビア１２０Ｃが設けられている。接続ビア１２０Ｃは、画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄ各々に設けられている。例えば、接続ビア１２０Ｃにパッド部１２０の一部が埋め込まれることにより、パッド部１２０とフローティングディフュージョンＦＤ１，ＦＤ２，ＦＤ３，ＦＤ４とが電気的に接続されている。
　パッド部１２１は、複数のＶＳＳコンタクト領域１１８を互いに接続するためのものである。例えば、Ｖ方向に隣り合う一方の画素共有ユニット５３９の画素５４１Ｃ，５４１Ｄに設けられたＶＳＳコンタクト領域１１８と、他方の画素共有ユニット５３９の画素５４１Ａ，５４１Ｂに設けられたＶＳＳコンタクト領域１１８とがパッド部１２１により電気的に接続されている。パッド部１２１は、例えば、画素分離部１１７を跨ぐように設けられており、これら４つのＶＳＳコンタクト領域１１８各々の少なくとも一部に重畳して配置されている。具体的には、パッド部１２１は、複数のＶＳＳコンタクト領域１１８各々の少なくとも一部と、その複数のＶＳＳコンタクト領域１１８の間に形成された画素分離部１１７の少なくとも一部とに対して、半導体層１００Ｓの表面に対して垂直な方向に重なる領域に形成される。層間絶縁膜１１９には、パッド部１２１とＶＳＳコンタクト領域１１８とを電気的に接続するための接続ビア１２１Ｃが設けられている。接続ビア１２１Ｃは、画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄ各々に設けられている。例えば、接続ビア１２１Ｃにパッド部１２１の一部が埋め込まれることにより、パッド部１２１とＶＳＳコンタクト領域１１８とが電気的に接続されている。例えば、Ｖ方向に並ぶ複数の画素共有ユニット５３９各々のパッド部１２０およびパッド部１２１は、Ｈ方向において略同じ位置に配置されている。
　パッド部１２０を設けることで、チップ全体において、各フローティングディフュージョンＦＤから画素回路２１０（例えば増幅トランジスタＡＭＰのゲート電極）へ接続するための配線を減らすことができる。同様に、パッド部１２１を設けることで、チップ全体において、各ＶＳＳコンタクト領域１１８への電位を供給する配線を減らすことができる。これにより、チップ全体の面積の縮小、微細化された画素における配線間の電気的干渉の抑制、及び／又は部品点数の削減によるコスト削減などが可能になる。
　パッド部１２０，１２１は、第１基板１００、第２基板２００の所望の位置に設けることができる。具体的には、パッド部１２０，１２１を配線層１００Ｔ、半導体層２００Ｓの絶縁領域２１２のいずれかに設けることができる。配線層１００Ｔに設ける場合には、パッド部１２０，１２１を半導体層１００Ｓに直接接触させても良い。具体的には、パッド部１２０，１２１が、フローティングディフュージョンＦＤ及び／又はＶＳＳコンタクト領域１１８の各々の少なくとも一部と直接接続される構成でも良い。また、パッド部１２０，１２１に接続するフローティングディフュージョンＦＤ及び／又はＶＳＳコンタクト領域１１８の各々から接続ビア１２０Ｃ，１２１Ｃを設け、配線層１００Ｔ、半導体層２００Ｓの絶縁領域２１２の所望の位置にパッド部１２０，１２１を設ける構成でも良い。
　特に、パッド部１２０，１２１を配線層１００Ｔに設ける場合には、半導体層２００Ｓの絶縁領域２１２におけるフローティングディフュージョンＦＤ及び／又はＶＳＳコンタクト領域１１８に接続される配線を減らすことができる。これにより、例えば、画素回路２１０を形成する第２基板２００のうち、フローティングディフュージョンＦＤから画素回路２１０に接続するための貫通電極１２０Ｅを形成するための絶縁領域２１２の面積を削減することができる。よって、画素回路２１０を形成する第２基板２００の面積を大きく確保することができる。画素回路２１０の面積を確保することで、画素トランジスタを大きく形成することができ、ノイズ低減などによる画質向上に寄与することができる。
　特に、画素分離部１１７にＦＴＩ構造を用いた場合、フローティングディフュージョンＦＤ及び／又はＶＳＳコンタクト領域１１８は、各画素５４１に設けることが好ましいため、パッド部１２０，１２１の構成を用いることで、第１基板１００と第２基板２００とを接続する配線を大幅に削減することができる。
　また、図７Ｂのように、例えば複数のフローティングディフュージョンＦＤが接続されるパッド部１２０と、複数のＶＳＳコンタクト領域１１８が接続されるパッド部１２１とは、Ｖ方向において直線状に交互に配置される。また、パッド部１２０，１２１は、複数のフォトダイオードＰＤや、複数の転送ゲートＴＧや、複数のフローティングディフュージョンＦＤに囲まれる位置に形成される。これにより、複数の素子を形成する第１基板１００において、フローティングディフュージョンＦＤとＶＳＳコンタクト領域１１８以外の素子を自由に配置することができ、チップ全体のレイアウトの効率化を図ることができる。また、各画素共有ユニット５３９に形成される素子のレイアウトにおける対称性が確保され、各画素５４１の特性のばらつきを抑えることができる。
　パッド部１２０，１２１は、例えば、ポリシリコン（Ｐｏｌｙ　Ｓｉ）、より具体的には、不純物が添加されたドープドポリシリコンにより構成されている。パッド部１２０，１２１はポリシリコン、タングステン（Ｗ）、チタン（Ｔｉ）および窒化チタン（ＴｉＮ）等の耐熱性の高い導電性材料により構成されていることが好ましい。これにより、第１基板１００に第２基板２００の半導体層２００Ｓを貼り合わせた後に、画素回路２１０を形成することが可能となる。
　パッド部１２０，１２１は、窒化タンタル（ＴａＮ）、アルミニウム（Ａｌ）および銅（Ｃｕ）等の金属材料により構成されていてもよい。
　パッシベーション膜１２２は、例えば、パッド部１２０，１２１を覆うように、半導体層１００Ｓの表面全面にわたって設けられている。パッシベーション膜１２２は、例えば、窒化シリコン（ＳｉＮ）膜により構成されている。層間絶縁膜１２３は、パッシベーション膜１２２を間にしてパッド部１２０，１２１を覆っている。この層間絶縁膜１２３は、例えば、半導体層１００Ｓの表面全面にわたって設けられている。層間絶縁膜１２３は、例えば酸化シリコン（ＳｉＯ）膜により構成されている。
　受光レンズ４０１は、例えば、固定電荷膜１１２および絶縁膜１１１を間にして半導体層１００Ｓに対向している。受光レンズ４０１は、例えば画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄ各々のフォトダイオードＰＤに対向する位置に設けられている。
　第２基板２００は、例えば、図６に示したように、第１基板１００側から、配線層２００Ｔ－１、半導体層２００Ｓおよび配線層２００Ｔ－２をこの順に有している。半導体層２００Ｓは、シリコン基板で構成されている。半導体層２００Ｓでは、厚み方向にわたって、ウェル領域２１１が設けられている。ウェル領域２１１は、例えば、ｐ型半導体領域である。第２基板２００には、画素共有ユニット５３９毎に配置された画素回路２１０が設けられている。この画素回路２１０は、例えば、半導体層２００Ｓの表面側（配線層２００Ｔ－２側）に設けられている。撮像装置１では、第１基板１００の表面側（配線層１００Ｔ側）に第２基板２００の裏面側（半導体層２００Ｓ側）が向かうようにして、第２基板２００が第１基板１００に貼り合わされている。つまり、第２基板２００は、第１基板１００に、フェイストゥーバックで貼り合わされている。
　第２基板２００には、半導体層２００Ｓを分断する絶縁領域２１２と、半導体層２００Ｓの厚み方向の一部に設けられた素子分離領域２１３とが設けられている。例えば、Ｈ方向に隣り合う２つの画素回路２１０の間に設けられた絶縁領域２１２に、この２つの画素回路２１０に接続された２つの画素共有ユニット５３９の貫通電極１２０Ｅ，１２１Ｅおよび貫通電極ＴＧＶ（貫通電極ＴＧＶ１，ＴＧＶ２，ＴＧＶ３，ＴＧＶ４）が配置されている。
　絶縁領域２１２は、半導体層２００Ｓの厚みと略同じ厚みを有している。半導体層２００Ｓは、この絶縁領域２１２により分断されている。この絶縁領域２１２に、貫通電極１２０Ｅ，１２１Ｅおよび貫通電極ＴＧＶが配置されている。絶縁領域２１２は、例えば酸化シリコンにより構成されている。
　貫通電極１２０Ｅ，１２１Ｅは、絶縁領域２１２を厚み方向に貫通して設けられている。貫通電極１２０Ｅ，１２１Ｅの上端は、配線層２００Ｔ－２の配線（第１配線層Ｗ１，第２配線層Ｗ２，第３配線層Ｗ３，第４配線層Ｗ４）に接続されている。この貫通電極１２０Ｅ，１２１Ｅは、絶縁領域２１２および層間絶縁膜２２１を貫通して設けられ、その下端は、第１基板１００と貼り合わされる配線層２００Ｔ－１の接合面（層間絶縁膜２２１の表面２２１Ｓ）に設けられた複数の接合電極２１５にそれぞれ接続されている。貫通電極１２０Ｅは、配線１２０Ｄおよび接合電極１２４，２１５と共に、パッド部１２０と画素回路２１０とを電気的に接続するためのものである。即ち、配線１２０Ｄ、貫通電極１２０Ｅおよび接合電極１２４，２１５により、第１基板１００のフローティングディフュージョンＦＤが第２基板２００の画素回路２１０に電気的に接続される。貫通電極１２１Ｅは、配線１２１Ｄおよび接合電極１２４，２１５と共に、パッド部１２１と配線層２００Ｔの基準電位線ＶＳＳとを電気的に接続するためのものである。即ち、配線１２１Ｄ、貫通電極１２１Ｅおよび接合電極１２４，２１５により、第１基板１００のＶＳＳコンタクト領域１１８が第２基板２００の基準電位線ＶＳＳに電気的に接続される。
　貫通電極ＴＧＶは、絶縁領域２１２を厚み方向に貫通して設けられている。貫通電極ＴＧＶの上端は、配線層２００Ｔの配線に接続されている。この貫通電極ＴＧＶは、貫通電極１２０Ｅ，１２１Ｅと同様に、第１基板１００と第２基板２００との間との接合面に設けられた接合電極１２４，２１５を介して、絶縁領域２１２、層間絶縁膜１２３、パッシベーション膜１２２および層間絶縁膜１１９を貫通して設けられ、その下端は転送ゲートＴＧに接続されている。このような貫通電極ＴＧＶは、画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄ各々の転送ゲートＴＧ（転送ゲートＴＧ１，ＴＧ２，ＴＧ３，ＴＧ４）と、配線層２００Ｔの配線（行駆動信号線５４２の一部、具体的には、後述の図１１の配線ＴＲＧ１，ＴＲＧ２，ＴＲＧ３，ＴＲＧ４）とを電気的に接続するためのものである。即ち、貫通電極ＴＧＶにより、第１基板１００の転送ゲートＴＧが第２基板２００の配線ＴＲＧに電気的に接続され、転送トランジスタＴＲ（転送トランジスタＴＲ１，ＴＲ２，ＴＲ３，ＴＲ４）各々に駆動信号が送られるようになっている。
　絶縁領域２１２は、第１基板１００と第２基板２００とを電気的に接続するための貫通電極１２０Ｅ，１２１Ｅおよび貫通電極ＴＧＶを、半導体層２００Ｓと絶縁して設けるための領域である。例えば、Ｈ方向に隣り合う２つの画素回路２１０（画素共有ユニット５３９）の間に設けられた絶縁領域２１２に、この２つの画素回路２１０に接続された貫通電極１２０Ｅ，１２１Ｅおよび貫通電極ＴＧＶ（貫通電極ＴＧＶ１，ＴＧＶ２，ＴＧＶ３，ＴＧＶ４）が配置されている。
　素子分離領域２１３は、半導体層２００Ｓの表面側に設けられている。素子分離領域２１３は、ＳＴＩ（Shallow Trench Isolation）構造を有している。この素子分離領域２１３では、半導体層２００Ｓが厚み方向（第２基板２００の主面に対して垂直方向）に掘り込まれており、この掘り込みに絶縁膜が埋め込まれている。この絶縁膜は、例えば、酸化シリコンにより構成されている。素子分離領域２１３は、画素回路２１０を構成する複数のトランジスタ間を、画素回路２１０のレイアウトに応じて素子分離するものである。素子分離領域２１３の下方（半導体層２００Ｓの深部）には、半導体層２００Ｓ（具体的には、ウェル領域２１１）が延在している。
　ここで、図７Ａ，図７Ｂおよび図１０を参照して、第１基板１００での画素共有ユニット５３９の外形形状（基板平面方向の外形形状）と、第２基板２００での画素共有ユニット５３９の外形形状との違いを説明する。
　撮像装置１では、第１基板１００および第２基板２００の両方にわたり、画素共有ユニット５３９が設けられている。例えば、第１基板１００に設けられた画素共有ユニット５３９の外形形状と、第２基板２００に設けられた画素共有ユニット５３９の外形形状とは互いに異なっている。
　図７Ａ，図７Ｂでは、画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄの外形線を一点鎖線で表し、画素共有ユニット５３９の外形形状を太線で表している。例えば、第１基板１００の画素共有ユニット５３９は、Ｈ方向に隣接して配置された２つの画素５４１（画素５４１Ａ，５４１Ｂ）と、これにＶ方向に隣接して配置された２つの画素５４１（画素５４１Ｃ，５４１Ｄ）により構成されている。即ち、第１基板１００の画素共有ユニット５３９は、隣接する２行×２列の４つの画素５４１により構成されており、第１基板１００の画素共有ユニット５３９は、略正方形の外形形状を有している。画素アレイ部５４０では、このような画素共有ユニット５３９が、Ｈ方向へ２画素ピッチ（画素５４１の２個分に相当するピッチ）、かつ、Ｖ方向へ２画素ピッチ（画素５４１の２個分に相当するピッチ）、で隣接して配列されている。
　図１０および図１１では、画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄの外形線を一点鎖線で表し、画素共有ユニット５３９の外形形状を太線で表している。例えば、第２基板２００の画素共有ユニット５３９の外形形状は、Ｈ方向において第１基板１００の画素共有ユニット５３９よりも小さく、Ｖ方向において第１基板１００の画素共有ユニット５３９よりも大きくなっている。例えば、第２基板２００の画素共有ユニット５３９は、Ｈ方向には画素１個分に相当する大きさ（領域）で形成され、Ｖ方向には、画素４個分に相当する大きさで形成されている。即ち、第２基板２００の画素共有ユニット５３９は、隣接する１行×４列に配列された画素に相当する大きさで形成されており、第２基板２００の画素共有ユニット５３９は、略長方形の外形形状を有している。
　例えば、各画素回路２１０では、選択トランジスタＳＥＬ、増幅トランジスタＡＭＰ、リセットトランジスタＲＳＴおよびＦＤ変換ゲイン切替トランジスタＦＤＧがこの順にＶ方向に並んで配置されている。各画素回路２１０の外形形状を、上記のように、略長方形状に設けることにより、一方向（図１０ではＶ方向）に４つのトランジスタ（選択トランジスタＳＥＬ、増幅トランジスタＡＭＰ、リセットトランジスタＲＳＴおよびＦＤ変換ゲイン切替トランジスタＦＤＧ）を並べて配置することができる。これにより、増幅トランジスタＡＭＰのドレインと、リセットトランジスタＲＳＴのドレインとを一の拡散領域（電源線ＶＤＤに接続される拡散領域）で共有することができる。例えば、各画素回路２１０の形成領域を略正方形状に設けることも可能である。この場合には、一方向に沿って２つのトランジスタが配置され、増幅トランジスタＡＭＰのドレインと、リセットトランジスタＲＳＴのドレインとを一の拡散領域で共有することが困難となる。よって、画素回路２１０の形成領域を略長方形状に設けることにより、４つのトランジスタを近接して配置しやすくなり、画素回路２１０の形成領域を小さくすることができる。即ち、画素の微細化を行うことができる。また、画素回路２１０の形成領域を小さくすることが不要であるときには、増幅トランジスタＡＭＰの形成領域を大きくし、ノイズを抑えることが可能となる。
　増幅トランジスタＡＭＰは、例えば、フィン（Ｆｉｎ）型等の三次元構造を有していることが好ましい。例えば、Ｆｉｎ型の増幅トランジスタＡＭＰは、半導体層２００Ｓの一部により構成されたフィンと、このフィンを囲む３つの平面を有するゲート電極と、ゲート電極とフィンとの間に設けられたゲート絶縁膜とを有している。三次元構造のトランジスタは、チャネルに対向するゲート電極の平面が複数設けられているもの、あるいは、チャネルの周囲にゲート電極の曲面が設けられているものをいう。このような三次元構造のトランジスタでは、平面型のトランジスタと同じフットプリントを有するとき、平面型のトランジスタに比べて実効のゲート幅を大きくすることができる。したがって、三次元構造のトランジスタには、多くの電流が流れ、トランスコンダクタンスｇｍが高くなる。これにより三次元構造のトランジスタでは、平面型のトランジスタに比べて、動作速度を向上させることが可能となる。加えて、ＲＮ（Random Noise）を低減することも可能である。また、三次元構造のトランジスタは、平面型のトランジスタに比べて、ゲート面積が大きくなるので、ＲＴＳ（Random Telegraph Signal）ノイズが小さくなる。
　このような三次元構造のトランジスタを、少なくとも増幅トランジスタＡＭＰ、選択トランジスタＳＥＬ、リセットトランジスタＲＳＴおよびＦＤ変換ゲイン切替トランジスタＦＤＧのいずれか一つに用いることにより、トランジシタ特性が向上し、例えば、画質を向上させることができる。特に、増幅トランジスタＡＭＰを三次元構造のトランジスタにより構成することにより、ノイズが効果的に低減され、画質を向上させることが可能となる。また、増幅トランジスタＡＭＰ、選択トランジスタＳＥＬ、リセットトランジスタＲＳＴおよびＦＤ変換ゲイン切替トランジスタＦＤＧの全てを三次元構造のトランジスタを用いて構成するようにしてもよい。このとき、画素回路２１０の製造が容易となる。
　例えば、半導体層２００Ｓの表面近傍には、選択トランジスタＳＥＬ、増幅トランジスタＡＭＰ、リセットトランジスタＲＳＴおよびＦＤ変換ゲイン切替トランジスタＦＤＧに加えて、基準電位線ＶＳＳに接続されるＶＳＳコンタクト領域２１８が設けられている。ＶＳＳコンタクト領域２１８は、例えば、ｐ型半導体領域により構成されている。ＶＳＳコンタクト領域２１８は、配線層２００Ｔの配線および貫通電極１２１Ｅを介して第１基板１００（半導体層１００Ｓ）のＶＳＳコンタクト領域１１８に電気的に接続されている。このＶＳＳコンタクト領域２１８は、例えば、素子分離領域２１３を間にして、ＦＤ変換ゲイン切替トランジスタＦＤＧのソースと隣り合う位置に設けられている。
　次に、図７Ｂおよび図１０を参照して、第１基板１００に設けられた画素共有ユニット５３９と第２基板２００に設けられた画素共有ユニット５３９との位置関係を説明する。例えば、第１基板１００のＶ方向に並ぶ２つの画素共有ユニット５３９のうち、一方（例えば図７Ｂの紙面上側）の画素共有ユニット５３９は、第２基板２００のＨ方向に並ぶ２つの画素共有ユニット５３９のうちの一方（例えば、図１０の紙面左側）の画素共有ユニット５３９に接続されている。例えば、第１基板１００のＶ方向に並ぶ２つの画素共有ユニット５３９のうち、他方（例えば図７Ｂの紙面下側）の画素共有ユニット５３９は、第２基板２００のＨ方向に並ぶ２つの画素共有ユニット５３９のうちの他方（例えば、図１０の紙面右側）の画素共有ユニット５３９に接続されている。
　例えば、第２基板２００のＨ方向に並ぶ２つの画素共有ユニット５３９では、一方の画素共有ユニット５３９の内部レイアウト（トランジスタ等の配置）が、他方の画素共有ユニット５３９の内部レイアウトをＶ方向およびＨ方向に反転させたレイアウトに略等しくなっている。
　配線層２００Ｔ－１は、第１基板１００と対向する半導体層２００Ｓの裏面側に設けられ、例えば、層間絶縁膜２２１および複数の接合電極２１５を含んでいる。複数の接合電極２１５は、配線層１００Ｔを構成する層間絶縁膜１２３の表面１２３Ｓに設けられた複数の接合電極１２４と共に、第１基板１００と第２基板２００との電気的な接続および第１基板１００と第２基板２００との貼り合わせに用いられる。複数の接合電極１２４には、それぞれ、貫通電極１２０Ｅ，１２１Ｅ，ＴＧＶが接続されている。層間絶縁膜２２１は、例えば、酸化シリコンにより構成されている。
　配線層２００Ｔ－２は、第３基板３００と対向する半導体層２００Ｓの表面側に設けられ、例えば、パッシベーション膜２２２、層間絶縁膜２２３および複数の配線（第１配線層Ｗ１，第２配線層Ｗ２，第３配線層Ｗ３，第４配線層Ｗ４）を含んでいる。パッシベーション膜２２２は、例えば、半導体層２００Ｓの表面に接しており、半導体層２００Ｓの表面全面を覆っている。このパッシベーション膜２２２は、選択トランジスタＳＥＬ、増幅トランジスタＡＭＰ、リセットトランジスタＲＳＴおよびＦＤ変換ゲイン切替トランジスタＦＤＧ各々のゲート電極を覆っている。層間絶縁膜２２３は、パッシベーション膜２２２と第３基板３００との間に設けられている。この層間絶縁膜２２３により、複数の配線（第１配線層Ｗ１，第２配線層Ｗ２，第３配線層Ｗ３，第４配線層Ｗ４）が分離されている。層間絶縁膜２２３は、例えば、酸化シリコンにより構成されている。
　配線層２００Ｔ－２には、例えば、半導体層２００Ｓ側から、第１配線層Ｗ１、第２配線層Ｗ２、第３配線層Ｗ３、第４配線層Ｗ４およびコンタクト部２０１，２０２がこの順に設けられ、これらが互いに層間絶縁膜２２３により絶縁されている。層間絶縁膜２２３には、第１配線層Ｗ１、第２配線層Ｗ２、第３配線層Ｗ３または第４配線層Ｗ４と、これらの下層とを接続する接続部が複数設けられている。接続部は、層間絶縁膜２２３に設けた接続孔に、導電材料を埋設した部分である。例えば、層間絶縁膜２２３には、第１配線層Ｗ１と半導体層２００ＳのＶＳＳコンタクト領域２１８とを接続する接続部２１８Ｖが設けられている。接続部２１８Ｖは、半導体層２００Ｓに対向する位置に設けられている。
　例えば、第１配線層Ｗ１により、貫通電極１２０Ｅと増幅トランジスタＡＭＰのゲートおよびＦＤ変換ゲイン切替トランジスタＦＤＧのソース（具体的にはＦＤ変換ゲイン切替トランジスタＦＤＧのソースに達する接続孔）とが接続されている。第１配線層Ｗ１は、例えば、貫通電極１２１Ｅと接続部２１８Ｖとを接続しており、これにより、半導体層２００ＳのＶＳＳコンタクト領域２１８と半導体層１００ＳのＶＳＳコンタクト領域１１８とが電気的に接続される。
　コンタクト部２０１，２０２は、平面視で画素アレイ部５４０に重なる位置に設けられていてもよく、あるいは、画素アレイ部５４０の外側の周辺部５４０Ｂに設けられていてもよい。コンタクト部２０１，２０２は、第２基板２００の表面（配線層２００Ｔ－１側の面）に設けられている。コンタクト部２０１，２０２は、例えば、Ｃｕ（銅）およびＡｌ（アルミニウム）などの金属により構成されている。コンタクト部２０１，２０２は、配線層２００－１Ｔの表面（第３基板３００側の面）に露出している。コンタクト部２０１，２０２は、第２基板２００と第３基板３００との電気的な接続および第２基板２００と第３基板３００との貼り合わせに用いられる。
　図６には、第２基板２００の周辺部５４０Ｂに周辺回路を設けた例を図示した。この周辺回路は、行駆動部５２０の一部または列信号処理部５５０の一部等を含んでいてもよい。また、図３に記載のように、第２基板２００の周辺部５４０Ｂには周辺回路を配置せず、接続孔部Ｈ１，Ｈ２を画素アレイ部５４０の近傍に配置するようにしてもよい。
　第３基板３００は、例えば、第２基板２００側から配線層３００Ｔおよび半導体層３００Ｓをこの順に有している。例えば、半導体層３００Ｓの表面は、第２基板２００側に設けられている。半導体層３００Ｓは、シリコン基板で構成されている。この半導体層３００Ｓの表面側の部分には、回路が設けられている。具体的には、半導体層３００Ｓの表面側の部分には、例えば、入力部５１０Ａ、行駆動部５２０、タイミング制御部５３０、列信号処理部５５０、画像信号処理部５６０および出力部５１０Ｂのうちの少なくとも一部が設けられている。半導体層３００Ｓと第２基板２００との間に設けられた配線層３００Ｔは、例えば、層間絶縁膜と、この層間絶縁膜により分離された複数の配線層と、コンタクト部３０１，３０２とを含んでいる。コンタクト部３０１，３０２は、配線層３００Ｔの表面（第２基板２００側の面）に露出されており、コンタクト部３０１は第２基板２００のコンタクト部２０１に、コンタクト部３０２は第２基板２００のコンタクト部２０２に各々接している。コンタクト部３０１，３０２は、半導体層３００Ｓに形成された回路（例えば、入力部５１０Ａ、行駆動部５２０、タイミング制御部５３０、列信号処理部５５０、画像信号処理部５６０および出力部５１０Ｂの少なくともいずれか）に電気的に接続されている。コンタクト部３０１，３０２は、例えば、Ｃｕ（銅）およびアルミニウム（Ａｌ）等の金属により構成されている。例えば、接続孔部Ｈ１を介して外部端子ＴＡが入力部５１０Ａに接続されており、接続孔部Ｈ２を介して外部端子ＴＢが出力部５１０Ｂに接続されている。
［基板間の接合構造］
　図１０Ａは、例えば、撮像装置１の第１基板１００と第２基板２００との接合面の詳細な断面構成を模式的に表したものである。第１基板１００および第２基板２００のそれぞれの接合面には、第１基板１００と第２基板２００との電気的に接続および第１基板と第２基板２００との貼り合わせに用いられる複数の接合電極１２４，２１５が設けられている。第１基板１００および第２基板２００のそれぞれの接合面には、図１０Ａに示したように、隣り合う接合電極１２４，２１５の間にそれぞれシールド電極１２５，２１６がさらに設けられている。具体的には、複数の接合電極１２４およびシールド電極１２５は、それぞれ、第１基板１００の、第２基板２００との接合面を形成する配線層１００Ｔを構成する層間絶縁膜１２３に埋め込まれると共に、配線層１００Ｔの表面に露出している。複数の接合電極２１５およびシールド電極２１６は、それぞれ、第２基板２００の、第１基板１００との接合面を形成する配線層２００Ｔ－１を構成する層間絶縁膜２２１に埋め込まれると共に、配線層２００Ｔ－１の表面に露出している。ここで、複数の接合電極１２４は、本開示の実施の形態における「複数の第１接合電極」の一具体例に相当するものであり、複数の接合電極２１５は、本開示の実施の形態における「複数の第２接合電極」の一具体例に相当するものである。シールド電極１２５は、本開示の実施の形態における「第１金属層」の一具体例に相当するものであり、シールド電極２１６は、本開示の実施の形態における「第２金属層」の一具体例に相当するものである。
　なお、図１０Ａは、第１基板１００と第２基板２００との接合を担う複数の接合電極１２４，２１５および隣り合う接合電極１２４，２１５の間にそれぞれ設けられたシールド電極１２５，２１６の詳細な構成を図示したものであり、各接合電極１２４，２１５に接続される配線（例えば、配線１２０Ｄ，１２１Ｄや貫通電極１２０Ｅ，１２１Ｅ）については省略している。また、図示していないが、それぞれの接合面とは反対側には、図６に示したように、半導体層１００Ｓ，２００Ｓが設けられているものとする。以降の図についても同様である。
　複数の接合電極１２４は、層間絶縁膜１２３に埋め込まれた電極層１２４Ａと、層間絶縁膜１２３と電極層１２４Ａとの間に設けられたバリアメタル膜１２４Ｂとを有している。電極層１２４Ａは、第１基板１００と第２基板２００との電気的な接続および第１基板と第２基板２００との貼り合わせに用いられるものであり、その表面１２４ＳＡは、層間絶縁膜１２３と共に、第２基板２００との平坦な接合面を形成している。電極層１２４Ａは、例えば、Ｃｕ（銅）およびアルミニウム（Ａｌ）等の金属により構成されている。バリアメタル膜１２４Ｂは、電極層１２４Ａの層間絶縁膜１２３への拡散を防ぐためのものであり、その表面１２４ＳＢは、層間絶縁膜１２３と共に第２基板２００との接合面を形成する電極層１２４Ａの表面１２４ＳＡよりも半導体層１００Ｓ側に後退している。バリアメタル膜１２４Ｂは、例えば、Ｔｉ（チタン）またはＴａ（タンタル）の単膜や、例えばチタン（Ｔｉ）と窒化チタン（ＴｉＮ）等の金属窒化膜との積層膜により構成されている。
　シールド電極１２５は、隣接する接合電極１２４の間での信号干渉を低減するものである。シールド電極１２５は層間絶縁膜１２３に埋め込まれ、その表面（第２基板２００との対向面）１２５Ｓは、接合電極１２４のバリアメタル膜１２４Ｂと同様に、層間絶縁膜１２３と共に第２基板２００との接合面を形成する電極層１２４Ａの表面１２４ＳＡよりも半導体層１００Ｓ側に後退している。シールド電極１２５には、固定電位（例えば、ＧＮＤ）が印加されている。あるいは、シールド電極１２５は電気的に浮遊な状態であってもよい。シールド電極１２５は、バリアメタル膜１２４Ｂと同様に、例えば、Ｔｉ（チタン）またはＴａ（タンタル）の単膜や、例えばチタン（Ｔｉ）と窒化チタン（ＴｉＮ）等の金属窒化膜との積層膜により構成されている。
　複数の接合電極２１５は、層間絶縁膜２２１に埋め込まれた電極層２１５Ａと、層間絶縁膜２２１と電極層２１５Ａとの間に設けられたバリアメタル膜２１５Ｂとを有している。電極層２１５Ａは、第１基板１００と第２基板２００との電気的な接続および第１基板と第２基板２００との貼り合わせに用いられるものであり、その表面２１５ＳＡは、層間絶縁膜２２１と共に、第１基板１００との平坦な接合面を形成している。電極層２１５Ａは、例えば、Ｃｕ（銅）およびアルミニウム（Ａｌ）等の金属により構成されている。バリアメタル膜２１５Ｂは、電極層２１５Ａの層間絶縁膜２２１への拡散を防ぐためのものであり、その表面２１５ＳＢは、層間絶縁膜２２１と共に第１基板１００との接合面を形成する電極層２１５Ａの表面２１５ＳＡよりも半導体層２００Ｓ側に後退している。バリアメタル膜２１５Ｂは、例えば、Ｔｉ（チタン）またはＴａ（タンタル）の単膜や、例えばチタン（Ｔｉ）と窒化チタン（ＴｉＮ）等の金属窒化膜との積層膜により構成されている。
　シールド電極２１６は、隣接する接合電極２１５の間での信号干渉を低減するものである。シールド電極２１６は層間絶縁膜２２１に埋め込まれ、その表面（第１基板１００との対向面）２１６Ｓは、接合電極２１５のバリアメタル膜２１５Ｂと同様に、層間絶縁膜２２１と共に第１基板１００との接合面を形成する電極層２１５Ａの表面２１５ＳＡよりも半導体層２００Ｓ側に後退している。シールド電極２１６には、固定電位（例えば、ＧＮＤ）が印加されている。あるいは、シールド電極２１６は電気的に浮遊な状態であってもよい。シールド電極２１６は、バリアメタル膜２１５Ｂと同様に、例えば、Ｔｉ（チタン）またはＴａ（タンタル）の単膜や、例えばチタン（Ｔｉ）と窒化チタン（ＴｉＮ）等の金属窒化膜との積層膜により構成されている。
　図１１Ａ，１２Ａは、本実施の形態に対する比較例として、ハイブリッド接合される２つの基板それぞれの接合面の構成の一例を模式的に表したものである。図１１Ｂ，１２Ｂは、それぞれ、図１１Ａ，１２Ａに示した２つの基板の接合面における合わせずれを模式的に表したものである。２つの基板にそれぞれ設けられた複数の接合電極およびシールド電極は、周囲の層間絶縁膜と共に平坦な接合面を形成している。ここで、隣り合う接合電極の間隔をＬ１、複数の接合電極の幅をＷ１、シールド電極１１２５，１２１６の幅をＷ２、接合電極とシールド電極との間隔をＬ２とする。
　隣り合う接合電極１１２４，１２１５の間隔を接合電極１１２４，１２１５の幅よりも大きく（例えば、Ｌ１＝６００ｎｍ，Ｗ１＝２００ｎｍ）し、シールド電極１１２５，１２１６の幅Ｗ２を１００ｎｍ、接合電極１１２４，１２１５とシールド電極１１２５，１２１６とのそれぞれの間隔Ｌ２を２５０ｎｍとした場合、２つの基板の合わせずれが５０ｎｍ程度の場合には、図１１Ａに示したように、それぞれの接合面に形成された電極層１１２４Ａ，１２１５Ｂは問題なく接合される。しかしながら、例えば１５０ｎｍの合わせずれが生じた場合には、図１１Ｂに示したように、それぞれの接合面に形成された電極層１１２４Ａ，１２１５Ｂが接合されなくなる。
　これに対して、接合面の全面で接合電極の接合が可能となるように、接合電極を大きくすると共に接合電極とシールド電極との間隔を狭めた場合、一例として、隣り合う接合電極２１２４，２２１５の間隔を接合電極２１２４，２２１５の幅と等しく（例えば、Ｌ１＝Ｗ１＝４００ｎｍ）し、シールド電極２１２５，２２１６の幅Ｗ２を１００ｎｍ、接合電極２１２４，２２１５とシールド電極２１２５，２２１６とのそれぞれの間隔Ｌ２を１５０ｎｍとした場合、２つの基板の合わせずれが５０ｎｍ程度の場合には、図１２Ａに示したように、それぞれの接合面に形成された電極層２１２４Ａ，２２１５Ｂは問題なく接合される。しかしながら、例えば１５０ｎｍの合わせずれが生じた場合には、図１２Ｂに示したように、それぞれの接合面に形成された電極層２１２４Ａ，２２１５Ｂと共にシールド電極２１２５，２２１６が接触するようになる。
　図１０Ｂは、本実施の形態の第１基板１００と第２基板２００との接合面における合わせずれを模式的に表したものである。本実施の形態では、接合電極１２４を構成するバリアメタル膜１２４Ｂの表面１２４ＳＢおよびシールド電極１２５の表面１２５Ｓを、接合電極１２４を構成する電極層１２４Ａの表面１２４ＳＡよりも半導体層１００Ｓ側に後退させた。同様に、接合電極２１５を構成するバリアメタル膜２１５Ｂの表面２１５ＳＢおよびシールド電極２１６の表面２１６Ｓを、接合電極２１５を構成する電極層２１５Ａの表面２１５ＳＡよりも半導体層２００Ｓ側に後退させた。これにより、図１２Ａに示した２つの基板の接合面における接合電極２１２４，２２１５およびシールド電極２１２５，２２１６の構成と同様に、Ｌ１＝Ｗ１＝４００ｎｍ、Ｗ２＝１００ｎｍ、Ｌ２＝１５０ｎｍとした場合でも、電極層１２４Ａ，２１５Ａとシールド電極１２５，２１６とが接触しなくなり、接合面の全面で接合電極１２４と接合電極２１５との接合が可能となる。
　図１３Ａ～１３Ｃは、第１基板１００および第２基板２００のそれぞれの接合面における複数の接合電極１２４，２１５およびシールド電極１２５，２１６の平面レイアウトの一例を模式的に表したものである。シールド電極１２５，２１６は、例えば、図１３Ａに示したように、Ｘ軸方向およびＹ軸方向に隣り合う複数の接合電極１２４，２１５を連続して囲むように、それぞれの接合面に例えば格子状に設けられている。この他、シールド電極１２５，２１６は、例えば、図１３Ｂに示したように、Ｘ軸方向およびＹ軸方向に隣り合う複数の接合電極１２４，２１５の間を延伸するように、断続的に複数設けるようにしてもよい。あるいは、シールド電極１２５，２１６は、例えば、図１３Ｃに示したように、Ｘ軸方向およびＹ軸方向に隣り合う複数の接合電極１２４，２１５の間にドット状に複数設けるようにしてもよい。
　なお、上述した第１基板１００と第２基板２００との接合面における複数の接合電極１２４，２１５およびシールド電極１２５，２１６の構成は、第２基板２００と第３基板３００の接合面にも適用することができる。
[複数の接合電極およびシールド電極の製造方法]
　次に、図１４Ａ～図１４Ｈを用いて複数の接合電極１２４，２１５およびシールド電極１２５，２１６の製造方法の一例を説明する。
　まず、図１４Ａに示したように、層間絶縁膜１２３の表面１２３Ｓにレジスト膜１３１をパターニングする。次に、図１４Ｂに示したように、例えば、ドライエッチングまたはウェットエッチングにより開口Ｈ３，Ｈ４を形成した後、レジスト膜１３１を除去する。このとき、シールド電極１２５が形成される開口Ｈ４の幅は、後述するバリアメタル膜Ｍ１の膜厚の２倍よりも狭くする。
　続いて、図１４Ｃに示したように、例えば、スパッタにより層間絶縁膜１２３の表面ならびに開口Ｈ３，Ｈ４の側面および底面に連続するバリアメタル膜Ｍ１を成膜する。このとき、開口Ｈ４がバリアメタル膜Ｍ１によって埋設される。次に、図１４Ｄに示したように、例えば、スパッタにより開口Ｈ３を埋設するように導電膜Ｍ２を成膜する。導電膜Ｍ２は、例えば、電気化学堆積（ＥＣＤ）法を用いて成膜するようにしてもよい。続いて、図１４Ｅに示したように、例えば、化学的研磨（ＣＭＰ）により層間絶縁膜１２３上に成膜された導電膜Ｍ２を除去した後、図１４Ｆに示したように、再度ＣＭＰを行う。これにより、開口Ｈ３，Ｈ４の外側に成膜されたバリアメタル膜Ｍ１を除去し、開口Ｈ３，Ｈ４にそれぞれ電極層１２４Ａおよびバリアメタル膜１２４Ｂからなる複数の接合電極１２４およびシールド電極１２５を形成すると共に、表面を平坦化する。
　次に、図１４Ｇに示したように、例えば、ドライエッチングまたはウェットエッチングにより、バリアメタル膜Ｍ１からなるバリアメタル膜１２４Ｂおよびシールド電極１２５を選択的にエッチングする。これにより、バリアメタル膜１２４Ｂおよびシールド電極１２５のそれぞれの表面１２４ＳＢ，１２５Ｓが半導体層１００Ｓ側に後退する。その後、層間絶縁膜１２３の表面状態に応じて再度ＣＭＰを行い、接合面となる層間絶縁膜１２３および電極層１２４Ａの表面１２３Ｓ，１２４ＳＡを平坦化する。
　同様の方法を用いて、層間絶縁膜２２１の表面２２１Ｓに、バリアメタル膜２１５Ｂの表面２１５ＳＢが半導体層２００Ｓ側に後退した接合電極２１５および表面２１６Ｓが半導体層２００Ｓ側に後退したシールド電極２１６を形成する。
　最後に、図１４Ｈに示したように、複数の接合電極１２４およびシールド電極１２５が設けられた層間絶縁膜１２３と、複数の接合電極２１５およびシールド電極２１６が設けられた層間絶縁膜２２１とを向かい合わせに配置し、複数の接合電極１２４と複数の接合電極２１５とを接合する。これにより、第１基板１００と第２基板２００とが互いに電気的に接続される。
[撮像装置１の動作]
　次に、図１５および図１６を用いて撮像装置１の動作について説明する。図１５および図１６は、図３に各信号の経路を表す矢印を追記したものである。図１５は、外部から撮像装置１に入力される入力信号と、電源電位および基準電位の経路を矢印で表したものである。図１６は、撮像装置１から外部に出力される画素信号の信号経路を矢印で表している。例えば、入力部５１０Ａを介して撮像装置１に入力された入力信号（例えば、画素クロックおよび同期信号）は、第３基板３００の行駆動部５２０へ伝送され、行駆動部５２０で行駆動信号が作り出される。この行駆動信号は、コンタクト部３０１，２０１を介して第２基板２００に送られる。更に、この行駆動信号は、配線層２００Ｔ内の行駆動信号線５４２を介して、画素アレイ部５４０の画素共有ユニット５３９各々に到達する。第２基板２００の画素共有ユニット５３９に到達した行駆動信号のうち、転送ゲートＴＧ以外の駆動信号は画素回路２１０に入力されて、画素回路２１０に含まれる各トランジスタが駆動される。転送ゲートＴＧの駆動信号は貫通電極ＴＧＶを介して第１基板１００の転送ゲートＴＧ１，ＴＧ２，ＴＧ３，ＴＧ４に入力され、画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄが駆動される。また、撮像装置１の外部から、第３基板３００の入力部５１０Ａ（入力端子５１１）に供給された電源電位および基準電位は、コンタクト部３０１，２０１を介して第２基板２００に送られ、配線層２００Ｔ内の配線を介して、画素共有ユニット５３９各々の画素回路２１０に供給される。基準電位は、さらに貫通電極１２１Ｅ、接合電極１２４，２１５および配線１２１Ｄを介して、第１基板１００の画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄへも供給される。一方、第１基板１００の画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄで光電変換された画素信号は、配線１２０Ｄ、接合電極１２４，２１５および貫通電極１２０Ｅを介して画素共有ユニット５３９毎に第２基板２００の画素回路２１０に送られる。この画素信号に基づく画素信号は、画素回路２１０から垂直信号線５４３およびコンタクト部２０２，３０２を介して第３基板３００に送られる。この画素信号は、第３基板３００の列信号処理部５５０および画像信号処理部５６０で処理された後、出力部５１０Ｂを介して外部に出力される。
[作用・効果]
　本実施の形態の撮像装置１では、第１基板１００および第２基板２００のそれぞれの接合面を形成する配線層１００Ｔ，２００Ｔ－１のそれぞれの表面に設けられた隣り合う接合電極１２４，２１５の間に、それぞれの接合電極１２４，２１５の表面（具体的には、接合電極１２４，２１５を構成する電極層１２４Ａ，２１５Ａのそれぞれの表面１２４ＳＡ，２１５ＳＡ）よりも、それぞれの半導体層１００Ｓ，２００Ｓ側に後退した表面１２５Ｓ，２１６Ｓを有するシールド電極１２５，２１６を形成するようにした。これにより、第１基板１００と第２基板２００との接合面において対向する複数の接合電極１２４，２１５とシールド電極１２５，２１６との接触を防ぐ。以下、これについて説明する。
　前述したように、複数のセンサ画素と複数の読み出し回路とを異なる基板（第１基板および第２基板）に形成し、それら第１基板と第２基板とを、それぞれの対向面に設けられた接合電極同士の接合によって互いに電気的に接続する撮像装置が検討されている。そのような撮像装置では、画素の微細化に伴って接合電極間の間隔も小さくなるため、隣り合う接合電極の間にシールド電極を形成することが求められる。しかしながら、隣り合う接合電極の間にシールド電極を形成する場合、接合面における最小スペースは接合電極とシールド電極との間となる。そのため、シールド電極を設けない場合と比較して許容させるアライメントずれ量は大幅に小さくなり、求められるアライメント精度が非常に高くなるという課題が生じる。
　これに対して本実施の形態では、第２基板２００との接合面を形成する配線層１００Ｔの表面（具体的には、層間絶縁膜１２３の表面１２３Ｓ）において隣り合う接合電極１２４の間に、その表面１２５Ｓが、層間絶縁膜１２３と共に第２基板２００との接合面を形成する接合電極１２４の表面（具体的には、電極層１２４Ａの表面１２４ＳＡ）よりも半導体層１００Ｓ側に後退したシールド電極１２５を設けるようにした。同様に、第１基板１００との接合面を形成する配線層２００Ｔ－１の表面（具体的には、層間絶縁膜２２１の表面２２１Ｓ）において隣り合う接合電極２１５の間に、その表面２１６Ｓが、層間絶縁膜２２１と共に第１基板１００との接合面を形成する接合電極２１５の表面（具体的には、電極層２１５Ａの表面２１５ＳＡ）よりも半導体層２００Ｓ側に後退したシールド電極２１６を設けるようにした。これにより、対向する第１基板１００と第２基板２００との接合面における複数の接合電極１２４とシールド電極２１６との接触および複数の接合電極２１５とシールド電極１２５との接触が起こらなくなる。
　以上により、本実施の形態の撮像装置１では、第１基板１００および第２基板２００のそれぞれの接合面に形成される複数の接合電極１２４，２１５の面積を拡大することができる。よって、求められるアライメント精度を緩和することが可能となる。
　なお、本実施の形態では、シールド電極１２５，２１６の両方の表面１２５Ｓ，２１６Ｓがそれぞれ半導体層１００Ｓ，２００Ｓ側に後退した例を示したが、どちらか一方のみを後退させるようにしてもよい。その場合においても、対向する第１基板１００と第２基板２００との接合面における複数の接合電極１２４とシールド電極２１６との接触および複数の接合電極２１５とシールド電極１２５との接触を低減することができる。
　以下、本開示の変形例１～５について説明する。以下の変形例では、上記実施の形態と共通の構成に同一の符号を付して説明する。
＜２．変形例＞
（２－１．変形例１）
　図１７Ａ～図１７Ｄは、本開示の変形例１としての複数の接合電極１２４，２１５およびシールド電極１２５，２１６の製造方法の一例を表したものである。上記実施の形態において説明した複数の接合電極１２４，２１５およびシールド電極１２５，２１６は、以下の方法でも製造することができる。
　まず、図１７Ａに示したように、上記実施の形態と同様にして、層間絶縁膜１２３に開口Ｈ３，Ｈ４を形成し、バリアメタル膜Ｍ１および導電膜Ｍ２を順に成膜した後、ＣＭＰにより開口Ｈ３，Ｈ４の外側に成膜された導電膜Ｍ２を除去する。
　次に、図１７Ｂに示したように、例えば、ドライエッチングまたはウェットエッチングによりバリアメタル膜Ｍ１を選択的にエッチングする。続いて、図１７Ｃに示したように、ＣＭＰによって接合面となる層間絶縁膜１２３および電極層１２４Ａの表面１２３Ｓ，１２４ＳＡを平坦化する。
　同様の方法を用いて、層間絶縁膜２２１の表面２２１Ｓに、バリアメタル膜２１５Ｂの表面２１５ＳＢが半導体層２００Ｓ側に後退した接合電極２１５および表面２１６Ｓが半導体層２００Ｓ側に後退したシールド電極２１６を形成する。
　その後、図１７Ｄに示したように、複数の接合電極１２４およびシールド電極１２５が設けられた層間絶縁膜１２３と、複数の接合電極２１５およびシールド電極２１６が設けられた層間絶縁膜２２１とを向かい合わせに配置し、複数の接合電極１２４と複数の接合電極２１５とを接合する。これにより、第１基板１００と第２基板２００とが互いに電気的に接続される。
　なお、図１７Ｃでは、電極層１２４Ａの表面１２４ＳＡと共に、層間絶縁膜１２３の表面１２３Ｓを平坦化した例を示したが、これに限定されるものではない。例えば、図１８に示したように、電極層１２４Ａ，２１５Ａの表面１２４ＳＡ，２１５ＳＡのみをＣＭＰにより平坦化し、層間絶縁膜１２３，２２１のそれぞれの表面よりも突出した複数の電極層１２４Ａと複数の電極層２１５Ａのみを接合して第１基板１００と第２基板２００とを電気的に接続するようにしてもよい。
　本変形例の製造方法を用いて形成された複数の接合電極１２４，２１５およびシールド電極１２５，２１６では、複数の接合電極１２４，２１５を構成する電極層１２４Ａ，２１５Ａの高さを容易に制御することができる。
（２－２．変形例２）
　図１９Ａ～図１９Ｄは、本開示の変形例２としての複数の接合電極１２４，２１５およびシールド電極１２５，２１６の製造方法の一例を表したものである。上記実施の形態では、シールド電極１２５，２１６と共に、複数の接合電極１２４，２１５を構成するバリアメタル膜１２４Ｂ，２１５Ｂを、それぞれの半導体層１００Ｓ，２００Ｓ側に後退させた例を示したが、これに限定されるものではない。
　まず、図１９Ａに示したように、上記実施の形態と同様にして、層間絶縁膜１２３に開口Ｈ３，Ｈ４を形成し、バリアメタル膜Ｍ１および導電膜Ｍ２を順に成膜した後、ＣＭＰにより層間絶縁膜１２３上に成膜された導電膜Ｍ２を除去する。次に、図１９Ｂに示したように、再度ＣＭＰを行うことにより開口Ｈ３，Ｈ４の外側に成膜されたバリアメタル膜Ｍ１を除去し、開口Ｈ３，Ｈ４にそれぞれ電極層１２４Ａおよびバリアメタル膜１２４Ｂからなる複数の接合電極１２４およびシールド電極１２５を形成すると共に、表面を平坦化する。
　続いて、図１９Ｃに示したように、シールド電極１２５上を除いて層間絶縁膜１２３および複数の接合電極１２４上に連続するレジスト膜１３２をパターニングする。次に、図１９Ｄに示したように、例えば、ドライエッチングまたはウェットエッチングにより、レジスト膜１３２から露出したシールド電極１２５を構成するバリアメタル膜Ｍ１を選択的にエッチングした後、図１９Ｅに示したように、レジスト膜１３２を除去する。これにより、シールド電極１２５の表面１２５Ｓを選択的に後退させることができる。
　同様の方法を用いて、層間絶縁膜２２１の表面２２１Ｓに、電極層２１５Ａおよびバリアメタル膜２１５Ｂが連続する平坦面を有する複数の接合電極２１５および表面２１６Ｓが半導体層２００Ｓ側に後退したシールド電極２１６を形成する。
　その後、図１９Ｄに示したように、複数の接合電極１２４およびシールド電極１２５が設けられた層間絶縁膜１２３と、複数の接合電極２１５およびシールド電極２１６が設けられた層間絶縁膜２２１とを向かい合わせに配置し、複数の接合電極１２４と複数の接合電極２１５とを接合する。これにより、第１基板１００と第２基板２００とが互いに電気的に接続される。
　本変形例の製造方法を用いて形成された複数の接合電極１２４，２１５およびシールド電極１２５，２１６では、シールド電極１２５，２１６の表面１２５Ｓ，２１６Ｓのみを選択的に後退させることができる。
（２－３．変形例３）
　図２０Ａ～図２０Ｄは、本開示の変形例３としての複数の接合電極１２４，２１５およびシールド電極１２５，２１６の製造方法の一例を表したものである。上記実施の形態では、シールド電極１２５（，２１６）が形成される開口Ｈ４がバリアメタル膜Ｍ１によって埋設されている例を示したが、これに限定されるものではない。
　まず、図２０Ａに示したように、上記実施の形態と同様にして、層間絶縁膜１２３に開口Ｈ３，Ｈ４を形成する。次に、図２０Ｂに示したように、例えば、スパッタにより層間絶縁膜１２３の表面ならびに開口Ｈ３，Ｈ４の側面および底面に連続するバリアメタル膜Ｍ１を成膜する。このとき、成膜条件を制御することにより、開口Ｈ４内にはバリアメタル膜Ｍ１が成膜されると共に空隙Ｇが形成される。
　続いて、図２０Ｃに示したように、例えば、スパッタにより開口Ｈ３を埋設するように導電膜Ｍ２を成膜する。次に、図２０Ｄに示したように、例えば、ＣＭＰにより開口Ｈ３，Ｈ４の外側に成膜された導電膜Ｍ２を除去した後、再度ＣＭＰを行う。これにより、開口Ｈ３，Ｈ４にそれぞれ電極層１２４Ａおよびバリアメタル膜１２４Ｂからなる複数の接合電極１２４およびシールド電極１２５が形成される。
　続いて、図２０Ｅに示したように、例えば、ドライエッチングまたはウェットエッチングにより、バリアメタル膜Ｍ１からなるバリアメタル膜１２４Ｂおよびシールド電極１２５を選択的にエッチングする。これにより、バリアメタル膜１２４Ｂおよびシールド電極１２５のそれぞれの表面１２４ＳＢ，１２５Ｓが半導体層１００Ｓ側に後退する。
　同様の方法を用いて、層間絶縁膜２２１の表面２２１Ｓに、バリアメタル膜２１５Ｂの表面２１５ＳＢが半導体層２００Ｓ側に後退した接合電極２１５および表面２１６Ｓが半導体層２００Ｓ側に後退したシールド電極２１６を形成する。
　最後に、図２０Ｆに示したように、複数の接合電極１２４およびシールド電極１２５が設けられた層間絶縁膜１２３と、複数の接合電極２１５およびシールド電極２１６が設けられた層間絶縁膜２２１とを向かい合わせに配置し、複数の接合電極１２４と複数の接合電極２１５とを接合する。これにより、第１基板１００と第２基板２００とが互いに電気的に接続される。
　本変形例の製造方法を用いて形成された複数の接合電極１２４，２１５およびシールド電極１２５，２１６では、シールド電極１２５，２１６内に空隙Ｇを形成することができる。これにより、例えば配線層１００Ｔ，２００Ｔ－１の面内方向に発生する応力を緩和することができる。
（２－４．変形例４）
　図２１Ａ～図２１Ｄは、本開示の変形例４としての複数の接合電極１２４，２１５およびシールド電極１２５，２１６の製造方法の一例を表したものである。上記実施の形態では、表面が後退することにより形成されたバリアメタル膜１２４Ｂ、２１５Ｂ上およびシールド電極１２５，２１６上の窪みが中空な状態で第１基板１００と第２基板２００とを貼り合わせた例を示したが、それぞれの窪みには、例えば絶縁膜１２６，２１７を充填するようにしてもよい。
　まず、図２１Ａに示したように、上記実施の形態と同様にして、層間絶縁膜１２３に開口Ｈ３，Ｈ４を形成し、バリアメタル膜Ｍ１および導電膜Ｍ２を順に成膜した後、ＣＭＰにより層間絶縁膜１２３上に成膜された導電膜Ｍ２を除去する。次に、図２１Ｂに示したように、再度ＣＭＰを行うことにより層間絶縁膜１２３上に成膜されたバリアメタル膜Ｍ１を除去し、開口Ｈ３，Ｈ４にそれぞれ電極層１２４Ａおよびバリアメタル膜１２４Ｂからなる複数の接合電極１２４およびシールド電極１２５を形成すると共に、表面を平坦化する。
　続いて、図２１Ｃに示したように、例えば、ドライエッチングまたはウェットエッチングによりバリアメタル膜Ｍ１からなるバリアメタル膜１２４Ｂおよびシールド電極１２５を選択的にエッチングする。これにより、バリアメタル膜１２４Ｂおよびシールド電極１２５のそれぞれの表面１２４ＳＢ，１２５Ｓが半導体層１００Ｓ側に後退する。次に、図２１Ｃに示したように、例えば、スパッタにより、バリアメタル膜１２４Ｂおよびシールド電極１２５上の窪みを埋めるように層間絶縁膜１２３上に絶縁膜１２６を成膜する。
　続いて、図２１Ｄに示したように、例えば、ＣＭＰにより開口Ｈ３，Ｈ４の外側に成膜された絶縁膜１２６を研磨して層間絶縁膜１２３および電極層１２４Ａを露出させると共に表面を平坦化する。
　同様の方法を用いて、層間絶縁膜２２１の表面２２１Ｓに、それぞれの表面２１５ＳＢ，２１６Ｓが半導体層２００Ｓ側に後退したバリアメタル膜２１５Ｂおよびシールド電極２１６上に絶縁膜２１７が積層された複数の接合電極２１５およびシールド電極２１６を形成する。
　その後、図２１Ｅに示したように、複数の接合電極１２４およびシールド電極１２５が設けられた層間絶縁膜１２３と、複数の接合電極２１５およびシールド電極２１６が設けられた層間絶縁膜２２１とを向かい合わせに配置し、複数の接合電極１２４と複数の接合電極２１５とを接合する。これにより、第１基板１００と第２基板２００とが互いに電気的に接続される。
　本変形例の製造方法を用いて形成された複数の接合電極１２４，２１５およびシールド電極１２５，２１６では、表面１２４ＳＢ，２１５ＳＢ，１２５Ｓ，２１６Ｓが後退したバリアメタル膜１２４Ｂ、２１５Ｂ上およびシールド電極１２５，２１６上に絶縁膜１２６，２１７を積層し、後退によって生じた窪みを充填するようにしたので、第１基板１００と第２基板２００との接合面における機械的な強度を向上させることができる。
（２－５．変形例５）
　図２２Ａ～図２２Ｄは、本開示の変形例５としての複数の接合電極１２４，２１５およびシールド電極１２５，２１６の製造方法の一例を表したものである。上記実施の形態では、バリアメタル膜１２４Ｂ，２１５Ｂおよびシールド電極１２５，２１６が同じ材料（バリアメタル膜Ｍ１）によって形成される例を示したが、これに限定されるものではない。
　まず、図２２Ａに示したように、層間絶縁膜１２３の表面１２３Ｓにレジスト膜１３３をパターニングする。次に、図２２Ｂに示したように、例えば、ドライエッチングまたはウェットエッチングにより開口Ｈ４を形成した後、レジスト膜１３３を除去する。
　続いて、図２２Ｃに示したように、例えば、スパッタにより層間絶縁膜１２３上にバリアメタル膜Ｍ３を成膜し、開口Ｈ４を埋設する。次に、図２２Ｄに示したように、例えば、ドライエッチングまたはウェットエッチングにより層間絶縁膜１２３上に成膜されたバリアメタル膜Ｍ３を除去すると共に、開口Ｈ４に埋設されたバリアメタル膜Ｍ３の一部をエッチングする。これにより、バリアメタル膜Ｍ３からなると共に、表面１２７Ｓが半導体層１００Ｓ側に後退したシールド電極１２７が形成される。
　続いて、図２２Ｅに示したように、表面１２７Ｓの後退によりシールド電極１２７上に形成された窪みを埋めるように層間絶縁膜１２３上に絶縁膜１２６を成膜した後、上記実施の形態等と同様にして、電極層１２４Ａおよびバリアメタル膜１２４Ｂからなる複数の接合電極１２４を形成する。その後、例えば、ドライエッチングまたはウェットエッチングによりバリアメタル膜Ｍ１からなるバリアメタル膜１２４Ｂを選択的にエッチングする。
　同様の方法を用いて、層間絶縁膜２２１の表面２２１Ｓに、バリアメタル膜２１５Ｂの表面２１５ＳＢが半導体層２００Ｓ側に後退した複数の接合電極２１５およびバリアメタル膜Ｍ３からなると共に、その表面が絶縁膜２１７によって埋め込まれたシールド電極２１９を形成する。
　最後に、図２２Ｈに示したように、複数の接合電極１２４およびシールド電極１２７が設けられた層間絶縁膜１２３と、複数の接合電極２１５およびシールド電極２１９が設けられた層間絶縁膜２２１とを向かい合わせに配置し、複数の接合電極１２４と複数の接合電極２１５とを接合する。これにより、第１基板１００と第２基板２００とが互いに電気的に接続される。
　本変形例の製造方法を用いて形成された複数の接合電極１２４，２１５およびシールド電極１２７，２１９では、複数の接合電極１２４，２１５を構成するバリアメタル膜１２４Ｂ，２１５Ｂと、シールド電極１２７，２１９とを異なる工程で形成するようにしたので、それぞれ、異なる材料を用いて形成することができる。これにより、材料選択の自由度が向上する。
＜３．適用例＞
（適用例１）
　上記撮像装置１等は、例えば、デジタルスチルカメラやビデオカメラ等のカメラシステムや、撮像機能を有する携帯電話等、撮像機能を備えたあらゆるタイプの電子機器に適用することができる。図２３は、電子機器１０００の概略構成を表したものである。
　電子機器１０００は、例えば、レンズ群１００１と、撮像装置１と、ＤＳＰ（Digital Signal Processor）回路１００２と、フレームメモリ１００３と、表示部１００４と、記録部１００５と、操作部１００６と、電源部１００７とを有し、バスライン１００８を介して相互に接続されている。
　レンズ群１００１は、被写体からの入射光（像光）を取り込んで撮像装置１の撮像面上に結像するものである。撮像装置１は、レンズ群１００１によって撮像面上に結像された入射光の光量を画素単位で電気信号に変換して画素信号としてＤＳＰ回路１００２に供給する。
　ＤＳＰ回路１００２は、撮像装置１から供給される信号を処理する信号処理回路である。ＤＳＰ回路１００２は、撮像装置１からの信号を処理して得られる画像データを出力する。フレームメモリ１００３は、ＤＳＰ回路１００２により処理された画像データをフレーム単位で一時的に保持するものである。
　表示部１００４は、例えば、液晶パネルや有機ＥＬ（Electro Luminescence）パネル等のパネル型表示装置からなり、撮像装置１で撮像された動画または静止画の画像データを、半導体メモリやハードディスク等の記録媒体に記録する。
　操作部１００６は、ユーザによる操作に従い、電子機器１０００が所有する各種の機能についての操作信号を出力する。電源部１００７は、ＤＳＰ回路１００２、フレームメモリ１００３、表示部１００４、記録部１００５および操作部１００６の動作電源となる各種の電源を、これら供給対象に対して適宜供給するものである。
（適用例２）
　図２４Ａは、撮像装置１を備えた光検出システム２０００の全体構成の一例を模式的に表したものである。図２４Ｂは、光検出システム２０００の回路構成の一例を表したものである。光検出システム２０００は、赤外光Ｌ２を発する光源部としての発光装置２００１と、光電変換素子を有する受光部としての光検出装置２００２とを備えている。光検出装置２００２としては、上述した撮像装置１を用いることができる。光検出システム２０００は、さらに、システム制御部２００３、光源駆動部２００４、センサ制御部２００５、光源側光学系２００６およびカメラ側光学系２００７を備えていてもよい。
　光検出装置２００２は光Ｌ１と光Ｌ２とを検出することができる。光Ｌ１は、外部からの環境光が被写体（測定対象物）２１００（図２４Ａ）において反射された光である。光Ｌ２は発光装置２００１において発光されたのち、被写体２１００に反射された光である。光Ｌ１は例えば可視光であり、光Ｌ２は例えば赤外光である。光Ｌ１は、光検出装置２００２における光電変換部において検出可能であり、光Ｌ２は、光検出装置２００２における光電変換領域において検出可能である。光Ｌ１から被写体２１００の画像情報を獲得し、光Ｌ２から被写体２１００と光検出システム２０００との間の距離情報を獲得することができる。光検出システム２０００は、例えば、スマートフォン等の電子機器や車等の移動体に搭載することができる。発光装置２００１は例えば、半導体レーザ、面発光半導体レーザ、垂直共振器型面発光レーザ（ＶＣＳＥＬ）で構成することができる。発光装置２００１から発光された光Ｌ２の光検出装置２００２による検出方法としては、例えばｉＴＯＦ方式を採用することができるが、これに限定されることはない。ｉＴＯＦ方式では、光電変換部は、例えば光飛行時間（Time-of-Flight；ＴＯＦ）により被写体２１００との距離を測定することができる。発光装置２００１から発光された光Ｌ２の光検出装置２００２による検出方法としては、例えば、ストラクチャード・ライト方式やステレオビジョン方式を採用することもできる。例えばストラクチャード・ライト方式では、あらかじめ定められたパターンの光を被写体２１００に投影し、そのパターンのひずみ具合を解析することによって光検出システム２０００と被写体２１００との距離を測定することができる。また、ステレオビジョン方式においては、例えば２以上のカメラを用い、被写体２１００を２以上の異なる視点から見た２以上の画像を取得することで光検出システム２０００と被写体との距離を測定することができる。なお、発光装置２００１と光検出装置２００２とは、システム制御部２００３によって同期制御することができる。
＜４．応用例＞
（内視鏡手術システムへの応用例）
　本開示に係る技術（本技術）は、様々な製品へ応用することができる。例えば、本開示に係る技術は、内視鏡手術システムに適用されてもよい。
　図２５は、本開示に係る技術（本技術）が適用され得る内視鏡手術システムの概略的な構成の一例を示す図である。
　図２５では、術者（医師）１１１３１が、内視鏡手術システム１１０００を用いて、患者ベッド１１１３３上の患者１１１３２に手術を行っている様子が図示されている。図示するように、内視鏡手術システム１１０００は、内視鏡１１１００と、気腹チューブ１１１１１やエネルギー処置具１１１１２等の、その他の術具１１１１０と、内視鏡１１１００を支持する支持アーム装置１１１２０と、内視鏡下手術のための各種の装置が搭載されたカート１１２００と、から構成される。
　内視鏡１１１００は、先端から所定の長さの領域が患者１１１３２の体腔内に挿入される鏡筒１１１０１と、鏡筒１１１０１の基端に接続されるカメラヘッド１１１０２と、から構成される。図示する例では、硬性の鏡筒１１１０１を有するいわゆる硬性鏡として構成される内視鏡１１１００を図示しているが、内視鏡１１１００は、軟性の鏡筒を有するいわゆる軟性鏡として構成されてもよい。
　鏡筒１１１０１の先端には、対物レンズが嵌め込まれた開口部が設けられている。内視鏡１１１００には光源装置１１２０３が接続されており、当該光源装置１１２０３によって生成された光が、鏡筒１１１０１の内部に延設されるライトガイドによって当該鏡筒の先端まで導光され、対物レンズを介して患者１１１３２の体腔内の観察対象に向かって照射される。なお、内視鏡１１１００は、直視鏡であってもよいし、斜視鏡又は側視鏡であってもよい。
　カメラヘッド１１１０２の内部には光学系及び撮像素子が設けられており、観察対象からの反射光（観察光）は当該光学系によって当該撮像素子に集光される。当該撮像素子によって観察光が光電変換され、観察光に対応する電気信号、すなわち観察像に対応する画像信号が生成される。当該画像信号は、ＲＡＷデータとしてカメラコントロールユニット（ＣＣＵ: Camera Control Unit）１１２０１に送信される。
　ＣＣＵ１１２０１は、ＣＰＵ（Central Processing Unit）やＧＰＵ（Graphics Processing Unit）等によって構成され、内視鏡１１１００及び表示装置１１２０２の動作を統括的に制御する。さらに、ＣＣＵ１１２０１は、カメラヘッド１１１０２から画像信号を受け取り、その画像信号に対して、例えば現像処理（デモザイク処理）等の、当該画像信号に基づく画像を表示するための各種の画像処理を施す。
　表示装置１１２０２は、ＣＣＵ１１２０１からの制御により、当該ＣＣＵ１１２０１によって画像処理が施された画像信号に基づく画像を表示する。
　光源装置１１２０３は、例えばＬＥＤ（light emitting diode）等の光源から構成され、術部等を撮影する際の照射光を内視鏡１１１００に供給する。
　入力装置１１２０４は、内視鏡手術システム１１０００に対する入力インタフェースである。ユーザは、入力装置１１２０４を介して、内視鏡手術システム１１０００に対して各種の情報の入力や指示入力を行うことができる。例えば、ユーザは、内視鏡１１１００による撮像条件（照射光の種類、倍率及び焦点距離等）を変更する旨の指示等を入力する。
　処置具制御装置１１２０５は、組織の焼灼、切開又は血管の封止等のためのエネルギー処置具１１１１２の駆動を制御する。気腹装置１１２０６は、内視鏡１１１００による視野の確保及び術者の作業空間の確保の目的で、患者１１１３２の体腔を膨らめるために、気腹チューブ１１１１１を介して当該体腔内にガスを送り込む。レコーダ１１２０７は、手術に関する各種の情報を記録可能な装置である。プリンタ１１２０８は、手術に関する各種の情報を、テキスト、画像又はグラフ等各種の形式で印刷可能な装置である。
　なお、内視鏡１１１００に術部を撮影する際の照射光を供給する光源装置１１２０３は、例えばＬＥＤ、レーザ光源又はこれらの組み合わせによって構成される白色光源から構成することができる。ＲＧＢレーザ光源の組み合わせにより白色光源が構成される場合には、各色（各波長）の出力強度及び出力タイミングを高精度に制御することができるため、光源装置１１２０３において撮像画像のホワイトバランスの調整を行うことができる。また、この場合には、ＲＧＢレーザ光源それぞれからのレーザ光を時分割で観察対象に照射し、その照射タイミングに同期してカメラヘッド１１１０２の撮像素子の駆動を制御することにより、ＲＧＢそれぞれに対応した画像を時分割で撮像することも可能である。当該方法によれば、当該撮像素子にカラーフィルタを設けなくても、カラー画像を得ることができる。
　また、光源装置１１２０３は、出力する光の強度を所定の時間ごとに変更するようにその駆動が制御されてもよい。その光の強度の変更のタイミングに同期してカメラヘッド１１１０２の撮像素子の駆動を制御して時分割で画像を取得し、その画像を合成することにより、いわゆる黒つぶれ及び白とびのない高ダイナミックレンジの画像を生成することができる。
　また、光源装置１１２０３は、特殊光観察に対応した所定の波長域の光を供給可能に構成されてもよい。特殊光観察では、例えば、体組織における光の吸収の波長依存性を利用して、通常の観察時における照射光（すなわち、白色光）に比べて狭帯域の光を照射することにより、粘膜表層の血管等の所定の組織を高コントラストで撮影する、いわゆる狭帯域光観察（Narrow Band Imaging）が行われる。あるいは、特殊光観察では、励起光を照射することにより発生する蛍光により画像を得る蛍光観察が行われてもよい。蛍光観察では、体組織に励起光を照射し当該体組織からの蛍光を観察すること（自家蛍光観察）、又はインドシアニングリーン（ICG）等の試薬を体組織に局注するとともに当該体組織にその試薬の蛍光波長に対応した励起光を照射し蛍光像を得ること等を行うことができる。光源装置１１２０３は、このような特殊光観察に対応した狭帯域光及び／又は励起光を供給可能に構成され得る。
　図２６は、図２５に示すカメラヘッド１１１０２及びＣＣＵ１１２０１の機能構成の一例を示すブロック図である。
　カメラヘッド１１１０２は、レンズユニット１１４０１と、撮像部１１４０２と、駆動部１１４０３と、通信部１１４０４と、カメラヘッド制御部１１４０５と、を有する。ＣＣＵ１１２０１は、通信部１１４１１と、画像処理部１１４１２と、制御部１１４１３と、を有する。カメラヘッド１１１０２とＣＣＵ１１２０１とは、伝送ケーブル１１４００によって互いに通信可能に接続されている。
　レンズユニット１１４０１は、鏡筒１１１０１との接続部に設けられる光学系である。鏡筒１１１０１の先端から取り込まれた観察光は、カメラヘッド１１１０２まで導光され、当該レンズユニット１１４０１に入射する。レンズユニット１１４０１は、ズームレンズ及びフォーカスレンズを含む複数のレンズが組み合わされて構成される。
　撮像部１１４０２を構成する撮像素子は、１つ（いわゆる単板式）であってもよいし、複数（いわゆる多板式）であってもよい。撮像部１１４０２が多板式で構成される場合には、例えば各撮像素子によってＲＧＢそれぞれに対応する画像信号が生成され、それらが合成されることによりカラー画像が得られてもよい。あるいは、撮像部１１４０２は、３Ｄ（dimensional）表示に対応する右目用及び左目用の画像信号をそれぞれ取得するための１対の撮像素子を有するように構成されてもよい。３Ｄ表示が行われることにより、術者１１１３１は術部における生体組織の奥行きをより正確に把握することが可能になる。なお、撮像部１１４０２が多板式で構成される場合には、各撮像素子に対応して、レンズユニット１１４０１も複数系統設けられ得る。
　また、撮像部１１４０２は、必ずしもカメラヘッド１１１０２に設けられなくてもよい。例えば、撮像部１１４０２は、鏡筒１１１０１の内部に、対物レンズの直後に設けられてもよい。
　駆動部１１４０３は、アクチュエータによって構成され、カメラヘッド制御部１１４０５からの制御により、レンズユニット１１４０１のズームレンズ及びフォーカスレンズを光軸に沿って所定の距離だけ移動させる。これにより、撮像部１１４０２による撮像画像の倍率及び焦点が適宜調整され得る。
　通信部１１４０４は、ＣＣＵ１１２０１との間で各種の情報を送受信するための通信装置によって構成される。通信部１１４０４は、撮像部１１４０２から得た画像信号をＲＡＷデータとして伝送ケーブル１１４００を介してＣＣＵ１１２０１に送信する。
　また、通信部１１４０４は、ＣＣＵ１１２０１から、カメラヘッド１１１０２の駆動を制御するための制御信号を受信し、カメラヘッド制御部１１４０５に供給する。当該制御信号には、例えば、撮像画像のフレームレートを指定する旨の情報、撮像時の露出値を指定する旨の情報、並びに／又は撮像画像の倍率及び焦点を指定する旨の情報等、撮像条件に関する情報が含まれる。
　なお、上記のフレームレートや露出値、倍率、焦点等の撮像条件は、ユーザによって適宜指定されてもよいし、取得された画像信号に基づいてＣＣＵ１１２０１の制御部１１４１３によって自動的に設定されてもよい。後者の場合には、いわゆるＡＥ（Auto Exposure）機能、ＡＦ（Auto Focus）機能及びＡＷＢ（Auto White Balance）機能が内視鏡１１１００に搭載されていることになる。
　カメラヘッド制御部１１４０５は、通信部１１４０４を介して受信したＣＣＵ１１２０１からの制御信号に基づいて、カメラヘッド１１１０２の駆動を制御する。
　通信部１１４１１は、カメラヘッド１１１０２との間で各種の情報を送受信するための通信装置によって構成される。通信部１１４１１は、カメラヘッド１１１０２から、伝送ケーブル１１４００を介して送信される画像信号を受信する。
　また、通信部１１４１１は、カメラヘッド１１１０２に対して、カメラヘッド１１１０２の駆動を制御するための制御信号を送信する。画像信号や制御信号は、電気通信や光通信等によって送信することができる。
　画像処理部１１４１２は、カメラヘッド１１１０２から送信されたＲＡＷデータである画像信号に対して各種の画像処理を施す。
　制御部１１４１３は、内視鏡１１１００による術部等の撮像、及び、術部等の撮像により得られる撮像画像の表示に関する各種の制御を行う。例えば、制御部１１４１３は、カメラヘッド１１１０２の駆動を制御するための制御信号を生成する。
　また、制御部１１４１３は、画像処理部１１４１２によって画像処理が施された画像信号に基づいて、術部等が映った撮像画像を表示装置１１２０２に表示させる。この際、制御部１１４１３は、各種の画像認識技術を用いて撮像画像内における各種の物体を認識してもよい。例えば、制御部１１４１３は、撮像画像に含まれる物体のエッジの形状や色等を検出することにより、鉗子等の術具、特定の生体部位、出血、エネルギー処置具１１１１２の使用時のミスト等を認識することができる。制御部１１４１３は、表示装置１１２０２に撮像画像を表示させる際に、その認識結果を用いて、各種の手術支援情報を当該術部の画像に重畳表示させてもよい。手術支援情報が重畳表示され、術者１１１３１に提示されることにより、術者１１１３１の負担を軽減することや、術者１１１３１が確実に手術を進めることが可能になる。
　カメラヘッド１１１０２及びＣＣＵ１１２０１を接続する伝送ケーブル１１４００は、電気信号の通信に対応した電気信号ケーブル、光通信に対応した光ファイバ、又はこれらの複合ケーブルである。
　ここで、図示する例では、伝送ケーブル１１４００を用いて有線で通信が行われていたが、カメラヘッド１１１０２とＣＣＵ１１２０１との間の通信は無線で行われてもよい。
　以上、本開示に係る技術が適用され得る内視鏡手術システムの一例について説明した。本開示に係る技術は、以上説明した構成のうち、撮像部１１４０２に適用され得る。撮像部１１４０２に本開示に係る技術を適用することにより、検出精度が向上する。
　なお、ここでは、一例として内視鏡手術システムについて説明したが、本開示に係る技術は、その他、例えば、顕微鏡手術システム等に適用されてもよい。
（移動体への応用例）
　本開示に係る技術は、様々な製品へ応用することができる。例えば、本開示に係る技術は、自動車、電気自動車、ハイブリッド電気自動車、自動二輪車、自転車、パーソナルモビリティ、飛行機、ドローン、船舶、ロボット、建設機械、農業機械（トラクター）などのいずれかの種類の移動体に搭載される装置として実現されてもよい。
　図２７は、本開示に係る技術が適用され得る移動体制御システムの一例である車両制御システムの概略的な構成例を示すブロック図である。
　車両制御システム１２０００は、通信ネットワーク１２００１を介して接続された複数の電子制御ユニットを備える。図２７に示した例では、車両制御システム１２０００は、駆動系制御ユニット１２０１０、ボディ系制御ユニット１２０２０、車外情報検出ユニット１２０３０、車内情報検出ユニット１２０４０、及び統合制御ユニット１２０５０を備える。また、統合制御ユニット１２０５０の機能構成として、マイクロコンピュータ１２０５１、音声画像出力部１２０５２、及び車載ネットワークＩ／Ｆ（interface）１２０５３が図示されている。
　駆動系制御ユニット１２０１０は、各種プログラムにしたがって車両の駆動系に関連する装置の動作を制御する。例えば、駆動系制御ユニット１２０１０は、内燃機関又は駆動用モータ等の車両の駆動力を発生させるための駆動力発生装置、駆動力を車輪に伝達するための駆動力伝達機構、車両の舵角を調節するステアリング機構、及び、車両の制動力を発生させる制動装置等の制御装置として機能する。
　ボディ系制御ユニット１２０２０は、各種プログラムにしたがって車体に装備された各種装置の動作を制御する。例えば、ボディ系制御ユニット１２０２０は、キーレスエントリシステム、スマートキーシステム、パワーウィンドウ装置、あるいは、ヘッドランプ、バックランプ、ブレーキランプ、ウィンカー又はフォグランプ等の各種ランプの制御装置として機能する。この場合、ボディ系制御ユニット１２０２０には、鍵を代替する携帯機から発信される電波又は各種スイッチの信号が入力され得る。ボディ系制御ユニット１２０２０は、これらの電波又は信号の入力を受け付け、車両のドアロック装置、パワーウィンドウ装置、ランプ等を制御する。
　車外情報検出ユニット１２０３０は、車両制御システム１２０００を搭載した車両の外部の情報を検出する。例えば、車外情報検出ユニット１２０３０には、撮像部１２０３１が接続される。車外情報検出ユニット１２０３０は、撮像部１２０３１に車外の画像を撮像させるとともに、撮像された画像を受信する。車外情報検出ユニット１２０３０は、受信した画像に基づいて、人、車、障害物、標識又は路面上の文字等の物体検出処理又は距離検出処理を行ってもよい。
　撮像部１２０３１は、光を受光し、その光の受光量に応じた電気信号を出力する光センサである。撮像部１２０３１は、電気信号を画像として出力することもできるし、測距の情報として出力することもできる。また、撮像部１２０３１が受光する光は、可視光であっても良いし、赤外線等の非可視光であっても良い。
　車内情報検出ユニット１２０４０は、車内の情報を検出する。車内情報検出ユニット１２０４０には、例えば、運転者の状態を検出する運転者状態検出部１２０４１が接続される。運転者状態検出部１２０４１は、例えば運転者を撮像するカメラを含み、車内情報検出ユニット１２０４０は、運転者状態検出部１２０４１から入力される検出情報に基づいて、運転者の疲労度合い又は集中度合いを算出してもよいし、運転者が居眠りをしていないかを判別してもよい。
　マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車内外の情報に基づいて、駆動力発生装置、ステアリング機構又は制動装置の制御目標値を演算し、駆動系制御ユニット１２０１０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車両の衝突回避あるいは衝撃緩和、車間距離に基づく追従走行、車速維持走行、車両の衝突警告、又は車両のレーン逸脱警告等を含むＡＤＡＳ（Advanced Driver Assistance System）の機能実現を目的とした協調制御を行うことができる。
　また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車両の周囲の情報に基づいて駆動力発生装置、ステアリング機構又は制動装置等を制御することにより、運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。
　また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で取得される車外の情報に基づいて、ボディ系制御ユニット１２０２０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で検知した先行車又は対向車の位置に応じてヘッドランプを制御し、ハイビームをロービームに切り替える等の防眩を図ることを目的とした協調制御を行うことができる。
　音声画像出力部１２０５２は、車両の搭乗者又は車外に対して、視覚的又は聴覚的に情報を通知することが可能な出力装置へ音声及び画像のうちの少なくとも一方の出力信号を送信する。図２７の例では、出力装置として、オーディオスピーカ１２０６１、表示部１２０６２及びインストルメントパネル１２０６３が例示されている。表示部１２０６２は、例えば、オンボードディスプレイ及びヘッドアップディスプレイの少なくとも一つを含んでいてもよい。
　図２８は、撮像部１２０３１の設置位置の例を示す図である。
　図２８では、撮像部１２０３１として、撮像部１２１０１，１２１０２，１２１０３，１２１０４，１２１０５を有する。
　撮像部１２１０１，１２１０２，１２１０３，１２１０４，１２１０５は、例えば、車両１２１００のフロントノーズ、サイドミラー、リアバンパ、バックドア及び車室内のフロントガラスの上部等の位置に設けられる。フロントノーズに備えられる撮像部１２１０１及び車室内のフロントガラスの上部に備えられる撮像部１２１０５は、主として車両１２１００の前方の画像を取得する。サイドミラーに備えられる撮像部１２１０２，１２１０３は、主として車両１２１００の側方の画像を取得する。リアバンパ又はバックドアに備えられる撮像部１２１０４は、主として車両１２１００の後方の画像を取得する。車室内のフロントガラスの上部に備えられる撮像部１２１０５は、主として先行車両又は、歩行者、障害物、信号機、交通標識又は車線等の検出に用いられる。
　なお、図２８には、撮像部１２１０１ないし１２１０４の撮影範囲の一例が示されている。撮像範囲１２１１１は、フロントノーズに設けられた撮像部１２１０１の撮像範囲を示し、撮像範囲１２１１２，１２１１３は、それぞれサイドミラーに設けられた撮像部１２１０２，１２１０３の撮像範囲を示し、撮像範囲１２１１４は、リアバンパ又はバックドアに設けられた撮像部１２１０４の撮像範囲を示す。例えば、撮像部１２１０１ないし１２１０４で撮像された画像データが重ね合わせられることにより、車両１２１００を上方から見た俯瞰画像が得られる。
　撮像部１２１０１ないし１２１０４の少なくとも１つは、距離情報を取得する機能を有していてもよい。例えば、撮像部１２１０１ないし１２１０４の少なくとも１つは、複数の撮像素子からなるステレオカメラであってもよいし、位相差検出用の画素を有する撮像素子であってもよい。
　例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を基に、撮像範囲１２１１１ないし１２１１４内における各立体物までの距離と、この距離の時間的変化（車両１２１００に対する相対速度）を求めることにより、特に車両１２１００の進行路上にある最も近い立体物で、車両１２１００と略同じ方向に所定の速度（例えば、０ｋｍ／ｈ以上）で走行する立体物を先行車として抽出することができる。さらに、マイクロコンピュータ１２０５１は、先行車の手前に予め確保すべき車間距離を設定し、自動ブレーキ制御（追従停止制御も含む）や自動加速制御（追従発進制御も含む）等を行うことができる。このように運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。
　例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を元に、立体物に関する立体物データを、２輪車、普通車両、大型車両、歩行者、電柱等その他の立体物に分類して抽出し、障害物の自動回避に用いることができる。例えば、マイクロコンピュータ１２０５１は、車両１２１００の周辺の障害物を、車両１２１００のドライバが視認可能な障害物と視認困難な障害物とに識別する。そして、マイクロコンピュータ１２０５１は、各障害物との衝突の危険度を示す衝突リスクを判断し、衝突リスクが設定値以上で衝突可能性がある状況であるときには、オーディオスピーカ１２０６１や表示部１２０６２を介してドライバに警報を出力することや、駆動系制御ユニット１２０１０を介して強制減速や回避操舵を行うことで、衝突回避のための運転支援を行うことができる。
　撮像部１２１０１ないし１２１０４の少なくとも１つは、赤外線を検出する赤外線カメラであってもよい。例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在するか否かを判定することで歩行者を認識することができる。かかる歩行者の認識は、例えば赤外線カメラとしての撮像部１２１０１ないし１２１０４の撮像画像における特徴点を抽出する手順と、物体の輪郭を示す一連の特徴点にパターンマッチング処理を行って歩行者か否かを判別する手順によって行われる。マイクロコンピュータ１２０５１が、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在すると判定し、歩行者を認識すると、音声画像出力部１２０５２は、当該認識された歩行者に強調のための方形輪郭線を重畳表示するように、表示部１２０６２を制御する。また、音声画像出力部１２０５２は、歩行者を示すアイコン等を所望の位置に表示するように表示部１２０６２を制御してもよい。
　以上、本開示に係る技術が適用され得る移動体制御システムの一例について説明した。本開示に係る技術は、以上説明した構成のうち、撮像部１２０３１に適用され得る。具体的には、上記実施の形態およびその変形例１～４に係る撮像装置は、撮像部１２０３１に適用することができる。撮像部１２０３１に本開示に係る技術を適用することにより、ノイズの少ない高精細な撮影画像を得ることができるので、移動体制御システムにおいて撮影画像を利用した高精度な制御を行うことができる。
　以上、実施の形態およびその変形例１～５、適用例ならびに応用例を挙げて本開示を説明したが、本開示は上記実施の形態等に限定されるものではなく、種々変形が可能である。なお、本明細書中に記載された効果は、あくまで例示である。本開示の効果は、本明細書中に記載された効果に限定されるものではない。本開示が、本明細書中に記載された効果以外の効果を持っていてもよい。
　また、例えば、本開示は以下のような構成を取ることができる。以下の構成を有する撮像装置では、接合面において対向する複数の接合電極とシールド電極との接触を防ぐことができるため、複数の接合電極の面積を拡大することができる。よって、アライメント精度を緩和することが可能となる。
（１）
　第１半導体層および第１配線層が積層されて成る第１基板と、
　第２半導体層および第２配線層が積層されて成り、前記第２配線層が前記第１配線層と共に接合面を形成する第２基板と、
　前記第１配線層の前記接合面に形成され、第１の接合面をそれぞれ有する複数の第１接合電極と、
　前記第２配線層の前記接合面に形成され、前記複数の第１接合電極の前記第１の接合面と接合される第２の接合面をそれぞれ有する複数の第２接合電極と、
　前記第１配線層の前記接合面において隣り合う前記複数の第１接合電極の間に形成され、前記第１の接合面よりも前記第１半導体層側に後退した、前記第２基板と対向する第１の対向面を有する１または複数の第１金属層と、
　前記第２配線層の前記接合面において隣り合う前記複数の第２接合電極の間に形成され、前記第１基板と対向する第２の対向面を有する１または複数の第２金属層と
　を備えた半導体装置。
（２）
　前記第１基板と前記第２基板とは、前記複数の第１接合電極と前記複数の第２接合電極との接合により互いに電気的に接続されている、前記（１）に記載の半導体装置。
（３）
　前記第１金属層および前記第２金属層には互いに同電位が印加されている、前記（１）または（２）に記載の半導体装置。
（４）
　前記第１金属層および前記第２金属層には固定電位が印加されている、前記（１）乃至（３）のうちのいずれか１つに記載の半導体装置。
（５）
　前記第１金属層は、前記複数の第１接合電極をそれぞれ囲むように連続して設けられている、前記（１）乃至（４）のうちのいずれか１つに記載の半導体装置。
（６）
　前記第１金属層は、前記複数の第１接合電極をそれぞれ囲むように断続的に設けられている、前記（１）乃至（４）のうちのいずれか１つに記載の半導体装置。
（７）
　前記第２金属層は、前記複数の第２接合電極をそれぞれ囲むように連続して設けられている、前記（１）乃至（６）のうちのいずれか１つに記載の半導体装置。
（８）
　前記第２金属層は、前記複数の第２接合電極をそれぞれ囲むように断続的に設けられている、前記（１）乃至（６）のうちのいずれか１つに記載の半導体装置。
（９）
　前記第１接合電極は、前記第１配線層の前記接合面に埋め込まれた第１電極層と、前記第１電極層と前記第１配線層との間に設けられた第１バリアメタル層とを有し、
　前記第２接合電極は、前記第２配線層の前記接合面に埋め込まれた第２電極層と、前記第２電極層と前記第２配線層との間に設けられた第２バリアメタル層とを有する、前記（１）乃至（８）のうちのいずれか１つに記載の半導体装置。
（１０）
　前記第１金属層、前記第２金属層、前記第１バリアメタル層および前記第２バリアメタル層は、互いに同じ材料を用いて形成されている、前記（９）に記載の半導体装置。
（１１）
　前記第１金属層、前記第２金属層、前記第１バリアメタル層および前記第２バリアメタル層は、それぞれ、金属材料または金属窒化物材料を用いて形成されている、前記（９）に記載の半導体装置。
（１２）
　前記１または複数の第２金属層の前記第２の対向面は、前記第２の接合面よりも前記第２半導体層側に後退している、前記（１）乃至（１１）のうちのいずれか１つに記載の半導体装置。
（１３）
　前記１または複数の第２金属層の前記第２の対向面は、前記第２の接合面よりも前記第２半導体層側に後退し、
　前記第１バリアメタル層の前記第２基板と対向する対向面は、前記第１接合電極の前記第１の接合面よりも前記第１半導体層側に後退し、
　前記第２バリアメタル層の前記第１基板と対向する対向面は、前記第２接合電極の前記第２の接合面よりも前記第２半導体層側に後退している、前記（９）乃至（１２）のうちのいずれか１つに記載の半導体装置。
（１４）
　前記第１金属層の前記第１の対向面および前記第２金属層の前記第２の対向面にはそれぞれ絶縁膜が積層されている、前記（１２）または（１３）に記載の半導体装置。
（１５）
　前記第１接合電極は、前記第１配線層の前記接合面に埋め込まれた第１電極層と、前記第１電極層と前記第１配線層との間に設けられた第１バリアメタル層とを有し、
　前記第２接合電極は、前記第２配線層の前記接合面に埋め込まれた第２電極層と、前記第２電極層と前記第２配線層との間に設けられた第２バリアメタル層とを有し、
　前記第１バリアメタル層の前記第２基板と対向する対向面は、前記第１接合電極の前記第１の接合面よりも前記第１半導体層側に後退し、
　前記第２バリアメタル層の前記第１基板と対向する対向面は、前記第２接合電極の前記第２の接合面よりも前記第２半導体層側に後退し、
　前記第１バリアメタル層および前記第２バリアメタル層のそれぞれの前記対向面には前記絶縁膜が積層されている、前記（１４）に記載の半導体装置。
（１６）
　前記第１半導体層には、画素毎に、光電変換部および前記光電変換部で発生した信号電荷が蓄積されるフローティングデュフュージョンが設けられ、
　前記第２半導体層には、前記フローティングデュフュージョンの前記信号電荷を読み出す画素トランジスタが設けられている、前記（１）乃至（１５）のうちのいずれか１つに記載の半導体装置。
（１７）
　前記第１接合電極は、前記フローティングデュフュージョンと電気的に接続されている、前記（１６）に記載の半導体装置。
（１８）
　半導体装置を備え、
　前記半導体装置は、
　第１半導体層および第１配線層が積層されて成る第１基板と、
　第２半導体層および第２配線層が積層されて成り、前記第２配線層が前記第１配線層と共に接合面を形成する第２基板と、
　前記第１配線層の前記接合面に形成され、第１の接合面をそれぞれ有する複数の第１接合電極と、
　前記第２配線層の前記接合面に形成され、前記複数の第１接合電極の前記第１の接合面と接合される第２の接合面をそれぞれ有する複数の第２接合電極と、
　前記第１配線層の前記接合面において隣り合う前記複数の第１接合電極の間に形成され、前記第１の接合面よりも前記第１半導体層側に後退した、前記第２基板と対向する第１の対向面を有する１または複数の第１金属層と、
　前記第２配線層の前記接合面において隣り合う前記複数の第２接合電極の間に形成され、前記第１基板と対向する第２の対向面を有する１または複数の第２金属層と
　を有する電子機器。
（１９）
　第１半導体層および第１配線層が積層されて成る第１基板と、
　第２半導体層および第２配線層が積層されて成り、前記第２配線層が前記第１配線層と共に接合面を形成する第２基板と、
　前記第１配線層の前記接合面に形成された複数の第１接合電極と、
　前記第２配線層の前記接合面に形成された複数の第２接合電極と、
　前記第１配線層の前記接合面において隣り合う前記複数の第１接合電極の間に形成されると共に、前記複数の第１接合電極よりも電気的な抵抗値が高い材料を用いて形成された１または複数の第１金属層と、
　前記第２配線層の前記接合面において隣り合う前記複数の第２接合電極の間に形成されると共に、前記複数の第２接合電極よりも電気的な抵抗値が高い材料を用いて形成された１または複数の第２金属層と
　を備えた半導体装置。
　本出願は、日本国特許庁において２０２３年９月４日に出願された日本特許出願番号２０２３－１４２９４３号を基礎として優先権を主張するものであり、この出願の全ての内容を参照によって本出願に援用する。
　当業者であれば、設計上の要件や他の要因に応じて、種々の修正、コンビネーション、サブコンビネーション、および変更を想到し得るが、それらは添付の請求の範囲やその均等物の範囲に含まれるものであることが理解される。

Claims (18)

  1. 　第１半導体層および第１配線層が積層されて成る第１基板と、
    　第２半導体層および第２配線層が積層されて成り、前記第２配線層が前記第１配線層と共に接合面を形成する第２基板と、
    　前記第１配線層の前記接合面に形成され、第１の接合面をそれぞれ有する複数の第１接合電極と、
    　前記第２配線層の前記接合面に形成され、前記複数の第１接合電極の前記第１の接合面と接合される第２の接合面をそれぞれ有する複数の第２接合電極と、
    　前記第１配線層の前記接合面において隣り合う前記複数の第１接合電極の間に形成され、前記第１の接合面よりも前記第１半導体層側に後退した、前記第２基板と対向する第１の対向面を有する１または複数の第１金属層と、
    　前記第２配線層の前記接合面において隣り合う前記複数の第２接合電極の間に形成され、前記第１基板と対向する第２の対向面を有する１または複数の第２金属層と
    　を備えた半導体装置。
  2. 　前記第１基板と前記第２基板とは、前記複数の第１接合電極と前記複数の第２接合電極との接合により互いに電気的に接続されている、請求項１に記載の半導体装置。
  3. 　前記第１金属層および前記第２金属層には互いに同電位が印加されている、請求項１に記載の半導体装置。
  4. 　前記第１金属層および前記第２金属層には固定電位が印加されている、請求項１に記載の半導体装置。
  5. 　前記第１金属層は、前記複数の第１接合電極をそれぞれ囲むように連続して設けられている、請求項１に記載の半導体装置。
  6. 　前記第１金属層は、前記複数の第１接合電極をそれぞれ囲むように断続的に設けられている、請求項１に記載の半導体装置。
  7. 　前記第２金属層は、前記複数の第２接合電極をそれぞれ囲むように連続して設けられている、請求項１に記載の半導体装置。
  8. 　前記第２金属層は、前記複数の第２接合電極をそれぞれ囲むように断続的に設けられている、請求項１に記載の半導体装置。
  9. 　前記第１接合電極は、前記第１配線層の前記接合面に埋め込まれた第１電極層と、前記第１電極層と前記第１配線層との間に設けられた第１バリアメタル層とを有し、
    　前記第２接合電極は、前記第２配線層の前記接合面に埋め込まれた第２電極層と、前記第２電極層と前記第２配線層との間に設けられた第２バリアメタル層とを有する、請求項１に記載の半導体装置。
  10. 　前記第１金属層、前記第２金属層、前記第１バリアメタル層および前記第２バリアメタル層は、互いに同じ材料を用いて形成されている、請求項９に記載の半導体装置。
  11. 　前記第１金属層、前記第２金属層、前記第１バリアメタル層および前記第２バリアメタル層は、それぞれ、金属材料または金属窒化物材料を用いて形成されている、請求項９に記載の半導体装置。
  12. 　前記１または複数の第２金属層の前記第２の対向面は、前記第２の接合面よりも前記第２半導体層側に後退している、請求項１に記載の半導体装置。
  13. 　前記１または複数の第２金属層の前記第２の対向面は、前記第２の接合面よりも前記第２半導体層側に後退し、
    　前記第１バリアメタル層の前記第２基板と対向する対向面は、前記第１接合電極の前記第１の接合面よりも前記第１半導体層側に後退し、
    　前記第２バリアメタル層の前記第１基板と対向する対向面は、前記第２接合電極の前記第２の接合面よりも前記第２半導体層側に後退している、請求項９に記載の半導体装置。
  14. 　前記第１金属層の前記第１の対向面および前記第２金属層の前記第２の対向面にはそれぞれ絶縁膜が積層されている、請求項１２に記載の半導体装置。
  15. 　前記第１接合電極は、前記第１配線層の前記接合面に埋め込まれた第１電極層と、前記第１電極層と前記第１配線層との間に設けられた第１バリアメタル層とを有し、
    　前記第２接合電極は、前記第２配線層の前記接合面に埋め込まれた第２電極層と、前記第２電極層と前記第２配線層との間に設けられた第２バリアメタル層とを有し、
    　前記第１バリアメタル層の前記第２基板と対向する対向面は、前記第１接合電極の前記第１の接合面よりも前記第１半導体層側に後退し、
    　前記第２バリアメタル層の前記第１基板と対向する対向面は、前記第２接合電極の前記第２の接合面よりも前記第２半導体層側に後退し、
    　前記第１バリアメタル層および前記第２バリアメタル層のそれぞれの前記対向面には前記絶縁膜が積層されている、請求項１４に記載の半導体装置。
  16. 　前記第１半導体層には、画素毎に、光電変換部および前記光電変換部で発生した信号電荷が蓄積されるフローティングデュフュージョンが設けられ、
    　前記第２半導体層には、前記フローティングデュフュージョンの前記信号電荷を読み出す画素トランジスタが設けられている、請求項１に記載の半導体装置。
  17. 　前記第１接合電極は、前記フローティングデュフュージョンと電気的に接続されている、請求項１６に記載の半導体装置。
  18. 　半導体装置を備え、
    　前記半導体装置は、
    　第１半導体層および第１配線層が積層されて成る第１基板と、
    　第２半導体層および第２配線層が積層されて成り、前記第２配線層が前記第１配線層と共に接合面を形成する第２基板と、
    　前記第１配線層の前記接合面に形成され、第１の接合面をそれぞれ有する複数の第１接合電極と、
    　前記第２配線層の前記接合面に形成され、前記複数の第１接合電極の前記第１の接合面と接合される第２の接合面をそれぞれ有する複数の第２接合電極と、
    　前記第１配線層の前記接合面において隣り合う前記複数の第１接合電極の間に形成され、前記第１の接合面よりも前記第１半導体層側に後退した、前記第２基板と対向する第１の対向面を有する１または複数の第１金属層と、
    　前記第２配線層の前記接合面において隣り合う前記複数の第２接合電極の間に形成され、前記第１基板と対向する第２の対向面を有する１または複数の第２金属層と
    　を有する電子機器。
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