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WO2023189053A1 - 半導体装置 - Google Patents

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WO2023189053A1
WO2023189053A1 PCT/JP2023/006632 JP2023006632W WO2023189053A1 WO 2023189053 A1 WO2023189053 A1 WO 2023189053A1 JP 2023006632 W JP2023006632 W JP 2023006632W WO 2023189053 A1 WO2023189053 A1 WO 2023189053A1
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WO
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trench
region
gate
resistance
source
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Ceased
Application number
PCT/JP2023/006632
Other languages
English (en)
French (fr)
Inventor
誠悟 森
佑紀 中野
圭悟 美濃出
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Rohm Co Ltd
Original Assignee
Rohm Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Rohm Co Ltd filed Critical Rohm Co Ltd
Priority to JP2024511470A priority Critical patent/JPWO2023189053A1/ja
Priority to CN202380032271.2A priority patent/CN118974945A/zh
Publication of WO2023189053A1 publication Critical patent/WO2023189053A1/ja
Priority to US18/900,908 priority patent/US20250022796A1/en
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    • H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
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    • H10D62/83—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group IV materials, e.g. B-doped Si or undoped Ge
    • H10D62/832—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group IV materials, e.g. B-doped Si or undoped Ge being Group IV materials comprising two or more elements, e.g. SiGe
    • H10D62/8325—Silicon carbide
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    • H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
    • H10D62/85—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group III-V materials, e.g. GaAs
    • H10D62/8503—Nitride Group III-V materials, e.g. AlN or GaN

Definitions

  • Patent Document 1 discloses a semiconductor device including a semiconductor substrate, a plurality of trench structures, and a gate pad portion. A plurality of trench structures are formed on a surface of a semiconductor substrate. The gate pad section is arranged on the semiconductor substrate so as to cover the plurality of trench structures.
  • One embodiment provides a semiconductor device with a novel layout.
  • One embodiment includes a chip having a main surface, a trench resistance structure formed on the main surface, the chip having a lower resistance value than the trench resistance structure, and being electrically connected to the trench resistance structure.
  • a gate pad disposed over the trench resistance structure; and a gate pad having a lower resistance than the trench resistance structure and electrically connected to the gate pad through the trench resistance structure.
  • a semiconductor device is provided, including a gate wiring disposed on the semiconductor device.
  • FIG. 1 is a plan view showing a semiconductor device according to one embodiment.
  • FIG. 2 is a sectional view taken along the line II-II shown in FIG.
  • FIG. 3 is a plan view showing the layout of gate electrodes and source electrodes.
  • FIG. 4 is a plan view showing the layout of the first main surface.
  • FIG. 5 is an enlarged plan view showing the vicinity of the resistance region.
  • FIG. 6 is an enlarged plan view showing the layout near the resistance region.
  • FIG. 7 is a sectional view taken along line VII-VII shown in FIG. 6.
  • FIG. 8 is an enlarged plan view showing the layout of the resistance region and the active region.
  • FIG. 9 is an enlarged plan view showing the layout of the active region and the peripheral region.
  • FIG. 1 is a plan view showing a semiconductor device according to one embodiment.
  • FIG. 2 is a sectional view taken along the line II-II shown in FIG.
  • FIG. 3 is a plan view showing the layout of gate electrodes and source electrodes.
  • FIG. 10 is a cross-sectional view taken along the line XX shown in FIG. 8.
  • FIG. 11 is a sectional view taken along the line XI-XI shown in FIG. 8.
  • FIG. 12 is a sectional view taken along the line XII-XII shown in FIG. 8.
  • FIG. 13 is a sectional view taken along the line XIII-XIII shown in FIG. 8.
  • FIG. 14 is a sectional view taken along the line XIV-XIV shown in FIG. 9.
  • FIG. 15 is a sectional view taken along the line XV-XV shown in FIG. 9.
  • 16 is a sectional view taken along the line XVI-XVI shown in FIG. 9.
  • FIG. 17 is a sectional view taken along the line XVII-XVII shown in FIG. 9.
  • FIG. 18 is an enlarged plan view showing the layout of the resistance region, active region, and dummy region.
  • FIG. 19 is an enlarged plan view showing the layout of the active region, peripheral region, and dummy region.
  • FIG. 20 is a sectional view taken along the line XX-XX shown in FIG. 18.
  • FIG. 21 is a sectional view taken along the line XXI-XXI shown in FIG. 18.
  • FIG. 22 is a sectional view taken along the line XXII-XXII shown in FIG. 18.
  • FIG. 23 is an enlarged plan view showing the layout of the termination area.
  • FIG. 24 is a sectional view taken along the line XXIV-XXIV shown in FIG. 23.
  • FIG. 25 is a cross-sectional view showing the structure of the outer peripheral region.
  • FIG. 26 is an electric circuit diagram showing a connection form of a gate electrode and a gate resistor.
  • FIG. 27 is a cross-sectional view showing a trench resistance structure according to the first modification.
  • FIG. 28 is a cross-sectional view showing a trench resistance structure according to a second modification.
  • FIG. 29 is a cross-sectional view showing a trench resistance structure according to a third modification.
  • FIG. 30 is a cross-sectional view showing a trench resistance structure according to a fourth modification.
  • FIG. 31 is a cross-sectional view showing a chip according to the first modification.
  • FIG. 32 is a cross-sectional view showing a chip according to a second modification.
  • this phrase includes a numerical value (form) that is equal to the numerical value (form) of the comparison target; It also includes a numerical error (form error) in the range of ⁇ 10% based on (form).
  • a numerical value that is equal to the numerical value (form) of the comparison target
  • a numerical error form error in the range of ⁇ 10% based on (form).
  • words such as “first”, “second”, “third”, etc. are used, but these are symbols attached to the name of each structure to clarify the order of explanation; It is not given for the purpose of limiting the name.
  • FIG. 1 is a plan view showing a semiconductor device 1 according to an embodiment.
  • FIG. 2 is a sectional view taken along the line II-II shown in FIG.
  • FIG. 3 is a plan view showing the layout of the gate electrode 85 and source electrode 95.
  • FIG. 4 is a plan view showing the layout of the first main surface 3.
  • the semiconductor device 1 is a semiconductor switching device including a MISFET (Metal Insulator Semiconductor Field Effect Transistor).
  • MISFET Metal Insulator Semiconductor Field Effect Transistor
  • a semiconductor device 1 in this embodiment includes a chip 2 that includes a single crystal of a wide bandgap semiconductor and is formed in a hexahedral shape (specifically, a rectangular parallelepiped shape). include.
  • the semiconductor device 1 is a "wide bandgap semiconductor device.”
  • Chip 2 may also be referred to as a "semiconductor chip” or a "wide bandgap semiconductor chip.”
  • a wide band gap semiconductor is a semiconductor having a band gap exceeding that of Si (silicon).
  • GaN (gallium nitride), SiC (silicon carbide), and C (diamond) are exemplified as wide bandgap semiconductors.
  • the chip 2 is a "SiC chip” that includes a hexagonal SiC single crystal as an example of a wide bandgap semiconductor.
  • the semiconductor device 1 is a "SiC semiconductor device.”
  • Semiconductor device 1 may be referred to as a "SiC-MISFET.”
  • the hexagonal SiC single crystal has multiple types of polytypes including 2H (Hexagonal)-SiC single crystal, 4H-SiC single crystal, 6H-SiC single crystal, and the like.
  • the chip 2 includes a 4H-SiC single crystal, but the chip 2 may include other polytypes.
  • the chip 2 has a first main surface 3 on one side, a second main surface 4 on the other side, and first to fourth side surfaces 5A to 5D connecting the first main surface 3 and the second main surface 4. ing.
  • the first main surface 3 and the second main surface 4 are formed into a rectangular shape in a plan view (hereinafter simply referred to as "plan view") as seen from the normal direction Z thereof.
  • the normal direction Z is also the thickness direction of the chip 2.
  • the first main surface 3 and the second main surface 4 are preferably formed of a c-plane of a SiC single crystal.
  • the first principal surface 3 is formed by the silicon plane ((0001) plane) of the SiC single crystal
  • the second principal surface 4 is formed by the carbon plane ((000-1) plane) of the SiC single crystal. It is preferable.
  • the first main surface 3 and the second main surface 4 may have an off angle that is inclined at a predetermined angle in a predetermined off direction with respect to the c-plane.
  • the off direction is preferably the a-axis direction ([11-20] direction) of the SiC single crystal.
  • the off angle may be greater than 0° and less than or equal to 10°.
  • the off angle is preferably 5° or less.
  • the first side surface 5A and the second side surface 5B extend in a first direction
  • the third side surface 5C and the fourth side surface 5D extend in the second direction Y and face the first direction X.
  • the first direction X may be the m-axis direction ([1-100] direction) of the SiC single crystal
  • the second direction Y may be the a-axis direction of the SiC single crystal.
  • the first direction X may be the a-axis direction of the SiC single crystal
  • the second direction Y may be the m-axis direction of the SiC single crystal.
  • the chip 2 may have a thickness of 5 ⁇ m or more and 200 ⁇ m or less.
  • the thickness of the chip 2 is any of the following: 5 ⁇ m to 25 ⁇ m, 25 ⁇ m to 50 ⁇ m, 50 ⁇ m to 75 ⁇ m, 75 ⁇ m to 100 ⁇ m, 100 ⁇ m to 125 ⁇ m, 125 ⁇ m to 150 ⁇ m, 150 ⁇ m to 175 ⁇ m, and 175 ⁇ m to 200 ⁇ m. It may be set to a value belonging to one range.
  • the thickness of the chip 2 is preferably 100 ⁇ m or less.
  • the first to fourth side surfaces 5A to 5D may have a length of 0.5 mm or more and 20 mm or less in plan view.
  • the lengths of the first to fourth side surfaces 5A to 5D are set to values belonging to any one of the following ranges: 0.5 mm to 5 mm, 5 mm to 10 mm, 10 mm to 15 mm, and 15 mm to 20 mm. It's okay.
  • the lengths of the first to fourth side surfaces 5A to 5D are preferably 5 mm or more.
  • the semiconductor device 1 includes an n-type first semiconductor region 6 formed in a region (surface layer portion) on the first main surface 3 side within the chip 2.
  • the first semiconductor region 6 is formed in a layered shape extending along the first main surface 3, and is exposed from the first main surface 3 and the first to fourth side surfaces 5A to 5D.
  • the first semiconductor region 6 is made of an epitaxial layer (specifically, a SiC epitaxial layer).
  • the first semiconductor region 6 may have a thickness of 1 ⁇ m or more and 50 ⁇ m or less.
  • the thickness of the first semiconductor region 6 is preferably 3 ⁇ m or more and 30 ⁇ m or less. It is particularly preferable that the thickness of the first semiconductor region 6 is 5 ⁇ m or more and 25 ⁇ m or less.
  • the semiconductor device 1 includes an n-type second semiconductor region 7 formed in a region (surface layer portion) on the second main surface 4 side within the chip 2.
  • the second semiconductor region 7 is formed in a layered shape extending along the second main surface 4, and is exposed from the second main surface 4 and the first to fourth side surfaces 5A to 5D.
  • the second semiconductor region 7 has a higher n-type impurity concentration than the first semiconductor region 6 and is electrically connected to the first semiconductor region 6.
  • the second semiconductor region 7 is made of a semiconductor substrate (specifically, a SiC semiconductor substrate). That is, the chip 2 has a stacked structure including a semiconductor substrate and an epitaxial layer.
  • the second semiconductor region 7 may have a thickness of 1 ⁇ m or more and 200 ⁇ m or less.
  • the thickness of the second semiconductor region 7 may be 150 ⁇ m or less, 100 ⁇ m or less, 50 ⁇ m or less, or 40 ⁇ m or less.
  • the thickness of the second semiconductor region 7 may be 5 ⁇ m or more.
  • the thickness of the second semiconductor region 7 is preferably 10 ⁇ m or more. In this embodiment, the second semiconductor region 7 has a thickness that exceeds the thickness of the first semiconductor region 6.
  • the semiconductor device 1 includes an active surface 8 formed on the first main surface 3, an outer surface 9, and first to fourth connecting surfaces 10A to 10D.
  • the active surface 8, the outer circumferential surface 9, and the first to fourth connection surfaces 10A to 10D define an active plateau 11 on the first main surface 3.
  • the active surface 8 may be referred to as a "first surface”
  • the outer peripheral surface 9 may be referred to as a "second surface”
  • the first to fourth connection surfaces 10A to 10D may be referred to as "connection surfaces”.
  • the active surface 8, the outer peripheral surface 9, and the first to fourth connection surfaces 10A to 10D (that is, the active plateau 11) may be regarded as constituent elements of the chip 2 (first main surface 3).
  • the active surface 8 is formed at a distance inward from the periphery of the first main surface 3 (first to fourth side surfaces 5A to 5D).
  • the active surface 8 has a flat surface extending in the first direction X and the second direction Y.
  • the active surface 8 is formed by a c-plane (Si-plane).
  • the active surface 8 is formed into a rectangular shape having four sides parallel to the first to fourth side surfaces 5A to 5D in plan view.
  • the outer peripheral surface 9 is located outside the active surface 8 and is recessed from the active surface 8 in the thickness direction of the chip 2 (toward the second main surface 4 side). Specifically, the outer peripheral surface 9 is recessed to a depth less than the thickness of the first semiconductor region 6 so as to expose the first semiconductor region 6.
  • the outer circumferential surface 9 extends in a band shape along the active surface 8 in a plan view, and is formed into an annular shape (specifically, a square annular shape) surrounding the active surface 8.
  • the outer peripheral surface 9 has a flat surface extending in the first direction X and the second direction Y, and is formed substantially parallel to the active surface 8.
  • the outer peripheral surface 9 is formed of a c-plane (Si-plane).
  • the outer peripheral surface 9 is continuous with the first to fourth side surfaces 5A to 5D.
  • the outer peripheral surface 9 has an outer peripheral depth DO.
  • the outer circumferential depth DO may be 0.1 ⁇ m or more and 5 ⁇ m or less.
  • the outer circumferential depth DO is preferably 2.5 ⁇ m or less.
  • the first to fourth connection surfaces 10A to 10D extend in the normal direction Z and connect the active surface 8 and the outer peripheral surface 9.
  • the first connection surface 10A is located on the first side surface 5A side
  • the second connection surface 10B is located on the second side surface 5B side
  • the third connection surface 10C is located on the third side surface 5C side
  • the fourth connection surface 10D is located on the third side surface 5C side. is located on the fourth side surface 5D side.
  • the first connection surface 10A and the second connection surface 10B extend in the first direction X and face each other in the second direction Y.
  • the third connection surface 10C and the fourth connection surface 10D extend in the second direction Y and face the first direction X.
  • the first to fourth connection surfaces 10A to 10D may extend approximately perpendicularly between the active surface 8 and the outer circumferential surface 9 so that a quadrangular prism-shaped active plateau 11 is defined.
  • the first to fourth connection surfaces 10A to 10D may be inclined downward from the active surface 8 toward the outer circumferential surface 9 so that a square pyramid-shaped active plateau 11 is defined.
  • the semiconductor device 1 includes the active plateau 11 that is partitioned into the first semiconductor region 6 in a protruding manner on the first main surface 3 .
  • the active plateau 11 is formed only in the first semiconductor region 6 and not in the second semiconductor region 7.
  • semiconductor device 1 includes a resistance region 12, an active region 13, a peripheral region 14, a dummy region 15, a termination region 16, and an outer peripheral region 17.
  • a resistive region 12 is provided on the active surface 8 .
  • the resistance region 12 is provided in the inner part of the active surface 8 at a distance from the periphery of the active surface 8 (first to fourth connection surfaces 10A to 10D).
  • the resistance region 12 is provided in a region along the center of the first connection surface 10A in plan view.
  • the resistance region 12 is provided in a rectangular shape having four sides parallel to the first to fourth side surfaces 5A to 5D in plan view.
  • the active region 13 is a region that generates a drain current IDS by controlling the channel. Active region 13 is provided around resistive region 12 on active surface 8 . Specifically, the active region 13 is provided inward of the active surface 8 at a distance from the periphery of the active surface 8 in a region outside the resistance region 12 .
  • the active region 13 includes a first active region 13A, a second active region 13B, and a third active region 13C.
  • the first active region 13A is provided on the second connection surface 10B side (the inner side of the active surface 8) with respect to the resistance region 12, and faces the resistance region 12 in the second direction Y.
  • the first active region 13A is provided in a rectangular shape having four sides parallel to the periphery of the active surface 8 in plan view.
  • the first active region 13A is provided wider than the resistance region 12 in the first direction X.
  • the second active region 13B is provided in a region between the resistance region 12 and the third connection surface 10C, and faces the resistance region 12 in the first direction X.
  • the third active region 13C is provided in a region between the resistance region 12 and the fourth connection surface 10D, and faces the second active region 13B with the resistance region 12 in between in the first direction X.
  • the peripheral region 14 is provided on the active surface 8 so as to sandwich the active region 13 from both sides in the first direction X.
  • the peripheral area 14 includes a first peripheral area 14A and a second peripheral area 14B.
  • the first peripheral region 14A is provided in a region between the active region 13 and the third connection surface 10C, and is arranged in the second direction Y so as to face the first active region 13A and the second active region 13B in the first direction X. It extends in a band shape.
  • the second peripheral region 14B is provided in a region between the active region 13 and the fourth connection surface 10D, and is arranged in the second direction Y so as to face the first active region 13A and the third active region 13C in the first direction X. It extends in a band shape.
  • the dummy regions 15 are provided on the active surface 8 so as to sandwich the active region 13 from both sides in the second direction Y.
  • the dummy region 15 includes a first dummy region 15A, a second dummy region 15B, and a third dummy region 15C.
  • the first dummy region 15A is provided in a region between the resistance region 12 and the third connection surface 10C.
  • the first dummy region 15A extends in a strip shape in the first direction X so as to face the resistance region 12 in the first direction X and to face the second active region 13B and the first peripheral region 14A in the second direction Y. .
  • the second dummy region 15B is provided in the region between the resistance region 12 and the fourth connection surface 10D.
  • the second dummy region 15B extends in a strip shape in the first direction X so as to face the resistance region 12 in the first direction X and to face the third active region 13C and the second peripheral region 14B in the second direction Y.
  • the third dummy region 15C is provided in a region between the first active region 13A and the second connection surface 10B.
  • the third dummy region 15C extends in a strip shape in the first direction X so as to face the first active region 13A, the first peripheral region 14A, and the second peripheral region 14B in the second direction Y.
  • the planar area of the first dummy region 15A is preferably less than the planar area of the second active region 13B. That is, the area of the first dummy region 15A facing the resistance region 12 is preferably less than the area of the second active region 13B facing the resistance region 12.
  • the planar area of the second dummy region 15B is preferably less than the planar area of the third active region 13C. In other words, the area of the second dummy region 15B facing the resistance region 12 is preferably less than the area of the third active region 13C facing the resistance region 12.
  • the termination region 16 is provided on the active surface 8 so as to sandwich the dummy region 15 from both sides in the second direction Y.
  • the termination region 16 includes a first termination region 16A and a second termination region 16B.
  • the first termination region 16A is provided in a region between the resistance region 12 and the first connection surface 10A.
  • the first termination region 16A extends in a strip shape in the first direction X so as to face the resistance region 12, the first dummy region 15A, and the second dummy region 15B in the second direction Y.
  • the second termination region 16B is provided in a region between the third dummy region 15C and the second connection surface 10B.
  • the second termination region 16B extends in a strip shape in the first direction X so as to face the third dummy region 15C in the second direction Y.
  • the outer peripheral region 17 is provided on the outer peripheral surface 9.
  • the outer peripheral region 17 is provided in a ring shape (specifically, a square ring shape) surrounding the active surface 8 (active plateau 11) in plan view. That is, the outer peripheral region 17 collectively surrounds the resistance region 12, the active region 13, the peripheral region 14, the dummy region 15, and the termination region 16.
  • the semiconductor device 1 includes a main surface insulating film 18 that covers the first main surface 3.
  • the main surface insulating film 18 selectively covers the active surface 8, the outer peripheral surface 9, and the first to fourth connection surfaces 10A to 10D.
  • Main surface insulating film 18 may include at least one of a silicon oxide film, a silicon nitride film, and a silicon oxynitride film.
  • the main surface insulating film 18 has a single layer structure made of a silicon oxide film. It is particularly preferable that the main surface insulating film 18 includes a silicon oxide film made of an oxide of the chip 2 . In this embodiment, the main surface insulating film 18 is continuous with the first to fourth side surfaces 5A to 5D. Of course, the wall portion of the main surface insulating film 18 may be formed at a distance inward from the periphery of the outer circumferential surface 9 to expose the first semiconductor region 6 from the periphery of the outer circumferential surface 9 .
  • FIG. 5 is an enlarged plan view showing the vicinity of the resistance region 12.
  • FIG. 6 is an enlarged plan view showing the layout near the resistance region 12.
  • FIG. 7 is a sectional view taken along line VII-VII shown in FIG. 6.
  • FIG. 8 is an enlarged plan view showing the layout of resistance region 12 and active region 13.
  • FIG. 9 is an enlarged plan view showing the layout of the active region 13 and the peripheral region 14.
  • FIG. 10 is a cross-sectional view taken along the line XX shown in FIG. 8.
  • FIG. 11 is a sectional view taken along the line XI-XI shown in FIG. 8.
  • FIG. 12 is a sectional view taken along the line XII-XII shown in FIG. 8.
  • FIG. 13 is a sectional view taken along the line XIII-XIII shown in FIG. 8.
  • FIG. 14 is a sectional view taken along the line XIV-XIV shown in FIG. 9.
  • FIG. 15 is a sectional view taken along the line XV-XV shown in FIG. 9.
  • 16 is a sectional view taken along the line XVI-XVI shown in FIG. 9.
  • FIG. 17 is a sectional view taken along the line XVII-XVII shown in FIG. 9.
  • semiconductor device 1 includes a p-type (second conductivity type) body region 19 formed in the surface layer portion of first main surface 3 (active surface 8).
  • the body region 19 is formed at a distance from the bottom of the first semiconductor region 6 toward the active surface 8 side.
  • the body region 19 is formed in a layer extending along the active surface 8 .
  • the body region 19 is formed over the entire active surface 8 and may be exposed from the first to fourth connection surfaces 10A to 10D.
  • the semiconductor device 1 includes a trench resistance structure 20 formed on the first main surface 3 (active surface 8) in the resistance region 12.
  • a single trench resistance structure 20 is formed on the first main surface 3 (active surface 8).
  • the trench resistance structure 20 is incorporated into the chip 2 as a gate resistance R electrically connected to the gate of the MISFET. Although the gate potential VG is applied to the trench resistance structure 20, the trench resistance structure 20 does not contribute to channel control.
  • the trench resistance structure 20 is arranged in a region on the first connection surface 10A side with respect to the active region 13, and faces the active region 13 in the second direction Y.
  • the trench resistance structure 20 is spaced from the peripheral region 14 in the first direction X so as not to face the peripheral region 14 in the second direction Y.
  • the trench resistance structure 20 is arranged between the center of the first connection surface 10A and the active region 13.
  • the trench resistance structure 20 penetrates the body region 19 to reach the first semiconductor region 6 and is formed at intervals from the bottom of the first semiconductor region 6 toward the active surface 8 side.
  • the trench resistance structure 20 is formed into a rectangular shape having four sides parallel to the periphery of the active surface 8 in plan view.
  • Trench resistance structure 20 has first to fourth sidewalls 21A to 21D and a bottom wall 22.
  • the first side wall 21A is located on the first connection surface 10A side
  • the second side wall 21B is located on the second connection surface 10B side
  • the third side wall 21C is located on the third connection surface 10C side
  • the fourth side wall 21D is located on the third connection surface 10C side. It is located on the fourth connection surface 10D side.
  • the first connection surface 10A and the second connection surface 10B extend in the first direction X and face each other in the second direction Y.
  • the third connection surface 10C and the fourth connection surface 10D extend in the second direction Y and face the first direction X.
  • the bottom wall 22 connects the first to fourth side walls 21A to 21D and extends substantially parallel to the active surface 8.
  • the trench resistance structure 20 has a planar area of 1% or more and 25% or less of the planar area of the first main surface 3.
  • the planar area of the trench resistance structure 20 is preferably 5% or more and 20% or less of the planar area of the first main surface 3.
  • the trench resistance structure 20 has a resistance depth DR in the normal direction Z. It is preferable that the resistance depth DR is less than or equal to the outer circumferential depth DO described above. In this form, the resistance depth DR is approximately equal to the outer circumferential depth DO.
  • the resistance depth DR may be 0.1 ⁇ m or more and 5 ⁇ m or less.
  • the resistance depth DR is preferably 2.5 ⁇ m or less.
  • the trench resistance structure 20 includes a resistance trench 23, a resistance insulating film 24, a buried resistor 25, and a buried insulator 26.
  • Resistance trench 23 is formed in active surface 8 and partitions the walls (first to fourth side walls 21A to 21D and bottom wall 22) of trench resistance structure 20.
  • the resistance insulating film 24 covers the wall surface of the resistance trench 23 and is connected to the main surface insulating film 18 at the active surface 8 .
  • the resistance insulating film 24 may include at least one of a silicon oxide film, a silicon nitride film, and a silicon oxynitride film.
  • the resistance insulating film 24 has a single layer structure made of a silicon oxide film. It is particularly preferable that the resistive insulating film 24 includes a silicon oxide film made of the oxide of the chip 2.
  • the buried resistor 25 is placed in the resistor trench 23 with the resistor insulating film 24 in between.
  • Embedded resistor 25 includes at least one of a conductive polysilicon film and an alloy crystal film.
  • the alloy crystal film includes alloy crystals composed of metal elements and nonmetal elements.
  • the alloy crystal film may include at least one of a CrSi film, a CrSiN film, a CrSiO film, a TaN film, and a TiN film.
  • Embedded resistor 25 includes conductive polysilicon in this form.
  • the buried resistor 25 is arranged inside the resistance trench 23 at a distance from the periphery (the first to fourth side walls 21A to 21D) of the resistance trench 23.
  • the buried resistor 25 is formed as a resistive film extending like a film within the resistive trench 23 .
  • the buried resistor 25 defines an insulating region 27 between it and the periphery of the resistor trench 23, exposing a part of the resistive insulating film 24.
  • the buried resistors 25 are formed at intervals inward from the entire periphery of the resistor trench 23 . That is, the insulating region 27 is divided into an annular shape extending along the first to fourth side walls 21A to 21D in plan view.
  • the embedded resistor 25 may be unevenly distributed on the peripheral edge side of the trench resistance structure 20 with respect to the center of the resistance trench 23. That is, the buried resistor 25 may be offset from the center of the trench resistance structure 20 toward at least one of the first to fourth sidewalls 21A to 21D. In this embodiment, the embedded resistor 25 is unevenly distributed on the first side wall 21A side with respect to the second side wall 21B. That is, the distance between the first side wall 21A and the buried resistor 25 is smaller than the distance between the second side wall 21B and the buried resistor 25.
  • the buried resistor 25 has a resistor thickness TR smaller than the resistor depth DR of the resistor trench 23.
  • the resistance trench 23 has a resistance end surface 25a formed at a distance from the height of the active surface 8 toward the bottom wall 22 of the resistance trench 23.
  • the resistor end surface 25a extends substantially parallel to the bottom wall 22.
  • the embedded resistor 25 is formed in a tapered shape whose width narrows toward the resistor end surface 25a in cross-sectional view.
  • the resistor end surface 25a may be located on the bottom wall 22 side of the resistor trench 23 with respect to the intermediate portion in the depth direction of the resistor trench 23. Of course, the resistor end surface 25a may be located on the active surface 8 side with respect to the intermediate portion in the depth direction of the resistor trench 23. It is preferable that the resistor thickness TR is 3/4 or less of the resistor depth DR. The resistor thickness TR may be less than or equal to 1/2 of the resistor depth DR. The resistor thickness TR may be 1/4 or less of the resistor depth DR. Of course, the resistor thickness TR may be larger than 1/2 of the resistor depth DR. The resistance thickness TR may be 0.05 ⁇ m or more and 2.5 ⁇ m or less.
  • the resistance thickness TR is 0.05 ⁇ m or more and 0.1 ⁇ m or less, 0.1 ⁇ m or more and 0.5 ⁇ m or less, 0.5 ⁇ m or more and 1 ⁇ m or less, 1 ⁇ m or more and 1.5 ⁇ m or less, 1.5 ⁇ m or more and 2 ⁇ m or less, and 2 ⁇ m or more and 2 ⁇ m or less. It may be set to a value belonging to any one range of .5 ⁇ m or less.
  • the resistor thickness TR may be 0.1 nm or more and 100 nm or less.
  • the planar shape and planar area of the buried resistor 25 are arbitrary and adjusted as appropriate depending on the resistance value to be achieved.
  • the embedded resistor 25 is formed into a rectangular shape having four sides parallel to the first to fourth side walls 21A to 21D in plan view. That is, the insulating region 27 is divided into a rectangular ring shape extending along the first to fourth side walls 21A to 21D in plan view.
  • the embedded resistor 25 may be formed in a polygonal or circular shape in plan view.
  • the buried resistor 25 has a planar area that is 0.05 times or more and 0.5 times or less the planar area of the resistance trench 23. It is particularly preferable that the planar area of the buried resistor 25 is 0.1 times or more and 0.25 times or less the planar area of the resistance trench 23.
  • the planar area of the insulating region 27 is preferably larger than the planar area of the embedded resistor 25. Of course, the planar area of the insulating region 27 may be set to be less than or equal to the planar area of the embedded resistor 25.
  • the buried insulator 26 covers the buried resistor 25 within the resistance trench 23.
  • the buried insulator 26 may include at least one of a silicon oxide film, a silicon nitride film, and a silicon oxynitride film. In this form, buried insulator 26 includes a silicon oxide film.
  • the buried insulator 26 covers the entire area of the buried resistor 25 and the entire insulating region 27 in the resistance trench 23, and is connected to the resistance insulating film 24 at the periphery of the resistance trench 23 (first to fourth sidewalls 21A to 21D). ing.
  • the buried insulator 26 has an insulation thickness TI that is less than or equal to the resistance depth DR of the resistance trench 23.
  • the insulation thickness TI is the thickness of the buried insulator 26 with the resistance insulation film 24 as a reference.
  • the insulation thickness TI is less than the resistance depth DR in this configuration.
  • the buried insulator 26 has an insulating end surface 26a formed at a distance from the height of the active surface 8 toward the bottom wall 22 of the resistance trench 23. The insulating end surface 26a extends substantially parallel to the resistive insulating film 24 and the embedded resistor 25.
  • the insulation thickness TI may be 3/4 or less of the resistance depth DR.
  • the insulation thickness TI may be less than or equal to 1/2 of the resistance depth DR.
  • the insulation thickness TI may be less than or equal to 1/4 of the resistance depth DR. It is preferable that the insulation thickness TI is greater than or equal to the resistance thickness TR of the embedded resistor 25. Of course, the insulation thickness TI may be less than or equal to the resistance thickness TR.
  • the insulation thickness TI may be 0.1 ⁇ m or more and 2.5 ⁇ m or less.
  • the insulation thickness TI is preferably 0.5 ⁇ m or more and 1.5 ⁇ m or less.
  • the semiconductor device 1 includes a p-type first well region 28 formed in a region along the trench resistance structure 20 in the resistance region 12.
  • first well region 28 has a higher p-type impurity concentration than body region 19.
  • the p-type impurity concentration of the first well region 28 may be lower than that of the body region 19.
  • the first well region 28 covers the wall surfaces (first to fourth side walls 21A to 21D and bottom wall 22) of the trench resistance structure 20, and is electrically connected to the body region 19 at the surface layer of the active surface 8. .
  • the first well region 28 faces the buried resistor 25 and the buried insulator 26 (insulating region 27) with the resistance insulating film 24 in between.
  • the first well region 28 is formed at a distance from the bottom of the first semiconductor region 6 toward the active surface 8 side, and faces the second semiconductor region 7 with a part of the first semiconductor region 6 in between.
  • the first well region 28 forms a pn junction with the first semiconductor region 6.
  • the semiconductor device 1 includes an n-type source region 29 formed in the surface layer of the first main surface 3 (active surface 8 ) in the active region 13 .
  • source region 29 is formed in the surface layer of body region 19 at a distance from the bottom of body region 19 toward active surface 8 .
  • Source region 29 is not formed in resistance region 12, peripheral region 14, dummy region 15, and termination region 16. That is, source region 29 is not formed in a region along trench resistance structure 20.
  • the source region 29 may be formed in the resistance region 12, peripheral region 14, dummy region 15, and termination region 16 as long as it does not affect channel control.
  • Source region 29 has a higher n-type impurity concentration than first semiconductor region 6 .
  • the source region 29 forms a channel of the MISFET in the body region 19 together with the first semiconductor region 6 .
  • the semiconductor device 1 includes a plurality of trench gate structures 30 formed on the first main surface 3 (active surface 8) in the active region 13 (first to third active regions 13A to 13C).
  • a gate potential VG is applied to the plurality of trench gate structures 30.
  • a plurality of trench gate structures 30 control channel inversion and non-inversion within body region 19 .
  • the plurality of trench gate structures 30 are arranged inwardly of the active surface 8 at intervals from the periphery of the active surface 8 .
  • the plurality of trench gate structures 30 are arranged at intervals in the first direction A region 13 is defined, and a peripheral region 14 is defined at the periphery of the active surface 8.
  • the plurality of trench gate structures 30 penetrate the body region 19 and the source region 29 to reach the first semiconductor region 6 and are formed at intervals from the bottom of the first semiconductor region 6 toward the active surface 8 side.
  • the plurality of trench gate structures 30 on the first active region 13A side are each formed in a band shape extending in the first direction are arranged.
  • the plurality of trench gate structures 30 on the first active region 13A side are formed at intervals in the second direction Y from the trench resistance structure 20, and face the trench resistance structure 20 in the second direction Y.
  • the plurality of trench gate structures 30 are formed wider than the trench resistance structures 20 in the first direction X in the first active region 13A.
  • the plurality of trench gate structures 30 on the second active region 13B side are each formed in a band shape extending in the first direction are arranged.
  • the plurality of trench gate structures 30 on the second active region 13B side are formed at intervals in the first direction X from the trench resistance structure 20, and face the trench resistance structure 20 in the first direction X.
  • the plurality of trench gate structures 30 on the second active region 13B side are formed wider in the first direction X than the trench resistance structures 20.
  • the plurality of trench gate structures 30 on the second active region 13B side may be formed narrower than the trench resistance structure 20.
  • the trench resistance structures 20 on the third active region 13C side are each formed in a band shape extending in the first direction has been done.
  • the plurality of trench gate structures 30 on the third active region 13C side are formed at intervals in the first direction X from the trench resistance structure 20, and face the trench resistance structure 20 in the first direction X.
  • the plurality of trench gate structures 30 on the third active region 13C side may face the plurality of trench gate structures 30 on the second active region 13B side with the trench resistance structure 20 in between in a one-to-one correspondence.
  • the plurality of trench gate structures 30 on the third active region 13C side are formed wider in the first direction X than the trench resistance structures 20.
  • the plurality of trench gate structures 30 on the third active region 13C side may be formed narrower than the trench resistance structure 20.
  • the trench gate structure 30 has a first width W1 in the second direction Y and a first depth D1 in the normal direction Z.
  • the first width W1 is less than the width of the trench resistance structure 20.
  • the first width W1 may be 1/1000 or more and 1/10 or less of the width of the trench resistance structure 20.
  • the first width W1 is preferably 1/100 or more of the width of the trench resistance structure 20.
  • the first width W1 may be 0.1 ⁇ m or more and 3 ⁇ m or less.
  • the first width W1 is preferably 0.5 ⁇ m or more and 2 ⁇ m or less.
  • the first depth D1 is less than the aforementioned resistance depth DR (outer circumferential depth DO).
  • the first depth D1 may be 1 ⁇ 3 or more and 2 ⁇ 3 or less of the resistance depth DR.
  • the first depth D1 may be 0.1 ⁇ m or more and 3 ⁇ m or less.
  • the first depth D1 is preferably 0.5 ⁇ m or more and 1.5 ⁇ m or less.
  • the trench gate structure 30 is formed at a first interval I1 in the first direction X from the trench resistance structure 20.
  • the first interval I1 is preferably less than the distance between two trench gate structures 30 adjacent in the second direction Y.
  • the first interval I1 may be greater than or equal to the first width W1, or may be less than the first width W1.
  • the first interval I1 is preferably at least 0.5 times and at most twice the first width W1.
  • the first interval I1 may be 0.1 ⁇ m or more and 2.5 ⁇ m or less.
  • the first interval I1 is preferably 0.5 ⁇ m or more and 1.5 ⁇ m or less.
  • the trench gate structure 30 includes a gate trench 31, a gate insulating film 32, and a gate buried electrode 33.
  • a gate trench 31 is formed in the active surface 8 and defines the walls of the trench gate structure 30 .
  • the gate insulating film 32 covers the wall surface of the gate trench 31 and is connected to the main surface insulating film 18 at the active surface 8 .
  • the gate insulating film 32 may include at least one of a silicon oxide film, a silicon nitride film, and a silicon oxynitride film. In this form, the gate insulating film 32 has a single layer structure made of a silicon oxide film. It is particularly preferable that the gate insulating film 32 includes a silicon oxide film made of the oxide of the chip 2.
  • the gate buried electrode 33 is placed in the gate trench 31 with the gate insulating film 32 in between, and faces the channel with the gate insulating film 32 in between.
  • Gate buried electrode 33 may include conductive polysilicon.
  • the gate buried electrode 33 has an end surface located on the active surface 8 side with respect to the height position of the resistance end surface 25a of the buried resistor 25.
  • the end surface of the gate buried electrode 33 may be located on the active surface 8 side with respect to the height position of the insulating end surface 26 a of the buried insulator 26 .
  • the semiconductor device 1 includes a plurality of first trench source structures 35 formed on the first main surface 3 (active surface 8) in the active region 13 (first to third active regions 13A to 13C).
  • a source potential VS is applied to the plurality of first trench source structures 35 .
  • the source potential VS may be a reference potential (for example, a ground potential) serving as an operating reference.
  • the plurality of first trench source structures 35 extend through the body region 19 and the source region 29 to reach the first semiconductor region 6 and are formed at intervals from the bottom of the first semiconductor region 6 toward the active surface 8 side. There is.
  • the plurality of first trench source structures 35 on the first active region 13A side are arranged in a region between two trench gate structures 30 adjacent in the second direction Y in a region between the second connection surface 10B and the trench resistance structure 20. are placed in each.
  • the plurality of first trench source structures 35 on the first active region 13A side are arranged alternately with the plurality of trench gate structures 30 in the second direction Y in a plan view, and are each formed in a band shape extending in the first direction X. .
  • the plurality of first trench source structures 35 on the first active region 13A side include a first trench source structure 35 arranged in a region between the trench resistance structure 20 and the trench gate structure 30.
  • the plurality of first trench source structures 35 on the first active region 13A side are arranged in the first peripheral region 14A and the second peripheral region 14B so as to be exposed from at least one of the third connection surface 10C and the fourth connection surface 10D. At least one of them is drawn out. In this form, the plurality of first trench source structures 35 on the first active region 13A side are exposed from both the third connection surface 10C and the fourth connection surface 10D.
  • the plurality of first trench source structures 35 on the first active region 13A side face the trench gate structure 30 in the second direction Y, and do not face the trench gate structure 30 in the second direction Y in the peripheral region 14.
  • the plurality of first trench source structures 35 on the second active region 13B side are located in a region between two trench gate structures 30 adjacent in the second direction Y in a region between the third connection surface 10C and the trench resistance structure 20. are placed in each.
  • the plurality of first trench source structures 35 on the second active region 13B side are arranged alternately with the plurality of trench gate structures 30 in the second direction Y in plan view, and are each formed in a band shape extending in the first direction X. .
  • the plurality of first trench source structures 35 on the second active region 13B side are formed at intervals in the first direction X from the trench resistance structure 20, and face the trench resistance structure 20 in the first direction X.
  • the plurality of first trench source structures 35 on the second active region 13B side are formed wider than the trench resistance structure 20 in the first direction X.
  • the plurality of first trench source structures 35 on the second active region 13B side may be formed narrower than the trench resistance structure 20 in the first direction X.
  • the plurality of first trench source structures 35 on the second active region 13B side are drawn out to the first peripheral region 14A and exposed from the third connection surface 10C.
  • the plurality of first trench source structures 35 on the second active region 13B side face the trench gate structure 30 in the second direction Y, and do not face the trench gate structure 30 in the second direction Y in the first peripheral region 14A. .
  • the plurality of first trench source structures 35 on the third active region 13C side are located in a region between two trench gate structures 30 adjacent in the second direction Y in a region between the fourth connection surface 10D and the trench resistance structure 20. are placed in each.
  • the plurality of first trench source structures 35 on the third active region 13C side are arranged alternately with the plurality of trench gate structures 30 in the second direction Y in plan view, and are each formed in a band shape extending in the first direction X. .
  • the plurality of first trench source structures 35 on the third active region 13C side are formed at intervals in the first direction X from the trench resistance structure 20, and face the trench resistance structure 20 in the first direction X.
  • the plurality of first trench source structures 35 on the third active region 13C side face the plurality of first trench source structures 35 on the second active region 13B side with the trench resistance structure 20 in between in a one-to-one correspondence relationship. It's okay.
  • the plurality of first trench source structures 35 on the third active region 13C side are formed wider than the trench resistance structure 20 in the first direction X.
  • the plurality of first trench source structures 35 on the third active region 13C side may be formed narrower than the trench resistance structure 20 in the first direction X.
  • the plurality of first trench source structures 35 on the third active region 13C side are drawn out to the second peripheral region 14B and exposed from the fourth connection surface 10D.
  • the plurality of first trench source structures 35 on the third active region 13C side face the trench gate structure 30 in the second direction Y, and do not face the trench gate structure 30 in the second direction Y in the second peripheral region 14B. .
  • the first trench source structure 35 has a second width W2 in the second direction Y and a second depth D2 in the normal direction Z.
  • the second width W2 is less than the width of the trench resistance structure 20.
  • the second width W2 may be 1/1000 or more and 1/10 or less of the width of the trench resistance structure 20.
  • the second width W2 is preferably 1/100 or more of the width of the trench resistance structure 20.
  • the second width W2 is preferably approximately equal to the first width W1 described above.
  • the second width W2 may be 0.1 ⁇ m or more and 3 ⁇ m or less.
  • the second width W2 is preferably 0.5 ⁇ m or more and 2 ⁇ m or less.
  • the second depth D2 is greater than or equal to the first depth D1 described above. In this embodiment, the second depth D2 is greater than the first depth D1.
  • the second depth D2 is preferably 1.5 times or more and 3 times or less the first depth D1. It is particularly preferable that the second depth D2 is approximately equal to the aforementioned resistance depth DR (outer circumferential depth DO).
  • the second depth D2 may be 0.1 ⁇ m or more and 5 ⁇ m or less. It is particularly preferable that the second depth D2 is 2.5 ⁇ m or less.
  • the first trench source structure 35 is arranged at a second distance I2 from the trench resistance structure 20 and the trench gate structure 30 in the second direction Y.
  • the second interval I2 is preferably at least 0.5 times and at most twice the second width W2. It is particularly preferable that the second interval I2 is less than the second width W2.
  • the second interval I2 may be 0.1 ⁇ m or more and 2.5 ⁇ m or less.
  • the second interval I2 is preferably 0.5 ⁇ m or more and 1.5 ⁇ m or less.
  • the first trench source structure 35 is arranged at a third distance I3 from the trench resistance structure 20 in the first direction X.
  • the third interval I3 is preferably less than the distance between two first trench source structures 35 (trench gate structures 30) adjacent in the second direction Y.
  • the third interval I3 may be greater than or equal to the second width W2, or may be less than the second width W2.
  • the third interval I3 is preferably at least 0.5 times and at most twice the second width W2. It is preferable that the third interval I3 is approximately equal to the first interval I1 described above.
  • the third interval I3 may be 0.1 ⁇ m or more and 2.5 ⁇ m or less.
  • the third interval I3 is preferably 0.5 ⁇ m or more and 1.5 ⁇ m or less.
  • the first trench source structure 35 includes a first source trench 36, a first source insulating film 37, and a first source buried electrode 38.
  • a first source trench 36 is formed in the active surface 8 and defines the walls of the first trench source structure 35 .
  • the sidewall of the first source trench 36 is exposed from one or both of the third connection surface 10C and the fourth connection surface 10D.
  • the bottom wall of the first source trench 36 communicates with the outer peripheral surface 9.
  • the first source insulating film 37 covers the wall surface of the first source trench 36 and is connected to the main surface insulating film 18 at the active surface 8 .
  • the first source insulating film 37 is connected to the main surface insulating film 18 at the communication portion of the third connection surface 10C (the communication portion of the fourth connection surface 10D) and the communication portion of the outer peripheral surface 9.
  • the first source insulating film 37 may include at least one of a silicon oxide film, a silicon nitride film, and a silicon oxynitride film.
  • the first source insulating film 37 has a single layer structure made of a silicon oxide film. It is particularly preferable that the first source insulating film 37 includes a silicon oxide film made of an oxide of the chip 2 .
  • the first source buried electrode 38 is arranged in the first source trench 36 with the first source insulating film 37 interposed therebetween.
  • the first source buried electrode 38 may include conductive polysilicon.
  • the first buried source electrode 38 has an end face located on the active surface 8 side with respect to the height position of the resistor end face 25a of the buried resistor 25.
  • the end surface of the first buried source electrode 38 may be located on the active surface 8 side with respect to the height position of the insulating end surface 26a of the buried insulator 26.
  • the semiconductor device 1 includes a plurality of second trench source structures 40 formed on the first main surface 3 (active surface 8) in the peripheral region 14 (first to second peripheral regions 14A to 14B).
  • a source potential VS is applied to the plurality of second trench source structures 40.
  • the plurality of second trench source structures 40 penetrate the body region 19 to reach the first semiconductor region 6 and are formed at intervals from the bottom of the first semiconductor region 6 toward the active surface 8 side.
  • the plurality of second trench source structures 40 on the first peripheral region 14A side are the two first trench source structures 35 adjacent in the second direction Y in the region between the third connection surface 10C and the plurality of trench gate structures 30.
  • the trench gate structures 30 are disposed in a region between them, and face the plurality of trench gate structures 30 in a one-to-one correspondence in the first direction X.
  • the plurality of second trench source structures 40 on the first peripheral region 14A side are each formed in a band shape extending in the first direction X in plan view.
  • the plurality of second trench source structures 40 on the first peripheral region 14A side are exposed from the third connection surface 10C.
  • the plurality of second trench source structures 40 on the second peripheral region 14B side are the two first trench source structures 35 adjacent in the second direction Y in the region between the fourth connection surface 10D and the plurality of trench gate structures 30.
  • the trench gate structures 30 are disposed in a region between them, and face the plurality of trench gate structures 30 in a one-to-one correspondence in the first direction X.
  • the plurality of second trench source structures 40 on the second peripheral region 14B side are each formed in a band shape extending in the first direction X in plan view.
  • the plurality of second trench source structures 40 on the second peripheral region 14B side are exposed from the fourth connection surface 10D.
  • the second trench source structure 40 has a third width W3 in the second direction Y and a third depth D3 in the normal direction Z.
  • the third width W3 is preferably substantially equal to the second width W2 (first width W1) described above.
  • the third width W3 may be 0.1 ⁇ m or more and 3 ⁇ m or less.
  • the third width W3 is preferably 0.5 ⁇ m or more and 2 ⁇ m or less.
  • the third depth D3 is greater than or equal to the first depth D1 described above. In this embodiment, the third depth D3 is greater than the first depth D1.
  • the third depth D3 is preferably 1.5 times or more and 3 times or less the first depth D1. It is particularly preferable that the third depth D3 is approximately equal to the second depth D2 (resistance depth DR) described above.
  • the third depth D3 may be 0.1 ⁇ m or more and 5 ⁇ m or less. It is particularly preferable that the second depth D2 is 2.5 ⁇ m or less.
  • the second trench source structure 40 is arranged at a fourth distance I4 from the first trench source structure 35 in the second direction Y.
  • the fourth interval I4 is preferably at least 0.5 times and at most twice the third width W3 (second width W2). It is particularly preferable that the fourth interval I4 is less than the third width W3 (second width W2).
  • the fourth interval I4 is preferably approximately equal to the second interval I2 described above.
  • the fourth interval I4 may be 0.1 ⁇ m or more and 2.5 ⁇ m or less.
  • the fourth interval I4 is preferably 0.5 ⁇ m or more and 1.5 ⁇ m or less.
  • the second trench source structure 40 is arranged at a fifth distance I5 from the trench gate structure 30 in the first direction X.
  • the fifth interval I5 is preferably not less than 0.5 times and not more than twice the third width W3 (second width W2).
  • the fifth interval I5 is preferably at least 0.5 times and at most twice the fourth interval I4. It is particularly preferable that the fifth interval I5 is 1.5 times or less the fourth interval I4.
  • the fifth interval I5 is preferably approximately equal to the first interval I1 (third interval I3) described above.
  • the fifth interval I5 may be approximately equal to the fourth interval I4.
  • the fifth interval I5 may be 0.1 ⁇ m or more and 2.5 ⁇ m or less.
  • the fifth interval I5 is preferably 0.5 ⁇ m or more and 1.5 ⁇ m or less.
  • the second trench source structure 40 includes a second source trench 41, a second source insulating film 42, and a second source buried electrode 43.
  • a second source trench 41 is formed in the active surface 8 and defines the walls of the second trench source structure 40 .
  • the side wall of the second source trench 41 communicates with the third connection surface 10C (fourth connection surface 10D).
  • the bottom wall of the second source trench 41 communicates with the outer circumferential surface 9 .
  • the second source insulating film 42 covers the wall surface of the second source trench 41 and is connected to the main surface insulating film 18 at the active surface 8 .
  • the second source insulating film 42 is connected to the main surface insulating film 18 at the communication portion of the third connection surface 10C (the communication portion of the fourth connection surface 10D) and the communication portion of the outer peripheral surface 9.
  • the second source insulating film 42 may include at least one of a silicon oxide film, a silicon nitride film, and a silicon oxynitride film.
  • the second source insulating film 42 has a single layer structure made of a silicon oxide film. It is particularly preferable that the second source insulating film 42 includes a silicon oxide film made of an oxide of the chip 2 .
  • the second source buried electrode 43 is arranged in the second source trench 41 with the second source insulating film 42 interposed therebetween.
  • the second source buried electrode 43 may include conductive polysilicon.
  • the second source buried electrode 43 has an end face located on the active surface 8 side with respect to the height position of the resistance end face 25 a of the buried resistor 25 .
  • the end surface of the second buried source electrode 43 may be located on the active surface 8 side with respect to the height position of the insulating end surface 26 a of the buried insulator 26 .
  • the semiconductor device 1 includes a plurality of p-type second well regions 45 formed in regions along the plurality of trench gate structures 30 in the active region 13 .
  • second well region 45 has a higher p-type impurity concentration than body region 19.
  • the p-type impurity concentration of the second well region 45 may be lower than that of the body region 19.
  • the p-type impurity concentration of the second well region 45 is preferably approximately equal to the p-type impurity concentration of the first well region 28.
  • the plurality of second well regions 45 are spaced apart from adjacent first trench source structures 35 , cover the wall surfaces of the corresponding trench gate structures 30 , and are electrically connected to the body region 19 at the surface layer of the active surface 8 . ing.
  • the plurality of second well regions 45 are formed at intervals from the bottom of the first semiconductor region 6 to the active surface 8 side, and face the second semiconductor region 7 with a part of the first semiconductor region 6 in between. .
  • the bottoms of the plurality of second well regions 45 are located on the active surface 8 side with respect to the depth position of the bottom of the first well region 28 .
  • the plurality of second well regions 45 form a pn junction with the first semiconductor region 6.
  • the semiconductor device 1 includes a plurality of p-type third well regions 46 formed in regions along the plurality of first trench source structures 35 in the active region 13 and the peripheral region 14 .
  • the third well region 46 has a higher p-type impurity concentration than the body region 19.
  • the p-type impurity concentration of the third well region 46 may be lower than that of the body region 19.
  • the p-type impurity concentration of the third well region 46 is preferably approximately equal to the p-type impurity concentration of the first well region 28 (second well region 45).
  • the plurality of third well regions 46 are spaced apart from adjacent trench gate structures 30 and cover the walls of the corresponding first trench source structures 35 and are electrically connected to the body region 19 in the surface layer portion of the active surface 8. ing.
  • the plurality of third well regions 46 cover the wall surfaces of the corresponding first trench source structures 35 in the active region 13 and peripheral region 14, and are exposed from the third connection surface 10C and the fourth connection surface 10D.
  • the plurality of third well regions 46 are formed at intervals from the bottom of the first semiconductor region 6 toward the active surface 8 and face the second semiconductor region 7 with a part of the first semiconductor region 6 in between. .
  • the bottoms of the plurality of third well regions 46 are located on the bottom side of the first semiconductor region 6 with respect to the depth position of the bottoms of the plurality of second well regions 45 .
  • the bottoms of the plurality of third well regions 46 are formed to have approximately the same depth as the bottoms of the first well regions 28 .
  • the plurality of third well regions 46 form a pn junction with the first semiconductor region 6.
  • the semiconductor device 1 includes a plurality of p-type fourth well regions 47 formed in a region along the plurality of second trench source structures 40 in the peripheral region 14 .
  • fourth well region 47 has a higher p-type impurity concentration than body region 19.
  • the p-type impurity concentration of the fourth well region 47 may be lower than that of the body region 19.
  • the p-type impurity concentration of the fourth well region 47 is preferably approximately equal to the p-type impurity concentration of the first well region 28 (third well region 46).
  • the plurality of fourth well regions 47 are spaced apart from the adjacent trench gate structures 30 and first trench source structures 35 and cover the wall surfaces of the corresponding second trench source structures 40, and form body regions in the surface layer portion of the active surface 8. It is electrically connected to 19.
  • the fourth well region 47 may be integrated with the second well region 45 in the region between the trench gate structure 30 and the second trench source structure 40.
  • the plurality of fourth well regions 47 are exposed from the third connection surface 10C or the fourth connection surface 10D.
  • the plurality of fourth well regions 47 are formed at intervals from the bottom of the first semiconductor region 6 to the active surface 8 side, and face the second semiconductor region 7 with a part of the first semiconductor region 6 in between. .
  • the bottoms of the plurality of fourth well regions 47 are located on the bottom side of the first semiconductor region 6 with respect to the depth position of the bottoms of the plurality of second well regions 45 .
  • the bottoms of the plurality of fourth well regions 47 are formed to have approximately the same depth as the bottoms of the first well regions 28 (third well regions 46).
  • the plurality of fourth well regions 47 form a pn junction with the first semiconductor region 6.
  • the semiconductor device 1 includes a plurality of p-type first contact regions 48 formed in regions along the plurality of first trench source structures 35 in the active region 13 .
  • First contact region 48 has a higher p-type impurity concentration than body region 19.
  • the p-type impurity concentration of the first contact region 48 is higher than that of the third well region 46.
  • the plurality of first contact regions 48 cover the wall surfaces of the corresponding first trench source structures 35 within the corresponding third well regions 46 .
  • the plurality of first contact regions 48 are formed in a one-to-many correspondence with each first trench source structure 35 .
  • the plurality of first contact regions 48 are formed at intervals along the corresponding first trench source structure 35 .
  • the plurality of first contact regions 48 are drawn out from within the corresponding third well region 46 along the wall surface of the corresponding first trench source structure 35 to the surface layer portion of the body region 19 and exposed from the active surface 8 .
  • the plurality of first contact regions 48 are formed in the active region 13 and are not formed in the peripheral region 14 . That is, the plurality of first contact regions 48 face the trench gate structure 30 in the second direction Y, but do not face the second trench source structure 40 in the second direction Y.
  • the first contact region 48 is not formed within the fourth well region 47.
  • the plurality of first contact regions 48 are each formed in a band shape extending in the first direction X in plan view. It is preferable that the length of the plurality of first contact regions 48 in the first direction X is equal to or greater than the second width W2 of the first trench source structure 35. The length of the plurality of first contact regions 48 is preferably greater than the distance between two adjacent first contact regions 48 in the first direction X.
  • a plurality of first contact regions 48 along one first trench source structure 35 face a plurality of first contact regions 48 along another first trench source structure 35 in the second direction Y. That is, in this embodiment, the plurality of first contact regions 48 are generally arranged in a matrix at intervals in the first direction X and the second direction Y in plan view.
  • the plurality of first contact regions 48 along one first trench source structure 35 are arranged so as to face in the second direction Y a region between the plurality of first contact regions 48 along another first trench source structure 35.
  • the array may be shifted in the first direction X. That is, the plurality of first contact regions 48 may be arranged in a staggered manner as a whole at intervals in the first direction X and the second direction Y in plan view.
  • semiconductor device 1 covers the ends and middle portions of a plurality of trench gate structures 30 on first main surface 3 (active surface 8) in active region 13, respectively.
  • a plurality of gate connection electrode films 49 are included. Specifically, the plurality of gate connection electrode films 49 are arranged on the main surface insulating film 18 . The plurality of gate connection electrode films 49 are spaced apart from the plurality of first trench source structures 35 and the plurality of second trench source structures 40 and cover the ends and middle portions of the corresponding trench gate structures 30, respectively.
  • the plurality of gate connection electrode films 49 are arranged alternately with the plurality of first trench source structures 35 in the second direction Y in plan view.
  • the plurality of gate connection electrode films 49 are each formed in a band shape extending in the first direction X.
  • the plurality of gate connection electrode films 49 do not face the plurality of second trench source structures 40 in the second direction Y in plan view.
  • One gate connection electrode film 49 will be explained below.
  • the gate connection electrode film 49 is connected to the corresponding gate buried electrode 33 in a portion covering the corresponding trench gate structure 30.
  • the gate connection electrode film 49 is formed integrally with the corresponding gate buried electrode 33.
  • the gate connection electrode film 49 is formed by a part of the gate buried electrode 33 drawn out onto the active surface 8 (main surface insulating film 18) in the form of a film.
  • the gate connection electrode film 49 may be formed separately from the gate buried electrode 33.
  • the gate connection electrode film 49 has an electrode surface 49a extending along the active surface 8.
  • the electrode surface 49a is located above the resistance end surface 25a of the embedded resistor 25.
  • the electrode surface 49a is located above the insulating end surface 26a of the buried insulator 26.
  • the gate connection electrode film 49 is formed in a tapered shape whose width narrows toward the electrode surface 49a in cross-sectional view.
  • the electrode surface 49a is formed wider than the trench gate structure 30 in the second direction Y.
  • the electrode surface 49a has a portion facing the trench gate structure 30 in the normal direction Z, and a portion facing the region outside the trench gate structure 30 (that is, the main surface insulating film 18) in the normal direction Z. It is preferable.
  • the gate connection electrode film 49 includes conductive polysilicon.
  • the gate connection electrode film 49 has an electrode thickness TE. It is preferable that the electrode thickness TE is 0.5 times or more the above-mentioned first width W1.
  • the electrode thickness TE is preferably equal to or less than the resistance depth DR (second depth D2) described above. It is particularly preferable that the electrode thickness TE is less than the resistance depth DR (second depth D2).
  • the electrode thickness TE is preferably equal to or less than the first depth D1 described above. It is particularly preferred that the electrode thickness TE is less than the first depth D1.
  • the electrode thickness TE may be approximately equal to the resistor thickness TR.
  • the electrode thickness TE may be greater than or equal to the resistance thickness TR.
  • the electrode thickness TE may be less than the resistance thickness TR.
  • the electrode thickness TE may be 0.05 ⁇ m or more and 2.5 ⁇ m or less.
  • the electrode thickness TE is preferably 0.5 ⁇ m or more and 1.5 ⁇ m or less.
  • the electrode thickness TE may be larger than the first depth D1.
  • the electrode thickness TE may be equal to or greater than the resistance depth DR (second depth D2).
  • FIG. 18 is an enlarged plan view showing the layout of the resistance region 12, active region 13, and dummy region 15.
  • FIG. 19 is an enlarged plan view showing the layout of active region 13, peripheral region 14, and dummy region 15.
  • FIG. 20 is a sectional view taken along the line XX-XX shown in FIG. 18.
  • FIG. 21 is a sectional view taken along the line XXI-XXI shown in FIG. 18.
  • FIG. 22 is a sectional view taken along the line XXII-XXII shown in FIG. 18.
  • semiconductor device 1 includes a plurality of dummy trench structures formed on first main surface 3 (active surface 8) in dummy region 15 (first to third dummy regions 15A to 15C). Including 50.
  • a different potential from that of the trench resistance structure 20 is applied to the plurality of dummy trench structures 50 .
  • a source potential VS is applied to the plurality of dummy trench structures 50.
  • the plurality of dummy trench structures 50 penetrate the body region 19 to reach the first semiconductor region 6 and are formed at intervals from the bottom of the first semiconductor region 6 toward the active surface 8 side.
  • the plurality of dummy trench structures 50 are provided on the active surface 8 for the purpose of alleviating local electric field concentration in the vicinity of the active region 13 and the vicinity of the trench resistance structure 20 and improving withstand voltage (for example, breakdown voltage). It has been incorporated.
  • the presence or absence of the plurality of dummy trench structures 50 (dummy regions 15) is arbitrary, and a form without the plurality of dummy trench structures 50 (dummy regions 15) may be adopted.
  • the plurality of dummy trench structures 50 on the first dummy region 15A side are formed in a band shape extending in the first direction X in the region between the third connection surface 10C and the trench resistance structure 20, and are spaced apart in the second direction Y are arranged.
  • the plurality of dummy trench structures 50 on the first dummy region 15A side are formed at intervals in the first direction X from the trench resistance structure 20, and face the trench resistance structure 20 in the first direction X.
  • the plurality of dummy trench structures 50 on the first dummy region 15A side face the plurality of trench gate structures 30 and the plurality of first trench source structures 35 in the second direction Y.
  • the plurality of dummy trench structures 50 on the first dummy region 15A side penetrate through the third connection surface 10C and are exposed from the third connection surface 10C. That is, the plurality of dummy trench structures 50 on the first dummy region 15A side face the plurality of second trench source structures 40 in the second direction Y.
  • the plurality of dummy trench structures 50 on the second dummy region 15B side are formed in a band shape extending in the first direction X in the region between the fourth connection surface 10D and the trench resistance structure 20, and are spaced apart in the second direction Y are arranged.
  • the plurality of dummy trench structures 50 on the second dummy region 15B side are formed at intervals in the first direction X from the trench resistance structure 20, and face the trench resistance structure 20 in the first direction X.
  • the plurality of dummy trench structures 50 on the second dummy region 15B side may face the plurality of dummy trench structures 50 on the first dummy region 15A side with the trench resistance structure 20 in between in a one-to-one correspondence relationship.
  • the plurality of dummy trench structures 50 on the second dummy region 15B side face the plurality of trench gate structures 30 and the plurality of first trench source structures 35 in the second direction Y.
  • the plurality of dummy trench structures 50 on the second dummy region 15B side penetrate the fourth connection surface 10D and are exposed from the fourth connection surface 10D. That is, the plurality of dummy trench structures 50 on the second dummy region 15B side face the plurality of second trench source structures 40 in the second direction Y.
  • the plurality of dummy trench structures 50 on the third dummy region 15C side are each formed in a band shape extending in the first direction Arranged with space.
  • the plurality of dummy trench structures 50 on the third dummy region 15C side penetrate at least one of the third connection surface 10C and the fourth connection surface 10D, and penetrate at least one of the third connection surface 10C and the fourth connection surface 10D. It is exposed from one side.
  • the plurality of dummy trench structures 50 on the third dummy region 15C side are exposed from both the third connection surface 10C and the fourth connection surface 10D.
  • the plurality of dummy trench structures 50 on the third dummy region 15C side face the plurality of trench gate structures 30, the plurality of first trench source structures 35, and the plurality of second trench source structures 40 in the second direction Y.
  • the plurality of dummy trench structures 50 include a plurality of first dummy trench structures 51 and a plurality of second dummy trench structures 52 deeper than the plurality of first dummy trench structures 51.
  • the plurality of first dummy trench structures 51 are each formed in a band shape extending in the first direction X, and are arranged at intervals in the second direction Y.
  • the plurality of first dummy trench structures 51 are exposed from one or both of the third connection surface 10C and the fourth connection surface 10D in the first to third dummy regions 15A to 15C.
  • the plurality of first dummy trench structures 51 face the trench resistance structure 20 in the first direction X in the first to second dummy regions 15A to 15B, and the plurality of trench gate structures 30 and the plurality of first It faces the trench source structure 35 and the plurality of second trench source structures 40 .
  • the plurality of first dummy trench structures 51 penetrate the body region 19 to reach the first semiconductor region 6 .
  • the plurality of first dummy trench structures 51 are formed at intervals from the bottom of the first semiconductor region 6 toward the active surface 8 side.
  • the first dummy trench structure 51 has a fourth width W4 in the second direction Y and a fourth depth D4 in the normal direction Z. It is preferable that the fourth width W4 is approximately equal to the first width W1 described above.
  • the fourth width W4 may be 0.1 ⁇ m or more and 3 ⁇ m or less.
  • the fourth width W4 is preferably 0.5 ⁇ m or more and 2 ⁇ m or less.
  • the fourth depth D4 is less than the aforementioned resistance depth DR (second depth D2).
  • the fourth depth D4 may be 1/3 or more and 2/3 or less of the resistance depth DR (second depth D2). It is preferable that the fourth depth D4 is approximately equal to the first depth D1 described above.
  • the fourth depth D4 may be 0.1 ⁇ m or more and 3 ⁇ m or less.
  • the fourth depth D4 is preferably 0.5 ⁇ m or more and 1.5 ⁇ m or less.
  • the first dummy trench structure 51 is arranged at a sixth distance I6 from the trench resistance structure 20 in the first direction X.
  • the sixth interval I6 is preferably at least 0.5 times and at most twice the fourth width W4.
  • the sixth interval I6 may be approximately equal to the first interval I1 described above.
  • the sixth interval I6 may be 0.1 ⁇ m or more and 2.5 ⁇ m or less.
  • the sixth interval I6 is preferably 0.5 ⁇ m or more and 1.5 ⁇ m or less.
  • the outermost first dummy trench structure 51 on the side of the active region 13 is arranged from the outermost first trench source structure 35 to the outermost first trench source structure 35 so as to be adjacent to the outermost first trench source structure 35 in the second direction Y. They are arranged with a second interval I2 between them.
  • the first dummy trench structure 51 includes a first dummy trench 53, a first dummy insulating film 54, and a first dummy buried electrode 55.
  • the first dummy trench 53 is formed on the active surface 8 and partitions the wall surface of the first dummy trench structure 51 .
  • the side wall and bottom wall of the first dummy trench 53 communicate with the third connection surface 10C (fourth connection surface 10D).
  • the first dummy insulating film 54 covers the wall surface of the first dummy trench 53 and is connected to the main surface insulating film 18 at the active surface 8 .
  • the first dummy insulating film 54 is connected to the main surface insulating film 18 at the communication portion of the third connection surface 10C (the communication portion of the fourth connection surface 10D).
  • the first dummy insulating film 54 may include at least one of a silicon oxide film, a silicon nitride film, and a silicon oxynitride film.
  • the first dummy insulating film 54 has a single layer structure made of a silicon oxide film. It is particularly preferable that the first dummy insulating film 54 includes a silicon oxide film made of an oxide of the chip 2 .
  • the first dummy buried electrode 55 is arranged in the first dummy trench 53 with the first dummy insulating film 54 interposed therebetween.
  • the first dummy buried electrode 55 may include conductive polysilicon.
  • the first dummy buried electrode 55 has an end face located on the active surface 8 side with respect to the height position of the resistance end face 25a of the buried resistor 25.
  • the end surface of the first dummy buried electrode 55 may be located on the active surface 8 side with respect to the height position of the insulating end surface 26 a of the buried insulator 26 .
  • the plurality of second dummy trench structures 52 are arranged in a region between two adjacent first dummy trench structures 51 in the second direction Y.
  • the plurality of second dummy trench structures 52 are arranged alternately with the plurality of first dummy trench structures 51 in the second direction Y, and are each formed in a band shape extending in the first direction X.
  • the plurality of second dummy trench structures 52 are exposed from one or both of the third connection surface 10C and the fourth connection surface 10D in the first to third dummy regions 15A to 15C.
  • the plurality of second dummy trench structures 52 face the trench resistance structure 20 in the first direction X in the first to second dummy regions 15A to 15B, and the plurality of trench gate structures 30 and the plurality of first It faces the trench source structure 35, the plurality of second trench source structures 40, and the plurality of first dummy trench structures 51.
  • the plurality of second dummy trench structures 52 penetrate the body region 19 to reach the first semiconductor region 6 .
  • the plurality of second dummy trench structures 52 are formed at intervals from the bottom of the first semiconductor region 6 toward the active surface 8 side.
  • the second dummy trench structure 52 has a fifth width W5 in the second direction Y and a fifth depth D5 in the normal direction Z.
  • the fifth width W5 is preferably substantially equal to the second width W2 (first width W1) described above.
  • the fifth width W5 may be 0.1 ⁇ m or more and 3 ⁇ m or less.
  • the fifth width W5 is preferably 0.5 ⁇ m or more and 2 ⁇ m or less.
  • the fifth depth D5 is greater than or equal to the fourth depth D4 (first depth D1) described above. In this form, the fifth depth D5 is larger than the fourth depth D4 (first depth D1).
  • the fifth depth D5 is preferably at least 1.5 times and at most 3 times the fourth depth D4 (first depth D1). It is particularly preferable that the fifth depth D5 is approximately equal to the resistance depth DR (outer circumferential depth DO) described above.
  • the fifth depth D5 may be 0.1 ⁇ m or more and 5 ⁇ m or less. It is particularly preferable that the fifth depth D5 is 2.5 ⁇ m or less.
  • the second dummy trench structure 52 is arranged at a seventh distance I7 from the first dummy trench structure 51 in the second direction Y.
  • the seventh interval I7 is preferably at least 0.5 times and at most twice the fifth width W5. It is particularly preferable that the seventh interval I7 is less than the fifth width W5. It is preferable that the seventh interval I7 is approximately equal to the second interval I2 described above.
  • the seventh interval I7 may be 0.1 ⁇ m or more and 2.5 ⁇ m or less.
  • the seventh interval I7 is preferably 0.5 ⁇ m or more and 1.5 ⁇ m or less.
  • the second dummy trench structure 52 is arranged at an eighth distance I8 from the trench resistance structure 20 in the first direction X.
  • the eighth interval I8 is preferably at least 0.5 times and at most twice the fifth width W5.
  • the eighth interval I8 may be approximately equal to the first interval I1 described above.
  • the eighth interval I8 may be 0.1 ⁇ m or more and 2.5 ⁇ m or less.
  • the eighth interval I8 is preferably 0.5 ⁇ m or more and 1.5 ⁇ m or less.
  • the second dummy trench structure 52 includes a second dummy trench 56, a second dummy insulating film 57, and a second dummy buried electrode 58.
  • the second dummy trench 56 is formed on the active surface 8 and defines the wall surface of the second dummy trench structure 52.
  • the side wall of the second dummy trench 56 communicates with the third connection surface 10C (fourth connection surface 10D). Further, the bottom wall of the second dummy trench 56 communicates with the outer peripheral surface 9.
  • the second dummy insulating film 57 covers the wall surface of the second dummy trench 56 and is connected to the main surface insulating film 18 at the active surface 8 .
  • the second dummy insulating film 57 is connected to the main surface insulating film 18 at the communication portion of the third connection surface 10C (the communication portion of the fourth connection surface 10D) and the communication portion of the outer peripheral surface 9.
  • the second dummy insulating film 57 may include at least one of a silicon oxide film, a silicon nitride film, and a silicon oxynitride film.
  • the second dummy insulating film 57 has a single layer structure made of a silicon oxide film. It is particularly preferable that the second dummy insulating film 57 includes a silicon oxide film made of an oxide of the chip 2 .
  • the second dummy buried electrode 58 is placed in the second dummy trench 56 with the second dummy insulating film 57 interposed therebetween.
  • the second dummy buried electrode 58 may include conductive polysilicon.
  • the second dummy buried electrode 58 has an end face located on the active surface 8 side with respect to the height position of the resistance end face 25 a of the buried resistor 25 .
  • the end surface of the second dummy buried electrode 58 may be located on the active surface 8 side with respect to the height position of the insulating end surface 26a of the buried insulator 26.
  • the semiconductor device 1 includes a plurality of p-type fifth well regions 67 formed in regions along the plurality of first dummy trench structures 51 in the dummy region 15 .
  • fifth well region 67 has a higher p-type impurity concentration than body region 19.
  • the p-type impurity concentration of the fifth well region 67 may be lower than that of the body region 19.
  • the p-type impurity concentration of the fifth well region 67 is preferably approximately equal to the p-type impurity concentration of the first well region 28.
  • the plurality of fifth well regions 67 are spaced apart from the adjacent second dummy trench structures 52 and cover the wall surfaces of the corresponding first dummy trench structures 51, and electrically connect to the body region 19 in the surface layer portion of the active surface 8. It is connected.
  • the plurality of fifth well regions 67 are exposed from the third connection surface 10C or the fourth connection surface 10D.
  • the plurality of fifth well regions 67 are formed at intervals from the bottom of the first semiconductor region 6 toward the active surface 8 side, and face the second semiconductor region 7 with a part of the first semiconductor region 6 in between. .
  • the bottoms of the plurality of fifth well regions 67 are located on the active surface 8 side with respect to the depth position of the bottom of the first well region 28 .
  • the bottoms of the plurality of fifth well regions 67 are formed to have approximately the same depth as the bottoms of the second well regions 45 .
  • the plurality of fifth well regions 67 form a pn junction with the first semiconductor region 6.
  • the semiconductor device 1 includes a plurality of p-type sixth well regions 68 formed in regions along the plurality of second dummy trench structures 52 in the dummy region 15 .
  • the sixth well region 68 has a higher p-type impurity concentration than the body region 19.
  • the p-type impurity concentration of the sixth well region 68 may be lower than that of the body region 19.
  • the p-type impurity concentration of the sixth well region 68 is preferably approximately equal to the p-type impurity concentration of the first well region 28 (fifth well region 67).
  • the plurality of sixth well regions 68 are spaced apart from the adjacent first dummy trench structures 51 and cover the wall surfaces of the corresponding second dummy trench structures 52, and electrically connect to the body region 19 in the surface layer portion of the active surface 8. It is connected.
  • the plurality of sixth well regions 68 are exposed from the third connection surface 10C or the fourth connection surface 10D.
  • the plurality of sixth well regions 68 are formed at intervals from the bottom of the first semiconductor region 6 toward the active surface 8 side, and face the second semiconductor region 7 with a part of the first semiconductor region 6 in between. .
  • the bottoms of the plurality of sixth well regions 68 are located on the bottom side of the first semiconductor region 6 with respect to the depth position of the bottoms of the plurality of fifth well regions 67 (second well regions 45).
  • the bottoms of the plurality of sixth well regions 68 are formed to have approximately the same depth as the bottoms of the first well regions 28 (third well regions 46).
  • the plurality of sixth well regions 68 form a pn junction with the first semiconductor region 6.
  • the semiconductor device 1 includes a plurality of p-type second contact regions 69 formed in regions along the plurality of second dummy trench structures 52 in the dummy region 15 .
  • Second contact region 69 has a higher p-type impurity concentration than body region 19 .
  • the p-type impurity concentration of the second contact region 69 is higher than that of the sixth well region 68.
  • the p-type impurity concentration of the second contact region 69 is preferably approximately equal to the p-type impurity concentration of the first contact region 48 .
  • the plurality of second contact regions 69 cover the wall surfaces of the corresponding second dummy trench structures 52 within the corresponding sixth well regions 68.
  • the plurality of second contact regions 69 are formed in a one-to-many correspondence with each second dummy trench structure 52 .
  • the plurality of second contact regions 69 are formed at intervals along the corresponding second dummy trench structures 52 .
  • the plurality of second contact regions 69 are drawn out from within the corresponding sixth well region 68 along the wall surface of the corresponding second dummy trench structure 52 to the surface layer portion of the body region 19 and are exposed from the active surface 8 .
  • the plurality of second contact regions 69 are each formed in a band shape extending in the first direction X in plan view. It is preferable that the length of the plurality of second contact regions 69 in the first direction X is equal to or greater than the fifth width W5 of the second dummy trench structure 52. The length of the plurality of second contact regions 69 is preferably greater than the distance between two second contact regions 69 adjacent to each other in the first direction X. Preferably, the lengths of the plurality of second contact regions 69 are approximately equal to the lengths of the plurality of first contact regions 48.
  • the plurality of second contact regions 69 along one second dummy trench structure 52 are arranged so as to face the region between the plurality of second contact regions 69 along the other second dummy trench structure 52 in the second direction Y.
  • the array may be shifted in the first direction X. That is, the plurality of second contact regions 69 may be arranged in a staggered manner as a whole at intervals in the first direction X and the second direction Y in plan view. In this case, the plurality of second contact regions 69 may be arranged in a staggered manner together with the plurality of first contact regions 48. Further, the plurality of second contact regions 69 may be arranged in a staggered manner together with the plurality of first contact regions 48.
  • FIG. 23 is an enlarged plan view showing the layout of the termination region 16.
  • FIG. 24 is a sectional view taken along the line XXIV-XXIV shown in FIG. 23.
  • semiconductor device 1 includes a plurality of trench termination structures 70 formed on first main surface 3 (active surface 8) in termination region 16.
  • a different potential is applied to the plurality of trench termination structures 70 than to the trench resistance structure 20 .
  • a source potential VS is applied to the plurality of trench termination structures 70.
  • the plurality of trench termination structures 70 penetrate the body region 19 to reach the first semiconductor region 6 and are formed at intervals from the bottom of the first semiconductor region 6 toward the active surface 8 side.
  • the plurality of trench termination structures 70 are provided on the active surface 8 for the purpose of alleviating local electric field concentration at the periphery of the active surface 8 and in the vicinity of the trench resistance structure 20 and improving withstand voltage (for example, breakdown voltage). It has been incorporated.
  • the presence or absence of the plurality of trench termination structures 70 (termination regions 16) is arbitrary, and a form without the plurality of trench termination structures 70 (termination regions 16) may be adopted.
  • the plurality of trench termination structures 70 on the first termination region 16A side are each formed in a band shape extending in the first direction are arranged.
  • the plurality of trench termination structures 70 on the first termination region 16A side are formed at intervals in the second direction Y from the trench resistance structure 20, and face the trench resistance structure 20 in the second direction Y.
  • the plurality of trench termination structures 70 on the first termination region 16A side are further formed at intervals in the second direction Y from the outermost dummy trench structure 50 (first dummy trench structure 51 in this form), and It faces the outermost dummy trench structure 50 in the Y direction.
  • the plurality of trench termination structures 70 on the first termination region 16A side penetrate at least one of the third connection surface 10C and the fourth connection surface 10D, and penetrate at least one of the third connection surface 10C and the fourth connection surface 10D. It is exposed from one side. In this form, the plurality of trench termination structures 70 on the first termination region 16A side are exposed from both the third connection surface 10C and the fourth connection surface 10D.
  • the plurality of trench termination structures 70 on the second termination region 16B side are each formed in a band shape extending in the first direction Arranged with space.
  • the plurality of trench termination structures 70 on the second termination region 16B side are formed at intervals in the second direction Y from the outermost dummy trench structure 50 (in this form, the first dummy trench structure 51), and are formed at intervals in the second direction Y. It faces the outermost dummy trench structure 50.
  • the plurality of trench termination structures 70 on the second termination region 16B side penetrate at least one of the third connection surface 10C and the fourth connection surface 10D, and penetrate at least one of the third connection surface 10C and the fourth connection surface 10D. It is exposed from one side. In this form, the plurality of trench termination structures 70 on the second termination region 16B side are exposed from both the third connection surface 10C and the fourth connection surface 10D.
  • Trench termination structure 70 has a sixth width W6 in the second direction Y and a sixth depth D6 in the normal direction Z.
  • the sixth width W6 is preferably substantially equal to the first width W1 (second width W2) described above.
  • the sixth width W6 may be 0.1 ⁇ m or more and 3 ⁇ m or less.
  • the sixth width W6 is preferably 0.5 ⁇ m or more and 2 ⁇ m or less.
  • the sixth depth D6 is greater than or equal to the first depth D1 described above. In this embodiment, the sixth depth D6 is greater than the first depth D1.
  • the sixth depth D6 is preferably 1.5 times or more and 3 times or less the first depth D1. It is particularly preferable that the sixth depth D6 is approximately equal to the resistance depth DR (outer circumferential depth DO) described above.
  • the sixth depth D6 may be 0.1 ⁇ m or more and 5 ⁇ m or less. It is particularly preferable that the second depth D2 is 2.5 ⁇ m or less.
  • the plurality of trench termination structures 70 are arranged in the second direction Y at a ninth interval I9. Further, in this form, the outermost trench termination structure 70 on the side of the trench resistance structure 20 is connected to the trench resistance structure 20 and the outermost dummy trench structure 50 (in this form, the first dummy trench structure 51) in the second direction Y. They are arranged at a ninth interval I9.
  • the ninth interval I9 is preferably at least 0.5 times and at most twice the sixth width W6. It is particularly preferable that the ninth interval I9 is less than the sixth width W6. It is preferable that the ninth interval I9 is approximately equal to the second interval I2 described above.
  • the ninth interval I9 may be 0.1 ⁇ m or more and 2.5 ⁇ m or less.
  • the ninth interval I9 is preferably 0.5 ⁇ m or more and 1.5 ⁇ m or less.
  • the trench termination structure 70 includes a termination trench 71, a termination insulating film 72, and a termination buried electrode 73. Termination trenches 71 are formed in active surface 8 and define walls of trench termination structure 70 . The side wall of the termination trench 71 communicates with the third connection surface 10C and the fourth connection surface 10D. The bottom wall of the termination trench 71 communicates with the outer peripheral surface 9.
  • the termination insulating film 72 covers the wall surface of the termination trench 71 and is connected to the main surface insulating film 18 at the active surface 8 .
  • the termination insulating film 72 is connected to the main surface insulating film 18 at the communication portion of the third connection surface 10C, the communication portion of the fourth connection surface 10D, and the communication portion of the outer peripheral surface 9.
  • Termination insulating film 72 may include at least one of a silicon oxide film, a silicon nitride film, and a silicon oxynitride film.
  • the termination insulating film 72 has a single layer structure made of a silicon oxide film. It is particularly preferable that the termination insulating film 72 includes a silicon oxide film made of an oxide of the chip 2 .
  • the terminal buried electrode 73 is arranged in the terminal trench 71 with the terminal insulating film 72 interposed therebetween.
  • the terminal buried electrode 73 may include conductive polysilicon.
  • the terminal buried electrode 73 has an end face located on the active surface 8 side with respect to the height position of the resistance end face 25 a of the buried resistor 25 .
  • the end surface of the terminal buried electrode 73 may be located on the active surface 8 side with respect to the height position of the insulating end surface 26a of the buried insulator 26.
  • the semiconductor device 1 includes a plurality of p-type seventh well regions 74 formed in regions along the plurality of trench termination structures 70 in the termination region 16 .
  • the seventh well region 74 has a higher p-type impurity concentration than the body region 19.
  • the p-type impurity concentration of the seventh well region 74 may be lower than that of the body region 19.
  • the p-type impurity concentration of the seventh well region 74 is preferably approximately equal to the p-type impurity concentration of the first well region 28.
  • the plurality of seventh well regions 74 are spaced apart from adjacent trench termination structures 70, cover the wall surfaces of the corresponding trench termination structures 70, and are electrically connected to the body region 19 in the surface layer portion of the active surface 8. .
  • the plurality of seventh well regions 74 extend in a band shape along the corresponding trench termination structure 70 in plan view, and are exposed from the third connection surface 10C and the fourth connection surface 10D.
  • the plurality of seventh well regions 74 are formed at intervals from the bottom of the first semiconductor region 6 toward the active surface 8 side, and face the second semiconductor region 7 with a part of the first semiconductor region 6 in between. .
  • the bottoms of the plurality of seventh well regions 74 are located on the bottom side of the first semiconductor region 6 with respect to the depth position of the bottoms of the plurality of second well regions 45 .
  • the bottoms of the plurality of seventh well regions 74 are formed to have approximately the same depth as the bottoms of the first well regions 28 (third well regions 46).
  • the plurality of seventh well regions 74 form a pn junction with the first semiconductor region 6.
  • semiconductor device 1 includes a p-type outer well region 75 formed in a surface layer portion of outer peripheral surface 9.
  • Outer well region 75 has a lower p-type impurity concentration than first contact region 48 .
  • the p-type impurity concentration of outer well region 75 is higher than that of body region 19.
  • the p-type impurity concentration of outer well region 75 may be lower than that of body region 19.
  • outer well region 75 has approximately the same p-type impurity concentration as first well region 28 .
  • the outer well region 75 is formed at a distance from the periphery of the outer circumferential surface 9 (first to fourth side surfaces 5A to 5D) toward the active surface 8 in a plan view, and extends in a band shape along the active surface 8.
  • the outer well region 75 is formed in an annular shape (specifically, a square annular shape) surrounding the active surface 8 in plan view.
  • the outer well region 75 extends from the surface layer of the outer circumferential surface 9 toward the surface layer portions of the first to fourth connection surfaces 10A to 10D.
  • the outer well region 75 is electrically connected to the body region 19 at the surface layer of the active surface 8 .
  • the outer well region 75 is connected to the third well region 46 at a communication portion between the third connection surface 10C (fourth connection surface 10D) and the first trench source structure 35.
  • the outer well region 75 is connected to the fourth well region 47 at a communication portion between the third connection surface 10C (fourth connection surface 10D) and the second trench source structure 40.
  • the outer well region 75 is connected to the fifth well region 67 at a communication portion between the third connection surface 10C (fourth connection surface 10D) and the first dummy trench structure 51.
  • the outer well region 75 is connected to the sixth well region 68 at a communication portion between the third connection surface 10C (fourth connection surface 10D) and the second dummy trench structure 52.
  • the outer well region 75 is connected to the seventh well region 74 at a communicating portion between the third connection surface 10C (fourth connection surface 10D) and the trench termination structure 70.
  • the outer well region 75 is formed at a distance from the bottom of the first semiconductor region 6 toward the outer peripheral surface 9 side, and faces the second semiconductor region 7 with a part of the first semiconductor region 6 in between. Outer well region 75 is located closer to the bottom of first semiconductor region 6 than bottom wall 22 of trench resistance structure 20 . The outer well region 75 is located closer to the bottom of the first semiconductor region 6 than the bottom wall of the first trench source structure 35 .
  • the bottom of the outer well region 75 is located closer to the bottom of the first semiconductor region 6 than the bottom of the first contact region 48 .
  • the bottom of the outer well region 75 is preferably formed at a depth approximately equal to the bottom of the first well region 28 (third well region 46).
  • the outer well region 75 forms a pn junction with the first semiconductor region 6.
  • the semiconductor device 1 includes a p-type outer contact region 76 formed in the surface layer of the outer well region 75.
  • Outer contact region 76 has a higher p-type impurity concentration than body region 19.
  • the p-type impurity concentration of outer contact region 76 is higher than that of outer well region 75.
  • the p-type impurity concentration of the outer contact region 76 is preferably approximately equal to the p-type impurity concentration of the first contact region 48.
  • the outer contact region 76 is located in the outer well at a distance from the periphery of the active surface 8 (first to fourth connection surfaces 10A to 10D) and the periphery of the outer peripheral surface 9 (first to fourth side surfaces 5A to 5D) in plan view. It is formed in the surface layer part of the region 75 and is formed in a band shape extending along the active surface 8 .
  • the outer contact region 76 is formed in an annular shape (specifically, a square annular shape) surrounding the active surface 8 in plan view.
  • the outer contact region 76 is formed at a distance from the bottom of the outer well region 75 toward the outer peripheral surface 9 side, and faces the first semiconductor region 6 with a part of the outer well region 75 interposed therebetween.
  • the outer contact region 76 is located closer to the bottom of the first semiconductor region 6 than the bottom wall 22 of the trench resistance structure 20 .
  • the outer contact region 76 is located closer to the bottom of the first semiconductor region 6 than the bottom wall of the first trench source structure 35 .
  • the bottom of the outer contact region 76 is preferably formed at a depth approximately equal to the bottom of the first contact region 48 .
  • the semiconductor device 1 includes at least one (preferably 2 or more and 20 or less) p-type field regions 77 formed in the surface layer of the outer circumferential surface 9 in a region between the periphery of the outer circumferential surface 9 and the outer well region 75. including.
  • semiconductor device 1 includes four field regions 77.
  • the plurality of field regions 77 are formed in an electrically floating state and relieve the electric field within the chip 2 at the outer peripheral surface 9 .
  • the number, width, depth, p-type impurity concentration, etc. of the field regions 77 are arbitrary, and can take various values depending on the electric field to be alleviated.
  • Field region 77 may have a lower p-type impurity concentration than outer contact region 76.
  • Field region 77 may have a higher p-type impurity concentration than outer well region 75.
  • Field region 77 may have a lower p-type impurity concentration than outer well region 75.
  • the plurality of field regions 77 are arranged at intervals from the outer well region 75 side to the peripheral edge side of the outer peripheral surface 9.
  • the plurality of field regions 77 are formed in a band shape extending along the active surface 8 in plan view.
  • the plurality of field regions 77 are formed in an annular shape (specifically, a square annular shape) surrounding the active surface 8 in plan view.
  • the plurality of field regions 77 are formed at intervals from the bottom of the first semiconductor region 6 to the outer peripheral surface 9 side, and face the second semiconductor region 7 with a part of the first semiconductor region 6 in between.
  • the plurality of field regions 77 are located closer to the bottom of the first semiconductor region 6 than the bottom wall 22 of the trench resistance structure 20 .
  • the plurality of field regions 77 are located closer to the bottom of the first semiconductor region 6 than the bottom wall of the first trench source structure 35 .
  • the bottoms of the plurality of field regions 77 are located closer to the bottom of the first semiconductor region 6 than the bottom of the first contact region 48 .
  • the bottoms of the plurality of field regions 77 may be formed at approximately the same depth as the bottom of the third well region 46 .
  • the semiconductor device 1 includes a sidewall wiring 78 formed on the outer peripheral surface 9 so as to cover at least one of the first to fourth connection surfaces 10A to 10D.
  • the sidewall wiring 78 is arranged on the main surface insulating film 18.
  • the sidewall wiring 78 also functions as a sidewall structure that alleviates the step formed between the active surface 8 and the outer circumferential surface 9.
  • the sidewall wiring 78 is preferably formed in a band shape extending along at least one of the third connection surface 10C and the fourth connection surface 10D.
  • the sidewall wiring 78 is formed in a ring shape (specifically, a square ring shape) extending along the first to fourth connection surfaces 10A to 10D so as to surround the active surface 8 in plan view. Portions of the sidewall wiring 78 that cover the four corners of the active surface 8 are formed in a curved shape toward the outer peripheral surface 9 side.
  • the sidewall wiring 78 includes a portion extending in a film shape along the outer peripheral surface 9 and a portion extending in a film shape along the first to fourth connection surfaces 10A to 10D.
  • a portion of the sidewall wiring 78 located above the outer circumferential surface 9 may cover the outer circumferential surface 9 in a film-like manner in a region on the outer circumferential surface 9 side with respect to the active surface 8 .
  • a portion of the sidewall wiring 78 located above the outer peripheral surface 9 may have a thickness less than the thickness of the active plateau 11 (outer peripheral depth DO).
  • the sidewall wiring 78 faces the outer well region 75 on the outer peripheral surface 9 with the main surface insulating film 18 interposed therebetween. Sidewall wiring 78 may face outer contact region 76 with main surface insulating film 18 in between. In this form, the sidewall wiring 78 is formed at a distance from the field region 77 toward the active surface 8 in plan view.
  • the sidewall wiring 78 connects the third well region 46, fourth well region 47, fifth well region 67, sixth well region 68, and third well region 46, fourth well region 47, fifth well region 67, sixth well region 68, and It faces the 7-well region 74 and the outer well region 75. In this form, sidewall wiring 78 also faces body region 19 with main surface insulating film 18 in between.
  • the sidewall wiring 78 includes an exposed portion of the first trench source structure 35, an exposed portion of the second trench source structure 40, an exposed portion of the first dummy trench structure 51, and a second dummy trench structure 51 on the first to fourth connection surfaces 10A to 10D.
  • the exposed portions of trench structure 52 and trench termination structure 70 are covered.
  • the sidewall wiring 78 is electrically connected to the first trench source structure 35, the second trench source structure 40, the first dummy trench structure 51, the second dummy trench structure 52, and the trench termination structure 70.
  • the sidewall wiring 78 applies the source potential VS to the connection target from the outer peripheral surface 9 side.
  • the sidewall wiring 78 has an overlap portion 79 that rides on the edge of the active surface 8 from at least one of the first to fourth connection surfaces 10A to 10D.
  • the overlap portion 79 covers the active surface 8 like a film in a plan view, and is formed in a band shape extending along the edge of the active surface 8 .
  • the overlap portion 79 is formed into an annular shape (specifically, a square annular shape) surrounding the inner part of the active surface 8 in plan view.
  • overlap portion 79 is formed on the active surface 8 at a distance from the trench resistance structure 20 toward the periphery of the active surface 8 .
  • Overlap portion 79 is electrically connected to first trench source structure 35 , second trench source structure 40 , first dummy trench structure 51 , second dummy trench structure 52 , and trench termination structure 70 .
  • the sidewall wiring 78 includes conductive polysilicon, and includes the first buried source electrode 38 , the second buried source electrode 43 , the first dummy buried electrode 55 , the second dummy buried electrode 58 , and the terminal buried electrode 73 . It is integrally formed. Of course, the sidewall wiring 78 is formed separately from the first buried source electrode 38, the second buried source electrode 43, the first dummy buried electrode 55, the second dummy buried electrode 58, and the terminal buried electrode 73. Good too.
  • the semiconductor device 1 includes an interlayer insulating film 80 that covers the main surface insulating film 18.
  • the interlayer insulating film 80 covers the active surface 8, the outer peripheral surface 9, and the first to fourth connection surfaces 10A to 10D with the main surface insulating film 18 in between.
  • the interlayer insulating film 80 includes a trench resistance structure 20, a trench gate structure 30, a first trench source structure 35, a second trench source structure 40, a first dummy trench structure 51, a second dummy trench structure 52, and a trench termination on the active surface 8.
  • the structure 70 is coated.
  • the interlayer insulating film 80 enters the resistance trench 23 from above the main surface insulating film 18 in the resistance region 12 .
  • the interlayer insulating film 80 enters into the resistance trench 23 from the entire circumference of the resistance trench 23 (first to fourth sidewalls 21A to 21D).
  • the interlayer insulating film 80 covers the resistive insulating film 24 at the periphery of the resistive trench 23 (first to fourth sidewalls 21A to 21D) and is connected to the buried insulator 26.
  • the interlayer insulating film 80 is connected to the resistive insulating film 24 at a distance from the periphery of the embedded resistor 25 in plan view.
  • the interlayer insulating film 80 forms one insulating film together with the buried insulator 26. That is, in this embodiment, the buried insulator 26 is formed using a part of the interlayer insulating film 80.
  • the interlayer insulating film 80 may be formed separately from the buried insulator 26.
  • the interlayer insulating film 80 covers the outer well region 75 , the outer contact region 76 , and the plurality of field regions 77 in the outer peripheral region 17 with the main surface insulating film 18 interposed therebetween.
  • the interlayer insulating film 80 covers the sidewall wiring 78 at the first to fourth connection surfaces 10A to 10D.
  • the interlayer insulating film 80 is continuous with the first to fourth side surfaces 5A to 5D.
  • the wall portion of the interlayer insulating film 80 may be formed at a distance inward from the periphery of the outer circumferential surface 9 to expose the first semiconductor region 6 from the periphery of the outer circumferential surface 9 .
  • Interlayer insulating film 80 may include at least one of a silicon oxide film, a silicon nitride film, and a silicon oxynitride film. In this form, interlayer insulating film 80 includes a silicon oxide film.
  • semiconductor device 1 includes a gate electrode 85 disposed on trench resistance structure 20.
  • Gate electrode 85 has a resistance value lower than that of trench resistance structure 20 .
  • gate electrode 85 has a resistance value lower than that of embedded resistor 25 .
  • the gate electrode 85 is thicker than the buried resistor 25. It is particularly preferred that gate electrode 85 be thicker than buried insulator 26 . It is preferable that the gate electrode 85 is thicker than the interlayer insulating film 80. It is preferable that the gate electrode 85 has a thickness greater than the first depth D1 described above. It is preferable that the gate electrode 85 has a thickness larger than the aforementioned resistance depth DR (outer circumferential depth DO, second depth D2).
  • the gate electrode 85 may have a thickness of 0.5 ⁇ m or more and 10 ⁇ m or less. The thickness of the gate electrode 85 is preferably 1 ⁇ m or more and 5 ⁇ m or less.
  • the gate electrode 85 may include at least one of a Ti film, a TiN film, a W film, an Al film, a Cu film, an Al alloy film, a Cu alloy film, and a conductive polysilicon film.
  • the gate electrode 85 is made of at least one of a pure Cu film (Cu film with a purity of 99% or more), a pure Al film (an Al film with a purity of 99% or more), an AlCu alloy film, an AlSi alloy film, and an AlSiCu alloy film. It may contain one.
  • the gate electrode 85 has a stacked structure including a Ti film and an Al alloy film (AlSiCu alloy film in this embodiment) stacked in this order from the chip 2 side. Gate electrode 85 may also be referred to as "gate metal.”
  • the gate electrode 85 includes a gate pad 86, a gate wiring 87, and a gate subpad 88.
  • a gate potential VG is applied to the gate pad 86 from the outside.
  • Gate pad 86 is located directly above trench resistance structure 20 in resistance region 12 .
  • the gate pad 86 is in this configuration spaced from the periphery of the active surface 8 and placed on the inner part of the active surface 8 and not on the outer circumferential surface 9 .
  • Gate pad 86 in this configuration, has a planar area that is less than the planar area of trench resistance structure 20 (resistance trench 23 ) and is spaced inwardly from and by the periphery of trench resistance structure 20 . Located only within the enclosed area. That is, the gate pad 86 is arranged directly above the trench resistance structure 20 at a distance from the active region 13 (first to third active regions 13A to 13C), the dummy region 15, and the termination region 16, and is arranged directly above the trench resistance structure 20 in the normal direction Z. It does not face the active region 13, dummy region 15, and termination region 16.
  • the gate pad 86 has a planar area of 1% or more and 25% or less of the planar area of the first main surface 3.
  • the planar area of the gate pad 86 is preferably 5% or more and 20% or less of the planar area of the first main surface 3.
  • the gate pad 86 may have a larger planar area than the planar area of the trench resistance structure 20.
  • the gate pad 86 may face at least one of the active region 13, the dummy region 15, and the termination region 16 in the normal direction Z.
  • the gate pad 86 is arranged on the buried insulator 26 so as to face the buried resistor 25.
  • Gate pad 86 has a planar area larger than that of embedded resistor 25 .
  • the planar area of gate pad 86 is preferably larger than the planar area of buried resistor 25 .
  • the planar area of the gate pad 86 may be set to be less than the planar area of the buried resistor 25.
  • the gate pad 86 is arranged inside the resistance trench 23 at a distance from the periphery of the resistance trench 23 (first to fourth sidewalls 21A to 21D). That is, gate pad 86 is arranged so as to avoid the step formed between active surface 8 and resistance trench 23.
  • the gate pad 86 is formed at a distance inward from the entire circumference of the first to fourth side walls 21A to 21D. That is, the gate pad 86 is placed only on the buried insulator 26 and not on the interlayer insulating film 80. In this form, the gate pad 86 is formed into a rectangular shape having four sides parallel to the periphery of the resistance trench 23 in plan view. Of course, the gate pad 86 may be formed in a polygonal or circular shape in plan view.
  • the gate pad 86 has a first covering part 86a that covers the buried resistor 25 with the buried insulator 26 in between, and a second covering part 86b that covers the insulating region 27 with the buried insulator 26 in between. It is preferable that the area of the second covering part 86b facing the insulating region 27 is larger than the area of the first covering part 86a facing the embedded resistor 25. Such a structure is particularly preferable when the planar area of the insulating region 27 is larger than the planar area of the buried resistor 25. Of course, the area of the second covering part 86b facing the insulating region 27 may be smaller than the area of the first covering part 86a facing the buried resistor 25.
  • the gate pad 86 has a portion located on the bottom wall 22 side of the resistance trench 23 with respect to the height position of the active surface 8 and a portion protruding upward with respect to the height position of the active surface 8. have.
  • the gate pad 86 penetrates the buried insulator 26 in a portion of the resistance trench 23 located on the bottom wall 22 side and is electrically connected to the buried resistor 25 .
  • gate pad 86 is connected to buried resistor 25 through a first resistor opening 89 formed in buried resistor 25 .
  • the first resistance opening 89 is formed in a band shape extending in the first direction X in plan view.
  • the planar shape and number of the first resistance openings 89 are arbitrary.
  • a plurality of first resistance openings 89 having a rectangular shape in a plan view may be formed at intervals in one or both of the first direction X and the second direction Y.
  • the planar area of the connecting portion of the gate pad 86 to the buried resistor 25 is preferably less than the planar area of the non-connecting portion of the gate pad 86 to the buried resistor 25.
  • the planar area of the connecting portion of the gate pad 86 to the buried resistor 25 may be larger than the planar area of the non-connecting portion of the gate pad 86 to the buried resistor 25.
  • the gate wiring 87 is electrically connected to the gate pad 86 via the trench resistance structure 20 in the resistance region 12 and to the plurality of trench gate structures 30 in the active region 13 .
  • the gate wiring 87 transmits the gate potential VG applied to the gate pad 86 to the plurality of trench gate structures 30.
  • the gate wiring 87 is placed directly above the trench resistance structure 20 at a distance from the gate pad 86 in the resistance region 12 , and is selectively routed from the resistance region 12 to the active region 13 .
  • the gate wiring 87 is arranged on the inner part of the active surface 8 at a distance from the periphery of the active surface 8 , and is not arranged on the outer circumferential surface 9 .
  • the gate wiring 87 includes a resistance wiring 87a, a first gate wiring 87b, a second gate wiring 87c, and a third gate wiring 87d.
  • the resistance wiring 87a is a portion located directly above the trench resistance structure 20 and connected to the trench resistance structure 20.
  • the resistance wiring 87a is formed in a band shape extending in the first direction It is arranged in the area between the pads 86.
  • the resistance wiring 87a is formed in a band shape narrower than the trench resistance structure 20 in the second direction Y, and is spaced apart from the first sidewall 21A and the gate pad 86. It is located in the area between. That is, the resistance wiring 87a has two sides that cross the inner part of the trench resistance structure 20 in plan view.
  • the two sides of the resistance wiring 87a intersect (specifically, perpendicularly intersect) the third side wall 21C and the fourth side wall 21D of the trench resistance structure 20.
  • the resistance wiring 87a may have one side that crosses the inside of the trench resistance structure 20 and one side located outside the trench resistance structure 20.
  • the resistance wiring 87a is arranged on the buried insulator 26 so as to face the buried resistor 25 at a position different from the gate pad 86.
  • the resistance wiring 87a may have a planar area greater than or equal to the planar area of the embedded resistor 25, or may have a planar area less than the planar area of the embedded resistor 25.
  • the resistance wiring 87a is arranged in a region between the first sidewall 21A and the gate pad 86 with a space therebetween in a plan view.
  • the resistance wiring 87a has two sides that cross the inner part of the embedded resistor 25 in plan view. Of course, the resistance wiring 87a may have one side that crosses the inner part of the embedded resistor 25 and one side located outside the embedded resistor 25.
  • the buried resistor 25 has a portion facing the buried resistor 25 with the buried insulator 26 in between, and a portion facing the insulating region 27 with the buried insulator 26 in between. Two sides of the buried resistor 25 intersect (specifically, perpendicularly cross) the third side wall 21C and the fourth side wall 21D of the resistance trench 23, and are drawn out from above the buried insulator 26 onto the interlayer insulating film 80. .
  • the resistance wiring 87a includes a portion located on the bottom wall 22 side of the resistance trench 23 with respect to the height position of the active surface 8, and a portion protruding upward with respect to the height position of the active surface 8. have.
  • the resistance wiring 87a penetrates the buried insulator 26 in a portion located on the bottom wall 22 side of the resistance trench 23 and is electrically connected to the buried resistor 25.
  • the resistance wiring 87a is connected to the buried resistor 25 via a second resistance opening 90 formed in the buried insulator 26 at a distance from the first resistance opening 89 toward the first side wall 21A. .
  • the second resistance opening 90 is formed in a band shape extending in the first direction X in plan view. That is, the second resistance opening 90 extends substantially parallel to the first resistance opening 89.
  • the planar shape and number of the second resistance openings 90 are arbitrary.
  • a plurality of second resistance openings 90 having a rectangular shape in plan view may be formed at intervals in one or both of the first direction X and the second direction Y.
  • the planar area of the connecting portion of the resistance wiring 87a to the buried resistor 25 is preferably less than the planar area of the non-connecting portion of the resistive wiring 87a to the buried resistor 25.
  • the planar area of the connecting portion of the resistance wiring 87a to the buried resistor 25 may be larger than the planar area of the non-connecting portion of the resistance wiring 87a to the buried resistor 25.
  • the area of the resistor wiring 87a (gate wiring 87) facing the buried resistor 25 may be larger than the area of the gate pad 86 facing the buried resistor 25.
  • the opposing area of the resistance wiring 87a (gate wiring 87) to the buried resistor 25 may be less than the opposing area of the gate pad 86 to the buried resistor 25.
  • the first gate wiring 87b is arranged on the interlayer insulating film 80.
  • the first gate wiring 87b is drawn out from the resistance wiring 87a to a region on the third connection surface 10C side, and extends in a line shape along the first connection surface 10A and the third connection surface 10C.
  • the first gate wiring 87b is electrically connected to the trench resistance structure 20 via the resistance wiring 87a in the resistance region 12, and to the plurality of trench gate structures 30 in the active region 13.
  • the first gate wiring 87b is drawn out in a line shape extending in the first direction A plurality of dummy trench structures 50 are covered with 80 sandwiched therebetween.
  • the first gate wiring 87b covers the plurality of first dummy trench structures 51 and the plurality of second dummy trench structures 52 with the interlayer insulating film 80 interposed therebetween.
  • the first gate wiring 87b is routed in a line shape extending in the second direction Y from the first dummy region 15A toward the active region 13, and is connected to a plurality of trenches in the first active region 13A and the second active region 13B. It intersects (specifically, perpendicularly crosses) the gate structure 30.
  • the first gate wiring 87b is electrically connected to the plurality of gate connection electrode films 49 through the plurality of gate openings 91 formed in the interlayer insulating film 80 in the active region 13. Thereby, the first gate wiring 87b is electrically connected to the plurality of trench gate structures 30 via the plurality of gate connection electrode films 49.
  • the second gate wiring 87c is arranged on the interlayer insulating film 80.
  • the second gate wiring 87c is drawn out from the resistance wiring 87a to a region on the fourth connection surface 10D side, and extends in a line shape along the first connection surface 10A and the fourth connection surface 10D.
  • the second gate wiring 87c is electrically connected to the trench resistance structure 20 via the resistance wiring 87a in the resistance region 12, and to the plurality of trench gate structures 30 in the active region 13.
  • the second gate wiring 87c is drawn out in a line shape extending in the first direction X from the resistance wiring 87a (resistance region 12) toward the second dummy region 15B, and a plurality of The dummy trench structure 50 is covered.
  • the second gate wiring 87c covers the plurality of first dummy trench structures 51 and the plurality of second dummy trench structures 52 with the interlayer insulating film 80 interposed therebetween.
  • the second gate wiring 87c is routed in a line shape extending in the second direction Y from the second dummy region 15B toward the active region 13, and is formed in a plurality of trenches in the first active region 13A and the third active region 13C. It intersects (specifically, perpendicularly crosses) the gate structure 30.
  • the second gate wiring 87c is electrically connected to the plurality of gate connection electrode films 49 through the plurality of gate openings 91 formed in the interlayer insulating film 80 in the active region 13.
  • the second gate wiring 87c is electrically connected to the plurality of trench gate structures 30 via the plurality of gate connection electrode films 49.
  • the second gate wiring 87c is electrically connected to a plurality of trench gate structures 30 that are electrically connected to the first gate wiring 87b.
  • the third gate wiring 87d is arranged on the buried insulator 26 and the interlayer insulating film 80.
  • the third gate wiring 87d is drawn out from the resistance wiring 87a to a region on the second connection surface 10B side with respect to the gate pad 86, and extends along the second direction Y in the region between the resistance wiring 87a and the second connection surface 10B. It extends in a line.
  • the third gate wiring 87d is electrically connected to the trench resistance structure 20 via the resistance wiring 87a in the resistance region 12, and is electrically connected to the plurality of trench gate structures 30 in the active region 13 (first active region 13A). has been done.
  • the third gate wiring 87d includes a line portion 92, a first branch portion 93, and a second branch portion 94.
  • the line portion 92 extends in a line shape along the second direction Y in a region between the gate pad 86 and the second connection surface 10B on the interlayer insulating film 80.
  • the line portion 92 has a first end on the second connection surface 10B side and a second end on the gate pad 86 side. The first end portion is placed on the interlayer insulating film 80 at a distance from the second connection surface 10B to the gate pad 86 side.
  • the second end portion is disposed directly above the trench resistance structure 20 with an interval from the gate pad 86 toward the second connection surface 10B. Specifically, the second end is disposed over the buried insulator 26 . More specifically, the second end portion is disposed on the buried insulator 26 at a distance from the buried resistor 25 in plan view.
  • the line portion 92 faces the insulating region 27 with the buried insulator 26 in between, but does not face the buried resistor 25 with the buried insulator 26 in between.
  • the line portion 92 (second end portion) is a portion located on the bottom wall 22 side of the resistance trench 23 with respect to the height position of the active surface 8, and a portion located on the bottom wall 22 side of the resistance trench 23 with respect to the height position of the active surface 8. It has an upwardly protruding part.
  • the line portion 92 is electrically connected to the plurality of gate connection electrode films 49 through the plurality of gate openings 91 formed in the interlayer insulating film 80 in the active region 13 (first active region 13A). Thereby, the line portion 92 is electrically connected to the plurality of trench gate structures 30 via the plurality of gate connection electrode films 49. In this form, the line portion 92 is electrically connected to the plurality of trench gate structures 30 connected to the first gate wiring 87b and the second gate wiring 87c.
  • the first branch portion 93 connects the resistance wiring 87a and the line portion 92. Specifically, the first branch portion 93 is drawn out from the second end of the line portion 92 to one side (the third connection surface 10C side) and extends in a band shape along the gate pad 86. In this embodiment, the first branch 93 is formed directly above the trench resistance structure 20 .
  • the first branch portion 93 is arranged only in a region surrounded by the periphery of the resistance trench 23 with a spaced inward from the periphery of the resistance trench 23 (the first to fourth side walls 21A to 21D). has been done. That is, the first branch part 93 is arranged directly above the trench resistance structure 20 with a space from the active region 13, the dummy region 15, and the termination region 16, and extends in the normal direction Z to the active region 13, the dummy region 15, and the termination region. Not facing 16.
  • the first branch portion 93 is arranged on the buried insulator 26 at a distance from the periphery of the resistance trench 23 and extends in a band shape along the second side wall 21B and the third side wall 21C of the resistance trench 23. ing.
  • the first branch portion 93 is arranged on the buried insulator 26 at a distance from the buried resistor 25 in plan view.
  • the first branch portion 93 faces the insulating region 27 with the buried insulator 26 in between, and does not face the buried resistor 25 with the buried insulator 26 in between.
  • the first branch portion 93 is connected to the resistance wiring 87a in the region of the resistance trench 23 on the first side wall 21A side. That is, the first branch portion 93 is connected to the resistance wiring 87a directly above the insulating region 27.
  • the first branch portion 93 includes a portion located on the bottom wall 22 side of the resistance trench 23 with respect to the height position of the active surface 8, and a portion that protrudes upward with respect to the height position of the active surface 8. It has a part.
  • the first branch portion 93 may have a portion that is drawn out from above the buried insulator 26 onto the interlayer insulating film 80 and faces a region outside the trench resistance structure 20 in the normal direction Z. In this case, the first branch portion 93 may face at least one of the active region 13, the dummy region 15, and the termination region 16 in the normal direction Z. Further, the first branch portion 93 may be connected to the first gate wiring 87b, and may be electrically connected to the resistance wiring 87a via the first gate wiring 87b.
  • the second branch portion 94 connects the resistance wiring 87a and the line portion 92.
  • the second branch portion 94 is drawn out from the first end of the line portion 92 to the other side (fourth connection surface 10D side) and extends in a band shape along the gate pad 86.
  • the second branch 94 is formed directly above the trench resistance structure 20 .
  • the second branch portion 94 is located only within a region surrounded by the periphery of the trench resistance structure 20 at a distance inward from the periphery of the trench resistance structure 20 (the first to fourth side walls 21A to 21D). It is located in In other words, the second branch 94 is arranged directly above the trench resistance structure 20 with a space from the active region 13, the dummy region 15, and the termination region 16, and extends in the normal direction Z to the active region 13, the dummy region 15, and the termination region. Not facing 16.
  • the second branch portion 94 is arranged on the buried insulator 26 at a distance from the periphery of the resistance trench 23 and extends in a band shape along the second side wall 21B and the fourth side wall 21D of the resistance trench 23. ing.
  • the second branch portion 94 is arranged on the buried insulator 26 at a distance from the buried resistor 25 in plan view. That is, the second branch portion 94 faces the insulating region 27 with the buried insulator 26 in between, but does not face the buried resistor 25 with the buried insulator 26 in between.
  • the second branch portion 94 is connected to the resistance wiring 87a in the region of the resistance trench 23 on the first side wall 21A side.
  • the second branch portion 94 is connected to the resistance wiring 87a directly above the insulating region 27.
  • the second branch 94 surrounds the gate pad 86 together with the resistance wiring 87a and the first branch 93.
  • the second branch portion 94 includes a portion located on the bottom wall 22 side of the resistance trench 23 with respect to the height position of the active surface 8, and a portion that protrudes upward with respect to the height position of the active surface 8. It has a part.
  • the second branch portion 94 may have a portion that is drawn out from above the buried insulator 26 onto the interlayer insulating film 80 and faces a region outside the trench resistance structure 20 in the normal direction Z. In this case, the second branch portion 94 may face at least one of the active region 13, the dummy region 15, and the termination region 16 in the normal direction Z. Further, the second branch portion 94 may be connected to the second gate wiring 87c, and may be electrically connected to the resistance wiring 87a via the second gate wiring 87c.
  • a gate potential VG is applied to the gate subpad 88 from the outside.
  • Gate subpad 88 is formed narrower than gate pad 86 and wider than gate wiring 87 . Part or all of gate subpad 88 is arranged in a region outside trench resistance structure 20 in plan view.
  • the gate subpad 88 is arranged on the interlayer insulating film 80 so as to be electrically connected to the gate pad 86 via the trench resistance structure 20.
  • the gate sub-pad 88 is arranged at a distance from the gate pad 86 toward the third connection surface 10C, and faces the gate pad 86 in the first direction X.
  • the gate subpad 88 is arranged on a portion of the interlayer insulating film 80 that covers the active region 13, with a distance from the dummy region 15 (first dummy region 15A) in plan view. Gate subpad 88 faces the plurality of trench gate structures 30 and the plurality of first trench source structures 35 with interlayer insulating film 80 in between. The gate subpad 88 faces the dummy region 15 (first dummy region 15A) in the second direction Y in plan view.
  • the gate subpad 88 is electrically connected to the gate wiring 87. Specifically, the gate sub-pad 88 is led out from the third gate wiring 87d (first branch portion 93) to a region outside the trench resistance structure 20, and has a portion facing the trench resistance structure 20 with the buried resistance 25 in between. are doing.
  • the gate subpad 88 only needs to be connected to at least one of the first to third gate wirings 87b to 87d, and the location of the gate subpad 88 is arbitrary.
  • the gate subpad 88 may be connected to the resistance wiring 87a.
  • the gate subpad 88 may be arranged in a region facing at least one of the first dummy region 15A, the second dummy region 15B, and the first termination region 16A.
  • FIG. 26 is an electrical circuit diagram showing a connection form between gate electrode 85 and trench resistance structure 20.
  • trench gate structure 30 is indicated by a circuit symbol indicating MISFET.
  • gate wiring 87 is electrically connected to gate pad 86 via gate resistor R.
  • the gate resistance R is formed by a portion of the trench resistance structure 20 located between the connection portion of the gate pad 86 and the connection portion of the first gate wiring 87b (that is, a part of the buried resistance 25).
  • the resistance value of the gate resistor R is adjusted by increasing or decreasing the distance between the connection portion of the gate pad 86 and the connection portion of the first gate wiring 87b.
  • the gate resistance R delays the switching speed during the switching operation and suppresses surge current. In other words, the gate resistance R suppresses noise caused by surge current. Since the gate resistor R is formed on the first main surface 3 (active surface 8), it is not externally connected to the semiconductor device 1. Therefore, by incorporating the gate resistor R into the first main surface 3, the number of components mounted on the circuit board is reduced.
  • the gate resistor R includes the trench resistor structure 20 incorporated in the thickness direction of the chip 2, the area occupied by the gate resistor R with respect to the first main surface 3 is limited. Therefore, reduction in the area of active region 13 due to introduction of gate resistor R is suppressed. Further, the thickness (enlargement) of the chip 2 of the semiconductor device 1 in the thickness direction is suppressed.
  • the gate wiring 87 does not need to include all of the first to third gate wirings 87b to 87d at the same time, and only needs to include at least one of the first to third gate wirings 87b to 87d.
  • semiconductor device 1 includes a source electrode 95 disposed on interlayer insulating film 80 with a distance from gate electrode 85.
  • Source electrode 95 is arranged on interlayer insulating film 80 at a distance from trench resistance structure 20 in plan view. Source electrode 95 does not cover buried insulator 26 .
  • the source electrode 95 has a resistance value lower than the resistance value of the trench resistance structure 20. Specifically, the source electrode 95 has a resistance value lower than the resistance value of the embedded resistor 25.
  • the source electrode 95 is preferably thicker than the embedded resistor 25. It is particularly preferred that source electrode 95 is thicker than buried insulator 26 .
  • the source electrode 95 is preferably thicker than the interlayer insulating film 80.
  • the source electrode 95 has a thickness greater than the first depth D1 described above. It is preferable that the source electrode 95 has a thickness larger than the resistance depth DR (outer circumferential depth DO, second depth D2) described above.
  • the source electrode 95 may have a thickness of 0.5 ⁇ m or more and 10 ⁇ m or less.
  • the thickness of the source electrode 95 is preferably 1 ⁇ m or more and 5 ⁇ m or less.
  • the thickness of the source electrode 95 is approximately equal to the thickness of the gate electrode 85.
  • the source electrode 95 may include at least one of a Ti film, a TiN film, a W film, an Al film, a Cu film, an Al alloy film, a Cu alloy film, and a conductive polysilicon film.
  • the source electrode 95 is at least one of a pure Cu film (a Cu film with a purity of 99% or more), a pure Al film (an Al film with a purity of 99% or more), an AlCu alloy film, an AlSi alloy film, and an AlSiCu alloy film. It may contain one.
  • the source electrode 95 has a stacked structure including a Ti film and an Al alloy film (AlSiCu alloy film in this embodiment) stacked in this order from the chip 2 side. Source electrode 95 may be referred to as a "source metal.”
  • the source electrode 95 includes a first source pad 96, a second source pad 97, a first source subpad 98, a second source subpad 99, and a source wiring 100.
  • a source potential VS for the main source is applied to the first source pad 96 from the outside.
  • the first source pad 96 is arranged on the portion of the interlayer insulating film 80 that covers the first active region 13A, in a region between the first gate wiring 87b and the third gate wiring 87d.
  • the first source pad 96 faces the plurality of trench gate structures 30 with the interlayer insulating film 80 in between.
  • the first source pad 96 is electrically connected to the plurality of first trench source structures 35, the source regions 29, and the plurality of first contact regions 48 through the plurality of source openings 101 formed in the interlayer insulating film 80. There is.
  • the first source pad 96 preferably has a larger planar area than the gate pad 86 .
  • a source potential VS for the main source is applied to the second source pad 97 from the outside.
  • the second source pad 97 is arranged on the portion of the interlayer insulating film 80 that covers the first active region 13A, in a region between the second gate wiring 87c and the third gate wiring 87d.
  • the second source pad 97 faces the plurality of trench gate structures 30 with the interlayer insulating film 80 in between.
  • the second source pad 97 is electrically connected to the plurality of first trench source structures 35, the source regions 29, and the plurality of first contact regions 48 through the plurality of source openings 101 formed in the interlayer insulating film 80. There is.
  • the second source pad 97 preferably has a larger planar area than the gate pad 86 . If the third gate wiring 87d is not formed, the second source pad 97 may be formed integrally with the first source pad 96.
  • a source potential VS for source sensing is applied to the first source sub-pad 98 from the outside.
  • the first source sub-pad 98 is a region between the gate pad 86 and the first gate wiring 87b (third connection surface 10C) on the portion of the interlayer insulating film 80 that covers the second active region 13B. It is located in Specifically, the first source sub-pad 98 is arranged in a region between the first branch portion 93 of the first gate wiring 87b and the third gate wiring 87d.
  • the first source sub-pad 98 has a planar area less than the planar area of the first source pad 96, and is formed integrally with the first source pad 96.
  • the planar area of the first source subpad 98 is larger than the planar area of the gate subpad 88. It is particularly preferred that the planar area of the first source subpad 98 is larger than the planar area of the gate pad 86.
  • the first source subpad 98 faces the plurality of trench gate structures 30 with the interlayer insulating film 80 in between.
  • the first source subpads 98 are electrically connected to the plurality of first trench source structures 35 , the source regions 29 , and the plurality of first contact regions 48 through the plurality of source openings 101 formed in the interlayer insulating film 80 . There is.
  • a source potential VS for source sensing is applied to the second source sub-pad 99 from the outside.
  • the second source sub-pad 99 is a region between the gate pad 86 and the second gate wiring 87c (fourth connection surface 10D) on the portion of the interlayer insulating film 80 that covers the third active region 13C. It is located in Specifically, the second source sub-pad 99 is arranged in a region between the second branch portion 94 of the second gate wiring 87c and the third gate wiring 87d.
  • the second source sub-pad 99 has a planar area less than the planar area of the second source pad 97 and is formed integrally with the second source pad 97.
  • the planar area of the second source subpad 99 is preferably larger than the planar area of the gate subpad 88. It is particularly preferable that the planar area of the second source subpad 99 is larger than the planar area of the gate pad 86.
  • the second source subpad 99 faces the plurality of trench gate structures 30 with the interlayer insulating film 80 in between.
  • the second source subpad 99 is electrically connected to the plurality of first trench source structures 35 , the source regions 29 , and the plurality of first contact regions 48 through the plurality of source openings 101 formed in the interlayer insulating film 80 . There is.
  • the total planar area of the first source pad 96, second source pad 97, first source subpad 98, and second source subpad 99 is preferably 50% or more and 90% or less of the planar area of the first main surface 3. It is particularly preferable that the total planar area is 75% or more of the planar area of the first main surface 3.
  • the source wiring 100 transmits the source potential VS applied to the first source pad 96 and the second source pad 97 to other regions.
  • the source wiring 100 is drawn out from the first source pad 96 and the second source pad 97 so as to be located closer to the outer peripheral region 17 than the gate wiring 87 .
  • the source wiring 100 is drawn out from the active surface 8 side to the outer peripheral surface 9 side through the first to fourth connection surfaces 10A to 10D.
  • the source wiring 100 is formed in a band shape extending along the first to fourth connection surfaces 10A to 10D. In other words, the source wiring 100 faces the sidewall wiring 78 with the interlayer insulating film 80 in between.
  • the source wiring 100 is formed in a ring shape (specifically, a square ring shape) extending along the first to fourth connection surfaces 10A to 10D, and surrounds the gate wiring 87.
  • the source wiring 100 is electrically connected to the sidewall wiring 78 and the outer contact region 76 via an outer opening 102 formed in the interlayer insulating film 80.
  • the outer opening 102 is formed in a band or ring shape extending along the sidewall wiring 78 and the outer contact region 76.
  • the source potential VS applied to the source wiring 100 is applied to the first trench source structure 35, the second trench source structure 40, the first dummy trench structure 51, the second dummy trench structure 52, and the trench termination structure via the sidewall wiring 78. 70.
  • the semiconductor device 1 includes an upper insulating film 110 that selectively covers the gate electrode 85, the source electrode 95, and the interlayer insulating film 80 on the first main surface 3.
  • Upper insulating film 110 includes a gate pad opening 111 that exposes the inner side of gate pad 86 and a gate subpad opening 112 that exposes the inner side of gate subpad 88 .
  • the upper insulating film 110 covers the peripheral edge of the gate pad 86, the peripheral edge of the gate sub-pad 88, and the entire area of the gate wiring 87. That is, the upper insulating film 110 covers the buried insulator 26, the peripheral edge of the gate pad 86, the resistance wiring 87a, the first branch 93, and the second branch 94 within the resistance trench 23.
  • the gate pad opening 111 is formed into a rectangular shape in plan view.
  • the gate subpad opening 112 is formed into a rectangular shape when viewed from above. Gate subpad opening 112 has a smaller planar area than gate pad opening 111 .
  • the upper insulating film 110 has a first source pad opening 113 that exposes the inner part of the first source pad 96 , a second source pad opening 114 that exposes the inner part of the second source pad 97 , and a second source pad opening 114 that exposes the inner part of the first source pad 98 . It includes a first source subpad opening 115 that exposes the inner portion of the second source subpad 99 and a second source subpad opening 116 that exposes the inner portion of the second source subpad 99 .
  • the upper insulating film 110 covers the periphery of the first source pad 96 , the periphery of the second source pad 97 , the periphery of the first source sub-pad 98 , the periphery of the second source sub-pad 99 , and the entire source wiring 100 . ing.
  • the first source pad opening 113 is formed into a rectangular shape in plan view.
  • the first source pad opening 113 has a larger planar area than the gate subpad opening 112.
  • the planar area of the first source pad opening 113 is preferably larger than the planar area of the gate pad opening 111.
  • the second source pad opening 114 is formed into a rectangular shape in plan view. Second source pad opening 114 has a larger planar area than gate subpad opening 112 .
  • the planar area of the second source pad opening 114 is preferably larger than the planar area of the gate pad opening 111. Preferably, the planar area of the second source pad opening 114 is approximately equal to the planar area of the first source pad opening 113.
  • the first source subpad opening 115 is formed into a rectangular shape in plan view.
  • the first source subpad opening 115 has a planar area smaller than the planar area of the first source pad opening 113.
  • the planar area of the first source subpad opening 115 is preferably larger than the planar area of the gate subpad opening 112.
  • the planar area of the first source sub-pad opening 115 is larger than the planar area of the gate pad opening 111 in this embodiment.
  • the planar area of the first source subpad opening 115 may be less than the planar area of the gate pad opening 111.
  • the second source subpad opening 116 is formed into a rectangular shape in plan view.
  • the second source subpad opening 116 has a planar area smaller than the planar area of the second source pad opening 114.
  • the planar area of the second source subpad opening 116 is larger than the planar area of the gate subpad opening 112.
  • the planar area of the second source subpad opening 116 is larger than the planar area of the gate pad opening 111 in this form.
  • the planar area of the second source subpad opening 116 may be less than the planar area of the gate pad opening 111.
  • the planar area of the second source subpad opening 116 is approximately equal to the planar area of the first source subpad opening 115.
  • a first source pad opening 113 that exposes both the first source pad 96 and the first source subpad 98 may be formed.
  • a second source pad opening 114 that exposes both the second source pad 97 and the second source subpad 99 may be formed.
  • the upper insulating film 110 is formed at a distance inward from the periphery of the chip 2 (first to fourth side surfaces 5A to 5D), and defines a dicing street 117 between the upper insulating film 110 and the periphery of the chip 2.
  • the dicing street 117 is formed in a band shape extending along the periphery of the chip 2 in plan view.
  • the dicing street 117 is formed in an annular shape (specifically, a square annular shape) surrounding the active surface 8 in plan view.
  • the dicing street 117 exposes the interlayer insulating film 80.
  • the dicing streets 117 may expose the outer peripheral surface 9.
  • the dicing street 117 may have a width of 1 ⁇ m or more and 200 ⁇ m or less.
  • the width of the dicing street 117 is the width in the direction perpendicular to the extending direction of the dicing street 117.
  • the width of the dicing street 117 is preferably 5 ⁇ m or more and 50 ⁇ m or less.
  • the upper insulating film 110 has a thickness that exceeds the thickness of the gate electrode 85 and the thickness of the source electrode 95.
  • the thickness of the upper insulating film 110 is preferably less than the thickness of the chip 2.
  • the thickness of the upper insulating film 110 may be 3 ⁇ m or more and 35 ⁇ m or less.
  • the thickness of the upper insulating film 110 is preferably 25 ⁇ m or less.
  • the upper insulating film 110 has a laminated structure including an inorganic insulating film 120 and an organic insulating film 121 laminated in this order from the chip 2 side.
  • Upper insulating film 110 only needs to include at least one of inorganic insulating film 120 and organic insulating film 121, and does not necessarily need to include inorganic insulating film 120 and organic insulating film 121 at the same time.
  • the inorganic insulating film 120 selectively covers the gate electrode 85, the source electrode 95, and the interlayer insulating film 80, and covers part of the gate pad opening 111, part of the gate sub-pad opening 112, and part of the first source pad opening 113. , a portion of the second source pad opening 114, a portion of the first source subpad opening 115, a portion of the second source subpad opening 116, and a portion of the dicing street 117.
  • the inorganic insulating film 120 may include at least one of a silicon oxide film, a silicon nitride film, and a silicon oxynitride film.
  • the inorganic insulating film 120 includes an insulating material different from that of the interlayer insulating film 80.
  • the inorganic insulating film 120 includes a silicon nitride film. It is preferable that the inorganic insulating film 120 has a thickness less than the thickness of the interlayer insulating film 80. The thickness of the inorganic insulating film 120 may be 0.1 ⁇ m or more and 5 ⁇ m or less.
  • the organic insulating film 121 selectively covers the inorganic insulating film 120 and covers part of the gate pad opening 111, part of the gate sub-pad opening 112, part of the first source pad opening 113, and part of the second source pad opening 114. A portion of the first source sub-pad opening 115, a portion of the second source sub-pad opening 116, and a portion of the dicing street 117 are defined.
  • the organic insulating film 121 may expose the inorganic insulating film 120 on the wall surface of the gate pad opening 111.
  • the organic insulating film 121 may expose the inorganic insulating film 120 on the wall surface of the gate subpad opening 112.
  • the organic insulating film 121 may expose the inorganic insulating film 120 on the wall surface of the first source pad opening 113.
  • the organic insulating film 121 may expose the inorganic insulating film 120 on the wall surface of the second source pad opening 114.
  • the organic insulating film 121 may expose the inorganic insulating film 120 on the wall surface of the first source subpad opening 115.
  • the organic insulating film 121 may expose the inorganic insulating film 120 on the wall surface of the second source subpad opening 116.
  • the organic insulating film 121 may expose the inorganic insulating film 120 on the wall surface of the dicing street 117.
  • the organic insulating film 121 may cover the entire area of the inorganic insulating film 120 so that the inorganic insulating film 120 is not exposed.
  • the organic insulating film 121 is preferably made of a resin film other than thermosetting resin.
  • the organic insulating film 121 may be made of translucent resin or transparent resin.
  • the organic insulating film 121 may be made of a negative type or positive type photosensitive resin film.
  • the organic insulating film 121 is preferably made of a polyimide film, a polyamide film, or a polybenzoxazole film. In this form, the organic insulating film 121 includes a polybenzoxazole film.
  • the organic insulating film 121 has a thickness that exceeds the thickness of the inorganic insulating film 120. It is preferable that the thickness of the organic insulating film 121 exceeds the thickness of the interlayer insulating film 80. It is particularly preferable that the thickness of the organic insulating film 121 exceeds the thickness of the gate electrode 85 and the thickness of the source electrode 95.
  • the thickness of the organic insulating film 121 may be 3 ⁇ m or more and 30 ⁇ m or less.
  • the thickness of the organic insulating film 121 is preferably 20 ⁇ m or less.
  • the semiconductor device 1 includes a drain electrode 130 covering the second main surface 4.
  • the drain electrode 130 forms an ohmic contact with the second semiconductor region 7 exposed from the second main surface 4 .
  • the drain electrode 130 may cover the entire second main surface 4 so as to be continuous with the periphery of the chip 2 (first to fourth side surfaces 5A to 5D).
  • the breakdown voltage that can be applied between the source electrode 95 and the drain electrode 130 (between the first main surface 3 and the second main surface 4) may be 500V or more and 3000V or less.
  • the semiconductor device 1 includes the chip 2, the trench resistance structure 20, the gate pad 86, and the gate wiring 87.
  • the chip 2 has a first main surface 3 .
  • Trench resistance structure 20 is formed on first main surface 3 .
  • Gate pad 86 has a lower resistance value than trench resistance structure 20 and is disposed over trench resistance structure 20 such that it is electrically connected to trench resistance structure 20 .
  • Gate wiring 87 has a lower resistance value than trench resistance structure 20 and is disposed on trench resistance structure 20 so as to be electrically connected to gate pad 86 via trench resistance structure 20 .
  • the trench resistance structure 20 serving as the gate resistance R is built into the chip 2, it is possible to suppress the increase in size (thickness) of the device along the normal direction Z of the first main surface 3. Further, since the gate pad 86 and the gate wiring 87 are arranged on the trench resistance structure 20, the area occupied by the trench resistance structure 20, the gate pad 86, and the gate wiring 87 with respect to the first main surface 3 can be reduced in plan view. Therefore, in the configuration including the gate resistor R, it is possible to provide the semiconductor device 1 having a novel layout that contributes to miniaturization.
  • the gate pad 86 has a planar area that is less than the planar area of the trench resistance structure 20.
  • the gate pad 86 can be arranged in a region surrounded by the wall surface of the trench resistance structure 20 at a distance from the wall surface of the trench resistance structure 20 in plan view. Furthermore, it is possible to suppress the increase in the size of the gate pad 86 and limit the location of the gate pad 86 to be directly above the trench resistance structure 20. This makes it possible to limit the design rules due to the layout of the gate pad 86 (for example, if the gate pad 86 is not formed on the chip 2 side). (restrictions on layout of structures) can be relaxed.
  • the gate wiring 87 extends in a band shape narrower than the trench resistance structure 20 in plan view. It is preferable that the gate wiring 87 has two sides that cross the inner part of the trench resistance structure 20 in a plan view. According to these structures, it is possible to suppress the gate wiring 87 from increasing in size, so that restrictions on design rules caused by the layout of the gate wiring 87 (for example, restrictions on the layout of structures formed on the chip 2 side) can be relaxed.
  • the trench resistance structure 20 includes a resistance trench 23 formed on the first main surface 3, a resistance insulating film 24 covering the wall surface of the resistance trench 23, and a buried structure disposed in the resistance trench 23 with the resistance insulating film 24 in between.
  • a resistor 25 is included.
  • the gate pad 86 has a lower resistance value than the buried resistor 25 and is electrically connected to the buried resistor 25.
  • the gate wiring 87 has a lower resistance value than the buried resistor 25 and is electrically connected to the buried resistor 25.
  • the buried resistor 25 is disposed within the inner part of the resistor trench 23 at a distance from the periphery of the resistor trench 23 .
  • an insulating region 27 in which the resistive insulating film 24 is exposed can be defined between the buried resistor 25 and the periphery of the resistive trench 23.
  • the buried resistance 25 (trench resistance structure 20) can be made appropriately electrically independent from the chip 2 and other structures.
  • the electrical influence of the gate resistance R on other structures can be reduced, and the electrical influence of other structures on the gate resistance R can be reduced.
  • channel malfunctions caused by the buried resistor 25 can be suppressed. Therefore, the gate resistor R can be appropriately incorporated into the chip 2.
  • the buried resistor 25 is arranged in the inner part of the resistor trench 23 at a distance from the entire circumference of the resistor trench 23. According to this structure, it is possible to define an insulating region 27 that annularly surrounds the embedded resistor 25 in a plan view. The planar area of the insulating region 27 is preferably greater than or equal to the planar area of the embedded resistor 25.
  • the embedded resistor 25 may be unevenly distributed on the peripheral edge side of the resistance trench 23 with respect to the center portion of the resistance trench 23. According to this structure, the connection position of the gate pad 86 to the buried resistor 25 and the connection position of the gate wiring 87 to the buried resistor 25 can be adjusted appropriately. In other words, restrictions on design rules imposed on the buried resistor 25, gate pad 86, and gate wiring 87 can be relaxed.
  • the gate pad 86 has a planar area larger than the planar area of the buried resistor 25. According to this structure, the gate potential VG can be appropriately applied to the gate pad 86 from the outside. It is preferable that the gate wiring 87 is formed in a band shape narrower than the buried resistor 25 in plan view. It is preferable that the gate wiring 87 has two sides that cross the inner part of the buried resistor 25 in a plan view. According to these structures, enlargement of the gate wiring 87 can be appropriately suppressed.
  • the buried resistor 25 has a thickness smaller than the depth of the resistor trench 23, and is arranged in the resistor trench 23 at a distance from the height of the first main surface 3 toward the bottom wall 22 of the resistor trench 23. Preferably. According to this structure, the buried resistor 25 can be accommodated within the resistance trench 23, so that an increase in size due to the thickness of the buried resistor 25 can be suppressed.
  • the gate pad 86 is preferably connected to the buried resistor 25 in a region on the bottom wall 22 side of the resistor trench 23 with respect to the height position of the first main surface 3. In this case, it is preferable that the gate pad 86 has a portion that protrudes above the first main surface 3. According to this structure, the gate potential VG can be appropriately applied to the gate pad 86 from the outside.
  • the gate wiring 87 is connected to the buried resistor 25 in a region on the bottom wall 22 side of the resistor trench 23 with respect to the height position of the first main surface 3.
  • the gate wiring 87 may have a portion that protrudes above the first main surface 3.
  • the trench resistance structure 20 includes a buried insulator 26 that covers the buried resistor 25 within the resistance trench 23.
  • the buried resistor 25 can be appropriately insulated and protected from other structures by the buried insulator 26.
  • gate pad 86 is preferably disposed on buried insulator 26 so as to penetrate through buried insulator 26 and be electrically connected to buried resistor 25 .
  • the gate wiring 87 is disposed on the buried insulator 26 so as to penetrate the buried insulator 26 and be electrically connected to the buried resistor 25 .
  • the semiconductor device 1 includes an interlayer insulating film 80 covering the first main surface 3 so as to be connected to the buried insulator 26.
  • the interlayer insulating film 80 is preferably connected to the buried insulator 26. According to this structure, the resistor trench 23 and the buried resistor 25 can be protected by the buried insulator 26 and the interlayer insulating film 80.
  • the semiconductor device 1 includes a dummy trench structure 50 formed on the first main surface 3 at a distance from the trench resistance structure 20 so as to be adjacent to the trench resistance structure 20 .
  • the electric field in the vicinity of the trench resistance structure 20 can be relaxed using the dummy trench structure 50.
  • the dummy trench structure 50 is provided with a different potential than the trench resistance structure 20. In other words, it is preferable that the dummy trench structure 50 does not contribute to channel control.
  • the source potential VS is preferably applied to the dummy trench structure 50.
  • the gate wiring 87 may overlap the dummy trench structure 50 in plan view.
  • the arrangement location of the gate wiring 87 can be limited to directly above the dummy trench structure 50, so there are restrictions on design rules due to the layout of the gate wiring 87 (for example, restrictions on the layout of structures formed on the chip 2 side). restrictions) can be relaxed.
  • a plurality of dummy trench structures 50 are formed on the first main surface 3. According to this structure, it is possible to relax the vicinity of the trench resistance structure 20 by using the plurality of dummy trench structures 50.
  • the semiconductor device 1 includes a trench gate structure 30 formed on the first main surface 3 at a distance from the trench resistance structure 20 so as to be adjacent to the trench resistance structure 20 .
  • the gate wiring 87 is preferably electrically connected to the trench gate structure 30.
  • the trench resistance structure 20 (gate resistance R) can be electrically interposed between the gate pad 86 and the trench gate structure 30.
  • the semiconductor device 1 includes a first trench source structure 35 formed on the first main surface 3 so as to be adjacent to the trench resistance structure 20 and the trench gate structure 30.
  • Trench resistance structure 20 may be formed shallower than trench resistance structure 20 .
  • the first trench source structure 35 may be formed deeper than the trench gate structure 30.
  • the first trench source structure 35 may be formed at approximately the same depth as the trench resistance structure 20.
  • the plurality of dummy trench structures 50 are a first dummy trench structure 51 formed relatively shallowly corresponding to the trench gate structure 30, and a first dummy trench structure 51 formed relatively deeply correspondingly to the trench resistance structure 20.
  • the second dummy trench structure 52 is included.
  • the semiconductor device 1 includes an n-type first semiconductor region 6 formed in the surface layer portion of the first main surface 3.
  • trench resistance structure 20 is formed on first main surface 3 so as to be located within first semiconductor region 6 .
  • the semiconductor device 1 includes a p-type first well region formed in the first semiconductor region 6 in a region along the trench resistance structure 20 so as to form a pn junction with the first semiconductor region 6. 28 is preferred.
  • the withstand voltage for example, breakdown voltage
  • the depletion layer can be improved by the depletion layer that spreads from the first well region 28 as a starting point.
  • the semiconductor device 1 includes an active surface 8 formed on the inner side of the first main surface 3 and an outer circumferential surface 9 formed on the periphery of the first main surface 3 so as to be recessed from the active surface 8 in the thickness direction of the chip 2. , and an active plateau 11 defined on the first main surface 3 by first to fourth connection surfaces 10A to 10D that connect the active surface 8 and the outer circumferential surface 9.
  • the trench resistance structure 20 is preferably formed on the active surface 8 .
  • the semiconductor device 1 may include a sidewall structure disposed on the outer peripheral surface 9 so as to cover at least one of the first to fourth connection surfaces 10A to 10D.
  • the first trench source structure 35 may be exposed from at least one of the first to fourth connection surfaces 10A to 10D.
  • the sidewall structure may consist of a sidewall wiring 78 electrically connected to the first trench source structure 35.
  • a potential different from the potential to the trench resistance structure 20 can be applied to the first trench source structure 35 from the outer peripheral surface 9 side by the sidewall wiring 78.
  • the dummy trench structure 50 may be exposed from at least one of the first to fourth connection surfaces 10A to 10D, and the sidewall wiring 78 may be electrically connected to the dummy trench structure 50.
  • Semiconductor device 1 has a gate subpad that has a lower resistance value than trench resistance structure 20 and is disposed on first main surface 3 so as to be electrically connected to gate pad 86 via trench resistance structure 20. 88 may be included. According to this structure, by measuring the resistance value between gate pad 86 and gate subpad 88, the resistance value between gate pad 86 and gate wiring 87 can be indirectly measured.
  • the gate subpad 88 is arranged in a region outside the trench resistance structure 20 in plan view. It is preferable that the gate sub-pad 88 is formed narrower than the gate pad 86 and wider than the gate wiring 87. Gate subpad 88 may be connected to gate wiring 87.
  • the semiconductor device 1 may include a p-type outer well region 75 formed in the surface layer portion of the first main surface 3 in the outer peripheral region 17. According to this structure, the electric field in the outer peripheral region 17 can be relaxed by the outer well region 75.
  • the semiconductor device 1 may include at least one p-type field region 77 formed in the surface layer portion of the first main surface 3 in the outer peripheral region 17 . According to this structure, the electric field in the outer peripheral region 17 can be relaxed by the field region 77.
  • the chip 2 includes a single crystal of a wide bandgap semiconductor.
  • Single crystal wide bandgap semiconductors are effective in improving electrical characteristics.
  • the chip 2 may have a first main surface 3 having an area of 1 mm square or more in plan view.
  • the chip 2 may have a thickness of 200 ⁇ m or less. It is preferable that the chip 2 has a thickness of 100 ⁇ m or less in cross-sectional view.
  • FIG. 27 is a cross-sectional view showing a trench resistance structure 20 according to a first modification.
  • the trench resistance structure 20 according to the embodiment described above had an insulating region 27 .
  • the trench resistance structure 20 according to the first modification does not have the insulating region 27.
  • the buried resistor 25 covers the entire bottom wall 22 of the resistor trench 23 so as to be connected to the resistor insulating film 24 at the periphery of the resistor trench 23 .
  • FIG. 28 is a cross-sectional view showing a trench resistance structure 20 according to a second modification.
  • the trench resistance structure 20 according to the second modification has a form in which the buried resistor 25 is thickened in the trench resistance structure 20 according to the first modification.
  • the buried resistor 25 has a resistor end surface 25a located closer to the active surface 8 than the intermediate portion of the resistor trench 23 in the depth direction.
  • the end surface of the gate buried electrode 33 may be formed at approximately the same height as the resistance end surface 25a of the buried resistor 25.
  • the end surface of the first source buried electrode 38 may be formed at a height approximately equal to the resistance end surface 25a of the buried resistor 25.
  • FIG. 29 is a cross-sectional view showing a trench resistance structure 20 according to a third modification.
  • the trench resistance structure 20 according to the embodiment described above had a depth approximately equal to the outer circumferential depth DO of the outer circumferential surface 9.
  • the trench resistance structure 20 according to the third modification has a resistance depth DR that is less than the outer circumferential depth DO.
  • the resistance depth DR may be 0.1 ⁇ m or more and 3 ⁇ m or less.
  • the resistance depth DR is preferably 0.5 ⁇ m or more and 1.5 ⁇ m or less.
  • the trench gate structure 30 may have a first depth D1 that is approximately equal to the resistance depth DR.
  • the first trench source structure 35 may have a second depth D2 that is larger than the resistance depth DR.
  • the bottom of the second well region 45 is formed to have approximately the same depth as the bottom of the first well region 28.
  • the bottom of the third well region 46 is formed closer to the bottom of the first semiconductor region 6 than the bottom of the first well region 28 .
  • FIG. 30 is a cross-sectional view showing a trench resistance structure according to a fourth modification.
  • the trench resistance structure 20 according to the fourth modification has a form in which the insulating region 27 is excluded from the third modification.
  • the buried resistor 25 covers the entire bottom wall 22 of the resistor trench 23 so as to be connected to the resistor insulating film 24 at the periphery of the resistor trench 23 .
  • the buried resistor 25 may have a resistor end surface 25 a located closer to the active surface 8 than the intermediate portion in the depth direction of the resistor trench 23 .
  • the end surface of the gate buried electrode 33 may be formed at approximately the same height as the resistance end surface 25a of the buried resistor 25.
  • the end surface of the first source buried electrode 38 may be formed at a height approximately equal to the resistance end surface 25a of the buried resistor 25.
  • FIG. 31 is a cross-sectional view showing the chip 2 according to the first modification.
  • semiconductor device 1 may include second semiconductor region 7 having a thickness smaller than first semiconductor region 6 inside chip 2.
  • the chip 2 may include an epitaxial layer that is thicker than the semiconductor substrate.
  • FIG. 32 is a cross-sectional view showing a chip 2 according to a second modification.
  • semiconductor device 1 may include only first semiconductor region 6 without second semiconductor region 7 inside chip 2.
  • the first semiconductor region 6 is exposed from the first main surface 3, second main surface 4, and first to fourth side surfaces 5A to 5D of the chip 2. That is, in this form, the chip 2 does not have a semiconductor substrate and has a single layer structure made of an epitaxial layer.
  • the embodiments described above can be implemented in other forms.
  • the "first conductivity type” is “n type” and the “second conductivity type” is “p type”.
  • a configuration may be adopted in which the "first conductivity type” is the "p type” and the “second conductivity type” is the "n type”.
  • the specific configuration in this case can be obtained by replacing “n type” with “p type” and simultaneously replacing “p type” with “n type” in the above description and accompanying drawings.
  • the n-type second semiconductor region 7 was shown. However, a p-type second semiconductor region 7 may also be used. In this case, an IGBT (Insulated Gate Bipolar Transistor) is formed in place of the MISFET. In this case, in the above description, the "source” of the MISFET is replaced with the “emitter” of the IGBT, and the “drain” of the MISFET is replaced with the "collector” of the IGBT.
  • the p-type second semiconductor region 7 may be an impurity region containing p-type impurities introduced into the surface layer of the second main surface 4 of the chip 2 by ion implantation.
  • a chip (2) having a main surface (3), a trench resistance structure (20) formed on the main surface (3), and a resistance value lower than that of the trench resistance structure (20), a gate pad (86) disposed on the trench resistance structure (20) to be electrically connected to the trench resistance structure (20); and gate wiring (87, 87a to 87d) disposed on the trench resistance structure (20) so as to be electrically connected to the gate pad (86) via the trench resistance structure (20).
  • a semiconductor device (1) comprising:
  • the gate pad (86) is arranged in a region surrounded by the wall surface of the trench resistance structure (20) at a distance from the wall surface of the trench resistance structure (20) in plan view. Or the semiconductor device (1) according to A2.
  • the trench resistance structure (20) includes a trench (23) formed in the main surface (3), an insulating film (24) covering a wall surface of the trench (23), and the insulating film (24).
  • the gate pad (86) has a lower resistance value than the buried resistor (25)
  • the gate pad (86) has a lower resistance value than the buried resistor (25).
  • the gate wiring (87, 87a to 87d) has a resistance value lower than the buried resistor (25), and is electrically connected to the buried resistor (25).
  • the semiconductor device (1) according to any one of A1 to A5.
  • the buried resistor (25) is arranged in the inner part of the trench (23) at a distance from the periphery (21A to 21D) of the trench (23).
  • the gate wiring (87, 87a to 87d) has two sides that cross the buried resistor (25) in the trench (23) in plan view, and is connected to any one of A7 to A9.
  • the buried resistor (25) has a thickness smaller than the depth of the trench (23), and extends from the height of the main surface (3) to the bottom wall (22) side of the trench (23).
  • the gate pad (86) is arranged in the trench (23) at intervals of
  • the gate wiring (87, 87a to 87d) is connected to the buried resistor (25) in a region on the bottom wall (22) side of the trench (23) with respect to the height position of the main surface (3).
  • the semiconductor device (1) according to any one of A6 to A10, wherein the semiconductor device (1) is connected to the buried resistor (25) in the semiconductor device (1).
  • the trench resistance structure (20) includes a buried insulator (26) covering the buried resistor (25) within the trench (23), and the gate pad (86)
  • the gate wiring (87, 87a to 87d) is arranged on the buried insulator (26) so as to pass through the buried insulator (26) and be electrically connected to the buried resistor (25).
  • the semiconductor device (1) according to A11 or A12, wherein the semiconductor device (1) is placed on the buried insulator (26) so as to be electrically connected to the buried resistor (25).
  • A17 The semiconductor device according to A16, further comprising a trench source structure (35) formed on the main surface (3) adjacent to the trench resistance structure (20) and the trench gate structure (30). 1).
  • the semiconductor device (1) according to any one of A1 to A17, further including a second conductivity type (p-type) well region (28).
  • the main surface (3) is divided by a second surface (9) formed on the peripheral edge of the main surface (3) and connection surfaces (10A to 10D) that connect the first surface (8) and the second surface (9).
  • the semiconductor device (1) according to any one of A1 to A18, further comprising a plateau (11) with a flat surface, and the trench resistance structure (20) is formed on the first surface (8).
  • the main surface (3) has a resistance value lower than that of the trench resistance structure (20) and is electrically connected to the gate pad (86) via the trench resistance structure (20).
  • the semiconductor device (1) according to any one of A1 to A19, further comprising a gate subpad (88) arranged on the semiconductor device (1).

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Abstract

半導体装置は、主面を有するチップと、前記主面に形成されたトレンチ抵抗構造と、前記トレンチ抵抗構造よりも低い抵抗値を有し、前記トレンチ抵抗構造に電気的に接続されるように前記トレンチ抵抗構造の上に配置されたゲートパッドと、前記トレンチ抵抗構造よりも低い抵抗値を有し、前記トレンチ抵抗構造を介して前記ゲートパッドに電気的に接続されるように前記トレンチ抵抗構造の上に配置されたゲート配線と、を含む。

Description

半導体装置
　この出願は、２０２２年３月３１日提出の日本国特許出願２０２２－０６１３１５号に基づく優先権を主張しており、この出願の全内容はここに引用により組み込まれる。本発明は、半導体装置に関する。
　特許文献１は、半導体基板、複数のトレンチ構造およびゲートパッド部を含む半導体装置を開示している。複数のトレンチ構造は、半導体基板の表面に形成されている。ゲートパッド部は、複数のトレンチ構造を被覆するように半導体基板の上に配置されている。
米国特許出願公開第２０１７／００４０４２３号明細書
　一実施形態は、新規なレイアウトを有する半導体装置を提供する。
　一実施形態は、主面を有するチップと、前記主面に形成されたトレンチ抵抗構造と、前記トレンチ抵抗構造よりも低い抵抗値を有し、前記トレンチ抵抗構造に電気的に接続されるように前記トレンチ抵抗構造の上に配置されたゲートパッドと、前記トレンチ抵抗構造よりも低い抵抗値を有し、前記トレンチ抵抗構造を介して前記ゲートパッドに電気的に接続されるように前記トレンチ抵抗構造の上に配置されたゲート配線と、を含む、半導体装置を提供する。
　上述のまたはさらに他の目的、特徴および効果は、添付図面の参照によって説明される実施形態により明らかにされる。
図１は、一実施形態に係る半導体装置を示す平面図である。 図２は、図１に示すII-II線に沿う断面図である。 図３は、ゲート電極およびソース電極のレイアウトを示す平面図である。 図４は、第１主面のレイアウトを示す平面図である。 図５は、抵抗領域の近傍を示す拡大平面図である。 図６は、抵抗領域の近傍のレイアウトを示す拡大平面図である。 図７は、図６に示すVII-VII線に沿う断面図である。 図８は、抵抗領域および活性領域のレイアウトを示す拡大平面図である。 図９は、活性領域および周縁領域のレイアウトを示す拡大平面図である。 図１０は、図８に示すX-X線に沿う断面図である。 図１１は、図８に示すXI-XI線に沿う断面図である。 図１２は、図８に示すXII-XII線に沿う断面図である。 図１３は、図８に示すXIII-XIII線に沿う断面図である。 図１４は、図９に示すXIV-XIV線に沿う断面図である。 図１５は、図９に示すXV-XV線に沿う断面図である。 図１６は、図９に示すXVI-XVI線に沿う断面図である。 図１７は、図９に示すXVII-XVII線に沿う断面図である。 図１８は、抵抗領域、活性領域およびダミー領域のレイアウトを示す拡大平面図である。 図１９は、活性領域、周縁領域およびダミー領域のレイアウトを示す拡大平面図である。 図２０は、図１８に示すXX-XX線に沿う断面図である。 図２１は、図１８に示すXXI-XXI線に沿う断面図である。 図２２は、図１８に示すXXII-XXII線に沿う断面図である。 図２３は、終端領域のレイアウトを示す拡大平面図である。 図２４は、図２３に示すXXIV-XXIV線に沿う断面図である。 図２５は、外周領域の構造を示す断面図である。 図２６は、ゲート電極およびゲート抵抗の接続形態を示す電気回路図である。 図２７は、第１変形例に係るトレンチ抵抗構造を示す断面図である。 図２８は、第２変形例に係るトレンチ抵抗構造を示す断面図である。 図２９は、第３変形例に係るトレンチ抵抗構造を示す断面図である。 図３０は、第４変形例に係るトレンチ抵抗構造を示す断面図である。 図３１は、第１変形例に係るチップを示す断面図である。 図３２は、第２変形例に係るチップを示す断面図である。
　以下、添付図面を参照して、実施形態が詳細に説明される。添付図面は、模式図であり、厳密に図示されたものではなく、縮尺等は必ずしも一致しない。また、添付図面の間で対応する構造には同一の参照符号が付され、重複する説明は省略または簡略化される。説明が省略または簡略化された構造については、省略または簡略化される前になされた説明が適用される。
　比較対象（comparison target）が存する説明において「ほぼ（substantially）等しい」の文言が使用される場合、この文言は、比較対象の数値（形態）と等しい数値（形態）を含む他、比較対象の数値（形態）を基準とする±１０％の範囲の数値誤差（形態誤差）も含む。実施形態では「第１」、「第２」、「第３」等の文言が使用されるが、これらは説明順序を明確にするために各構造の名称に付された記号であり、各構造の名称を限定する趣旨で付されていない。
　図１は、一実施形態に係る半導体装置１を示す平面図である。図２は、図１に示すII-II線に沿う断面図である。図３は、ゲート電極８５およびソース電極９５のレイアウトを示す平面図である。図４は、第１主面３のレイアウトを示す平面図である。半導体装置１は、ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）を含む半導体スイッチング装置である。
　図１～図４を参照して、半導体装置１は、この形態（this embodiment）では、ワイドバンドギャップ半導体の単結晶を含み、六面体形状（具体的には直方体形状）に形成されたチップ２を含む。つまり、半導体装置１は、「ワイドバンドギャップ半導体装置」である。チップ２は、「半導体チップ」または「ワイドバンドギャップ半導体チップ」と称されてもよい。ワイドバンドギャップ半導体は、Ｓｉ（シリコン）のバンドギャップを超えるバンドギャップを有する半導体である。ＧａＮ（窒化ガリウム）、ＳｉＣ（炭化シリコン）およびＣ（ダイアモンド）が、ワイドバンドギャップ半導体として例示される。
　チップ２は、この形態では、ワイドバンドギャップ半導体の一例として六方晶のＳｉＣ単結晶を含む「ＳｉＣチップ」である。つまり、半導体装置１は、「ＳｉＣ半導体装置」である。半導体装置１は、「ＳｉＣ－ＭＩＳＦＥＴ」と称されてもよい。六方晶のＳｉＣ単結晶は、２Ｈ（Hexagonal）－ＳｉＣ単結晶、４Ｈ－ＳｉＣ単結晶、６Ｈ－ＳｉＣ単結晶等を含む複数種のポリタイプを有している。この形態では、チップ２が４Ｈ－ＳｉＣ単結晶を含む例が示されるが、チップ２は他のポリタイプを含んでいてもよい。
　チップ２は、一方側の第１主面３、他方側の第２主面４、ならびに、第１主面３および第２主面４を接続する第１～第４側面５Ａ～５Ｄを有している。第１主面３および第２主面４は、それらの法線方向Ｚから見た平面視（以下、単に「平面視」という。）において四角形状に形成されている。法線方向Ｚは、チップ２の厚さ方向でもある。第１主面３および第２主面４は、ＳｉＣ単結晶のｃ面によって形成されていることが好ましい。
　この場合、第１主面３はＳｉＣ単結晶のシリコン面（（０００１）面）によって形成され、第２主面４はＳｉＣ単結晶のカーボン面（（０００ー１）面）によって形成されていることが好ましい。第１主面３および第２主面４は、ｃ面に対して所定のオフ方向に所定の角度で傾斜したオフ角を有していてもよい。オフ方向は、ＳｉＣ単結晶のａ軸方向（［１１－２０］方向）であることが好ましい。オフ角は、０°を超えて１０°以下であってもよい。オフ角は、５°以下であることが好ましい。
　第１側面５Ａおよび第２側面５Ｂは、第１主面３に沿う第１方向Ｘに延び、第１方向Ｘに交差（具体的には直交）する第２方向Ｙに対向している。第３側面５Ｃおよび第４側面５Ｄは、第２方向Ｙに延び、第１方向Ｘに対向している。第１方向ＸがＳｉＣ単結晶のｍ軸方向（［１－１００］方向）であり、第２方向ＹがＳｉＣ単結晶のａ軸方向であってもよい。むろん、第１方向ＸがＳｉＣ単結晶のａ軸方向であり、第２方向ＹがＳｉＣ単結晶のｍ軸方向であってもよい。
　チップ２は、５μｍ以上２００μｍ以下の厚さを有していてもよい。チップ２の厚さは、５μｍ以上２５μｍ以下、２５μｍ以上５０μｍ以下、５０μｍ以上７５μｍ以下、７５μｍ以上１００μｍ以下、１００μｍ以上１２５μｍ以下、１２５μｍ以上１５０μｍ以下、１５０μｍ以上１７５μｍ以下、および、１７５μｍ以上２００μｍ以下のいずれか１つの範囲に属する値に設定されていてもよい。チップ２の厚さは、１００μｍ以下であることが好ましい。
　第１～第４側面５Ａ～５Ｄは、平面視において０．５ｍｍ以上２０ｍｍ以下の長さを有していてもよい。第１～第４側面５Ａ～５Ｄの長さは、０．５ｍｍ以上５ｍｍ以下、５ｍｍ以上１０ｍｍ以下、１０ｍｍ以上１５ｍｍ以下、および、１５ｍｍ以上２０ｍｍ以下のいずれか１つの範囲に属する値に設定されていてもよい。第１～第４側面５Ａ～５Ｄの長さは、５ｍｍ以上であることが好ましい。
　半導体装置１は、チップ２内において第１主面３側の領域（表層部）に形成されたｎ型の第１半導体領域６を含む。第１半導体領域６は、第１主面３に沿って延びる層状に形成され、第１主面３および第１～第４側面５Ａ～５Ｄから露出している。第１半導体領域６は、この形態では、エピタキシャル層（具体的にはＳｉＣエピタキシャル層）からなる。第１半導体領域６は、１μｍ以上５０μｍ以下の厚さを有していてもよい。第１半導体領域６の厚さは、３μｍ以上３０μｍ以下であることが好ましい。第１半導体領域６の厚さは、５μｍ以上２５μｍ以下であることが特に好ましい。
　半導体装置１は、チップ２内において第２主面４側の領域（表層部）に形成されたｎ型の第２半導体領域７を含む。第２半導体領域７は、第２主面４に沿って延びる層状に形成され、第２主面４および第１～第４側面５Ａ～５Ｄから露出している。第２半導体領域７は、第１半導体領域６よりも高いｎ型不純物濃度を有し、第１半導体領域６に電気的に接続されている。第２半導体領域７は、この形態では、半導体基板（具体的にはＳｉＣ半導体基板）からなる。つまり、チップ２は、半導体基板およびエピタキシャル層を含む積層構造を有している。
　第２半導体領域７は、１μｍ以上２００μｍ以下の厚さを有していてもよい。第２半導体領域７の厚さは、１５０μｍ以下、１００μｍ以下、５０μｍ以下または４０μｍ以下であってもよい。第２半導体領域７の厚さは、５μｍ以上であってもよい。第２半導体領域７の厚さは、１０μｍ以上であることが好ましい。第２半導体領域７は、この形態では、第１半導体領域６の厚さを超える厚さを有している。
　半導体装置１は、第１主面３に形成された活性面８（active surface）、外周面９（outer surface）および第１～第４接続面１０Ａ～１０Ｄ（connecting surface）を含む。活性面８、外周面９および第１～第４接続面１０Ａ～１０Ｄは、第１主面３において活性台地１１を区画している。活性面８が「第１面部」と称され、外周面９が「第２面部」と称され、第１～第４接続面１０Ａ～１０Ｄが「接続面部」と称されてもよい。活性面８、外周面９および第１～第４接続面１０Ａ～１０Ｄ（つまり活性台地１１）は、チップ２（第１主面３）の構成要素と見なされてもよい。
　活性面８は、第１主面３の周縁（第１～第４側面５Ａ～５Ｄ）から内方に間隔を空けて形成されている。活性面８は、第１方向Ｘおよび第２方向Ｙに延びる平坦面を有している。活性面８は、この形態では、ｃ面（Ｓｉ面）によって形成されている。活性面８は、この形態では、平面視において第１～第４側面５Ａ～５Ｄに平行な４辺を有する四角形状に形成されている。
　外周面９は、活性面８外に位置し、活性面８からチップ２の厚さ方向（第２主面４側）に窪んでいる。具体的には、外周面９は、第１半導体領域６を露出させるように第１半導体領域６の厚さ未満の深さで窪んでいる。外周面９は、平面視において活性面８に沿って帯状に延び、活性面８を取り囲む環状（具体的には四角環状）に形成されている。
　外周面９は、第１方向Ｘおよび第２方向Ｙに延びる平坦面を有し、活性面８に対してほぼ平行に形成されている。外周面９は、この形態では、ｃ面（Ｓｉ面）によって形成されている。外周面９は、第１～第４側面５Ａ～５Ｄに連なっている。外周面９は、外周深さＤＯを有している。外周深さＤＯは、０．１μｍ以上５μｍ以下であってもよい。外周深さＤＯは、２．５μｍ以下であることが好ましい。
　第１～第４接続面１０Ａ～１０Ｄは、法線方向Ｚに延び、活性面８および外周面９を接続している。第１接続面１０Ａは第１側面５Ａ側に位置し、第２接続面１０Ｂは第２側面５Ｂ側に位置し、第３接続面１０Ｃは第３側面５Ｃ側に位置し、第４接続面１０Ｄは第４側面５Ｄ側に位置している。第１接続面１０Ａおよび第２接続面１０Ｂは、第１方向Ｘに延び、第２方向Ｙに対向している。第３接続面１０Ｃおよび第４接続面１０Ｄは、第２方向Ｙに延び、第１方向Ｘに対向している。
　第１～第４接続面１０Ａ～１０Ｄは、四角柱状の活性台地１１が区画されるように活性面８および外周面９の間をほぼ垂直に延びていてもよい。第１～第４接続面１０Ａ～１０Ｄは、四角錘台状の活性台地１１が区画されるように活性面８から外周面９に向かって斜め下り傾斜していてもよい。このように、半導体装置１は、第１主面３において第１半導体領域６に突状に区画された活性台地１１を含む。活性台地１１は、第１半導体領域６のみに形成され、第２半導体領域７には形成されていない。
　図４を参照して、半導体装置１は、抵抗領域１２、活性領域１３、周縁領域１４、ダミー領域１５、終端領域１６および外周領域１７を含む。抵抗領域１２は、活性面８に設けられている。具体的には、抵抗領域１２は、活性面８の周縁（第１～第４接続面１０Ａ～１０Ｄ）から間隔を空けて活性面８の内方部に設けられている。抵抗領域１２は、この形態では、平面視において第１接続面１０Ａの中央部に沿う領域に設けられている。抵抗領域１２は、平面視において第１～第４側面５Ａ～５Ｄに平行な４辺を有する四角形状に設けられている。
　活性領域１３は、チャネルの制御によってドレイン電流ＩＤＳを生成する領域である。活性領域１３は、活性面８において抵抗領域１２の周囲に設けられている。具体的には、活性領域１３は、抵抗領域１２外の領域において活性面８の周縁から間隔を空けて活性面８の内方部に設けられている。活性領域１３は、第１活性領域１３Ａ、第２活性領域１３Ｂおよび第３活性領域１３Ｃを含む。
　第１活性領域１３Ａは、抵抗領域１２に対して第２接続面１０Ｂ側（活性面８の内方部側）に設けられ、第２方向Ｙに抵抗領域１２に対向している。第１活性領域１３Ａは、平面視において活性面８の周縁に平行な４辺を有する四角形状に設けられている。第１活性領域１３Ａは、第１方向Ｘに抵抗領域１２よりも幅広に設けられている。
　第２活性領域１３Ｂは、抵抗領域１２および第３接続面１０Ｃの間の領域に設けられ、第１方向Ｘに抵抗領域１２に対向している。第３活性領域１３Ｃは、抵抗領域１２および第４接続面１０Ｄの間の領域に設けられ、第１方向Ｘに抵抗領域１２を挟んで第２活性領域１３Ｂに対向している。
　周縁領域１４は、第１方向Ｘの両サイドから活性領域１３を挟み込むように活性面８に設けられている。周縁領域１４は、第１周縁領域１４Ａおよび第２周縁領域１４Ｂを含む。第１周縁領域１４Ａは、活性領域１３および第３接続面１０Ｃの間の領域に設けられ、第１方向Ｘに第１活性領域１３Ａおよび第２活性領域１３Ｂに対向するように第２方向Ｙに帯状に延びている。第２周縁領域１４Ｂは、活性領域１３および第４接続面１０Ｄの間の領域に設けられ、第１方向Ｘに第１活性領域１３Ａおよび第３活性領域１３Ｃに対向するように第２方向Ｙに帯状に延びている。
　ダミー領域１５は、第２方向Ｙの両サイドから活性領域１３を挟み込むように活性面８に設けられている。ダミー領域１５は、第１ダミー領域１５Ａ、第２ダミー領域１５Ｂおよび第３ダミー領域１５Ｃを含む。第１ダミー領域１５Ａは、抵抗領域１２および第３接続面１０Ｃの間の領域に設けられている。第１ダミー領域１５Ａは、第１方向Ｘに抵抗領域１２に対向し、第２方向Ｙに第２活性領域１３Ｂおよび第１周縁領域１４Ａに対向するように第１方向Ｘに帯状に延びている。
　第２ダミー領域１５Ｂは、抵抗領域１２および第４接続面１０Ｄの間の領域に設けられている。第２ダミー領域１５Ｂは、第１方向Ｘに抵抗領域１２に対向し、第２方向Ｙに第３活性領域１３Ｃおよび第２周縁領域１４Ｂに対向するように第１方向Ｘに帯状に延びている。第３ダミー領域１５Ｃは、第１活性領域１３Ａおよび第２接続面１０Ｂの間の領域に設けられている。第３ダミー領域１５Ｃは、第２方向Ｙに第１活性領域１３Ａ、第１周縁領域１４Ａおよび第２周縁領域１４Ｂに対向するように第１方向Ｘに帯状に延びている。
　第１ダミー領域１５Ａの平面積は、第２活性領域１３Ｂの平面積未満であることが好ましい。つまり、抵抗領域１２に対する第１ダミー領域１５Ａの対向面積は、抵抗領域１２に対する第２活性領域１３Ｂの対向面積未満であることが好ましい。第２ダミー領域１５Ｂの平面積は、第３活性領域１３Ｃの平面積未満であることが好ましい。つまり、抵抗領域１２に対する第２ダミー領域１５Ｂの対向面積は、抵抗領域１２に対する第３活性領域１３Ｃの対向面積未満であることが好ましい。
　終端領域１６は、第２方向Ｙの両サイドからダミー領域１５を挟み込むように活性面８に設けられている。終端領域１６は、第１終端領域１６Ａおよび第２終端領域１６Ｂを含む。第１終端領域１６Ａは、抵抗領域１２および第１接続面１０Ａの間の領域に設けられている。
　第１終端領域１６Ａは、第２方向Ｙに抵抗領域１２、第１ダミー領域１５Ａおよび第２ダミー領域１５Ｂに対向するように第１方向Ｘに帯状に延びている。第２終端領域１６Ｂは、第３ダミー領域１５Ｃおよび第２接続面１０Ｂの間の領域に設けられている。第２終端領域１６Ｂは、第２方向Ｙに第３ダミー領域１５Ｃに対向するように第１方向Ｘに帯状に延びている。
　外周領域１７は、外周面９に設けられている。外周領域１７は、この形態では、平面視において活性面８（活性台地１１）を取り囲む環状（具体的に四角環状）に設けられている。つまり、外周領域１７は、抵抗領域１２、活性領域１３、周縁領域１４、ダミー領域１５および終端領域１６を一括して取り囲んでいる。
　半導体装置１は、第１主面３を被覆する主面絶縁膜１８を含む。主面絶縁膜１８は、活性面８、外周面９および第１～第４接続面１０Ａ～１０Ｄを選択的に被覆している。主面絶縁膜１８は、酸化シリコン膜、窒化シリコン膜および酸窒化シリコン膜のうちの少なくとも１つを含んでいてもよい。
　主面絶縁膜１８は、この形態では、酸化シリコン膜からなる単層構造を有している。主面絶縁膜１８は、チップ２の酸化物からなる酸化シリコン膜を含むことが特に好ましい。主面絶縁膜１８は、この形態では、第１～第４側面５Ａ～５Ｄに連なっている。むろん、主面絶縁膜１８の壁部は、外周面９の周縁から内方に間隔を空けて形成され、外周面９の周縁部から第１半導体領域６を露出させていてもよい。
　図５は、抵抗領域１２の近傍を示す拡大平面図である。図６は、抵抗領域１２の近傍のレイアウトを示す拡大平面図である。図７は、図６に示すVII-VII線に沿う断面図である。図８は、抵抗領域１２および活性領域１３のレイアウトを示す拡大平面図である。図９は、活性領域１３および周縁領域１４のレイアウトを示す拡大平面図である。
　図１０は、図８に示すX-X線に沿う断面図である。図１１は、図８に示すXI-XI線に沿う断面図である。図１２は、図８に示すXII-XII線に沿う断面図である。図１３は、図８に示すXIII-XIII線に沿う断面図である。図１４は、図９に示すXIV-XIV線に沿う断面図である。図１５は、図９に示すXV-XV線に沿う断面図である。図１６は、図９に示すXVI-XVI線に沿う断面図である。図１７は、図９に示すXVII-XVII線に沿う断面図である。
　図５～図１７を参照して、半導体装置１は、第１主面３（活性面８）の表層部に形成されたｐ型（第２導電型）のボディ領域１９を含む。ボディ領域１９は、第１半導体領域６の底部から活性面８側に間隔を空けて形成されている。ボディ領域１９は、活性面８に沿って延びる層状に形成されている。ボディ領域１９は、活性面８の全域に形成され、第１～第４接続面１０Ａ～１０Ｄから露出していてもよい。
　半導体装置１は、抵抗領域１２において第１主面３（活性面８）に形成されたトレンチ抵抗構造２０を含む。この形態では、単一のトレンチ抵抗構造２０が第１主面３（活性面８）に形成されている。トレンチ抵抗構造２０は、ＭＩＳＦＥＴのゲートに電気的に接続されるゲート抵抗Ｒとしてチップ２に組み込まれている。トレンチ抵抗構造２０にはゲート電位ＶＧが付与されるが、トレンチ抵抗構造２０はチャネルの制御に寄与しない。
　トレンチ抵抗構造２０は、活性領域１３に対して第１接続面１０Ａ側の領域に配置され、第２方向Ｙに活性領域１３に対向している。トレンチ抵抗構造２０は、第２方向Ｙに周縁領域１４に対向しないように周縁領域１４から第１方向Ｘに間隔を空けて配置されている。トレンチ抵抗構造２０は、この形態では、第１接続面１０Ａの中央部および活性領域１３の間に配置されている。
　トレンチ抵抗構造２０は、第１半導体領域６に至るようにボディ領域１９を貫通し、第１半導体領域６の底部から活性面８側に間隔を空けて形成されている。トレンチ抵抗構造２０は、この形態では、平面視において活性面８の周縁に平行な４辺を有する四角形状に形成されている。トレンチ抵抗構造２０は、第１～第４側壁２１Ａ～２１Ｄおよび底壁２２を有している。
　第１側壁２１Ａは第１接続面１０Ａ側に位置し、第２側壁２１Ｂは第２接続面１０Ｂ側に位置し、第３側壁２１Ｃは第３接続面１０Ｃ側に位置し、第４側壁２１Ｄは第４接続面１０Ｄ側に位置している。第１接続面１０Ａおよび第２接続面１０Ｂは、第１方向Ｘに延び、第２方向Ｙに対向している。第３接続面１０Ｃおよび第４接続面１０Ｄは、第２方向Ｙに延び、第１方向Ｘに対向している。底壁２２は、第１～第４側壁２１Ａ～２１Ｄを接続し、活性面８に対してほぼ平行に延びている。
　トレンチ抵抗構造２０は、第１主面３の平面積の１％以上２５％以下の平面積を有していることが好ましい。トレンチ抵抗構造２０の平面積は、第１主面３の平面積の５％以上２０％以下であることが好ましい。トレンチ抵抗構造２０は、法線方向Ｚに抵抗深さＤＲを有している。抵抗深さＤＲは、前述の外周深さＤＯ以下であることが好ましい。抵抗深さＤＲは、この形態では、外周深さＤＯとほぼ等しい。抵抗深さＤＲは、０．１μｍ以上５μｍ以下であってもよい。抵抗深さＤＲは、２．５μｍ以下であることが好ましい。
　トレンチ抵抗構造２０は、抵抗トレンチ２３、抵抗絶縁膜２４、埋設抵抗２５および埋設絶縁体２６を含む。抵抗トレンチ２３は、活性面８に形成され、トレンチ抵抗構造２０の壁面（第１～第４側壁２１Ａ～２１Ｄおよび底壁２２）を区画している。
　抵抗絶縁膜２４は、抵抗トレンチ２３の壁面を被覆し、活性面８において主面絶縁膜１８に接続されている。抵抗絶縁膜２４は、酸化シリコン膜、窒化シリコン膜および酸窒化シリコン膜のうちの少なくとも１つを含んでいてもよい。抵抗絶縁膜２４は、この形態では、酸化シリコン膜からなる単層構造を有している。抵抗絶縁膜２４は、チップ２の酸化物からなる酸化シリコン膜を含むことが特に好ましい。
　埋設抵抗２５は、抵抗絶縁膜２４を挟んで抵抗トレンチ２３内に配置されている。埋設抵抗２５は、導電性ポリシリコン膜および合金結晶膜のうちの少なくとも１つを含む。合金結晶膜は、金属元素および非金属元素によって構成された合金結晶を含む。合金結晶膜は、ＣｒＳｉ膜、ＣｒＳｉＮ膜、ＣｒＳｉＯ膜、ＴａＮ膜およびＴｉＮ膜のうちの少なくとも１つを含んでいてもよい。埋設抵抗２５は、この形態では、導電性ポリシリコンを含む。
　埋設抵抗２５は、抵抗トレンチ２３の周縁（第１～第４側壁２１Ａ～２１Ｄ）から間隔を空けて抵抗トレンチ２３の内方部に配置されている。つまり、埋設抵抗２５は、抵抗トレンチ２３内において膜状に延びる抵抗膜として形成されている。埋設抵抗２５は、抵抗トレンチ２３の周縁との間で抵抗絶縁膜２４の一部を露出させる絶縁領域２７を区画している。埋設抵抗２５は、この形態では、抵抗トレンチ２３の周縁の全周から内方に間隔を空けて形成されている。つまり、絶縁領域２７は、平面視において第１～第４側壁２１Ａ～２１Ｄに沿って延びる環状に区画されている。
　埋設抵抗２５は、抵抗トレンチ２３の中心部に対してトレンチ抵抗構造２０の周縁部側に偏在していてもよい。つまり、埋設抵抗２５は、トレンチ抵抗構造２０の中心部から第１～第４側壁２１Ａ～２１Ｄのうちの少なくとも１つの側壁に向けてずれていてもよい。埋設抵抗２５は、この形態では、第２側壁２１Ｂに対して第１側壁２１Ａ側に偏在している。つまり、第１側壁２１Ａおよび埋設抵抗２５の間の距離は、第２側壁２１Ｂおよび埋設抵抗２５の間の距離よりも小さい。
　埋設抵抗２５は、抵抗トレンチ２３の抵抗深さＤＲよりも小さい抵抗厚さＴＲを有している。抵抗トレンチ２３は、活性面８の高さ位置から抵抗トレンチ２３の底壁２２側に間隔を空けて形成された抵抗端面２５ａを有している。抵抗端面２５ａは、底壁２２に対してほぼ平行に延びている。埋設抵抗２５は、この形態では、断面視において抵抗端面２５ａに向けて幅が狭まる先細り形状（テーパ形状）に形成されている。
　抵抗端面２５ａは、抵抗トレンチ２３の深さ方向中間部に対して抵抗トレンチ２３の底壁２２側に位置していてもよい。むろん、抵抗端面２５ａは、抵抗トレンチ２３の深さ方向中間部に対して活性面８側に位置していてもよい。抵抗厚さＴＲは、抵抗深さＤＲの３／４以下であることが好ましい。抵抗厚さＴＲは、抵抗深さＤＲの１／２以下であってもよい。抵抗厚さＴＲは、抵抗深さＤＲの１／４以下であってもよい。むろん、抵抗厚さＴＲは、抵抗深さＤＲの１／２よりも大きくてもよい。抵抗厚さＴＲは、０．０５μｍ以上２．５μｍ以下であってもよい。
　抵抗厚さＴＲは、０．０５μｍ以上０．１μｍ以下、０．１μｍ以上０．５μｍ以下、０．５μｍ以上１μｍ以下、１μｍ以上１．５μｍ以下、１．５μｍ以上２μｍ以下、および、２μｍ以上２．５μｍ以下のいずれか１つの範囲に属する値に設定されてもよい。埋設抵抗２５が合金結晶膜からなる場合、抵抗厚さＴＲは、０．１ｎｍ以上１００ｎｍ以下であってもよい。
　埋設抵抗２５の平面形状および平面積は任意であり、達成すべき抵抗値に応じて適宜調整される。埋設抵抗２５は、この形態では、平面視において第１～第４側壁２１Ａ～２１Ｄに平行な４辺を有する四角形状に形成されている。つまり、絶縁領域２７は、平面視において第１～第４側壁２１Ａ～２１Ｄに沿って延びる四角環状に区画されている。むろん、埋設抵抗２５は、平面視において多角形状や円形状に形成されていてもよい。
　埋設抵抗２５は、抵抗トレンチ２３の平面積の０．０５倍以上０．５倍以下の平面積を有していることが好ましい。埋設抵抗２５の平面積は、抵抗トレンチ２３の平面積の０．１倍以上０．２５倍以下であることが特に好ましい。絶縁領域２７の平面積は、埋設抵抗２５の平面積よりも大きいことが好ましい。むろん、絶縁領域２７の平面積は、埋設抵抗２５の平面積以下に設定されてもよい。
　埋設絶縁体２６は、抵抗トレンチ２３内において埋設抵抗２５を被覆している。埋設絶縁体２６は、酸化シリコン膜、窒化シリコン膜および酸窒化シリコン膜のうちの少なくとも１つを含んでいてもよい。埋設絶縁体２６は、この形態では、酸化シリコン膜を含む。埋設絶縁体２６は、抵抗トレンチ２３内において埋設抵抗２５の全域および絶縁領域２７の全域を被覆し、抵抗トレンチ２３の周縁（第１～第４側壁２１Ａ～２１Ｄ）において抵抗絶縁膜２４に接続されている。
　埋設絶縁体２６は、この形態では、抵抗トレンチ２３の抵抗深さＤＲ以下の絶縁厚さＴＩを有している。絶縁厚さＴＩは、抵抗絶縁膜２４を基準とした埋設絶縁体２６の厚さである。絶縁厚さＴＩは、この形態では、抵抗深さＤＲ未満である。埋設絶縁体２６は、活性面８の高さ位置から抵抗トレンチ２３の底壁２２側に間隔を空けて形成された絶縁端面２６ａを有している。絶縁端面２６ａは、抵抗絶縁膜２４および埋設抵抗２５に対してほぼ平行に延びている。
　絶縁厚さＴＩは、抵抗深さＤＲの３／４以下であってもよい。絶縁厚さＴＩは、抵抗深さＤＲの１／２以下であってもよい。絶縁厚さＴＩは、抵抗深さＤＲの１／４以下であってもよい。絶縁厚さＴＩは、埋設抵抗２５の抵抗厚さＴＲ以上であることが好ましい。むろん、絶縁厚さＴＩは、抵抗厚さＴＲ以下であってもよい。絶縁厚さＴＩは、０．１μｍ以上２．５μｍ以下であってもよい。絶縁厚さＴＩは、０．５μｍ以上１．５μｍ以下であることが好ましい。
　半導体装置１は、抵抗領域１２においてトレンチ抵抗構造２０に沿う領域に形成されたｐ型の第１ウェル領域２８を含む。第１ウェル領域２８は、この形態では、ボディ領域１９よりも高いｐ型不純物濃度を有している。むろん、第１ウェル領域２８のｐ型不純物濃度は、ボディ領域１９よりも低くてもよい。
　第１ウェル領域２８は、トレンチ抵抗構造２０の壁面（第１～第４側壁２１Ａ～２１Ｄおよび底壁２２）を被覆し、活性面８の表層部においてボディ領域１９に電気的に接続されている。第１ウェル領域２８は、抵抗絶縁膜２４を挟んで埋設抵抗２５および埋設絶縁体２６（絶縁領域２７）に対向している。第１ウェル領域２８は、第１半導体領域６の底部から活性面８側に間隔を空けて形成され、第１半導体領域６の一部を挟んで第２半導体領域７に対向している。第１ウェル領域２８は、第１半導体領域６とｐｎ接合部を形成している。
　半導体装置１は、活性領域１３において第１主面３（活性面８）の表層部に形成されたｎ型のソース領域２９を含む。具体的には、ソース領域２９は、ボディ領域１９の底部から活性面８側に間隔を空けてボディ領域１９の表層部に形成されている。ソース領域２９は、抵抗領域１２、周縁領域１４、ダミー領域１５および終端領域１６には形成されていない。つまり、ソース領域２９は、トレンチ抵抗構造２０に沿う領域には形成されていない。
　むろん、ソース領域２９は、チャネルの制御に影響を与えない範囲において、抵抗領域１２、周縁領域１４、ダミー領域１５および終端領域１６に形成されていてもよい。ソース領域２９は、第１半導体領域６よりも高いｎ型不純物濃度を有している。ソース領域２９は、第１半導体領域６と共にボディ領域１９内にＭＩＳＦＥＴのチャネルを形成する。
　半導体装置１は、活性領域１３（第１～第３活性領域１３Ａ～１３Ｃ）において第１主面３（活性面８）に形成された複数のトレンチゲート構造３０を含む。複数のトレンチゲート構造３０には、ゲート電位ＶＧが付与される。複数のトレンチゲート構造３０は、ボディ領域１９内におけるチャネルの反転および非反転を制御する。
　複数のトレンチゲート構造３０は、この形態では、活性面８の周縁から間隔を空けて活性面８の内方部に配置されている。具体的には、複数のトレンチゲート構造３０は、第１～第４接続面１０Ａ～１０Ｄから第１方向Ｘおよび第２方向Ｙに間隔を空けて配置され、活性面８の内方部に活性領域１３を区画し、活性面８の周縁部に周縁領域１４を区画している。複数のトレンチゲート構造３０は、第１半導体領域６に至るようにボディ領域１９およびソース領域２９を貫通し、第１半導体領域６の底部から活性面８側に間隔を空けて形成されている。
　第１活性領域１３Ａ側の複数のトレンチゲート構造３０は、第２接続面１０Ｂおよびトレンチ抵抗構造２０の間の領域において第１方向Ｘに延びる帯状にそれぞれ形成され、第２方向Ｙに間隔を空けて配列されている。第１活性領域１３Ａ側の複数のトレンチゲート構造３０は、トレンチ抵抗構造２０から第２方向Ｙに間隔を空けて形成され、第２方向Ｙにトレンチ抵抗構造２０に対向している。複数のトレンチゲート構造３０は、第１活性領域１３Ａにおいて第１方向Ｘにトレンチ抵抗構造２０よりも幅広に形成されている。
　第２活性領域１３Ｂ側の複数のトレンチゲート構造３０は、第３接続面１０Ｃおよびトレンチ抵抗構造２０の間の領域において第１方向Ｘに延びる帯状にそれぞれ形成され、第２方向Ｙに間隔を空けて配列されている。第２活性領域１３Ｂ側の複数のトレンチゲート構造３０は、トレンチ抵抗構造２０から第１方向Ｘに間隔を空けて形成され、第１方向Ｘにトレンチ抵抗構造２０に対向している。第２活性領域１３Ｂ側の複数のトレンチゲート構造３０は、第１方向Ｘにトレンチ抵抗構造２０よりも幅広に形成されている。むろん、第２活性領域１３Ｂ側の複数のトレンチゲート構造３０はトレンチ抵抗構造２０よりも幅狭に形成されていてもよい。
　第３活性領域１３Ｃ側のトレンチ抵抗構造２０は、第４接続面１０Ｄおよびトレンチ抵抗構造２０の間の領域において第１方向Ｘに延びる帯状にそれぞれ形成され、第２方向Ｙに間隔を空けて配列されている。第３活性領域１３Ｃ側の複数のトレンチゲート構造３０は、トレンチ抵抗構造２０から第１方向Ｘに間隔を空けて形成され、第１方向Ｘにトレンチ抵抗構造２０に対向している。
　第３活性領域１３Ｃ側の複数のトレンチゲート構造３０は、トレンチ抵抗構造２０を挟んで第２活性領域１３Ｂ側の複数のトレンチゲート構造３０に１対１の対応関係で対向していてもよい。第３活性領域１３Ｃ側の複数のトレンチゲート構造３０は、第１方向Ｘにトレンチ抵抗構造２０よりも幅広に形成されている。むろん、第３活性領域１３Ｃ側の複数のトレンチゲート構造３０はトレンチ抵抗構造２０よりも幅狭に形成されていてもよい。
　以下、１つのトレンチゲート構造３０が説明される。トレンチゲート構造３０は、第２方向Ｙに第１幅Ｗ１を有し、法線方向Ｚに第１深さＤ１を有している。第１幅Ｗ１は、トレンチ抵抗構造２０の幅未満である。第１幅Ｗ１は、トレンチ抵抗構造２０の幅の１／１０００以上１／１０以下であってもよい。第１幅Ｗ１は、トレンチ抵抗構造２０の幅の１／１００以上であることが好ましい。
　第１幅Ｗ１は、０．１μｍ以上３μｍ以下であってもよい。第１幅Ｗ１は、０．５μｍ以上２μｍ以下であることが好ましい。第１深さＤ１は、前述の抵抗深さＤＲ（外周深さＤＯ）未満である。第１深さＤ１は、抵抗深さＤＲの１／３以上２／３以下であってもよい。第１深さＤ１は、０．１μｍ以上３μｍ以下であってもよい。第１深さＤ１は、０．５μｍ以上１．５μｍ以下であることが好ましい。
　第２～第３活性領域１３Ｂ～１３Ｃにおいて、トレンチゲート構造３０は、トレンチ抵抗構造２０から第１方向Ｘに第１間隔Ｉ１を空けて形成されている。第１間隔Ｉ１は、第２方向Ｙに隣り合う２つのトレンチゲート構造３０の間の距離未満であることが好ましい。第１間隔Ｉ１は、第１幅Ｗ１以上であってもよいし、第１幅Ｗ１未満であってもよい。第１間隔Ｉ１は、第１幅Ｗ１の０．５倍以上２倍以下であることが好ましい。第１間隔Ｉ１は、０．１μｍ以上２．５μｍ以下であってもよい。第１間隔Ｉ１は、０．５μｍ以上１．５μｍ以下であることが好ましい。
　トレンチゲート構造３０は、ゲートトレンチ３１、ゲート絶縁膜３２およびゲート埋設電極３３を含む。ゲートトレンチ３１は、活性面８に形成され、トレンチゲート構造３０の壁面を区画している。ゲート絶縁膜３２は、ゲートトレンチ３１の壁面を被覆し、活性面８において主面絶縁膜１８に接続されている。ゲート絶縁膜３２は、酸化シリコン膜、窒化シリコン膜および酸窒化シリコン膜のうちの少なくとも１つを含んでいてもよい。ゲート絶縁膜３２は、この形態では、酸化シリコン膜からなる単層構造を有している。ゲート絶縁膜３２は、チップ２の酸化物からなる酸化シリコン膜を含むことが特に好ましい。
　ゲート埋設電極３３は、ゲート絶縁膜３２を挟んでゲートトレンチ３１内に配置され、ゲート絶縁膜３２を挟んでチャネルに対向している。ゲート埋設電極３３は、導電性ポリシリコンを含んでいてもよい。ゲート埋設電極３３は、この形態では、埋設抵抗２５の抵抗端面２５ａの高さ位置に対して活性面８側に位置する端面を有している。ゲート埋設電極３３の端面は、埋設絶縁体２６の絶縁端面２６ａの高さ位置に対して活性面８側に位置していてもよい。
　半導体装置１は、活性領域１３（第１～第３活性領域１３Ａ～１３Ｃ）において第１主面３（活性面８）に形成された複数の第１トレンチソース構造３５を含む。複数の第１トレンチソース構造３５には、ソース電位ＶＳが付与される。ソース電位ＶＳは、動作基準となる基準電位（たとえばグランド電位）であってもよい。複数の第１トレンチソース構造３５は、第１半導体領域６に至るようにボディ領域１９およびソース領域２９を貫通し、第１半導体領域６の底部から活性面８側に間隔を空けて形成されている。
　第１活性領域１３Ａ側の複数の第１トレンチソース構造３５は、第２接続面１０Ｂおよびトレンチ抵抗構造２０の間の領域において、第２方向Ｙに隣り合う２つのトレンチゲート構造３０の間の領域にそれぞれ配置されている。第１活性領域１３Ａ側の複数の第１トレンチソース構造３５は、平面視において第２方向Ｙに複数のトレンチゲート構造３０と交互に配列され、第１方向Ｘに延びる帯状にそれぞれ形成されている。第１活性領域１３Ａ側の複数の第１トレンチソース構造３５は、この形態では、トレンチ抵抗構造２０およびトレンチゲート構造３０の間の領域に配置された第１トレンチソース構造３５を含む。
　第１活性領域１３Ａ側の複数の第１トレンチソース構造３５は、第３接続面１０Ｃおよび第４接続面１０Ｄのうちの少なくとも一方から露出するように第１周縁領域１４Ａおよび第２周縁領域１４Ｂのうちの少なくとも一方に引き出されている。第１活性領域１３Ａ側の複数の第１トレンチソース構造３５は、この形態では、第３接続面１０Ｃおよび第４接続面１０Ｄの双方から露出している。第１活性領域１３Ａ側の複数の第１トレンチソース構造３５は、第２方向Ｙにトレンチゲート構造３０に対向し、周縁領域１４において第２方向Ｙにトレンチゲート構造３０に対向していない。
　第２活性領域１３Ｂ側の複数の第１トレンチソース構造３５は、第３接続面１０Ｃおよびトレンチ抵抗構造２０の間の領域において、第２方向Ｙに隣り合う２つのトレンチゲート構造３０の間の領域にそれぞれ配置されている。第２活性領域１３Ｂ側の複数の第１トレンチソース構造３５は、平面視において第２方向Ｙに複数のトレンチゲート構造３０と交互に配列され、第１方向Ｘに延びる帯状にそれぞれ形成されている。
　第２活性領域１３Ｂ側の複数の第１トレンチソース構造３５は、トレンチ抵抗構造２０から第１方向Ｘに間隔を空けて形成され、第１方向Ｘにトレンチ抵抗構造２０に対向している。第２活性領域１３Ｂ側の複数の第１トレンチソース構造３５は、第１方向Ｘにトレンチ抵抗構造２０よりも幅広に形成されている。むろん、第２活性領域１３Ｂ側の複数の第１トレンチソース構造３５は、第１方向Ｘにトレンチ抵抗構造２０よりも幅狭に形成されていてもよい。
　第２活性領域１３Ｂ側の複数の第１トレンチソース構造３５は、第１周縁領域１４Ａに引き出され、第３接続面１０Ｃから露出している。第２活性領域１３Ｂ側の複数の第１トレンチソース構造３５は、第２方向Ｙにトレンチゲート構造３０に対向し、第１周縁領域１４Ａにおいて第２方向Ｙにトレンチゲート構造３０に対向していない。
　第３活性領域１３Ｃ側の複数の第１トレンチソース構造３５は、第４接続面１０Ｄおよびトレンチ抵抗構造２０の間の領域において、第２方向Ｙに隣り合う２つのトレンチゲート構造３０の間の領域にそれぞれ配置されている。第３活性領域１３Ｃ側の複数の第１トレンチソース構造３５は、平面視において第２方向Ｙに複数のトレンチゲート構造３０と交互に配列され、第１方向Ｘに延びる帯状にそれぞれ形成されている。
　第３活性領域１３Ｃ側の複数の第１トレンチソース構造３５は、トレンチ抵抗構造２０から第１方向Ｘに間隔を空けて形成され、第１方向Ｘにトレンチ抵抗構造２０に対向している。第３活性領域１３Ｃ側の複数の第１トレンチソース構造３５は、トレンチ抵抗構造２０を挟んで第２活性領域１３Ｂ側の複数の第１トレンチソース構造３５に１対１の対応関係で対向していてもよい。
　第３活性領域１３Ｃ側の複数の第１トレンチソース構造３５は、第１方向Ｘにトレンチ抵抗構造２０よりも幅広に形成されている。むろん、第３活性領域１３Ｃ側の複数の第１トレンチソース構造３５は、第１方向Ｘにトレンチ抵抗構造２０よりも幅狭に形成されていてもよい。
　第３活性領域１３Ｃ側の複数の第１トレンチソース構造３５は、第２周縁領域１４Ｂに引き出され、第４接続面１０Ｄから露出している。第３活性領域１３Ｃ側の複数の第１トレンチソース構造３５は、第２方向Ｙにトレンチゲート構造３０に対向し、第２周縁領域１４Ｂにおいて第２方向Ｙにトレンチゲート構造３０に対向していない。
　以下、１つの第１トレンチソース構造３５が説明される。第１トレンチソース構造３５は、第２方向Ｙに第２幅Ｗ２を有し、法線方向Ｚに第２深さＤ２を有している。第２幅Ｗ２は、トレンチ抵抗構造２０の幅未満である。第２幅Ｗ２は、トレンチ抵抗構造２０の幅の１／１０００以上１／１０以下であってもよい。第２幅Ｗ２は、トレンチ抵抗構造２０の幅の１／１００以上であることが好ましい。第２幅Ｗ２は、前述の第１幅Ｗ１とほぼ等しいことが好ましい。第２幅Ｗ２は、０．１μｍ以上３μｍ以下であってもよい。第２幅Ｗ２は、０．５μｍ以上２μｍ以下であることが好ましい。
　第２深さＤ２は、前述の第１深さＤ１以上である。第２深さＤ２は、この形態では、第１深さＤ１よりも大きい。第２深さＤ２は、第１深さＤ１の１．５倍以上３倍以下であることが好ましい。第２深さＤ２は、前述の抵抗深さＤＲ（外周深さＤＯ）とほぼ等しいことが特に好ましい。第２深さＤ２は、０．１μｍ以上５μｍ以下であってもよい。第２深さＤ２は、２．５μｍ以下であることが特に好ましい。
　第１トレンチソース構造３５は、第２方向Ｙにトレンチ抵抗構造２０およびトレンチゲート構造３０から第２間隔Ｉ２を空けて配置されている。第２間隔Ｉ２は、第２幅Ｗ２の０．５倍以上２倍以下であることが好ましい。第２間隔Ｉ２は、第２幅Ｗ２未満であることが特に好ましい。第２間隔Ｉ２は、０．１μｍ以上２．５μｍ以下であってもよい。第２間隔Ｉ２は、０．５μｍ以上１．５μｍ以下であることが好ましい。
　第２～第３活性領域１３Ｂ～１３Ｃにおいて、第１トレンチソース構造３５は、第１方向Ｘにトレンチ抵抗構造２０から第３間隔Ｉ３を空けて配置されている。第３間隔Ｉ３は、第２方向Ｙに隣り合う２つの第１トレンチソース構造３５（トレンチゲート構造３０）の間の距離未満であることが好ましい。
　第３間隔Ｉ３は、第２幅Ｗ２以上であってもよいし、第２幅Ｗ２未満であってもよい。第３間隔Ｉ３は、第２幅Ｗ２の０．５倍以上２倍以下であることが好ましい。第３間隔Ｉ３は、前述の第１間隔Ｉ１とほぼ等しいことが好ましい。第３間隔Ｉ３は、０．１μｍ以上２．５μｍ以下であってもよい。第３間隔Ｉ３は、０．５μｍ以上１．５μｍ以下であることが好ましい。
　第１トレンチソース構造３５は、第１ソーストレンチ３６、第１ソース絶縁膜３７および第１ソース埋設電極３８を含む。第１ソーストレンチ３６は、活性面８に形成され、第１トレンチソース構造３５の壁面を区画している。第１ソーストレンチ３６の側壁は、第３接続面１０Ｃおよび第４接続面１０Ｄのいずれか一方または双方から露出している。第１ソーストレンチ３６の底壁は、外周面９に連通している。
　第１ソース絶縁膜３７は、第１ソーストレンチ３６の壁面を被覆し、活性面８において主面絶縁膜１８に接続されている。第１ソース絶縁膜３７は、第３接続面１０Ｃの連通部（第４接続面１０Ｄの連通部）および外周面９の連通部において主面絶縁膜１８に接続されている。第１ソース絶縁膜３７は、酸化シリコン膜、窒化シリコン膜および酸窒化シリコン膜のうちの少なくとも１つを含んでいてもよい。第１ソース絶縁膜３７は、この形態では、酸化シリコン膜からなる単層構造を有している。第１ソース絶縁膜３７は、チップ２の酸化物からなる酸化シリコン膜を含むことが特に好ましい。
　第１ソース埋設電極３８は、第１ソース絶縁膜３７を挟んで第１ソーストレンチ３６内に配置されている。第１ソース埋設電極３８は、導電性ポリシリコンを含んでいてもよい。第１ソース埋設電極３８は、この形態では、埋設抵抗２５の抵抗端面２５ａの高さ位置に対して活性面８側に位置する端面を有している。第１ソース埋設電極３８の端面は、埋設絶縁体２６の絶縁端面２６ａの高さ位置に対して活性面８側に位置していてもよい。
　半導体装置１は、周縁領域１４（第１～第２周縁領域１４Ａ～１４Ｂ）において第１主面３（活性面８）に形成された複数の第２トレンチソース構造４０を含む。複数の第２トレンチソース構造４０には、ソース電位ＶＳが付与される。複数の第２トレンチソース構造４０は、第１半導体領域６に至るようにボディ領域１９を貫通し、第１半導体領域６の底部から活性面８側に間隔を空けて形成されている。
　第１周縁領域１４Ａ側の複数の第２トレンチソース構造４０は、第３接続面１０Ｃおよび複数のトレンチゲート構造３０の間の領域において第２方向Ｙに隣り合う２つの第１トレンチソース構造３５の間の領域に配置され、第１方向Ｘに複数のトレンチゲート構造３０に１対１の対応関係で対向している。第１周縁領域１４Ａ側の複数の第２トレンチソース構造４０は、平面視において第１方向Ｘに延びる帯状にそれぞれ形成されている。第１周縁領域１４Ａ側の複数の第２トレンチソース構造４０は、第３接続面１０Ｃから露出している。
　第２周縁領域１４Ｂ側の複数の第２トレンチソース構造４０は、第４接続面１０Ｄおよび複数のトレンチゲート構造３０の間の領域において第２方向Ｙに隣り合う２つの第１トレンチソース構造３５の間の領域に配置され、第１方向Ｘに複数のトレンチゲート構造３０に１対１の対応関係で対向している。第２周縁領域１４Ｂ側の複数の第２トレンチソース構造４０は、平面視において第１方向Ｘに延びる帯状にそれぞれ形成されている。第２周縁領域１４Ｂ側の複数の第２トレンチソース構造４０は、第４接続面１０Ｄから露出している。
　以下、１つの第２トレンチソース構造４０が説明される。第２トレンチソース構造４０は、第２方向Ｙに第３幅Ｗ３を有し、法線方向Ｚに第３深さＤ３を有している。第３幅Ｗ３は、前述の第２幅Ｗ２（第１幅Ｗ１）とほぼ等しいことが好ましい。第３幅Ｗ３は、０．１μｍ以上３μｍ以下であってもよい。第３幅Ｗ３は、０．５μｍ以上２μｍ以下であることが好ましい。
　第３深さＤ３は、前述の第１深さＤ１以上である。第３深さＤ３は、この形態では、第１深さＤ１よりも大きい。第３深さＤ３は、第１深さＤ１の１．５倍以上３倍以下であることが好ましい。第３深さＤ３は、前述の第２深さＤ２（抵抗深さＤＲ）とほぼ等しいことが特に好ましい。第３深さＤ３は、０．１μｍ以上５μｍ以下であってもよい。第２深さＤ２は、２．５μｍ以下であることが特に好ましい。
　第２トレンチソース構造４０は、第２方向Ｙに第１トレンチソース構造３５から第４間隔Ｉ４を空けて配置されている。第４間隔Ｉ４は、第３幅Ｗ３（第２幅Ｗ２）の０．５倍以上２倍以下であることが好ましい。第４間隔Ｉ４は、第３幅Ｗ３（第２幅Ｗ２）未満であることが特に好ましい。第４間隔Ｉ４は、前述の第２間隔Ｉ２とほぼ等しいことが好ましい。第４間隔Ｉ４は、０．１μｍ以上２．５μｍ以下であってもよい。第４間隔Ｉ４は、０．５μｍ以上１．５μｍ以下であることが好ましい。
　第２トレンチソース構造４０は、第１方向Ｘにトレンチゲート構造３０から第５間隔Ｉ５を空けて配置されている。第５間隔Ｉ５は、第３幅Ｗ３（第２幅Ｗ２）の０．５倍以上２倍以下であることが好ましい。第５間隔Ｉ５は、第４間隔Ｉ４の０．５倍以上２倍以下であることが好ましい。第５間隔Ｉ５は、第４間隔Ｉ４の１．５倍以下であることが特に好ましい。第５間隔Ｉ５は、前述の第１間隔Ｉ１（第３間隔Ｉ３）とほぼ等しいことが好ましい。第５間隔Ｉ５は、第４間隔Ｉ４とほぼ等しくてもよい。第５間隔Ｉ５は、０．１μｍ以上２．５μｍ以下であってもよい。第５間隔Ｉ５は、０．５μｍ以上１．５μｍ以下であることが好ましい。
　第２トレンチソース構造４０は、第２ソーストレンチ４１、第２ソース絶縁膜４２および第２ソース埋設電極４３を含む。第２ソーストレンチ４１は、活性面８に形成され、第２トレンチソース構造４０の壁面を区画している。第２ソーストレンチ４１の側壁は、第３接続面１０Ｃ（第４接続面１０Ｄ）に連通している。第２ソーストレンチ４１の底壁は、外周面９に連通している。
　第２ソース絶縁膜４２は、第２ソーストレンチ４１の壁面を被覆し、活性面８において主面絶縁膜１８に接続されている。第２ソース絶縁膜４２は、第３接続面１０Ｃの連通部（第４接続面１０Ｄの連通部）および外周面９の連通部において主面絶縁膜１８に接続されている。第２ソース絶縁膜４２は、酸化シリコン膜、窒化シリコン膜および酸窒化シリコン膜のうちの少なくとも１つを含んでいてもよい。第２ソース絶縁膜４２は、この形態では、酸化シリコン膜からなる単層構造を有している。第２ソース絶縁膜４２は、チップ２の酸化物からなる酸化シリコン膜を含むことが特に好ましい。
　第２ソース埋設電極４３は、第２ソース絶縁膜４２を挟んで第２ソーストレンチ４１内に配置されている。第２ソース埋設電極４３は、導電性ポリシリコンを含んでいてもよい。第２ソース埋設電極４３は、この形態では、埋設抵抗２５の抵抗端面２５ａの高さ位置に対して活性面８側に位置する端面を有している。第２ソース埋設電極４３の端面は、埋設絶縁体２６の絶縁端面２６ａの高さ位置に対して活性面８側に位置していてもよい。
　半導体装置１は、活性領域１３において複数のトレンチゲート構造３０に沿う領域に形成されたｐ型の複数の第２ウェル領域４５を含む。第２ウェル領域４５は、この形態では、ボディ領域１９よりも高いｐ型不純物濃度を有している。むろん、第２ウェル領域４５のｐ型不純物濃度は、ボディ領域１９よりも低くてもよい。第２ウェル領域４５のｐ型不純物濃度は、第１ウェル領域２８のｐ型不純物濃度とほぼ等しいことが好ましい。
　複数の第２ウェル領域４５は、隣り合う第１トレンチソース構造３５から間隔を空けて対応するトレンチゲート構造３０の壁面を被覆し、活性面８の表層部においてボディ領域１９に電気的に接続されている。複数の第２ウェル領域４５は、第１半導体領域６の底部から活性面８側に間隔を空けて形成され、第１半導体領域６の一部を挟んで第２半導体領域７に対向している。複数の第２ウェル領域４５の底部は、第１ウェル領域２８の底部の深さ位置に対して活性面８側に位置している。複数の第２ウェル領域４５は、第１半導体領域６とｐｎ接合部を形成している。
　半導体装置１は、活性領域１３および周縁領域１４において複数の第１トレンチソース構造３５に沿う領域に形成されたｐ型の複数の第３ウェル領域４６を含む。第３ウェル領域４６は、この形態では、ボディ領域１９よりも高いｐ型不純物濃度を有している。むろん、第３ウェル領域４６のｐ型不純物濃度は、ボディ領域１９よりも低くてもよい。第３ウェル領域４６のｐ型不純物濃度は、第１ウェル領域２８（第２ウェル領域４５）のｐ型不純物濃度とほぼ等しいことが好ましい。
　複数の第３ウェル領域４６は、隣り合うトレンチゲート構造３０から間隔を空けて対応する第１トレンチソース構造３５の壁面を被覆し、活性面８の表層部においてボディ領域１９に電気的に接続されている。複数の第３ウェル領域４６は、活性領域１３および周縁領域１４において対応する第１トレンチソース構造３５の壁面を被覆し、第３接続面１０Ｃおよび第４接続面１０Ｄから露出している。
　複数の第３ウェル領域４６は、第１半導体領域６の底部から活性面８側に間隔を空けて形成され、第１半導体領域６の一部を挟んで第２半導体領域７に対向している。複数の第３ウェル領域４６の底部は、複数の第２ウェル領域４５の底部の深さ位置に対して第１半導体領域６の底部側に位置している。複数の第３ウェル領域４６の底部は、第１ウェル領域２８の底部とほぼ等しい深さに形成されている。複数の第３ウェル領域４６は、第１半導体領域６とｐｎ接合部を形成している。
　半導体装置１は、周縁領域１４において複数の第２トレンチソース構造４０に沿う領域に形成されたｐ型の複数の第４ウェル領域４７を含む。第４ウェル領域４７は、この形態では、ボディ領域１９よりも高いｐ型不純物濃度を有している。むろん、第４ウェル領域４７のｐ型不純物濃度は、ボディ領域１９よりも低くてもよい。第４ウェル領域４７のｐ型不純物濃度は、第１ウェル領域２８（第３ウェル領域４６）のｐ型不純物濃度とほぼ等しいことが好ましい。
　複数の第４ウェル領域４７は、隣り合うトレンチゲート構造３０および第１トレンチソース構造３５から間隔を空けて対応する第２トレンチソース構造４０の壁面を被覆し、活性面８の表層部においてボディ領域１９に電気的に接続されている。むろん、第４ウェル領域４７は、トレンチゲート構造３０および第２トレンチソース構造４０の間の領域において第２ウェル領域４５と一体化していてもよい。複数の第４ウェル領域４７は、第３接続面１０Ｃまたは第４接続面１０Ｄから露出している。
　複数の第４ウェル領域４７は、第１半導体領域６の底部から活性面８側に間隔を空けて形成され、第１半導体領域６の一部を挟んで第２半導体領域７に対向している。複数の第４ウェル領域４７の底部は、複数の第２ウェル領域４５の底部の深さ位置に対して第１半導体領域６の底部側に位置している。複数の第４ウェル領域４７の底部は、第１ウェル領域２８（第３ウェル領域４６）の底部とほぼ等しい深さに形成されている。複数の第４ウェル領域４７は、第１半導体領域６とｐｎ接合部を形成している。
　半導体装置１は、活性領域１３において複数の第１トレンチソース構造３５に沿う領域に形成されたｐ型の複数の第１コンタクト領域４８を含む。第１コンタクト領域４８は、ボディ領域１９よりも高いｐ型不純物濃度を有している。第１コンタクト領域４８のｐ型不純物濃度は、この形態では、第３ウェル領域４６よりも高い。
　複数の第１コンタクト領域４８は、対応する第３ウェル領域４６内において対応する第１トレンチソース構造３５の壁面を被覆している。複数の第１コンタクト領域４８は、各第１トレンチソース構造３５に対して１対多の対応関係で形成されている。複数の第１コンタクト領域４８は、対応する第１トレンチソース構造３５に沿って間隔を空けて形成されている。
　複数の第１コンタクト領域４８は、対応する第３ウェル領域４６内から対応する第１トレンチソース構造３５の壁面に沿ってボディ領域１９の表層部に引き出され、活性面８から露出している。複数の第１コンタクト領域４８は、活性領域１３に形成され、周縁領域１４には形成されていない。つまり、複数の第１コンタクト領域４８は、第２方向Ｙにトレンチゲート構造３０に対向し、第２方向Ｙに第２トレンチソース構造４０に対向していない。第１コンタクト領域４８は、第４ウェル領域４７内に形成されていない。
　複数の第１コンタクト領域４８は、この形態では、平面視において第１方向Ｘに延びる帯状にそれぞれ形成されている。複数の第１コンタクト領域４８の第１方向Ｘの長さは、第１トレンチソース構造３５の第２幅Ｗ２以上であることが好ましい。複数の第１コンタクト領域４８の長さは、第１方向Ｘに隣り合う２つの第１コンタクト領域４８の間の距離よりも大きいことが好ましい。
　１つの第１トレンチソース構造３５に沿う複数の第１コンタクト領域４８は、他の第１トレンチソース構造３５に沿う複数の第１コンタクト領域４８に第２方向Ｙに対向している。つまり、複数の第１コンタクト領域４８は、この形態では、平面視において全体として第１方向Ｘおよび第２方向Ｙに間隔を空けて行列状に配列されている。
　１つの第１トレンチソース構造３５に沿う複数の第１コンタクト領域４８は、他の第１トレンチソース構造３５に沿う複数の第１コンタクト領域４８の間の領域に第２方向Ｙに対向するように第１方向Ｘにずれて配列されていてもよい。つまり、複数の第１コンタクト領域４８は、平面視において全体として第１方向Ｘおよび第２方向Ｙに間隔を空けて千鳥状に配列されていてもよい。
　図７、図９および図１４を参照して、半導体装置１は、活性領域１３において第１主面３（活性面８）の上で複数のトレンチゲート構造３０の端部および中間部をそれぞれ被覆する複数のゲート接続電極膜４９を含む。複数のゲート接続電極膜４９は、具体的には、主面絶縁膜１８の上に配置されている。複数のゲート接続電極膜４９は、複数の第１トレンチソース構造３５および複数の第２トレンチソース構造４０から間隔を空けて対応するトレンチゲート構造３０の端部および中間部をそれぞれ被覆している。
　複数のゲート接続電極膜４９は、平面視において第２方向Ｙに複数の第１トレンチソース構造３５と交互に配列されている。複数のゲート接続電極膜４９は、この形態では、第１方向Ｘに延びる帯状にそれぞれ形成されている。複数のゲート接続電極膜４９は、平面視において第２方向Ｙに複数の第２トレンチソース構造４０に対向していない。以下、１つのゲート接続電極膜４９が説明される。
　ゲート接続電極膜４９は、対応するトレンチゲート構造３０を被覆する部分において対応するゲート埋設電極３３に接続されている。ゲート接続電極膜４９は、この形態では、対応するゲート埋設電極３３と一体的に形成されている。つまり、ゲート接続電極膜４９は、ゲート埋設電極３３の一部が活性面８（主面絶縁膜１８）の上に膜状に引き出された部分からなる。むろん、ゲート接続電極膜４９は、ゲート埋設電極３３とは別体的に形成されていてもよい。
　ゲート接続電極膜４９は、活性面８に沿って延びる電極面４９ａを有している。電極面４９ａは、埋設抵抗２５の抵抗端面２５ａよりも上方に位置している。電極面４９ａは、埋設絶縁体２６の絶縁端面２６ａよりも上方に位置している。ゲート接続電極膜４９は、この形態では、断面視において電極面４９ａに向けて幅が狭まる先細り形状（テーパ形状）に形成されている。
　電極面４９ａは、第２方向Ｙに関してトレンチゲート構造３０よりも幅広に形成されていることが好ましい。電極面４９ａは、法線方向Ｚにトレンチゲート構造３０に対向する部分、および、法線方向Ｚにトレンチゲート構造３０外の領域（つまり主面絶縁膜１８）に対向する部分を有していることが好ましい。
　ゲート接続電極膜４９は、この形態では、導電性ポリシリコンを含む。ゲート接続電極膜４９は、電極厚さＴＥを有している。電極厚さＴＥは、前述の第１幅Ｗ１の０．５倍以上であることが好ましい。電極厚さＴＥは、前述の抵抗深さＤＲ（第２深さＤ２）以下であることが好ましい。電極厚さＴＥは、抵抗深さＤＲ（第２深さＤ２）未満であること特に好ましい。
　電極厚さＴＥは、前述の第１深さＤ１以下であることが好ましい。電極厚さＴＥは、第１深さＤ１未満であることが特に好ましい。電極厚さＴＥは、抵抗厚さＴＲとほぼ等しくてもよい。電極厚さＴＥは、抵抗厚さＴＲ以上であってもよい。電極厚さＴＥは、抵抗厚さＴＲ未満であってもよい。電極厚さＴＥは、０．０５μｍ以上２．５μｍ以下であってもよい。電極厚さＴＥは、０．５μｍ以上１．５μｍ以下であることが好ましい。むろん、電極厚さＴＥは、第１深さＤ１よりも大きくてもよい。また、電極厚さＴＥは、抵抗深さＤＲ（第２深さＤ２）以上であってもよい。
　図１８は、抵抗領域１２、活性領域１３およびダミー領域１５のレイアウトを示す拡大平面図である。図１９は、活性領域１３、周縁領域１４およびダミー領域１５のレイアウトを示す拡大平面図である。図２０は、図１８に示すXX-XX線に沿う断面図である。図２１は、図１８に示すXXI-XXI線に沿う断面図である。図２２は、図１８に示すXXII-XXII線に沿う断面図である。
　図１８～図２２を参照して、半導体装置１は、ダミー領域１５（第１～第３ダミー領域１５Ａ～１５Ｃ）において第１主面３（活性面８）に形成された複数のダミートレンチ構造５０を含む。複数のダミートレンチ構造５０には、トレンチ抵抗構造２０とは異なる電位が付与される。複数のダミートレンチ構造５０には、ソース電位ＶＳが付与される。複数のダミートレンチ構造５０は、第１半導体領域６に至るようにボディ領域１９を貫通し、第１半導体領域６の底部から活性面８側に間隔を空けて形成されている。
　複数のダミートレンチ構造５０は、活性領域１３の近傍およびトレンチ抵抗構造２０の近傍における局所的な電界集中を緩和し、耐圧（たとえばブレークダウン電圧）を向上させることを１つの目的として活性面８に組み込まれている。複数のダミートレンチ構造５０（ダミー領域１５）の有無は任意であり、複数のダミートレンチ構造５０（ダミー領域１５）を備えない形態が採用されてもよい。
　第１ダミー領域１５Ａ側の複数のダミートレンチ構造５０は、第３接続面１０Ｃおよびトレンチ抵抗構造２０の間の領域において第１方向Ｘに延びる帯状にそれぞれ形成され、第２方向Ｙに間隔を空けて配列されている。第１ダミー領域１５Ａ側の複数のダミートレンチ構造５０は、トレンチ抵抗構造２０から第１方向Ｘに間隔を空けて形成され、第１方向Ｘにトレンチ抵抗構造２０に対向している。
　第１ダミー領域１５Ａ側の複数のダミートレンチ構造５０は、第２方向Ｙに複数のトレンチゲート構造３０および複数の第１トレンチソース構造３５に対向している。第１ダミー領域１５Ａ側の複数のダミートレンチ構造５０は、第３接続面１０Ｃを貫通し、第３接続面１０Ｃから露出している。つまり、第１ダミー領域１５Ａ側の複数のダミートレンチ構造５０は、第２方向Ｙに複数の第２トレンチソース構造４０に対向している。
　第２ダミー領域１５Ｂ側の複数のダミートレンチ構造５０は、第４接続面１０Ｄおよびトレンチ抵抗構造２０の間の領域において第１方向Ｘに延びる帯状にそれぞれ形成され、第２方向Ｙに間隔を空けて配列されている。第２ダミー領域１５Ｂ側の複数のダミートレンチ構造５０は、トレンチ抵抗構造２０から第１方向Ｘに間隔を空けて形成され、第１方向Ｘにトレンチ抵抗構造２０に対向している。第２ダミー領域１５Ｂ側の複数のダミートレンチ構造５０は、トレンチ抵抗構造２０を挟んで第１ダミー領域１５Ａ側の複数のダミートレンチ構造５０に１対１の対応関係で対向していてもよい。
　第２ダミー領域１５Ｂ側の複数のダミートレンチ構造５０は、第２方向Ｙに複数のトレンチゲート構造３０および複数の第１トレンチソース構造３５に対向している。第２ダミー領域１５Ｂ側の複数のダミートレンチ構造５０は、第４接続面１０Ｄを貫通し、第４接続面１０Ｄから露出している。つまり、第２ダミー領域１５Ｂ側の複数のダミートレンチ構造５０は、第２方向Ｙに複数の第２トレンチソース構造４０に対向している。
　第３ダミー領域１５Ｃ側の複数のダミートレンチ構造５０は、第２接続面１０Ｂおよび第１活性領域１３Ａの間の領域において第１方向Ｘに延びる帯状にそれぞれ形成され、第２方向Ｙに間隔を空けて配列されている。第３ダミー領域１５Ｃ側の複数のダミートレンチ構造５０は、第３接続面１０Ｃおよび第４接続面１０Ｄのうちの少なくとも一方を貫通し、第３接続面１０Ｃおよび第４接続面１０Ｄのうちの少なくとも一方から露出している。
　第３ダミー領域１５Ｃ側の複数のダミートレンチ構造５０は、この形態では、第３接続面１０Ｃおよび第４接続面１０Ｄの双方から露出している。第３ダミー領域１５Ｃ側の複数のダミートレンチ構造５０は、第２方向Ｙに複数のトレンチゲート構造３０、複数の第１トレンチソース構造３５および複数の第２トレンチソース構造４０に対向している。
　複数のダミートレンチ構造５０は、この形態では、複数の第１ダミートレンチ構造５１、および、複数の第１ダミートレンチ構造５１よりも深い複数の第２ダミートレンチ構造５２を含む。複数の第１ダミートレンチ構造５１は、第１方向Ｘに延びる帯状にそれぞれ形成され、第２方向Ｙに間隔を空けて配列されている。複数の第１ダミートレンチ構造５１は、第１～第３ダミー領域１５Ａ～１５Ｃにおいて第３接続面１０Ｃおよび第４接続面１０Ｄのいずれか一方または双方から露出している。
　複数の第１ダミートレンチ構造５１は、第１～第２ダミー領域１５Ａ～１５Ｂにおいて第１方向Ｘにトレンチ抵抗構造２０に対向し、第２方向Ｙに複数のトレンチゲート構造３０、複数の第１トレンチソース構造３５および複数の第２トレンチソース構造４０に対向している。複数の第１ダミートレンチ構造５１は、第１半導体領域６に至るようにボディ領域１９を貫通している。複数の第１ダミートレンチ構造５１は、第１半導体領域６の底部から活性面８側に間隔を空けて形成されている。
　以下、１つの第１ダミートレンチ構造５１が説明される。第１ダミートレンチ構造５１は、第２方向Ｙに第４幅Ｗ４を有し、法線方向Ｚに第４深さＤ４を有している。第４幅Ｗ４は、前述の第１幅Ｗ１とほぼ等しいことが好ましい。第４幅Ｗ４は、０．１μｍ以上３μｍ以下であってもよい。第４幅Ｗ４は、０．５μｍ以上２μｍ以下であることが好ましい。
　第４深さＤ４は、前述の抵抗深さＤＲ（第２深さＤ２）未満である。第４深さＤ４は、抵抗深さＤＲ（第２深さＤ２）の１／３以上２／３以下であってもよい。第４深さＤ４は、前述の第１深さＤ１とほぼ等しいことが好ましい。第４深さＤ４は、０．１μｍ以上３μｍ以下であってもよい。第４深さＤ４は、０．５μｍ以上１．５μｍ以下であることが好ましい。
　第１ダミートレンチ構造５１は、第１方向Ｘにトレンチ抵抗構造２０から第６間隔Ｉ６を空けて配置されている。第６間隔Ｉ６は、第４幅Ｗ４の０．５倍以上２倍以下であることが好ましい。第６間隔Ｉ６は、前述の第１間隔Ｉ１とほぼ等しくてもよい。第６間隔Ｉ６は、０．１μｍ以上２．５μｍ以下であってもよい。第６間隔Ｉ６は、０．５μｍ以上１．５μｍ以下であることが好ましい。活性領域１３側の最外の第１ダミートレンチ構造５１は、この形態では、第２方向Ｙに最外の第１トレンチソース構造３５に隣り合うように最外の第１トレンチソース構造３５から前述の第２間隔Ｉ２を空けて配置されている。
　第１ダミートレンチ構造５１は、第１ダミートレンチ５３、第１ダミー絶縁膜５４および第１ダミー埋設電極５５を含む。第１ダミートレンチ５３は、活性面８に形成され、第１ダミートレンチ構造５１の壁面を区画している。第１ダミートレンチ５３の側壁および底壁は、第３接続面１０Ｃ（第４接続面１０Ｄ）に連通している。
　第１ダミー絶縁膜５４は、第１ダミートレンチ５３の壁面を被覆し、活性面８において主面絶縁膜１８に接続されている。第１ダミー絶縁膜５４は、第３接続面１０Ｃの連通部（第４接続面１０Ｄの連通部）において主面絶縁膜１８に接続されている。第１ダミー絶縁膜５４は、酸化シリコン膜、窒化シリコン膜および酸窒化シリコン膜のうちの少なくとも１つを含んでいてもよい。第１ダミー絶縁膜５４は、この形態では、酸化シリコン膜からなる単層構造を有している。第１ダミー絶縁膜５４は、チップ２の酸化物からなる酸化シリコン膜を含むことが特に好ましい。
　第１ダミー埋設電極５５は、第１ダミー絶縁膜５４を挟んで第１ダミートレンチ５３内に配置されている。第１ダミー埋設電極５５は、導電性ポリシリコンを含んでいてもよい。第１ダミー埋設電極５５は、埋設抵抗２５の抵抗端面２５ａの高さ位置に対して活性面８側に位置する端面を有している。第１ダミー埋設電極５５の端面は、埋設絶縁体２６の絶縁端面２６ａの高さ位置に対して活性面８側に位置していてもよい。
　複数の第２ダミートレンチ構造５２は、第２方向Ｙに隣り合う２つの第１ダミートレンチ構造５１の間の領域に配置されている。複数の第２ダミートレンチ構造５２は、第２方向Ｙに複数の第１ダミートレンチ構造５１と交互に配列され、第１方向Ｘに延びる帯状にそれぞれ形成されている。複数の第２ダミートレンチ構造５２は、第１～第３ダミー領域１５Ａ～１５Ｃにおいて第３接続面１０Ｃおよび第４接続面１０Ｄのいずれか一方または双方から露出している。
　複数の第２ダミートレンチ構造５２は、第１～第２ダミー領域１５Ａ～１５Ｂにおいて第１方向Ｘにトレンチ抵抗構造２０に対向し、第２方向Ｙに複数のトレンチゲート構造３０、複数の第１トレンチソース構造３５、複数の第２トレンチソース構造４０および複数の第１ダミートレンチ構造５１に対向している。複数の第２ダミートレンチ構造５２は、第１半導体領域６に至るようにボディ領域１９を貫通している。複数の第２ダミートレンチ構造５２は、第１半導体領域６の底部から活性面８側に間隔を空けて形成されている。
　以下、１つの第２ダミートレンチ構造５２が説明される。第２ダミートレンチ構造５２は、第２方向Ｙに第５幅Ｗ５を有し、法線方向Ｚに第５深さＤ５を有している。第５幅Ｗ５は、前述の第２幅Ｗ２（第１幅Ｗ１）とほぼ等しいことが好ましい。第５幅Ｗ５は、０．１μｍ以上３μｍ以下であってもよい。第５幅Ｗ５は、０．５μｍ以上２μｍ以下であることが好ましい。
　第５深さＤ５は、前述の第４深さＤ４（第１深さＤ１）以上である。第５深さＤ５は、この形態では、第４深さＤ４（第１深さＤ１）よりも大きい。第５深さＤ５は、第４深さＤ４（第１深さＤ１）の１．５倍以上３倍以下であることが好ましい。第５深さＤ５は、前述の抵抗深さＤＲ（外周深さＤＯ）とほぼ等しいことが特に好ましい。第５深さＤ５は、０．１μｍ以上５μｍ以下であってもよい。第５深さＤ５は、２．５μｍ以下であることが特に好ましい。
　第２ダミートレンチ構造５２は、第２方向Ｙに第１ダミートレンチ構造５１から第７間隔Ｉ７を空けて配置されている。第７間隔Ｉ７は、第５幅Ｗ５の０．５倍以上２倍以下であることが好ましい。第７間隔Ｉ７は、第５幅Ｗ５未満であることが特に好ましい。第７間隔Ｉ７は、前述の第２間隔Ｉ２とほぼ等しいことが好ましい。第７間隔Ｉ７は、０．１μｍ以上２．５μｍ以下であってもよい。第７間隔Ｉ７は、０．５μｍ以上１．５μｍ以下であることが好ましい。
　第２ダミートレンチ構造５２は、第１方向Ｘにトレンチ抵抗構造２０から第８間隔Ｉ８を空けて配置されている。第８間隔Ｉ８は、第５幅Ｗ５の０．５倍以上２倍以下であることが好ましい。第８間隔Ｉ８は、前述の第１間隔Ｉ１とほぼ等しくてもよい。第８間隔Ｉ８は、０．１μｍ以上２．５μｍ以下であってもよい。第８間隔Ｉ８は、０．５μｍ以上１．５μｍ以下であることが好ましい。
　第２ダミートレンチ構造５２は、第２ダミートレンチ５６、第２ダミー絶縁膜５７および第２ダミー埋設電極５８を含む。第２ダミートレンチ５６は、活性面８に形成され、第２ダミートレンチ構造５２の壁面を区画している。第２ダミートレンチ５６の側壁は、第３接続面１０Ｃ（第４接続面１０Ｄ）に連通している。また、第２ダミートレンチ５６の底壁は、外周面９に連通している。
　第２ダミー絶縁膜５７は、第２ダミートレンチ５６の壁面を被覆し、活性面８において主面絶縁膜１８に接続されている。第２ダミー絶縁膜５７は、第３接続面１０Ｃの連通部（第４接続面１０Ｄの連通部）および外周面９の連通部において主面絶縁膜１８に接続されている。第２ダミー絶縁膜５７は、酸化シリコン膜、窒化シリコン膜および酸窒化シリコン膜のうちの少なくとも１つを含んでいてもよい。第２ダミー絶縁膜５７は、この形態では、酸化シリコン膜からなる単層構造を有している。第２ダミー絶縁膜５７は、チップ２の酸化物からなる酸化シリコン膜を含むことが特に好ましい。
　第２ダミー埋設電極５８は、第２ダミー絶縁膜５７を挟んで第２ダミートレンチ５６内に配置されている。第２ダミー埋設電極５８は、導電性ポリシリコンを含んでいてもよい。第２ダミー埋設電極５８は、埋設抵抗２５の抵抗端面２５ａの高さ位置に対して活性面８側に位置する端面を有している。第２ダミー埋設電極５８の端面は、埋設絶縁体２６の絶縁端面２６ａの高さ位置に対して活性面８側に位置していてもよい。
　半導体装置１は、ダミー領域１５において複数の第１ダミートレンチ構造５１に沿う領域に形成されたｐ型の複数の第５ウェル領域６７を含む。第５ウェル領域６７は、この形態では、ボディ領域１９よりも高いｐ型不純物濃度を有している。むろん、第５ウェル領域６７のｐ型不純物濃度は、ボディ領域１９よりも低くてもよい。第５ウェル領域６７のｐ型不純物濃度は、第１ウェル領域２８のｐ型不純物濃度とほぼ等しいことが好ましい。
　複数の第５ウェル領域６７は、隣り合う第２ダミートレンチ構造５２から間隔を空けて対応する第１ダミートレンチ構造５１の壁面を被覆し、活性面８の表層部においてボディ領域１９に電気的に接続されている。複数の第５ウェル領域６７は、第３接続面１０Ｃまたは第４接続面１０Ｄから露出している。
　複数の第５ウェル領域６７は、第１半導体領域６の底部から活性面８側に間隔を空けて形成され、第１半導体領域６の一部を挟んで第２半導体領域７に対向している。複数の第５ウェル領域６７の底部は、第１ウェル領域２８の底部の深さ位置に対して活性面８側に位置している。複数の第５ウェル領域６７の底部は、第２ウェル領域４５の底部とほぼ等しい深さに形成されている。複数の第５ウェル領域６７は、第１半導体領域６とｐｎ接合部を形成している。
　半導体装置１は、ダミー領域１５において複数の第２ダミートレンチ構造５２に沿う領域に形成されたｐ型の複数の第６ウェル領域６８を含む。第６ウェル領域６８は、この形態では、ボディ領域１９よりも高いｐ型不純物濃度を有している。むろん、第６ウェル領域６８のｐ型不純物濃度は、ボディ領域１９よりも低くてもよい。第６ウェル領域６８のｐ型不純物濃度は、第１ウェル領域２８（第５ウェル領域６７）のｐ型不純物濃度とほぼ等しいことが好ましい。
　複数の第６ウェル領域６８は、隣り合う第１ダミートレンチ構造５１から間隔を空けて対応する第２ダミートレンチ構造５２の壁面を被覆し、活性面８の表層部においてボディ領域１９に電気的に接続されている。複数の第６ウェル領域６８は、第３接続面１０Ｃまたは第４接続面１０Ｄから露出している。複数の第６ウェル領域６８は、第１半導体領域６の底部から活性面８側に間隔を空けて形成され、第１半導体領域６の一部を挟んで第２半導体領域７に対向している。
　複数の第６ウェル領域６８の底部は、複数の第５ウェル領域６７（第２ウェル領域４５）の底部の深さ位置に対して第１半導体領域６の底部側に位置している。複数の第６ウェル領域６８の底部は、第１ウェル領域２８（第３ウェル領域４６）の底部とほぼ等しい深さに形成されている。複数の第６ウェル領域６８は、第１半導体領域６とｐｎ接合部を形成している。
　半導体装置１は、ダミー領域１５において複数の第２ダミートレンチ構造５２に沿う領域に形成されたｐ型の複数の第２コンタクト領域６９を含む。第２コンタクト領域６９は、ボディ領域１９よりも高いｐ型不純物濃度を有している。第２コンタクト領域６９のｐ型不純物濃度は、第６ウェル領域６８よりも高い。第２コンタクト領域６９のｐ型不純物濃度は、第１コンタクト領域４８のｐ型不純物濃度とほぼ等しいことが好ましい。
　複数の第２コンタクト領域６９は、対応する第６ウェル領域６８内において対応する第２ダミートレンチ構造５２の壁面を被覆している。複数の第２コンタクト領域６９は、各第２ダミートレンチ構造５２に対して１対多の対応関係で形成されている。複数の第２コンタクト領域６９は、対応する第２ダミートレンチ構造５２に沿って間隔を空けて形成されている。複数の第２コンタクト領域６９は、対応する第６ウェル領域６８内から対応する第２ダミートレンチ構造５２の壁面に沿ってボディ領域１９の表層部に引き出され、活性面８から露出している。
　複数の第２コンタクト領域６９は、この形態では、平面視において第１方向Ｘに延びる帯状にそれぞれ形成されている。複数の第２コンタクト領域６９の第１方向Ｘの長さは、第２ダミートレンチ構造５２の第５幅Ｗ５以上であることが好ましい。複数の第２コンタクト領域６９の長さは、第１方向Ｘに隣り合う２つの第２コンタクト領域６９の間の距離よりも大きいことが好ましい。複数の第２コンタクト領域６９の長さは、複数の第１コンタクト領域４８の長さとほぼ等しいことが好ましい。
　１つの第２ダミートレンチ構造５２に沿う複数の第２コンタクト領域６９は、他の第２ダミートレンチ構造５２に沿う複数の第２コンタクト領域６９に第２方向Ｙに対向している。つまり、複数の第２コンタクト領域６９は、この形態では、平面視において全体として第１方向Ｘおよび第２方向Ｙに間隔を空けて行列状に配列されている。この場合、複数の第２コンタクト領域６９は、複数の第１コンタクト領域４８と共に行列状に配列されていてもよい。また、複数の第２コンタクト領域６９は、複数の第１コンタクト領域４８と共に行列状に配列されていてもよい。
　１つの第２ダミートレンチ構造５２に沿う複数の第２コンタクト領域６９は、他の第２ダミートレンチ構造５２に沿う複数の第２コンタクト領域６９の間の領域に第２方向Ｙに対向するように第１方向Ｘにずれて配列されていてもよい。つまり、複数の第２コンタクト領域６９は、平面視において全体として第１方向Ｘおよび第２方向Ｙに間隔を空けて千鳥状に配列されていてもよい。この場合、複数の第２コンタクト領域６９は、複数の第１コンタクト領域４８と共に千鳥状に配列されていてもよい。また、複数の第２コンタクト領域６９は、複数の第１コンタクト領域４８と共に千鳥状に配列されていてもよい。
　図２３は、終端領域１６のレイアウトを示す拡大平面図である。図２４は、図２３に示すXXIV-XXIV線に沿う断面図である。図２３および図２４を参照して、半導体装置１は、終端領域１６において第１主面３（活性面８）に形成された複数のトレンチ終端構造７０を含む。複数のトレンチ終端構造７０には、トレンチ抵抗構造２０とは異なる電位が付与される。複数のトレンチ終端構造７０にはソース電位ＶＳが付与される。複数のトレンチ終端構造７０は、第１半導体領域６に至るようにボディ領域１９を貫通し、第１半導体領域６の底部から活性面８側に間隔を空けて形成されている。
　複数のトレンチ終端構造７０は、活性面８の周縁およびトレンチ抵抗構造２０の近傍における局所的な電界集中を緩和し、耐圧（たとえばブレークダウン電圧）を向上させることを１つの目的として活性面８に組み込まれている。複数のトレンチ終端構造７０（終端領域１６）の有無は任意であり、複数のトレンチ終端構造７０（終端領域１６）を備えない形態が採用されてもよい。
　第１終端領域１６Ａ側の複数のトレンチ終端構造７０は、第１接続面１０Ａおよびトレンチ抵抗構造２０の間の領域において第１方向Ｘに延びる帯状にそれぞれ形成され、第２方向Ｙに間隔を空けて配列されている。第１終端領域１６Ａ側の複数のトレンチ終端構造７０は、トレンチ抵抗構造２０から第２方向Ｙに間隔を空けて形成され、第２方向Ｙにトレンチ抵抗構造２０に対向している。第１終端領域１６Ａ側の複数のトレンチ終端構造７０は、さらに、最外のダミートレンチ構造５０（この形態では第１ダミートレンチ構造５１）から第２方向Ｙに間隔を空けて形成され、第２方向Ｙに最外のダミートレンチ構造５０に対向している。
　第１終端領域１６Ａ側の複数のトレンチ終端構造７０は、第３接続面１０Ｃおよび第４接続面１０Ｄのうちの少なくとも一方を貫通し、第３接続面１０Ｃおよび第４接続面１０Ｄのうちの少なくとも一方から露出している。第１終端領域１６Ａ側の複数のトレンチ終端構造７０は、この形態では、第３接続面１０Ｃおよび第４接続面１０Ｄの双方から露出している。
　第２終端領域１６Ｂ側の複数のトレンチ終端構造７０は、第２接続面１０Ｂおよび第３ダミー領域１５Ｃの間の領域において第１方向Ｘに延びる帯状にそれぞれ形成され、第２方向Ｙに間隔を空けて配列されている。第２終端領域１６Ｂ側の複数のトレンチ終端構造７０は、最外のダミートレンチ構造５０（この形態では第１ダミートレンチ構造５１）から第２方向Ｙに間隔を空けて形成され、第２方向Ｙに最外のダミートレンチ構造５０に対向している。
　第２終端領域１６Ｂ側の複数のトレンチ終端構造７０は、第３接続面１０Ｃおよび第４接続面１０Ｄのうちの少なくとも一方を貫通し、第３接続面１０Ｃおよび第４接続面１０Ｄのうちの少なくとも一方から露出している。第２終端領域１６Ｂ側の複数のトレンチ終端構造７０は、この形態では、第３接続面１０Ｃおよび第４接続面１０Ｄの双方から露出している。
　以下、１つのトレンチ終端構造７０が説明される。トレンチ終端構造７０は、第２方向Ｙに第６幅Ｗ６を有し、法線方向Ｚに第６深さＤ６を有している。第６幅Ｗ６は、前述の第１幅Ｗ１（第２幅Ｗ２）とほぼ等しいことが好ましい。第６幅Ｗ６は、０．１μｍ以上３μｍ以下であってもよい。第６幅Ｗ６は、０．５μｍ以上２μｍ以下であることが好ましい。
　第６深さＤ６は、前述の第１深さＤ１以上である。第６深さＤ６は、この形態では、第１深さＤ１よりも大きい。第６深さＤ６は、第１深さＤ１の１．５倍以上３倍以下であることが好ましい。第６深さＤ６は、前述の抵抗深さＤＲ（外周深さＤＯ）とほぼ等しいことが特に好ましい。第６深さＤ６は、０．１μｍ以上５μｍ以下であってもよい。第２深さＤ２は、２．５μｍ以下であることが特に好ましい。
　複数のトレンチ終端構造７０は、第２方向Ｙに互いに第９間隔Ｉ９を空けて配列されている。また、トレンチ抵抗構造２０側の最外のトレンチ終端構造７０は、この形態では、第２方向Ｙにトレンチ抵抗構造２０および最外のダミートレンチ構造５０（この形態では第１ダミートレンチ構造５１）から第９間隔Ｉ９を空けて配置されている。
　第９間隔Ｉ９は、第６幅Ｗ６の０．５倍以上２倍以下であることが好ましい。第９間隔Ｉ９は、第６幅Ｗ６未満であることが特に好ましい。第９間隔Ｉ９は、前述の第２間隔Ｉ２とほぼ等しいことが好ましい。第９間隔Ｉ９は、０．１μｍ以上２．５μｍ以下であってもよい。第９間隔Ｉ９は、０．５μｍ以上１．５μｍ以下であることが好ましい。
　トレンチ終端構造７０は、終端トレンチ７１、終端絶縁膜７２および終端埋設電極７３を含む。終端トレンチ７１は、活性面８に形成され、トレンチ終端構造７０の壁面を区画している。終端トレンチ７１の側壁は、第３接続面１０Ｃおよび第４接続面１０Ｄに連通している。終端トレンチ７１の底壁は、外周面９に連通している。
　終端絶縁膜７２は、終端トレンチ７１の壁面を被覆し、活性面８において主面絶縁膜１８に接続されている。終端絶縁膜７２は、第３接続面１０Ｃの連通部、第４接続面１０Ｄの連通部および外周面９の連通部において主面絶縁膜１８に接続されている。終端絶縁膜７２は、酸化シリコン膜、窒化シリコン膜および酸窒化シリコン膜のうちの少なくとも１つを含んでいてもよい。終端絶縁膜７２は、この形態では、酸化シリコン膜からなる単層構造を有している。終端絶縁膜７２は、チップ２の酸化物からなる酸化シリコン膜を含むことが特に好ましい。
　終端埋設電極７３は、終端絶縁膜７２を挟んで終端トレンチ７１内に配置されている。終端埋設電極７３は、導電性ポリシリコンを含んでいてもよい。終端埋設電極７３は、埋設抵抗２５の抵抗端面２５ａの高さ位置に対して活性面８側に位置する端面を有している。終端埋設電極７３の端面は、埋設絶縁体２６の絶縁端面２６ａの高さ位置に対して活性面８側に位置していてもよい。
　半導体装置１は、終端領域１６において複数のトレンチ終端構造７０に沿う領域に形成されたｐ型の複数の第７ウェル領域７４を含む。第７ウェル領域７４は、この形態では、ボディ領域１９よりも高いｐ型不純物濃度を有している。むろん、第７ウェル領域７４のｐ型不純物濃度は、ボディ領域１９よりも低くてもよい。第７ウェル領域７４のｐ型不純物濃度は、第１ウェル領域２８のｐ型不純物濃度とほぼ等しいことが好ましい。
　複数の第７ウェル領域７４は、隣り合うトレンチ終端構造７０から間隔を空けて対応するトレンチ終端構造７０の壁面を被覆し、活性面８の表層部においてボディ領域１９に電気的に接続されている。複数の第７ウェル領域７４は、平面視において対応するトレンチ終端構造７０に沿って帯状に延び、第３接続面１０Ｃおよび第４接続面１０Ｄから露出している。
　複数の第７ウェル領域７４は、第１半導体領域６の底部から活性面８側に間隔を空けて形成され、第１半導体領域６の一部を挟んで第２半導体領域７に対向している。複数の第７ウェル領域７４の底部は、複数の第２ウェル領域４５の底部の深さ位置に対して第１半導体領域６の底部側に位置している。複数の第７ウェル領域７４の底部は、第１ウェル領域２８（第３ウェル領域４６）の底部とほぼ等しい深さに形成されている。複数の第７ウェル領域７４は、第１半導体領域６とｐｎ接合部を形成している。
　次に、図２５の断面図を参照して、外周領域１７の構造が説明される。図２５を参照して、半導体装置１は、外周面９の表層部に形成されたｐ型のアウターウェル領域７５を含む。アウターウェル領域７５は、第１コンタクト領域４８よりも低いｐ型不純物濃度を有している。アウターウェル領域７５のｐ型不純物濃度は、この形態では、ボディ領域１９よりも高い。むろん、アウターウェル領域７５のｐ型不純物濃度は、ボディ領域１９よりも低くてもよい。アウターウェル領域７５は、第１ウェル領域２８とほぼ等しいｐ型不純物濃度を有していることが好ましい。
　アウターウェル領域７５は、平面視において外周面９の周縁（第１～第４側面５Ａ～５Ｄ）から活性面８側に間隔を空けて形成され、活性面８に沿って帯状に延びている。アウターウェル領域７５は、この形態では、平面視において活性面８を取り囲む環状（具体的には四角環状）に形成されている。アウターウェル領域７５は、外周面９の表層部から第１～第４接続面１０Ａ～１０Ｄの表層部に向けて延びている。
　アウターウェル領域７５は、活性面８の表層部においてボディ領域１９に電気的に接続されている。アウターウェル領域７５は、第３接続面１０Ｃ（第４接続面１０Ｄ）および第１トレンチソース構造３５の連通部において第３ウェル領域４６に接続されている。アウターウェル領域７５は、第３接続面１０Ｃ（第４接続面１０Ｄ）および第２トレンチソース構造４０の連通部において第４ウェル領域４７に接続されている。
　アウターウェル領域７５は、第３接続面１０Ｃ（第４接続面１０Ｄ）および第１ダミートレンチ構造５１の連通部において第５ウェル領域６７に接続されている。アウターウェル領域７５は、第３接続面１０Ｃ（第４接続面１０Ｄ）および第２ダミートレンチ構造５２の連通部において第６ウェル領域６８に接続されている。アウターウェル領域７５は、第３接続面１０Ｃ（第４接続面１０Ｄ）およびトレンチ終端構造７０の連通部において第７ウェル領域７４に接続されている。
　アウターウェル領域７５は、第１半導体領域６の底部から外周面９側に間隔を空けて形成され、第１半導体領域６の一部を挟んで第２半導体領域７に対向している。アウターウェル領域７５は、トレンチ抵抗構造２０の底壁２２よりも第１半導体領域６の底部側に位置している。アウターウェル領域７５は、第１トレンチソース構造３５の底壁よりも第１半導体領域６の底部側に位置している。
　アウターウェル領域７５の底部は、第１コンタクト領域４８の底部よりも第１半導体領域６の底部側に位置している。アウターウェル領域７５の底部は、第１ウェル領域２８（第３ウェル領域４６）の底部とほぼ等しい深さ位置に形成されていることが好ましい。アウターウェル領域７５は、第１半導体領域６とｐｎ接合部を形成している。
　半導体装置１は、アウターウェル領域７５の表層部に形成されたｐ型のアウターコンタクト領域７６を含む。アウターコンタクト領域７６は、ボディ領域１９よりも高いｐ型不純物濃度を有している。アウターコンタクト領域７６のｐ型不純物濃度は、アウターウェル領域７５よりも高い。アウターコンタクト領域７６のｐ型不純物濃度は、第１コンタクト領域４８のｐ型不純物濃度とほぼ等しいことが好ましい。
　アウターコンタクト領域７６は、平面視において活性面８の周縁（第１～第４接続面１０Ａ～１０Ｄ）および外周面９の周縁（第１～第４側面５Ａ～５Ｄ）から間隔を空けてアウターウェル領域７５の表層部に形成され、活性面８に沿って延びる帯状に形成されている。アウターコンタクト領域７６は、この形態では、平面視において活性面８を取り囲む環状（具体的には四角環状）に形成されている。
　アウターコンタクト領域７６は、アウターウェル領域７５の底部から外周面９側に間隔を空けて形成され、アウターウェル領域７５の一部を挟んで第１半導体領域６に対向している。アウターコンタクト領域７６は、トレンチ抵抗構造２０の底壁２２よりも第１半導体領域６の底部側に位置している。アウターコンタクト領域７６は、第１トレンチソース構造３５の底壁よりも第１半導体領域６の底部側に位置している。アウターコンタクト領域７６の底部は、第１コンタクト領域４８の底部とほぼ等しい深さ位置に形成されていることが好ましい。
　半導体装置１は、外周面９の表層部において外周面９の周縁およびアウターウェル領域７５の間の領域に形成された少なくとも１つ（好ましくは２個以上２０個以下）のｐ型のフィールド領域７７を含む。半導体装置１は、この形態では、４個のフィールド領域７７を含む。複数のフィールド領域７７は、電気的に浮遊状態に形成され、外周面９においてチップ２内の電界を緩和する。
　フィールド領域７７の個数、幅、深さ、ｐ型不純物濃度等は任意であり、緩和すべき電界に応じて種々の値を取り得る。フィールド領域７７は、アウターコンタクト領域７６よりも低いｐ型不純物濃度を有していてもよい。フィールド領域７７は、アウターウェル領域７５よりも高いｐ型不純物濃度を有していてもよい。フィールド領域７７は、アウターウェル領域７５よりも低いｐ型不純物濃度を有していてもよい。
　複数のフィールド領域７７は、アウターウェル領域７５側から外周面９の周縁側に間隔を空けて配列されている。複数のフィールド領域７７は、平面視において活性面８に沿って延びる帯状に形成されている。複数のフィールド領域７７は、この形態では、平面視において活性面８を取り囲む環状（具体的には四角環状）に形成されている。
　複数のフィールド領域７７は、第１半導体領域６の底部から外周面９側に間隔を空けて形成され、第１半導体領域６の一部を挟んで第２半導体領域７に対向している。複数のフィールド領域７７は、トレンチ抵抗構造２０の底壁２２よりも第１半導体領域６の底部側に位置している。
　複数のフィールド領域７７は、第１トレンチソース構造３５の底壁よりも第１半導体領域６の底部側に位置している。複数のフィールド領域７７の底部は、第１コンタクト領域４８の底部よりも第１半導体領域６の底部側に位置している。複数のフィールド領域７７の底部は、第３ウェル領域４６の底部とほぼ等しい深さ位置に形成されていてもよい。
　半導体装置１は、第１～第４接続面１０Ａ～１０Ｄのうちの少なくとも１つを被覆するように外周面９の上に形成されたサイドウォール配線７８を含む。サイドウォール配線７８は、具体的には、主面絶縁膜１８の上に配置されている。サイドウォール配線７８は、活性面８および外周面９の間に形成された段差を緩和するサイドウォール構造としても機能する。
　サイドウォール配線７８は、少なくとも第３接続面１０Ｃおよび第４接続面１０Ｄのいずれか一方に沿って延びる帯状に形成されていることが好ましい。サイドウォール配線７８は、この形態では、平面視において活性面８を取り囲むように第１～第４接続面１０Ａ～１０Ｄに沿って延びる環状（具体的には四角環状）に形成されている。サイドウォール配線７８のうち活性面８の四隅を被覆する部分は、外周面９側に向かう湾曲状に形成されている。
　サイドウォール配線７８は、外周面９に沿って膜状に延びる部分、および、第１～第４接続面１０Ａ～１０Ｄに沿って膜状に延びる部分を含む。サイドウォール配線７８のうち外周面９の上に位置する部分は、活性面８に対して外周面９側の領域において外周面９を膜状に被覆していてもよい。サイドウォール配線７８のうち外周面９の上に位置する部分は、活性台地１１の厚さ（外周深さＤＯ）未満の厚さを有していてもよい。
　サイドウォール配線７８は、外周面９において主面絶縁膜１８を挟んでアウターウェル領域７５に対向している。サイドウォール配線７８は、主面絶縁膜１８を挟んでアウターコンタクト領域７６に対向していてもよい。サイドウォール配線７８は、この形態では、平面視においてフィールド領域７７から活性面８側に間隔を空けて形成されている。
　サイドウォール配線７８は、第１～第４接続面１０Ａ～１０Ｄにおいて主面絶縁膜１８を挟んで第３ウェル領域４６、第４ウェル領域４７、第５ウェル領域６７、第６ウェル領域６８、第７ウェル領域７４およびアウターウェル領域７５に対向している。サイドウォール配線７８は、この形態では、主面絶縁膜１８を挟んでボディ領域１９にも対向している。
　サイドウォール配線７８は、第１～第４接続面１０Ａ～１０Ｄにおいて第１トレンチソース構造３５の露出部、第２トレンチソース構造４０の露出部、第１ダミートレンチ構造５１の露出部、第２ダミートレンチ構造５２の露出部およびトレンチ終端構造７０の露出部を被覆している。
　これにより、サイドウォール配線７８は、第１トレンチソース構造３５、第２トレンチソース構造４０、第１ダミートレンチ構造５１、第２ダミートレンチ構造５２およびトレンチ終端構造７０に電気的に接続されている。つまり、サイドウォール配線７８は、外周面９側から接続対象にソース電位ＶＳを付与する。
　サイドウォール配線７８は、第１～第４接続面１０Ａ～１０Ｄのうちの少なくとも１つから活性面８の縁部の上に乗り上げたオーバラップ部７９を有している。オーバラップ部７９は、平面視において活性面８を膜状に被覆し、活性面８の縁部に沿って延びる帯状に形成されている。オーバラップ部７９は、この形態では、平面視において活性面８の内方部を取り囲む環状（具体的には四角環状）に形成されている。
　オーバラップ部７９は、活性面８の上おいてトレンチ抵抗構造２０から活性面８の周縁側に間隔を空けて形成されている。オーバラップ部７９は、第１トレンチソース構造３５、第２トレンチソース構造４０、第１ダミートレンチ構造５１、第２ダミートレンチ構造５２およびトレンチ終端構造７０に電気的に接続されている。
　サイドウォール配線７８は、この形態では、導電性ポリシリコンを含み、第１ソース埋設電極３８、第２ソース埋設電極４３、第１ダミー埋設電極５５、第２ダミー埋設電極５８および終端埋設電極７３と一体的に形成されている。むろん、サイドウォール配線７８は、第１ソース埋設電極３８、第２ソース埋設電極４３、第１ダミー埋設電極５５、第２ダミー埋設電極５８および終端埋設電極７３とは別体的に形成されていてもよい。
　半導体装置１は、主面絶縁膜１８を被覆する層間絶縁膜８０を含む。層間絶縁膜８０は、主面絶縁膜１８を挟んで活性面８、外周面９および第１～第４接続面１０Ａ～１０Ｄを被覆している。層間絶縁膜８０は、活性面８においてトレンチ抵抗構造２０、トレンチゲート構造３０、第１トレンチソース構造３５、第２トレンチソース構造４０、第１ダミートレンチ構造５１、第２ダミートレンチ構造５２およびトレンチ終端構造７０を被覆している。
　層間絶縁膜８０は、抵抗領域１２において主面絶縁膜１８の上から抵抗トレンチ２３に入り込んでいる。層間絶縁膜８０は、抵抗トレンチ２３の全周（第１～第４側壁２１Ａ～２１Ｄ）から抵抗トレンチ２３に入り込んでいる。層間絶縁膜８０は、抵抗トレンチ２３の周縁（第１～第４側壁２１Ａ～２１Ｄ）において抵抗絶縁膜２４を被覆し、埋設絶縁体２６に接続されている。
　層間絶縁膜８０は、平面視において埋設抵抗２５の周縁から間隔を空けて抵抗絶縁膜２４に接続されていることが好ましい。層間絶縁膜８０は、この形態では、埋設絶縁体２６と共に１つの絶縁膜を形成している。つまり、埋設絶縁体２６は、この形態では、層間絶縁膜８０の一部を利用して形成されている。むろん、層間絶縁膜８０は、埋設絶縁体２６とは別体的に形成されていてもよい。
　層間絶縁膜８０は、外周領域１７において主面絶縁膜１８を挟んでアウターウェル領域７５、アウターコンタクト領域７６および複数のフィールド領域７７を被覆している。層間絶縁膜８０は、第１～第４接続面１０Ａ～１０Ｄにおいてサイドウォール配線７８を被覆している。
　層間絶縁膜８０は、この形態では、第１～第４側面５Ａ～５Ｄに連なっている。むろん、層間絶縁膜８０の壁部は、外周面９の周縁から内方に間隔を空けて形成され、外周面９の周縁部から第１半導体領域６を露出させていてもよい。層間絶縁膜８０は、酸化シリコン膜、窒化シリコン膜および酸窒化シリコン膜のうちの少なくとも１つを含んでいてもよい。層間絶縁膜８０は、この形態では、酸化シリコン膜を含む。
　図１～図１７（特に図５および図６）を参照して、半導体装置１は、トレンチ抵抗構造２０の上に配置されたゲート電極８５を含む。ゲート電極８５は、トレンチ抵抗構造２０の抵抗値よりも低い抵抗値を有している。具体的には、ゲート電極８５は、埋設抵抗２５の抵抗値よりも低い抵抗値を有している。
　ゲート電極８５は、埋設抵抗２５よりも厚いことが好ましい。ゲート電極８５は、埋設絶縁体２６よりも厚いことが特に好ましい。ゲート電極８５は、層間絶縁膜８０よりも厚いことが好ましい。ゲート電極８５は、前述の第１深さＤ１よりも大きい厚さを有していることが好ましい。ゲート電極８５は、前述の抵抗深さＤＲ（外周深さＤＯ、第２深さＤ２）よりも大きい厚さを有していることが好ましい。ゲート電極８５は、０．５μｍ以上１０μｍ以下の厚さを有していてもよい。ゲート電極８５の厚さは、１μｍ以上５μｍ以下であることが好ましい。
　ゲート電極８５は、Ｔｉ膜、ＴｉＮ膜、Ｗ膜、Ａｌ膜、Ｃｕ膜、Ａｌ合金膜、Ｃｕ合金膜および導電性ポリシリコン膜のうちの少なくとも１種を含んでいてもよい。ゲート電極８５は、純Ｃｕ膜（純度が９９％以上のＣｕ膜）、純Ａｌ膜（純度が９９％以上のＡｌ膜）、ＡｌＣｕ合金膜、ＡｌＳｉ合金膜、および、ＡｌＳｉＣｕ合金膜のうちの少なくとも１つを含んでいてもよい。ゲート電極８５は、この形態では、チップ２側からこの順に積層されたＴｉ膜およびＡｌ合金膜（この形態ではＡｌＳｉＣｕ合金膜）を含む積層構造を有している。ゲート電極８５は、「ゲートメタル」と称されてもよい。
　ゲート電極８５は、この形態では、ゲートパッド８６、ゲート配線８７およびゲートサブパッド８８を含む。ゲートパッド８６には、外部からゲート電位ＶＧが付与される。ゲートパッド８６は、抵抗領域１２においてトレンチ抵抗構造２０の直上に配置されている。ゲートパッド８６は、この形態では、活性面８の周縁から間隔を空けて活性面８の内方部の上に配置され、外周面９の上に配置されていない。
　ゲートパッド８６は、この形態では、トレンチ抵抗構造２０（抵抗トレンチ２３）の平面積未満の平面積を有し、トレンチ抵抗構造２０の周縁から内方に間隔を空けてトレンチ抵抗構造２０の周縁によって取り囲まれた領域内のみに配置されている。つまり、ゲートパッド８６は、活性領域１３（第１～第３活性領域１３Ａ～１３Ｃ）、ダミー領域１５および終端領域１６から間隔を空けてトレンチ抵抗構造２０の直上に配置され、法線方向Ｚに活性領域１３、ダミー領域１５および終端領域１６に対向していない。
　ゲートパッド８６は、第１主面３の平面積の１％以上２５％以下の平面積を有していることが好ましい。ゲートパッド８６の平面積は、第１主面３の平面積の５％以上２０％以下であることが好ましい。むろん、ゲートパッド８６は、トレンチ抵抗構造２０の平面積よりも大きい平面積を有していてもよい。この場合、ゲートパッド８６は、法線方向Ｚに活性領域１３、ダミー領域１５および終端領域１６のうちの少なくとも１つに対向していてもよい。
　具体的には、ゲートパッド８６は、埋設抵抗２５に対向するように埋設絶縁体２６の上に配置されている。ゲートパッド８６は、埋設抵抗２５の平面積以上の平面積を有している。ゲートパッド８６の平面積は、埋設抵抗２５の平面積よりも大きいことが好ましい。むろん、ゲートパッド８６の平面積は、埋設抵抗２５の平面積未満に設定されてもよい。
　ゲートパッド８６は、抵抗トレンチ２３の周縁（第１～第４側壁２１Ａ～２１Ｄ）から間隔を空けて抵抗トレンチ２３の内方部に配置されている。つまり、ゲートパッド８６は、活性面８および抵抗トレンチ２３の間に形成された段差部を回避するように配置されている。
　ゲートパッド８６は、この形態では、第１～第４側壁２１Ａ～２１Ｄの全周から内方に間隔を空けて形成されている。つまり、ゲートパッド８６は、埋設絶縁体２６の上にのみ配置され、層間絶縁膜８０の上には配置されていない。ゲートパッド８６は、この形態では、平面視において抵抗トレンチ２３の周縁に平行な４辺を有する四角形状に形成されている。むろん、ゲートパッド８６は、平面視において多角形状や円形状に形成されていてもよい。
　ゲートパッド８６は、埋設絶縁体２６を挟んで埋設抵抗２５を被覆する第１被覆部８６ａ、および、埋設絶縁体２６を挟んで絶縁領域２７を被覆する第２被覆部８６ｂを有している。絶縁領域２７に対する第２被覆部８６ｂの対向面積は、埋設抵抗２５に対する第１被覆部８６ａの対向面積よりも大きいことが好ましい。このような構造は、絶縁領域２７の平面積が埋設抵抗２５の平面積よりも大きい場合に特に好ましい。むろん、絶縁領域２７に対する第２被覆部８６ｂの対向面積は、埋設抵抗２５に対する第１被覆部８６ａの対向面積よりも小さくてもよい。
　ゲートパッド８６は、この形態では、活性面８の高さ位置に対して抵抗トレンチ２３の底壁２２側に位置する部分、および、活性面８の高さ位置に対して上方に突出した部分を有している。ゲートパッド８６は、抵抗トレンチ２３の底壁２２側に位置する部分において埋設絶縁体２６を貫通して埋設抵抗２５に電気的に接続されている。具体的には、ゲートパッド８６は、埋設抵抗２５に形成された第１抵抗開口８９を介して埋設抵抗２５に接続されている。
　第１抵抗開口８９は、平面視において第１方向Ｘに延びる帯状に形成されている。第１抵抗開口８９の平面形状や個数は任意である。たとえば、平面視において四角形状の複数の第１抵抗開口８９が第１方向Ｘおよび第２方向Ｙのいずれか一方または双方に間隔を空けて形成されていてもよい。
　埋設抵抗２５に対するゲートパッド８６の接続部の平面積は、埋設抵抗２５に対するゲートパッド８６の非接続部の平面積未満であることが好ましい。むろん、埋設抵抗２５に対するゲートパッド８６の接続部の平面積は、埋設抵抗２５に対するゲートパッド８６の非接続部の平面積よりも大きくてもよい。
　ゲート配線８７は、抵抗領域１２においてトレンチ抵抗構造２０を介してゲートパッド８６に電気的に接続され、活性領域１３において複数のトレンチゲート構造３０に電気的に接続されている。ゲート配線８７は、ゲートパッド８６に付与されたゲート電位ＶＧを複数のトレンチゲート構造３０に伝達する。
　ゲート配線８７は、抵抗領域１２においてゲートパッド８６から間隔を空けてトレンチ抵抗構造２０の直上に配置され、抵抗領域１２から活性領域１３に選択的に引き回されている。ゲート配線８７は、この形態では、活性面８の周縁から間隔を空けて活性面８の内方部の上に配置され、外周面９の上に配置されていない。
　ゲート配線８７は、この形態では、抵抗配線８７ａ、第１ゲート配線８７ｂ、第２ゲート配線８７ｃおよび第３ゲート配線８７ｄを含む。抵抗配線８７ａは、トレンチ抵抗構造２０の直上に位置し、トレンチ抵抗構造２０に接続された部分である。抵抗配線８７ａは、この形態では、平面視においてトレンチ抵抗構造２０に交差（具体的には直交）するように第１方向Ｘに延びる帯状に形成され、トレンチ抵抗構造２０の第１側壁２１Ａおよびゲートパッド８６の間の領域に配置されている。
　具体的には、抵抗配線８７ａは、第２方向Ｙに関してトレンチ抵抗構造２０よりも幅狭な帯状に形成され、第１側壁２１Ａおよびゲートパッド８６から間隔を空けて第１側壁２１Ａおよびゲートパッド８６の間の領域に配置されている。つまり、抵抗配線８７ａは、平面視においてトレンチ抵抗構造２０の内方部を横切る２辺を有している。
　抵抗配線８７ａの２辺は、この形態では、トレンチ抵抗構造２０の第３側壁２１Ｃおよび第４側壁２１Ｄに交差（具体的には直交）している。むろん、抵抗配線８７ａは、トレンチ抵抗構造２０内方部を横切る１辺およびトレンチ抵抗構造２０外に位置する１辺を有していてもよい。
　具体的には、抵抗配線８７ａは、ゲートパッド８６とは異なる位置で埋設抵抗２５に対向するように埋設絶縁体２６の上に配置されている。抵抗配線８７ａは、埋設抵抗２５の平面積以上の平面積を有していてもよいし、埋設抵抗２５の平面積未満の平面積を有していてもよい。抵抗配線８７ａは、平面視において第１側壁２１Ａおよびゲートパッド８６から間隔を空けて第１側壁２１Ａおよびゲートパッド８６の間の領域に配置されている。
　抵抗配線８７ａは、平面視において埋設抵抗２５の内方部を横切る２辺を有している。むろん、抵抗配線８７ａは、埋設抵抗２５の内方部を横切る１辺および埋設抵抗２５外に位置する１辺を有していてもよい。埋設抵抗２５は、埋設絶縁体２６を挟んで埋設抵抗２５に対向する部分、および、埋設絶縁体２６を挟んで絶縁領域２７に対向する部分を有している。埋設抵抗２５の２辺は、抵抗トレンチ２３の第３側壁２１Ｃおよび第４側壁２１Ｄに交差（具体的には直交）し、埋設絶縁体２６の上から層間絶縁膜８０の上に引き出されている。
　抵抗配線８７ａは、この形態では、活性面８の高さ位置に対して抵抗トレンチ２３の底壁２２側に位置する部分、および、活性面８の高さ位置に対して上方に突出した部分を有している。抵抗配線８７ａは、抵抗トレンチ２３の底壁２２側に位置する部分において埋設絶縁体２６を貫通して埋設抵抗２５に電気的に接続されている。具体的には、抵抗配線８７ａは、第１抵抗開口８９から第１側壁２１Ａ側に間隔を空けて埋設絶縁体２６に形成された第２抵抗開口９０を介して埋設抵抗２５に接続されている。
　第２抵抗開口９０は、この形態では、平面視において第１方向Ｘに延びる帯状に形成されている。つまり、第２抵抗開口９０は、第１抵抗開口８９に対してほぼ平行に延びている。第２抵抗開口９０の平面形状や個数は任意である。たとえば、平面視において四角形状の複数の第２抵抗開口９０が第１方向Ｘおよび第２方向Ｙのいずれか一方または双方に間隔を空けて形成されていてもよい。
　埋設抵抗２５に対する抵抗配線８７ａの接続部の平面積は、埋設抵抗２５に対する抵抗配線８７ａの非接続部の平面積未満であることが好ましい。むろん、埋設抵抗２５に対する抵抗配線８７ａの接続部の平面積は、埋設抵抗２５に対する抵抗配線８７ａの非接続部の平面積よりも大きくてもよい。
　埋設抵抗２５に対する抵抗配線８７ａ（ゲート配線８７）の対向面積は、埋設抵抗２５に対するゲートパッド８６の対向面積よりも大きくてもよい。むろん、埋設抵抗２５に対する抵抗配線８７ａ（ゲート配線８７）の対向面積は、埋設抵抗２５に対するゲートパッド８６の対向面積未満であってもよい。
　第１ゲート配線８７ｂは、層間絶縁膜８０の上に配置されている。第１ゲート配線８７ｂは、抵抗配線８７ａから第３接続面１０Ｃ側の領域に引き出され、第１接続面１０Ａおよび第３接続面１０Ｃに沿ってライン状に延びている。第１ゲート配線８７ｂは、抵抗領域１２において抵抗配線８７ａを介してトレンチ抵抗構造２０に電気的に接続され、活性領域１３において複数のトレンチゲート構造３０に電気的に接続されている。
　具体的には、第１ゲート配線８７ｂは、抵抗配線８７ａ（抵抗領域１２）から第１ダミー領域１５Ａに向けて第１方向Ｘに延びるライン状に引き出され、第１ダミー領域１５Ａにおいて層間絶縁膜８０を挟んで複数のダミートレンチ構造５０を被覆している。第１ゲート配線８７ｂは、この形態では、層間絶縁膜８０を挟んで複数の第１ダミートレンチ構造５１および複数の第２ダミートレンチ構造５２を被覆している。
　第１ゲート配線８７ｂは、第１ダミー領域１５Ａから活性領域１３側に向けて第２方向Ｙに沿って延びるライン状に引き回され、第１活性領域１３Ａおよび第２活性領域１３Ｂにおいて複数のトレンチゲート構造３０に交差（具体的には直交）している。第１ゲート配線８７ｂは、活性領域１３において層間絶縁膜８０に形成された複数のゲート開口９１を介して複数のゲート接続電極膜４９に電気的に接続されている。これにより、第１ゲート配線８７ｂは、複数のゲート接続電極膜４９を介して複数のトレンチゲート構造３０に電気的に接続されている。
　第２ゲート配線８７ｃは、層間絶縁膜８０の上に配置されている。第２ゲート配線８７ｃは、抵抗配線８７ａから第４接続面１０Ｄ側の領域に引き出され、第１接続面１０Ａおよび第４接続面１０Ｄに沿ってライン状に延びている。第２ゲート配線８７ｃは、抵抗領域１２において抵抗配線８７ａを介してトレンチ抵抗構造２０に電気的に接続され、活性領域１３において複数のトレンチゲート構造３０に電気的に接続されている。
　第２ゲート配線８７ｃは、抵抗配線８７ａ（抵抗領域１２）から第２ダミー領域１５Ｂに向けて第１方向Ｘに延びるライン状に引き出され、第２ダミー領域１５Ｂにおいて層間絶縁膜８０を挟んで複数のダミートレンチ構造５０を被覆している。第２ゲート配線８７ｃは、この形態では、層間絶縁膜８０を挟んで複数の第１ダミートレンチ構造５１および複数の第２ダミートレンチ構造５２を被覆している。
　第２ゲート配線８７ｃは、第２ダミー領域１５Ｂから活性領域１３側に向けて第２方向Ｙに沿って延びるライン状に引き回され、第１活性領域１３Ａおよび第３活性領域１３Ｃにおいて複数のトレンチゲート構造３０に交差（具体的には直交）している。第２ゲート配線８７ｃは、活性領域１３において層間絶縁膜８０に形成された複数のゲート開口９１を介して複数のゲート接続電極膜４９に電気的に接続されている。
　第２ゲート配線８７ｃは、複数のゲート接続電極膜４９を介して複数のトレンチゲート構造３０に電気的に接続されている。第２ゲート配線８７ｃは、この形態では、第１ゲート配線８７ｂに電気的に接続された複数のトレンチゲート構造３０に電気的に接続されている。
　第３ゲート配線８７ｄは、埋設絶縁体２６および層間絶縁膜８０の上に配置されている。第３ゲート配線８７ｄは、抵抗配線８７ａからゲートパッド８６に対して第２接続面１０Ｂ側の領域に引き出され、抵抗配線８７ａおよび第２接続面１０Ｂの間の領域を第２方向Ｙに沿ってライン状に延びている。第３ゲート配線８７ｄは、抵抗領域１２において抵抗配線８７ａを介してトレンチ抵抗構造２０に電気的に接続され、活性領域１３（第１活性領域１３Ａ）において複数のトレンチゲート構造３０に電気的に接続されている。
　具体的には、第３ゲート配線８７ｄは、ライン部９２、第１分岐部９３および第２分岐部９４を含む。ライン部９２は、層間絶縁膜８０の上においてゲートパッド８６および第２接続面１０Ｂの間の領域を第２方向Ｙに沿ってライン状に延びている。ライン部９２は、第２接続面１０Ｂ側の第１端部およびゲートパッド８６側の第２端部を有している。第１端部は、第２接続面１０Ｂからゲートパッド８６側に間隔を空けて層間絶縁膜８０の上に配置されている。
　第２端部は、ゲートパッド８６から第２接続面１０Ｂ側に間隔を空けてトレンチ抵抗構造２０の直上に配置している。具体的には、第２端部は、埋設絶縁体２６の上に配置されている。さらに具体的には、第２端部は、平面視において埋設抵抗２５から間隔を空けて埋設絶縁体２６の上に配置されている。
　つまり、ライン部９２は、埋設絶縁体２６を挟んで絶縁領域２７に対向し、埋設絶縁体２６を挟んで埋設抵抗２５に対向していない。ライン部９２（第２端部）は、この形態では、活性面８の高さ位置に対して抵抗トレンチ２３の底壁２２側に位置する部分、および、活性面８の高さ位置に対して上方に突出した部分を有している。
　ライン部９２は、活性領域１３（第１活性領域１３Ａ）において層間絶縁膜８０に形成された複数のゲート開口９１を介して複数のゲート接続電極膜４９に電気的に接続されている。これにより、ライン部９２は、複数のゲート接続電極膜４９を介して複数のトレンチゲート構造３０に電気的に接続されている。ライン部９２は、この形態では、第１ゲート配線８７ｂおよび第２ゲート配線８７ｃに接続された複数のトレンチゲート構造３０に電気的に接続されている。
　第１分岐部９３は、抵抗配線８７ａおよびライン部９２を接続している。具体的には、第１分岐部９３は、ライン部９２の第２端部から一方側（第３接続面１０Ｃ側）に引き出され、ゲートパッド８６に沿って帯状に延びている。第１分岐部９３は、この形態では、トレンチ抵抗構造２０の直上に形成されている。
　具体的には、第１分岐部９３は、抵抗トレンチ２３の周縁（第１～第４側壁２１Ａ～２１Ｄ）から内方に間隔を空けて抵抗トレンチ２３の周縁によって取り囲まれた領域内のみに配置されている。つまり、第１分岐部９３は、活性領域１３、ダミー領域１５および終端領域１６から間隔を空けてトレンチ抵抗構造２０の直上に配置され、法線方向Ｚに活性領域１３、ダミー領域１５および終端領域１６に対向していない。
　第１分岐部９３は、この形態では、抵抗トレンチ２３の周縁から間隔を空けて埋設絶縁体２６の上に配置され、抵抗トレンチ２３の第２側壁２１Ｂおよび第３側壁２１Ｃに沿って帯状に延びている。第１分岐部９３は、平面視において埋設抵抗２５から間隔を空けて埋設絶縁体２６の上に配置されている。第１分岐部９３は、埋設絶縁体２６を挟んで絶縁領域２７に対向し、埋設絶縁体２６を挟んで埋設抵抗２５に対向していない。
　第１分岐部９３は、抵抗トレンチ２３の第１側壁２１Ａ側の領域において抵抗配線８７ａに接続されている。つまり、第１分岐部９３は、絶縁領域２７の直上で抵抗配線８７ａに接続されている。第１分岐部９３は、この形態では、活性面８の高さ位置に対して抵抗トレンチ２３の底壁２２側に位置する部分、および、活性面８の高さ位置に対して上方に突出した部分を有している。
　むろん、第１分岐部９３は、埋設絶縁体２６の上から層間絶縁膜８０の上に引き出され、法線方向Ｚにトレンチ抵抗構造２０外の領域に対向する部分を有していてもよい。この場合、第１分岐部９３は、法線方向Ｚに活性領域１３、ダミー領域１５および終端領域１６のうちの少なくとも１つに対向していてもよい。また、第１分岐部９３は、第１ゲート配線８７ｂに接続され、第１ゲート配線８７ｂを介して抵抗配線８７ａに電気的に接続されていてもよい。
　第２分岐部９４は、抵抗配線８７ａおよびライン部９２を接続している。第２分岐部９４は、ライン部９２の第１端部から他方側（第４接続面１０Ｄ側）に引き出され、ゲートパッド８６に沿って帯状に延びている。第２分岐部９４は、この形態では、トレンチ抵抗構造２０の直上に形成されている。
　具体的には、第２分岐部９４は、トレンチ抵抗構造２０の周縁（第１～第４側壁２１Ａ～２１Ｄ）から内方に間隔を空けてトレンチ抵抗構造２０の周縁によって取り囲まれた領域内のみに配置されている。つまり、第２分岐部９４は、活性領域１３、ダミー領域１５および終端領域１６から間隔を空けてトレンチ抵抗構造２０の直上に配置され、法線方向Ｚに活性領域１３、ダミー領域１５および終端領域１６に対向していない。
　第２分岐部９４は、この形態では、抵抗トレンチ２３の周縁から間隔を空けて埋設絶縁体２６の上に配置され、抵抗トレンチ２３の第２側壁２１Ｂおよび第４側壁２１Ｄに沿って帯状に延びている。第２分岐部９４は、平面視において埋設抵抗２５から間隔を空けて埋設絶縁体２６の上に配置されている。つまり、第２分岐部９４は、埋設絶縁体２６を挟んで絶縁領域２７に対向し、埋設絶縁体２６を挟んで埋設抵抗２５に対向していない。
　第２分岐部９４は、抵抗トレンチ２３の第１側壁２１Ａ側の領域において抵抗配線８７ａに接続されている。第２分岐部９４は、絶縁領域２７の直上で抵抗配線８７ａに接続されている。第２分岐部９４は、抵抗配線８７ａおよび第１分岐部９３と共にゲートパッド８６を取り囲んでいる。第２分岐部９４は、この形態では、活性面８の高さ位置に対して抵抗トレンチ２３の底壁２２側に位置する部分、および、活性面８の高さ位置に対して上方に突出した部分を有している。
　むろん、第２分岐部９４は、埋設絶縁体２６の上から層間絶縁膜８０の上に引き出され、法線方向Ｚにトレンチ抵抗構造２０外の領域に対向する部分を有していてもよい。この場合、第２分岐部９４は、法線方向Ｚに活性領域１３、ダミー領域１５および終端領域１６のうちの少なくとも１つに対向していてもよい。また、第２分岐部９４は、第２ゲート配線８７ｃに接続され、第２ゲート配線８７ｃを介して抵抗配線８７ａに電気的に接続されていてもよい。
　ゲートサブパッド８８には、外部からゲート電位ＶＧが付与される。ゲートサブパッド８８は、ゲートパッド８６よりも幅狭に形成され、ゲート配線８７よりも幅広に形成されている。ゲートサブパッド８８の一部または全部は、平面視においてトレンチ抵抗構造２０外の領域に配置される。
　ゲートサブパッド８８は、トレンチ抵抗構造２０を介してゲートパッド８６に電気的に接続されるように層間絶縁膜８０の上に配置されている。ゲートサブパッド８８は、この形態では、ゲートパッド８６から第３接続面１０Ｃ側に間隔を空けて配置され、第１方向Ｘにゲートパッド８６に対向している。
　ゲートサブパッド８８は、平面視においてダミー領域１５（第１ダミー領域１５Ａ）から間隔を空けて層間絶縁膜８０のうち活性領域１３を被覆する部分の上に配置されている。ゲートサブパッド８８は、層間絶縁膜８０を挟んで複数のトレンチゲート構造３０および複数の第１トレンチソース構造３５に対向している。ゲートサブパッド８８は、平面視において第２方向Ｙにダミー領域１５（第１ダミー領域１５Ａ）に対向している。
　ゲートサブパッド８８は、この形態では、ゲート配線８７に電気的に接続されている。具体的には、ゲートサブパッド８８は、第３ゲート配線８７ｄ（第１分岐部９３）からトレンチ抵抗構造２０外の領域に引き出され、埋設抵抗２５を挟んでトレンチ抵抗構造２０に対向する部分を有している。
　ゲートサブパッド８８は、第１～第３ゲート配線８７ｂ～８７ｄの少なくとも１つに接続されていればよく、ゲートサブパッド８８の配置箇所は任意である。むろん、ゲートサブパッド８８は、抵抗配線８７ａに接続されていてもよい。また、ゲートサブパッド８８は、第１ダミー領域１５Ａ、第２ダミー領域１５Ｂおよび第１終端領域１６Ａの少なくとも１つに対向する領域に配置されていてもよい。
　以下、図２６を参照して、ゲート電極８５およびトレンチ抵抗構造２０の接続形態が説明される。図２６は、ゲート電極８５およびトレンチ抵抗構造２０の接続形態を示す電気回路図である。図２６では、トレンチゲート構造３０がＭＩＳＦＥＴを示す回路記号によって示されている。
　図２６を参照して、ゲート配線８７は、ゲート抵抗Ｒを介してゲートパッド８６に電気的に接続されている。ゲート抵抗Ｒは、トレンチ抵抗構造２０のうちゲートパッド８６の接続部および第１ゲート配線８７ｂの接続部の間に位置する部分（つまり埋設抵抗２５の一部）によって形成されている。ゲート抵抗Ｒの抵抗値は、ゲートパッド８６の接続部および第１ゲート配線８７ｂの接続部の間の距離を増減させることによって調節される。
　ゲート抵抗Ｒ（トレンチ抵抗構造２０）は、スイッチング動作時におけるスイッチング速度を遅延させて、サージ電流を抑制する。つまり、ゲート抵抗Ｒは、サージ電流に起因するノイズを抑制する。ゲート抵抗Ｒは、第１主面３（活性面８）に形成されているため、半導体装置１に外付け接続されない。したがって、ゲート抵抗Ｒが第１主面３に組み込まれることによって、回路基板に実装される部品点数が削減される。
　ゲート抵抗Ｒはチップ２の厚さ方向に組み込まれたトレンチ抵抗構造２０を含むため、第１主面３に対するゲート抵抗Ｒの専有面積は限定的になる。したがって、ゲート抵抗Ｒの導入に起因する活性領域１３の面積の縮小は抑制される。また、半導体装置１のチップ２の厚さ方向に沿う厚化（大型化）が抑制される。ゲート配線８７は、第１～第３ゲート配線８７ｂ～８７ｄの全てを同時に含む必要はなく、第１～第３ゲート配線８７ｂ～８７ｄのうちの少なくとも１つを含んでいればよい。
　図１～図２５を再度参照して、半導体装置１は、ゲート電極８５から間隔を空けて層間絶縁膜８０の上に配置されたソース電極９５を含む。ソース電極９５は、平面視においてトレンチ抵抗構造２０から間隔を空けて層間絶縁膜８０の上に配置されている。ソース電極９５は、埋設絶縁体２６を被覆していない。
　ソース電極９５は、トレンチ抵抗構造２０の抵抗値よりも低い抵抗値を有している。具体的には、ソース電極９５は、埋設抵抗２５の抵抗値よりも低い抵抗値を有している。ソース電極９５は、埋設抵抗２５よりも厚いことが好ましい。ソース電極９５は、埋設絶縁体２６よりも厚いことが特に好ましい。ソース電極９５は、層間絶縁膜８０よりも厚いことが好ましい。
　ソース電極９５は、前述の第１深さＤ１よりも大きい厚さを有していることが好ましい。ソース電極９５は、前述の抵抗深さＤＲ（外周深さＤＯ、第２深さＤ２）よりも大きい厚さを有していることが好ましい。ソース電極９５は、０．５μｍ以上１０μｍ以下の厚さを有していてもよい。ソース電極９５の厚さは、１μｍ以上５μｍ以下であることが好ましい。ソース電極９５の厚さは、ゲート電極８５の厚さとほぼ等しいことが好ましい。
　ソース電極９５は、Ｔｉ膜、ＴｉＮ膜、Ｗ膜、Ａｌ膜、Ｃｕ膜、Ａｌ合金膜、Ｃｕ合金膜および導電性ポリシリコン膜のうちの少なくとも１種を含んでいてもよい。ソース電極９５は、純Ｃｕ膜（純度が９９％以上のＣｕ膜）、純Ａｌ膜（純度が９９％以上のＡｌ膜）、ＡｌＣｕ合金膜、ＡｌＳｉ合金膜、および、ＡｌＳｉＣｕ合金膜のうちの少なくとも１つを含んでいてもよい。ソース電極９５は、この形態では、チップ２側からこの順に積層されたＴｉ膜およびＡｌ合金膜（この形態ではＡｌＳｉＣｕ合金膜）を含む積層構造を有している。ソース電極９５は、「ソースメタル」と称されてもよい。
　ソース電極９５は、この形態では、第１ソースパッド９６、第２ソースパッド９７、第１ソースサブパッド９８、第２ソースサブパッド９９およびソース配線１００を含む。第１ソースパッド９６には、外部からメインソース用のソース電位ＶＳが付与される。第１ソースパッド９６は、層間絶縁膜８０のうち第１活性領域１３Ａを被覆する部分の上において、第１ゲート配線８７ｂおよび第３ゲート配線８７ｄの間の領域に配置されている。
　第１ソースパッド９６は、層間絶縁膜８０を挟んで複数のトレンチゲート構造３０に対向している。第１ソースパッド９６は、層間絶縁膜８０に形成された複数のソース開口１０１を介して複数の第１トレンチソース構造３５、ソース領域２９および複数の第１コンタクト領域４８に電気的に接続されている。第１ソースパッド９６は、ゲートパッド８６の平面積よりも大きい平面積を有していることが好ましい。
　第２ソースパッド９７には、外部からメインソース用のソース電位ＶＳが付与される。第２ソースパッド９７は、層間絶縁膜８０のうち第１活性領域１３Ａを被覆する部分の上において、第２ゲート配線８７ｃおよび第３ゲート配線８７ｄの間の領域に配置されている。第２ソースパッド９７は、層間絶縁膜８０を挟んで複数のトレンチゲート構造３０に対向している。
　第２ソースパッド９７は、層間絶縁膜８０に形成された複数のソース開口１０１を介して複数の第１トレンチソース構造３５、ソース領域２９および複数の第１コンタクト領域４８に電気的に接続されている。第２ソースパッド９７は、ゲートパッド８６の平面積よりも大きい平面積を有していることが好ましい。第３ゲート配線８７ｄが形成されていない場合、第２ソースパッド９７は、第１ソースパッド９６と一体的に形成されていてもよい。
　第１ソースサブパッド９８には、外部からソースセンス用のソース電位ＶＳが付与される。第１ソースサブパッド９８は、この形態では、層間絶縁膜８０のうち第２活性領域１３Ｂを被覆する部分の上において、ゲートパッド８６および第１ゲート配線８７ｂ（第３接続面１０Ｃ）の間の領域に配置されている。具体的には、第１ソースサブパッド９８は、第１ゲート配線８７ｂおよび第３ゲート配線８７ｄの第１分岐部９３の間の領域に配置されている。
　第１ソースサブパッド９８は、第１ソースパッド９６の平面積未満の平面積を有し、第１ソースパッド９６と一体的に形成されている。第１ソースサブパッド９８の平面積は、ゲートサブパッド８８の平面積よりも大きいことが好ましい。第１ソースサブパッド９８の平面積は、ゲートパッド８６の平面積よりも大きいことが特に好ましい。
　第１ソースサブパッド９８は、層間絶縁膜８０を挟んで複数のトレンチゲート構造３０に対向している。第１ソースサブパッド９８は、層間絶縁膜８０に形成された複数のソース開口１０１を介して複数の第１トレンチソース構造３５、ソース領域２９および複数の第１コンタクト領域４８に電気的に接続されている。
　第２ソースサブパッド９９には、外部からソースセンス用のソース電位ＶＳが付与される。第２ソースサブパッド９９は、この形態では、層間絶縁膜８０のうち第３活性領域１３Ｃを被覆する部分の上において、ゲートパッド８６および第２ゲート配線８７ｃ（第４接続面１０Ｄ）の間の領域に配置されている。具体的には、第２ソースサブパッド９９は、第２ゲート配線８７ｃおよび第３ゲート配線８７ｄの第２分岐部９４の間の領域に配置されている。
　第２ソースサブパッド９９は、この形態では、第２ソースパッド９７の平面積未満の平面積を有し、第２ソースパッド９７と一体的に形成されている。第２ソースサブパッド９９の平面積は、ゲートサブパッド８８の平面積よりも大きいことが好ましい。第２ソースサブパッド９９の平面積は、ゲートパッド８６の平面積よりも大きいことが特に好ましい。
　第２ソースサブパッド９９は、層間絶縁膜８０を挟んで複数のトレンチゲート構造３０に対向している。第２ソースサブパッド９９は、層間絶縁膜８０に形成された複数のソース開口１０１を介して複数の第１トレンチソース構造３５、ソース領域２９および複数の第１コンタクト領域４８に電気的に接続されている。
　第１ソースパッド９６、第２ソースパッド９７、第１ソースサブパッド９８、第２ソースサブパッド９９の総平面積は、第１主面３の平面積の５０％以上９０％以下であることが好ましい。総平面積は、第１主面３の平面積の７５％以上であることが特に好ましい。
　ソース配線１００は、第１ソースパッド９６および第２ソースパッド９７に付与されたソース電位ＶＳを他の領域に伝達する。ソース配線１００は、この形態では、ゲート配線８７よりも外周領域１７側に位置するように第１ソースパッド９６および第２ソースパッド９７から引き出されている。
　ソース配線１００は、活性面８側から第１～第４接続面１０Ａ～１０Ｄを通過して外周面９側に引き出されている。ソース配線１００は、第１～第４接続面１０Ａ～１０Ｄに沿って延びる帯状に形成されている。つまり、ソース配線１００は、層間絶縁膜８０を挟んでサイドウォール配線７８に対向している。ソース配線１００は、この形態では、第１～第４接続面１０Ａ～１０Ｄに沿って延びる環状（具体的には四角環状）に形成され、ゲート配線８７を取り囲んでいる。
　ソース配線１００は、層間絶縁膜８０に形成されたアウター開口１０２を介してサイドウォール配線７８およびアウターコンタクト領域７６に電気的に接続されている。アウター開口１０２は、サイドウォール配線７８およびアウターコンタクト領域７６に沿って延びる帯状または環状に形成されている。ソース配線１００に付与されたソース電位ＶＳは、サイドウォール配線７８を介して第１トレンチソース構造３５、第２トレンチソース構造４０、第１ダミートレンチ構造５１、第２ダミートレンチ構造５２およびトレンチ終端構造７０に伝達される。
　半導体装置１は、第１主面３の上でゲート電極８５、ソース電極９５および層間絶縁膜８０を選択的に被覆するアッパー絶縁膜１１０を含む。アッパー絶縁膜１１０は、ゲートパッド８６の内方部を露出させるゲートパッド開口１１１およびゲートサブパッド８８の内方部を露出させるゲートサブパッド開口１１２を含む。
　アッパー絶縁膜１１０は、ゲートパッド８６の周縁部、ゲートサブパッド８８の周縁部およびゲート配線８７の全域を被覆している。つまり、アッパー絶縁膜１１０は、抵抗トレンチ２３内において埋設絶縁体２６、ゲートパッド８６の周縁部、抵抗配線８７ａ、第１分岐部９３および第２分岐部９４を被覆している。
　ゲートパッド開口１１１は、平面視において四角形状に形成されている。ゲートサブパッド開口１１２は、平面視において四角形状に形成されている。ゲートサブパッド開口１１２は、ゲートパッド開口１１１の平面積よりも小さい平面積を有している。
　アッパー絶縁膜１１０は、第１ソースパッド９６の内方部を露出させる第１ソースパッド開口１１３、第２ソースパッド９７の内方部を露出させる第２ソースパッド開口１１４、第１ソースサブパッド９８の内方部を露出させる第１ソースサブパッド開口１１５、および、第２ソースサブパッド９９の内方部を露出させる第２ソースサブパッド開口１１６を含む。アッパー絶縁膜１１０は、第１ソースパッド９６の周縁部、第２ソースパッド９７の周縁部、第１ソースサブパッド９８の周縁部、第２ソースサブパッド９９の周縁部およびソース配線１００の全域を被覆している。
　第１ソースパッド開口１１３は、平面視において四角形状に形成されている。第１ソースパッド開口１１３は、ゲートサブパッド開口１１２の平面積よりも大きい平面積を有している。第１ソースパッド開口１１３の平面積は、ゲートパッド開口１１１の平面積よりも大きいことが好ましい。
　第２ソースパッド開口１１４は、平面視において四角形状に形成されている。第２ソースパッド開口１１４は、ゲートサブパッド開口１１２の平面積よりも大きい平面積を有している。第２ソースパッド開口１１４の平面積は、ゲートパッド開口１１１の平面積よりも大きいことが好ましい。第２ソースパッド開口１１４の平面積は、第１ソースパッド開口１１３の平面積とほぼ等しいことが好ましい。
　第１ソースサブパッド開口１１５は、平面視において四角形状に形成されている。第１ソースサブパッド開口１１５は、第１ソースパッド開口１１３の平面積よりも小さい平面積を有している。第１ソースサブパッド開口１１５の平面積は、ゲートサブパッド開口１１２の平面積よりも大きいことが好ましい。第１ソースサブパッド開口１１５の平面積は、この形態では、ゲートパッド開口１１１の平面積よりも大きい。むろん、第１ソースサブパッド開口１１５の平面積は、ゲートパッド開口１１１の平面積未満であってもよい。
　第２ソースサブパッド開口１１６は、平面視において四角形状に形成されている。第２ソースサブパッド開口１１６は、第２ソースパッド開口１１４の平面積よりも小さい平面積を有している。第２ソースサブパッド開口１１６の平面積は、ゲートサブパッド開口１１２の平面積よりも大きいことが好ましい。第２ソースサブパッド開口１１６の平面積は、この形態では、ゲートパッド開口１１１の平面積よりも大きい。むろん、第２ソースサブパッド開口１１６の平面積は、ゲートパッド開口１１１の平面積未満であってもよい。第２ソースサブパッド開口１１６の平面積は、第１ソースサブパッド開口１１５の平面積とほぼ等しいことが好ましい。
　第１ソースサブパッド９８を利用したソースセンスを必要としない場合、第１ソースパッド９６および第１ソースサブパッド９８の双方を露出させる第１ソースパッド開口１１３を形成すればよい。第２ソースサブパッド９９を利用したソースセンスを必要としない場合、第２ソースパッド９７および第２ソースサブパッド９９の双方を露出させる第２ソースパッド開口１１４を形成すればよい。
　アッパー絶縁膜１１０は、チップ２の周縁（第１～第４側面５Ａ～５Ｄ）から内方に間隔を空けて形成され、チップ２の周縁との間でダイシングストリート１１７を区画している。ダイシングストリート１１７は、平面視においてチップ２の周縁に沿って延びる帯状に形成されている。ダイシングストリート１１７は、この形態では、平面視において活性面８を取り囲む環状（具体的には四角環状）に形成されている。ダイシングストリート１１７は、この形態では、層間絶縁膜８０を露出させている。
　むろん、主面絶縁膜１８および層間絶縁膜８０が外周面９を露出させている場合、ダイシングストリート１１７は、外周面９を露出させていてもよい。ダイシングストリート１１７は、１μｍ以上２００μｍ以下の幅を有していてもよい。ダイシングストリート１１７の幅は、ダイシングストリート１１７の延在方向に直交する方向の幅である。ダイシングストリート１１７の幅は、５μｍ以上５０μｍ以下であることが好ましい。
　アッパー絶縁膜１１０は、ゲート電極８５の厚さおよびソース電極９５の厚さを超える厚さを有していることが好ましい。アッパー絶縁膜１１０の厚さは、チップ２の厚さ未満であることが好ましい。アッパー絶縁膜１１０の厚さは、３μｍ以上３５μｍ以下であってもよい。アッパー絶縁膜１１０の厚さは、２５μｍ以下であることが好ましい。
　アッパー絶縁膜１１０は、この形態では、チップ２側からこの順に積層された無機絶縁膜１２０および有機絶縁膜１２１を含む積層構造を有している。アッパー絶縁膜１１０は、無機絶縁膜１２０および有機絶縁膜１２１のうちの少なくとも１つを含んでいればよく、必ずしも無機絶縁膜１２０および有機絶縁膜１２１を同時に含む必要はない。
　無機絶縁膜１２０は、ゲート電極８５、ソース電極９５および層間絶縁膜８０を選択的に被覆し、ゲートパッド開口１１１の一部、ゲートサブパッド開口１１２の一部、第１ソースパッド開口１１３の一部、第２ソースパッド開口１１４の一部、第１ソースサブパッド開口１１５の一部、第２ソースサブパッド開口１１６の一部およびダイシングストリート１１７の一部を区画している。
　無機絶縁膜１２０は、酸化シリコン膜、窒化シリコン膜および酸窒化シリコン膜のうちの少なくとも１つを含んでいてもよい。無機絶縁膜１２０は、層間絶縁膜８０とは異なる絶縁材料を含むことが好ましい。無機絶縁膜１２０は、窒化シリコン膜を含むことが好ましい。無機絶縁膜１２０は、層間絶縁膜８０の厚さ未満の厚さを有していることが好ましい。無機絶縁膜１２０の厚さは、０．１μｍ以上５μｍ以下であってもよい。
　有機絶縁膜１２１は、無機絶縁膜１２０を選択的に被覆し、ゲートパッド開口１１１の一部、ゲートサブパッド開口１１２の一部、第１ソースパッド開口１１３の一部、第２ソースパッド開口１１４の一部、第１ソースサブパッド開口１１５の一部、第２ソースサブパッド開口１１６の一部およびダイシングストリート１１７の一部を区画している。
　有機絶縁膜１２１は、ゲートパッド開口１１１の壁面において無機絶縁膜１２０を露出させていてもよい。有機絶縁膜１２１は、ゲートサブパッド開口１１２の壁面において無機絶縁膜１２０を露出させていてもよい。有機絶縁膜１２１は、第１ソースパッド開口１１３の壁面において無機絶縁膜１２０を露出させていてもよい。有機絶縁膜１２１は、第２ソースパッド開口１１４の壁面において無機絶縁膜１２０を露出させていてもよい。
　有機絶縁膜１２１は、第１ソースサブパッド開口１１５の壁面において無機絶縁膜１２０を露出させていてもよい。有機絶縁膜１２１は、第２ソースサブパッド開口１１６の壁面において無機絶縁膜１２０を露出させていてもよい。有機絶縁膜１２１は、ダイシングストリート１１７の壁面において無機絶縁膜１２０を露出させていてもよい。むろん、有機絶縁膜１２１は、無機絶縁膜１２０を露出させないように無機絶縁膜１２０の全域を被覆していてもよい。
　有機絶縁膜１２１は、熱硬化性樹脂以外の樹脂膜からなることが好ましい。有機絶縁膜１２１は、透光性樹脂または透明樹脂からなっていてもよい。有機絶縁膜１２１は、ネガティブタイプまたはポジティブタイプの感光性樹脂膜からなっていてもよい。有機絶縁膜１２１は、ポリイミド膜、ポリアミド膜またはポリベンゾオキサゾール膜からなることが好ましい。有機絶縁膜１２１は、この形態では、ポリベンゾオキサゾール膜を含む。
　有機絶縁膜１２１は、無機絶縁膜１２０の厚さを超える厚さを有していることが好ましい。有機絶縁膜１２１の厚さは、層間絶縁膜８０の厚さを超えていることが好ましい。有機絶縁膜１２１の厚さは、ゲート電極８５の厚さおよびソース電極９５の厚さを超えていることが特に好ましい。有機絶縁膜１２１の厚さは、３μｍ以上３０μｍ以下であってもよい。有機絶縁膜１２１の厚さは、２０μｍ以下であることが好ましい。
　半導体装置１は、第２主面４を被覆するドレイン電極１３０を含む。ドレイン電極１３０は、第２主面４から露出した第２半導体領域７とオーミック接触を形成している。ドレイン電極１３０は、チップ２の周縁（第１～第４側面５Ａ～５Ｄ）に連なるように第２主面４の全域を被覆していてもよい。ソース電極９５およびドレイン電極１３０の間（第１主面３および第２主面４の間）に印加可能なブレークダウン電圧は、５００Ｖ以上３０００Ｖ以下であってもよい。
　以上、半導体装置１は、チップ２、トレンチ抵抗構造２０、ゲートパッド８６およびゲート配線８７を含む。チップ２は、第１主面３を有している。トレンチ抵抗構造２０は、第１主面３に形成されている。ゲートパッド８６は、トレンチ抵抗構造２０よりも低い抵抗値を有し、トレンチ抵抗構造２０に電気的に接続されるようにトレンチ抵抗構造２０の上に配置されている。ゲート配線８７は、トレンチ抵抗構造２０よりも低い抵抗値を有し、トレンチ抵抗構造２０を介してゲートパッド８６に電気的に接続されるようにトレンチ抵抗構造２０の上に配置されている。
　この構造によれば、ゲート抵抗Ｒとなるトレンチ抵抗構造２０がチップ２内に組み込まれているため、第１主面３の法線方向Ｚに沿うデバイスの大型化（厚化）を抑制できる。また、ゲートパッド８６およびゲート配線８７がトレンチ抵抗構造２０の上に配置されるため、平面視において第１主面３に対するトレンチ抵抗構造２０、ゲートパッド８６およびゲート配線８７の専有面積を低減できる。よって、ゲート抵抗Ｒを備えた構成において、小型化に寄与する新規なレイアウトを有する半導体装置１を提供できる。
　ゲートパッド８６は、トレンチ抵抗構造２０の平面積未満の平面積を有していることが好ましい。この構造によれば、平面視においてトレンチ抵抗構造２０の壁面から間隔を空けてトレンチ抵抗構造２０の壁面によって取り囲まれた領域内にゲートパッド８６を配置できる。また、ゲートパッド８６の大型化を抑制し、ゲートパッド８６の配置箇所をトレンチ抵抗構造２０の直上に制限できるため、ゲートパッド８６のレイアウトに起因する設計ルールの制限（たとえばチップ２側に形成される構造物のレイアウトの制限）を緩和できる。
　ゲート配線８７は、平面視においてトレンチ抵抗構造２０よりも幅狭な帯状に延びていることが好ましい。ゲート配線８７は、平面視においてトレンチ抵抗構造２０の内方部を横切る２辺を有していることが好ましい。これらの構造によれば、ゲート配線８７の大型化を抑制できるため、ゲート配線８７のレイアウトに起因する設計ルールの制限（たとえばチップ２側に形成される構造物のレイアウトの制限）を緩和できる。
　トレンチ抵抗構造２０は、第１主面３に形成された抵抗トレンチ２３、抵抗トレンチ２３の壁面を被覆する抵抗絶縁膜２４、および、抵抗絶縁膜２４を挟んで抵抗トレンチ２３内に配置された埋設抵抗２５を含むことが好ましい。この場合、ゲートパッド８６は、埋設抵抗２５よりも低い抵抗値を有し、埋設抵抗２５に電気的に接続されていることが好ましい。また、ゲート配線８７は、埋設抵抗２５よりも低い抵抗値を有し、埋設抵抗２５に電気的に接続されていることが好ましい。
　埋設抵抗２５は、抵抗トレンチ２３の周縁から間隔を空けて抵抗トレンチ２３の内方部内に配置されていることが好ましい。この構造によれば、埋設抵抗２５および抵抗トレンチ２３の周縁との間に抵抗絶縁膜２４が露出した絶縁領域２７を区画できる。この構造によれば、埋設抵抗２５（トレンチ抵抗構造２０）を、チップ２や他の構造物から適切に電気的に独立させることができる。
　これにより、他の構造物に対するゲート抵抗Ｒの電気的な影響を低減し、ゲート抵抗Ｒに対する他の構造物の電気的な影響を低減できる。たとえば、埋設抵抗２５に起因するチャネルの誤作動を抑制できる。よって、ゲート抵抗Ｒをチップ２に適切に組み込むことができる。
　埋設抵抗２５は、抵抗トレンチ２３の全周から間隔を空けて抵抗トレンチ２３の内方部内に配置されていることが特に好ましい。この構造によれば、平面視において埋設抵抗２５を環状に取り囲む絶縁領域２７を区画できる。絶縁領域２７の平面積は、埋設抵抗２５の平面積以上であることが好ましい。
　埋設抵抗２５は、抵抗トレンチ２３の中央部に対して抵抗トレンチ２３の周縁側に偏在していてもよい。この構造によれば、埋設抵抗２５に対するゲートパッド８６の接続位置および埋設抵抗２５に対するゲート配線８７の接続位置を適切に調節できる。つまり、埋設抵抗２５、ゲートパッド８６およびゲート配線８７に課される設計ルールの制限を緩和できる。
　ゲートパッド８６は、埋設抵抗２５の平面積以上の平面積を有していることが好ましい。この構造によれば、外部からゲートパッド８６にゲート電位ＶＧを適切に付与できる。ゲート配線８７は、平面視において埋設抵抗２５よりも幅狭な帯状に形成されていることが好ましい。ゲート配線８７は、平面視において埋設抵抗２５の内方部を横切る２辺を有していることが好ましい。これらの構造によれば、ゲート配線８７の大型化を適切に抑制できる。
　埋設抵抗２５は、抵抗トレンチ２３の深さよりも小さい厚さを有し、第１主面３の高さ位置から抵抗トレンチ２３の底壁２２側に間隔を空けて抵抗トレンチ２３内に配置されていることが好ましい。この構造によれば、抵抗トレンチ２３内に埋設抵抗２５を収容できるため、埋設抵抗２５の厚さに起因する大型化を抑制できる。
　このような構造において、ゲートパッド８６は、第１主面３の高さ位置に対して抵抗トレンチ２３の底壁２２側の領域において埋設抵抗２５に接続されることが好ましい。この場合、ゲートパッド８６は、第１主面３よりも上方に突出した部分を有していることが好ましい。この構造によれば、外部からゲートパッド８６にゲート電位ＶＧを適切に付与できる。
　また、ゲート配線８７は、第１主面３の高さ位置に対して抵抗トレンチ２３の底壁２２側の領域において埋設抵抗２５に接続されることが好ましい。この場合、ゲート配線８７は、第１主面３よりも上方に突出した部分を有していてもよい。
　トレンチ抵抗構造２０は、抵抗トレンチ２３内で埋設抵抗２５を被覆する埋設絶縁体２６を含むことが好ましい。この構造によれば、埋設絶縁体２６によって埋設抵抗２５を他の構造物から適切に絶縁し、保護できる。この場合、ゲートパッド８６は、埋設絶縁体２６を貫通して埋設抵抗２５に電気的に接続されるように埋設絶縁体２６の上に配置されていることが好ましい。また、ゲート配線８７は、埋設絶縁体２６を貫通して埋設抵抗２５に電気的に接続されるように埋設絶縁体２６の上に配置されていることが好ましい。
　半導体装置１は、埋設絶縁体２６に接続されるように第１主面３を被覆する層間絶縁膜８０を含むことが好ましい。この場合、層間絶縁膜８０は、埋設絶縁体２６に接続されていることが好ましい。この構造によれば、埋設絶縁体２６および層間絶縁膜８０によって抵抗トレンチ２３および埋設抵抗２５を保護できる。
　半導体装置１は、トレンチ抵抗構造２０に隣り合うようにトレンチ抵抗構造２０から間隔を空けて第１主面３に形成されたダミートレンチ構造５０を含むことが好ましい。この構造によれば、ダミートレンチ構造５０を利用してトレンチ抵抗構造２０の近傍における電界を緩和できる。ダミートレンチ構造５０には、トレンチ抵抗構造２０とは異なる電位が付与されることが好ましい。つまり、ダミートレンチ構造５０は、チャネルの制御に寄与しないことが好ましい。この場合、ダミートレンチ構造５０には、ソース電位ＶＳが付与されることが好ましい。
　この場合、ゲート配線８７は、平面視においてダミートレンチ構造５０に重なっていてもよい。この構造によれば、ゲート配線８７の配置箇所をダミートレンチ構造５０の直上に制限できるため、ゲート配線８７のレイアウトに起因する設計ルールの制限（たとえばチップ２側に形成される構造物のレイアウトの制限）を緩和できる。複数のダミートレンチ構造５０が第１主面３に形成されていることが好ましい。この構造によれば、複数のダミートレンチ構造５０を利用してトレンチ抵抗構造２０の近傍における緩和できる。
　半導体装置１は、トレンチ抵抗構造２０に隣り合うようにトレンチ抵抗構造２０から間隔を空けて第１主面３に形成されたトレンチゲート構造３０を含むことが好ましい。この場合、ゲート配線８７は、トレンチゲート構造３０に電気的に接続されていることが好ましい。この構造によれば、ゲートパッド８６およびトレンチゲート構造３０の間にトレンチ抵抗構造２０（ゲート抵抗Ｒ）を電気的に介在させることができる。
　半導体装置１は、トレンチ抵抗構造２０およびトレンチゲート構造３０に隣り合うように第１主面３に形成された第１トレンチソース構造３５を含むことが好ましい。トレンチ抵抗構造２０は、トレンチ抵抗構造２０よりも浅く形成されていてもよい。第１トレンチソース構造３５は、トレンチゲート構造３０よりも深く形成されていてもよい。第１トレンチソース構造３５は、トレンチ抵抗構造２０ほぼ等しい深さで形成されていてもよい。
　このような構造は、トレンチ抵抗構造２０に対する電界集中を抑制し、耐圧（ブレークダウン電圧）を向上させる上で有効である。このような構造において、複数のダミートレンチ構造５０は、トレンチゲート構造３０に対応して比較的浅く形成された第１ダミートレンチ構造５１、および、トレンチ抵抗構造２０に対応して比較的深く形成された第２ダミートレンチ構造５２を含むことが好ましい。
　半導体装置１は、第１主面３の表層部に形成されたｎ型の第１半導体領域６を含むことが好ましい。この場合、トレンチ抵抗構造２０は、第１半導体領域６内に位置するように第１主面３に形成される。このような構造において、半導体装置１は、第１半導体領域６とｐｎ接合部を形成するように第１半導体領域６内においてトレンチ抵抗構造２０に沿う領域に形成されたｐ型の第１ウェル領域２８を含むことが好ましい。この構造によれば、第１ウェル領域２８を起点に拡がる空乏層によって耐圧（たとえばブレークダウン電圧）を向上できる。
　半導体装置１は、第１主面３の内方部に形成された活性面８、活性面８からチップ２の厚さ方向に窪むように第１主面３の周縁部に形成された外周面９、ならびに、活性面８および外周面９を接続する第１～第４接続面１０Ａ～１０Ｄによって第１主面３に区画された活性台地１１を含んでいてもよい。この場合、トレンチ抵抗構造２０は、活性面８に形成されていることが好ましい。
　半導体装置１は、第１～第４接続面１０Ａ～１０Ｄの少なくとも１つを被覆するように外周面９の上に配置されたサイドウォール構造を含んでいてもよい。第１トレンチソース構造３５は第１～第４接続面１０Ａ～１０Ｄのうちの少なくとも１つから露出していてもよい。この場合、サイドウォール構造は、第１トレンチソース構造３５に電気的に接続されたサイドウォール配線７８からなっていてもよい。
　この構造によれば、サイドウォール配線７８によって、トレンチ抵抗構造２０に対する電位とは異なる電位を外周面９側から第１トレンチソース構造３５に付与できる。むろん、ダミートレンチ構造５０が第１～第４接続面１０Ａ～１０Ｄのうちの少なくとも１つから露出し、サイドウォール配線７８がダミートレンチ構造５０に電気的に接続されていてもよい。
　半導体装置１は、トレンチ抵抗構造２０よりも低い抵抗値を有し、トレンチ抵抗構造２０を介してゲートパッド８６に電気的に接続されるように第１主面３の上に配置されたゲートサブパッド８８を含んでいてもよい。この構造によれば、ゲートパッド８６およびゲートサブパッド８８の間の抵抗値を測定することによって、ゲートパッド８６およびゲート配線８７の間の抵抗値を間接的に測定できる。
　ゲートサブパッド８８は、平面視においてトレンチ抵抗構造２０外の領域に配置されていることが好ましい。ゲートサブパッド８８は、ゲートパッド８６よりも幅狭に形成され、ゲート配線８７よりも幅広に形成されていることが好ましい。ゲートサブパッド８８は、ゲート配線８７に接続されていてもよい。
　半導体装置１は、外周領域１７において第１主面３の表層部に形成されたｐ型のアウターウェル領域７５を含んでいてもよい。この構造によれば、アウターウェル領域７５によって外周領域１７の電界を緩和できる。半導体装置１は、外周領域１７において第１主面３の表層部に形成された少なくとも１つのｐ型のフィールド領域７７を含んでいてもよい。この構造によれば、フィールド領域７７によって外周領域１７の電界を緩和できる。
　チップ２は、ワイドバンドギャップ半導体の単結晶を含むことが好ましい。ワイドバンドギャップ半導体の単結晶は、電気的特性を向上させる上で有効である。また、ワイドバンドギャップ半導体の単結晶によれば、比較的高い硬度によってチップ２の変形を抑制しながら、チップ２の薄化およびチップ２の平面積の増加を達成できる。
　チップ２の薄化およびチップ２の平面積の拡張は、電気的特性を向上させる上でも有効である。たとえば、チップ２は、平面視において１ｍｍ角以上の面積を有する第１主面３を有していてもよい。たとえば、チップ２は、２００μｍ以下の厚さを有していてもよい。チップ２は、断面視において１００μｍ以下の厚さを有していることが好ましい。
　以下、図２７～図３２を参照して、実施形態に適用される種々の変形例が説明される。図２７は、第１変形例に係るトレンチ抵抗構造２０を示す断面図である。前述の実施形態に係るトレンチ抵抗構造２０は、絶縁領域２７を有していた。これに対して、第１変形例に係るトレンチ抵抗構造２０は、絶縁領域２７を有していない。つまり。埋設抵抗２５は、抵抗トレンチ２３の周縁において抵抗絶縁膜２４に接続されるように抵抗トレンチ２３の底壁２２の全域を被覆している。
　図２８は、第２変形例に係るトレンチ抵抗構造２０を示す断面図である。第２変形例に係るトレンチ抵抗構造２０は、第１変形例に係るトレンチ抵抗構造２０において埋設抵抗２５を厚化させた形態を有している。埋設抵抗２５は、この形態では、抵抗トレンチ２３の深さ方向中間部よりも活性面８側に位置する抵抗端面２５ａを有している。この場合、ゲート埋設電極３３の端面は、埋設抵抗２５の抵抗端面２５ａとほぼ等しい高さ位置に形成されていてもよい。また、第１ソース埋設電極３８の端面は、埋設抵抗２５の抵抗端面２５ａとほぼ等しい高さ位置に形成されていてもよい。
　図２９は、第３変形例に係るトレンチ抵抗構造２０を示す断面図である。前述の実施形態に係るトレンチ抵抗構造２０は、外周面９の外周深さＤＯとほぼ等しい深さを有していた。これに対して、第３変形例に係るトレンチ抵抗構造２０は、外周深さＤＯ未満の抵抗深さＤＲを有している。この場合、抵抗深さＤＲは、０．１μｍ以上３μｍ以下であってもよい。抵抗深さＤＲは、０．５μｍ以上１．５μｍ以下であることが好ましい。
　この場合、トレンチゲート構造３０は、抵抗深さＤＲとほぼ等しい第１深さＤ１を有していてもよい。また、第１トレンチソース構造３５は、抵抗深さＤＲよりも大きい第２深さＤ２を有していてもよい。第２ウェル領域４５の底部は、この形態では、第１ウェル領域２８の底部とほぼ等しい深さに形成されている。第３ウェル領域４６の底部は、この形態では、第１ウェル領域２８の底部に対して第１半導体領域６の底部側に形成されている。
　図３０は、第４変形例に係るトレンチ抵抗構造を示す断面図である。第４変形例に係るトレンチ抵抗構造２０は、第３変形例において絶縁領域２７を排除した形態を有している。つまり。埋設抵抗２５は、抵抗トレンチ２３の周縁において抵抗絶縁膜２４に接続されるように抵抗トレンチ２３の底壁２２の全域を被覆している。
　この場合、埋設抵抗２５は、抵抗トレンチ２３の深さ方向中間部よりも活性面８側に位置する抵抗端面２５ａを有していてもよい。ゲート埋設電極３３の端面は、埋設抵抗２５の抵抗端面２５ａとほぼ等しい高さ位置に形成されていてもよい。また、第１ソース埋設電極３８の端面は、埋設抵抗２５の抵抗端面２５ａとほぼ等しい高さ位置に形成されていてもよい。
　図３１は、第１変形例に係るチップ２を示す断面図である。図３１を参照して、半導体装置１は、チップ２の内部において第１半導体領域６の厚さよりも小さい厚さを有する第２半導体領域７を含んでいてもよい。つまり、チップ２は、半導体基板よりも厚いエピタキシャル層を含んでいてもよい。
　図３２は、第２変形例に係るチップ２を示す断面図である。図３２を参照して、半導体装置１は、チップ２の内部において第２半導体領域７を有さず、第１半導体領域６のみを含んでいてもよい。この場合、第１半導体領域６は、チップ２の第１主面３、第２主面４および第１～第４側面５Ａ～５Ｄから露出している。つまり、チップ２は、この形態では、半導体基板を有さず、エピタキシャル層からなる単層構造を有している。
　前述の実施形態はさらに他の形態で実施できる。前述の各実施形態では、「第１導電型」が「ｎ型」であり、「第２導電型」が「ｐ型」である形態が示された。しかし、前述の各実施形態において、「第１導電型」が「ｐ型」であり、「第２導電型」が「ｎ型」である形態が採用されてもよい。この場合の具体的な構成は、前述の説明および添付図面において、「ｎ型」を「ｐ型」に置き換えると同時に、「ｐ型」を「ｎ型」に置き換えることによって得られる。
　前述の実施形態では、ｎ型の第２半導体領域７が示された。しかし、ｐ型の第２半導体領域７が採用されてもよい。この場合、ＭＩＳＦＥＴに代えてＩＧＢＴ（Insulated Gate Bipolar Transistor）が形成される。この場合、前述の説明において、ＭＩＳＦＥＴの「ソース」がＩＧＢＴの「エミッタ」に置き換えられ、ＭＩＳＦＥＴの「ドレイン」がＩＧＢＴの「コレクタ」に置き換えられる。ｐ型の第２半導体領域７はイオン注入法によってチップ２の第２主面４の表層部に導入されたｐ型不純物を含む不純物領域であってもよい。
　以下、この明細書および図面から抽出される特徴例が示される。以下、括弧内の英数字等は前述の実施形態における対応構成要素等を表すが、各項目（Clause）の範囲を実施形態に限定する趣旨ではない。以下の項目に係る「半導体装置」は、必要に応じて「ワイドバンドギャップ半導体装置」、「ＳｉＣ半導体装置」、「半導体スイッチング装置」、「ＳｉＣ－ＭＩＳＦＥＴ」等に置き換えられてもよい。
　［Ａ１］主面（３）を有するチップ（２）と、前記主面（３）に形成されたトレンチ抵抗構造（２０）と、前記トレンチ抵抗構造（２０）よりも低い抵抗値を有し、前記トレンチ抵抗構造（２０）に電気的に接続されるように前記トレンチ抵抗構造（２０）の上に配置されたゲートパッド（８６）と、前記トレンチ抵抗構造（２０）よりも低い抵抗値を有し、前記トレンチ抵抗構造（２０）を介して前記ゲートパッド（８６）に電気的に接続されるように前記トレンチ抵抗構造（２０）の上に配置されたゲート配線（８７、８７ａ～８７ｄ）と、を含む、半導体装置（１）。
　［Ａ２］前記ゲートパッド（８６）は、前記トレンチ抵抗構造（２０）の平面積未満の平面積を有している、Ａ１に記載の半導体装置（１）。
　［Ａ３］前記ゲートパッド（８６）は、平面視において前記トレンチ抵抗構造（２０）の壁面から間隔を空けて前記トレンチ抵抗構造（２０）の壁面によって取り囲まれた領域内に配置されている、Ａ１またはＡ２に記載の半導体装置（１）。
　［Ａ４］前記ゲート配線（８７、８７ａ～８７ｄ）は、平面視において前記トレンチ抵抗構造（２０）よりも幅狭な帯状に形成されている、Ａ１～Ａ３のいずれか一つに記載の半導体装置（１）。
　［Ａ５］前記ゲート配線（８７、８７ａ～８７ｄ）は、平面視において前記トレンチ抵抗構造（２０）の内方部を横切る２辺を有している、Ａ４に記載の半導体装置（１）。
　［Ａ６］前記トレンチ抵抗構造（２０）は、前記主面（３）に形成されたトレンチ（２３）、前記トレンチ（２３）の壁面を被覆する絶縁膜（２４）、および、前記絶縁膜（２４）を挟んで前記トレンチ（２３）内に配置された埋設抵抗（２５）を含み、前記ゲートパッド（８６）は、前記埋設抵抗（２５）よりも低い抵抗値を有し、前記埋設抵抗（２５）に電気的に接続され、前記ゲート配線（８７、８７ａ～８７ｄ）は、前記埋設抵抗（２５）よりも低い抵抗値を有し、前記埋設抵抗（２５）に電気的に接続されている、Ａ１～Ａ５のいずれか一つに記載の半導体装置（１）。
　［Ａ７］前記埋設抵抗（２５）は、前記トレンチ（２３）の周縁（２１Ａ～２１Ｄ）から間隔を空けて前記トレンチ（２３）の内方部内に配置され、前記トレンチ（２３）の周縁（２１Ａ～２１Ｄ）との間で前記絶縁膜（２４）を露出させる絶縁領域（２７）を区画している、Ａ６に記載の半導体装置（１）。
　［Ａ８］前記ゲートパッド（８６）は、前記埋設抵抗（２５）の平面積以上の平面積を有している、Ａ７に記載の半導体装置（１）。
　［Ａ９］前記ゲート配線（８７、８７ａ～８７ｄ）は、平面視において前記埋設抵抗（２５）よりも幅狭な帯状に形成されている、Ａ７またはＡ８に記載の半導体装置（１）。
　［Ａ１０］前記ゲート配線（８７、８７ａ～８７ｄ）は、平面視において前記トレンチ（２３）内において前記埋設抵抗（２５）を横切る２辺を有している、Ａ７～Ａ９のいずれか一つに記載の半導体装置（１）。
　［Ａ１１］前記埋設抵抗（２５）は、前記トレンチ（２３）の深さよりも小さい厚さを有し、前記主面（３）の高さ位置から前記トレンチ（２３）の底壁（２２）側に間隔を空けて前記トレンチ（２３）内に配置され、前記ゲートパッド（８６）は、前記主面（３）の高さ位置に対して前記トレンチ（２３）の底壁（２２）側の領域において前記埋設抵抗（２５）に接続され、前記ゲート配線（８７、８７ａ～８７ｄ）は、前記主面（３）の高さ位置に対して前記トレンチ（２３）の底壁（２２）側の領域において前記埋設抵抗（２５）に接続されている、Ａ６～Ａ１０のいずれか一つに記載の半導体装置（１）。
　［Ａ１２］前記ゲートパッド（８６）は、前記主面（３）よりも上方に突出した部分を有している、Ａ１１に記載の半導体装置（１）。
　［Ａ１３］前記トレンチ抵抗構造（２０）は、前記トレンチ（２３）内で前記埋設抵抗（２５）を被覆する埋設絶縁体（２６）を含み、前記ゲートパッド（８６）は、前記埋設絶縁体（２６）を貫通して前記埋設抵抗（２５）に電気的に接続されるように前記埋設絶縁体（２６）の上に配置され、前記ゲート配線（８７、８７ａ～８７ｄ）は、前記埋設絶縁体（２６）を貫通して前記埋設抵抗（２５）に電気的に接続されるように前記埋設絶縁体（２６）の上に配置されている、Ａ１１またはＡ１２に記載の半導体装置（１）。
　［Ａ１４］前記埋設絶縁体（２６）に接続されるように前記主面（３）を被覆する層間絶縁膜（８０）をさらに含む、Ａ１３に記載の半導体装置（１）。
　［Ａ１５］前記トレンチ抵抗構造（２０）に隣り合うように前記トレンチ抵抗構造（２０）から間隔を空けて前記主面（３）に形成され、前記トレンチ抵抗構造（２０）とは異なる電位が付与されるダミートレンチ構造（５０～５２）をさらに含む、Ａ１～Ａ１４のいずれか一つに記載の半導体装置（１）。
　［Ａ１６］前記トレンチ抵抗構造（２０）に隣り合うように前記トレンチ抵抗構造（２０）から間隔を空けて前記主面（３）に形成されたトレンチゲート構造（３０）をさらに含み、前記ゲート配線（８７、８７ａ～８７ｄ）は、前記トレンチゲート構造（３０）に電気的に接続されている、Ａ１～Ａ１５のいずれか一つに記載の半導体装置（１）。
　［Ａ１７］前記トレンチ抵抗構造（２０）および前記トレンチゲート構造（３０）に隣り合うように前記主面（３）に形成されたトレンチソース構造（３５）をさらに含む、Ａ１６に記載の半導体装置（１）。
　［Ａ１８］前記主面（３）の表層部に形成された第１導電型（ｎ型）の半導体領域（６）と、前記半導体領域（６）内に位置するように前記主面（３）に形成された前記トレンチ抵抗構造（２０）と、前記半導体領域（６）とｐｎ接合部を形成するように前記半導体領域（６）内において前記トレンチ抵抗構造（２０）に沿う領域に形成された第２導電型（ｐ型）のウェル領域（２８）と、をさらに含む、Ａ１～Ａ１７のいずれか一つに記載の半導体装置（１）。
　［Ａ１９］前記主面（３）の内方部に形成された第１面部（８）、前記第１面部（８）から前記チップ（２）の厚さ方向に窪むように前記主面（３）の周縁部に形成された第２面部（９）、ならびに、前記第１面部（８）および前記第２面部（９）を接続する接続面部（１０Ａ～１０Ｄ）によって前記主面（３）に区画された台地（１１）をさらに含み、前記トレンチ抵抗構造（２０）は、前記第１面部（８）に形成されている、Ａ１～Ａ１８のいずれか一つに記載の半導体装置（１）。
　［Ａ２０］前記トレンチ抵抗構造（２０）よりも低い抵抗値を有し、前記トレンチ抵抗構造（２０）を介して前記ゲートパッド（８６）に電気的に接続されるように前記主面（３）の上に配置されたゲートサブパッド（８８）をさらに含む、Ａ１～Ａ１９のいずれか一つに記載の半導体装置（１）。
　以上、実施形態が詳細に説明されたが、これらは技術的内容を明示する具体例に過ぎない。この明細書から抽出される種々の技術的思想は、明細書内の説明順序や実施形態の順序等に制限されずにそれらの間で適宜組み合わせ可能である。
１　　　半導体装置
２　　　チップ
３　　　第１主面
６　　　第１半導体領域
８　　　活性面（第１面部）
９　　　外周面（第２面部）
１０Ａ　第１接続面（接続面部）
１０Ｂ　第２接続面（接続面部）
１０Ｃ　第３接続面（接続面部）
１０Ｄ　第４接続面（接続面部）
１１　　活性台地
２０　　トレンチ抵抗構造
２１Ａ　トレンチ抵抗構造の第１側壁（周縁）
２１Ｂ　トレンチ抵抗構造の第２側壁（周縁）
２１Ｃ　トレンチ抵抗構造の第３側壁（周縁）
２１Ｄ　トレンチ抵抗構造の第４側壁（周縁）
２２　　トレンチ抵抗構造の底壁
２３　　抵抗トレンチ
２４　　抵抗絶縁膜
２５　　埋設抵抗
２６　　埋設絶縁体
２７　　絶縁領域
２８　　第１ウェル領域
３０　　トレンチゲート構造
３５　　第１トレンチソース構造
５０　　ダミートレンチ構造
５１　　第１ダミートレンチ構造
５２　　第２ダミートレンチ構造
８０　　層間絶縁膜
８６　　ゲートパッド
８７　　ゲート配線
８７ａ　抵抗配線（ゲート配線）
８７ｂ　第１ゲート配線（ゲート配線）
８７ｃ　第２ゲート配線（ゲート配線）
８７ｄ　第３ゲート破線（ゲート配線）
８８　　ゲートサブパッド
 

Claims (20)

  1. 　主面を有するチップと、
    　前記主面に形成されたトレンチ抵抗構造と、
    　前記トレンチ抵抗構造よりも低い抵抗値を有し、前記トレンチ抵抗構造に電気的に接続されるように前記トレンチ抵抗構造の上に配置されたゲートパッドと、
    　前記トレンチ抵抗構造よりも低い抵抗値を有し、前記トレンチ抵抗構造を介して前記ゲートパッドに電気的に接続されるように前記トレンチ抵抗構造の上に配置されたゲート配線と、を含む、半導体装置。
  2. 　前記ゲートパッドは、前記トレンチ抵抗構造の平面積未満の平面積を有している、請求項１に記載の半導体装置。
  3. 　前記ゲートパッドは、平面視において前記トレンチ抵抗構造の壁面から間隔を空けて前記トレンチ抵抗構造の壁面によって取り囲まれた領域内に配置されている、請求項１または２に記載の半導体装置。
  4. 　前記ゲート配線は、平面視において前記トレンチ抵抗構造よりも幅狭な帯状に形成されている、請求項１～３のいずれか一項に記載の半導体装置。
  5. 　前記ゲート配線は、平面視において前記トレンチ抵抗構造の内方部を横切る２辺を有している、請求項４に記載の半導体装置。
  6. 　前記トレンチ抵抗構造は、前記主面に形成されたトレンチ、前記トレンチの壁面を被覆する絶縁膜、および、前記絶縁膜を挟んで前記トレンチ内に配置された埋設抵抗を含み、
    　前記ゲートパッドは、前記埋設抵抗よりも低い抵抗値を有し、前記埋設抵抗に電気的に接続され、
    　前記ゲート配線は、前記埋設抵抗よりも低い抵抗値を有し、前記埋設抵抗に電気的に接続されている、請求項１～５のいずれか一項に記載の半導体装置。
  7. 　前記埋設抵抗は、前記トレンチの周縁から間隔を空けて前記トレンチの内方部内に配置され、前記トレンチの周縁との間で前記絶縁膜を露出させる絶縁領域を区画している、請求項６に記載の半導体装置。
  8. 　前記ゲートパッドは、前記埋設抵抗の平面積以上の平面積を有している、請求項７に記載の半導体装置。
  9. 　前記ゲート配線は、平面視において前記埋設抵抗よりも幅狭な帯状に形成されている、請求項７または８に記載の半導体装置。
  10. 　前記ゲート配線は、平面視において前記トレンチ内において前記埋設抵抗を横切る２辺を有している、請求項７～９のいずれか一項に記載の半導体装置。
  11. 　前記埋設抵抗は、前記トレンチの深さよりも小さい厚さを有し、前記主面の高さ位置から前記トレンチの底壁側に間隔を空けて前記トレンチ内に配置され、
    　前記ゲートパッドは、前記主面の高さ位置に対して前記トレンチの底壁側の領域において前記埋設抵抗に接続され、
    　前記ゲート配線は、前記主面の高さ位置に対して前記トレンチの底壁側の領域において前記埋設抵抗に接続されている、請求項６～１０のいずれか一項に記載の半導体装置。
  12. 　前記ゲートパッドは、前記主面よりも上方に突出した部分を有している、請求項１１に記載の半導体装置。
  13. 　前記トレンチ抵抗構造は、前記トレンチ内で前記埋設抵抗を被覆する埋設絶縁体を含み、
    　前記ゲートパッドは、前記埋設絶縁体を貫通して前記埋設抵抗に電気的に接続されるように前記埋設絶縁体の上に配置され、
    　前記ゲート配線は、前記埋設絶縁体を貫通して前記埋設抵抗に電気的に接続されるように前記埋設絶縁体の上に配置されている、請求項１１または１２に記載の半導体装置。
  14. 　前記埋設絶縁体に接続されるように前記主面を被覆する層間絶縁膜をさらに含む、請求項１３に記載の半導体装置。
  15. 　前記トレンチ抵抗構造に隣り合うように前記トレンチ抵抗構造から間隔を空けて前記主面に形成され、前記トレンチ抵抗構造とは異なる電位が付与されるダミートレンチ構造をさらに含む、請求項１～１４のいずれか一項に記載の半導体装置。
  16. 　前記トレンチ抵抗構造に隣り合うように前記トレンチ抵抗構造から間隔を空けて前記主面に形成されたトレンチゲート構造をさらに含み、
    　前記ゲート配線は、前記トレンチゲート構造に電気的に接続されている、請求項１～１５のいずれか一項に記載の半導体装置。
  17. 　前記トレンチ抵抗構造および前記トレンチゲート構造に隣り合うように前記主面に形成されたトレンチソース構造をさらに含む、請求項１６に記載の半導体装置。
  18. 　前記主面の表層部に形成された第１導電型の半導体領域と、
    　前記半導体領域内に位置するように前記主面に形成された前記トレンチ抵抗構造と、
    　前記半導体領域とｐｎ接合部を形成するように前記半導体領域内において前記トレンチ抵抗構造に沿う領域に形成された第２導電型のウェル領域と、をさらに含む、請求項１～１７のいずれか一項に記載の半導体装置。
  19. 　前記主面の内方部に形成された第１面部、前記第１面部から前記チップの厚さ方向に窪むように前記主面の周縁部に形成された第２面部、ならびに、前記第１面部および前記第２面部を接続する接続面部によって前記主面に区画された台地をさらに含み、
    　前記トレンチ抵抗構造は、前記第１面部に形成されている、請求項１～１８のいずれか一項に記載の半導体装置。
  20. 　前記トレンチ抵抗構造よりも低い抵抗値を有し、前記トレンチ抵抗構造を介して前記ゲートパッドに電気的に接続されるように前記主面の上に配置されたゲートサブパッドをさらに含む、請求項１～１９のいずれか一項に記載の半導体装置。
     
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