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WO2023013200A1 - 半導体装置 - Google Patents

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WO2023013200A1
WO2023013200A1 PCT/JP2022/019924 JP2022019924W WO2023013200A1 WO 2023013200 A1 WO2023013200 A1 WO 2023013200A1 JP 2022019924 W JP2022019924 W JP 2022019924W WO 2023013200 A1 WO2023013200 A1 WO 2023013200A1
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WO
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region
trench
main surface
electrode
semiconductor device
Prior art date
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Application number
PCT/JP2022/019924
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English (en)
French (fr)
Inventor
賢太郎 那須
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Rohm Co Ltd
Original Assignee
Rohm Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
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Publication date
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Priority to JP2023539657A priority patent/JPWO2023013200A1/ja
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Priority to US18/431,693 priority patent/US20240178316A1/en
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    • H10D84/101—Integrated devices comprising main components and built-in components, e.g. IGBT having built-in freewheel diode
    • H10D84/141—VDMOS having built-in components
    • H10D84/143—VDMOS having built-in components the built-in components being PN junction diodes
    • H10D84/144—VDMOS having built-in components the built-in components being PN junction diodes in antiparallel diode configurations
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    • H10D62/83—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group IV materials, e.g. B-doped Si or undoped Ge
    • H10D62/832—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group IV materials, e.g. B-doped Si or undoped Ge being Group IV materials comprising two or more elements, e.g. SiGe
    • H10D62/8325—Silicon carbide

Definitions

  • Patent Document 1 discloses a semiconductor device including a p-type semiconductor layer, a first trench structure, multiple n-type drift layers and multiple n-type drain source regions.
  • the first trench structure is formed on the main surface of the p-type semiconductor layer.
  • a plurality of n-type drift layers are formed on both sides of the first trench structure in the surface layer portion of the main surface of the p-type semiconductor layer.
  • a plurality of n-type drain source regions are formed in surface layer portions of the plurality of drift layers, respectively.
  • a channel of the transistor is formed in a region along the bottom of the first trench structure.
  • One embodiment provides a semiconductor device having a novel structure.
  • One embodiment comprises a chip having a first main surface on one side and a second main surface on the other side, and a first conductivity type first semiconductor region formed in a region on the first main surface side within the chip.
  • a second conductivity type second semiconductor region formed in a region closer to the second main surface than the first semiconductor region in the chip; a first trench penetrating through the first semiconductor region and formed in the first main surface so as to divide the region into a second region on the other side; a control insulating film covering an inner wall of the first trench; a first trench structure including a control electrode embedded in the first trench with the control insulating film interposed therebetween so as to control a channel in the second semiconductor region; and a second trench formed in the first main surface through the first semiconductor region in the second region, and the first electrode via the channel.
  • a second trench structure including a second electrode embedded in the second trench to form a current path.
  • FIG. 1 is a schematic plan view showing the semiconductor device according to the first embodiment.
  • FIG. FIG. 2 is a cross-sectional view taken along line II-II shown in FIG.
  • FIG. 3 is a schematic plan view showing a layout example of the first main surface of the chip according to the first embodiment.
  • FIG. 4 is an enlarged view of area IV shown in FIG.
  • FIG. 5 is a cross-sectional view taken along line V-V shown in FIG.
  • FIG. 6 is a cross-sectional view taken along line VI-VI shown in FIG.
  • FIG. 7 is a cross-sectional view taken along line VII-VII shown in FIG.
  • FIG. 8 is an enlarged cross-sectional view showing essential parts inside the chip.
  • FIG. 1 is a schematic plan view showing the semiconductor device according to the first embodiment.
  • FIG. 2 is a cross-sectional view taken along line II-II shown in FIG.
  • FIG. 3 is a schematic plan view showing a layout example of the first main surface of the
  • FIG. 9 is an enlarged view showing a layout example of the first layer wiring routed on the chip corresponding to the area shown in FIG.
  • FIG. 10 is an enlarged view showing a layout example of the second layer wiring routed over the chip corresponding to the area shown in FIG. 11A is a cross-sectional view showing an example of a method for manufacturing the semiconductor device shown in FIG. 1.
  • FIG. 11B is a cross-sectional view showing a step after FIG. 11A.
  • FIG. 11C is a cross-sectional view showing a step after FIG. 11B.
  • FIG. 11D is a cross-sectional view showing a step after FIG. 11C.
  • FIG. 11E is a cross-sectional view showing a step after FIG. 11D.
  • FIG. 11B is a cross-sectional view showing a step after FIG. 11A.
  • FIG. 11C is a cross-sectional view showing a step after FIG. 11B.
  • FIG. 11D is a cross-sectional view showing a
  • FIG. 11F is a cross-sectional view showing a step after FIG. 11E.
  • FIG. 11G is a cross-sectional view showing a step after FIG. 11F.
  • FIG. 11H is a cross-sectional view showing a step after FIG. 11G.
  • FIG. 11I is a cross-sectional view showing a step after FIG. 11H.
  • FIG. 11J is a cross-sectional view showing a step after FIG. 11I.
  • FIG. 11K is a cross-sectional view showing a step after FIG. 11J.
  • FIG. 11L is a cross-sectional view showing a step after FIG. 11K.
  • FIG. 11M is a cross-sectional view showing a step after FIG. 11L.
  • FIG. 11M is a cross-sectional view showing a step after FIG. 11L.
  • FIG. 11N is a cross-sectional view showing a step after FIG. 11M.
  • FIG. 11O is a cross-sectional view showing a step after FIG. 11N.
  • FIG. 11P is a cross-sectional view showing a step after FIG. 11O.
  • FIG. 11Q is a cross-sectional view showing a step after FIG. 11P.
  • FIG. 12 is a schematic plan view showing the semiconductor device according to the second embodiment. 13 is a cross-sectional view taken along line XIII-XIII shown in FIG. 12.
  • FIG. FIG. 14 is a schematic plan view showing a layout example of the first main surface of the chip according to the second embodiment.
  • FIG. 15 is an enlarged view of region XV shown in FIG.
  • FIG. 16 is a cross-sectional view taken along line XVI-XVI shown in FIG. 15.
  • FIG. 17 is an enlarged view showing a layout example of the first layer wiring routed over the chip corresponding to the area shown in FIG.
  • FIG. 19 is a circuit diagram showing a configuration example of an electric circuit in which the semiconductor device shown in FIG. 18 is incorporated.
  • FIG. 20 is a circuit diagram showing the electrical structure of the semiconductor device according to the fourth embodiment. 21 is a schematic plan view showing the semiconductor device shown in FIG. 20.
  • FIG. 22 is a cross-sectional view taken along line XXII-XXII shown in FIG. 21.
  • FIG. FIG. 23 is a schematic plan view showing a layout example of the first main surface of the chip according to the fourth embodiment.
  • FIG. 24 is an enlarged view of region XXIV shown in FIG. 25 is a cross-sectional view taken along line XXV-XXV shown in FIG. 24.
  • FIG. 26 is a cross-sectional view taken along line XXVI-XXVI shown in FIG. 24.
  • FIG. FIG. 27 is an enlarged cross-sectional view showing a modification of the gate electrode corresponding to the region shown in FIG.
  • FIG. 28 is an enlarged plan view showing a modification of the first layer wiring corresponding to the region shown in FIG. FIG.
  • FIG. 29 is a schematic cross-sectional view showing a structural example when terminal electrodes are employed in the semiconductor device according to the first embodiment.
  • FIG. 30 is an enlarged cross-sectional view corresponding to the region shown in FIG. 5 and showing a modification of the second trench structure.
  • FIG. 31 is an enlarged cross-sectional view corresponding to the region shown in FIG. 5 and showing a structural example when the base electrode is removed in the semiconductor device according to the first embodiment.
  • FIG. 32 is an enlarged cross-sectional view showing a modification of the third semiconductor region corresponding to the region shown in FIG.
  • FIG. 1 is a schematic plan view showing a semiconductor device 1A according to the first embodiment.
  • FIG. 2 is a cross-sectional view taken along line II-II shown in FIG.
  • FIG. 3 is a schematic plan view showing a layout example of the first main surface 3 of the chip 2 according to the first embodiment.
  • FIG. 4 is an enlarged view of area IV shown in FIG.
  • FIG. 5 is a cross-sectional view taken along line V-V shown in FIG.
  • FIG. 6 is a cross-sectional view taken along line VI-VI shown in FIG.
  • FIG. 7 is a cross-sectional view taken along line VII-VII shown in FIG.
  • FIG. 8 is an enlarged cross-sectional view showing essential parts inside the chip 2 .
  • FIG. 9 is an enlarged view showing a layout example of the first interlayer wiring 54 routed over the chip 2 corresponding to the area shown in FIG.
  • FIG. 10 is an enlarged view showing a layout example of the second interlayer wiring 64 routed over the chip 2 corresponding to the area shown in FIG.
  • a semiconductor device 1A in this embodiment is a switching device having a trench gate lateral type MISFET (Metal Insulator Semiconductor Field Effect Transistor) structure as an example of a field effect transistor.
  • a semiconductor device 1A includes a chip 2 (semiconductor chip) formed in a rectangular parallelepiped shape.
  • the chip 2 includes a single crystal of Si (silicon) or a wide bandgap semiconductor.
  • a wide bandgap semiconductor is a semiconductor having a bandgap that exceeds that of Si.
  • the chip 2 may be a Si chip or a SiC (silicon carbide) chip.
  • the chip 2 includes a first main surface 3 on one side, a second main surface 4 on the other side, and first to fourth side surfaces 5A to 5D connecting the first main surface 3 and the second main surface 4.
  • the first main surface 3 and the second main surface 4 are formed in a quadrilateral shape when viewed from the normal direction Z along the thickness direction of the chip 2 (hereinafter simply referred to as "plan view").
  • the second main surface 4 may be a ground surface having grinding marks.
  • the first side surface 5A and the second side surface 5B extend in the first direction X along the first main surface 3 and face (backward) the second direction Y that intersects (specifically, is perpendicular to) the first direction X. ing.
  • the third side surface 5C and the fourth side surface 5D extend in the second direction Y and face the first direction X. As shown in FIG.
  • the length of one side of the chip 2 (the length of the first to fourth side surfaces 5A to 5D in plan view) may be 0.5 mm or more and 5 mm or less.
  • the semiconductor device 1A includes an n-type (first conductivity type) first semiconductor region 6 formed in a region on the first main surface 3 side within the chip 2 .
  • the first semiconductor region 6 may be referred to as a "drift layer".
  • the first semiconductor region 6 is formed in the chip 2 with a gap from the second main surface 4 to the first main surface 3 side.
  • the first semiconductor region 6 is formed in a layered shape extending along the first main surface 3 in the surface layer portion of the first main surface 3 and covers the entire first main surface 3 and part of the first to fourth side surfaces 5A to 5D. exposed from
  • the first semiconductor region 6 may be formed in the inner portion of the first principal surface 3 with a gap from the first to fourth side surfaces 5A to 5D in plan view.
  • the first semiconductor region 6 may have an n-type impurity concentration of 1 ⁇ 10 15 cm ⁇ 3 or more and 1 ⁇ 10 17 cm ⁇ 3 or less.
  • the first semiconductor region 6 may have a thickness of 0.1 ⁇ m or more and 10 ⁇ m or less (preferably 0.5 ⁇ m or more and 2 ⁇ m or less).
  • the first semiconductor region 6 preferably contains a pentavalent element (n-type impurity) having a relatively large diffusion coefficient.
  • the first semiconductor region 6 preferably contains phosphorus as an example of a pentavalent element.
  • the first semiconductor region 6 is formed by adding an n-type impurity to a p-type epitaxial layer. That is, the first semiconductor region 6 contains n-type impurities and p-type impurities (trivalent elements), and has an n-type impurity concentration exceeding the p-type impurity concentration.
  • the first semiconductor region 6 may be formed by a pure n-type epitaxial layer.
  • the semiconductor device 1 ⁇ /b>A includes a p-type (second conductivity type) second semiconductor region 7 formed in a region closer to the second main surface 4 than the first semiconductor region 6 in the chip 2 .
  • the second semiconductor region 7 may be referred to as a "channel forming layer".
  • the second semiconductor region 7 may have a p-type impurity concentration of 1 ⁇ 10 14 cm ⁇ 3 or more and 1 ⁇ 10 17 cm ⁇ 3 or less (about 1 ⁇ 10 16 cm ⁇ 3 in this embodiment).
  • the second semiconductor region 7 is formed in a layered shape extending along the first main surface 3 (first semiconductor region 6) within the chip 2, and is partially exposed from the first to fourth side surfaces 5A to 5D. When the first semiconductor region 6 is formed with a space inward from the peripheral edge of the first main surface 3 , the second semiconductor region 7 may be exposed from the peripheral edge of the first main surface 3 .
  • the second semiconductor region 7 is electrically connected to the first semiconductor region 6 within the chip 2 .
  • the second semiconductor region 7 specifically forms a pn junction with the first semiconductor region 6 .
  • the second semiconductor region 7 may have a thickness of more than 0 ⁇ m and 50 ⁇ m or less (preferably 1 ⁇ m or more and 10 ⁇ m or less). The second semiconductor region 7 may have a thickness exceeding the thickness of the first semiconductor region 6 .
  • the second semiconductor region 7 is formed by a p-type epitaxial layer in this embodiment.
  • the semiconductor device 1A includes a p-type third semiconductor region 8 formed in a region closer to the second main surface 4 than the second semiconductor region 7 in the chip 2 .
  • the third semiconductor region 8 may be referred to as a "base layer".
  • the third semiconductor region 8 may have a p-type impurity concentration higher than that of the second semiconductor region 7 . That is, the third semiconductor region 8 may be formed as a low resistance region (p-type high concentration region) having a lower resistance value than the second semiconductor region 7 (p-type low concentration region).
  • the p-type impurity concentration of the third semiconductor region 8 may be 1 ⁇ 10 18 cm ⁇ 3 or more and 1 ⁇ 10 21 cm ⁇ 3 or less (about 1 ⁇ 10 19 cm ⁇ 3 in this embodiment).
  • the third semiconductor region 8 may have substantially the same p-type impurity concentration as the second semiconductor region 7 . In this case, the third semiconductor region 8 may be considered part of the second semiconductor region 7 .
  • the third semiconductor region 8 is formed in a layered shape extending along the second main surface 4 (first main surface 3 ) in the region between the second main surface 4 and the second semiconductor region 7 . It is exposed from the entire area and part of the first to fourth side surfaces 5A to 5D.
  • the third semiconductor region 8 has a thickness exceeding the thickness of the first semiconductor region 6 .
  • the thickness of the third semiconductor region 8 exceeds the thickness of the second semiconductor region 7 .
  • the thickness of the third semiconductor region 8 may be 10 ⁇ m or more and 1000 ⁇ m or less (preferably 50 ⁇ m or more and 500 ⁇ m or less).
  • the third semiconductor region 8 is formed of a p-type semiconductor substrate in this embodiment.
  • the conductivity type of the third semiconductor region 8 is n-type
  • the third semiconductor region 8 is formed of an n-type semiconductor substrate.
  • the semiconductor device 1A includes a plurality of first trench structures 10 (first trench structures) formed in the first main surface 3.
  • the first trench structure 10 may be referred to as a "trench gate structure".
  • a plurality of first trench structures 10 are formed in the inner portion of the first main surface 3 at intervals from the peripheral edge of the first main surface 3 .
  • the plurality of first trench structures 10 are arranged in the first direction X at intervals and formed in strips extending in the second direction Y, respectively. That is, the plurality of first trench structures 10 are formed in stripes extending in the second direction Y in plan view.
  • the multiple first trench structures 10 each have a first end on one side and a second end on the other side with respect to the second direction Y. As shown in FIG.
  • a plurality of first trench structures 10 penetrate the first semiconductor region 6 to reach the second semiconductor region 7 .
  • a plurality of first trench structures 10 each have a bottom wall located in the second semiconductor region 7 in this embodiment.
  • the plurality of first trench structures 10 are configured to respectively control inversion and non-inversion of channels (channels 42 described below) in the second semiconductor region 7 .
  • the plurality of first trench structures 10 may be arranged at intervals of 0.02 ⁇ m or more and 20 ⁇ m or less (preferably 0.2 ⁇ m or more and 5 ⁇ m or less).
  • the plurality of first trench structures 10 are preferably arranged in the first direction X at substantially equal intervals.
  • the plurality of first trench structures 10 may each have a width of 0.01 ⁇ m or more and 10 ⁇ m or less (preferably 0.1 ⁇ m or more and 0.5 ⁇ m or less) in the first direction X.
  • the plurality of first trench structures 10 may each have a depth of 0.2 ⁇ m or more and 30 ⁇ m or less (preferably 0.5 ⁇ m or more and 10 ⁇ m or less).
  • the internal structure of one first trench structure 10 will be described below.
  • the first trench structure 10 includes a first trench 11 , a gate insulating film 12 (control insulating film), a gate electrode 13 (control electrode) and a buried insulator 14 .
  • the first trench 11 may be referred to as a "gate trench".
  • the first trench 11 is formed in the first main surface 3 and defines the wall surfaces (side walls and bottom wall) of the first trench structure 10 .
  • the first trench 11 exposes the first semiconductor region 6 and the second semiconductor region 7 from the wall surface.
  • the first trench 11 may be formed in a tapered shape in which the opening width narrows from the first main surface 3 side toward the bottom wall side in a cross-sectional view.
  • first trench 11 may be formed perpendicular to first main surface 3 .
  • the bottom wall side corners of the first trench 11 may be formed in a curved shape.
  • the entire bottom wall of first trench 11 may be curved toward second main surface 4 .
  • the gate insulating film 12 covers the sidewalls and bottom walls of the first trench 11 in a film form.
  • the gate insulating film 12 covers the sidewalls and the bottom wall of the first trench 11 on the bottom wall side and defines a recess space on the bottom wall side of the first trench 11 .
  • the gate insulating film 12 may have a thickness of 5 nm or more and 1000 nm or less in the normal direction of the wall surface of the first trench 11 .
  • the gate insulating film 12 includes at least one of a silicon oxide film, a silicon nitride film, an aluminum oxide film, a zirconium oxide film, a hafnium oxide film and a tantalum oxide film.
  • the gate insulating film 12 is preferably made of a silicon oxide film. It is particularly preferable that the gate insulating film 12 is made of oxide (thermal oxide film) of the chip 2 .
  • the gate electrode 13 is embedded in the first trench 11 with the gate insulating film 12 interposed therebetween. Specifically, the gate electrode 13 is embedded in a recess space partitioned by the gate insulating film 12 on the bottom wall side of the first trench 11 and faces the second semiconductor region 7 with the gate insulating film 12 interposed therebetween. . The gate electrode 13 passes through the depth position of the boundary between the first semiconductor region 6 and the second semiconductor region 7 in the depth direction of the first trench 11 .
  • the gate electrode 13 has an upper end located in a thickness range between the first main surface 3 and the bottom of the first semiconductor region 6 (second semiconductor region 7), and the bottom of the first semiconductor region 6 (second semiconductor region 7). It has a lower edge located in the thickness range between the two semiconductor regions 7 ) and the bottom wall of the first trench 11 .
  • the upper end of the gate electrode 13 is formed flat in this embodiment.
  • the gate electrode 13 is embedded with a gap from the first main surface 3 to the bottom wall side of the first trench 11 .
  • the gate electrode 13 is embedded with a space from the depth position of the intermediate portion of the first trench 11 to the bottom wall side of the first trench 11 .
  • the gate electrode 13 includes a plurality of lead portions 13a led from the bottom wall side of the first trench 11 to the opening side.
  • the number of the plurality of lead-out portions 13a is arbitrary.
  • the plurality of lead-out portions 13a includes a pair of lead-out portions 13a spaced apart in the second direction Y in this embodiment.
  • a pair of lead portions 13a are formed at both end portions of the first trench 11 in this embodiment.
  • the plurality of lead-out portions 13a each extend in the second direction Y in plan view.
  • the plurality of lead portions 13a partition the wall surface of the first trench 11 and the recess on the opening side of the first trench 11 on the opening side.
  • the opening-side recess is partitioned into strips extending in the second direction Y in plan view.
  • the plurality of lead portions 13 a may protrude upward from the first main surface 3 .
  • the plurality of lead portions 13a may be led out from the first trench 11 onto the first main surface 3 with a portion of the gate insulating film 12 interposed therebetween.
  • the plurality of lead portions 13 a may be positioned on the bottom wall side of the first trench 11 with respect to the first main surface 3 .
  • the gate electrode 13 may include at least one of metallic and non-metallic conductors. Gate electrode 13 may contain at least one of tungsten, aluminum, copper, an aluminum alloy, a copper alloy, and conductive polysilicon. Gate electrode 13 preferably includes a non-metallic conductor (conductive polysilicon).
  • the conductive polysilicon may be p-type polysilicon or n-type polysilicon. The conductive polysilicon is preferably n-type polysilicon.
  • the buried insulator 14 is buried on the opening side of the first trench 11 so as to cover the gate electrode 13 in the first trench 11 .
  • the embedded insulator 14 is specifically embedded in the opening-side recess defined by the gate electrode 13 .
  • a buried insulator 14 is provided as a field insulator to relieve the electric field to the first trench 11 .
  • the buried insulator 14 is configured such that the area facing the first semiconductor region 6 exceeds that of the gate electrode 13 facing the first semiconductor region 6 .
  • the embedded insulator 14 has a thickness exceeding the thickness of the gate electrode 13 in the depth direction of the first trench 11 .
  • Buried insulator 14 includes at least one of a silicon oxide film, a silicon nitride film, an aluminum oxide film, a zirconium oxide film, a hafnium oxide film and a tantalum oxide film.
  • the embedded insulator 14 is preferably made of a silicon oxide film.
  • the embedded insulator 14 is preferably made of the same material as the gate insulating film 12 . In this case, the embedded insulator 14 preferably consists of an insulating deposition film and has a density different from that of the gate insulating film 12 .
  • the semiconductor device 1A includes a plurality of mesa portions 15 partitioned by a plurality of first trench structures 10 on the first main surface 3 (first semiconductor regions 6).
  • the plurality of mesa portions 15 are each partitioned into strips extending in the second direction Y in regions between the plurality of pairs of first trench structures 10 adjacent to each other.
  • the multiple mesa portions 15 include multiple first mesa portions 15A (first regions) and multiple second mesa portions 15B (second regions).
  • the plurality of first mesa portions 15A are arranged at intervals in the first direction X so as to sandwich one mesa portion 15 therebetween.
  • the plurality of second mesa portions 15B are alternately arranged along the first direction X with the plurality of first mesa portions 15A so as to sandwich one first mesa portion 15A between the plurality of mesa portions 15 .
  • a plurality of first mesa portions 15A are provided as the "drain mesa portion" of the MISFET
  • a plurality of second mesa portions 15B are provided as the "source mesa portion" of the MISFET.
  • the semiconductor device 1A includes a plurality of (two in this embodiment) trench connection structures 20 (groove connection structures) formed on the first main surface 3 so as to be connected to the first trench structures 10 .
  • the plurality of trench connection structures 20 includes the trench connection structure 20 on one side (first side surface 5A side) connecting the first ends of the plurality of first trench structures 10 and the second trench connection structure 20 of the plurality of first trench structures 10 . It includes a trench connection structure 20 on the other side (second side surface 5B side) that connects the ends.
  • the trench connection structure 20 on the other side has the same structure as the trench connection structure 20 on the one side except that it is connected to the second end of the first trench structure 10 .
  • the configuration of the trench connection structure 20 on one side will be described, and the description of the configuration of the trench connection structure 20 on the other side will be omitted.
  • the trench connection structure 20 is formed in the inner part of the first main surface 3 with a space from the periphery of the first main surface 3 .
  • the trench connection structure 20 is formed in a strip shape extending in a direction (specifically, the second direction Y) intersecting the direction in which the plurality of first trench structures 10 extends, and is connected to one end of the plurality of first trench structures 10 . ing.
  • the trench connection structure 20 penetrates the first semiconductor region 6 to reach the second semiconductor region 7 . That is, the trench connection structure 20 partitions the plurality of mesa portions 15 (the plurality of first mesa portions 15A and the plurality of second mesa portions 15B) together with the plurality of first trench structures 10 .
  • the trench connection structure 20 may have a width in the second direction Y of 0.01 ⁇ m or more and 10 ⁇ m or less (preferably 0.1 ⁇ m or more and 2 ⁇ m or less).
  • the trench connection structure 20 may have a width approximately equal to the width of the first trench structure 10 .
  • the trench connection structures 20 may each have a depth of 0.2 ⁇ m to 30 ⁇ m (preferably 0.5 ⁇ m to 10 ⁇ m).
  • the trench connection structure 20 may have a depth approximately equal to the depth of the first trench structure 10 .
  • the trench connection structure 20 includes connection trenches 21 , connection insulating films 22 and connection electrodes 23 .
  • the connection trenches 21 are formed in the first main surface 3 so as to communicate with the plurality of first trenches 11 and define wall surfaces (side walls and bottom walls) of the trench connection structure 20 .
  • the wall surfaces (side walls and bottom walls) of the trench connection structure 20 continue to the wall surfaces (side walls and bottom walls) of the plurality of first trenches 11 .
  • the connection trench 21 exposes the first semiconductor region 6 and the second semiconductor region 7 from the wall surface.
  • connection trench 21 may be formed in a tapered shape in which the opening width narrows from the first main surface 3 side toward the bottom wall side in a cross-sectional view.
  • connection trench 21 may be formed perpendicular to first main surface 3 .
  • the bottom wall side corners of the connection trenches 21 may be curved.
  • the entire bottom wall of connection trench 21 may be curved toward second main surface 4 .
  • connection insulating film 22 covers the sidewalls and bottom walls of the connection trench 21 in a film form.
  • the connection insulating film 22 covers the sidewalls and the bottom wall of the connection trench 21 on the opening side and the bottom wall side of the connection trench 21 and defines a recess space in the connection trench 21 .
  • the connection insulating film 22 continues to the plurality of gate insulating films 12 at the portions communicating with the plurality of first trenches 11 .
  • connection insulating film 22 may have a thickness of 5 nm or more and 1000 nm or less.
  • the connection insulating film 22 preferably has a thickness substantially equal to the thickness of the gate insulating film 12 .
  • Connection insulating film 22 includes at least one of a silicon oxide film, a silicon nitride film, an aluminum oxide film, a zirconium oxide film, a hafnium oxide film and a tantalum oxide film.
  • the connection insulating film 22 is preferably made of the same material as the gate insulating layer.
  • connection electrode 23 is embedded in the connection trench 21 with the connection insulating film 22 interposed therebetween, and faces the first semiconductor region 6 and the second semiconductor region 7 .
  • the connection electrode 23 continues to the plurality of gate electrodes 13 at the portion communicating with the plurality of first trenches 11 .
  • the connection electrode 23 continues to a plurality of lead portions 13a. Thereby, the connection electrode 23 is fixed at the same potential as the gate electrode 13 .
  • connection electrode 23 connected to the lead portion 13 a may be included in the component of the connection electrode 23 or may be included in the component of the gate electrode 13 .
  • Connection electrode 23 has an upper end located on the first main surface 3 side with respect to the upper end of gate electrode 13 .
  • the connection electrode 23 may protrude above the first main surface 3 .
  • the connection electrode 23 may be drawn out from the connection trench 21 onto the first main surface 3 with a portion of the connection insulating film 22 interposed therebetween.
  • the connection electrode 23 may be located on the bottom wall side of the connection trench 21 with respect to the first main surface 3 .
  • connection electrode 23 may contain at least one of metallic and non-metallic conductors. Connection electrode 23 may contain at least one of tungsten, aluminum, copper, an aluminum alloy, a copper alloy, and conductive polysilicon. The connection electrode 23 is preferably made of the same material as the gate electrode 13 .
  • the semiconductor device 1A includes a main surface insulating film 24 that selectively covers the first main surface 3 .
  • a main surface insulating film 24 covers the plurality of first trench structures 10 and the plurality of trench connection structures 20 on the first main surface 3 .
  • the principal surface insulating film 24 covers the entire first principal surface 3 and continues to the first to fourth side surfaces 5A to 5D.
  • Main surface insulating film 24 may have a flat surface extending along first main surface 3 .
  • the flat surface of the main surface insulating film 24 may have grinding marks.
  • the main surface insulating film 24 may have a thickness of 0.1 ⁇ m or more and 2 ⁇ m or less. The thickness of main surface insulating film 24 preferably exceeds the thickness of gate insulating film 12 .
  • Main surface insulating film 24 includes at least one of a silicon oxide film, a silicon nitride film, an aluminum oxide film, a zirconium oxide film, a hafnium oxide film and a tantalum oxide film.
  • the main surface insulating film 24 is preferably made of a silicon oxide film.
  • the main surface insulating film 24 is made of the same material as the embedded insulator 14 and formed integrally with the embedded insulator 14 . That is, the main surface insulating film 24 enters the plurality of first trenches 11 from above the first main surface 3 as part of the embedded insulator 14 .
  • the main surface insulating film 24 is formed of an insulating film in which portions of the plurality of embedded insulators 14 protruding from the plurality of first trenches 11 are integrated in a film shape on the first main surface 3 .
  • the semiconductor device 1A includes a plurality of first electrodes 25 electrically connected to the first semiconductor regions 6 at the plurality of first mesa portions 15A.
  • the plurality of first electrodes 25 are provided as "drain connection electrodes" in this embodiment.
  • the plurality of first electrodes 25 penetrate through the main surface insulating film 24 and are connected to the plurality of first mesa portions 15A, respectively.
  • the multiple first electrodes 25 are arranged in multiple first connection openings 26 formed in the main surface insulating film 24 .
  • the plurality of first electrodes 25 are each formed in a strip shape extending in the direction in which the first trench structure 10 extends (that is, the second direction Y) in plan view. That is, the plurality of first electrodes 25 form current paths extending along the plurality of first mesa portions 15A. It is preferable that the plurality of first electrodes 25 are connected to the central portions of the first mesa portions 15A corresponding to the plurality of first trench structures 10 at intervals in plan view.
  • the plurality of first electrodes 25 each have a length less than the length of the plurality of first trenches 11 in the second direction Y in plan view, and are spaced inward from both end portions of the plurality of first trenches 11 . are formed respectively. Both ends of the plurality of first electrodes 25 face the trench connection structure 20 in the second direction Y with a portion of the first semiconductor region 6 interposed therebetween.
  • the plurality of first electrodes 25 are each made of metal.
  • the multiple first electrodes 25 each have a laminated structure including a first barrier film 27 and a first electrode main body 28 in this embodiment.
  • the first barrier film 27 is formed in a film shape along the inner wall of the first connection opening 26 .
  • the first barrier film 27 may be made of a titanium-based metal film.
  • the first barrier film 27 may have a single layer structure or a laminated structure including one or both of a titanium film and a titanium nitride film.
  • the first electrode body 28 is embedded in the first connection opening 26 with the first barrier film 27 interposed therebetween, and is electrically connected to the first mesa portion 15A (first semiconductor region 6) with the first barrier film 27 interposed therebetween.
  • the first electrode body 28 may comprise at least one of tungsten, aluminum, copper, aluminum alloys and copper alloys.
  • the first electrode body 28 comprises tungsten in this form.
  • the plurality of first electrodes 25 may be composed only of the first electrode body 28 without the first barrier film 27 .
  • the semiconductor device 1A includes a plurality of n-type first impurity regions 29 formed in the first semiconductor region 6 in the plurality of first mesa portions 15A. That is, the plurality of first impurity regions 29 are arranged at intervals in the first direction X so as to sandwich one mesa portion 15 between the plurality of mesa portions 15 .
  • the first impurity region 29 is formed as a "drain region" in this embodiment.
  • the multiple first impurity regions 29 are electrically connected to the multiple first electrodes 25 at the multiple first mesa portions 15A, respectively.
  • the multiple first impurity regions 29 have a higher n-type impurity concentration than the first semiconductor region 6 .
  • the n-type impurity concentration of the plurality of first impurity regions 29 may be 1 ⁇ 10 18 cm ⁇ 3 or more and 1 ⁇ 10 21 cm ⁇ 3 or less (approximately 1 ⁇ 10 19 cm ⁇ 3 in this embodiment).
  • the multiple first impurity regions 29 preferably contain a pentavalent element different from that of the first semiconductor region 6 . It is particularly preferable that the plurality of first impurity regions 29 contain a pentavalent element having a diffusion coefficient less than that of the pentavalent element of the first semiconductor region 6 .
  • the plurality of first impurity regions 29 preferably contain arsenic as an example of a pentavalent element.
  • the plurality of first impurity regions 29 have substantially the same structure except for the formation position.
  • the structure of one first impurity region 29 will be described below.
  • the first impurity regions 29 are formed in the surface layer portion of the first main surface 3 spaced apart from the plurality of first trench structures 10 in the corresponding first mesa portions 15A.
  • the first impurity region 29 is formed in a strip shape extending in the direction in which the first trench structure 10 extends (that is, the second direction Y) in plan view.
  • the first impurity region 29 is preferably formed in the central portion of the corresponding first mesa portion 15A in plan view.
  • the first impurity region 29 has a length less than the length of the first trench structure 10 in the second direction Y, and is spaced inwardly from both end portions of the first trench structure 10 . Both ends of the first impurity region 29 face the trench connection structure 20 in the second direction Y with a portion of the first semiconductor region 6 interposed therebetween.
  • the first impurity region 29 extends in the lateral direction (first direction X and second direction Y) along the first main surface 3 when viewed in cross section. Specifically, the first impurity region 29 is formed at a depth position on the first main surface 3 side with respect to the upper end portion of the gate electrode 13 . The first impurity region 29 faces the buried insulator 14 with a portion of the first semiconductor region 6 interposed in the lateral direction along the first main surface 3 . The first impurity region 29 is separated from the upper end portion of the gate electrode 13 toward the first main surface 3 side and does not face the gate electrode 13 in the lateral direction along the first main surface 3 . This relaxes the electric field applied to the plurality of first trench structures 10 .
  • the first impurity region 29 may have a thickness of 10 nm or more and 150 nm or less (preferably 50 nm or more and 100 nm or less).
  • the first impurity region 29 is spaced from the upper end of the gate electrode 13 by 0.1 ⁇ m or more and 2 ⁇ m or less (preferably 0.5 ⁇ m or more and 1.5 ⁇ m or less) in the thickness direction (normal direction Z) of the chip 2 . It is preferably formed
  • the semiconductor device 1A includes a plurality of second trench structures 30 (second trench structures) formed in the first main surface 3 at the plurality of second mesa portions 15B. That is, the plurality of second trench structures 30 are formed in each of the plurality of mesa portions 15 without the first impurity region 29 among the plurality of mesa portions 15 .
  • the plurality of second trench structures 30 are alternately arranged along the first direction X so as to sandwich one first impurity region 29 in the plurality of mesa portions 15 .
  • the plurality of second trench structures 30 are formed in the corresponding second mesa portions 15B through the main surface insulating film 24 in this embodiment. Specifically, the plurality of second trench structures 30 are formed in the second mesa portion 15B through the plurality of second connection openings 31 formed in the main surface insulating film 24, respectively. That is, the plurality of second trench structures 30 includes a portion located within the chip 2 and a portion located within the main surface insulating film 24 .
  • the plurality of second trench structures 30 are formed spaced apart from the plurality of first trench structures 10 at the corresponding second mesa portions 15B.
  • the plurality of second trench structures 30 are each formed in a strip shape extending in the direction in which the first trench structures 10 extend (that is, the second direction Y) in plan view. That is, the plurality of second trench structures 30 form current paths extending along the plurality of second mesa portions 15B. It is preferable that the plurality of second trench structures 30 are formed respectively in the center portions of the corresponding second mesa portions 15B in plan view.
  • the plurality of second trench structures 30 each have a length less than the length of the plurality of first trenches 11 in the second direction Y and are spaced inwardly from both ends of the plurality of first trenches 11 respectively. formed.
  • the plurality of second trench structures 30 face the plurality of first impurity regions 29 in the first direction X with the plurality of first trench structures 10 interposed therebetween. Both ends of the plurality of second trench structures 30 face the trench connection structure 20 with respect to the second direction Y with a portion of the first semiconductor region 6 interposed therebetween.
  • a plurality of second trench structures 30 penetrate the first semiconductor region 6 to reach the second semiconductor region 7 .
  • the plurality of second trench structures 30 are formed deeper than the plurality of first trench structures 10 in this embodiment.
  • the multiple second trench structures 30 penetrate the first semiconductor region 6 and the second semiconductor region 7 and reach the third semiconductor region 8 .
  • a plurality of second trench structures 30 each have a bottom wall located within the third semiconductor region 8 .
  • the distance between the first trench structure 10 and the second trench structure 30 may be 0.01 ⁇ m or more and 10 ⁇ m or less (preferably 0.1 ⁇ m or more and 0.5 ⁇ m or less).
  • Each of the plurality of second trench structures 30 may have a width in the first direction X of 0.01 ⁇ m to 10 ⁇ m (preferably 0.1 ⁇ m to 0.5 ⁇ m).
  • the width of the plurality of second trench structures 30 may be greater than or equal to the width of the first trench structures 10 or less than the width of the first trench structures 10 .
  • the plurality of second trench structures 30 may each have a depth of 0.2 ⁇ m to 30 ⁇ m (preferably 0.5 ⁇ m to 10 ⁇ m).
  • the plurality of second trench structures 30 each have trench electrode structures electrically connected to the first semiconductor region 6 and the second semiconductor region 7 .
  • the internal structure of one second trench structure 30 will be described below.
  • Second trench structure 30 includes a second trench 32 and a second electrode 33 .
  • the second electrode 33 is provided as a "source connection electrode” in this embodiment. That is, the second trench structure 30 is provided as a "trench source structure” in this form.
  • the second trench 32 is formed in the first main surface 3 through the main surface insulating film 24 and defines the wall surfaces (side walls and bottom wall) of the second trench structure 30 .
  • the second trench 32 includes a second connection opening 31 formed in the main surface insulating film 24 in this embodiment. Specifically, the second trench 32 penetrates the main surface insulating film 24 , the first semiconductor region 6 and the second semiconductor region 7 to reach the third semiconductor region 8 .
  • the second trench 32 exposes the first semiconductor region 6, the second semiconductor region 7, the third semiconductor region 8 and the main surface insulating film 24 from the wall surface.
  • the second trench 32 may be formed in a tapered shape in which the opening width narrows from the first main surface 3 side toward the bottom wall side in a cross-sectional view.
  • the second trenches 32 may be formed perpendicular to the first main surface 3 .
  • the bottom wall side corner portion of the second trench 32 may be formed in a curved shape.
  • the entire bottom wall of the second trench 32 may be curved toward the second main surface 4 side.
  • the second electrode 33 is embedded in the second trench 32 without an insulating film interposed therebetween.
  • the second electrode 33 is mechanically and electrically connected to the first semiconductor region 6 , the second semiconductor region 7 and the third semiconductor region 8 within the second trench 32 and is mechanically connected to the main surface insulating film 24 .
  • the second electrode 33 has a portion located on the chip 2 side with respect to the first main surface 3 and a portion located on the main surface insulating film 24 side with respect to the first main surface 3 in the second trench 32 . have. That is, the second electrode 33 has an upper end that protrudes upward from the first main surface 3 . Further, the upper end of the second electrode 33 protrudes upward from the upper end of the gate electrode 13 (the upper end of the lead-out portion 13a).
  • the second electrode 33 may contain at least one of metallic and non-metallic conductors.
  • the second electrode 33 is preferably made of a conductive material different from that of the gate electrode 13 .
  • the second electrode 33 preferably contains metal.
  • the second electrode 33 has a laminated structure including a second barrier film 34 and a second electrode body 35 in this embodiment.
  • the second barrier film 34 is formed in a film shape along the side walls and the bottom wall of the second trench 32 and covers the first semiconductor region 6, the second semiconductor region 7 and the main surface insulating film 24 inside the second trench 32. are doing.
  • the second barrier film 34 defines a recess space within the second trench 32 .
  • the second barrier film 34 may be made of a titanium-based metal film.
  • the second barrier film 34 may have a single layer structure or a laminated structure including one or both of a titanium film and a titanium nitride film.
  • the second barrier film 34 is preferably made of the same material as the first barrier film 27 .
  • the second electrode main body 35 is embedded in the second trench 32 with the second barrier film 34 interposed therebetween, and separates the first semiconductor region 6 , the second semiconductor region 7 and the main surface insulating film 24 with the second barrier film 34 interposed therebetween. covered.
  • the second electrode body 35 is electrically connected to the first semiconductor region 6 and the second semiconductor region 7 via the second barrier film 34 .
  • the second electrode body 35 may contain at least one of tungsten, aluminum, copper, an aluminum alloy and a copper alloy.
  • the second electrode body 35 is preferably made of the same material as the first electrode body 28 .
  • the second electrode body 35 comprises tungsten in this form.
  • the second electrode 33 may be composed of only the second electrode body 35 without the second barrier film 34 .
  • the semiconductor device 1A includes a plurality of n-type second impurity regions 36 formed in the first semiconductor region 6 in the plurality of second mesa portions 15B. That is, the plurality of second impurity regions 36 are formed in the mesa portion 15 different from the plurality of first impurity regions 29 .
  • the plurality of second impurity regions 36 are alternately arranged along the first direction X with the plurality of first impurity regions 29 so as to sandwich one first impurity region 29 therebetween.
  • the second impurity region 36 is formed as a "source region" in this embodiment.
  • the plurality of second impurity regions 36 are electrically connected to the plurality of second electrodes 33, respectively.
  • the multiple second impurity regions 36 have a higher n-type impurity concentration than the first semiconductor region 6 .
  • the n-type impurity concentration of the plurality of second impurity regions 36 may be 1 ⁇ 10 18 cm ⁇ 3 or more and 1 ⁇ 10 21 cm ⁇ 3 or less (approximately 1 ⁇ 10 19 cm ⁇ 3 in this embodiment).
  • the n-type impurity concentration (peak value) of the plurality of second impurity regions 36 is preferably substantially equal to the n-type impurity concentration (peak value) of the plurality of first impurity regions 29 .
  • the plurality of second impurity regions 36 preferably contain a pentavalent element different from that of the first semiconductor region 6 . It is particularly preferable that the plurality of second impurity regions 36 contain a pentavalent element having a diffusion coefficient less than that of the pentavalent element of the second semiconductor region 7 .
  • the plurality of second impurity regions 36 preferably contain arsenic as an example of a pentavalent element.
  • a plurality of second impurity regions 36 are formed in each corresponding second mesa portion 15B in this embodiment.
  • a plurality of second impurity regions 36 are formed on both sides of the second trench 32 in each second mesa portion 15B in this embodiment. That is, in this embodiment, at least two second impurity regions 36 face each other with one second trench structure 30 interposed in each second mesa portion 15B.
  • the plurality of second impurity regions 36 have substantially the same structure except for the formation positions. The structure of one second impurity region 36 will be described below.
  • the second impurity regions 36 are spaced from the first trench structure 10 toward the second trench structure 30 in the corresponding second mesa portion 15B.
  • the second impurity region 36 is formed in a strip shape extending in the direction in which the second trench structure 30 extends (that is, the second direction Y) in plan view.
  • the second impurity region 36 is connected to the second trench structure 30 in plan view.
  • the second impurity region 36 is directly connected to the second electrode 33 .
  • the second impurity region 36 has a length less than the length of the plurality of first trench structures 10 in the second direction Y, and is spaced inwardly from both end portions of the plurality of first trench structures 10 . ing. Both ends of the second impurity region 36 face the trench connection structure 20 in the second direction Y with a portion of the first semiconductor region 6 interposed therebetween.
  • the second impurity region 36 extends in the vertical direction (normal direction Z) along the wall surface of the second trench structure 30 in a cross-sectional view, and is formed deeper than the first impurity region 29 . That is, the second impurity region 36 has a bottom located closer to the second semiconductor region 7 than the bottom of the first impurity region 29 in the thickness direction of the chip 2 .
  • the second impurity region 36 extends obliquely with respect to the first main surface 3 along the side wall (taper angle) of the second trench structure 30 .
  • the second impurity region 36 extends in a layer shape along the normal direction Z in the region between the first main surface 3 and the second semiconductor region 7 so as to pass through the depth position of the upper end portion of the gate electrode 13 .
  • the second impurity region 36 faces the buried insulator 14 and the gate electrode 13 with a portion of the first semiconductor region 6 interposed in the lateral direction along the first main surface 3 .
  • the second impurity region 36 is in contact with the main surface insulating film 24 at the portion exposed from the first main surface 3 .
  • the second impurity region 36 is connected to the second semiconductor region 7 in this form.
  • the second impurity region 36 is electrically connected to the entire portion of the second electrode 33 located within the thickness range of the first main surface 3 and the bottom of the first semiconductor region 6 .
  • the second impurity region 36 may be formed so that the width along the first direction X is uniform from the first main surface 3 toward the second semiconductor region 7 side.
  • the second impurity region 36 may be formed such that the width along the first direction X gradually decreases from the first main surface 3 toward the second semiconductor region 7 side.
  • the second impurity region 36 may be formed such that the p-type impurity concentration is uniform from the first main surface 3 toward the second semiconductor region 7 side.
  • the second impurity region 36 may be formed such that the p-type impurity concentration gradually decreases from the first main surface 3 toward the second semiconductor region 7 side.
  • the second impurity region 36 may form an offset region at the connecting portion with the second semiconductor region 7 .
  • the offset region contains the trivalent element (p-type impurity) of the second semiconductor region 7 and the pentavalent element (n-type impurity) of the second impurity region 36, and has a p-type impurity concentration exceeding the n-type impurity concentration. area.
  • the offset region may replace part of the second semiconductor region 7 with an n-type region so that part of the second semiconductor region 7 becomes part of the second impurity region 36 .
  • the second impurity region 36 may be formed in the first semiconductor region 6 with a gap from the second semiconductor region 7 toward the first main surface 3 side so that no offset region is formed.
  • the plurality of second impurity regions 36 are formed at intervals from the plurality of first trench structures 10 .
  • the plurality of second impurity regions 36 may be in contact with adjacent first trench structures 10 . That is, the plurality of second impurity regions 36 may be in contact with the first trench structure 10 and the second trench structure 30 within the corresponding second mesa portion 15B.
  • the plurality of second impurity regions 36 may be formed over the entire region located between the first trench structure 10 and the second trench structure 30 in the first semiconductor region 6 .
  • the semiconductor device 1A includes multiple third electrodes 37 electrically connected to the multiple first trench structures 10 .
  • the plurality of third electrodes 37 are provided as "gate connection electrodes".
  • the plurality of third electrodes 37 penetrate through the main surface insulating film 24 and mechanically connect to one or both of the plurality of first trench structures 10 (leading portions 13a) and the plurality of trench connection structures 20 (connection electrodes 23). and electrically connected.
  • the plurality of third electrodes 37 are respectively arranged in the plurality of third connection openings 38 formed in the main surface insulating film 24 .
  • the multiple third electrodes 37 are mechanically and electrically connected to the multiple trench connection structures 20 in this embodiment. That is, the plurality of third electrodes 37 are electrically connected to the plurality of first trench structures 10 via the plurality of trench connection structures 20 .
  • the plurality of third electrodes 37 are formed at intervals along the trench connection structure 20 in plan view.
  • the planar shape of the plurality of third electrodes 37 is arbitrary.
  • the plurality of third electrodes 37 may be formed in a circular shape or a square shape in plan view.
  • the plurality of third electrodes 37 may each be formed in a strip shape extending along the corresponding trench connection structure 20 in plan view.
  • the plurality of third electrodes 37 are made of metal.
  • the multiple third electrodes 37 each have a laminated structure including a third barrier film 39 and a third electrode body 40 in this embodiment.
  • the third barrier film 39 is formed like a film along the inner wall of the third connection opening 38 .
  • the third barrier film 39 may be made of a titanium-based metal film.
  • the third barrier film 39 may have a single layer structure or a laminated structure including one or both of a titanium film and a titanium nitride film.
  • the third barrier film 39 is preferably made of the same material as the first barrier film 27 .
  • the third electrode main body 40 is embedded in the third connection opening 38 with the third barrier film 39 interposed therebetween, and is electrically connected to the lead portion 13a (connection electrode 23) with the third barrier film 39 interposed therebetween.
  • the third electrode body 40 may contain at least one of tungsten, aluminum, copper, aluminum alloys and copper alloys.
  • the third electrode body 40 is preferably made of the same material as the first electrode body 28 .
  • the third electrode body 40 comprises tungsten in this form.
  • the plurality of third electrodes 37 may be composed of only the third electrode body 40 without the third barrier film 39 .
  • the semiconductor device 1 ⁇ /b>A includes a p-type bottom wall impurity region 41 formed along the bottom wall of the first trench structure 10 in the second semiconductor region 7 .
  • the bottom wall impurity region 41 is formed in the second semiconductor region 7 and has a p-type impurity concentration higher than that of the second semiconductor region 7 in this embodiment.
  • the p-type impurity concentration of bottom wall impurity region 41 is preferably lower than the p-type impurity concentration of third semiconductor region 8 .
  • the p-type impurity concentration of bottom wall impurity region 41 may be 1 ⁇ 10 16 cm ⁇ 3 or more and 1 ⁇ 10 19 cm ⁇ 3 or less (approximately 1 ⁇ 10 17 cm ⁇ 3 in this embodiment).
  • the bottom wall impurity region 41 is formed in a strip shape extending along the bottom wall of the first trench structure 10 at intervals from the plurality of second trench structures 30 in plan view.
  • the bottom wall impurity region 41 faces the gate electrode 13 on the bottom wall of the first trench structure 10 with the gate insulating film 12 interposed therebetween.
  • Bottom wall impurity region 41 may cover the bottom wall and side walls of first trench structure 10 at the lower end of first trench structure 10 .
  • the bottom wall impurity region 41 may cover the bottom wall of the trench connection structure 20 in the second semiconductor region 7 .
  • bottom wall impurity region 41 may be formed in a strip shape extending along the bottom wall of trench connection structure 20 in plan view.
  • the bottom wall impurity region 41 may expose the bottom wall of the trench connection structure 20 .
  • the bottom wall impurity region 41 is formed at a distance from the bottom of the second semiconductor region 7 (the third semiconductor region 8 ) to the bottom wall side of the first trench structure 10 and sandwiches part of the second semiconductor region 7 . It faces the third semiconductor region 8 .
  • the bottom of bottom wall impurity region 41 is spaced from the bottom of second semiconductor region 7 (third semiconductor region 8) by 0.1 ⁇ m or more and 2.5 ⁇ m or less (preferably 1 ⁇ m or more and 2 ⁇ m or less).
  • the bottom wall impurity region 41 is further formed with a space from the bottom of the first semiconductor region 6 to the bottom of the second semiconductor region 7 .
  • Bottom wall impurity region 41 includes a bulging portion 41a projecting from the bottom wall of first trench structure 10 in the direction along first main surface 3 in this embodiment.
  • the bulging portion 41a is formed with a space from the bottom portion of the first semiconductor region 6 toward the second semiconductor region 7 side, and sandwiches part of the second semiconductor region 7 in the thickness direction of the chip 2 to form the first semiconductor region. It faces the bottom of 6.
  • the bulging portion 41a faces the side wall of the first trench structure 10 in the thickness direction of the chip 2 . If the second impurity region 36 is spaced apart from the first trench structure 10 , the bulging portion 41 a does not face the second impurity region 36 in the thickness direction of the chip 2 .
  • the bottom wall impurity region 41 may have a thickness of 10 nm or more and 500 nm or less.
  • the thickness of bottom wall impurity region 41 is preferably 100 nm or more and 300 nm or less.
  • the thickness of bottom wall impurity region 41 is the distance between the bottom wall of first trench structure 10 and the bottom of bottom wall impurity region 41 .
  • the bottom wall impurity region 41 has a width in the first direction X exceeding the width of the bottom wall of the first trench structure 10 .
  • the width of bottom wall impurity region 41 is defined by the width of the most protruded region in bottom wall impurity region 41 .
  • the width of bottom wall impurity region 41 may exceed the opening width of first trench structure 10 .
  • the width of bottom wall impurity region 41 may be 0.1 ⁇ m or more and 0.5 ⁇ m or less.
  • bottom wall impurity region 41 includes bulging portion 41a.
  • bottom wall impurity region 41 may be formed only in a region along the bottom wall of first trench structure 10 without bulging portion 41a.
  • the bottom wall impurity region 41 may be formed in a film shape in a region along the bottom wall of the first trench structure 10 .
  • the width of the bottom wall impurity region 41 may be substantially equal to the width of the bottom wall of the first trench structure 10 .
  • the semiconductor device 1A includes a MISFET channel 42 formed in a region along the bottom wall of the first trench structure 10 in the second semiconductor region 7 (see the two-dot chain line in FIG. 8).
  • Channels 42 in this form, include a high concentration channel 42A and a low concentration channel 42B.
  • High-concentration channel 42 A is formed in bottom wall impurity region 41
  • low-concentration channel 42 B is formed in a portion of second semiconductor region 7 located between first semiconductor region 6 and bottom wall impurity region 41 .
  • the high-concentration channel 42A bottom wall impurity region 41 prevents the depletion layer extending from the first semiconductor region 6 from overlapping in the region along the bottom wall of the first trench structure 10. As a result, punch-through of the first semiconductor region 6 is suppressed, and a decrease in breakdown voltage is suppressed.
  • the low concentration channel 42B allows the depletion layer to spread from the boundary between the first semiconductor region 6 and the second semiconductor region 7. FIG. As a result, the effect of improving the breakdown voltage due to the depletion layer can be obtained.
  • the semiconductor device 1A includes a first interlayer insulating film 50 laminated on the main surface insulating film 24 .
  • the first interlayer insulating film 50 may contain at least one of silicon oxide and silicon nitride.
  • the first interlayer insulating film 50 covers the entire main surface insulating film 24 and continues to the first to fourth side surfaces 5A to 5D.
  • First interlayer insulating film 50 may have a flat surface extending along first main surface 3 .
  • the flat surface of the first interlayer insulating film 50 may have grinding marks.
  • the first interlayer insulating film 50 includes a plurality of first lower openings 51 , a plurality of second lower openings 52 and a plurality of third lower openings 53 .
  • the multiple first lower openings 51 expose the multiple first electrodes 25 respectively.
  • the plurality of first lower openings 51 are arranged at intervals in a one-to-many correspondence relationship with respect to each first electrode 25 so as to expose each first electrode 25 from a plurality of locations.
  • the plurality of first lower openings 51 are arranged in a matrix with respect to the plurality of first electrodes 25 so as to face each other in the first direction X and the second direction Y in plan view.
  • the multiple first lower openings 51 are each formed in a strip shape extending along the first electrode 25 in plan view.
  • the plurality of first lower openings 51 may each be circular, oval, or polygonal in plan view.
  • the plurality of second lower openings 52 expose the plurality of second electrodes 33, respectively.
  • the plurality of second lower openings 52 are arranged at intervals in a one-to-many correspondence relationship with respect to each second electrode 33 so as to expose each second electrode 33 from a plurality of locations.
  • the plurality of second lower openings 52 are arranged in a matrix with respect to the plurality of second electrodes 33 so as to face each other in the first direction X and the second direction Y in plan view.
  • the plurality of second lower openings 52 are further shifted in the second direction Y from the plurality of first lower openings 51 so as not to face the plurality of first lower openings 51 in the first direction X in plan view. arrayed.
  • the plurality of second lower openings 52 are each formed in a strip shape extending along the second electrode 33 in plan view.
  • the plurality of second lower openings 52 may each be circular, oval, or polygonal in plan view.
  • the plurality of third lower openings 53 expose the plurality of third electrodes 37, respectively.
  • the multiple third lower openings 53 are provided in a one-to-one correspondence with the multiple third electrodes 37 .
  • the plurality of third lower openings 53 may each be circular, oval, or polygonal in plan view.
  • the plurality of third lower openings 53 may each be formed in a strip shape extending along each third electrode 37 in plan view.
  • semiconductor device 1A includes first interlayer wiring 54 arranged on first interlayer insulating film 50 .
  • First interlayer wiring 54 may each contain at least one of titanium, tungsten, aluminum, copper, an aluminum alloy, a copper alloy, and conductive polysilicon.
  • the first interlayer wiring 54 is a Cu film (a Cu film with a purity of 99% or more), a pure Al film (an Al film with a purity of 99% or more), an AlCu alloy film, an AlSi alloy film, or an AlSiCu alloy film.
  • Each may include at least one.
  • the number and routing form of the first interlayer wiring 54 are arbitrary, and are not limited to a specific number and routing form.
  • the first interlayer wiring 54 includes at least one (one in this embodiment) first lower wiring 55, at least one (plural in this embodiment) second lower wiring 56, and at least one It includes one (one in this embodiment) third lower wiring 57 .
  • the first lower wiring 55 is the "drain wiring”
  • the second lower wiring 56 is the “source wiring”
  • the third lower wiring 57 is the "gate wiring”.
  • the first lower wiring 55 is arranged in the form of a film on the first interlayer insulating film 50 and covers the plurality of first lower openings 51 . In this form, the first lower wiring 55 overlaps all the first trench structures 10 and all the second trench structures 30 in plan view.
  • the first lower wiring 55 preferably covers at least the inner portions of all first trench structures 10 and at least the inner portions of all second trench structures 30 in plan view.
  • the first lower wiring 55 covers the inner part of all the first trench structures 10 so as to expose both ends of all the first trench structures 10 in plan view.
  • the first lower wiring 55 covers both end portions and inner portions of all the second trench structures 30 in plan view.
  • the first lower wiring 55 covers all the first lower openings 51 and exposes all the second lower openings 52 .
  • the first lower wiring 55 has a plurality of removed portions 55a that expose the plurality of second lower openings 52, respectively.
  • the plurality of removed portions 55a each have a wall surface positioned above the main surface insulating film 24 in a plan view, and surround the corresponding second lower openings 52 on the main surface insulating film 24.
  • the plurality of removed portions 55a are formed as openings that expose the corresponding second lower openings 52 respectively.
  • the plurality of removed portions 55a are each formed in a quadrangular shape (specifically, a rectangular shape extending along the first lower opening 51) in plan view.
  • the plurality of removed portions 55a may each be formed in a circular shape, an oval shape, or a polygonal shape in plan view.
  • the first lower wiring 55 enters all the first lower openings 51 from above the first interlayer insulating film 50 and is electrically connected to all the first electrodes 25 in all the first lower openings 51 . It is Thereby, the single first lower wiring 55 is electrically connected to all the first mesa portions 15A (first impurity regions 29).
  • the first lower wiring 55 may be formed in a rectangular shape or a polygonal shape in plan view.
  • a plurality of second lower wirings 56 are arranged in a film form on the first interlayer insulating film 50 at intervals from the first lower wirings 55 and cover the plurality of second lower openings 52 respectively.
  • the plurality of second lower wirings 56 respectively cover the corresponding second lower openings 52 in a one-to-one correspondence.
  • the plurality of second lower wirings 56 are arranged in the plurality of removed portions 55a of the first lower wiring 55, respectively.
  • a plurality of second lower wirings 56 enter the corresponding second lower openings 52 from above the first interlayer insulating film 50 and electrically connect the corresponding second electrodes 33 in the corresponding second lower openings 52 . properly connected. Thereby, the plurality of second lower wirings 56 are electrically connected to the plurality of second mesa portions 15B (second impurity regions 36).
  • each of the plurality of second lower wirings 56 has a planar shape similar to part or all of the planar shape of the corresponding removed portion 55a in plan view.
  • the total planar area of the plurality of second lower wirings 56 is preferably less than the planar area of the single first lower wiring 55 .
  • the third lower wiring 57 is arranged in a film form on the first interlayer insulating film 50 with a space from the first lower wiring 55 and the second lower wiring 56 , and the plurality of third lower openings 53 are formed. covered. Specifically, the third lower wiring 57 is arranged in a region between the peripheral edge of the first interlayer insulating film 50 and the peripheral edge of the first lower wiring 55 .
  • the third lower wiring 57 enters the plurality of third lower openings 53 from above the first interlayer insulating film 50 and is electrically connected to the plurality of third electrodes 37 within the plurality of third lower openings 53 . ing. That is, the third lower wiring 57 is electrically connected to the plurality of first trench structures 10 (gate electrodes 13) through the plurality of third electrodes 37. As shown in FIG.
  • the third lower wiring 57 includes a pad portion 57a and a line portion 57b in this form.
  • the pad portion 57a is an island-shaped portion formed relatively wide in plan view.
  • the pad portion 57a is arranged in an arbitrary region that overlaps the peripheral portion of the chip 2 in plan view. In this form, the pad portion 57a is arranged in a region along the central portion of the third side surface 5C in plan view.
  • the pad portion 57a may be arranged in a region along any corner of the chip 2 in plan view.
  • the pad portion 57a is formed in a quadrangular shape in plan view.
  • the pad portion 57a may be formed in a circular shape, an oval shape, or a polygonal shape in plan view.
  • the line portion 57b is a portion drawn in a line from the pad portion 57a onto the first interlayer insulating film 50 .
  • the line portion 57b is pulled out from the pad portion 57a in a strip shape narrower than the pad portion 57a.
  • the line portion 57b is routed so as to intersect (specifically, perpendicularly) the end portions of the plurality of first trench structures 10 in plan view.
  • the line portion 57b extends in a strip shape along at least two of the first to fourth side surfaces 5A to 5D so as to partition the inner portion of the first main surface 3 from at least two directions in plan view.
  • the line portion 57b extends along the first to third side surfaces 5A to 5C so as to partition the inner portion of the first main surface 3 from three directions in plan view.
  • the line portion 57b may extend along the first to fourth side surfaces 5A to 5D in a plan view and partition the inner portion of the first main surface 3 from four directions.
  • the line portion 57b is arranged directly above the plurality of trench connection structures 20 so as to cross both end portions of the plurality of first trench structures 10 in plan view.
  • the line portions 57b are spaced from both end portions of the plurality of second trench structures 30 to the peripheral edge side of the first interlayer insulating film 50 in plan view, and are arranged in a plurality in the stacking direction (normal direction Z). , does not face the second trench structure 30 .
  • the third lower wiring 57 enters the plurality of third lower openings 53 from above the first interlayer insulating film 50 and is electrically connected to the plurality of third electrodes 37 within the plurality of third lower openings 53 . It is Thereby, the pad portion 57a is electrically connected to the plurality of first trench structures 10 via the line portion 57b.
  • the semiconductor device 1A includes a second interlayer insulating film 60 laminated on the first interlayer insulating film 50 so as to cover the first interlayer wiring 54 .
  • the second interlayer insulating film 60 may contain at least one of silicon oxide and silicon nitride.
  • the second interlayer insulating film 60 covers the entire first interlayer insulating film 50 and continues to the first to fourth side surfaces 5A to 5D.
  • Second interlayer insulating film 60 may have a flat surface extending along first main surface 3 .
  • the flat surface of the second interlayer insulating film 60 may have grinding marks.
  • the second interlayer insulating film 60 includes at least one (plurality in this embodiment) first upper opening 61, at least one (plurality in this embodiment) second upper opening 62 and at least one (one in this embodiment) includes a third upper opening 63 of the .
  • the plurality of first upper openings 61 expose arbitrary portions of the first lower wiring 55, respectively.
  • the plurality of first upper openings 61 are arranged in a matrix so as to face each other in the first direction X and the second direction Y in plan view.
  • the plurality of first upper openings 61 are each formed in a strip shape extending in the second direction Y in plan view.
  • the plurality of first upper openings 61 may each be circular, oval, or polygonal in plan view.
  • the plurality of second upper openings 62 expose the plurality of second lower wirings 56, respectively.
  • the plurality of second upper openings 62 are provided in a one-to-one correspondence with each second lower wiring 56 in this embodiment.
  • the plurality of second upper openings 62 are arranged in a matrix so as to face each other in the first direction X and the second direction Y following the layout of the plurality of second lower wirings 56 in plan view.
  • the plurality of second upper openings 62 are arranged shifted in the second direction Y from the plurality of first upper openings 61 so as not to face the plurality of first upper openings 61 in the first direction X in plan view.
  • the plurality of second upper openings 62 are each formed in a strip shape extending along the second lower wiring 56 in plan view.
  • the plurality of second upper openings 62 may each be circular, oval, or polygonal in plan view.
  • the third upper opening 63 exposes at least the pad portion 57a of the third lower wiring 57.
  • the third upper opening 63 exposes the inner portion of the pad portion 57a at a distance from the peripheral edge of the pad portion 57a in plan view, and does not expose the line portion 57b. That is, the second interlayer insulating film 60 covers the entire line portion 57b.
  • the third upper opening 63 is formed in a planar shape (a square shape in this embodiment) along the periphery of the pad portion 57a in plan view.
  • the third upper opening 63 may be circular, oval, or polygonal in plan view.
  • semiconductor device 1A includes a second interlayer wiring 64 arranged on second interlayer insulating film 60 .
  • Second interlayer interconnection 64 may each contain at least one of titanium, tungsten, aluminum, copper, aluminum alloy, copper alloy and conductive polysilicon.
  • the second interlayer wiring 64 is a Cu film (a Cu film with a purity of 99% or more), a pure Al film (an Al film with a purity of 99% or more), an AlCu alloy film, an AlSi alloy film, or an AlSiCu alloy film. Each may include at least one.
  • the number and routing form of the second interlayer wiring 64 are arbitrary, and are not limited to a specific number and routing form.
  • the second interlayer wiring 64 includes at least one (in this embodiment, a plurality of) first upper wirings 65, at least one (in this embodiment, a plurality of) second upper wirings 66, and at least one (in this embodiment, a plurality of) second upper wirings 66. one in the form) of the third upper wiring 67 .
  • the first upper wiring 65 is provided as a "drain pad wiring”
  • the second upper wiring 66 is provided as a "source pad wiring”
  • the third upper wiring 67 is provided as a "gate pad wiring”. .
  • the plurality of first upper wirings 65 are arranged in a film form on the second interlayer insulating film 60 so as to overlap the first lower wirings 55 in plan view.
  • the plurality of first upper wirings 65 are each formed in a strip shape extending in the first direction X and arranged in the second direction Y at intervals. The plurality of first upper wirings 65 overlap the inner portions of the plurality (all in this embodiment) of the first trench structures 10 and the inner portions of the plurality (all in this embodiment) of the second trench structures 30 in plan view.
  • the plurality of first upper wirings 65 respectively cover the plurality of first upper openings 61 arranged in the first direction X, and expose the plurality of second upper openings 62 respectively.
  • the plurality of first upper wirings 65 enter the corresponding plurality of first upper openings 61 from above the second interlayer insulating film 60 , and electrically connect the first lower wirings 55 within the plurality of first upper openings 61 . It is connected to the. Thereby, the plurality of first upper wirings 65 are electrically connected to the plurality of first mesa portions 15A via the single first lower wiring 55. As shown in FIG.
  • the plurality of second upper wirings 66 are arranged in a film form on the second interlayer insulating film 60 so as to overlap the plurality of second lower wirings 56 in plan view. In this form, the plurality of second upper wirings 66 respectively overlap the plurality of second lower wirings 56 in plan view. In this embodiment, the plurality of second upper wirings 66 are each formed in a strip shape extending in the first direction X and arranged in the second direction Y at intervals.
  • the plurality of second upper wirings 66 overlap the inner portions of the plurality (all in this embodiment) of the first trench structures 10 and the inner portions of the plurality (all in this embodiment) of the second trench structures 30 in plan view. there is Specifically, the plurality of second upper wirings 66 are alternately arranged along the second direction Y with the plurality of first upper wirings 65 .
  • the plurality of second upper wirings 66 cover the plurality of second upper openings 62 arranged in the first direction X, respectively.
  • the plurality of second upper wirings 66 enter the corresponding plurality of second upper openings 62 from above the second interlayer insulating film 60 , and reach the corresponding second lower wirings 56 within the plurality of second upper openings 62 . electrically connected.
  • the plurality of second upper wirings 66 are electrically connected to the plurality of second mesa portions 15B (second trench structures 30) via the plurality of second lower wirings 56. As shown in FIG.
  • the third upper wiring 67 is arranged in a film form on the second interlayer insulating film 60 so as to cover the third upper opening 63 with a gap from the first upper wiring 65 and the second upper wiring 66 .
  • the third upper wiring 67 is arranged on the second interlayer insulating film 60 so as to overlap at least the pad portion 57a of the third lower wiring 57 in plan view. In this form, the third upper wiring 67 overlaps the pad portion 57a with a space inward from the peripheral edge of the pad portion 57a in plan view.
  • the third upper wiring 67 does not overlap the line portion 57b in plan view.
  • the third upper wiring 67 enters the third upper opening 63 from above the second interlayer insulating film 60 and is electrically connected to the pad portion 57a inside the third upper opening 63 . Thereby, the third upper wiring 67 is electrically connected to the plurality of first trench structures 10 via the line portion 57b and the third electrode 37. As shown in FIG.
  • the third upper wiring 67 is formed in a planar shape (rectangular shape in this embodiment) along the periphery of the pad portion 57a in plan view.
  • the third upper wiring 67 may be formed in a circular shape, an oval shape, or a polygonal shape in plan view.
  • semiconductor device 1A includes uppermost insulating film 70 formed on second interlayer insulating film 60 .
  • the top insulating film 70 may be called a "passivation film".
  • the uppermost insulating film 70 may have a laminated structure including an inorganic insulating film (inorganic film) and an organic insulating film (organic film) laminated in this order from the second interlayer insulating film 60 side.
  • the uppermost insulating film 70 may have a single-layer structure composed of an inorganic insulating film (inorganic film) or an organic insulating film (organic film).
  • the inorganic insulating film is preferably made of an insulating material different from that of the second interlayer insulating film 60 .
  • the inorganic insulating film may be made of, for example, a silicon nitride film.
  • the organic insulating film may be made of a photosensitive resin.
  • the organic insulating film may include at least one of polyimide film, polyamide film and polybenzoxazole film.
  • the uppermost insulating film 70 selectively covers the second interlayer wiring 64 so as to partially expose the second interlayer wiring 64, and continues to the first to fourth side surfaces 5A to 5D.
  • the uppermost insulating film 70 includes an organic insulating film
  • the uppermost insulating film 70 is spaced inwardly from the first to fourth side surfaces 5A to 5D so as to expose the peripheral portion of the second interlayer insulating film 60 in plan view.
  • the top insulating film 70 has at least one (plurality in this embodiment) first pad openings 71, at least one (plurality in this embodiment) second pad openings 72, and at least one (one in this embodiment) of third pad openings 73 .
  • the plurality of first pad openings 71 are formed at intervals inwardly from the peripheral edge portions of the plurality of first upper wirings 65, and expose the inner portions of the plurality of first upper wirings 65 as terminal electrodes.
  • the plurality of second pad openings 72 are formed at intervals inwardly from the peripheral edge portions of the plurality of second upper wirings 66 to expose the inner portions of the plurality of second upper wirings 66 as terminal electrodes.
  • the third pad openings 73 are spaced inwardly from the peripheral portion of the pad portion 57a of the third upper wiring 67 to expose the inner portion of the pad portion 57a as a terminal electrode.
  • the semiconductor device 1A includes a base electrode 75 covering the second main surface 4 of the chip 2.
  • the base electrode 75 covers the entire second principal surface 4 and extends to the first to fourth side surfaces 5A to 5D.
  • Base electrode 75 is electrically connected to second semiconductor region 7 exposed from second main surface 4 . That is, the base electrode 75 is electrically connected to the second trench structure 30 (second electrode 33) through the second semiconductor region 7. As shown in FIG.
  • the base electrode 75 may be configured such that a potential is applied from the second trench structure 30 through the second semiconductor region 7 .
  • Base electrode 75 may be configured to apply a potential to second trench structure 30 through second semiconductor region 7 .
  • the base electrode 75 may include at least one of a Ti film, Ni film, Pd film, Au film, Ag film and Al film.
  • the base electrode 75 may have a laminated structure in which at least two of Ti film, Ni film, Pd film, Au film, Ag film and Al film are laminated in any order.
  • the semiconductor device 1A has a trench gate lateral MISFET structure.
  • a gate potential is applied to the first trench structure 10 (gate electrode 13)
  • a drain potential is applied to the first mesa portion 15A
  • a source potential is applied to the second mesa portion 15B.
  • a channel 42 is formed in the region below the first trench structure 10 in the second semiconductor region 7 to connect the first electrode 25 (first mesa portion 15A) and the second electrode 33 (second mesa portion 15B).
  • a current path is formed.
  • a drain-source current flows between the first electrode 25 (first mesa portion 15A) and the second electrode 33 (second mesa portion 15B).
  • 11A to 11Q are cross-sectional views showing an example of a method of manufacturing the semiconductor device 1A shown in FIG. 1.
  • FIG. 11A to 11Q are cross-sectional views of the region corresponding to FIG. 5.
  • FIG. 11A to 11Q are cross-sectional views showing an example of a method of manufacturing the semiconductor device 1A shown in FIG. 1.
  • FIG. 11A to 11Q are cross-sectional views of the region corresponding to FIG. 5.
  • a disk-shaped wafer 80 is prepared with reference to FIG. 11A.
  • Wafer 80 includes a first wafer main surface 81 on one side and a second wafer main surface 82 on the other side.
  • the wafer 80 includes a second semiconductor region 7 on the first wafer main surface 81 side and a third semiconductor region 8 on the second wafer main surface 82 side.
  • the third semiconductor region 8 consists of a p-type semiconductor substrate and the second semiconductor region 7 consists of a p-type epitaxial layer. That is, the wafer 80 is a so-called epitaxial wafer.
  • the second semiconductor region 7 (epitaxial layer) is formed by growing silicon from the third semiconductor region 8 (semiconductor substrate) by an epitaxial growth method.
  • the first semiconductor region 6 is formed in the surface layer portion of the first wafer main surface 81 .
  • the first semiconductor region 6 is formed by introducing an n-type impurity into the surface layer portion of the first wafer main surface 81 by ion implantation.
  • the n-type impurity is introduced into the surface layer portion of the second semiconductor region 7 with a gap from the bottom portion of the second semiconductor region 7 toward the first wafer main surface 81 side.
  • the n-type impurity may be introduced into the entire surface layer portion of the first wafer main surface 81 without using the ion implantation mask.
  • the n-type impurity may be introduced into the region where the first semiconductor region 6 is to be formed in the surface layer portion of the first wafer main surface 81 through an ion implantation mask.
  • the first semiconductor region 6 may be formed by growing silicon from the second semiconductor region 7 (semiconductor substrate) by an epitaxial growth method.
  • the first wafer main surface 81 is formed by the crystal plane (crystal growth plane) of the first semiconductor region 6 .
  • a plurality of first trenches 11 and a plurality of connection trenches 21 are formed in the first wafer principal surface 81.
  • a hard mask 83 having a predetermined pattern is formed on the main surface 81 of the first wafer.
  • the hard mask 83 exposes regions where the plurality of first trenches 11 and the plurality of connection trenches 21 are to be formed on the first wafer main surface 81 and covers the other regions.
  • the hard mask 83 may be formed by an oxidation treatment method or a CVD (Chemical Vapor Deposition) method. Unnecessary portions of hard mask 83 are removed by an etching method through a resist mask (not shown).
  • the etching method may be a wet etching method and/or a dry etching method.
  • the etching method may be a wet etching method and/or a dry etching method.
  • the etching method is preferably RIE (Reactive Ion Etching) as an example of dry etching.
  • a plurality of first trenches 11 and a plurality of connection trenches 21 are formed.
  • a plurality of mesa portions 15 are defined on the first wafer main surface 81 by the plurality of first trenches 11 (the plurality of connection trenches 21).
  • Hard mask 83 is then removed.
  • a first base insulating film 84 serving as bases for the plurality of gate insulating films 12 and the plurality of connection insulating films 22 is formed on the first wafer main surface 81 .
  • a first base insulating film 84 is formed on the first wafer main surface 81 including the inner walls of the plurality of first trenches 11 and the inner walls of the plurality of connection trenches 21 .
  • the first base insulating film 84 may be formed by an oxidation treatment method and/or a CVD method (preferably a thermal oxidation treatment method).
  • a plurality of bottom wall impurity regions 41 are formed along the bottom walls of the plurality of first trenches 11 and the bottom walls of the plurality of connection trenches 21 in the second semiconductor region 7 .
  • an ion implantation mask 85 having a predetermined pattern is formed on the main surface 81 of the first wafer.
  • the ion implantation mask 85 exposes the plurality of first trenches 11 and the plurality of connection trenches 21 and covers the other regions.
  • p-type impurities are introduced into the second semiconductor region 7 through the bottom walls of the plurality of first trenches 11 and the bottom walls of the plurality of connection trenches 21 by ion implantation through the ion implantation mask 85 .
  • a plurality of bottom wall impurity regions 41 are formed.
  • the ion implantation mask 85 is then removed.
  • the ion implantation mask 85 may cover multiple connection trenches 21 . In this case, a plurality of bottom wall impurity regions 41 exposing the bottom walls of the plurality of connection trenches 21 are formed.
  • a first base electrode 86 serving as the bases of the plurality of gate electrodes 13 and the plurality of connection electrodes 23 is formed on the first main surface 81 of the wafer.
  • the first base electrode 86 is formed in a film shape so as to fill the plurality of first trenches 11 and the plurality of connection trenches 21 and cover the first wafer main surface 81 .
  • the first base electrode 86 includes conductive polysilicon in this form.
  • the first base electrode 86 may be formed by CVD. After forming the first base electrode 86, the electrode surface of the first base electrode 86 may be planarized. The electrode surface of the first base electrode 86 may be planarized by a CMP (Chemical Mechanical Polishing) method.
  • CMP Chemical Mechanical Polishing
  • unnecessary portions of the first base electrode 86 are removed.
  • a resist mask (not shown) having a predetermined pattern is formed on the main surface 81 of the first wafer.
  • a resist mask (not shown) covers a portion of the first base electrode 86 that will become the lead portion 13a and a portion that will become the connection electrode 23, and exposes the other regions.
  • unnecessary portions of the first base electrode 86 are removed by an etching method through a resist mask (not shown).
  • the first base electrode 86 is removed until the electrode surface (etching surface) of the first base electrode 86 is positioned between the middle portion of the first trench 11 and the bottom wall of the first trench 11 . Thereby, the gate electrode 13 (leading portion 13a) and the connection electrode 23 are formed. Prior to etching through a resist mask (not shown), the first base electrode 86 may be removed until the first base insulating film 84 is exposed. In this case, a plurality of lead portions 13 a and connection electrodes 23 each having an upper end located on the bottom wall side of first trench 11 with respect to first wafer main surface 81 are formed.
  • a second base insulating film 87 serving as the base of the embedded insulator 14 and the main surface insulating film 24 is formed on the first wafer main surface 81 .
  • the second base insulating film 87 is made of a silicon oxide film in this embodiment.
  • the second base insulating film 87 may be formed by CVD.
  • the second base insulating film 87 is preferably formed by HDP (high density plasma)-CVD as the CVD method.
  • the second base insulating film 87 fills the recess spaces defined by the plurality of lead portions 13 a in the plurality of first trenches 11 and covers the first wafer main surface 81 , the plurality of lead portions 13 a and the connection electrodes 23 .
  • the exposed surface of the second base insulating film 87 may be planarized.
  • the exposed surface of the second base insulating film 87 may be planarized by the CMP method. Thereby, the buried insulator 14 located in the first trench 11 and the main surface insulating film 24 located on the first wafer main surface 81 are formed.
  • a plurality of second trenches 32 are formed in first wafer main surface 81 .
  • a resist mask 88 having a predetermined pattern is formed on the main insulating film 24 .
  • the resist mask 88 exposes the regions where the plurality of second trenches 32 are to be formed in the main surface insulating film 24 (first wafer main surface 81) and covers the other regions.
  • unnecessary portions of the main surface insulating film 24 are removed by etching through the resist mask 88 .
  • the etching method may be a wet etching method and/or a dry etching method (preferably RIE method). Thereby, a plurality of second connection openings 31 are formed in the main surface insulating film 24 .
  • etching method may be a wet etching method and/or a dry etching method (preferably RIE method). Unnecessary portions of the wafer 80 are removed through the first semiconductor region 6 and the second semiconductor region 7 until the third semiconductor region 8 is exposed. Thereby, a plurality of second trenches 32 each including a second connection opening 31 are formed in the first wafer main surface 81 . Resist mask 88 is then removed.
  • a plurality of first connection openings 26 and a plurality of third connection openings 38 are formed in main surface insulating film 24 .
  • a resist mask 89 having a predetermined pattern is formed on the main insulating film 24 .
  • the resist mask 89 exposes regions where the plurality of first connection openings 26 and the plurality of third connection openings 38 are to be formed in the main surface insulating film 24 and covers the other regions.
  • the etching method may be a wet etching method and/or a dry etching method (preferably RIE method). Thereby, a plurality of first connection openings 26 and a plurality of third connection openings 38 are formed in the main surface insulating film 24 . Resist mask 89 is then removed.
  • a plurality of first impurity regions 29 and a plurality of second impurity regions 36 are formed.
  • an ion implantation mask 90 having a predetermined pattern is formed on the main insulating film 24 .
  • the ion implantation mask 90 exposes regions where the plurality of first impurity regions 29 and the plurality of second impurity regions 36 are to be formed on the first wafer main surface 81 and covers the other regions.
  • an n-type impurity is implanted into the portion of the first semiconductor region 6 exposed from the main surface insulating film 24 by ion implantation through the ion implantation mask 90 .
  • the n-type impurity is introduced into the first semiconductor region 6 at an oblique angle with respect to the main surface 81 of the first wafer by oblique ion implantation.
  • the plurality of first impurity regions 29 and the plurality of second impurity regions 36 are formed into the plurality of first connection openings 26, the plurality of second connection openings 31 (the plurality of second trenches 32), and the plurality of third connection openings. 38 in a self-aligned manner.
  • the ion implantation mask 90 is then removed.
  • the n-type impurity may be introduced into the first semiconductor region 6 by using the main surface insulating film 24 as an ion implantation mask without using the ion implantation mask 90 .
  • a second base electrode 91 serving as a base for the plurality of first electrodes 25 , the plurality of second electrodes 33 and the plurality of third electrodes 37 is formed on the main surface insulating film 24 .
  • the main surface insulating film 24 covers the main surface insulating film 24 by filling the plurality of first connection openings 26 , the plurality of second trenches 32 (second connection openings 31 ) and the plurality of third connection openings 38 .
  • the second base electrode 91 has a base barrier film 92 and an electrode body film 93 laminated in this order from the wafer 80 side.
  • the base barrier film 92 is the base of the plurality of first to third barrier films 27 , 34 , 39
  • the electrode body film 93 is the base of the plurality of first to third electrode bodies 28 , 35 , 40 .
  • the base barrier film 92 and the electrode body film 93 may be formed by sputtering and/or vapor deposition.
  • unnecessary portions of the second base electrode 91 are removed by an etching method.
  • the etching method may be a wet etching method and/or a dry etching method (preferably RIE method).
  • Second base electrode 91 is removed until main surface insulating film 24 is exposed. Thereby, a plurality of first electrodes 25, a plurality of second electrodes 33 and a plurality of third electrodes 37 are formed.
  • a first interlayer insulating film 50 is formed on main surface insulating film 24 .
  • the first interlayer insulating film 50 is made of a silicon oxide film in this embodiment.
  • the first interlayer insulating film 50 may be formed by the CVD method.
  • a resist mask 94 having a predetermined pattern is then formed on the first interlayer insulating film 50 .
  • the resist mask 94 exposes regions where the plurality of first lower openings 51, the plurality of second lower openings 52 and the plurality of third lower openings 53 are to be formed, and covers the other regions.
  • the first interlayer insulating film 50 is removed until the main surface insulating film 24 is exposed.
  • the etching method may be a wet etching method and/or a dry etching method (preferably RIE method). Thereby, a plurality of first lower openings 51 , a plurality of second lower openings 52 and a plurality of third lower openings 53 are formed in main surface insulating film 24 . Resist mask 94 is then removed.
  • a third base electrode 95 serving as a base of first interlayer wiring 54 (first lower wiring 55, a plurality of second lower wirings 56 and third lower wiring 57) is provided for first interlayer insulation. It is formed on membrane 50 .
  • the third base electrode 95 is made of an Al-based electrode in this embodiment.
  • the third base electrode 95 may be formed by sputtering and/or vapor deposition.
  • the third base electrode 95 fills the plurality of first lower openings 51 , the plurality of second lower openings 52 and the plurality of third lower openings 53 to cover the first interlayer insulating film 50 .
  • a resist mask 96 having a predetermined pattern is then formed on the third base electrode 95 .
  • the resist mask 96 covers the region where the first interlayer wiring 54 is to be formed and exposes the other region.
  • unnecessary portions of the third base electrode 95 are removed by an etching method through a resist mask 96 .
  • the etching method may be a wet etching method and/or a dry etching method (preferably RIE method). Thereby, the first interlayer wiring 54 is formed. Resist mask 96 is then removed.
  • a second interlayer insulating film 60 is formed on the first interlayer insulating film 50.
  • the second interlayer insulating film 60 is made of a silicon oxide film in this embodiment.
  • the second interlayer insulating film 60 may be formed by the CVD method.
  • a resist mask 97 having a predetermined pattern is then formed on the second interlayer insulating film 60 .
  • the resist mask 97 exposes regions where the plurality of first upper openings 61, the plurality of second upper openings 62 and the third upper openings 63 are to be formed, and covers the other regions.
  • the etching method may be a wet etching method and/or a dry etching method (preferably RIE method).
  • the second interlayer insulating film 60 is removed until the first interlayer wiring 54 is exposed. Thereby, a plurality of first upper openings 61 , a plurality of second upper openings 62 and a plurality of third upper openings 63 are formed in the main surface insulating film 24 .
  • the resist mask 97 is then removed.
  • a fourth base electrode 98 serving as the base of second interlayer wiring 64 (plurality of first upper wirings 65, plurality of second upper wirings 66 and third upper wirings 67) is formed by the second interlayer insulating film. formed on 60;
  • the fourth base electrode 98 is made of an Al-based electrode in this embodiment.
  • the fourth base electrode 98 may be formed by sputtering and/or vapor deposition.
  • the fourth base electrode 98 fills the plurality of first upper openings 61 , the plurality of second upper openings 62 and the plurality of third upper openings 63 and covers the second interlayer insulating film 60 .
  • a resist mask (not shown) having a predetermined pattern is then formed on the fourth base electrode 98 .
  • a resist mask (not shown) covers the region where the second interlayer wiring 64 is to be formed and exposes the other regions.
  • unnecessary portions of the fourth base electrode 98 are removed by etching through a resist mask (not shown).
  • the etching method may be a wet etching method and/or a dry etching method (preferably RIE method). Thereby, the second interlayer wiring 64 is formed.
  • the resist mask (not shown) is then removed.
  • the top insulating film 70 and the base electrode 75 are formed respectively, and the wafer 80 is selectively cut in the thickness direction.
  • the step of grinding the second wafer main surface 82 may be performed prior to the step of forming the base electrode 75 .
  • the semiconductor device 1A includes the chip 2, the n-type (first conductivity type) first semiconductor region 6, the p-type (second conductivity type) second semiconductor region 7, the first trench structure 10 (first groove structure ), a first electrode 25 and a second trench structure 30 (second trench structure).
  • Chip 2 has a first principal surface 3 on one side and a second principal surface 4 on the other side.
  • the first semiconductor region 6 is formed in a region on the first main surface 3 side within the chip 2 .
  • the second semiconductor region 7 is formed in a region closer to the second main surface 4 than the first semiconductor region 6 within the chip 2 .
  • the first trench structure 10 includes a first trench 11 (first trench), a gate insulating film 12 (control insulating film), and a gate electrode 13 (control electrode).
  • the first trench 11 divides the first semiconductor region 6 into a first mesa portion 15A (first region) on one side and a second mesa portion 15B (second region) on the other side in a cross-sectional view. It is formed on the first main surface 3 through the region 6 .
  • the gate insulating film 12 covers the inner wall of the first trench 11 .
  • the gate electrode 13 is embedded in the first trench 11 with the gate insulating film 12 interposed therebetween, and controls the channel 42 in the second semiconductor region 7 .
  • the first electrode 25 is electrically connected to the first semiconductor region 6 at the first mesa portion 15A.
  • the second trench structure 30 includes a second trench 32 (second groove) and a second electrode 33 .
  • the second trench 32 is formed in the first main surface 3 through the first semiconductor region 6 at the second mesa portion 15B.
  • the second electrode 33 is embedded in the second trench 32 and forms a current path with the first electrode 25 through the channel 42 .
  • a trench gate lateral MISFET structure is formed in which the current path between the first electrode 25 and the second electrode 33 inside the chip 2 is controlled by the first trench structure 10 . Therefore, a semiconductor device 1A having a novel structure (MISFET structure) can be provided.
  • the current path between the first electrode 25 and the second electrode 33 can be shortened compared to the case where the second electrode 33 is arranged in the same layer as the first electrode 25, so the on-resistance can be reduced. can be reduced. Moreover, since the volume (wiring area) of the second electrode 33 can be increased in the thickness direction of the chip 2 inside the chip 2, the wiring resistance of the second electrode 33 can be reduced. Moreover, since the second electrode 33 is arranged inside the chip 2, the wiring rule for the first electrode 25 can be relaxed. As a result, the wiring area of the first electrode 25 can be increased, so that the wiring resistance of the first electrode 25 can be reduced.
  • the second electrode 33 is preferably electrically connected to both the first semiconductor region 6 and the second semiconductor region 7 within the second trench 32 .
  • the second trench 32 is preferably deeper than the first trench 11 . These structures can appropriately shorten the current path between the first electrode 25 and the second electrode 33 . Also, the volume of the second electrode 33 can be appropriately increased in the thickness direction of the chip 2 .
  • the semiconductor device 1A preferably includes a first impurity region 29 and a second impurity region 36.
  • the first impurity region 29 is formed in the first mesa portion 15A at a concentration higher than that of the first semiconductor region 6 so as to be electrically connected to the first electrode 25 .
  • the second impurity region 36 is formed in the second mesa portion 15B with a concentration higher than that of the first semiconductor region 6 so as to be electrically connected to the second electrode 33 .
  • the contact resistance of the first semiconductor region 6 to the first electrode 25 can be reduced by the first impurity region 29, and the contact resistance of the first semiconductor region 6 to the second electrode 33 can be reduced by the second impurity region 36.
  • a current path can be formed between the first electrode 25 and the second electrode 33 via the first impurity region 29 and the second impurity region 36 . Therefore, the on-resistance can be appropriately reduced.
  • the second impurity region 36 is preferably formed deeper than the first impurity region 29 . According to this structure, the on-resistance can be appropriately reduced by the relatively deep second impurity region 36 .
  • the first impurity region 29 extends laterally along the first main surface 3 when viewed in cross section, and the second impurity region 36 extends vertically along the second trench structure 30 when viewed in cross section.
  • the second impurity region 36 preferably extends along the wall surface of the second trench structure 30 so as to contact the second electrode 33 . According to this structure, the contact resistance of the first semiconductor region 6 with respect to the second electrode 33 can be appropriately reduced by the second impurity region 36 .
  • the gate electrode 13 is preferably buried in the first trench 11 with a space from the first main surface 3 to the bottom wall side of the first trench 11 . It is particularly preferable that the gate electrode 13 is embedded in the first trench 11 with a gap from the middle portion of the first trench 11 to the bottom wall side of the first trench 11 . These structures can suppress electric field concentration on the first trench structure 10 .
  • the first trench structure 10 preferably further includes a buried insulator 14 embedded in the first trench 11 to cover the gate electrode 13 .
  • the embedded insulator 14 can function as a field insulating film in the first trench 11 .
  • electric field concentration on the first trench structure 10 can be suppressed by the buried insulator 14 .
  • the thickness of the buried insulator 14 preferably exceeds the thickness of the gate electrode 13 in the depth direction of the first trench 11 . According to this structure, electric field concentration on the first trench structure 10 can be appropriately suppressed by the buried insulator 14 .
  • the semiconductor device 1A preferably includes a main surface insulating film 24 covering the first main surface 3 and the first trench structure 10 .
  • the first electrode 25 penetrates the main surface insulating film 24 and the second trench structure 30 has a second trench 32 that penetrates the main surface insulating film 24 .
  • the second electrode 33 is located on the chip 2 side with respect to the first main surface 3 and on the main surface insulating film 24 side with respect to the first main surface 3 in the second trench 32 . It is preferred to have a portion that is located.
  • the main surface insulating film 24 is preferably thicker than the gate insulating film 12 .
  • the semiconductor device 1A preferably includes a p-type bottom wall impurity region 41 formed along the bottom wall of the first trench structure 10 within the second semiconductor region 7 .
  • the bottom wall impurity region 41 can prevent the depletion layer extending from the first semiconductor region 6 from overlapping in the region along the bottom wall of the first trench structure 10 . Thereby, punch-through of the first semiconductor region 6 can be suppressed.
  • the semiconductor device 1 ⁇ /b>A includes a p-type third semiconductor region 8 formed in a region closer to the second main surface 4 than the second semiconductor region 7 within the chip 2 and having an impurity concentration higher than that of the second semiconductor region 7 . You can stay. According to this structure, the second semiconductor region 7 having a lower concentration than the third semiconductor region 8 forms a pn junction with the first semiconductor region 6 .
  • the depletion layer can be appropriately expanded from the second semiconductor region 7 into the first semiconductor region 6, and the withstand voltage (breakdown voltage) can be improved.
  • the bottom wall of the first trench structure 10 is preferably located in the second semiconductor region 7 and the bottom wall of the second trench structure 30 is preferably located in the third semiconductor region 8 .
  • the channel 42 of the MISFET structure can be formed in the second semiconductor region 7 and at the same time, the second trench structure 30 can be appropriately electrically connected to the second semiconductor region 7 .
  • the gate electrode 13 may contain a non-metallic conductor.
  • the second electrode 33 preferably contains metal. This structure can appropriately reduce the wiring resistance of the second electrode 33 .
  • a plurality of first trench structures 10 may be formed, and second trench structures 30 may be formed in regions between the plurality of first trench structures 10 .
  • the chip 2 may contain Si single crystal or SiC single crystal.
  • the semiconductor device 1A preferably further includes a first lower wiring 55 (first wiring) and a second lower wiring 56 (second wiring).
  • the first lower wiring 55 is arranged on the first electrode 25 so as to be electrically connected to the first electrode 25 .
  • the second lower wiring 56 is arranged on the second electrode 33 so as to be electrically connected to the second electrode 33 .
  • the second lower wiring 56 preferably has a plane area smaller than that of the first lower wiring 55 .
  • the second electrode 33 having a relatively large volume (wiring area) can be formed inside the chip 2, so the wiring area of the second lower wiring 56 can be reduced.
  • the wiring area of the first lower wiring 55 can be increased by the reduced wiring area of the second lower wiring 56 . Therefore, the wiring resistance of the first lower wiring 55 can be reduced.
  • the semiconductor device 1A preferably includes a base electrode 75 covering the second main surface 4 so as to be electrically connected to the second semiconductor region 7 . It is particularly preferable that the base electrode 75 is electrically connected to the second electrode 33 via the second semiconductor region 7 .
  • the base electrode 75 may be configured such that a potential is applied from the second electrode 33 through the second semiconductor region 7 .
  • the base electrode 75 may be configured to apply a potential to the second electrode 33 via the second semiconductor region 7 .
  • FIG. 12 is a schematic plan view showing a semiconductor device 1B according to the second embodiment.
  • 13 is a cross-sectional view taken along line XIII-XIII shown in FIG. 12.
  • FIG. FIG. 14 is a schematic plan view showing a layout example of the first main surface 3 of the chip 2 according to the second embodiment.
  • FIG. 15 is an enlarged view of region XV shown in FIG. 16 is a cross-sectional view taken along line XVI-XVI shown in FIG. 15.
  • FIG. FIG. 17 is an enlarged view showing a layout example of the first interlayer wiring 54 routed over the chip 2 corresponding to the area shown in FIG.
  • semiconductor device 1B has a lateral type feature in which a current path is formed in the lateral direction along first main surface 3 and a current path in the vertical direction perpendicular to first main surface 3. It is a switching device with a trench-gate, three-dimensional MISFET structure that has both the characteristics of a vertical type that forms a
  • the internal structure of the chip 2 of the semiconductor device 1B is substantially the same as the internal structure of the chip 2 of the semiconductor device 1A.
  • the semiconductor device 1B is formed by changing the layout of the wiring formation mask in FIGS. 11A to 11Q described above, and has wiring patterns and voltage application conditions different from those of the semiconductor device 1A. Specifically, semiconductor device 1B is electrically connected to wiring electrically connected to first mesa portion 15A (first electrode 25) and to first trench structure 10 on first main surface 3. , and does not have a wiring electrically connected to the second mesa portion 15B (second trench structure 30). The structure of the semiconductor device 1B that is different from that of the semiconductor device 1A will be described below.
  • the semiconductor device 1B includes the aforementioned first interlayer insulating film 50 laminated on the main surface insulating film 24 .
  • the first interlayer insulating film 50 is formed on the main surface insulating film 24 so as to cover both end portions and inner portions of the plurality of second trench structures 30 .
  • the first interlayer insulating film 50 covers the entire area of the plurality of second trench structures 30 in this embodiment. Therefore, the first interlayer insulating film 50 includes a plurality of first lower openings 51 and a plurality of third lower openings 53 and does not include the second lower openings 52 exposing the second trench structures 30 .
  • the multiple third lower openings 53 are formed in the same manner as in the first embodiment.
  • the plurality of first lower openings 51 expose the plurality of first electrodes 25 in a one-to-one correspondence.
  • the plurality of first lower openings 51 may each be formed in a strip shape extending along the corresponding first electrode 25 .
  • the plurality of first lower openings 51 are provided in a one-to-many correspondence relationship with respect to each first electrode 25 so as to expose each first electrode 25 from a plurality of locations. may be
  • the semiconductor device 1B includes the above-described first interlayer wiring 54 formed on the first interlayer insulating film 50 .
  • the first interlayer wiring 54 includes at least one (one in this embodiment) first lower wiring 55 and at least one (one in this embodiment) third lower wiring 57 in this embodiment. 2 does not include the lower wiring 56;
  • the third lower wiring 57 is formed in the same form as in the case of the first embodiment.
  • the first lower wiring 55 does not have the removed portion 55a in this embodiment, and covers the entire area of at least one (a plurality of in this embodiment) second trench structures 30 . In other words, the wiring resistance of the first lower wiring 55 is reduced by the removed portion 55a.
  • the first lower wiring 55 may be formed so as to cover the entire second trench structure 30 .
  • the first lower wiring 55 enters all the first lower openings 51 from above the first interlayer insulating film 50 and is electrically connected to all the first electrodes 25 in all the first lower openings 51 . It is Thereby, the single first lower wiring 55 is electrically connected to all the first mesa portions 15A through all the first electrodes 25. As shown in FIG.
  • the semiconductor device 1B includes the second interlayer insulating film 60 laminated on the first interlayer insulating film 50 so as to cover the first interlayer wiring 54 .
  • the second interlayer insulating film 60 includes at least one (in this embodiment, a plurality of) first upper openings 61 and at least one (in this embodiment, one) third upper openings 63, and a second upper opening. 62 not included.
  • a plurality of third upper openings 63 are formed in the same manner as in the first embodiment.
  • the plurality of first upper openings 61 expose arbitrary portions of the first lower wiring 55, respectively.
  • the plurality of first upper openings 61 may be arranged in a matrix so as to face each other in the first direction X and the second direction Y in plan view.
  • the plurality of first upper openings 61 may each be formed in a strip shape extending in the second direction Y in plan view.
  • the plurality of first upper openings 61 may each be circular, oval, or polygonal in plan view.
  • a single first upper opening 61 may be formed to expose the inner portion of the first lower wiring 55 at a distance from the periphery of the first lower wiring 55 .
  • the semiconductor device 1B includes the aforementioned second interlayer wiring 64 formed on the second interlayer insulating film 60 .
  • the second interlayer wiring 64 includes at least one (one in this embodiment) first upper wiring 65 and at least one (one in this embodiment) third upper wiring 67 in this embodiment. Wiring 66 is not included.
  • the third upper wiring 67 is formed in the same form as in the case of the first embodiment.
  • the first upper wiring 65 is arranged in a film form on the second interlayer insulating film 60 so as to overlap all the first trench structures 10 and all the second trench structures 30 in plan view. .
  • the first upper wiring 65 may overlap the entire second trench structure 30 in plan view.
  • the first upper wiring 65 enters the plurality of first upper openings 61 from above the second interlayer insulating film 60 and is electrically connected to the first lower wiring 55 within the plurality of first upper openings 61 . Thereby, the single first upper wiring 65 is electrically connected to all the first mesa portions 15A via the single first lower wiring 55. As shown in FIG.
  • the first upper wiring 65 may be formed in a rectangular shape or a polygonal shape in plan view.
  • the semiconductor device 1B includes the uppermost insulating film 70 formed on the second interlayer insulating film 60 .
  • the top insulating film 70 selectively covers the first upper wiring 65 and the third upper wiring 67 so that the first upper wiring 65 and the third upper wiring 67 are partially exposed.
  • the top insulating film 70 includes at least one (one in this embodiment) first pad opening 71 and at least one (one in this embodiment) third pad opening 73, and a second pad opening. 72 not included.
  • the first pad opening 71 exposes the inner portion of the first upper wiring 65 at a distance from the peripheral edge of the first upper wiring 65 .
  • the third pad opening 73 is formed in the same form as in the first embodiment.
  • the semiconductor device 1B includes the aforementioned base electrode 75 covering the second main surface 4 of the chip 2 .
  • the base electrode 75 is configured in this embodiment to apply a potential (in this embodiment a source potential) to the second trench structure 30 via the second semiconductor region 7 . That is, the base electrode 75 is configured to form a current path through the second semiconductor region 7 with the second electrode 33 .
  • the semiconductor device 1B has a MISFET structure having features of both the trench gate lateral type and the trench gate vertical type.
  • a gate potential is applied to the first trench structure 10 (gate electrode 13)
  • a drain potential is applied to the first electrode 25 (first mesa portion 15A)
  • a second electrode 33 (second mesa portion 15B) is applied. ) is applied with the source potential.
  • a channel 42 is formed in the region below the first trench structure 10 in the second semiconductor region 7, and a current path connecting the first electrode 25 and the second electrode 33 is formed.
  • a drain-source current flows through the region between the first electrode 25 and the second electrode 33 .
  • the second electrode 33 forms a current path with the base electrode 75 via the second semiconductor region 7 . Therefore, the drain-source current flows between the second electrode 33 and the base electrode 75 via the second semiconductor region 7 . That is, the drain-source current relating to the semiconductor device 1B flows between the first electrode 25 and the base electrode 75 via the second electrode 33 .
  • the semiconductor device 1B has the same effect as the semiconductor device 1A.
  • Semiconductor device 1B includes base electrode 75 electrically connected to second main surface 4 of chip 2 . According to this structure, by applying a potential (source potential in this form) from the base electrode 75 to the second trench structure 30 (the second electrode 33) through the second semiconductor region 7, the first electrode 25 and the second A horizontal current path can be formed between the two electrodes 33 , and a vertical current path can be formed between the second electrode 33 and the base electrode 75 .
  • a trench gate/three-dimensional MISFET structure can be constructed. Therefore, a semiconductor device 1B having a novel structure (MISFET structure) can be provided.
  • the semiconductor device 1B does not have wiring (that is, the second upper wiring 66 and the second upper wiring 66) related to the second mesa portion 15B (the second trench structure 30) on the first main surface 3.
  • a wiring related to the second mesa portion 15B (second trench structure 30) is formed by the second trench structure 30 (second electrode 33) and the base electrode 75.
  • the wiring area of the wiring (that is, the first upper wiring 65 and the first upper wiring 65) related to the first mesa portion 15A (the first electrode 25) on the first main surface 3 can be increased.
  • the wiring resistance of the wiring related to the first mesa portion 15A can be reduced. Further, since the wiring margin of the wiring related to the first mesa portion 15A with respect to the wiring related to the second mesa portion 15B can be eliminated, the size of the semiconductor device 1B can be reduced.
  • the base electrode 75 forming a current path through the second semiconductor region 7 between itself and the second electrode 33 may be employed in the first embodiment. In this case, the structure is such that the drain-source current is extracted from both the first main surface 3 side and the second main surface 4 side of the chip 2 .
  • FIG. 19 is a circuit diagram showing a configuration example of an electric circuit in which the semiconductor device 1C shown in FIG. 18 is incorporated.
  • the semiconductor device 1C includes a first conductive plate 101, a first semiconductor device 1BL, a first conductive bonding material 102, a second conductive plate 103, a second conductive bonding material 104, a second semiconductor device 1BH and a third conductive material.
  • a bonding material 105 is included.
  • the first conductor plate 101 is composed of, for example, a die pad of a lead frame.
  • the first semiconductor device 1BL is composed of the semiconductor device 1B according to the second embodiment, and is provided as a switching device on the low side (low potential) side.
  • the first semiconductor device 1BL has a relatively large first size S1, a relatively small first on-resistance Ron1, and a relatively large first feedback capacitance Crss1 in comparison with the second semiconductor device 1BH. .
  • the first semiconductor device 1BL contributes to reduction of conduction loss.
  • the first semiconductor device 1BL is arranged on the first conductor plate 101 with the base electrode 75 facing the first conductor plate 101 .
  • the first conductive bonding material 102 is made of solder, metal paste, or the like.
  • the first conductive bonding material 102 is interposed between the first conductor plate 101 and the base electrode 75 of the first semiconductor device 1BL to electrically and mechanically connect the first conductor plate 101 and the base electrode 75 of the first semiconductor device 1BL. is connected to Thereby, the first conductor plate 101 is electrically connected to the second mesa portion 15B (the second trench structure 30) of the first semiconductor device 1BL.
  • the second conductor plate 103 is composed of, for example, a conductor clip.
  • the second conductor plate 103 is arranged on the first semiconductor device 1BL so as to expose the third upper wiring 67 of the first semiconductor device 1BL and cover the first upper wiring 65 of the first semiconductor device 1BL.
  • the second conductive bonding material 104 is made of solder, metal paste, or the like.
  • the second conductive bonding material 104 is interposed between the first upper wiring 65 and the second conductor plate 103 of the first semiconductor device 1BL, and electrically and mechanically connects the first upper wiring 65 and the second conductor plate 103. I am letting Thereby, the second conductor plate 103 is electrically connected to the first mesa portion 15A of the first semiconductor device 1BL.
  • the second semiconductor device 1BH is composed of the semiconductor device 1B according to the second embodiment, and is provided as a switching device on the high side (high potential) side.
  • the second semiconductor device 1BH has a relatively small second size S2, a relatively large second on-resistance Ron2, and a relatively small second feedback capacitance Crss2 in comparison with the first semiconductor device 1BL. .
  • the second size S2 is smaller than the first size S1 of the first semiconductor device 1BL (S2 ⁇ S1).
  • the second on-resistance Ron2 exceeds the first on-resistance Ron1 of the first semiconductor device 1BL (Ron1 ⁇ Ron2).
  • the second feedback capacitance Crss2 is less than the first feedback capacitance Crss1 of the first semiconductor device 1BL (Crss2 ⁇ Crss1). That is, the second semiconductor device 1BH has a faster switching speed than the first semiconductor device 1BL and contributes to reduction of switching loss.
  • the combination form of the first semiconductor device 1BL and the second semiconductor device 1BH is effective in increasing the power supply efficiency of DCDC.
  • the second semiconductor device 1BH is arranged on the second conductor plate 103 with the base electrode 75 facing the second conductor plate 103 .
  • the third conductive bonding material 105 is made of solder, metal paste, or the like.
  • the third conductive bonding material 105 is interposed between the base electrode 75 of the second semiconductor device 1BH and the second conductor plate 103 to electrically and mechanically connect the base electrode 75 and the second conductor plate 103 of the second semiconductor device 1BH. is connected to Thereby, the second mesa portion 15B of the second semiconductor device 1BH is electrically connected to the first mesa portion 15A of the first semiconductor device 1BL through the second conductor plate 103. As shown in FIG.
  • a ground potential VGND In an electric circuit using the semiconductor device 1C, for example, a ground potential VGND, a power supply potential VDD, a load (an inductive load L in this form) and a gate drive circuit 106 are electrically connected to the semiconductor device 1C.
  • a ground potential VGND is electrically connected to the base electrode 75 (second mesa portion 15B) of the first semiconductor device 1BL through the first conductor plate 101 .
  • the power supply potential VDD is electrically connected to the first upper wiring 65 (first mesa portion 15A) of the second semiconductor device 1BH.
  • the inductive load L is applied to the first upper wiring 65 (first mesa portion 15A) of the first semiconductor device 1BL and the base electrode 75 (second mesa portion 15B) of the second semiconductor device 1BH through the second conductor plate 103. electrically connected.
  • the gate drive circuit 106 is electrically connected to the third upper wiring 67 of the first semiconductor device 1BL and the third upper wiring 67 of the second semiconductor device 1BH.
  • the gate drive circuit 106 is configured to individually control the first trench structure 10 of the first semiconductor device 1BL and the first trench structure 10 of the second semiconductor device 1BH.
  • the gate drive circuit 106 generates a first gate signal G1 that controls the first semiconductor device 1BL to turn on and off, and outputs it to the third upper wiring 67 of the first semiconductor device 1BL.
  • the gate drive circuit 106 generates a second gate signal G2 that controls the second semiconductor device 1BH to turn on and off, and outputs it to the third upper wiring 67 of the second semiconductor device 1BH.
  • the gate drive circuit 106 may be a gate driver IC.
  • the first semiconductor device 1BL and the second semiconductor device 1BH are alternately controlled to be on and off by the first gate signal G1 and the second gate signal G2.
  • the first semiconductor device 1BL is turned off and the second semiconductor device 1BH is turned on, a current flows from the second semiconductor device 1BH to the inductive load L.
  • the first semiconductor device 1BL is turned on and the second semiconductor device 1BH is turned off, current flows from the inductive load L toward the first semiconductor device 1BL.
  • the semiconductor device 1C includes two semiconductor devices 1B according to the second embodiment having the shortened wiring paths. Therefore, a semiconductor device 1C having a semiconductor device 1B having a novel structure can be provided.
  • Two semiconductor devices 1B include one first semiconductor device 1BL and the other second semiconductor device 1BH.
  • the second semiconductor device 1BH is electrically connected to the first semiconductor device 1BL. Specifically, the second semiconductor device 1BH is connected in series with the first semiconductor device 1BL.
  • the second semiconductor device 1BH is stacked on the first semiconductor device 1BL.
  • the second mesa portion 15B (base electrode 75) of the second semiconductor device 1BH is electrically connected to the first mesa portion 15A (first upper wiring 65) of the first semiconductor device 1BL.
  • the wiring distance between the first semiconductor device 1BL and the second semiconductor device 1BH can be shortened. Therefore, wiring resistance can be appropriately reduced.
  • FIG. 20 is a circuit diagram showing the electrical structure of a semiconductor device 1D according to the fourth embodiment.
  • a semiconductor device 1D is a switching device having a trench gate/common drain/source/lateral MISFET structure.
  • the MISFET structure includes a first drain source DS1, a second drain source DS2, a gate G and a base B.
  • a first drain source DS1 and a second drain source DS2 integrally include a drain and a source, respectively.
  • a drain potential is applied to one of the first drain source DS1 and the second drain source DS2, and a source potential is applied to the other.
  • a base potential is applied to the base B.
  • the base potential is a potential that serves as a reference for circuit operation.
  • a gate potential is applied to the gate G.
  • a gate G controls the conduction and interruption of the drain-source current flowing between the first drain-source DS1 and the second drain-source DS2.
  • a semiconductor device 1D includes a diode pair D connected to a first drain source DS1 and a second drain source DS2.
  • Diode pair D includes a first diode D1 and a second diode D2 that are reverse-biased. Both the first diode D1 and the second diode D2 are pn junction diodes (body diodes).
  • the first diode D1 and the second diode D2 each include an anode and a cathode.
  • the anode of the first diode D1 is connected to the base B, and the cathode of the first diode D1 is connected to the first drain source DS1.
  • the anode of the second diode D2 is connected to the base B, and the cathode of the second diode D2 is connected to the second drain source DS2.
  • Diode pair D regulates (blocks) the drain-source current in the off state of the MISFET structure.
  • the semiconductor device 1D is a bidirectional device that allows a drain-source current to flow in both directions of the first drain-source DS1 and the second drain-source DS2. That is, when the first drain source DS1 is connected to the high potential side, the second drain source DS2 is connected to the low potential side. On the other hand, when the first drain source DS1 is connected to the low potential side, the second drain source DS2 is connected to the high potential side.
  • a gate voltage equal to or greater than the gate threshold voltage is applied to the gate G, a drain-source current flows. On the other hand, if a gate voltage less than the gate threshold voltage is applied to the gate G, no drain-source current will flow.
  • FIG. 21 is a schematic plan view showing the semiconductor device 1D shown in FIG. 20.
  • FIG. 22 is a cross-sectional view taken along line XXII-XXII shown in FIG. 21.
  • FIG. FIG. 23 is a schematic plan view showing a layout example of the first main surface 3 of the chip 2 according to the fourth embodiment.
  • FIG. 24 is an enlarged view of region XXIV shown in FIG. 25 is a cross-sectional view taken along line XXV-XXV shown in FIG. 24.
  • FIG. 26 is a cross-sectional view taken along line XXVI-XXVI shown in FIG. 24.
  • the internal structure of the chip 2 of the semiconductor device 1D is substantially the same as the internal structure of the chip 2 of the semiconductor device 1A.
  • the semiconductor device 1D is formed by changing the layout of the wiring formation mask in FIGS. 11A to 11Q described above, and has a wiring pattern and voltage application conditions different from those of the semiconductor device 1A.
  • the structure of the semiconductor device 1D, which is different from that of the semiconductor device 1A, will be described below.
  • a semiconductor device 1D includes a plurality of first mesa portions 15A and a plurality of second mesa portions 15B, as in the first embodiment.
  • the plurality of first mesa portions 15A includes a plurality of first drain source mesa portions 111A and a plurality of second drain source mesa portions 111B in this embodiment.
  • the first drain source mesa portion 111A functions as a first drain source DS1 of the MISFET structure.
  • the second drain source mesa portion 111B functions as a second drain source DS2 of the MISFET structure.
  • the plurality of second drain-source mesa portions 111B are alternately arranged along the first direction X with the plurality of first drain-source mesa portions 111A.
  • the plurality of second mesa portions 15B are formed as the plurality of base mesa portions 112 in this embodiment.
  • the plurality of base mesa portions 112 are formed between the first drain source mesa portion 111A and the second drain source mesa portion 111B which are adjacent to each other.
  • the plurality of first electrodes 25 includes a first drain-source connection electrode 113A and a second drain-source connection electrode 113B in this embodiment.
  • the first drain-source connection electrode 113A is electrically connected to the first drain-source mesa portion 111A.
  • the second drain-source connection electrode 113B is electrically connected to the second drain-source mesa portion 111B.
  • the plurality of first impurity regions 29 includes a plurality of first drain-source regions 114A and a plurality of second drain-source regions 114B in this embodiment.
  • the first drain source region 114A functions as a first drain source DS1 of the MISFET structure.
  • the first drain-source region 114A is formed in the first drain-source mesa portion 111A and electrically connected to the first drain-source connection electrode 113A.
  • the second drain source region 114B functions as a second drain source DS2 of the MISFET structure.
  • the second drain-source region 114B is formed in the second drain-source mesa portion 111B and electrically connected to the second drain-source connection electrode 113B.
  • the second electrode 33 is formed as a base connection electrode 115 in this embodiment. That is, the second trench structure 30 is formed as the trench base structure 116 .
  • the second impurity region 36 is formed as an n-type base contact region 117 in this embodiment.
  • the plurality of first lower openings 51 in this embodiment, includes a plurality of first lower drain-source openings 118A and a plurality of second lower drain-source openings 118B.
  • the multiple first lower drain-source openings 118A expose the multiple first drain-source connection electrodes 113A, respectively.
  • the locations of the plurality of first lower drain-source openings 118A are arbitrary.
  • the plurality of first lower drain-source openings 118A are formed in a one-to-one correspondence with each first drain-source connecting electrode 113A.
  • the plurality of first lower drain-source openings 118A are formed on the side of the first side surface 5A of the chip 2 in plan view, and expose regions on one end side of the plurality of first drain-source connection electrodes 113A. I am letting
  • the plurality of first lower drain-source openings 118A are arranged in a row along the first direction X in plan view and formed in strips extending in the second direction Y, respectively.
  • the plurality of first lower drain-source openings 118A may be formed in a one-to-many correspondence relationship with each of the first drain-source connecting electrodes 113A.
  • the plurality of first lower drain-source openings 118A may be formed in a circular shape, a rectangular shape, or a polygonal shape in plan view.
  • the plurality of second lower drain-source openings 118B expose the plurality of second drain-source connection electrodes 113B, respectively.
  • the arrangement locations of the plurality of second lower drain-source openings 118B are arbitrary.
  • the plurality of second lower drain-source openings 118B are formed in a one-to-one correspondence with each of the second drain-source connection electrodes 113B.
  • the plurality of second lower drain-source openings 118B are formed on the side of the second side surface 5B of the chip 2 with respect to the plurality of first lower drain-source openings 118A in plan view. A region on the other end side of the source connection electrode 113B is exposed.
  • the plurality of second lower drain-source openings 118B are arranged in a line along the first direction X in plan view and formed in strips extending in the second direction Y, respectively.
  • the plurality of second lower drain-source openings 118B may be formed in a one-to-many correspondence relationship with each of the second drain-source connection electrodes 113B.
  • the plurality of second lower drain-source openings 118B may be formed in a circular shape, a rectangular shape, or a polygonal shape in plan view.
  • the second lower opening 52 is formed as a lower base opening 119 in this embodiment.
  • the second lower opening 52 is formed in the same manner as in the first embodiment.
  • the third lower opening 53 is formed in the same manner as in the first embodiment.
  • the plurality of first lower wirings 55 includes at least one (one in this embodiment) first lower drain-source wiring 120A and at least one (one in this embodiment) second lower wiring 120A. It includes a side drain-source wiring 120B.
  • the first lower drain-source wiring 120A is arranged in a region on the side of the first side surface 5A of the chip 2 in plan view.
  • the first lower drain-source wiring 120A enters the plurality of first lower drain-source openings 118A from above the first interlayer insulating film 50 and is electrically connected to the plurality of first drain-source connection electrodes 113A.
  • the potential applied to the first lower drain-source wiring 120A is transmitted to the first drain-source mesa portion 111A through a plurality of first drain-source connection electrodes 113A each extending like a strip.
  • the wiring form of the first lower drain-source wiring 120A is arbitrary.
  • the first lower drain-source wiring 120A is formed in a strip shape extending in the first direction X in plan view, and is formed in the region on the one end side of all the first trench structures 10 and all the second trench structures 30. It overlaps with the region on the one end side.
  • the first lower drain-source wiring 120A has a plurality of removed portions 55a exposing a plurality of lower base openings 119 (second lower openings 52), respectively, as in the first embodiment. ing.
  • the second lower drain-source wiring 120B is formed in a region on the second side surface 5B side of the chip 2 in plan view.
  • the second lower drain-source wiring 120B is spaced apart from the first lower drain-source wiring 120A so as to be electrically isolated from the first lower drain-source wiring 120A. Forms a current path different from 120A.
  • the second lower drain-source wiring 120B enters the plurality of second lower drain-source openings 118B from above the first interlayer insulating film 50 and is electrically connected to the plurality of second drain-source connection electrodes 113B.
  • the potential applied to the second lower drain-source wiring 120B is transmitted to the second drain-source mesa portion 111B via a plurality of second drain-source connection electrodes 113B each extending like a strip.
  • the routing form of the second lower drain-source wiring 120B is arbitrary.
  • the second lower drain-source wiring 120B is formed in a band shape extending in the first direction X in plan view, and is located on the other end side of all the first trench structures 10 and all the second trench structures 30. overlaps with the region on the other end side of the In this embodiment, the second lower drain-source wiring 120B has a plurality of removed portions 55a exposing a plurality of lower base openings 119 (second lower openings 52), respectively, as in the first embodiment. ing.
  • the plurality of second lower wirings 56 are formed as the plurality of lower base wirings 121 in this embodiment.
  • a plurality of lower base wirings 121 (second lower wirings 56) are formed in the same manner as in the first embodiment.
  • the total planar area of the plurality of second lower wirings 56 surrounded by the first lower drain-source wiring 120A is less than the planar area of the first lower drain-source wiring 120A.
  • the total planar area of the plurality of second lower wirings 56 surrounded by the second lower drain-source wirings 120B is less than the planar area of the second lower drain-source wirings 120B.
  • the total planar area of all the second lower wirings 56 is preferably less than the planar area of the first lower drain-source wiring 120A.
  • the total planar area of all the second lower wirings 56 is preferably less than the planar area of the second lower drain-source wiring 120B.
  • the third lower wiring 57 is formed in the same form as in the first embodiment.
  • the plurality of first upper openings 61 includes at least one (a plurality in this embodiment) first upper drain-source opening 122A and at least one (a plurality in this embodiment) second upper drain-source opening 122B.
  • the multiple first upper drain-source openings 122A expose the multiple first lower drain-source wirings 120A, respectively.
  • Arrangement positions of the plurality of first upper drain-source openings 122A are arbitrary.
  • the plurality of first upper drain-source openings 122A are arranged in a line along the first direction X in plan view and formed in strips extending in the second direction Y, respectively.
  • the plurality of first upper drain-source openings 122A may be circular, square, or polygonal in plan view.
  • a single first upper drain-source opening 122A extending in a strip shape along the first lower drain-source wiring 120A in plan view may be formed.
  • the plurality of second upper drain-source openings 122B expose the plurality of second lower drain-source wirings 120B, respectively.
  • the arrangement locations of the plurality of second upper drain-source openings 122B are arbitrary.
  • the plurality of second upper drain-source openings 122B are arranged in a line along the first direction X in plan view and formed in strips extending in the second direction Y, respectively.
  • the plurality of second upper drain-source openings 122B may be formed in a circular, square, or polygonal shape in plan view. Of course, a single second upper drain-source opening 122B extending in a strip shape along the second lower drain-source wiring 120B in plan view may be formed.
  • the plurality of second upper openings 62 are formed as a plurality of upper base openings 123 in this embodiment.
  • a plurality of upper base openings 123 (second upper openings 62) are formed in the same manner as in the first embodiment.
  • the plurality of first upper wirings 65 includes at least one (one in this embodiment) first upper drain-source wiring 124A and at least one (one in this embodiment) second upper drain-source wiring 124A. It includes wiring 124B.
  • the first upper drain-source wiring 124A enters the plurality of first upper drain-source openings 122A from above the second interlayer insulating film 60 and is electrically connected to the plurality of first lower drain-source wirings 120A.
  • the wiring form of the first upper drain-source wiring 124A is arbitrary. In this form, the first upper drain-source wiring 124A is formed in a strip shape extending in the first direction X in plan view.
  • the second upper drain-source wiring 124B is spaced apart from the first upper drain-source wiring 124A so as to be electrically isolated from the first upper drain-source wiring 124A, and is different from the first upper drain-source wiring 124A. Form a current path.
  • the second upper drain-source wiring 124B enters the plurality of second upper drain-source openings 122B from above the second interlayer insulating film 60 and is electrically connected to the plurality of second lower drain-source wirings 120B.
  • the routing form of the second upper drain-source wiring 124B is arbitrary. In this form, the second upper drain-source wiring 124B is formed in a strip shape extending in the first direction X in plan view.
  • the plurality of second upper wirings 66 are formed as upper base wirings 125 .
  • a plurality of upper base wirings 125 (second upper wirings 66) are formed in the same manner as in the first embodiment.
  • the plurality of first pad openings 71 in this embodiment includes at least one (one in this embodiment) first drain-source pad opening 126A and at least one (one in this embodiment) second drain-source pad opening 126A. Includes opening 126B.
  • the first drain-source pad opening 126A is spaced inwardly from the peripheral edge of the first upper drain-source wiring 124A, exposing the inner portion of the first upper drain-source wiring 124A as a terminal electrode.
  • the second drain-source pad opening 126B is formed inwardly spaced from the peripheral edge of the second upper drain-source wiring 124B to expose the inner portion of the second upper drain-source wiring 124B as a terminal electrode.
  • the multiple second pad openings 72 are formed as multiple base pad openings 127 .
  • a plurality of base pad openings 127 (second pad openings 72) are formed in the same manner as in the first embodiment.
  • the semiconductor device 1D includes a first pn junction 128A and a second pn junction 128B formed inside the chip 2, respectively.
  • the first pn junction 128A is formed at the boundary between the first semiconductor region 6 and the second semiconductor region 7 on the first drain-source mesa portion 111A side.
  • a first diode D1 including the second semiconductor region 7 as an anode region and the first semiconductor region 6 as a cathode region is formed in the first drain-source mesa portion 111A.
  • the second pn junction 128B is formed at the boundary between the first semiconductor region 6 and the second semiconductor region 7 on the second drain source mesa portion 111B side.
  • a second diode D2 including the second semiconductor region 7 as an anode region and the first semiconductor region 6 as a cathode region is formed in the second drain source mesa portion 111B.
  • the anode of second diode D2 (second pn junction 128B) is electrically connected to the anode of first diode D1 (first pn junction 128A) through second semiconductor region 7 and trench base structure 116 (second trench structure 30). properly connected.
  • the semiconductor device 1D has a trench gate/common drain/source/lateral type MISFET structure.
  • a high potential for example, power supply potential VDD
  • a low potential for example, ground potential VGND
  • a base potential VB is applied to (the second electrode 33 ) and the base electrode 75 .
  • the base potential VB is higher than the ground potential VGND and lower than the power supply potential VDD (VGND ⁇ VB ⁇ VDD).
  • a gate potential VG is applied to each of the plurality of first trench structures 10 (gate electrodes 13).
  • One first trench structure 10 (gate electrode 13) is applied with a first gate voltage VG1 (gate threshold voltage or higher) based on the base potential VB, and the other first trench structure 10 (gate electrode 13) is applied with A second gate voltage VG2 (greater than or equal to the gate threshold voltage) based on the ground potential VGND is applied.
  • a channel 42 is formed in the region below the plurality of first trench structures 10 in the second semiconductor region 7, and a current path connecting the plurality of first electrodes 25 via the plurality of second electrodes 33 is formed. .
  • a drain-source current flows from the first drain-source mesa portion 111A to the second drain-source mesa portion 111B through the plurality of channels 42. That is, the drain-source current flows from the first drain-source mesa portion 111A to the second trench structure 30 (second electrode 33) through the channel 42 on the side of the first drain-source mesa portion 111A, and flows into the second drain-source mesa portion 111B. It flows from the second trench structure 30 (second electrode 33) to the second drain-source mesa portion 111B through the channel 42 on the side.
  • one first trench structure 10 (gate electrode 13) is applied with a first gate voltage VG1 (gate threshold voltage or higher) with reference to the ground potential VGND, and the other first trench structure 10 (gate electrode 13) is applied with A second gate voltage VG2 (greater than or equal to the gate threshold voltage) with reference to the base potential VB may be applied.
  • a drain-source current flows from the second drain-source mesa portion 111B to the first drain-source mesa portion 111A through the plurality of channels 42 .
  • the semiconductor device 1D according to the fourth embodiment has the same internal structure as the internal structure of the chip 2 of the semiconductor device 1A according to the first embodiment. and exhibit electrical characteristics different from those of the semiconductor device 1A. Therefore, a semiconductor device 1D having a novel structure can be provided. Also, the semiconductor device 1D has the same effect as the semiconductor device 1A.
  • the wiring resistance of the wiring (the first lower drain-source wiring 120A and the second lower drain-source wiring 120B) related to the first mesa portion 15A can be reduced. Further, since the wiring margin of the wiring related to the first mesa portion 15A with respect to the wiring related to the second mesa portion 15B (the lower base wiring 121) can be reduced, the semiconductor device 1D can be miniaturized.
  • FIG. 27 is an enlarged cross-sectional view showing a modification of the gate electrode 13 corresponding to the region shown in FIG. Referring to FIG. 27 , the upper end of gate electrode 13 may have recess 13b facing the bottom wall of first trench 11 .
  • the gate electrode 13 having the depression 13b is obtained by omitting the planarization process (CMP method) for the electrode surface of the first base electrode 86 in the process of FIG. can be formed by running
  • FIG. 28 is an enlarged plan view showing a modification of the first interlayer wiring 54 corresponding to the region shown in FIG.
  • first interlayer wiring 54 in this embodiment includes at least one (in this embodiment, a plurality of) first lower wirings 55 and at least one (in this embodiment, one) second lower wiring 55 . It includes wiring 56 and at least one (one in this embodiment) third lower wiring 57 .
  • the third lower wiring 57 is formed in the same form as in the case of the first embodiment.
  • the plurality of first lower wirings 55 are arranged in the form of films on the first interlayer insulating film 50 at intervals so as to cover the plurality of first lower openings 51 .
  • the plurality of first lower wirings 55 respectively cover the plurality of first lower openings 51 in a one-to-one correspondence.
  • the plurality of first lower wirings 55 enter the corresponding first lower openings 51 from above the first interlayer insulating film 50 and electrically connect the corresponding first electrodes 25 in the corresponding first lower openings 51 . properly connected. Thereby, the plurality of first lower wirings 55 are electrically connected to the plurality of first mesa portions 15A (first impurity regions 29).
  • the first lower wiring 55 may be formed in a rectangular shape or a polygonal shape in plan view.
  • the second lower wiring 56 overlaps all the first trench structures 10 and all the second trench structures 30 in plan view.
  • the second lower wiring 56 preferably covers at least the inner parts of all the first trench structures 10 and at least the inner parts of all the second trench structures 30 in plan view.
  • the second lower wiring 56 covers the inner part of all the first trench structures 10 so as to expose both end portions of all the first trench structures 10 in plan view.
  • the second lower wiring 56 covers both end portions and inner portions of all the second trench structures 30 in plan view.
  • the second lower wiring 56 covers all the second lower openings 52 and exposes all the first lower openings 51 .
  • the second lower wiring 56 enters all the second lower openings 52 from above the first interlayer insulating film 50 and is electrically connected to all the second electrodes 33 in all the second lower openings 52 . ing. Thereby, the single second lower wiring 56 is electrically connected to the plurality of second mesa portions 15B (second impurity regions 36).
  • the second lower wiring 56 may be formed in a rectangular shape or a polygonal shape in plan view.
  • the second lower wiring 56 has a plurality of removed portions 56a exposing the plurality of first lower wirings 55, respectively.
  • the plurality of removed portions 56a each have a wall surface located above the main surface insulating film 24 in a plan view, and surround the plurality of first lower wirings 55 on the main surface insulating film 24, respectively.
  • the plurality of removed portions 56a are formed as openings for exposing the first lower wiring 55 in this embodiment.
  • the plurality of removed portions 56a each have a planar shape similar to a part or all of the planar shape of the corresponding first lower wiring 55 in plan view.
  • the planar area of the second lower wiring 56 preferably exceeds the total planar area of the single first lower wiring 55 .
  • the wiring resistance of the first lower wiring 55 increases, but the wiring resistance of the second lower wiring 56 can be reduced.
  • the wiring resistance of the first lower wiring 55 and the wiring resistance of the second lower wiring 56 can be adjusted. Thereby, the electrical characteristics of the semiconductor device 1A can be adjusted.
  • FIG. 29 is a schematic cross-sectional view showing a structural example when the terminal electrode 130 is employed in the semiconductor device 1A according to the first embodiment.
  • the terminal electrodes 130 shown in FIG. 29 can also be applied to the semiconductor devices 1B to 1D according to the second to fourth embodiments.
  • the uppermost insulating film 70 of the semiconductor device 1A includes at least one (plurality in this embodiment) first pad openings 71, at least one (plurality in this embodiment) second pad openings 72, and at least It includes one (one in this embodiment) third pad opening 73 .
  • the layout of the first to third pad openings 71 to 73 is appropriately adjusted according to the layout of the second interlayer wiring 64, the specifications of the semiconductor device 1A, the specifications of the connection target of the semiconductor device 1A, and the like.
  • the plurality of first pad openings 71 are formed so as to expose the respective first upper wirings 65 from a plurality of locations in this embodiment.
  • the plurality of second pad openings 72 are formed so as to expose the respective second upper wirings 66 from a plurality of locations in this embodiment.
  • the third pad opening 73 exposes the pad portion 57a of the third upper wiring 67 as in the first embodiment.
  • the semiconductor device 1A includes a plurality of terminal electrodes 130 electrically and mechanically connected to the second interlayer wiring 64 so as to protrude from the uppermost insulating film 70 .
  • the plurality of terminal electrodes 130 includes at least one (plurality in this embodiment) terminal electrode 130 for the first upper wiring 65, at least one (plurality in this embodiment) terminal electrode 130 for the second upper wiring 66, and , at least one (one in this embodiment) terminal electrode 130 for the third upper wiring 67 .
  • a plurality of terminal electrodes 130 are arranged in the first to third pad openings 71 to 73, respectively.
  • the plurality of terminal electrodes 130 each include a base electrode 131 and a terminal body 132 in this form.
  • the base electrode 131 is formed on the second interlayer wiring 64 within the corresponding first to third pad openings 71 to 73 .
  • the underlying electrode 131 has an overlapping portion drawn from above the second interlayer wiring 64 onto the uppermost insulating film 70 .
  • Base electrode 131 may include at least one of a titanium film, a titanium nitride film, a copper film, a gold film, a nickel film, and an aluminum film.
  • the terminal body 132 is formed on the underlying electrode 131 and electrically connected to the second interlayer wiring 64 via the underlying electrode 131 .
  • the terminal body 132 covers the overlapping portion of the underlying electrode 131 .
  • the terminal body 132 protrudes from the underlying electrode 131 in a hemispherical shape.
  • Terminal body 132 is preferably made of a low-melting-point metal (for example, solder). In this case, the terminal bodies 132 are formed as so-called solder balls.
  • the semiconductor device 1A comprising a wafer level chip size package having the size of the chip 2 cut out from the wafer 80 as the size of the package.
  • This example shows an example in which a plurality of terminal electrodes 130 are mechanically and electrically connected to the second interlayer wiring 64 .
  • the semiconductor device 1 ⁇ /b>A may include a plurality of rewirings routed over the uppermost insulating film 70 so as to be electrically connected to the second interlayer wiring 64 .
  • the plurality of terminal electrodes 130 may be arranged on the plurality of rewirings.
  • FIG. 30 is an enlarged cross-sectional view showing a modification of the second trench structure 30 corresponding to the region shown in FIG. An example in which the second trench structure 30 according to the modified example is employed in the semiconductor device 1A according to the first embodiment will be described below.
  • the second trench structure 30 is formed with a depth substantially equal to that of the first trench structure 10 in this example. That is, the bottom wall of the second trench structure 30 is formed within the second semiconductor region 7 with a gap from the third semiconductor region 8 .
  • the second electrode 33 is electrically and mechanically connected to the first semiconductor region 6 and the second semiconductor region 7 within the second trench 32 in this example.
  • the second electrode 33 is not mechanically connected to the third semiconductor region 8 .
  • the second electrode 33 comprises metal in this form, but may be formed of a non-metallic conductor (eg, conductive polysilicon).
  • the semiconductor device 1A includes a plurality of connection electrodes 140 electrically connected to the second trench structure 30 in the second mesa portion 15B in this example.
  • the plurality of connection electrodes 140 penetrate through the main surface insulating film 24 and are connected to the plurality of second trench structures 30 respectively.
  • the plurality of connection electrodes 140 are respectively arranged in the plurality of second connection openings 31 formed in the main surface insulating film 24 .
  • a plurality of connection electrodes 140 are formed along the plurality of second trench structures 30 respectively.
  • the plurality of connection electrodes 140 may each be formed in a strip shape extending in the direction in which the first trench structure 10 extends (that is, the second direction Y) in plan view.
  • the plurality of connection electrodes 140 are each made of metal.
  • the multiple first electrodes 25 each have a laminated structure including a barrier film 141 and an electrode main body 142 in this embodiment.
  • the barrier film 141 and the electrode body 142 are formed in the same form as the first barrier film 27 and the first electrode body 28 related to the first electrode 25 .
  • the semiconductor device 1A includes a plurality of bottom wall impurity regions 41 respectively formed in a region along the bottom wall of the first trench structure 10 and a region along the bottom wall of the second trench structure 30 in the second semiconductor region 7. including.
  • the bottom wall impurity region 41 on the second trench structure 30 side is formed in substantially the same form as the bottom wall impurity region 41 on the first trench structure 10 side except that it is electrically connected to the second electrode 33 . ing.
  • the second trench structure 30 according to the modification can be formed only by changing the manufacturing steps of FIGS. 11A to 11Q.
  • the second trench structure 30 and the connection electrode 140 according to the modification can be formed using the formation process of the first trench structure 10 and the formation process of the first electrode 25 .
  • FIG. 31 is an enlarged cross-sectional view corresponding to the region shown in FIG. 5 and showing a structural example when the base electrode is removed in the semiconductor device according to the first embodiment.
  • semiconductor device 1A may have second main surface 4 (third semiconductor region 8) exposed to the outside. In other words, semiconductor device 1A does not need to have base electrode 75 covering second main surface 4 .
  • the second trench structure 30 (second trench 32) may be formed deeper than the first trench structure 10 (first trench 11).
  • the second trench structure 30 (second trench 32) may be formed with a depth substantially equal to that of the first trench structure 10 (first trench 11).
  • Such a semiconductor device 1A is manufactured by omitting the step of forming the base electrode 75 in the step of FIG. 11Q described above.
  • FIG. 32 is an enlarged cross-sectional view showing a modification of the third semiconductor region 8 corresponding to the region shown in FIG. An example in which the third semiconductor region 8 according to the modified example is employed in the semiconductor device 1A according to the first embodiment will be described below.
  • third semiconductor region 8 may have the conductivity type of "n type” instead of "p type".
  • the third semiconductor region 8 may have a higher n-type impurity concentration than the first semiconductor region 6 .
  • the third semiconductor region 8 may have an n-type impurity concentration of 1 ⁇ 10 18 cm ⁇ 3 or more and 1 ⁇ 10 21 cm ⁇ 3 or less.
  • the third semiconductor region 8 may have an n-type impurity concentration lower than that of the first semiconductor region 6 .
  • the third semiconductor region 8 may have an n-type impurity concentration of 1 ⁇ 10 14 cm ⁇ 3 or more and 1 ⁇ 10 18 cm ⁇ 3 or less.
  • the conductivity type of the third semiconductor region 8 is "n type"
  • the plurality of second trench structures 30 are spaced from the bottom of the second semiconductor region 7 (the third semiconductor region 8) to the first main surface 3 side. It is preferable to form a gap. That is, the second electrode 33 is mechanically and electrically connected to the first semiconductor region 6 and the second semiconductor region 7 in the second trench 32 and is not mechanically connected to the third semiconductor region 8 . preferable.
  • the third semiconductor region 8 may be formed in an electrically floating state.
  • the second trench structure 30 (second trench 32) may be formed deeper than the first trench structure 10 (first trench 11).
  • the second trench structure 30 (second trench 32) may be formed with a depth substantially equal to that of the first trench structure 10 (first trench 11).
  • the semiconductor device 1A may have the second main surface 4 (the third semiconductor region 8) exposed to the outside. In other words, semiconductor device 1A does not need to have base electrode 75 covering second main surface 4 . Of course, the semiconductor device 1A may have the base electrode 75 even when the conductivity type of the third semiconductor region 8 is "n type".
  • a wafer 80 having a semiconductor region 7 is provided in the step of FIG. 11I. Further, in the process of FIG. 11I, etching conditions for the wafer 80 are adjusted, and a plurality of second trenches 32 that penetrate the first semiconductor regions 6 and expose the second semiconductor regions 7 at intervals from the third semiconductor regions 8 are formed. is formed. Also, in the process of FIG. 11Q, the process of forming the base electrode 75 is omitted as necessary.
  • the chip 2 When the chip 2 contains a SiC single crystal in each of the above embodiments, the chip 2 preferably contains a hexagonal SiC single crystal. Hexagonal SiC single crystals have a plurality of polytypes, including 2H (Hexagonal)-SiC single crystals, 4H-SiC single crystals and 6H-SiC single crystals, depending on the period of the atomic arrangement.
  • the chip 2 is preferably made of 4H—SiC single crystal among a plurality of polytypes.
  • the first main surface 3 is formed by the silicon surface ((0001) plane) of the SiC single crystal
  • the second main surface 4 is formed by the carbon surface ((000-1) plane) of the SiC single crystal.
  • the first main surface 3 may be formed by a carbon surface
  • the second main surface 4 may be formed by a silicon surface.
  • the (0001) and (000-1) planes of a SiC single crystal are called c-planes.
  • the first main surface 3 may have an off angle inclined at a predetermined angle in a predetermined off direction with respect to the c-plane of the SiC single crystal.
  • the off-direction may be the a-axis direction ([11-20] direction) of the SiC single crystal.
  • the off angle may be 0° or more and 5.0° or less.
  • the first direction X may be the m-axis direction of the SiC single crystal
  • the second direction Y may be the a-axis direction of the SiC single crystal.
  • the first direction X may be the a-axis direction of the SiC single crystal
  • the second direction Y may be the m-axis direction of the SiC single crystal.
  • a chip (2) having a first main surface (3) on one side and a second main surface (4) on the other side, and a region of the chip (2) on the side of the first main surface (3) and a region closer to the second main surface (4) than the first semiconductor region (6) in the chip (2) and a second conductivity type (p-type) second semiconductor region (7) formed in the first region (15A) on one side and a second region (15A) on the other side of the first semiconductor region (6) in a cross-sectional view.
  • a first trench structure (10) comprising an electrode (13), a first electrode (25) electrically connected to said first semiconductor region (6) in said first region (15A), and said second region.
  • the second electrode (33) is electrically connected to both the first semiconductor region (6) and the second semiconductor region (7) within the second groove (32), A1 The semiconductor device (1A to 1D) according to .
  • the first impurity region (29) extends laterally along the first main surface (3) in cross-section, and the second impurity region (36) extends in the second groove structure ( 30), the semiconductor device (1A-1D) according to A4 or A5.
  • control electrode (13) is embedded in the first groove (11) with a gap from the first main surface (3) to the bottom wall side of the first groove (11), A1 A semiconductor device (1A-1D) according to any one of A7.
  • control electrode (13) is embedded in the first groove (11) with a space from the middle portion of the first groove (11) to the bottom wall side of the first groove (11). , A8.
  • [A12] Further includes a main surface insulating film (24) covering the first main surface (3) and the first groove structure (10), and the first electrode (25) is formed by the main surface insulating film (24 ), and the second trench structure (30) has the second trench (32) penetrating the main surface insulating film (24), according to any one of A1 to A11.
  • the second electrode (33) includes a portion located on the chip (2) side with respect to the first main surface (3) in the second groove (32), and the first main surface (3).
  • [A15] further including a bottom wall impurity region (41) of a second conductivity type (p-type) formed along the bottom wall of the first trench structure (10) in the second semiconductor region (7); A semiconductor device (1A to 1D) according to any one of A1 to A14.
  • a bottom wall impurity region (41) of a second conductivity type (p-type) formed along the bottom wall of the first trench structure (10) in the second semiconductor region (7);
  • a semiconductor device (1A to 1D) according to any one of A1 to A14.
  • [A16] It is formed in a region closer to the second main surface (4) than the second semiconductor region (7) in the chip (2), and has a higher impurity concentration than the second semiconductor region (7).
  • the bottom wall of the first trench structure (10) is located in the second semiconductor region (7), and the bottom wall of the second trench structure (30) is located in the third semiconductor region (8).
  • first trench structure first trench (first groove) 11 first trench (first groove) 12 gate insulating film (control insulating film) 13 gate electrode (control electrode) 14 Buried insulator (insulator) 15A First mesa portion (first region) 15B Second mesa portion (second region) 24 main surface insulating film 25 first electrode 29 first impurity region 30 second trench structure (second groove structure) 32 second trench (second groove) 33 second electrode 36 second impurity region 41 bottom wall impurity region 42 channel

Landscapes

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Abstract

半導体装置は、チップ内で第１主面側の領域に形成された第１導電型の第１半導体領域と、前記チップ内で第２主面側の領域に形成された第２導電型の第２半導体領域と、断面視において前記第１半導体領域を第１領域および第２領域に区画するように前記第１半導体領域を貫通して前記第１主面に形成された第１溝、前記第１溝の内壁を被覆する制御絶縁膜、および、前記第２半導体領域におけるチャネルを制御するように前記制御絶縁膜を挟んで前記第１溝に埋設された制御電極を含む第１溝構造と、前記第１領域において前記第１半導体領域に電気的に接続された第１電極と、前記第２領域において前記第１半導体領域を貫通して前記第１主面に形成された第２溝、および、前記第１電極との間で前記チャネルを介する電流経路を形成するように前記第２溝に埋設された第２電極を含む第２溝構造と、を含む。

Description

半導体装置
　この出願は、２０２１年８月５日に日本国特許庁に提出された特願２０２１－１２８８５０号に対応しており、この出願の全開示はここに引用により組み込まれる。本開示は、半導体装置に関する。
　特許文献１は、ｐ型半導体層、第１トレンチ構造、複数のｎ型ドリフト層および複数のｎ型ドレインソース領域を含む半導体装置を開示している。第１トレンチ構造は、ｐ型半導体層の主面に形成されている。複数のｎ型ドリフト層は、ｐ型半導体層の主面の表層部において第１トレンチ構造の両側にそれぞれ形成されている。複数のｎ型ドレインソース領域は、複数のドリフト層の表層部にそれぞれ形成されている。トランジスタのチャネルは、第１トレンチ構造の底部に沿う領域に形成される。
米国特許出願公開第２００７／０１４５４７４号明細書
　一実施形態は、新規な構造を有する半導体装置を提供する。
　一実施形態は、一方側の第１主面および他方側の第２主面を有するチップと、前記チップ内で前記第１主面側の領域に形成された第１導電型の第１半導体領域と、前記チップ内で前記第１半導体領域よりも前記第２主面側の領域に形成された第２導電型の第２半導体領域と、断面視において前記第１半導体領域を一方側の第１領域および他方側の第２領域に区画するように前記第１半導体領域を貫通して前記第１主面に形成された第１溝、前記第１溝の内壁を被覆する制御絶縁膜、および、前記第２半導体領域におけるチャネルを制御するように前記制御絶縁膜を挟んで前記第１溝に埋設された制御電極を含む第１溝構造と、前記第１領域において前記第１半導体領域に電気的に接続された第１電極と、前記第２領域において前記第１半導体領域を貫通して前記第１主面に形成された第２溝、および、前記第１電極との間で前記チャネルを介する電流経路を形成するように前記第２溝に埋設された第２電極を含む第２溝構造と、を含む、半導体装置を提供する。
　上述のまたはさらに他の目的、特徴および効果は、添付図面の参照によって説明される実施形態により明らかにされる。
図１は、第１実施形態に係る半導体装置を示す模式的な平面図である。 図２は、図１に示すII-II線に沿う断面図である。 図３は、第１実施形態に係るチップの第１主面のレイアウト例を示す模式的な平面図である。 図４は、図３に示す領域IVの拡大図である。 図５は、図４に示すV-V線に沿う断面図である。 図６は、図５に示すVI-VI線に沿う断面図である。 図７は、図５に示すVII-VII線に沿う断面図である。 図８は、チップの内部の要部を示す拡大断面図である。 図９は、図４に示す領域に対応し、チップの上に引き回された第１層配線のレイアウト例を示す拡大図である。 図１０は、図４に示す領域に対応し、チップの上に引き回された第２層配線のレイアウト例を示す拡大図である。 図１１Ａは、図１に示す半導体装置の製造方法の一例を示す断面図である。 図１１Ｂは、図１１Ａの後の工程を示す断面図である。 図１１Ｃは、図１１Ｂの後の工程を示す断面図である。 図１１Ｄは、図１１Ｃの後の工程を示す断面図である。 図１１Ｅは、図１１Ｄの後の工程を示す断面図である。 図１１Ｆは、図１１Ｅの後の工程を示す断面図である。 図１１Ｇは、図１１Ｆの後の工程を示す断面図である。 図１１Ｈは、図１１Ｇの後の工程を示す断面図である。 図１１Ｉは、図１１Ｈの後の工程を示す断面図である。 図１１Ｊは、図１１Ｉの後の工程を示す断面図である。 図１１Ｋは、図１１Ｊの後の工程を示す断面図である。 図１１Ｌは、図１１Ｋの後の工程を示す断面図である。 図１１Ｍは、図１１Ｌの後の工程を示す断面図である。 図１１Ｎは、図１１Ｍの後の工程を示す断面図である。 図１１Ｏは、図１１Ｎの後の工程を示す断面図である。 図１１Ｐは、図１１Ｏの後の工程を示す断面図である。 図１１Ｑは、図１１Ｐの後の工程を示す断面図である。 図１２は、第２実施形態に係る半導体装置を示す模式的な平面図である。 図１３は、図１２に示すXIII-XIII線に沿う断面図である。 図１４は、第２実施形態に係るチップの第１主面のレイアウト例を示す模式的な平面図である。 図１５は、図１４に示す領域XVの拡大図である。 図１６は、図１５に示すXVI-XVI線に沿う断面図である。 図１７は、図１５に示す領域に対応し、チップの上に引き回された第１層配線のレイアウト例を示す拡大図である。 図１８は、第３実施形態に係る半導体装置（＝２つの第２実施形態に係る半導体装置を用いた半導体モジュール）の模式的な断面図である。 図１９は、図１８に示す半導体装置が組み込まれる電気回路の構成例を示す回路図である。 図２０は、第４実施形態に係る半導体装置の電気的構造を示す回路図である。 図２１は、図２０に示す半導体装置を示す模式的な平面図である。 図２２は、図２１に示すXXII-XXII線に沿う断面図である。 図２３は、第４実施形態に係るチップの第１主面のレイアウト例を示す模式的な平面図である。 図２４は、図２３に示す領域XXIVの拡大図である。 図２５は、図２４に示すXXV-XXV線に沿う断面図である。 図２６は、図２４に示すXXVI-XXVI線に沿う断面図である。 図２７は、図８に示す領域に対応し、ゲート電極の変形例を示す拡大断面図である。 図２８は、図９に示す領域に対応し、第１層配線の変形例を示す拡大平面図である。 図２９は、第１実施形態に係る半導体装置において端子電極が採用された場合の構造例を示す模式的な断面図である。 図３０は、図５に示す領域に対応し、第２トレンチ構造の変形例を示す拡大断面図である。 図３１は、図５に示す領域に対応し、第１実施形態に係る半導体装置においてベース電極が取り除かれた場合の構造例を示す拡大断面図である。 図３２は、図５に示す領域に対応し、第３半導体領域の変形例を示す拡大断面図である。
　以下、添付図面の参照によって、実施形態が詳細に説明される。添付図面は、厳密に図示されたものではなく、模式図であり、縮尺等は必ずしも一致しない。また、添付図面の間で対応する構造には同一の参照符号が付され、重複する説明は省略または簡略化される。説明が省略または簡略化された構造については、省略または簡略化される前になされた説明が適用される。
　図１は、第１実施形態に係る半導体装置１Ａを示す模式的な平面図である。図２は、図１に示すII-II線に沿う断面図である。図３は、第１実施形態に係るチップ２の第１主面３のレイアウト例を示す模式的な平面図である。図４は、図３に示す領域IVの拡大図である。図５は、図４に示すV-V線に沿う断面図である。図６は、図５に示すVI-VI線に沿う断面図である。図７は、図５に示すVII-VII線に沿う断面図である。
　図８は、チップ２の内部の要部を示す拡大断面図である。図９は、図４に示す領域に対応し、チップ２の上に引き回された第１層間配線５４のレイアウト例を示す拡大図である。図１０は、図４に示す領域に対応し、チップ２の上に引き回された第２層間配線６４のレイアウト例を示す拡大図である。
　図１～図１０を参照して、半導体装置１Ａは、この形態（this embodiment）では、電界効果トランジスタの一例としてのトレンチゲート・ラテラル型のＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）構造を備えたスイッチングデバイスである。半導体装置１Ａは、直方体形状に形成されたチップ２（半導体チップ）を含む。チップ２は、Ｓｉ（シリコン）またはワイドバンドギャップ半導体の単結晶を含む。ワイドバンドギャップ半導体は、Ｓｉのバンドギャップを超えるバンドギャップを有する半導体である。チップ２は、ＳｉチップまたはＳｉＣ（炭化シリコン）チップであってもよい。
　チップ２は、一方側の第１主面３、他方側の第２主面４、ならびに、第１主面３および第２主面４を接続する第１～第４側面５Ａ～５Ｄを含む。第１主面３および第２主面４は、チップ２の厚さ方向に沿う法線方向Ｚから見た平面視（以下、単に「平面視」という。）において四角形状に形成されている。第２主面４は、研削痕を有する研削面であってもよい。
　第１側面５Ａおよび第２側面５Ｂは、第１主面３に沿う第１方向Ｘに延び、第１方向Ｘに交差（具体的には直交）する第２方向Ｙに対向（背向）している。第３側面５Ｃおよび第４側面５Ｄは、第２方向Ｙに延び、第１方向Ｘに対向している。チップ２の一辺の長さ（第１～第４側面５Ａ～５Ｄの平面視長さ）は、０．５ｍｍ以上５ｍｍ以下であってもよい。
　半導体装置１Ａは、チップ２内において第１主面３側の領域に形成されたｎ型（第１導電型）の第１半導体領域６を含む。第１半導体領域６は、「ドリフト層」と称されてもよい。第１半導体領域６は、第２主面４から第１主面３側に間隔を空けてチップ２内に形成されている。第１半導体領域６は、第１主面３の表層部において第１主面３に沿って延びる層状に形成され、第１主面３の全域および第１～第４側面５Ａ～５Ｄの一部から露出している。
　むろん、第１半導体領域６は、平面視において第１～第４側面５Ａ～５Ｄから間隔を空けて第１主面３の内方部に形成されていてもよい。第１半導体領域６は、１×１０１５ｃｍ－３以上１×１０１７ｃｍ－３以下のｎ型不純物濃度を有していてもよい。第１半導体領域６は、０．１μｍ以上１０μｍ以下（好ましくは０．５μｍ以上２μｍ以下）の厚さを有していてもよい。
　第１半導体領域６は、比較的大きい拡散係数を有する５価元素（ｎ型不純物）を含むことが好ましい。第１半導体領域６は、５価元素の一例としてのリンを含むことが好ましい。第１半導体領域６は、この形態では、ｐ型のエピタキシャル層に対するｎ型不純物の添加によって形成されている。つまり、第１半導体領域６は、ｎ型不純物およびｐ型不純物（３価元素）を含み、ｐ型不純物濃度を超えるｎ型不純物濃度を有している。むろん、第１半導体領域６は、純粋なｎ型のエピタキシャル層によって形成されていてもよい。
　半導体装置１Ａは、チップ２内において第１半導体領域６よりも第２主面４側の領域に形成されたｐ型（第２導電型）の第２半導体領域７を含む。第２半導体領域７は、「チャネル形成層」と称されてもよい。第２半導体領域７は、１×１０１４ｃｍ－３以上１×１０１７ｃｍ－３以下（この形態では１×１０１６ｃｍ－３程度）のｐ型不純物濃度を有していてもよい。
　第２半導体領域７は、チップ２内において第１主面３（第１半導体領域６）に沿って延びる層状に形成され、第１～第４側面５Ａ～５Ｄの一部から露出している。第１半導体領域６が第１主面３の周縁から内方に間隔を空けて形成されている場合、第２半導体領域７は第１主面３の周縁部から露出していてもよい。第２半導体領域７は、チップ２内において第１半導体領域６に電気的に接続されている。第２半導体領域７は、具体的には、第１半導体領域６とｐｎ接合部を形成している。
　第２半導体領域７は、０μｍを超えて５０μｍ以下（好ましくは１μｍ以上１０μｍ以下）の厚さを有していてもよい。第２半導体領域７は、第１半導体領域６の厚さを超える厚さを有していてもよい。第２半導体領域７は、この形態では、ｐ型のエピタキシャル層によって形成されている。
　半導体装置１Ａは、チップ２内において第２半導体領域７よりも第２主面４側の領域に形成されたｐ型の第３半導体領域８を含む。第３半導体領域８は、「ベース層」と称されてもよい。第３半導体領域８は、第２半導体領域７よりも高いｐ型不純物濃度を有していてもよい。つまり、第３半導体領域８は、第２半導体領域７（ｐ型の低濃度領域）よりも低い抵抗値を有する低抵抗領域（ｐ型の高濃度領域）として形成されていてもよい。
　第３半導体領域８のｐ型不純物濃度は、１×１０１８ｃｍ－３以上１×１０２１ｃｍ－３以下（この形態では１×１０１９ｃｍ－３程度）であってもよい。むろん、第３半導体領域８は、第２半導体領域７とほぼ等しいｐ型不純物濃度を有していてもよい。この場合、第３半導体領域８は、第２半導体領域７の一部とみなされてもよい。
　第３半導体領域８は、第２主面４および第２半導体領域７の間の領域において第２主面４（第１主面３）に沿って延びる層状に形成され、第２主面４の全域および第１～第４側面５Ａ～５Ｄの一部から露出している。第３半導体領域８は、第１半導体領域６の厚さを超える厚さを有している。第３半導体領域８の厚さは、第２半導体領域７の厚さを超えている。
　第３半導体領域８の厚さは、１０μｍ以上１０００μｍ以下（好ましくは５０μｍ以上５００μｍ以下）であってもよい。第３半導体領域８は、この形態では、ｐ型の半導体基板によって形成されている。第３半導体領域８の導電型がｎ型からなる場合、第３半導体領域８はｎ型の半導体基板によって形成される。
　半導体装置１Ａは、第１主面３に形成された複数の第１トレンチ構造１０（第１溝構造）を含む。第１トレンチ構造１０は、「トレンチゲート構造」と称されてもよい。複数の第１トレンチ構造１０は、第１主面３の周縁から間隔を空けて第１主面３の内方部にそれぞれ形成されている。
　複数の第１トレンチ構造１０は、第１方向Ｘに間隔を空けて配列され、第２方向Ｙに延びる帯状にそれぞれ形成されている。つまり、複数の第１トレンチ構造１０は、平面視において第２方向Ｙに延びるストライプ状に形成されている。複数の第１トレンチ構造１０は、第２方向Ｙに関して、一方側の第１端部および他方側の第２端部をそれぞれ有している。
　複数の第１トレンチ構造１０は、第２半導体領域７に至るように第１半導体領域６を貫通している。複数の第１トレンチ構造１０は、この形態では、第２半導体領域７内に位置する底壁をそれぞれ有している。複数の第１トレンチ構造１０は、第２半導体領域７におけるチャネル（後述のチャネル４２）の反転および非反転をそれぞれ制御するように構成されている。
　複数の第１トレンチ構造１０は、０．０２μｍ以上２０μｍ以下（好ましくは０．２μｍ以上５μｍ以下）の間隔で配列されていてもよい。複数の第１トレンチ構造１０は、第１方向Ｘにほぼ等間隔に配列されていることが好ましい。複数の第１トレンチ構造１０は、第１方向Ｘに関して０．０１μｍ以上１０μｍ以下（好ましくは０．１μｍ以上０．５μｍ以下）の幅をそれぞれ有していてもよい。複数の第１トレンチ構造１０は、０．２μｍ以上３０μｍ以下（好ましくは０．５μｍ以上１０μｍ以下）の深さをそれぞれ有していてもよい。
　以下、１つの第１トレンチ構造１０の内部構造が説明される。第１トレンチ構造１０は、第１トレンチ１１、ゲート絶縁膜１２（制御絶縁膜）、ゲート電極１３（制御電極）および埋設絶縁体１４を含む。第１トレンチ１１は、「ゲートトレンチ」と称されてもよい。第１トレンチ１１は、第１主面３に形成され、第１トレンチ構造１０の壁面（側壁および底壁）を区画している。第１トレンチ１１は、第１半導体領域６および第２半導体領域７を壁面から露出させている。
　第１トレンチ１１は、断面視において第１主面３側から底壁側に向けて開口幅が狭まるテーパ形状に形成されていてもよい。むろん、第１トレンチ１１は、第１主面３に対して垂直に形成されていてもよい。第１トレンチ１１の底壁側角部は、湾曲状に形成されていてもよい。むろん、第１トレンチ１１の底壁の全体が第２主面４側に向かう湾曲状に形成されていてもよい。
　ゲート絶縁膜１２は、第１トレンチ１１の側壁および底壁を膜状に被覆している。ゲート絶縁膜１２は、この形態では、第１トレンチ１１の底壁側において側壁および底壁を被覆し、第１トレンチ１１の底壁側においてリセス空間を区画している。ゲート絶縁膜１２は、第１トレンチ１１の壁面の法線方向に関して、５ｎｍ以上１０００ｎｍ以下の厚さを有していてもよい。
　ゲート絶縁膜１２は、酸化シリコン膜、窒化シリコン膜、酸化アルミニウム膜、酸化ジルコニウム膜、酸化ハフニウム膜および酸化タンタル膜のうちの少なくとも１種を含む。ゲート絶縁膜１２は、酸化シリコン膜からなることが好ましい。ゲート絶縁膜１２は、チップ２の酸化物（熱酸化膜）からなることが特に好ましい。
　ゲート電極１３は、ゲート絶縁膜１２を挟んで第１トレンチ１１に埋設されている。ゲート電極１３は、具体的には、第１トレンチ１１の底壁側においてゲート絶縁膜１２によって区画されたリセス空間に埋設され、ゲート絶縁膜１２を挟んで第２半導体領域７に対向している。ゲート電極１３は、第１半導体領域６および第２半導体領域７の境界部の深さ位置を第１トレンチ１１の深さ方向に通過している。
　つまり、ゲート電極１３は、第１主面３および第１半導体領域６の底部（第２半導体領域７）の間の厚さ範囲に位置する上端部、および、第１半導体領域６の底部（第２半導体領域７）および第１トレンチ１１の底壁の間の厚さ範囲に位置する下端部を有している。ゲート電極１３の上端部は、この形態では、平坦に形成されている。ゲート電極１３は、この形態では、第１主面３から第１トレンチ１１の底壁側に間隔を空けて埋設されている。ゲート電極１３は、具体的には、第１トレンチ１１の中間部の深さ位置から第１トレンチ１１の底壁側に間隔を空けて埋設されている。
　ゲート電極１３は、第１トレンチ１１の底壁側から開口側に引き出された複数の引き出し部１３ａを含む。複数の引き出し部１３ａの個数は任意である。複数の引き出し部１３ａは、この形態では、第２方向Ｙに離間した一対の引き出し部１３ａを含む。一対の引き出し部１３ａは、この形態では、第１トレンチ１１の両端部にそれぞれ形成されている。複数の引き出し部１３ａは、平面視において第２方向Ｙにそれぞれ延びている。
　複数の引き出し部１３ａは、第１トレンチ１１の開口側において第１トレンチ１１の壁面と開口側リセスを区画している。開口側リセスは、平面視において第２方向Ｙに延びる帯状に区画されている。複数の引き出し部１３ａは、第１主面３よりも上方に突出していてもよい。複数の引き出し部１３ａは、ゲート絶縁膜１２の一部を挟んで第１トレンチ１１から第１主面３の上に引き出されていてもよい。むろん、複数の引き出し部１３ａは、第１主面３に対して第１トレンチ１１の底壁側に位置していてもよい。
　ゲート電極１３は、金属および非金属導体のうちの少なくとも１つを含んでいてもよい。ゲート電極１３は、タングステン、アルミニウム、銅、アルミニウム合金、銅合金および導電性ポリシリコンのうちの少なくとも１種を含んでいてもよい。ゲート電極１３は、非金属導体（導電性ポリシリコン）を含むことが好ましい。導電性ポリシリコンは、ｐ型ポリシリコンまたはｎ型ポリシリコンであってもよい。導電性ポリシリコンは、ｎ型ポリシリコンであることが好ましい。
　埋設絶縁体１４は、第１トレンチ１１内においてゲート電極１３を被覆するように第１トレンチ１１の開口側に埋設されている。埋設絶縁体１４は、具体的には、ゲート電極１３によって区画された開口側リセスに埋設されている。埋設絶縁体１４は、第１トレンチ１１に対する電界を緩和するフィールド絶縁体として設けられている。埋設絶縁体１４は、第１半導体領域６に対する対向面積が第１半導体領域６に対するゲート電極１３の対向面積を超えるように構成されている。
　埋設絶縁体１４は、第１トレンチ１１の深さ方向に関して、ゲート電極１３の厚さを超える厚さを有している。埋設絶縁体１４は、酸化シリコン膜、窒化シリコン膜、酸化アルミニウム膜、酸化ジルコニウム膜、酸化ハフニウム膜および酸化タンタル膜のうちの少なくとも１種を含む。埋設絶縁体１４は、酸化シリコン膜からなることが好ましい。埋設絶縁体１４は、ゲート絶縁膜１２と同一材料からなることが好ましい。この場合、埋設絶縁体１４は、絶縁蒸着膜からなり、ゲート絶縁膜１２とは異なる緻密度を有していることが好ましい。
　半導体装置１Ａは、複数の第１トレンチ構造１０によって第１主面３（第１半導体領域６）に区画された複数のメサ部１５を含む。複数のメサ部１５は、互いに隣り合う複数対の第１トレンチ構造１０の間の領域において第２方向Ｙに延びる帯状にそれぞれ区画されている。複数のメサ部１５は、複数の第１メサ部１５Ａ（第１領域）および複数の第２メサ部１５Ｂ（第２領域）を含む。
　複数の第１メサ部１５Ａは、１つのメサ部１５を挟み込むように第１方向Ｘに間隔を空けて配列されている。複数の第２メサ部１５Ｂは、複数のメサ部１５において１つの第１メサ部１５Ａを挟み込むように複数の第１メサ部１５Ａと第１方向Ｘに沿って交互に配列されている。この形態では、複数の第１メサ部１５ＡがＭＩＳＦＥＴの「ドレインメサ部」として設けられ、複数の第２メサ部１５ＢがＭＩＳＦＥＴの「ソースメサ部」として設けられている。
　半導体装置１Ａは、第１トレンチ構造１０に接続されるように第１主面３に形成された複数（この形態では２個）のトレンチ接続構造２０（溝接続構造）を含む。複数のトレンチ接続構造２０は、複数の第１トレンチ構造１０の第１端部を接続する一方側（第１側面５Ａ側）のトレンチ接続構造２０、および、複数の第１トレンチ構造１０の第２端部を接続する他方側（第２側面５Ｂ側）のトレンチ接続構造２０を含む。
　他方側のトレンチ接続構造２０は、第１トレンチ構造１０の第２端部に接続されている点を除き、一方側のトレンチ接続構造２０と同様の構造を有している。以下、一方側のトレンチ接続構造２０の構成が説明され、他方側のトレンチ接続構造２０の構成についての説明は省略される。
　トレンチ接続構造２０は、第１主面３の周縁から間隔を空けて第１主面３の内方部に形成されている。トレンチ接続構造２０は、複数の第１トレンチ構造１０が延びる方向に交差する方向（具体的には第２方向Ｙ）に延びる帯状に形成され、複数の第１トレンチ構造１０の一端部に接続されている。トレンチ接続構造２０は、第２半導体領域７に至るように第１半導体領域６を貫通している。つまり、トレンチ接続構造２０は、複数の第１トレンチ構造１０と共に複数のメサ部１５（複数の第１メサ部１５Ａおよび複数の第２メサ部１５Ｂ）を区画している。
　トレンチ接続構造２０は、第２方向Ｙに関して０．０１μｍ以上１０μｍ以下（好ましくは０．１μｍ以上２μｍ以下）の幅を有していてもよい。トレンチ接続構造２０は、第１トレンチ構造１０の幅とほぼ等しい幅を有していてもよい。トレンチ接続構造２０は、０．２μｍ以上３０μｍ以下（好ましくは０．５μｍ以上１０μｍ以下）の深さをそれぞれ有していてもよい。トレンチ接続構造２０は、第１トレンチ構造１０の深さとほぼ等しい深さを有していてもよい。
　トレンチ接続構造２０は、接続トレンチ２１、接続絶縁膜２２および接続電極２３を含む。接続トレンチ２１は、複数の第１トレンチ１１に連通するように第１主面３に形成され、トレンチ接続構造２０の壁面（側壁および底壁）を区画している。トレンチ接続構造２０の壁面（側壁および底壁）は、複数の第１トレンチ１１の壁面（側壁および底壁）に連なっている。接続トレンチ２１は、第１半導体領域６および第２半導体領域７を壁面から露出させている。
　接続トレンチ２１は、断面視において第１主面３側から底壁側に向けて開口幅が狭まるテーパ形状に形成されていてもよい。むろん、接続トレンチ２１は、第１主面３に対して垂直に形成されていてもよい。接続トレンチ２１の底壁側角部は、湾曲状に形成されていてもよい。むろん、接続トレンチ２１の底壁の全体が第２主面４側に向かう湾曲状に形成されていてもよい。
　接続絶縁膜２２は、接続トレンチ２１の側壁および底壁を膜状に被覆している。接続絶縁膜２２は、この形態では、接続トレンチ２１の開口側および底壁側において側壁および底壁を被覆し、接続トレンチ２１内においてリセス空間を区画している。接続絶縁膜２２は、複数の第１トレンチ１１との連通部において複数のゲート絶縁膜１２に連なっている。
　接続絶縁膜２２は、５ｎｍ以上１０００ｎｍ以下の厚さを有していてもよい。接続絶縁膜２２は、ゲート絶縁膜１２の厚さとほぼ等しい厚さを有していることが好ましい。接続絶縁膜２２は、酸化シリコン膜、窒化シリコン膜、酸化アルミニウム膜、酸化ジルコニウム膜、酸化ハフニウム膜および酸化タンタル膜のうちの少なくとも１種を含む。接続絶縁膜２２は、ゲート絶縁層と同一材料からなることが好ましい。
　接続電極２３は、接続絶縁膜２２を挟んで接続トレンチ２１に埋設され、第１半導体領域６および第２半導体領域７に対向している。接続電極２３は、複数の第１トレンチ１１との連通部において複数のゲート電極１３に連なっている。接続電極２３は、具体的には、複数の引き出し部１３ａに連なっている。これにより、接続電極２３は、ゲート電極１３と同電位に固定されている。
　接続電極２３において引き出し部１３ａに連なる部分は、接続電極２３の構成要素に含まれてもよいし、ゲート電極１３の構成要素に含まれてもよい。接続電極２３は、ゲート電極１３の上端部に対して第１主面３側に位置する上端部を有している。接続電極２３は、第１主面３よりも上方に突出していてもよい。接続電極２３は、接続絶縁膜２２の一部を挟んで接続トレンチ２１から第１主面３の上に引き出されていてもよい。むろん、接続電極２３は、第１主面３に対して接続トレンチ２１の底壁側に位置していてもよい。
　接続電極２３は、金属および非金属導体のうちの少なくとも１つを含んでいてもよい。接続電極２３は、タングステン、アルミニウム、銅、アルミニウム合金、銅合金および導電性ポリシリコンのうちの少なくとも１種を含んでいてもよい。接続電極２３は、ゲート電極１３と同一材料からなることが好ましい。
　半導体装置１Ａは、第１主面３を選択的に被覆する主面絶縁膜２４を含む。主面絶縁膜２４は、第１主面３の上において複数の第１トレンチ構造１０および複数のトレンチ接続構造２０を被覆している。主面絶縁膜２４は、この形態では、第１主面３の全域を被覆し、第１～第４側面５Ａ～５Ｄに連なっている。主面絶縁膜２４は、第１主面３に沿って延びる平坦面を有していてもよい。主面絶縁膜２４の平坦面は研削痕を有していてもよい。
　主面絶縁膜２４は、０．１μｍ以上２μｍ以下の厚さを有していてもよい。主面絶縁膜２４の厚さは、ゲート絶縁膜１２の厚さを超えていることが好ましい。主面絶縁膜２４は、酸化シリコン膜、窒化シリコン膜、酸化アルミニウム膜、酸化ジルコニウム膜、酸化ハフニウム膜および酸化タンタル膜のうちの少なくとも１種を含む。主面絶縁膜２４は、酸化シリコン膜からなることが好ましい。
　主面絶縁膜２４は、この形態では、埋設絶縁体１４と同一材料からなり、埋設絶縁体１４と一体的に形成されている。つまり、主面絶縁膜２４は、埋設絶縁体１４の一部として第１主面３の上から複数の第１トレンチ１１に入り込んでいる。換言すると、主面絶縁膜２４は、複数の埋設絶縁体１４のうち複数の第１トレンチ１１から突出した部分が第１主面３の上において膜状に一体化した絶縁膜からなる。
　半導体装置１Ａは、複数の第１メサ部１５Ａにおいて第１半導体領域６に電気的に接続された複数の第１電極２５を含む。複数の第１電極２５は、この形態では、「ドレイン接続電極」として設けられている。複数の第１電極２５は、主面絶縁膜２４を貫通して複数の第１メサ部１５Ａにそれぞれ接続されている。複数の第１電極２５は、具体的には、主面絶縁膜２４に形成された複数の第１接続開口２６内にそれぞれ配置されている。
　複数の第１電極２５は、平面視において第１トレンチ構造１０が延びる方向（つまり第２方向Ｙ）に延びる帯状にそれぞれ形成されている。つまり、複数の第１電極２５は、複数の第１メサ部１５Ａに沿って延びる電流経路を形成している。複数の第１電極２５は、平面視において複数の第１トレンチ構造１０から間隔を空けて対応する第１メサ部１５Ａの中央部にそれぞれ接続されていることが好ましい。
　複数の第１電極２５は、平面視において第２方向Ｙに関して複数の第１トレンチ１１の長さ未満の長さをそれぞれ有し、複数の第１トレンチ１１の両端部から内方に間隔を空けてそれぞれ形成されている。複数の第１電極２５の両端部は、第２方向Ｙに関して第１半導体領域６の一部を挟んでトレンチ接続構造２０に対向している。
　複数の第１電極２５は、金属からそれぞれなる。複数の第１電極２５は、この形態では、第１バリア膜２７および第１電極本体２８を含む積層構造をそれぞれ有している。第１バリア膜２７は、第１接続開口２６の内壁に沿って膜状に形成されている。第１バリア膜２７は、チタン系金属膜からなっていてもよい。第１バリア膜２７は、チタン膜および窒化チタン膜のうちのいずれか一方または双方を含む単層構造または積層構造を有していてもよい。
　第１電極本体２８は、第１バリア膜２７を挟んで第１接続開口２６に埋設され、第１バリア膜２７を挟んで第１メサ部１５Ａ（第１半導体領域６）に電気的に接続されている。第１電極本体２８は、タングステン、アルミニウム、銅、アルミニウム合金および銅合金のうちの少なくとも１種を含んでいてもよい。第１電極本体２８は、この形態では、タングステンを含む。むろん、複数の第１電極２５は、第１バリア膜２７を有さず、第１電極本体２８のみによって構成されていてもよい。
　半導体装置１Ａは、複数の第１メサ部１５Ａにおいて第１半導体領域６に形成された複数のｎ型の第１不純物領域２９を含む。つまり、複数の第１不純物領域２９は、複数のメサ部１５において１つのメサ部１５を挟み込むように第１方向Ｘに間隔を空けて配列されている。第１不純物領域２９は、この形態では、「ドレイン領域」として形成されている。複数の第１不純物領域２９は、複数の第１メサ部１５Ａにおいて複数の第１電極２５にそれぞれ電気的に接続されている。
　複数の第１不純物領域２９は、第１半導体領域６よりも高いｎ型不純物濃度を有している。複数の第１不純物領域２９のｎ型不純物濃度は、１×１０１８ｃｍ－３以上１×１０２１ｃｍ－３以下（この形態では１×１０１９ｃｍ－３程度）であってもよい。複数の第１不純物領域２９は、第１半導体領域６とは異なる５価元素を含むことが好ましい。複数の第１不純物領域２９は、第１半導体領域６の５価元素の拡散係数未満の拡散係数を有する５価元素を含むことが特に好ましい。複数の第１不純物領域２９は、５価元素の一例としてのヒ素を含むことが好ましい。
　複数の第１不純物領域２９は、形成位置を除き、ほぼ同様の構造を有している。以下、１つの第１不純物領域２９の構造が説明される。第１不純物領域２９は、対応する第１メサ部１５Ａにおいて複数の第１トレンチ構造１０から間隔を空けて第１主面３の表層部に形成されている。第１不純物領域２９は、平面視において第１トレンチ構造１０が延びる方向（つまり第２方向Ｙ）に延びる帯状に形成されている。
　第１不純物領域２９は、平面視において対応する第１メサ部１５Ａの中央部に形成されていることが好ましい。第１不純物領域２９は、第２方向Ｙに関して第１トレンチ構造１０の長さ未満の長さを有し、第１トレンチ構造１０の両端部から内方に間隔を空けて形成されている。第１不純物領域２９の両端部は、第２方向Ｙに関して、第１半導体領域６の一部を挟んでトレンチ接続構造２０に対向している。
　第１不純物領域２９は、断面視において第１主面３に沿う横方向（第１方向Ｘおよび第２方向Ｙ）に延びている。第１不純物領域２９は、具体的には、ゲート電極１３の上端部に対して第１主面３側の深さ位置に形成されている。第１不純物領域２９は、第１主面３に沿う横方向に関して第１半導体領域６の一部を挟んで埋設絶縁体１４に対向している。第１不純物領域２９は、ゲート電極１３の上端部から第１主面３側に離間し、第１主面３に沿う横方向にゲート電極１３に対向していない。これにより、複数の第１トレンチ構造１０に印加される電界が緩和される。
　第１不純物領域２９は、１０ｎｍ以上１５０ｎｍ以下（好ましくは５０ｎｍ以上１００ｎｍ以下）の厚さを有していてもよい。第１不純物領域２９は、チップ２の厚さ方向（法線方向Ｚ）に関して、ゲート電極１３の上端部から０．１μｍ以上２μｍ以下（好ましくは０．５μｍ以上１．５μｍ以下）の間隔を空けて形成されていることが好ましい。
　半導体装置１Ａは、複数の第２メサ部１５Ｂにおいて第１主面３に形成された複数の第２トレンチ構造３０（第２溝構造）を含む。つまり、複数の第２トレンチ構造３０は、複数のメサ部１５のうち第１不純物領域２９のない複数のメサ部１５にそれぞれ形成されている。また、複数の第２トレンチ構造３０は、複数のメサ部１５において１つの第１不純物領域２９を挟み込むように第１方向Ｘに沿って複数の第１不純物領域２９と交互に配列されている。
　複数の第２トレンチ構造３０は、この形態では、主面絶縁膜２４を貫通して対応する第２メサ部１５Ｂにそれぞれ形成されている。複数の第２トレンチ構造３０は、具体的には、主面絶縁膜２４に形成された複数の第２接続開口３１を介して第２メサ部１５Ｂにそれぞれ形成されている。つまり、複数の第２トレンチ構造３０は、チップ２内に位置する部分、および、主面絶縁膜２４内に位置する部分を含む。
　複数の第２トレンチ構造３０は、対応する第２メサ部１５Ｂにおいて複数の第１トレンチ構造１０から間隔を空けてそれぞれ形成されている。複数の第２トレンチ構造３０は、平面視において第１トレンチ構造１０が延びる方向（つまり第２方向Ｙ）に延びる帯状にそれぞれ形成されている。つまり、複数の第２トレンチ構造３０は、複数の第２メサ部１５Ｂに沿って延びる電流経路を形成している。複数の第２トレンチ構造３０は、平面視において対応する第２メサ部１５Ｂの中央部にそれぞれ形成されていることが好ましい。
　複数の第２トレンチ構造３０は、第２方向Ｙに関して複数の第１トレンチ１１の長さ未満の長さをそれぞれ有し、複数の第１トレンチ１１の両端部から内方に間隔を空けてそれぞれ形成されている。複数の第２トレンチ構造３０は、第１方向Ｘに関して、複数の第１トレンチ構造１０を挟んで複数の第１不純物領域２９に対向している。複数の第２トレンチ構造３０の両端部は、第２方向Ｙに関して、第１半導体領域６の一部を挟んでトレンチ接続構造２０に対向している。
　複数の第２トレンチ構造３０は、第２半導体領域７に至るように第１半導体領域６を貫通している。複数の第２トレンチ構造３０は、この形態では、複数の第１トレンチ構造１０よりも深く形成されている。複数の第２トレンチ構造３０は、具体的には、第１半導体領域６および第２半導体領域７を貫通し、第３半導体領域８に至っている。複数の第２トレンチ構造３０は、第３半導体領域８内に位置する底壁をそれぞれ有している。
　第１トレンチ構造１０および第２トレンチ構造３０の間の間隔は、０．０１μｍ以上１０μｍ以下（好ましくは０．１μｍ以上０．５μｍ以下）であってもよい。複数の第２トレンチ構造３０は、第１方向Ｘに関して０．０１μｍ以上１０μｍ以下（好ましくは０．１μｍ以上０．５μｍ以下）の幅をそれぞれ有していてもよい。複数の第２トレンチ構造３０の幅は、第１トレンチ構造１０の幅以上であってもよいし、第１トレンチ構造１０の幅未満であってもよい。複数の第２トレンチ構造３０は、０．２μｍ以上３０μｍ以下（好ましくは０．５μｍ以上１０μｍ以下）の深さをそれぞれ有していてもよい。
　複数の第２トレンチ構造３０は、第１半導体領域６および第２半導体領域７に電気的に接続されたトレンチ電極構造をそれぞれ有している。以下、１つの第２トレンチ構造３０の内部構造が説明される。第２トレンチ構造３０は、第２トレンチ３２および第２電極３３を含む。第２電極３３は、この形態では、「ソース接続電極」として設けられている。つまり、第２トレンチ構造３０は、この形態で、「トレンチソース構造」として設けられている。
　第２トレンチ３２は、主面絶縁膜２４を貫通して第１主面３に形成され、第２トレンチ構造３０の壁面（側壁および底壁）を区画している。第２トレンチ３２は、この形態では、主面絶縁膜２４に形成された第２接続開口３１を含む。第２トレンチ３２は、具体的には、第３半導体領域８に至るように主面絶縁膜２４、第１半導体領域６および第２半導体領域７を貫通している。第２トレンチ３２は、第１半導体領域６、第２半導体領域７、第３半導体領域８および主面絶縁膜２４を壁面から露出させている。
　第２トレンチ３２は、断面視において第１主面３側から底壁側に向けて開口幅が狭まるテーパ形状に形成されていてもよい。むろん、第２トレンチ３２は、第１主面３に対して垂直に形成されていてもよい。第２トレンチ３２の底壁側角部は、湾曲状に形成されていてもよい。むろん、第２トレンチ３２の底壁の全体が第２主面４側に向かう湾曲状に形成されていてもよい。
　第２電極３３は、絶縁膜を介さずに第２トレンチ３２に埋設されている。第２電極３３は、第２トレンチ３２内において第１半導体領域６、第２半導体領域７および第３半導体領域８に機械的かつ電気的に接続され、主面絶縁膜２４に機械的に接続されている。第２電極３３は、第２トレンチ３２内において、第１主面３に対してチップ２側に位置する部分、および、第１主面３に対して主面絶縁膜２４側に位置する部分を有している。つまり、第２電極３３は、第１主面３よりも上方に突出した上端部を有している。また、第２電極３３の上端部は、ゲート電極１３の上端部（引き出し部１３ａの上端部）よりも上方に突出している。
　第２電極３３は、金属および非金属導体のうちの少なくとも１つを含んでいてもよい。第２電極３３は、ゲート電極１３とは異なる導電材料によって形成されていることが好ましい。第２電極３３は、金属を含むことが好ましい。第２電極３３は、この形態では、第２バリア膜３４および第２電極本体３５を含む積層構造をそれぞれ有している。
　第２バリア膜３４は、第２トレンチ３２の側壁および底壁に沿って膜状に形成され、第２トレンチ３２内において第１半導体領域６、第２半導体領域７および主面絶縁膜２４を被覆している。第２バリア膜３４は、第２トレンチ３２内においてリセス空間を区画している。第２バリア膜３４は、チタン系金属膜からなっていてもよい。第２バリア膜３４は、チタン膜および窒化チタン膜のうちのいずれか一方または双方を含む単層構造または積層構造を有していてもよい。第２バリア膜３４は、第１バリア膜２７と同一材料からなることが好ましい。
　第２電極本体３５は、第２バリア膜３４を挟んで第２トレンチ３２内に埋設され、第２バリア膜３４を挟んで第１半導体領域６、第２半導体領域７および主面絶縁膜２４を被覆している。第２電極本体３５は、第２バリア膜３４を介して第１半導体領域６および第２半導体領域７に電気的に接続されている。
　第２電極本体３５は、タングステン、アルミニウム、銅、アルミニウム合金および銅合金のうちの少なくとも１種を含んでいてもよい。第２電極本体３５は、第１電極本体２８と同一材料からなることが好ましい。第２電極本体３５は、この形態では、タングステンを含む。むろん、第２電極３３は、第２バリア膜３４を有さず、第２電極本体３５のみによって構成されていてもよい。
　半導体装置１Ａは、複数の第２メサ部１５Ｂにおいて第１半導体領域６に形成された複数のｎ型の第２不純物領域３６を含む。つまり、複数の第２不純物領域３６は、複数の第１不純物領域２９とは別のメサ部１５に形成されている。複数の第２不純物領域３６は、１つの第１不純物領域２９を挟み込むように複数の第１不純物領域２９と第１方向Ｘに沿って交互に配列されている。第２不純物領域３６は、この形態では、「ソース領域」として形成されている。複数の第２不純物領域３６は、複数の第２電極３３にそれぞれ電気的に接続されている。
　複数の第２不純物領域３６は、第１半導体領域６よりも高いｎ型不純物濃度を有している。複数の第２不純物領域３６のｎ型不純物濃度は、１×１０１８ｃｍ－３以上１×１０２１ｃｍ－３以下（この形態では１×１０１９ｃｍ－３程度）であってもよい。複数の第２不純物領域３６のｎ型不純物濃度（ピーク値）は、複数の第１不純物領域２９のｎ型不純物濃度（ピーク値）とほぼ等しいことが好ましい。
　複数の第２不純物領域３６は、第１半導体領域６とは異なる５価元素を含むことが好ましい。複数の第２不純物領域３６は、第２半導体領域７の５価元素の拡散係数未満の拡散係数を有する５価元素を含むことが特に好ましい。複数の第２不純物領域３６は、５価元素の一例としてのヒ素を含むことが好ましい。
　複数の第２不純物領域３６は、この形態では、対応する第２メサ部１５Ｂにおいて複数個ずつ形成されている。複数の第２不純物領域３６は、この形態では、各第２メサ部１５Ｂにおいて第２トレンチ３２の両サイドにそれぞれ形成されている。つまり、この形態では、少なくとも２つの第２不純物領域３６が、各第２メサ部１５Ｂにおいて１つの第２トレンチ構造３０を挟んで互いに対向している。複数の第２不純物領域３６は、形成位置を除き、ほぼ同様の構造を有している。以下、１つの第２不純物領域３６の構造が説明される。
　第２不純物領域３６は、この形態では、対応する第２メサ部１５Ｂにおいて第１トレンチ構造１０から第２トレンチ構造３０側に間隔を空けて形成されている。第２不純物領域３６は、平面視において第２トレンチ構造３０が延びる方向（つまり第２方向Ｙ）に延びる帯状に形成されている。第２不純物領域３６は、平面視において第２トレンチ構造３０に接続されている。第２不純物領域３６は、第２電極３３に直接接続されている。
　第２不純物領域３６は、第２方向Ｙに関して複数の第１トレンチ構造１０の長さ未満の長さを有し、複数の第１トレンチ構造１０の両端部から内方に間隔を空けて形成されている。第２不純物領域３６の両端部は、第２方向Ｙに関して、第１半導体領域６の一部を挟んでトレンチ接続構造２０に対向している。
　第２不純物領域３６は、断面視において第２トレンチ構造３０の壁面に沿う縦方向（法線方向Ｚ）に延び、第１不純物領域２９よりも深く形成されている。つまり、第２不純物領域３６は、チップ２の厚さ方向に関して、第１不純物領域２９の底部よりも第２半導体領域７側に位置する底部を有している。第２トレンチ構造３０がテーパ形状に形成されている場合、第２不純物領域３６は、第２トレンチ構造３０の側壁（テーパ角）に倣って第１主面３に対して斜め傾斜するように延びていてもよい。
　第２不純物領域３６は、ゲート電極１３の上端部の深さ位置を通過するように第１主面３および第２半導体領域７の間の領域を法線方向Ｚに沿う層状に延びている。第２不純物領域３６は、第１主面３に沿う横方向に関して第１半導体領域６の一部を挟んで埋設絶縁体１４およびゲート電極１３に対向している。
　第２不純物領域３６は、第１主面３から露出した部分において主面絶縁膜２４に接している。第２不純物領域３６は、この形態では、第２半導体領域７に接続されている。これにより、第２不純物領域３６は、第２電極３３のうち第１主面３および第１半導体領域６の底部の厚さ範囲に位置する部分の全域に電気的に接続されている。
　第２不純物領域３６は、第１方向Ｘに沿う幅が第１主面３から第２半導体領域７側に向けて一様になるように形成されていてもよい。第２不純物領域３６は、第１方向Ｘに沿う幅が第１主面３から第２半導体領域７側に向けて漸減するように形成されていてもよい。第２不純物領域３６は、ｐ型不純物濃度が第１主面３から第２半導体領域７側に向けて一様になるように形成されていてもよい。第２不純物領域３６は、ｐ型不純物濃度が第１主面３から第２半導体領域７側に向けて漸減するように形成されていてもよい。
　第２不純物領域３６は、第２半導体領域７との接続部において相殺領域を形成していてもよい。相殺領域は、第２半導体領域７の３価元素（ｐ型不純物）および第２不純物領域３６の５価元素（ｎ型不純物）を含み、ｎ型不純物濃度を超えるｐ型不純物濃度を有するｐ型領域である。
　むろん、相殺領域は、第２半導体領域７の一部が第２不純物領域３６の一部になるように、第２半導体領域７の一部をｎ型領域に置換していてもよい。また、第２不純物領域３６は、相殺領域が形成されないように、第２半導体領域７から第１主面３側に間隔を空けて第１半導体領域６内に形成されていてもよい。
　この形態では、複数の第２不純物領域３６が複数の第１トレンチ構造１０から間隔を空けて形成された例が示された。しかし、複数の第２不純物領域３６は、隣り合う第１トレンチ構造１０に接していてもよい。つまり、複数の第２不純物領域３６は、対応する第２メサ部１５Ｂ内において第１トレンチ構造１０および第２トレンチ構造３０に接していてもよい。この場合、複数の第２不純物領域３６は、第１半導体領域６において第１トレンチ構造１０および第２トレンチ構造３０の間に位置する領域の全域に形成されていてもよい。
　半導体装置１Ａは、複数の第１トレンチ構造１０に電気的に接続された複数の第３電極３７を含む。複数の第３電極３７は、「ゲート接続電極」として設けられている。複数の第３電極３７は、主面絶縁膜２４を貫通し、複数の第１トレンチ構造１０（引き出し部１３ａ）および複数のトレンチ接続構造２０（接続電極２３）のいずれか一方または双方に機械的および電気的に接続される。
　複数の第３電極３７は、具体的には、主面絶縁膜２４に形成された複数の第３接続開口３８内にそれぞれ配置されている。複数の第３電極３７は、この形態では、複数のトレンチ接続構造２０に機械的および電気的に接続されている。つまり、複数の第３電極３７、複数のトレンチ接続構造２０を介して複数の第１トレンチ構造１０に電気的に接続されている。
　複数の第３電極３７は、この形態では、平面視においてトレンチ接続構造２０に沿って間隔を空けて形成されている。複数の第３電極３７の平面形状は、任意である。複数の第３電極３７は、平面視において円形状または四角形状に形成されていてもよい。むろん、複数の第３電極３７は、平面視において対応するトレンチ接続構造２０に沿って延びる帯状にそれぞれ形成されていてもよい。
　複数の第３電極３７は、金属からそれぞれなる。複数の第３電極３７は、この形態では、第３バリア膜３９および第３電極本体４０を含む積層構造をそれぞれ有している。第３バリア膜３９は、第３接続開口３８の内壁に沿って膜状に形成されている。第３バリア膜３９は、チタン系金属膜からなっていてもよい。第３バリア膜３９は、チタン膜および窒化チタン膜のうちのいずれか一方または双方を含む単層構造または積層構造を有していてもよい。第３バリア膜３９は、第１バリア膜２７と同一材料からなることが好ましい。
　第３電極本体４０は、第３バリア膜３９を挟んで第３接続開口３８に埋設され、第３バリア膜３９を挟んで引き出し部１３ａ（接続電極２３）に電気的に接続されている。第３電極本体４０は、タングステン、アルミニウム、銅、アルミニウム合金および銅合金のうちの少なくとも１種を含んでいてもよい。第３電極本体４０は、第１電極本体２８と同一材料からなることが好ましい。第３電極本体４０は、この形態では、タングステンを含む。むろん、複数の第３電極３７は、第３バリア膜３９を有さず、第３電極本体４０のみによって構成されていてもよい。
　半導体装置１Ａは、第２半導体領域７において第１トレンチ構造１０の底壁に沿う領域に形成されたｐ型の底壁不純物領域４１を含む。底壁不純物領域４１は、この形態では、第２半導体領域７に形成され、第２半導体領域７よりも高いｐ型不純物濃度を有している。底壁不純物領域４１のｐ型不純物濃度は、第３半導体領域８のｐ型不純物濃度以下であることが好ましい。底壁不純物領域４１のｐ型不純物濃度は、１×１０１６ｃｍ－３以上１×１０１９ｃｍ－３以下（この形態では１×１０１７ｃｍ－３程度）であってもよい。
　底壁不純物領域４１は、平面視において複数の第２トレンチ構造３０から間隔を空けて第１トレンチ構造１０の底壁に沿って延びる帯状に形成されている。底壁不純物領域４１は、第１トレンチ構造１０の底壁においてゲート絶縁膜１２を挟んでゲート電極１３に対向している。底壁不純物領域４１は、第１トレンチ構造１０の下端部において第１トレンチ構造１０の底壁および側壁を被覆していてもよい。
　底壁不純物領域４１は、第２半導体領域７においてトレンチ接続構造２０の底壁を被覆していてもよい。この場合、底壁不純物領域４１は、平面視においてトレンチ接続構造２０の底壁に沿って延びる帯状に形成されていてもよい。むろん、底壁不純物領域４１は、トレンチ接続構造２０の底壁を露出させていてもよい。
　底壁不純物領域４１は、第２半導体領域７の底部（第３半導体領域８）から第１トレンチ構造１０の底壁側に間隔を空けて形成され、第２半導体領域７の一部を挟んで第３半導体領域８に対向している。底壁不純物領域４１の底部は、第２半導体領域７の底部（第３半導体領域８）から０．１μｍ以上２．５μｍ以下の間隔（好ましくは１μｍ以上２μｍ以下の間隔）を空けて形成されていてもよい。
　底壁不純物領域４１は、さらに、第１半導体領域６の底部から第２半導体領域７の底部側に間隔を空けて形成されている。底壁不純物領域４１は、この形態では、第１トレンチ構造１０の底壁から第１主面３に沿う方向に張り出した膨出部４１ａを含む。膨出部４１ａは、第１半導体領域６の底部から第２半導体領域７側に間隔を空けて形成され、チップ２の厚さ方向に第２半導体領域７の一部を挟んで第１半導体領域６の底部に対向している。
　第１トレンチ構造１０がテーパ形状に形成されている場合、膨出部４１ａはチップ２の厚さ方向に第１トレンチ構造１０の側壁に対向する。第２不純物領域３６が第１トレンチ構造１０から間隔を空けて形成されている場合、膨出部４１ａはチップ２の厚さ方向に第２不純物領域３６に対向しない。
　底壁不純物領域４１は、１０ｎｍ以上５００ｎｍ以下の厚さを有していてもよい。底壁不純物領域４１の厚さは、１００ｎｍ以上３００ｎｍ以下であることが好ましい。底壁不純物領域４１の厚さは、第１トレンチ構造１０の底壁および底壁不純物領域４１の底部の間の距離である。
　底壁不純物領域４１は、第１方向Ｘに関して、第１トレンチ構造１０の底壁の幅を超える幅を有している。底壁不純物領域４１の幅は、底壁不純物領域４１において最も膨出した領域の幅によって定義される。底壁不純物領域４１の幅は、第１トレンチ構造１０の開口幅を超えていてもよい。底壁不純物領域４１の幅は、０．１μｍ以上０．５μｍ以下であってもよい。
　この形態では、底壁不純物領域４１が膨出部４１ａを含む例が示された。しかし、底壁不純物領域４１は、膨出部４１ａを有さず、第１トレンチ構造１０の底壁に沿う領域にだけ形成されていてもよい。この場合、底壁不純物領域４１は、第１トレンチ構造１０の底壁に沿う領域に膜状に形成されていてもよい。また、この場合、底壁不純物領域４１の幅は、第１トレンチ構造１０の底壁の幅とほぼ等しくてもよい。
　半導体装置１Ａは、第２半導体領域７において第１トレンチ構造１０の底壁に沿う領域に形成されるＭＩＳＦＥＴのチャネル４２を含む（図８の二点鎖線部参照）。チャネル４２は、この形態では、高濃度チャネル４２Ａおよび低濃度チャネル４２Ｂを含む。高濃度チャネル４２Ａは底壁不純物領域４１に形成され、低濃度チャネル４２Ｂは第２半導体領域７における第１半導体領域６および底壁不純物領域４１の間に位置する部分に形成される。
　高濃度チャネル４２Ａ（底壁不純物領域４１）は、第１半導体領域６から広がる空乏層が、第１トレンチ構造１０の底壁に沿う領域で重なることを抑制する。これにより、第１半導体領域６のパンチスルーが抑制され、耐圧低下が抑制される。一方、低濃度チャネル４２Ｂは、第１半導体領域６および第２半導体領域７の間の境界部から空乏層が拡がることを許容する。これにより、空乏層による耐圧向上効果が得られる。
　半導体装置１Ａは、主面絶縁膜２４の上に積層された第１層間絶縁膜５０を含む。第１層間絶縁膜５０は、酸化シリコンおよび窒化シリコンのうちの少なくとも１つを含んでいてもよい。第１層間絶縁膜５０は、主面絶縁膜２４の全域を被覆し、第１～第４側面５Ａ～５Ｄに連なっている。第１層間絶縁膜５０は、第１主面３に沿って延びる平坦面を有していてもよい。第１層間絶縁膜５０の平坦面は研削痕を有していてもよい。
　第１層間絶縁膜５０は、複数の第１下側開口５１、複数の第２下側開口５２および複数の第３下側開口５３を含む。複数の第１下側開口５１は、複数の第１電極２５をそれぞれ露出させている。複数の第１下側開口５１は、この形態では、各第１電極２５を複数個所から露出させるように、各第１電極２５に対して一対多の対応関係で間隔を空けて配列されている。
　複数の第１下側開口５１は、この形態では、平面視において第１方向Ｘおよび第２方向Ｙに互いに対向するように行列状に複数の第１電極２５に対して配列されている。複数の第１下側開口５１は、この形態では、平面視において第１電極２５に沿って延びる帯状にそれぞれ形成されている。複数の第１下側開口５１は、平面視において円形状、長円形状または多角形状にそれぞれ形成されていてもよい。
　複数の第２下側開口５２は、複数の第２電極３３をそれぞれ露出させている。複数の第２下側開口５２は、この形態では、各第２電極３３を複数個所から露出させるように、各第２電極３３に対して一対多の対応関係で間隔を空けて配列されている。複数の第２下側開口５２は、この形態では、平面視において第１方向Ｘおよび第２方向Ｙに互いに対向するように行列状に複数の第２電極３３に対して配列されている。
　複数の第２下側開口５２は、さらに、平面視において第１方向Ｘに複数の第１下側開口５１に対向しないように、複数の第１下側開口５１から第２方向Ｙにずれて配列されている。複数の第２下側開口５２は、この形態では、平面視において第２電極３３に沿って延びる帯状にそれぞれ形成されている。複数の第２下側開口５２は、平面視において円形状、長円形状または多角形状にそれぞれ形成されていてもよい。
　複数の第３下側開口５３は、複数の第３電極３７をそれぞれ露出させている。複数の第３下側開口５３は、この形態では、複数の第３電極３７に対して一対一の対応関係で設けられている。複数の第３下側開口５３は、平面視において円形状、長円形状または多角形状にそれぞれ形成されていてもよい。むろん、各第３電極３７が平面視において帯状に延びている場合、複数の第３下側開口５３は平面視において各第３電極３７に沿って延びる帯状にそれぞれ形成されていてもよい。
　図９を参照して、半導体装置１Ａは、第１層間絶縁膜５０の上に配置された第１層間配線５４を含む。第１層間配線５４は、チタン、タングステン、アルミニウム、銅、アルミニウム合金、銅合金および導電性ポリシリコンのうちの少なくとも１種をそれぞれ含んでいてもよい。第１層間配線５４は、Ｃｕ膜（純度が９９％以上のＣｕ膜）、純Ａｌ膜（純度が９９％以上のＡｌ膜）、ＡｌＣｕ合金膜、ＡｌＳｉ合金膜、および、ＡｌＳｉＣｕ合金膜のうちの少なくとも１つをそれぞれ含んでいてもよい。第１層間配線５４の個数および引き回し形態は任意であり、特定の個数および引き回し形態に制限されない。
　第１層間配線５４は、この形態では、少なくとも１つ（この形態では１つ）の第１下側配線５５、少なくとも１つ（この形態では複数）の第２下側配線５６、および、少なくとも１つ（この形態では１つ）の第３下側配線５７を含む。この形態では、第１下側配線５５は「ドレイン配線」であり、第２下側配線５６は「ソース配線」であり、第３下側配線５７は「ゲート配線」である。
　第１下側配線５５は、第１層間絶縁膜５０の上に膜状に配置され、複数の第１下側開口５１を被覆している。第１下側配線５５は、この形態では、平面視において全ての第１トレンチ構造１０および全ての第２トレンチ構造３０に重なっている。第１下側配線５５は、平面視において少なくとも全ての第１トレンチ構造１０の内方部および少なくとも全ての第２トレンチ構造３０の内方部を被覆していることが好ましい。
　第１下側配線５５は、この形態では、平面視において全ての第１トレンチ構造１０の両端部を露出させるように全ての第１トレンチ構造１０の内方部を被覆している。また、第１下側配線５５は、平面視において全ての第２トレンチ構造３０の両端部および内方部を被覆している。第１下側配線５５は、全ての第１下側開口５１を被覆し、全ての第２下側開口５２を露出させている。
　第１下側配線５５は、具体的には、複数の第２下側開口５２をそれぞれ露出させる複数の除去部５５ａを有している。複数の除去部５５ａは、この形態では、平面視において主面絶縁膜２４の上に位置する壁面をそれぞれ有し、主面絶縁膜２４の上で対応する第２下側開口５２をそれぞれ取り囲んでいる。
　つまり、複数の除去部５５ａは、対応する第２下側開口５２を露出させる開口としてそれぞれ形成されている。複数の除去部５５ａは、この形態では、平面視において四角形状（具体的には第１下側開口５１に沿って延びる長方形状）にそれぞれ形成されている。複数の除去部５５ａは、平面視において円形状、長円形状または多角形状にそれぞれ形成されていてもよい。
　第１下側配線５５は、第１層間絶縁膜５０の上から全ての第１下側開口５１に入り込み、全ての第１下側開口５１内において全ての第１電極２５にそれぞれ電気的に接続されている。これにより、単一の第１下側配線５５が、全ての第１メサ部１５Ａ（第１不純物領域２９）に電気的に接続されている。第１下側配線５５は、平面視において四角形状や多角形状に形成されていてもよい。
　複数の第２下側配線５６は、第１下側配線５５から間隔を空けて第１層間絶縁膜５０の上に膜状にそれぞれ配置され、複数の第２下側開口５２をそれぞれ被覆している。複数の第２下側配線５６は、この形態では、一対一の対応関係で対応する第２下側開口５２をそれぞれ被覆している。複数の第２下側配線５６は、具体的には、第１下側配線５５の複数の除去部５５ａ内にそれぞれ配置されている。
　複数の第２下側配線５６は、第１層間絶縁膜５０の上から対応する第２下側開口５２に入り込み、当該対応する第２下側開口５２内において対応する第２電極３３にそれぞれ電気的に接続されている。これにより、複数の第２下側配線５６が、複数の第２メサ部１５Ｂ（第２不純物領域３６）に電気的に接続されている。複数の第２下側配線５６は、この形態では、平面視において対応する除去部５５ａの平面形状の一部または全部に相似な平面形状をそれぞれ有している。複数の第２下側配線５６の総平面積は、単一の第１下側配線５５の平面積未満であることが好ましい。
　第３下側配線５７は、第１下側配線５５および第２下側配線５６から間隔を空けて第１層間絶縁膜５０の上に膜状に配置され、複数の第３下側開口５３を被覆している。第３下側配線５７は、具体的には、第１層間絶縁膜５０の周縁および第１下側配線５５の周縁の間の領域に配置されている。
　第３下側配線５７は、第１層間絶縁膜５０の上から複数の第３下側開口５３に入り込み、複数の第３下側開口５３内において複数の第３電極３７に電気的に接続されている。つまり、第３下側配線５７は、複数の第３電極３７を介して複数の第１トレンチ構造１０（ゲート電極１３）に電気的に接続されている。
　第３下側配線５７は、この形態では、パッド部５７ａおよびライン部５７ｂを含む。パッド部５７ａは、平面視において比較的幅広に形成されたアイランド状の部分である。パッド部５７ａは、平面視においてチップ２の周縁部に重なる任意の領域に配置される。パッド部５７ａは、この形態では、平面視において第３側面５Ｃの中央部に沿う領域に配置されている。
　むろん、パッド部５７ａは、平面視においてチップ２の任意の角部に沿う領域に配置されていてもよい。パッド部５７ａは、この形態では、平面視において四角形状に形成されている。パッド部５７ａは、平面視において円形状、長円形状または多角形状に形成されていてもよい。
　ライン部５７ｂは、パッド部５７ａから第１層間絶縁膜５０の上にライン状に引き出された部分である。ライン部５７ｂは、この形態では、パッド部５７ａからパッド部５７ａよりも幅狭な帯状に引き出されている。ライン部５７ｂは、平面視において複数の第１トレンチ構造１０の端部に交差（具体的には直交）するように引き回されている。ライン部５７ｂは、平面視において少なくとも２方向から第１主面３の内方部を区画するように第１～第４側面５Ａ～５Ｄのうちの少なくとも２つに沿って帯状に延びている。
　ライン部５７ｂは、この形態では、平面視において３方向から第１主面３の内方部を区画するように第１～第３側面５Ａ～５Ｃに沿って延びている。むろん、ライン部５７ｂは、平面視において第１～第４側面５Ａ～５Ｄに沿って延び、４方向から第１主面３の内方部を区画していてもよい。ライン部５７ｂは、この形態では、平面視において複数の第１トレンチ構造１０の両端部に交差するように複数のトレンチ接続構造２０の直上に配置されている。
　ライン部５７ｂは、この形態では、平面視において複数の第２トレンチ構造３０の両端部から第１層間絶縁膜５０の周縁側に間隔を空けて配置され、積層方向（法線方向Ｚ）に複数の第２トレンチ構造３０に対向していない。第３下側配線５７は、第１層間絶縁膜５０の上から複数の第３下側開口５３に入り込み、複数の第３下側開口５３内において複数の第３電極３７にそれぞれ電気的に接続されている。これにより、パッド部５７ａが、ライン部５７ｂを介して複数の第１トレンチ構造１０に電気的に接続されている。
　半導体装置１Ａは、第１層間配線５４を被覆するように第１層間絶縁膜５０の上に積層された第２層間絶縁膜６０を含む。第２層間絶縁膜６０は、酸化シリコンおよび窒化シリコンのうちの少なくとも１つを含んでいてもよい。第２層間絶縁膜６０は、第１層間絶縁膜５０の全域を被覆し、第１～第４側面５Ａ～５Ｄに連なっている。第２層間絶縁膜６０は、第１主面３に沿って延びる平坦面を有していてもよい。第２層間絶縁膜６０の平坦面は研削痕を有していてもよい。
　第２層間絶縁膜６０は、少なくとも１つ（この形態では複数）の第１上側開口６１、少なくとも１つ（この形態では複数）の第２上側開口６２および少なくとも１つ（この形態では１つ）の第３上側開口６３を含む。複数の第１上側開口６１は、第１下側配線５５の任意の箇所をそれぞれ露出させている。
　複数の第１上側開口６１は、この形態では、平面視において第１方向Ｘおよび第２方向Ｙに互いに対向するように行列状に配列されている。複数の第１上側開口６１は、この形態では、平面視において第２方向Ｙに延びる帯状にそれぞれ形成されている。複数の第１上側開口６１は、平面視において円形状、長円形状または多角形状にそれぞれ形成されていてもよい。
　複数の第２上側開口６２は、複数の第２下側配線５６をそれぞれ露出させている。複数の第２上側開口６２は、この形態では、各第２下側配線５６に対して一対一の対応関係で設けられている。複数の第２上側開口６２は、この形態では、平面視において複数の第２下側配線５６のレイアウトに倣って第１方向Ｘおよび第２方向Ｙに互いに対向するように行列状に配列されている。
　複数の第２上側開口６２は、さらに、平面視において第１方向Ｘに複数の第１上側開口６１に対向しないように、複数の第１上側開口６１から第２方向Ｙにずれて配列されている。複数の第２上側開口６２は、この形態では、平面視において第２下側配線５６に沿って延びる帯状にそれぞれ形成されている。複数の第２上側開口６２は、平面視において円形状、長円形状または多角形状にそれぞれ形成されていてもよい。
　第３上側開口６３は、第３下側配線５７のうちの少なくともパッド部５７ａを露出させている。第３上側開口６３は、この形態では、平面視においてパッド部５７ａの周縁から間隔を空けてパッド部５７ａの内方部を露出させ、ライン部５７ｂを露出させていない。つまり、第２層間絶縁膜６０は、ライン部５７ｂの全域を被覆している。第３上側開口６３は、平面視においてパッド部５７ａの周縁に沿う平面形状（この形態では四角形状）に形成されている。第３上側開口６３は、平面視において円形状、長円形状または多角形状にそれぞれ形成されていてもよい。
　図１および図１０を参照して、半導体装置１Ａは、第２層間絶縁膜６０の上に配置された第２層間配線６４を含む。第２層間配線６４は、チタン、タングステン、アルミニウム、銅、アルミニウム合金、銅合金および導電性ポリシリコンのうちの少なくとも１種をそれぞれ含んでいてもよい。
　第２層間配線６４は、Ｃｕ膜（純度が９９％以上のＣｕ膜）、純Ａｌ膜（純度が９９％以上のＡｌ膜）、ＡｌＣｕ合金膜、ＡｌＳｉ合金膜、および、ＡｌＳｉＣｕ合金膜のうちの少なくとも１つをそれぞれ含んでいてもよい。第２層間配線６４の個数および引き回し形態は任意であり、特定の個数および引き回し形態に制限されない。
　第２層間配線６４は、この形態では、少なくとも１つ（この形態では複数）の第１上側配線６５、少なくとも１つ（この形態では複数）の第２上側配線６６、および、少なくとも１つ（この形態では１つ）の第３上側配線６７を含む。この形態では、第１上側配線６５は「ドレインパッド配線」として設けられ、第２上側配線６６は「ソースパッド配線」として設けられ、第３上側配線６７は「ゲートパッド配線」として設けられている。
　複数の第１上側配線６５は、この形態では、平面視において第１下側配線５５に重るように第２層間絶縁膜６０の上にそれぞれ膜状に配置されている。複数の第１上側配線６５は、この形態では、第１方向Ｘに延びる帯状にそれぞれ形成され、第２方向Ｙに間隔を空けて配列されている。複数の第１上側配線６５は、平面視において複数（この形態では全て）の第１トレンチ構造１０の内方部および複数（この形態では全て）の第２トレンチ構造３０の内方部に重なっている。
　複数の第１上側配線６５は、第１方向Ｘに配列された複数の第１上側開口６１をそれぞれ被覆し、複数の第２上側開口６２をそれぞれ露出させている。複数の第１上側配線６５は、第２層間絶縁膜６０の上から対応する複数の第１上側開口６１にそれぞれ入り込み、複数の第１上側開口６１内において第１下側配線５５にそれぞれ電気的に接続されている。これにより、複数の第１上側配線６５が、単一の第１下側配線５５を介して複数の第１メサ部１５Ａに電気的に接続されている。
　複数の第２上側配線６６は、平面視において複数の第２下側配線５６に重るように第２層間絶縁膜６０の上にそれぞれ膜状に配置されている。複数の第２上側配線６６は、この形態では、平面視において複数の第２下側配線５６にそれぞれ重なっている。複数の第２上側配線６６は、この形態では、第１方向Ｘに延びる帯状にそれぞれ形成され、第２方向Ｙに間隔を空けて配列されている。
　複数の第２上側配線６６は、平面視において複数（この形態では全て）の第１トレンチ構造１０の内方部および複数（この形態では全て）の第２トレンチ構造３０の内方部に重なっている。複数の第２上側配線６６は、具体的には、第２方向Ｙに沿って複数の第１上側配線６５と交互に配列されている。
　複数の第２上側配線６６は、第１方向Ｘに配列された複数の第２上側開口６２をそれぞれ被覆している。複数の第２上側配線６６は、第２層間絶縁膜６０の上から対応する複数の第２上側開口６２にそれぞれ入り込み、複数の第２上側開口６２内において対応する第２下側配線５６にそれぞれ電気的に接続されている。これにより、複数の第２上側配線６６が、複数の第２下側配線５６を介して複数の第２メサ部１５Ｂ（第２トレンチ構造３０）に電気的に接続されている。
　第３上側配線６７は、第１上側配線６５および第２上側配線６６から間隔を空けて第３上側開口６３を被覆するように第２層間絶縁膜６０の上に膜状に配置されている。第３上側配線６７は、平面視において第３下側配線５７のうちの少なくともパッド部５７ａに重るように第２層間絶縁膜６０の上に配置されている。第３上側配線６７は、この形態では、平面視においてパッド部５７ａの周縁から内方に間隔を空けてパッド部５７ａに重なっている。第３上側配線６７は、平面視においてライン部５７ｂに重なっていない。
　第３上側配線６７は、第２層間絶縁膜６０の上から第３上側開口６３に入り込み、第３上側開口６３内においてパッド部５７ａに電気的に接続されている。これにより、第３上側配線６７が、ライン部５７ｂおよび第３電極３７を介して複数の第１トレンチ構造１０に電気的に接続されている。第３上側配線６７は、平面視においてパッド部５７ａの周縁に沿う平面形状（この形態では四角形状）に形成されている。第３上側配線６７は、平面視において円形状、長円形状または多角形状にそれぞれ形成されていてもよい。
　図２を参照して、半導体装置１Ａは、第２層間絶縁膜６０の上に形成された最上絶縁膜７０を含む。最上絶縁膜７０は、「パッシベーション膜」と称されてもよい。最上絶縁膜７０は、第２層間絶縁膜６０側からこの順に積層された無機絶縁膜（無機膜）および有機絶縁膜（有機膜）を含む積層構造を有していてもよい。むろん、最上絶縁膜７０は、無機絶縁膜（無機膜）または有機絶縁膜（有機膜）からなる単層構造を有していてもよい。
　無機絶縁膜は、第２層間絶縁膜６０とは異なる絶縁材料からなることが好ましい。無機絶縁膜は、たとえば、窒化シリコン膜からなっていてもよい。有機絶縁膜は、感光性樹脂からなっていてもよい。有機絶縁膜は、ポリイミド膜、ポリアミド膜およびポリベンゾオキサゾール膜のうちの少なくとも１つを含んでいてもよい。
　最上絶縁膜７０は、第２層間配線６４を部分的に露出させるように第２層間配線６４を選択的に被覆し、第１～第４側面５Ａ～５Ｄに連なっている。最上絶縁膜７０が有機絶縁膜を含む場合、最上絶縁膜７０は平面視において第２層間絶縁膜６０の周縁部を露出させるように第１～第４側面５Ａ～５Ｄから内方に間隔を空けて形成されていてもよい。最上絶縁膜７０は、少なくとも１つ（この形態では複数）の第１パッド開口７１、少なくとも１つ（この形態では複数）の第２パッド開口７２、および、少なくとも１つ（この形態では１つ）の第３パッド開口７３を含む。
　複数の第１パッド開口７１は、複数の第１上側配線６５の周縁部から内方に間隔を空けてそれぞれ形成され、複数の第１上側配線６５の内方部を端子電極としてそれぞれ露出させている。複数の第２パッド開口７２は、複数の第２上側配線６６の周縁部から内方に間隔を空けてそれぞれ形成され、複数の第２上側配線６６の内方部を端子電極としてそれぞれ露出させている。第３パッド開口７３は、第３上側配線６７のパッド部５７ａの周縁部から内方に間隔を空けてそれぞれ形成され、パッド部５７ａの内方部を端子電極として露出させている。
　半導体装置１Ａは、チップ２の第２主面４を被覆するベース電極７５を含む。ベース電極７５は、この形態では、第２主面４の全域を被覆し、第１～第４側面５Ａ～５Ｄに連なっている。ベース電極７５は、第２主面４から露出する第２半導体領域７に電気的に接続されている。つまり、ベース電極７５は、第２半導体領域７を介して第２トレンチ構造３０（第２電極３３）に電気的に接続されている。
　ベース電極７５は、第２トレンチ構造３０から第２半導体領域７を介して電位が付与されるように構成されていてもよい。ベース電極７５は、第２半導体領域７を介して第２トレンチ構造３０に電位を付与するように構成されていてもよい。ベース電極７５は、Ｔｉ膜、Ｎｉ膜、Ｐｄ膜、Ａｕ膜、Ａｇ膜およびＡｌ膜のうちの少なくとも１つを含んでいてもよい。ベース電極７５は、Ｔｉ膜、Ｎｉ膜、Ｐｄ膜、Ａｕ膜、Ａｇ膜およびＡｌ膜のうちの少なくとも２つを任意の順序で積層させた積層構造を有していてもよい。
　このように、半導体装置１Ａは、トレンチゲート・ラテラル型のＭＩＳＦＥＴ構造を有している。このＭＩＳＦＥＴ構造では、第１トレンチ構造１０（ゲート電極１３）にゲート電位が付与され、第１メサ部１５Ａにドレイン電位が付与され、第２メサ部１５Ｂにソース電位が付与される。
　これにより、第２半導体領域７において第１トレンチ構造１０の下方の領域にチャネル４２が形成され、第１電極２５（第１メサ部１５Ａ）および第２電極３３（第２メサ部１５Ｂ）を結ぶ電流経路が形成される。これにより、ドレインソース電流が、第１電極２５（第１メサ部１５Ａ）および第２電極３３（第２メサ部１５Ｂ）の間に流れる。
　以下、半導体装置１Ａの製造方法の一例が説明される。図１１Ａ～図１１Ｑは、図１に示す半導体装置１Ａの製造方法の一例を示す断面図である。図１１Ａ～図１１Ｑは、いずれも図５に対応する領域の断面図である。
　図１１Ａを参照して、円盤状のウエハ８０が用意される。ウエハ８０は、一方側の第１ウエハ主面８１および他方側の第２ウエハ主面８２を含む。ウエハ８０は、第１ウエハ主面８１側の第２半導体領域７、および、第２ウエハ主面８２側の第３半導体領域８を含む。この形態では、第３半導体領域８はｐ型の半導体基板からなり、第２半導体領域７はｐ型のエピタキシャル層からなる。つまり、ウエハ８０は、いわゆるエピタキシャルウエハからなる。第２半導体領域７（エピタキシャル層）は、エピタキシャル成長法によって第３半導体領域８（半導体基板）からシリコンを成長させることよって形成される。
　図１１Ｂを参照して、第１半導体領域６が第１ウエハ主面８１の表層部に形成される。第１半導体領域６は、イオン注入法によって第１ウエハ主面８１の表層部にｎ型不純物を導入することによって形成される。ｎ型不純物は、具体的には、第２半導体領域７の底部から第１ウエハ主面８１側に間隔を空けて第２半導体領域７の表層部に導入される。ｎ型不純物は、イオン注入マスクを介さず、第１ウエハ主面８１の表層部の全域に導入されてもよい。
　むろん、ｎ型不純物は、イオン注入マスクを介して第１ウエハ主面８１の表層部において第１半導体領域６を形成すべき領域に導入されてもよい。また、第１半導体領域６は、エピタキシャル成長法によって第２半導体領域７（半導体基板）からシリコンを成長させることよって形成されてもよい。この場合、第１ウエハ主面８１は、第１半導体領域６の結晶面（結晶成長面）によって形成される。
　図１１Ｃを参照して、複数の第１トレンチ１１および複数の接続トレンチ２１が第１ウエハ主面８１に形成される。この工程では、まず、所定パターンを有するハードマスク８３が第１ウエハ主面８１の上に形成される。ハードマスク８３は、第１ウエハ主面８１において複数の第１トレンチ１１および複数の接続トレンチ２１を形成すべき領域を露出させ、それら以外の領域を被覆している。
　ハードマスク８３は、酸化処理法またはＣＶＤ（Chemical Vapor Deposition）法によって形成されてもよい。ハードマスク８３の不要な部分は、レジストマスク（図示せず）を介するエッチング法によって除去される。エッチング法は、ウエットエッチング法および／またはドライエッチング法であってもよい。
　次に、ウエハ８０の不要な部分がハードマスク８３を介するエッチング法によって除去される。エッチング法は、ウエットエッチング法および／またはドライエッチング法であってもよい。エッチング法は、ドライエッチング法の一例としてのＲＩＥ（Reactive Ion Etching）法であることが好ましい。
　これにより、複数の第１トレンチ１１および複数の接続トレンチ２１が形成される。また、複数の第１トレンチ１１（複数の接続トレンチ２１）によって、複数のメサ部１５（複数の第１メサ部１５Ａおよび複数の第２メサ部１５Ｂ）が第１ウエハ主面８１に区画される。ハードマスク８３は、その後、除去される。
　図１１Ｄを参照して、複数のゲート絶縁膜１２および複数の接続絶縁膜２２のベースとなる第１ベース絶縁膜８４が第１ウエハ主面８１に形成される。第１ベース絶縁膜８４は、複数の第１トレンチ１１の内壁および複数の接続トレンチ２１の内壁を含む第１ウエハ主面８１に形成される。第１ベース絶縁膜８４は、酸化処理法および／またはＣＶＤ法（好ましくは熱酸化処理法）によって形成されてもよい。
　図１１Ｅを参照して、複数の底壁不純物領域４１が、第２半導体領域７において複数の第１トレンチ１１の底壁および複数の接続トレンチ２１の底壁に沿う領域に形成される。この工程では、まず、所定パターンを有するイオン注入マスク８５が、第１ウエハ主面８１の上に形成される。イオン注入マスク８５は、複数の第１トレンチ１１および複数の接続トレンチ２１を露出させ、それら以外の領域を被覆している。
　次に、ｐ型不純物が、イオン注入マスク８５を介するイオン注入法によって複数の第１トレンチ１１の底壁および複数の接続トレンチ２１の底壁を介して第２半導体領域７に導入される。これにより、複数の底壁不純物領域４１が形成される。イオン注入マスク８５は、その後、除去される。むろん、イオン注入マスク８５は、複数の接続トレンチ２１を被覆していてもよい。この場合、複数の接続トレンチ２１の底壁を露出させる複数の底壁不純物領域４１が形成される。
　図１１Ｆを参照して、複数のゲート電極１３および複数の接続電極２３のベースとなる第１ベース電極８６が第１ウエハ主面８１の上に形成される。第１ベース電極８６は、複数の第１トレンチ１１および複数の接続トレンチ２１を埋めて、第１ウエハ主面８１を被覆するように膜状に形成される。
　第１ベース電極８６は、この形態では、導電性ポリシリコンを含む。第１ベース電極８６は、ＣＶＤ法によって形成されてもよい。第１ベース電極８６の形成後、第１ベース電極８６の電極面が平坦化されてもよい。第１ベース電極８６の電極面は、ＣＭＰ（Chemical Mechanical Polishing）法によって平坦化されてもよい。
　図１１Ｇを参照して、第１ベース電極８６の不要な部分が除去される。この工程では、所定パターンを有するレジストマスク（図示せず）が第１ウエハ主面８１の上に形成される。レジストマスク（図示せず）は、第１ベース電極８６のうち引き出し部１３ａとなる部分、および、接続電極２３となる部分を被覆し、それら以外の領域を露出させている。次に、レジストマスク（図示せず）を介するエッチング法によって、第１ベース電極８６の不要な部分が除去される。
　第１ベース電極８６は、第１ベース電極８６の電極面（エッチング面）が第１トレンチ１１の中間部および第１トレンチ１１の底壁の間の領域に位置するまで除去される。これにより、ゲート電極１３（引き出し部１３ａ）および接続電極２３が形成される。レジストマスク（図示せず）を介するエッチング法に先立って、第１ベース絶縁膜８４が露出するまで第１ベース電極８６を除去してもよい。この場合、第１ウエハ主面８１に対して第１トレンチ１１の底壁側に位置する上端部をそれぞれ有する複数の引き出し部１３ａおよび接続電極２３が形成される。
　図１１Ｈを参照して、埋設絶縁体１４および主面絶縁膜２４のベースとなる第２ベース絶縁膜８７が第１ウエハ主面８１の上に形成される。第２ベース絶縁膜８７は、この形態では、酸化シリコン膜からなる。第２ベース絶縁膜８７は、ＣＶＤ法によって形成されてもよい。第２ベース絶縁膜８７は、ＣＶＤ法は、ＨＤＰ（high Density Plasma）－ＣＶＤ法であることが好ましい。
　第２ベース絶縁膜８７は、複数の第１トレンチ１１において複数の引き出し部１３ａによって区画されたリセス空間を埋めて第１ウエハ主面８１、複数の引き出し部１３ａおよび接続電極２３を被覆する。第２ベース絶縁膜８７の形成後、第２ベース絶縁膜８７の露出面が平坦化されてもよい。第２ベース絶縁膜８７の露出面は、ＣＭＰ法によって平坦化されてもよい。これにより、第１トレンチ１１内に位置する埋設絶縁体１４および第１ウエハ主面８１の上に位置する主面絶縁膜２４が形成される。
　図１１Ｉを参照して、複数の第２トレンチ３２が第１ウエハ主面８１に形成される。この工程では、まず、所定パターンを有するレジストマスク８８が主面絶縁膜２４の上に形成される。レジストマスク８８は、主面絶縁膜２４（第１ウエハ主面８１）において複数の第２トレンチ３２を形成すべき領域を露出させ、それら以外の領域を被覆している。次に、主面絶縁膜２４の不要な部分がレジストマスク８８を介するエッチング法によって除去される。エッチング法は、ウエットエッチング法および／またはドライエッチング法（好ましくはＲＩＥ法）であってもよい。これにより、複数の第２接続開口３１が主面絶縁膜２４に形成される。
　次に、ウエハ８０の不要な部分がレジストマスク８８を介するエッチング法によって除去される。エッチング法は、ウエットエッチング法および／またはドライエッチング法（好ましくはＲＩＥ法）であってもよい。ウエハ８０の不要な部分は、第１半導体領域６および第２半導体領域７を貫通し、第３半導体領域８が露出するまで除去される。これにより、第２接続開口３１をそれぞれ含む複数の第２トレンチ３２が第１ウエハ主面８１に形成される。レジストマスク８８は、その後、除去される。
　図１１Ｊを参照して、複数の第１接続開口２６および複数の第３接続開口３８が主面絶縁膜２４に形成される。この工程では、まず、所定パターンを有するレジストマスク８９が主面絶縁膜２４の上に形成される。レジストマスク８９は、主面絶縁膜２４において複数の第１接続開口２６および複数の第３接続開口３８を形成すべき領域を露出させ、それら以外の領域を被覆している。
　次に、主面絶縁膜２４の不要な部分がレジストマスク８９を介するエッチング法によって除去される。エッチング法は、ウエットエッチング法および／またはドライエッチング法（好ましくはＲＩＥ法）であってもよい。これにより、複数の第１接続開口２６および複数の第３接続開口３８が主面絶縁膜２４に形成される。レジストマスク８９は、その後、除去される。
　図１１Ｋを参照して、複数の第１不純物領域２９および複数の第２不純物領域３６が形成される。この工程では、まず、所定パターンを有するイオン注入マスク９０が主面絶縁膜２４の上に形成される。イオン注入マスク９０は、第１ウエハ主面８１において複数の第１不純物領域２９および複数の第２不純物領域３６を形成すべき領域を露出させ、それら以外の領域を被覆している。
　次に、ｎ型不純物が、イオン注入マスク９０を介するイオン注入法によって第１半導体領域６において主面絶縁膜２４から露出した部分に導入される。ｎ型不純物は、この形態では、斜めイオン注入法によって、第１ウエハ主面８１に対して斜め傾斜した角度で第１半導体領域６に導入される。
　これにより、複数の第１不純物領域２９および複数の第２不純物領域３６は、複数の第１接続開口２６、複数の第２接続開口３１（複数の第２トレンチ３２）および複数の第３接続開口３８に対して自己整合的に形成される。イオン注入マスク９０は、その後、除去される。むろん、ｎ型不純物は、イオン注入マスク９０を用いずに主面絶縁膜２４をイオン注入マスクとして第１半導体領域６に導入されてもよい。
　図１１Ｌを参照して、複数の第１電極２５、複数の第２電極３３および複数の第３電極３７のベースとなる第２ベース電極９１が主面絶縁膜２４の上に形成される。主面絶縁膜２４は、複数の第１接続開口２６、複数の第２トレンチ３２（第２接続開口３１）および複数の第３接続開口３８を埋めて主面絶縁膜２４を被覆する。
　第２ベース電極９１は、この形態では、ウエハ８０側からこの順に積層されたベースバリア膜９２および電極本体膜９３を有している。ベースバリア膜９２は複数の第１～第３バリア膜２７、３４、３９のベースであり、電極本体膜９３は複数の第１～第３電極本体２８、３５、４０のベースである。ベースバリア膜９２および電極本体膜９３は、スパッタ法および／または蒸着法によって形成されてもよい。
　図１１Ｍを参照して、第２ベース電極９１の不要な部分がエッチング法によって除去される。エッチング法は、ウエットエッチング法および／またはドライエッチング法（好ましくはＲＩＥ法）であってもよい。第２ベース電極９１は、主面絶縁膜２４が露出するまで除去される。これにより、複数の第１電極２５、複数の第２電極３３および複数の第３電極３７が形成される。
　図１１Ｎを参照して、第１層間絶縁膜５０が主面絶縁膜２４の上に形成される。第１層間絶縁膜５０は、この形態では、酸化シリコン膜からなる。第１層間絶縁膜５０は、ＣＶＤ法によって形成されてもよい。次に、所定パターンを有するレジストマスク９４が第１層間絶縁膜５０の上に形成される。レジストマスク９４は、複数の第１下側開口５１、複数の第２下側開口５２および複数の第３下側開口５３を形成すべき領域を露出させ、それら以外の領域を被覆している。
　次に、第１層間絶縁膜５０の不要な部分がレジストマスク９４を介するエッチング法によって除去される。第１層間絶縁膜５０は、主面絶縁膜２４が露出するまで除去される。エッチング法は、ウエットエッチング法および／またはドライエッチング法（好ましくはＲＩＥ法）であってもよい。これにより、複数の第１下側開口５１、複数の第２下側開口５２および複数の第３下側開口５３が主面絶縁膜２４に形成される。レジストマスク９４は、その後、除去される。
　図１１Ｏを参照して、第１層間配線５４（第１下側配線５５、複数の第２下側配線５６および第３下側配線５７）のベースとなる第３ベース電極９５が第１層間絶縁膜５０の上に形成される。第３ベース電極９５は、この形態では、Ａｌ系電極からなる。第３ベース電極９５は、スパッタ法および／または蒸着法によって形成されてもよい。第３ベース電極９５は、複数の第１下側開口５１、複数の第２下側開口５２および複数の第３下側開口５３を埋めて第１層間絶縁膜５０を被覆する。
　次に、所定パターンを有するレジストマスク９６が第３ベース電極９５の上に形成される。レジストマスク９６は、第１層間配線５４を形成すべき領域を被覆し、それ以外の領域を露出させている。次に、第３ベース電極９５の不要な部分がレジストマスク９６を介するエッチング法によって除去される。エッチング法は、ウエットエッチング法および／またはドライエッチング法（好ましくはＲＩＥ法）であってもよい。これにより、第１層間配線５４が形成される。レジストマスク９６は、その後、除去される。
　図１１Ｐを参照して、第２層間絶縁膜６０が第１層間絶縁膜５０の上に形成される。第２層間絶縁膜６０は、この形態では、酸化シリコン膜からなる。第２層間絶縁膜６０は、ＣＶＤ法によって形成されてもよい。次に、所定パターンを有するレジストマスク９７が第２層間絶縁膜６０の上に形成される。レジストマスク９７は、複数の第１上側開口６１、複数の第２上側開口６２および第３上側開口６３を形成すべき領域を露出させ、それら以外の領域を被覆している。
　次に、第２層間絶縁膜６０の不要な部分がレジストマスク９７を介するエッチング法によって除去される。エッチング法は、ウエットエッチング法および／またはドライエッチング法（好ましくはＲＩＥ法）であってもよい。第２層間絶縁膜６０は、第１層間配線５４が露出するまで除去される。これにより、複数の第１上側開口６１、複数の第２上側開口６２および複数の第３上側開口６３が主面絶縁膜２４に形成される。レジストマスク９７は、その後、除去される。
　図１１Ｑを参照して、第２層間配線６４（複数の第１上側配線６５、複数の第２上側配線６６および第３上側配線６７）のベースとなる第４ベース電極９８が第２層間絶縁膜６０の上に形成される。第４ベース電極９８は、この形態では、Ａｌ系電極からなる。第４ベース電極９８は、スパッタ法および／または蒸着法によって形成されてもよい。第４ベース電極９８は、複数の第１上側開口６１、複数の第２上側開口６２および複数の第３上側開口６３を埋めて第２層間絶縁膜６０を被覆する。
　次に、所定パターンを有するレジストマスク（図示せず）が第４ベース電極９８の上に形成される。レジストマスク（図示せず）は、第２層間配線６４を形成すべき領域を被覆し、それ以外の領域を露出させている。次に、第４ベース電極９８の不要な部分がレジストマスク（図示せず）を介するエッチング法によって除去される。エッチング法は、ウエットエッチング法および／またはドライエッチング法（好ましくはＲＩＥ法）であってもよい。これにより、第２層間配線６４が形成される。レジストマスク（図示せず）は、その後、除去される。
　その後、最上絶縁膜７０およびベース電極７５がそれぞれ形成され、ウエハ８０が厚さ方向に選択的に切断される。ベース電極７５の形成工程に先立って、第２ウエハ主面８２の研削工程が実施されてもよい。以上を含む工程を経て、半導体装置１Ａが製造される。
　以上、半導体装置１Ａは、チップ２、ｎ型（第１導電型）の第１半導体領域６、ｐ型（第２導電型）の第２半導体領域７、第１トレンチ構造１０（第１溝構造）、第１電極２５、第２トレンチ構造３０（第２溝構造）を含む。チップ２は、一方側の第１主面３および他方側の第２主面４を有している。第１半導体領域６は、チップ２内で第１主面３側の領域に形成されている。第２半導体領域７は、チップ２内で第１半導体領域６よりも第２主面４側の領域に形成されている。
　第１トレンチ構造１０は、第１トレンチ１１（第１溝）、ゲート絶縁膜１２（制御絶縁膜）、ゲート電極１３（制御電極）を含む。第１トレンチ１１は、断面視において第１半導体領域６を一方側の第１メサ部１５Ａ（第１領域）および他方側の第２メサ部１５Ｂ（第２領域）に区画するように第１半導体領域６を貫通して第１主面３に形成されている。ゲート絶縁膜１２は、第１トレンチ１１の内壁を被覆している。ゲート電極１３は、ゲート絶縁膜１２を挟んで第１トレンチ１１に埋設され、第２半導体領域７におけるチャネル４２を制御する。
　第１電極２５は、第１メサ部１５Ａにおいて第１半導体領域６に電気的に接続されている。第２トレンチ構造３０は、第２トレンチ３２（第２溝）および第２電極３３を含む。第２トレンチ３２は、第２メサ部１５Ｂにおいて第１半導体領域６を貫通して第１主面３に形成されている。第２電極３３は、第２トレンチ３２に埋設され、第１電極２５との間でチャネル４２を介する電流経路を形成する。
　この構造によれば、チップ２の内部における第１電極２５および第２電極３３の間の電流経路が第１トレンチ構造１０によって制御されるトレンチゲート・ラテラル型のＭＩＳＦＥＴ構造が構成されている。よって、新規な構造（ＭＩＳＦＥＴ構造）を有する半導体装置１Ａを提供できる。
　また、この構造によれば、第１電極２５と同一層に第２電極３３を配置する場合と比較して第１電極２５および第２電極３３の間の電流経路を短縮できるから、オン抵抗を削減できる。また、チップ２の内部において第２電極３３の体積（配線面積）をチップ２の厚さ方向に増加させることができるから、第２電極３３の配線抵抗を削減できる。また、第２電極３３がチップ２の内部に配置されているため、第１電極２５の配線ルールを緩和できる。これにより、第１電極２５の配線面積を増加させることができるから、第１電極２５の配線抵抗を削減できる。
　第２電極３３は、第２トレンチ３２内において第１半導体領域６および第２半導体領域７の双方に電気的に接続されていることが好ましい。第２トレンチ３２は、第１トレンチ１１よりも深いことが好ましい。これらの構造によれば、第１電極２５および第２電極３３の間の電流経路を適切に短縮できる。また、第２電極３３の体積をチップ２の厚さ方向に適切に増加させることができる。
　半導体装置１Ａは、第１不純物領域２９および第２不純物領域３６を含むことが好ましい。第１不純物領域２９は、第１電極２５に電気的に接続されるように第１半導体領域６よりも高い濃度で第１メサ部１５Ａに形成されている。第２不純物領域３６は、第２電極３３に電気的に接続されるように第１半導体領域６よりも高い濃度で第２メサ部１５Ｂに形成されている。
　この構造によれば、第１電極２５に対する第１半導体領域６の接触抵抗を第１不純物領域２９によって低減でき、第２電極３３に対する第１半導体領域６の接触抵抗を第２不純物領域３６によって低減できる。また、第１電極２５および第２電極３３の間に第１不純物領域２９および第２不純物領域３６を介する電流経路を形成できる。よって、オン抵抗を適切に削減できる。
　第２不純物領域３６は、第１不純物領域２９よりも深く形成されていることが好ましい。この構造によれば、比較的深い第２不純物領域３６によって、オン抵抗を適切に削減できる。第１不純物領域２９は、断面視において第１主面３に沿う横方向に延び、第２不純物領域３６は、断面視において第２トレンチ構造３０に沿う縦方向に延びていることが好ましい。第２不純物領域３６は、第２電極３３に接するように第２トレンチ構造３０の壁面に沿って延びていることが好ましい。この構造によれば、第２電極３３に対する第１半導体領域６の接触抵抗を第２不純物領域３６によって適切に低減できる。
　ゲート電極１３は、第１主面３から第１トレンチ１１の底壁側に間隔を空けて第１トレンチ１１に埋設されていることが好ましい。ゲート電極１３は、第１トレンチ１１の中間部から第１トレンチ１１の底壁側に間隔を空けて第１トレンチ１１に埋設されていることが特に好ましい。これらの構造によれば、第１トレンチ構造１０に対する電界集中を抑制できる。
　第１トレンチ構造１０は、ゲート電極１３を被覆するように第１トレンチ１１に埋設された埋設絶縁体１４をさらに含むことが好ましい。この構造によれば、第１トレンチ１１内において埋設絶縁体１４をフィールド絶縁膜として機能させることができる。これにより、第１トレンチ構造１０に対する電界集中を埋設絶縁体１４によって抑制できる。第１トレンチ１１の深さ方向に関して、埋設絶縁体１４の厚さはゲート電極１３の厚さを超えていることが好ましい。この構造によれば、第１トレンチ構造１０に対する電界集中を埋設絶縁体１４によって適切に抑制できる。
　半導体装置１Ａは、第１主面３および第１トレンチ構造１０を被覆する主面絶縁膜２４を含むことが好ましい。この場合、第１電極２５は主面絶縁膜２４を貫通し、第２トレンチ構造３０は主面絶縁膜２４を貫通する第２トレンチ３２を有していることが好ましい。この構造において、第２電極３３は、第２トレンチ３２内において、第１主面３に対してチップ２側に位置する部分、および、第１主面３に対して主面絶縁膜２４側に位置する部分を有していることが好ましい。主面絶縁膜２４は、ゲート絶縁膜１２よりも厚いことが好ましい。
　半導体装置１Ａは、第２半導体領域７内で第１トレンチ構造１０の底壁に沿って形成されたｐ型の底壁不純物領域４１を含むことが好ましい。この構造によれば、第１半導体領域６から広がる空乏層が第１トレンチ構造１０の底壁に沿う領域で重なることを底壁不純物領域４１によって抑制できる。これにより、第１半導体領域６のパンチスルーを抑制できる。
　半導体装置１Ａは、チップ２内で第２半導体領域７よりも第２主面４側の領域に形成され、第２半導体領域７よりも高い不純物濃度を有するｐ型の第３半導体領域８を含んでいてもよい。この構造によれば、第３半導体領域８よりも低濃度な第２半導体領域７が、第１半導体領域６とｐｎ接合部を形成する。
　これにより、第２半導体領域７から第１半導体領域６内に空乏層を適切に拡げることができ、耐圧（ブレークダウン電圧）を向上できる。この場合、第１トレンチ構造１０の底壁は、第２半導体領域７内に位置し、第２トレンチ構造３０の底壁は、第３半導体領域８内に位置していることが好ましい。この構造によれば、第２半導体領域７にＭＩＳＦＥＴ構造のチャネル４２を形成できると同時に、第２半導体領域７に対して第２トレンチ構造３０を適切に電気的に接続させることができる。
　ゲート電極１３は非金属導体を含んでいてもよい。第２電極３３は金属を含むことが好ましい。この構造によれば、第２電極３３の配線抵抗を適切に低減できる。複数の第１トレンチ構造１０が形成され、複数の第１トレンチ構造１０の間の領域に第２トレンチ構造３０が形成されていていてもよい。チップ２は、Ｓｉ単結晶またはＳｉＣ単結晶を含んでいてもよい。
　半導体装置１Ａは、第１下側配線５５（第１配線）および第２下側配線５６（第２配線）をさらに含むことが好ましい。第１下側配線５５は、第１電極２５に電気的に接続されるように第１電極２５の上に配置される。第２下側配線５６は、第２電極３３に電気的に接続されるように第２電極３３の上に配置される。
　この場合、第２下側配線５６は、第１下側配線５５の平面積未満の平面積を有していることが好ましい。この構造によれば、チップ２の内部において比較的大きい体積（配線面積）を有する第２電極３３を形成できるから、第２下側配線５６の配線面積を削減できる。これにより、第２下側配線５６の配線面積が削減された分だけ、第１下側配線５５の配線面積を増加させることができる。よって、第１下側配線５５の配線抵抗を削減できる。
　半導体装置１Ａは、第２半導体領域７に電気的に接続されるように第２主面４を被覆するベース電極７５を含むことが好ましい。ベース電極７５は、第２半導体領域７を介して第２電極３３に電気的に接続されていることが特に好ましい。ベース電極７５は、第２電極３３から第２半導体領域７を介して電位が付与されるように構成されていてもよい。ベース電極７５は、第２半導体領域７を介して第２電極３３に電位を付与れるように構成されていてもよい。
　図１２は、第２実施形態に係る半導体装置１Ｂを示す模式的な平面図である。図１３は、図１２に示すXIII-XIII線に沿う断面図である。図１４は、第２実施形態に係るチップ２の第１主面３のレイアウト例を示す模式的な平面図である。図１５は、図１４に示す領域XVの拡大図である。図１６は、図１５に示すXVI-XVI線に沿う断面図である。図１７は、図１５に示す領域に対応し、チップ２の上に引き回された第１層間配線５４のレイアウト例を示す拡大図である。
　図１２～図１７を参照して、半導体装置１Ｂは、第１主面３に沿う横方向に電流経路を形成するラテラル型の特徴、および、第１主面３に垂直な縦方向に電流経路を形成するバーティカル型の特徴の双方を備えたトレンチゲート・３次元型のＭＩＳＦＥＴ構造を備えたスイッチングデバイスである。半導体装置１Ｂに係るチップ２の内部の構造は、半導体装置１Ａに係るチップ２の内部の構造とほぼ同様である。
　半導体装置１Ｂは、前述の図１１Ａ～図１１Ｑにおいて配線形成用のマスクのレイアウトを変更することによって形成され、半導体装置１Ａとは異なる配線パターンおよび電圧印加条件を有している。半導体装置１Ｂは、具体的には、第１主面３の上において、第１メサ部１５Ａ（第１電極２５）に電気的に接続される配線および第１トレンチ構造１０に電気的に接続される配線のみを有し、第２メサ部１５Ｂ（第２トレンチ構造３０）に電気的に接続される配線を有さない。以下、半導体装置１Ｂにおいて、半導体装置１Ａとは異なる構造が説明される。
　半導体装置１Ｂは、主面絶縁膜２４の上に積層された前述の第１層間絶縁膜５０を含む。第１層間絶縁膜５０は、この形態では、複数の第２トレンチ構造３０の両端部および内方部を被覆するように主面絶縁膜２４の上に形成されている。第１層間絶縁膜５０は、この形態では、複数の第２トレンチ構造３０の全域を被覆している。したがって、第１層間絶縁膜５０は、複数の第１下側開口５１および複数の第３下側開口５３を含み、第２トレンチ構造３０を露出させる第２下側開口５２を含まない。複数の第３下側開口５３は、第１実施形態の場合と同様の形態で形成されている。
　複数の第１下側開口５１は、この形態では、一対一の対応関係で複数の第１電極２５を露出させている。複数の第１下側開口５１は、対応する第１電極２５に沿って延びる帯状にそれぞれ形成されていてもよい。むろん、複数の第１下側開口５１は、第１実施形態の場合と同様に、各第１電極２５を複数個所から露出させるように各第１電極２５に対して一対多の対応関係で設けられていてもよい。
　半導体装置１Ｂは、第１層間絶縁膜５０の上に形成された前述の第１層間配線５４を含む。第１層間配線５４は、この形態では、少なくとも１つ（この形態では１つ）の第１下側配線５５および少なくとも１つ（この形態では１つ）の第３下側配線５７を含み、第２下側配線５６を含ない。第３下側配線５７、第１実施形態の場合と同様の形態で形成されている。
　第１下側配線５５は、この形態では、除去部５５ａを有さず、少なくとも１つ（この形態では複数）の第２トレンチ構造３０の全域を被覆している。つまり、第１下側配線５５の配線抵抗は、除去部５５ａがなくなった分だけ低減される。むろん、第１下側配線５５は、全ての第２トレンチ構造３０の全域を被覆するように形成されていてもよい。
　第１下側配線５５は、第１層間絶縁膜５０の上から全ての第１下側開口５１に入り込み、全ての第１下側開口５１内において全ての第１電極２５にそれぞれ電気的に接続されている。これにより、単一の第１下側配線５５が、全ての第１電極２５を介して全ての第１メサ部１５Ａに電気的に接続されている。
　半導体装置１Ｂは、第１層間配線５４を被覆するように第１層間絶縁膜５０の上に積層された前述の第２層間絶縁膜６０を含む。第２層間絶縁膜６０は、この形態では、少なくとも１つ（この形態では複数）の第１上側開口６１少なくとも１つ（この形態では１つ）の第３上側開口６３を含み、第２上側開口６２を含まない。複数の第３上側開口６３は、第１実施形態の場合と同様の形態で形成されている。
　複数の第１上側開口６１は、第１下側配線５５の任意の箇所をそれぞれ露出させている。複数の第１上側開口６１は、平面視において第１方向Ｘおよび第２方向Ｙに互いに対向するように行列状に配列されていてもよい。複数の第１上側開口６１は、平面視において第２方向Ｙに延びる帯状にそれぞれ形成されていてもよい。複数の第１上側開口６１は、平面視において円形状、長円形状または多角形状にそれぞれ形成されていてもよい。むろん、第１下側配線５５の周縁から間隔を空けて第１下側配線５５の内方部を露出させる単一の第１上側開口６１が形成されていてもよい。
　半導体装置１Ｂは、第２層間絶縁膜６０の上に形成された前述の第２層間配線６４を含む。第２層間配線６４は、この形態では、少なくとも１つ（この形態では１つ）の第１上側配線６５および少なくとも１つ（この形態では１つ）の第３上側配線６７を含み、第２上側配線６６を含ない。第３上側配線６７、第１実施形態の場合と同様の形態で形成されている。
　第１上側配線６５は、この形態では、平面視において全ての第１トレンチ構造１０および全ての第２トレンチ構造３０に重るように第２層間絶縁膜６０の上に膜状に配置されている。第１上側配線６５は、平面視において全ての第２トレンチ構造３０の全域に重なっていてもよい。
　第１上側配線６５は、第２層間絶縁膜６０の上から複数の第１上側開口６１に入り込み、複数の第１上側開口６１内において第１下側配線５５に電気的に接続されている。これにより、単一の第１上側配線６５が、単一の第１下側配線５５を介して全ての第１メサ部１５Ａに電気的に接続されている。第１上側配線６５は、平面視において四角形状や多角形状に形成されていてもよい。
　半導体装置１Ｂは、第２層間絶縁膜６０の上に形成された前述の最上絶縁膜７０を含む。最上絶縁膜７０は、この形態では、第１上側配線６５および第３上側配線６７を部分的に露出させるように第１上側配線６５および第３上側配線６７を選択的に被覆している。
　最上絶縁膜７０は、この形態では、少なくとも１つ（この形態では１つ）の第１パッド開口７１および少なくとも１つ（この形態では１つ）の第３パッド開口７３を含み、第２パッド開口７２を含まない。第１パッド開口７１は、第１上側配線６５の周縁部から間隔を空けて第１上側配線６５の内方部を露出させている。第３パッド開口７３は、第１実施形態の場合と同様の形態で形成されている。
　半導体装置１Ｂは、チップ２の第２主面４を被覆する前述のベース電極７５を含む。ベース電極７５は、この形態では、第２半導体領域７を介して第２トレンチ構造３０に電位（この形態ではソース電位）を付与するように構成されている。つまり、ベース電極７５は、第２電極３３との間で第２半導体領域７を介する電流経路を形成するように構成されている。
　このように、半導体装置１Ｂは、トレンチゲート・ラテラル型およびトレンチゲートバーティカル型の双方の特徴を備えたＭＩＳＦＥＴ構造を有している。このＭＩＳＦＥＴ構造では、第１トレンチ構造１０（ゲート電極１３）にゲート電位が付与され、第１電極２５（第１メサ部１５Ａ）にドレイン電位が付与され、第２電極３３（第２メサ部１５Ｂ）にソース電位が付与される。これにより、第２半導体領域７において第１トレンチ構造１０の下方の領域にチャネル４２が形成され、第１電極２５および第２電極３３を結ぶ電流経路が形成される。
　これにより、ドレインソース電流が、第１電極２５および第２電極３３の間の領域を流れる。第２電極３３は、この形態では、ベース電極７５との間において第２半導体領域７を介する電流経路を形成する。したがって、ドレインソース電流は、第２半導体領域７を介して第２電極３３およびベース電極７５の間を流れる。つまり、半導体装置１Ｂに係るドレインソース電流は、第２電極３３を介して第１電極２５およびベース電極７５の間を流れる。
　以上、半導体装置１Ｂによっても半導体装置１Ａと同様の効果が奏される。半導体装置１Ｂは、チップ２の第２主面４に電気的に接続されたベース電極７５を含む。この構造によれば、ベース電極７５から第２半導体領域７を介して第２トレンチ構造３０（第２電極３３）に電位（この形態ではソース電位）を付与することにより、第１電極２５および第２電極３３の間に横方向の電流経路を形成できると同時に、第２電極３３およびベース電極７５の間に縦方向の電流経路を形成できる。
　これにより、第１主面３に沿う横方向に電流経路を形成するラテラル型の特徴、および、第１主面３に垂直な縦方向に電流経路を形成するバーティカル型の特徴の双方を備えたトレンチゲート・３次元型のＭＩＳＦＥＴ構造を構成できる。よって、新規な構造（ＭＩＳＦＥＴ構造）を有する半導体装置１Ｂを提供できる。
　また、半導体装置１Ｂは、第１主面３の上において第２メサ部１５Ｂ（第２トレンチ構造３０）に係る配線（つまり第２上側配線６６および第２上側配線６６）を有さない。第２メサ部１５Ｂ（第２トレンチ構造３０）に係る配線は、第２トレンチ構造３０（第２電極３３）およびベース電極７５によって形成されている。これにより、第１主面３の上において第１メサ部１５Ａ（第１電極２５）に係る配線（つまり第１上側配線６５および第１上側配線６５）の配線面積を増加させることができる。
　よって、第１メサ部１５Ａに係る配線の配線抵抗を削減できる。また、第２メサ部１５Ｂに係る配線に対する第１メサ部１５Ａに係る配線の配線マージンをなくすことができるため、半導体装置１Ｂを小型化できる。むろん、第２電極３３との間で第２半導体領域７を介する電流経路を形成するベース電極７５は、第１実施形態に採用されてもよい。この場合、チップ２の第１主面３側および第２主面４側の双方からドレインソース電流が取り出される構造になる。
　図１８は、第３実施形態に係る半導体装置１Ｃ（＝２つの第２実施形態に係る半導体装置１Ｂを用いた半導体モジュール）の模式的な断面図である。図１９は、図１８に示す半導体装置１Ｃが組み込まれる電気回路の構成例を示す回路図である。
　半導体装置１Ｃは、この形態では、第１導体板１０１、第１半導体装置１ＢＬ、第１導電接合材１０２、第２導体板１０３、第２導電接合材１０４、第２半導体装置１ＢＨおよび第３導電接合材１０５を含む。第１導体板１０１は、たとえば、リードフレームのダイパッド等からなる。
　第１半導体装置１ＢＬは、第２実施形態に係る半導体装置１Ｂからなり、ローサイド（低電位）側のスイッチングデバイスとして設けられている。第１半導体装置１ＢＬは、第２半導体装置１ＢＨとの対比において、比較的大きい第１サイズＳ１を有し、比較的小さい第１オン抵抗Ｒｏｎ１および比較的大きい第１帰還容量Ｃｒｓｓ１を有している。第１半導体装置１ＢＬは、導通損失の削減に寄与する。
　第１半導体装置１ＢＬは、ベース電極７５を第１導体板１０１に対向させた姿勢で第１導体板１０１の上に配置されている。第１導電接合材１０２は、半田や金属ペースト等からなる。第１導電接合材１０２は、第１導体板１０１および第１半導体装置１ＢＬのベース電極７５の間に介在され、第１導体板１０１および第１半導体装置１ＢＬのベース電極７５を電気的および機械的に接続させている。これにより、第１導体板１０１は、第１半導体装置１ＢＬの第２メサ部１５Ｂ（第２トレンチ構造３０）に電気的に接続されている。
　第２導体板１０３は、たとえば、導体クリップ等からなる。第２導体板１０３は、第１半導体装置１ＢＬの第３上側配線６７を露出させ、第１半導体装置１ＢＬの第１上側配線６５を被覆するように第１半導体装置１ＢＬの上に配置されている。第２導電接合材１０４は、半田や金属ペースト等からなる。
　第２導電接合材１０４は、第１半導体装置１ＢＬの第１上側配線６５および第２導体板１０３の間に介在され、第１上側配線６５および第２導体板１０３を電気的および機械的に接続させている。これにより、第２導体板１０３は、第１半導体装置１ＢＬの第１メサ部１５Ａに電気的に接続されている。
　第２半導体装置１ＢＨは、第２実施形態に係る半導体装置１Ｂからなり、ハイサイド（高電位）側のスイッチングデバイスとして設けられている。第２半導体装置１ＢＨは、第１半導体装置１ＢＬとの対比において、比較的小さい第２サイズＳ２を有し、比較的大きい第２オン抵抗Ｒｏｎ２および比較的小さい第２帰還容量Ｃｒｓｓ２を有している。
　つまり、第２サイズＳ２は、第１半導体装置１ＢＬの第１サイズＳ１未満（Ｓ２＜Ｓ１）である。第２オン抵抗Ｒｏｎ２は、第１半導体装置１ＢＬの第１オン抵抗Ｒｏｎ１を超えている（Ｒｏｎ１＜Ｒｏｎ２）。第２帰還容量Ｃｒｓｓ２は、第１半導体装置１ＢＬの第１帰還容量Ｃｒｓｓ１未満（Ｃｒｓｓ２＜Ｃｒｓｓ１）である。つまり、第２半導体装置１ＢＨは、第１半導体装置１ＢＬよりも早いスイッチング速度を有し、スイッチング損失の削減に寄与する。第１半導体装置１ＢＬおよび第２半導体装置１ＢＨの組み合わせ形態は、ＤＣＤＣの電源効率を高める上で有効である。
　第２半導体装置１ＢＨは、ベース電極７５を第２導体板１０３に対向させた姿勢で第２導体板１０３の上に配置されている。第３導電接合材１０５は、半田や金属ペースト等からなる。第３導電接合材１０５は、第２半導体装置１ＢＨのベース電極７５および第２導体板１０３の間に介在され、第２半導体装置１ＢＨのベース電極７５および第２導体板１０３を電気的および機械的に接続させている。これにより、第２半導体装置１ＢＨの第２メサ部１５Ｂは、第２導体板１０３を介して第１半導体装置１ＢＬの第１メサ部１５Ａに電気的に接続されている。
　半導体装置１Ｃを利用した電気回路では、たとえば、グランド電位ＶＧＮＤ、電源電位ＶＤＤ、負荷（この形態では誘導性負荷Ｌ）およびゲート駆動回路１０６が半導体装置１Ｃに電気的に接続される。グランド電位ＶＧＮＤは、第１導体板１０１を介して第１半導体装置１ＢＬのベース電極７５（第２メサ部１５Ｂ）に電気的に接続される。
　電源電位ＶＤＤは、第２半導体装置１ＢＨの第１上側配線６５（第１メサ部１５Ａ）に電気的に接続される。誘導性負荷Ｌは、第２導体板１０３を介して第１半導体装置１ＢＬの第１上側配線６５（第１メサ部１５Ａ）および第２半導体装置１ＢＨのベース電極７５（第２メサ部１５Ｂ）に電気的に接続される。
　ゲート駆動回路１０６は、第１半導体装置１ＢＬの第３上側配線６７、および、第２半導体装置１ＢＨの第３上側配線６７に電気的に接続される。ゲート駆動回路１０６は、第１半導体装置１ＢＬの第１トレンチ構造１０および第２半導体装置１ＢＨの第１トレンチ構造１０を個別的に制御するように構成されている。
　ゲート駆動回路１０６は、具体的には、第１半導体装置１ＢＬをオン状態およびオフ状態に制御する第１ゲート信号Ｇ１を生成し、第１半導体装置１ＢＬの第３上側配線６７に出力する。ゲート駆動回路１０６は、第２半導体装置１ＢＨをオン状態およびオフ状態に制御する第２ゲート信号Ｇ２を生成し、第２半導体装置１ＢＨの第３上側配線６７に出力する。ゲート駆動回路１０６は、ゲートドライバＩＣであってもよい。
　第１半導体装置１ＢＬおよび第２半導体装置１ＢＨは、第１ゲート信号Ｇ１および第２ゲート信号Ｇ２によって交互にオン状態およびオフ状態に制御される。第１半導体装置１ＢＬがオフ状態になり、第２半導体装置１ＢＨがオン状態になると、第２半導体装置１ＢＨから誘導性負荷Ｌに向けて電流が流れる。第１半導体装置１ＢＬがオン状態になり、第２半導体装置１ＢＨがオフ状態になると、誘導性負荷Ｌから第１半導体装置１ＢＬに向けて電流が流れる。
　以上、半導体装置１Ｃは、短縮された配線経路を有する第２実施形態に係る２つの半導体装置１Ｂを含む。よって、新規な構造を有する半導体装置１Ｂを備えた半導体装置１Ｃを提供できる。２つの半導体装置１Ｂは、一方の第１半導体装置１ＢＬおよび他方の第２半導体装置１ＢＨを含む。第２半導体装置１ＢＨは、第１半導体装置１ＢＬに電気的に接続されている。第２半導体装置１ＢＨは、具体的には、第１半導体装置１ＢＬに直列接続されている。
　第２半導体装置１ＢＨは、さらに具体的には、第１半導体装置１ＢＬの上に積層配置されている。この構造において、第２半導体装置１ＢＨの第２メサ部１５Ｂ（ベース電極７５）は、第１半導体装置１ＢＬの第１メサ部１５Ａ（第１上側配線６５）に電気的に接続されている。この構造によれば、第１半導体装置１ＢＬおよび第２半導体装置１ＢＨの間の配線距離を短縮できる。よって、配線抵抗を適切に削減できる。
　図２０は、第４実施形態に係る半導体装置１Ｄの電気的構造を示す回路図である。図２０を参照して、半導体装置１Ｄは、トレンチゲート・コモンドレインソース・ラテラル型のＭＩＳＦＥＴ構造を備えたスイッチングデバイスである。ＭＩＳＦＥＴ構造は、第１ドレインソースＤＳ１、第２ドレインソースＤＳ２、ゲートＧおよびベースＢを含む。第１ドレインソースＤＳ１および第２ドレインソースＤＳ２は、それぞれドレインおよびソースを一体的に含む。
　第１ドレインソースＤＳ１および第２ドレインソースＤＳ２のいずれか一方にドレイン電位が付与され、他方にソース電位が付与される。ベースＢには、ベース電位が付与される。ベース電位は、回路動作の基準となる電位である。ゲートＧには、ゲート電位が付与される。第１ドレインソースＤＳ１および第２ドレインソースＤＳ２の間を流れるドレインソース電流の導通および遮断は、ゲートＧによって制御される。
　半導体装置１Ｄは、第１ドレインソースＤＳ１および第２ドレインソースＤＳ２に接続されたダイオード対Ｄを含む。ダイオード対Ｄは、逆バイアス接続された第１ダイオードＤ１および第２ダイオードＤ２を含む。第１ダイオードＤ１および第２ダイオードＤ２は、いずれもｐｎ接合ダイオード（ボディダイオード）からなる。
　第１ダイオードＤ１および第２ダイオードＤ２は、アノードおよびカソードをそれぞれ含む。第１ダイオードＤ１のアノードはベースＢに接続され、第１ダイオードＤ１のカソードは第１ドレインソースＤＳ１に接続されている。第２ダイオードＤ２のアノードはベースＢに接続され、第２ダイオードＤ２のカソードは第２ドレインソースＤＳ２に接続されている。ダイオード対Ｄは、ＭＩＳＦＥＴ構造のオフ状態においてドレインソース電流を規制（遮断）する。
　半導体装置１Ｄは、第１ドレインソースＤＳ１および第２ドレインソースＤＳ２の双方向にドレインソース電流を流すことができる双方向デバイスである。すなわち、第１ドレインソースＤＳ１が高電位側に接続される場合、第２ドレインソースＤＳ２が低電位側に接続される。一方、第１ドレインソースＤＳ１が低電位側に接続される場合、第２ドレインソースＤＳ２が高電位側に接続される。ゲート閾値電圧以上のゲート電圧がゲートＧに印加された場合、ドレインソース電流が流れる。一方、ゲート閾値電圧未満のゲート電圧がゲートＧに印加された場合、ドレインソース電流は流れない。
　図２１は、図２０に示す半導体装置１Ｄを示す模式的な平面図である。図２２は、図２１に示すXXII-XXII線に沿う断面図である。図２３は、第４実施形態に係るチップ２の第１主面３のレイアウト例を示す模式的な平面図である。図２４は、図２３に示す領域XXIVの拡大図である。図２５は、図２４に示すXXV-XXV線に沿う断面図である。図２６は、図２４に示すXXVI-XXVI線に沿う断面図である。
　図２１～図２６を参照して、半導体装置１Ｄに係るチップ２の内部の構造は、半導体装置１Ａに係るチップ２の内部の構造とほぼ同様である。半導体装置１Ｄは、前述の図１１Ａ～図１１Ｑにおいて配線形成用のマスクのレイアウトを変更することによって形成され、半導体装置１Ａとは異なる配線パターンおよび電圧印加条件を有している。以下、半導体装置１Ｄにおいて、半導体装置１Ａとは異なる構造が説明される。
　半導体装置１Ｄは、第１実施形態の場合と同様、複数の第１メサ部１５Ａおよび複数の第２メサ部１５Ｂを含む。複数の第１メサ部１５Ａは、この形態では、複数の第１ドレインソースメサ部１１１Ａおよび複数の第２ドレインソースメサ部１１１Ｂを含む。第１ドレインソースメサ部１１１Ａは、ＭＩＳＦＥＴ構造の第１ドレインソースＤＳ１として機能する。第２ドレインソースメサ部１１１Ｂは、ＭＩＳＦＥＴ構造の第２ドレインソースＤＳ２として機能する。複数の第２ドレインソースメサ部１１１Ｂは、複数の第１ドレインソースメサ部１１１Ａと第１方向Ｘに沿って交互に配列されている。
　複数の第２メサ部１５Ｂは、この形態では、複数のベースメサ部１１２として形成されている。複数のベースメサ部１１２は、互いに隣り合う第１ドレインソースメサ部１１１Ａおよび第２ドレインソースメサ部１１１Ｂの間にそれぞれ形成されている。
　複数の第１電極２５は、この形態では、第１ドレインソース接続電極１１３Ａおよび第２ドレインソース接続電極１１３Ｂを含む。第１ドレインソース接続電極１１３Ａは、第１ドレインソースメサ部１１１Ａに電気的に接続されている。第２ドレインソース接続電極１１３Ｂは、第２ドレインソースメサ部１１１Ｂに電気的に接続されている。
　複数の第１不純物領域２９は、この形態では、複数の第１ドレインソース領域１１４Ａおよび複数の第２ドレインソース領域１１４Ｂを含む。第１ドレインソース領域１１４Ａは、ＭＩＳＦＥＴ構造の第１ドレインソースＤＳ１として機能する。第１ドレインソース領域１１４Ａは、第１ドレインソースメサ部１１１Ａ内に形成され、第１ドレインソース接続電極１１３Ａに電気的に接続されている。第２ドレインソース領域１１４Ｂは、ＭＩＳＦＥＴ構造の第２ドレインソースＤＳ２として機能する。第２ドレインソース領域１１４Ｂは、第２ドレインソースメサ部１１１Ｂ内に形成され、第２ドレインソース接続電極１１３Ｂに電気的に接続されている。
　第２電極３３は、この形態では、ベース接続電極１１５として形成されている。つまり、第２トレンチ構造３０は、トレンチベース構造１１６として形成されている。第２不純物領域３６は、この形態では、ｎ型のベースコンタクト領域１１７として形成されている。複数の第１下側開口５１は、この形態では、複数の第１下側ドレインソース開口１１８Ａおよび複数の第２下側ドレインソース開口１１８Ｂを含む。
　複数の第１下側ドレインソース開口１１８Ａは、複数の第１ドレインソース接続電極１１３Ａをそれぞれ露出させている。複数の第１下側ドレインソース開口１１８Ａの配置箇所は任意である。複数の第１下側ドレインソース開口１１８Ａは、この形態では、各第１ドレインソース接続電極１１３Ａに対して一対一の対応関係で形成されている。複数の第１下側ドレインソース開口１１８Ａは、この形態では、平面視においてチップ２の第１側面５Ａ側にそれぞれ形成され、複数の第１ドレインソース接続電極１１３Ａの一端部側の領域をそれぞれ露出させている。
　複数の第１下側ドレインソース開口１１８Ａは、この形態では、平面視において第１方向Ｘに沿って一列に配列され、第２方向Ｙに延びる帯状にそれぞれ形成されている。むろん、複数の第１下側ドレインソース開口１１８Ａは、各第１ドレインソース接続電極１１３Ａに対して一対多の対応関係で形成されていていてもよい。また、複数の第１下側ドレインソース開口１１８Ａは、平面視において円形状、四角形状または多角形状に形成されていてもよい。
　複数の第２下側ドレインソース開口１１８Ｂは、複数の第２ドレインソース接続電極１１３Ｂをそれぞれ露出させている。複数の第２下側ドレインソース開口１１８Ｂの配置箇所は任意である。複数の第２下側ドレインソース開口１１８Ｂは、この形態では、各第２ドレインソース接続電極１１３Ｂに対して一対一の対応関係で形成されている。
　複数の第２下側ドレインソース開口１１８Ｂは、この形態では、平面視において複数の第１下側ドレインソース開口１１８Ａに対してチップ２の第２側面５Ｂ側にそれぞれ形成され、複数の第２ドレインソース接続電極１１３Ｂの他端部側の領域をそれぞれ露出させている。
　複数の第２下側ドレインソース開口１１８Ｂは、この形態では、平面視において第１方向Ｘに沿って一列に配列され、第２方向Ｙに延びる帯状にそれぞれ形成されている。むろん、複数の第２下側ドレインソース開口１１８Ｂは、各第２ドレインソース接続電極１１３Ｂに対して一対多の対応関係で形成されていていてもよい。また、複数の第２下側ドレインソース開口１１８Ｂは、平面視において円形状、四角形状または多角形状に形成されていてもよい。
　第２下側開口５２は、この形態では、下側ベース開口１１９として形成されている。第２下側開口５２は、第１実施形態の場合と同様の形態で形成されている。第３下側開口５３は、第１実施形態の場合と同様の形態で形成されている。複数の第１下側配線５５は、この形態では、少なくとも１つ（この形態では１つ）の第１下側ドレインソース配線１２０Ａ、および、少なくとも１つ（この形態では１つ）の第２下側ドレインソース配線１２０Ｂを含む。
　第１下側ドレインソース配線１２０Ａは、この形態では、平面視においてチップ２の第１側面５Ａ側の領域に配置されている。第１下側ドレインソース配線１２０Ａは、第１層間絶縁膜５０の上から複数の第１下側ドレインソース開口１１８Ａに入り込み、複数の第１ドレインソース接続電極１１３Ａに電気的に接続されている。第１下側ドレインソース配線１２０Ａに付与された電位は、帯状にそれぞれ延びる複数の第１ドレインソース接続電極１１３Ａを介して第１ドレインソースメサ部１１１Ａに伝達される。
　第１下側ドレインソース配線１２０Ａの引き回し形態は任意である。第１下側ドレインソース配線１２０Ａは、この形態では、平面視において第１方向Ｘに延びる帯状に形成され、全ての第１トレンチ構造１０の一端部側の領域および全ての第２トレンチ構造３０の一端部側の領域に重なっている。第１下側ドレインソース配線１２０Ａは、この形態では、第１実施形態の場合と同様、複数の下側ベース開口１１９（第２下側開口５２）をそれぞれ露出させる複数の除去部５５ａを有している。
　第２下側ドレインソース配線１２０Ｂは、この形態では、平面視においてチップ２の第２側面５Ｂ側の領域に形成されている。第２下側ドレインソース配線１２０Ｂは、第１下側ドレインソース配線１２０Ａから電気的に分離されるように第１下側ドレインソース配線１２０Ａから間隔を空けて配置され、第１下側ドレインソース配線１２０Ａとは異なる電流経路を形成する。
　第２下側ドレインソース配線１２０Ｂは、第１層間絶縁膜５０の上から複数の第２下側ドレインソース開口１１８Ｂに入り込み、複数の第２ドレインソース接続電極１１３Ｂに電気的に接続されている。第２下側ドレインソース配線１２０Ｂに付与された電位は、帯状にそれぞれ延びる複数の第２ドレインソース接続電極１１３Ｂを介して第２ドレインソースメサ部１１１Ｂに伝達される。
　第２下側ドレインソース配線１２０Ｂの引き回し形態は任意である。第２下側ドレインソース配線１２０Ｂは、この形態では、平面視において第１方向Ｘに延びる帯状に形成され、全ての第１トレンチ構造１０の他端部側の領域および全ての第２トレンチ構造３０の他端部側の領域に重なっている。第２下側ドレインソース配線１２０Ｂは、この形態では、第１実施形態の場合と同様、複数の下側ベース開口１１９（第２下側開口５２）をそれぞれ露出させる複数の除去部５５ａを有している。
　複数の第２下側配線５６は、この形態では、複数の下側ベース配線１２１として形成されている。複数の下側ベース配線１２１（第２下側配線５６）は、第１実施形態の場合と同様の形態で形成されている。
　第１下側ドレインソース配線１２０Ａによって取り囲まれた複数の第２下側配線５６の総平面積は、第１下側ドレインソース配線１２０Ａの平面積未満である。第２下側ドレインソース配線１２０Ｂによって取り囲まれた複数の第２下側配線５６の総平面積は、第２下側ドレインソース配線１２０Ｂの平面積未満である。全ての第２下側配線５６の総平面積は、第１下側ドレインソース配線１２０Ａの平面積未満であることが好ましい。全ての第２下側配線５６の総平面積は、第２下側ドレインソース配線１２０Ｂの平面積未満であることが好ましい。
　第３下側配線５７は、第１実施形態の場合と同様の形態で形成されている。複数の第１上側開口６１は、少なくとも１つ（この形態では複数）の第１上側ドレインソース開口１２２Ａ、および、少なくとも１つ（この形態では複数）の第２上側ドレインソース開口１２２Ｂを含む。
　複数の第１上側ドレインソース開口１２２Ａは、複数の第１下側ドレインソース配線１２０Ａをそれぞれ露出させている。複数の第１上側ドレインソース開口１２２Ａの配置箇所は任意である。複数の第１上側ドレインソース開口１２２Ａは、この形態では、平面視において第１方向Ｘに沿って一列に配列され、第２方向Ｙに延びる帯状にそれぞれ形成されている。複数の第１上側ドレインソース開口１２２Ａは、平面視において円形状、四角形状または多角形状に形成されていてもよい。むろん、平面視において第１下側ドレインソース配線１２０Ａに沿って帯状に延びる単一の第１上側ドレインソース開口１２２Ａが形成されていてもよい。
　複数の第２上側ドレインソース開口１２２Ｂは、複数の第２下側ドレインソース配線１２０Ｂをそれぞれ露出させている。複数の第２上側ドレインソース開口１２２Ｂの配置箇所は任意である。複数の第２上側ドレインソース開口１２２Ｂは、この形態では、平面視において第１方向Ｘに沿って一列に配列され、第２方向Ｙに延びる帯状にそれぞれ形成されている。
　複数の第２上側ドレインソース開口１２２Ｂは、平面視において円形状、四角形状または多角形状に形成されていてもよい。むろん、平面視において第２下側ドレインソース配線１２０Ｂに沿って帯状に延びる単一の第２上側ドレインソース開口１２２Ｂが形成されていてもよい。
　複数の第２上側開口６２は、この形態では、複数の上側ベース開口１２３として形成されている。複数の上側ベース開口１２３（第２上側開口６２）は、第１実施形態の場合と同様の形態で形成されている。複数の第１上側配線６５は、この形態では、少なくとも１つ（この形態では１つ）の第１上側ドレインソース配線１２４Ａ、および、少なくとも１つ（この形態では１つ）の第２上側ドレインソース配線１２４Ｂを含む。
　第１上側ドレインソース配線１２４Ａは、第２層間絶縁膜６０の上から複数の第１上側ドレインソース開口１２２Ａに入り込み、複数の第１下側ドレインソース配線１２０Ａに電気的に接続されている。第１上側ドレインソース配線１２４Ａの引き回し形態は任意である。第１上側ドレインソース配線１２４Ａは、この形態では、平面視において第１方向Ｘに延びる帯状に形成されている。
　第２上側ドレインソース配線１２４Ｂは、第１上側ドレインソース配線１２４Ａから電気的に分離されるように第１上側ドレインソース配線１２４Ａから間隔を空けて配置され、第１上側ドレインソース配線１２４Ａとは異なる電流経路を形成する。第２上側ドレインソース配線１２４Ｂは、第２層間絶縁膜６０の上から複数の第２上側ドレインソース開口１２２Ｂに入り込み、複数の第２下側ドレインソース配線１２０Ｂに電気的に接続されている。第２上側ドレインソース配線１２４Ｂの引き回し形態は任意である。第２上側ドレインソース配線１２４Ｂは、この形態では、平面視において第１方向Ｘに延びる帯状に形成されている。
　複数の第２上側配線６６は、上側ベース配線１２５として形成されている。複数の上側ベース配線１２５（第２上側配線６６）は、第１実施形態の場合と同様の形態で形成されている。複数の第１パッド開口７１は、この形態では、少なくとも１つ（この形態では１つ）の第１ドレインソースパッド開口１２６Ａ、および、少なくとも１つ（この形態では１つ）の第２ドレインソースパッド開口１２６Ｂを含む。
　第１ドレインソースパッド開口１２６Ａは、第１上側ドレインソース配線１２４Ａの周縁部から内方に間隔を空けて形成され、第１上側ドレインソース配線１２４Ａの内方部を端子電極として露出させている。第２ドレインソースパッド開口１２６Ｂは、第２上側ドレインソース配線１２４Ｂの周縁部から内方に間隔を空けて形成され、第２上側ドレインソース配線１２４Ｂの内方部を端子電極として露出させている。
　複数の第２パッド開口７２は、複数のベースパッド開口１２７として形成されている。複数のベースパッド開口１２７（第２パッド開口７２）は、第１実施形態の場合と同様の形態で形成されている。
　半導体装置１Ｄは、チップ２の内部にそれぞれ形成された第１ｐｎ接合部１２８Ａおよび第２ｐｎ接合部１２８Ｂを含む。第１ｐｎ接合部１２８Ａは、第１ドレインソースメサ部１１１Ａ側において第１半導体領域６および第２半導体領域７の間の境界部に形成されている。これにより、アノード領域としての第２半導体領域７およびカソード領域としての第１半導体領域６を含む第１ダイオードＤ１が、第１ドレインソースメサ部１１１Ａに形成されている。
　第２ｐｎ接合部１２８Ｂは、第２ドレインソースメサ部１１１Ｂ側において第１半導体領域６および第２半導体領域７の間の境界部に形成されている。これにより、アノード領域としての第２半導体領域７およびカソード領域としての第１半導体領域６を含む第２ダイオードＤ２が、第２ドレインソースメサ部１１１Ｂに形成されている。第２ダイオードＤ２（第２ｐｎ接合部１２８Ｂ）のアノードは、第２半導体領域７およびトレンチベース構造１１６（第２トレンチ構造３０）を介して第１ダイオードＤ１（第１ｐｎ接合部１２８Ａ）のアノードに電気的に接続されている。
　このように、半導体装置１Ｄは、トレンチゲート・コモンドレインソース・ラテラル型のＭＩＳＦＥＴ構造を有している。半導体装置１Ｄでは、第１ドレインソースメサ部１１１Ａに高電位（たとえば電源電位ＶＤＤ）が付与され、第２ドレインソースメサ部１１１Ｂに低電位（たとえばグランド電位ＶＧＮＤ）が付与され、第２トレンチ構造３０（第２電極３３）およびベース電極７５にベース電位ＶＢが付与される。ベース電位ＶＢは、グランド電位ＶＧＮＤよりも大きく電源電位ＶＤＤよりも小さい（ＶＧＮＤ＜ＶＢ＜ＶＤＤ）。
　複数の第１トレンチ構造１０（ゲート電極１３）にはゲート電位ＶＧがそれぞれ付与される。一方の第１トレンチ構造１０（ゲート電極１３）にはベース電位ＶＢを基準とする第１ゲート電圧ＶＧ１（ゲート閾値電圧以上）が付与され、他方の第１トレンチ構造１０（ゲート電極１３）にはグランド電位ＶＧＮＤを基準とする第２ゲート電圧ＶＧ２（ゲート閾値電圧以上）が付与される。これにより、第２半導体領域７において複数の第１トレンチ構造１０の下方の領域にチャネル４２が形成され、複数の第２電極３３を介して複数の第１電極２５を結ぶ電流経路が形成される。
　これにより、ドレインソース電流が、複数のチャネル４２を介して第１ドレインソースメサ部１１１Ａから第２ドレインソースメサ部１１１Ｂに流れる。つまり、ドレインソース電流は、第１ドレインソースメサ部１１１Ａ側のチャネル４２を介して第１ドレインソースメサ部１１１Ａから第２トレンチ構造３０（第２電極３３）に流れ、第２ドレインソースメサ部１１１Ｂ側のチャネル４２を介して第２トレンチ構造３０（第２電極３３）から第２ドレインソースメサ部１１１Ｂに流れる。
　むろん、一方の第１トレンチ構造１０（ゲート電極１３）にグランド電位ＶＧＮＤを基準とする第１ゲート電圧ＶＧ１（ゲート閾値電圧以上）が付与され、他方の第１トレンチ構造１０（ゲート電極１３）にベース電位ＶＢを基準とする第２ゲート電圧ＶＧ２（ゲート閾値電圧以上）が付与されてもよい。この場合、ドレインソース電流が、複数のチャネル４２を介して第２ドレインソースメサ部１１１Ｂから第１ドレインソースメサ部１１１Ａに流れる。
　以上、第４実施形態に係る半導体装置１Ｄは、第１実施形態に係る半導体装置１Ａのチップ２の内部構造と同一の内部構造を有する一方で、トレンチゲート・コモンドレインソース・ラテラル型のＭＩＳＦＥＴ構造を有しており、半導体装置１Ａとは異なる電気的特性を発現する。よって、新規な構造を有する半導体装置１Ｄを提供できる。また、半導体装置１Ｄによっても半導体装置１Ａと同様の効果が奏される。
　また、半導体装置１Ｄによれば、第１メサ部１５Ａに係る配線（第１下側ドレインソース配線１２０Ａおよび第２下側ドレインソース配線１２０Ｂ）の配線抵抗を削減できる。また、第２メサ部１５Ｂに係る配線（下側ベース配線１２１）に対する第１メサ部１５Ａに係る配線の配線マージンを削減できるため、半導体装置１Ｄを小型化できる。
　以下、前述の各実施形態に適用される変形例が示される。以下に示される変形例、または、以下に示される変形例の任意の組み合わせ形態は、第１～第４実施形態に適宜適用される。
　前述の各実施形態では、ゲート電極１３が平坦な上端面を有する例が示された。しかし、図２７に示されるゲート電極１３が採用されてもよい。図２７は、図８に示す領域に対応し、ゲート電極１３の変形例を示す拡大断面図である。図２７を参照して、ゲート電極１３の上端部は、第１トレンチ１１の底壁に向かう窪み１３ｂを有していてもよい。窪み１３ｂを有するゲート電極１３は、前述の図１１Ｆの工程において第１ベース電極８６の電極面に対する平坦化処理工程（ＣＭＰ法）を省略して第１ベース電極８６の除去工程（エッチング法）を実行することによって形成されることができる。
　前述の第１実施形態では、複数の第２下側配線５６の総平面積が第１下側配線５５の平面積未満である例が示された。しかし、図２８に示される第１層間配線５４が採用されてもよい。図２８は、図９に示す領域に対応し、第１層間配線５４の変形例を示す拡大平面図である。
　図２８を参照して、第１層間配線５４は、この形態では、少なくとも１つ（この形態では複数）の第１下側配線５５、少なくとも１つ（この形態では１つ）の第２下側配線５６、および、少なくとも１つ（この形態では１つ）の第３下側配線５７を含む。第３下側配線５７は、第１実施形態の場合と同様の形態で形成されている。
　複数の第１下側配線５５は、複数の第１下側開口５１を被覆するように間隔を空けて第１層間絶縁膜５０の上に膜状にそれぞれ配置されている。複数の第１下側配線５５は、この形態では、一対一の対応関係で複数の第１下側開口５１をそれぞれ被覆している。
　複数の第１下側配線５５は、第１層間絶縁膜５０の上から対応する第１下側開口５１に入り込み、当該対応する第１下側開口５１内において対応する第１電極２５にそれぞれ電気的に接続されている。これにより、複数の第１下側配線５５が、複数の第１メサ部１５Ａ（第１不純物領域２９）に電気的に接続されている。第１下側配線５５は、平面視において四角形状や多角形状に形成されていてもよい。
　第２下側配線５６は、この形態では、平面視において全ての第１トレンチ構造１０および全ての第２トレンチ構造３０に重なっている。第２下側配線５６は、平面視において少なくとも全ての第１トレンチ構造１０の内方部および少なくとも全ての第２トレンチ構造３０の内方部を被覆していることが好ましい。
　第２下側配線５６は、この形態では、平面視において全ての第１トレンチ構造１０の両端部を露出させるように全ての第１トレンチ構造１０の内方部を被覆している。また、第２下側配線５６は、平面視において全ての第２トレンチ構造３０の両端部および内方部を被覆している。第２下側配線５６は、全ての第２下側開口５２を被覆し、全ての第１下側開口５１を露出させている。
　第２下側配線５６は、第１層間絶縁膜５０の上から全ての第２下側開口５２に入り込み、全ての第２下側開口５２内において全ての第２電極３３に電気的に接続されている。これにより、単一の第２下側配線５６が、複数の第２メサ部１５Ｂ（第２不純物領域３６）に電気的に接続されている。第２下側配線５６は、平面視において四角形状や多角形状に形成されていてもよい。
　第２下側配線５６は、この形態では、複数の第１下側配線５５をそれぞれ露出させる複数の除去部５６ａを有している。複数の除去部５６ａは、平面視において主面絶縁膜２４の上に位置する壁面をそれぞれ有し、主面絶縁膜２４の上で複数の第１下側配線５５をそれぞれ取り囲んでいる。
　つまり、複数の除去部５６ａは、この形態では、第１下側配線５５を露出させる開口としてそれぞれ形成されている。複数の除去部５６ａは、この形態では、平面視において対応する第１下側配線５５の平面形状の一部または全部に相似な平面形状をそれぞれ有している。第２下側配線５６の平面積は、単一の第１下側配線５５の総平面積を超えていることが好ましい。
　この構造によれば、第１下側配線５５の配線抵抗が増加するが、第２下側配線５６の配線抵抗を削減できる。第１下側配線５５のレイアウトおよび第２下側配線５６のレイアウトを調節することにより、第１下側配線５５の配線抵抗および第２下側配線５６の配線抵抗を調節できる。これにより、半導体装置１Ａの電気的特性を調節できる。
　前述の各実施形態では、第２層間配線６４が外部端子の一部を兼ねている例が示された。しかし、図２９に示される構造が採用されてもよい。図２９は、第１実施形態に係る半導体装置１Ａにおいて端子電極１３０が採用された場合の構造例を示す模式的な断面図である。図２９に示される端子電極１３０は、第２～第４実施形態に係る半導体装置１Ｂ～１Ｄも適用されることができる。
　半導体装置１Ａに係る最上絶縁膜７０は、この例では、少なくとも１つ（この形態では複数）の第１パッド開口７１、少なくとも１つ（この形態では複数）の第２パッド開口７２、および、少なくとも１つ（この形態では１つ）の第３パッド開口７３を含む。第１～第３パッド開口７１～７３のレイアウトは、第２層間配線６４のレイアウト、半導体装置１Ａの仕様、半導体装置１Ａの接続対象の仕様等に応じて適宜調節される。
　複数の第１パッド開口７１は、この形態では、各第１上側配線６５を複数個所から露出させるように形成されている。複数の第２パッド開口７２は、この形態では、各第２上側配線６６を複数個所から露出させるように形成されている。第３パッド開口７３は、第１実施形態の場合と同様、第３上側配線６７のパッド部５７ａを露出させている。
　半導体装置１Ａは、最上絶縁膜７０から突出するように第２層間配線６４に電気的および機械的に接続された複数の端子電極１３０を含む。複数の端子電極１３０は、第１上側配線６５用の少なくとも１つ（この形態では複数）の端子電極１３０、第２上側配線６６用の少なくとも１つ（この形態では複数）の端子電極１３０、および、第３上側配線６７用の少なくとも１つ（この形態では１つ）の端子電極１３０を含む。
　複数の端子電極１３０は、第１～第３パッド開口７１～７３内にそれぞれ配置されている。複数の端子電極１３０は、この形態では、下地電極１３１および端子本体１３２をそれぞれ含む。下地電極１３１は、対応する第１～第３パッド開口７１～７３内において第２層間配線６４の上に形成されている。下地電極１３１は、第２層間配線６４の上から最上絶縁膜７０の上に引き出されたオーバラップ部を有している。下地電極１３１は、チタン膜、窒化チタン膜、銅膜、金膜、ニッケル膜およびアルミニウム膜のうちの少なくとも１種を含んでいてもよい。
　端子本体１３２は、下地電極１３１の上に形成され、下地電極１３１を介して第２層間配線６４に電気的に接続されている。端子本体１３２は、下地電極１３１のオーバラップ部を被覆している。端子本体１３２は、下地電極１３１から半球状に突出している。端子本体１３２は、低融点金属（たとえば半田）からなることが好ましい。この場合、端子本体１３２は、いわゆる半田ボールとして形成される。
　以上、上記構造例によれば、ウエハ８０から切り出されたチップ２のサイズをパッケージのサイズとして有するウエハレベル・チップサイズパッケージからなる半導体装置１Ａを提供できる。この例では、複数の端子電極１３０が第２層間配線６４に機械的および電気的に接続された例が示された。しかし、半導体装置１Ａは、第２層間配線６４に電気的に接続されるように最上絶縁膜７０の上に引き回された複数の再配線を含んでいてもよい。この場合、複数の端子電極１３０は、複数の再配線の上にそれぞれ配置されていてもよい。
　前述の各実施形態では、第１トレンチ構造１０よりも深い第２トレンチ構造３０が形成された例が示された。しかし、図３０に示される構造が採用されてもよい。図３０は、図５に示す領域に対応し、第２トレンチ構造３０の変形例を示す拡大断面図である。以下、第１実施形態に係る半導体装置１Ａに変形例に係る第２トレンチ構造３０が採用された例が示される。
　図３０を参照して、第２トレンチ構造３０は、この例では、第１トレンチ構造１０とほぼ等しい深さで形成されている。つまり、第２トレンチ構造３０の底壁は、第３半導体領域８から間隔を空けて第２半導体領域７内に形成されている。第２電極３３は、この例では、第２トレンチ３２内において第１半導体領域６および第２半導体領域７に電気的および機械的に接続されている。第２電極３３は、第３半導体領域８に機械的には接続されていない。第２電極３３は、この形態では金属を含むが、非金属導体（たとえば導電性ポリシリコン）によって形成されていてもよい。
　半導体装置１Ａは、この例では、第２メサ部１５Ｂにおいて第２トレンチ構造３０に電気的に接続された複数の接続電極１４０を含む。複数の接続電極１４０は、主面絶縁膜２４を貫通して複数の第２トレンチ構造３０にそれぞれ接続されている。複数の接続電極１４０は、具体的には、主面絶縁膜２４に形成された複数の第２接続開口３１内にそれぞれ配置されている。複数の接続電極１４０は、複数の第２トレンチ構造３０に沿ってそれぞれ形成されている。複数の接続電極１４０は、平面視において第１トレンチ構造１０が延びる方向（つまり第２方向Ｙ）に延びる帯状にそれぞれ形成されていてもよい。
　複数の接続電極１４０は、金属からそれぞれなる。複数の第１電極２５は、この形態では、バリア膜１４１および電極本体１４２を含む積層構造をそれぞれ有している。バリア膜１４１および電極本体１４２は、第１電極２５に係る第１バリア膜２７および第１電極本体２８と同様の形態で形成されている。
　半導体装置１Ａは、この例では、第２半導体領域７において第１トレンチ構造１０の底壁に沿う領域および第２トレンチ構造３０の底壁に沿う領域にそれぞれ形成された複数の底壁不純物領域４１を含む。第２トレンチ構造３０側の底壁不純物領域４１は、第２電極３３に電気的に接続されている点を除き、第１トレンチ構造１０側の底壁不純物領域４１とほぼ同様の形態で形成されている。
　以上、変形例に係る第２トレンチ構造３０が採用される場合であっても、第１実施形態に係る半導体装置１Ａ等に対して述べられた効果と同様の効果が奏される。変形例に係る第２トレンチ構造３０は、図１１Ａ～図１１Ｑの製造工程を変更するだけで形成できる。たとえば、変形例に係る第２トレンチ構造３０や接続電極１４０は、第１トレンチ構造１０の形成工程や第１電極２５の形成工程を利用して形成できる。
　前述の各実施形態では、第２主面４を被覆するベース電極７５が形成された例が示された。しかし、図３１に示される構造が採用されてもよい。図３１は、図５に示す領域に対応し、第１実施形態に係る半導体装置においてベース電極が取り除かれた場合の構造例を示す拡大断面図である。
　図３１を参照して、半導体装置１Ａは、外部に露出した第２主面４（第３半導体領域８）を有していてもよい。つまり、半導体装置１Ａは、第２主面４を被覆するベース電極７５を有さなくてもよい。この場合、第２トレンチ構造３０（第２トレンチ３２）は、第１トレンチ構造１０（第１トレンチ１１）よりも深く形成されていてもよい。むろん、第２トレンチ構造３０（第２トレンチ３２）は、第１トレンチ構造１０（第１トレンチ１１）とほぼ等しい深さで形成されていてもよい。このような、半導体装置１Ａは、前述の図１１Ｑの工程においてベース電極７５の形成工程を省略することによって製造される。
　前述の各実施形態では、第３半導体領域８の導電型が「ｐ型」からなる例が示された。しかし、図３２に示される構造が採用されてもよい。図３２は、図５に示す領域に対応し、第３半導体領域８の変形例を示す拡大断面図である。以下、第１実施形態に係る半導体装置１Ａに変形例に係る第３半導体領域８が採用された例が示される。
　図３２を参照して、第３半導体領域８は、「ｐ型」に代えて「ｎ型」の導電型を有していてもよい。第３半導体領域８は、第１半導体領域６よりも高いｎ型不純物濃度を有していてもよい。この場合、第３半導体領域８は、１×１０１８ｃｍ－３以上１×１０２１ｃｍ－３以下のｎ型不純物濃度を有していてもよい。むろん、第３半導体領域８は、第１半導体領域６よりも低いｎ型不純物濃度を有していてもよい。この場合、第３半導体領域８は、１×１０１４ｃｍ－３以上１×１０１８ｃｍ－３以下のｎ型不純物濃度を有していてもよい。
　第３半導体領域８の導電型が「ｎ型」からなる場合、複数の第２トレンチ構造３０は、第２半導体領域７の底部（第３半導体領域８）から第１主面３側に間隔を空けて形成されていることが好ましい。つまり、第２電極３３は、第２トレンチ３２内において第１半導体領域６および第２半導体領域７に機械的かつ電気的に接続され、第３半導体領域８に機械的に接続されていないことが好ましい。
　この場合、第３半導体領域８は、電気的にフローティング状態に形成されていてもよい。第２トレンチ構造３０（第２トレンチ３２）は、第１トレンチ構造１０（第１トレンチ１１）よりも深く形成されていてもよい。むろん、第２トレンチ構造３０（第２トレンチ３２）は、第１トレンチ構造１０（第１トレンチ１１）とほぼ等しい深さで形成されていてもよい。
　さらに、第３半導体領域８の導電型が「ｎ型」からなる場合、半導体装置１Ａは、外部に露出した第２主面４（第３半導体領域８）を有していてもよい。つまり、半導体装置１Ａは、第２主面４を被覆するベース電極７５を有さなくてもよい。むろん、第３半導体領域８の導電型が「ｎ型」からなる場合であっても、半導体装置１Ａは、ベース電極７５を有していてもよい。
　このような構造を有する半導体装置１Ａの製造方法では、図１１Ａの工程において、第２ウエハ主面８２側にｎ型の第３半導体領域８を有し、第１ウエハ主面８１側に第２半導体領域７を有するウエハ８０が用意される。また、図１１Ｉの工程では、ウエハ８０に対するエッチング条件が調整され、第１半導体領域６を貫通し、第３半導体領域８から間隔を空けて第２半導体領域７を露出させる複数の第２トレンチ３２が形成される。また、図１１Ｑの工程では、必要に応じて、ベース電極７５の形成工程が省略される。
　前述の各実施形態はさらに他の形態で実施できる。たとえば、前述の各実施形態では、「第１導電型」が「ｎ型」であり、「第２導電型」が「ｐ型」である例が説明された。しかし、「第１導電型」が「ｐ型」であり、「第２導電型」が「ｎ型」である構造が採用されてもよい。この場合の具体的な構成は、前述の説明および添付図面において「ｎ型領域」を「ｐ型領域」に置き換えると同時に、「ｎ型領域」を「ｐ型領域」に置き換えることによって得られる。
　前述の各実施形態においてチップ２がＳｉＣ単結晶を含む場合、チップ２は六方晶からなるＳｉＣ単結晶を含むことが好ましい。六方晶からなるＳｉＣ単結晶は、原子配列の周期に応じて、２Ｈ（Hexagonal）－ＳｉＣ単結晶、４Ｈ－ＳｉＣ単結晶および６Ｈ－ＳｉＣ単結晶を含む複数種のポリタイプを有している。チップ２は、複数種のポリタイプのうち、４Ｈ－ＳｉＣ単結晶からなることが好ましい。
　この場合、第１主面３がＳｉＣ単結晶のシリコン面（（０００１）面）によって形成され、第２主面４がＳｉＣ単結晶のカーボン面（（０００－１）面）によって形成されていることが好ましい。むろん、第１主面３がカーボン面によって形成され、第２主面４がシリコン面によって形成されていてもよい。ＳｉＣ単結晶の（０００１）面および（０００－１）面は、ｃ面と称される。
　第１主面３は、ＳｉＣ単結晶のｃ面に対して所定のオフ方向に所定の角度で傾斜したオフ角を有していてもよい。オフ方向は、ＳｉＣ単結晶のａ軸方向（［１１－２０］方向）であってもよい。オフ角は、０°以上５．０°以下であってもよい。この場合、第１方向ＸはＳｉＣ単結晶のｍ軸方向であり、第２方向ＹはＳｉＣ単結晶のａ軸方向であってもよい。むろん、第１方向ＸはＳｉＣ単結晶のａ軸方向であり、第２方向ＹはＳｉＣ単結晶のｍ軸方向であってもよい。
　以下、この明細書および添付図面から抽出される特徴例が示される。以下、新規な構造を有する半導体装置を提供する。以下、括弧内の英数字は前述の実施形態における対応構成要素等を表すが、各項目の範囲を実施形態に限定する趣旨ではない。
　［Ａ１］一方側の第１主面（３）および他方側の第２主面（４）を有するチップ（２）と、前記チップ（２）内で前記第１主面（３）側の領域に形成された第１導電型（ｎ型）の第１半導体領域（６）と、前記チップ（２）内で前記第１半導体領域（６）よりも前記第２主面（４）側の領域に形成された第２導電型（ｐ型）の第２半導体領域（７）と、断面視において前記第１半導体領域（６）を一方側の第１領域（１５Ａ）および他方側の第２領域（１５Ｂ）に区画するように前記第１半導体領域（６）を貫通して前記第１主面（３）に形成された第１溝（１１）、前記第１溝（１１）の内壁を被覆する制御絶縁膜（１２）、および、前記第２半導体領域（７）におけるチャネル（４２）を制御するように前記制御絶縁膜（１２）を挟んで前記第１溝（１１）に埋設された制御電極（１３）を含む第１溝構造（１０）と、前記第１領域（１５Ａ）において前記第１半導体領域（６）に電気的に接続された第１電極（２５）と、前記第２領域（１５Ｂ）において前記第１半導体領域（６）を貫通して前記第１主面（３）に形成された第２溝（３２）、および、前記第１電極（２５）との間で前記チャネル（４２）を介する電流経路を形成するように前記第２溝（３２）に埋設された第２電極（３３）を含む第２溝構造（３０）と、を含む、半導体装置（１Ａ～１Ｄ）。
　［Ａ２］前記第２電極（３３）は、前記第２溝（３２）内において前記第１半導体領域（６）および前記第２半導体領域（７）の双方に電気的に接続されている、Ａ１に記載の半導体装置（１Ａ～１Ｄ）。
　［Ａ３］前記第２溝（３２）は、前記第１溝（１１）よりも深い、Ａ１またはＡ２に記載の半導体装置（１Ａ～１Ｄ）。
　［Ａ４］前記第１電極（２５）に電気的に接続されるように前記第１半導体領域（６）よりも高い濃度で前記第１領域（１５Ａ）に形成された第１導電型（ｎ型）の第１不純物領域（２９）と、前記第２電極（３３）に電気的に接続されるように前記第１半導体領域（６）よりも高い濃度で前記第２領域（１５Ｂ）に形成された第１導電型（ｎ型）の第２不純物領域（３６）と、をさらに含む、Ａ１～Ａ３のいずれか一つに記載の半導体装置（１Ａ～１Ｄ）。
　［Ａ５］前記第２不純物領域（３６）は、前記第１不純物領域（２９）よりも深く形成されている、Ａ４に記載の半導体装置（１Ａ～１Ｄ）。
　［Ａ６］前記第１不純物領域（２９）は、断面視において前記第１主面（３）に沿う横方向に延び、前記第２不純物領域（３６）は、断面視において前記第２溝構造（３０）に沿う縦方向に延びている、Ａ４またはＡ５に記載の半導体装置（１Ａ～１Ｄ）。
　［Ａ７］前記第２不純物領域（３６）は、前記第２電極（３３）に接続されている、Ａ４～Ａ６のいずれか一つに記載の半導体装置（１Ａ～１Ｄ）。
　［Ａ８］前記制御電極（１３）は、前記第１主面（３）から前記第１溝（１１）の底壁側に間隔を空けて前記第１溝（１１）に埋設されている、Ａ１～Ａ７のいずれか一つに記載の半導体装置（１Ａ～１Ｄ）。
　［Ａ９］前記制御電極（１３）は、前記第１溝（１１）の中間部から前記第１溝（１１）の底壁側に間隔を空けて前記第１溝（１１）に埋設されている、Ａ８に記載の半導体装置（１Ａ～１Ｄ）。
　［Ａ１０］前記第１溝構造（１０）は、前記制御電極（１３）を被覆するように前記第１溝（１１）に埋設された絶縁体（１４）を含む、Ａ８またはＡ９に記載の半導体装置（１Ａ～１Ｄ）。
　［Ａ１１］前記第１溝（１１）の深さ方向に関して、前記絶縁体（１４）の厚さは前記制御電極（１３）の厚さを超えている、Ａ１０に記載の半導体装置（１Ａ～１Ｄ）。
　［Ａ１２］前記第１主面（３）および前記第１溝構造（１０）を被覆する主面絶縁膜（２４）をさらに含み、前記第１電極（２５）は、前記主面絶縁膜（２４）を貫通し、前記第２溝構造（３０）は、前記主面絶縁膜（２４）を貫通する前記第２溝（３２）を有している、Ａ１～Ａ１１のいずれか一つに記載の半導体装置（１Ａ～１Ｄ）。
　［Ａ１３］前記第２電極（３３）は、前記第２溝（３２）内において、前記第１主面（３）に対して前記チップ（２）側に位置する部分、および、前記第１主面（３）に対して前記主面絶縁膜（２４）側に位置する部分を有している、Ａ１２に記載の半導体装置（１Ａ～１Ｄ）。
　［Ａ１４］前記主面絶縁膜（２４）は、前記制御絶縁膜（１２）よりも厚い、Ａ１２またはＡ１３に記載の半導体装置（１Ａ～１Ｄ）。
　［Ａ１５］前記第２半導体領域（７）内で前記第１溝構造（１０）の底壁に沿って形成された第２導電型（ｐ型）の底壁不純物領域（４１）をさらに含む、Ａ１～Ａ１４のいずれか一つに記載の半導体装置（１Ａ～１Ｄ）。
　［Ａ１６］前記チップ（２）内で前記第２半導体領域（７）よりも前記第２主面（４）側の領域に形成され、前記第２半導体領域（７）よりも高い不純物濃度を有する第２導電型の第３半導体領域（８）をさらに含む、Ａ１～Ａ１５のいずれか一つに記載の半導体装置（１Ａ～１Ｄ）。
　［Ａ１７］前記第１溝構造（１０）の底壁は、前記第２半導体領域（７）内に位置し、前記第２溝構造（３０）の底壁は、前記第３半導体領域（８）内に位置している、Ａ１６に記載の半導体装置（１Ａ～１Ｄ）。
　［Ａ１８］前記制御電極（１３）は、非金属導体を含み、前記第２電極（３３）は、金属を含む、Ａ１～Ａ１７のいずれか一つに記載の半導体装置（１Ａ～１Ｄ）。
　［Ａ１９］複数の前記第１溝構造（１０）が形成され、複数の前記第１溝構造（１０）の間の領域に前記第２溝構造（３０）が形成されている、Ａ１～Ａ１８のいずれか一つに記載の半導体装置（１Ａ～１Ｄ）。
　［Ａ２０］前記チップ（２）は、Ｓｉ単結晶またはＳｉＣ単結晶を含む、Ａ１～Ａ１９のいずれか一つに記載の半導体装置（１Ａ～１Ｄ）。
　実施形態について詳細に説明してきたが、これらは技術的内容を明らかにするために用いられた具体例に過ぎず、これらの具体例に限定して解釈されるべきではなく、本発明の範囲は添付の請求の範囲によってのみ限定される。
１Ａ　　半導体装置
１Ｂ　　半導体装置
１Ｃ　　半導体装置
１Ｄ　　半導体装置
２　　　チップ
３　　　第１主面
４　　　第２主面
６　　　第１半導体領域
７　　　第２半導体領域
８　　　第３半導体領域
１０　　第１トレンチ構造（第１溝構造）
１１　　第１トレンチ（第１溝）
１２　　ゲート絶縁膜（制御絶縁膜）
１３　　ゲート電極（制御電極）
１４　　埋設絶縁体（絶縁体）
１５Ａ　第１メサ部（第１領域）
１５Ｂ　第２メサ部（第２領域）
２４　　主面絶縁膜
２５　　第１電極
２９　　第１不純物領域
３０　　第２トレンチ構造（第２溝構造）
３２　　第２トレンチ（第２溝）
３３　　第２電極
３６　　第２不純物領域
４１　　底壁不純物領域
４２　　チャネル

Claims (20)

  1. 　一方側の第１主面および他方側の第２主面を有するチップと、
    　前記チップ内で前記第１主面側の領域に形成された第１導電型の第１半導体領域と、
    　前記チップ内で前記第１半導体領域よりも前記第２主面側の領域に形成された第２導電型の第２半導体領域と、
    　断面視において前記第１半導体領域を一方側の第１領域および他方側の第２領域に区画するように前記第１半導体領域を貫通して前記第１主面に形成された第１溝、前記第１溝の内壁を被覆する制御絶縁膜、および、前記第２半導体領域におけるチャネルを制御するように前記制御絶縁膜を挟んで前記第１溝に埋設された制御電極を含む第１溝構造と、
    　前記第１領域において前記第１半導体領域に電気的に接続された第１電極と、
    　前記第２領域において前記第１半導体領域を貫通して前記第１主面に形成された第２溝、および、前記第１電極との間で前記チャネルを介する電流経路を形成するように前記第２溝に埋設された第２電極を含む第２溝構造と、を含む、半導体装置。
  2. 　前記第２電極は、前記第２溝内において前記第１半導体領域および前記第２半導体領域の双方に電気的に接続されている、請求項１に記載の半導体装置。
  3. 　前記第２溝は、前記第１溝よりも深い、請求項１または２に記載の半導体装置。
  4. 　前記第１電極に電気的に接続されるように前記第１半導体領域よりも高い濃度で前記第１領域に形成された第１導電型の第１不純物領域と、
    　前記第２電極に電気的に接続されるように前記第１半導体領域よりも高い濃度で前記第２領域に形成された第１導電型の第２不純物領域と、をさらに含む、請求項１～３のいずれか一項に記載の半導体装置。
  5. 　前記第２不純物領域は、前記第１不純物領域よりも深く形成されている、請求項４に記載の半導体装置。
  6. 　前記第１不純物領域は、断面視において前記第１主面に沿う横方向に延び、
    　前記第２不純物領域は、断面視において前記第２溝構造に沿う縦方向に延びている、請求項４または５に記載の半導体装置。
  7. 　前記第２不純物領域は、前記第２電極に接続されている、請求項４～６のいずれか一項に記載の半導体装置。
  8. 　前記制御電極は、前記第１主面から前記第１溝の底壁側に間隔を空けて前記第１溝に埋設されている、請求項１～７のいずれか一項に記載の半導体装置。
  9. 　前記制御電極は、前記第１溝の中間部から前記第１溝の底壁側に間隔を空けて前記第１溝に埋設されている、請求項８に記載の半導体装置。
  10. 　前記第１溝構造は、前記制御電極を被覆するように前記第１溝に埋設された絶縁体を含む、請求項８または９に記載の半導体装置。
  11. 　前記第１溝の深さ方向に関して、前記絶縁体の厚さは前記制御電極の厚さを超えている、請求項１０に記載の半導体装置。
  12. 　前記第１主面および前記第１溝構造を被覆する主面絶縁膜をさらに含み、
    　前記第１電極は、前記主面絶縁膜を貫通し、
    　前記第２溝構造は、前記主面絶縁膜を貫通する前記第２溝を有している、請求項１～１１のいずれか一項に記載の半導体装置。
  13. 　前記第２電極は、前記第２溝内において、前記第１主面に対して前記チップ側に位置する部分、および、前記第１主面に対して前記主面絶縁膜側に位置する部分を有している、請求項１２に記載の半導体装置。
  14. 　前記主面絶縁膜は、前記制御絶縁膜よりも厚い、請求項１２または１３に記載の半導体装置。
  15. 　前記第２半導体領域内で前記第１溝構造の底壁に沿って形成された第２導電型の底壁不純物領域をさらに含む、請求項１～１４のいずれか一項に記載の半導体装置。
  16. 　前記チップ内で前記第２半導体領域よりも前記第２主面側の領域に形成され、前記第２半導体領域よりも高い不純物濃度を有する第２導電型の第３半導体領域をさらに含む、請求項１～１５のいずれか一項に記載の半導体装置。
  17. 　前記第１溝構造の底壁は、前記第２半導体領域内に位置し、
    　前記第２溝構造の底壁は、前記第３半導体領域内に位置している、請求項１６に記載の半導体装置。
  18. 　前記制御電極は、非金属導体を含み、
    　前記第２電極は、金属を含む、請求項１～１７のいずれか一項に記載の半導体装置。
  19. 　複数の前記第１溝構造が形成され、
    　複数の前記第１溝構造の間の領域に前記第２溝構造が形成されている、請求項１～１８のいずれか一項に記載の半導体装置。
  20. 　前記チップは、Ｓｉ単結晶またはＳｉＣ単結晶を含む、請求項１～１９のいずれか一項に記載の半導体装置。
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