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WO2021112247A1 - 不揮発性記憶装置、不揮発性記憶素子及びその製造方法 - Google Patents

不揮発性記憶装置、不揮発性記憶素子及びその製造方法 Download PDF

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WO2021112247A1
WO2021112247A1 PCT/JP2020/045325 JP2020045325W WO2021112247A1 WO 2021112247 A1 WO2021112247 A1 WO 2021112247A1 JP 2020045325 W JP2020045325 W JP 2020045325W WO 2021112247 A1 WO2021112247 A1 WO 2021112247A1
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WO
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layer
ferroelectric
conductive layer
film
volatile storage
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English (en)
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邦之 角嶋
舟窪　浩
大見　俊一郎
レイエス ジョエル モリナ
一郎 藤原
敦 堀
荘雄 清水
美子 中村
和仙 三村
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Tokyo Institute of Technology NUC
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Tokyo Institute of Technology NUC
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    • H10D1/682—Capacitors having no potential barriers having dielectrics comprising perovskite structures
    • H10D1/684—Capacitors having no potential barriers having dielectrics comprising perovskite structures the dielectrics comprising multiple layers, e.g. comprising buffer layers, seed layers or gradient layers

Definitions

  • the present invention relates to a non-volatile storage device, particularly a non-volatile ferroelectric storage device, a non-volatile ferroelectric storage element, and a method for manufacturing the same.
  • FeRAM Feroelectric Random Access Memory
  • hafnium oxide (HfO 2 ) is used as a ferroelectric material that does not contain lead or the like like PZT materials, is capable of miniaturization scaling of 90 nm or less, and is capable of low voltage operation and low power consumption.
  • Membrane was reported. (Non-Patent Document 1). Since 2011, research and development of ferroelectric memory using this ferroelectric hafnium oxide film has been active.
  • fluorite-type rectangular (orthogonal) metal oxides that are the same as the strong dielectric of hafnium oxide, especially for metal oxides containing hafnium, zirconium or two of these, and these hafnium-based metal oxides.
  • a strong dielectric or a strong dielectric thin film of a metal oxide containing at least one metal element selected from aluminum, silicon, strontium, barium and rare earth elements can be made to have a strong dielectric property with a thin film thickness similar to hafnium oxide. It has been reported to show.
  • STTMRAM has been researched and developed as a non-volatile working memory to replace the volatile memory to reduce the power consumption of the volatile working memory, but there is a problem that the writing power of information is relatively large. It has become apparent. Further, particularly in the non-volatile working memory application, improvement and improvement of reliability, particularly the number of data rewrites (Endurance), have become a major issue.
  • the hafnium oxide-based non-volatile ferroelectric memory exhibits ferroelectricity even when it is thinned, so that it is scalable and is expected as a non-volatile ferroelectric memory that can be mixedly mounted on a back end such as CMOS.
  • CMOS complementary metal-oxide-semiconductor
  • a highly reliable hafnium oxide-based ferroelectric memory an Hf 0.5 Zr 0.5 O 2 ferroelectric film in which Al nanoclusters are embedded using a sub-single layer doping technique has been reported (Non-Patent Documents). 2).
  • the rewriting characteristics of the ferroelectric film in non-patent document 1 is 10 4 to 10 5 times of the order, DRAM of are existing volatile memories, are still insufficient in comparison with the SRAM or the like.
  • the present invention is a voltage-driven, non-volatile ferroelectric memory having low power consumption, and is non-volatile having reliability that can replace existing volatile memories SRAM, DRAM, etc., particularly data rewriting characteristics (Endurance).
  • An object of the present invention is to provide a body memory, a non-volatile ferroelectric memory capable of high-speed operation and low cost, and a method for manufacturing the same.
  • the present invention is an important issue in a voltage-driven, non-volatile ferroelectric memory, particularly a hafnium oxide-based ferroelectric memory capable of exhibiting ferroelectricity even when it is made thin in a scalable manner.
  • a structure and a manufacturing method of a non-volatile storage element and a non-volatile storage device for improving the number of data rewrites are provided.
  • (Aspect 1) First conductive layer, In a non-volatile memory element having at least a second conductive layer and a ferroelectric layer composed of a metal oxide between the first conductive layer and the second conductive layer. Between the strong dielectric layer and the first conductive layer and / or the second conductive layer, a buffer layer which is a metal oxide containing a metal having oxygen ion conductivity and a plurality of valences is formed. A non-volatile storage element characterized by being present. (Aspect 2) An interface layer composed of a single-layer film or a multilayer film is provided between the first conductive layer and the ferroelectric layer, and the interface layer as a whole has a higher dielectric constant than silicon oxide.
  • Non-volatile storage element (Aspect 3) The non-volatile memory element according to aspect 1 or 2, wherein the chemical potential of oxygen in the buffer layer is larger than the chemical potential of oxygen in the ferroelectric layer. (Aspect 4) The non-volatile memory element according to any one of aspects 1 to 3, wherein the oxygen vacancies defect density of the buffer layer is smaller than the oxygen vacancies defect density of the ferroelectric layer.
  • (Aspect 5) The non-volatile memory according to any one of aspects 1 to 4, wherein the buffer layer is composed of cerium oxide, zirconium oxide, titanium oxide, yttria-stabilized zirconia or rare earth element oxide. element.
  • (Aspect 6) The non-volatile memory element according to aspect 5, wherein the buffer layer is composed of a cerium oxide.
  • (Aspect 7) The non-volatile memory element according to any one of aspects 1 to 6, wherein the buffer layer has a film thickness of 0.1 nm or more, preferably 10 nm or less.
  • the interface layer is composed of an oxide, a metal oxide or a silicate, particularly an yttrium oxide or an yttrium silicate, having a dielectric constant greater than the dielectric constant of the silicon nitride.
  • the metal of the metal oxide constituting the strong dielectric layer contains hafnium (Hf), zirconium (Zr) or two kinds of metals thereof, or hafnium (Hf), zirconium (Zr) or these.
  • the non-volatile storage element according to any one of aspects 1 to 9, wherein the non-volatile storage element contains at least one metal element selected from the group consisting of (, Ho, Er, Tm.Yb, Lu).
  • Aspect 1 to the first conductive layer is characterized in that it is a metal silicide or metal die silicide having a fluorite structure, metal nitride, Si or Ge containing impurities, or SOI (Silicon on Insulator).
  • the non-volatile storage element according to any one of 10.
  • Aspect 12 Any one of aspects 1 to 11, wherein the second conductive layer has a two-layer structure of a barrier metal and a metal nitride, particularly W and TiN, which are connected to the buffer layer and suppress oxygen movement.
  • the non-volatile storage element according to.
  • a non-volatile memory element having at least a first conductive layer, a second conductive layer, and a ferroelectric layer composed of a metal oxide between the first conductive layer and the second conductive layer. Are arranged in two or three dimensions, and ii) A non-volatile storage device including at least a control circuit. Between the strong dielectric layer and the first conductive layer and / or the second conductive layer, a buffer layer which is a metal oxide containing a metal having oxygen ion conductivity and a plurality of valences is formed.
  • a non-volatile storage device characterized by being present.
  • An interface layer composed of a single-layer film or a multilayer film is provided between the first conductive layer and the ferroelectric layer of the non-volatile memory element, and the overall interface layer has a higher dielectric constant than silicon oxide.
  • the buffer layer is present between the first conductive layer and the ferroelectric layer, the interface layer is present between the first conductive layer and the buffer layer.
  • Aspect 16 The non-volatile storage device according to aspect 15, wherein the buffer layer is composed of a cerium oxide film.
  • Aspect 17 The non-volatile storage device according to any one of aspects 14 to 16, wherein the interface layer has a function of suppressing oxygen transfer from the ferroelectric layer to the first conductive layer side (aspect 18).
  • the metal of the metal oxide constituting the strong dielectric layer contains hafnium (Hf), zirconium (Zr) or two kinds of metals thereof, or hafnium (Hf), zirconium (Zr) or these.
  • the non-volatile storage device according to any one of aspects 13 to 18, characterized in that it contains at least one metal element selected from the group consisting of (Ho, Er, Tm.Yb, Lu).
  • Aspect 20 Aspects 13 to characterized in that the first conductive layer is Si or Ge containing metal silicide or metal die silicide having a fluorite structure, metal nitride, or impurities, or SOI (Silicon on Insulator). 19.
  • the non-volatile storage device according to any one of 19.
  • the array is composed of a ferroelectric memory cell containing at least the non-volatile storage element, and the ferroelectric memory cell is a 1-transistor type, 1-transistor, 1-capacitor type, 2-transistor, 2-capacitor type, 2-transistor, 1-capacitor type.
  • the non-volatile storage device includes any one of a 1-transistor 2-capacitor type and a ferroelectric tunnel junction (FTJ) type structure.
  • FJ ferroelectric tunnel junction
  • the non-volatile storage device according to any one of aspects 13 to 21, wherein the array is composed of a NOR type array, a two-dimensional NAND type array, a three-dimensional NAND type structure, or a crosspoint type array. ..
  • Aspect 23 Any of aspects 13 to 22, wherein the non-volatile memory element is arranged as a ferroelectric element alone or as an array in a back-end wiring region located above the logic circuit, and is connected to a part of the logic circuit.
  • the non-volatile storage device according to one item.
  • (Aspect 24) The non-volatile storage device according to aspect 23, wherein a selection element is arranged between the connection wiring between the non-volatile memory element and the logic circuit in the connection between the non-volatile memory element and the logic circuit.
  • (Aspect 25) First conductive layer, A method for manufacturing a non-volatile memory element having at least a second conductive layer and a ferroelectric layer composed of a metal oxide between the first conductive layer and the second conductive layer. Between the ferroelectric layer and the first conductive layer and / or the second conductive layer, a buffer layer which is a metal oxide containing a metal having oxygen ion conductivity and a plurality of valences is provided.
  • a method for manufacturing a non-volatile storage element which comprises exhibiting ferroelectricity before forming a layer.
  • the interface layer, the ferroelectric layer and the buffer layer may be placed on the first conductive layer, and the buffer layer may be above and / or below the ferroelectric layer, but is continuous in the same chamber.
  • 25. The method for manufacturing a non-volatile memory element according to aspect 25 or 26, which is characterized in that (Aspect 28)
  • the ferroelectric layer is produced by using the first conductive layer as a lower electrode and using an atomic layer deposition method (ALD method), a CVD method, a sputtering method or a self-assembling method on the upper portion thereof.
  • ALD method atomic layer deposition method
  • CVD method chemical vapor deposition method
  • sputtering method a self-assembling method
  • the first conductive layer and The second conductive layer and A method of operating a non-volatile memory element which comprises a ferroelectric layer composed of a metal oxide between the first conductive layer and the second conductive layer. Between the ferroelectric layer and the first conductive layer and / or the second conductive layer, a buffer layer which is a metal oxide containing a metal having oxygen ion conductivity and a plurality of valences is provided.
  • the ferroelectric layer is composed of polycrystals having a plurality of polarization orientations, and the operating voltage at which the crystal having the orientation with the largest component perpendicular to the film surface reverses the polarization is defined as the operating voltage of the element.
  • a hafnium oxide-based ferroelectric memory composed of a ferroelectric layer formed between a first conductive layer and a second conductive layer on a substrate, the ferroelectric layer and the first conductive layer and / or
  • a non-volatile storage element or storage device having a buffer layer which is a metal oxide containing a metal having a plurality of valences having an oxygen ion supply capacity such as CeO x between the second conductive layer and the second conductive layer is provided.
  • the back-end wiring layer of the advanced CMOS can be formed on the back-end wiring layer of the advanced CMOS by the low-temperature forming ferroelectric thin film manufacturing technology that can reduce the process temperature to 400 ° C. or less, and it is impossible with the ferroelectric memory of the existing PZT or the like. It enables mixed loading on fine CMOS of 90 nm or less.
  • oxygen ions formed in the ferroelectric layer or at the electrode interface due to electric field stress at the time of data rewriting are supplied from the buffer layer to supply oxygen ions in the ferroelectric layer or at the interface. Defects are repaired to improve leak current, ferroelectric film quality, etc., and as a result, the number of data rewrites can be significantly improved, for example, 10 11 times or more, and 10 12 times or more can be realized.
  • a first conductive layer having a fluorite structure similar to the hafnium-based ferroelectric layer, for example, NiSi 2 is adopted to realize a higher quality ferroelectric layer, and the first conductive layer and the ferroelectric are obtained.
  • dielectric constant is relatively high Y silicate silicon oxide film between the layer, Hf silicate, Zr silicate, by inserting the interface layer, such as Y 2 O 3, the polarization inversion electric field to the ferroelectric layer at a low voltage As a result, it has a peculiar effect that the number of rewrites is greatly improved with low power consumption.
  • FIG. 1 (a), (b), and (c) are cross-sectional views schematically showing an example of the non-volatile memory element of the first embodiment.
  • FIG. 2 is a graph showing a polarization-electric field hysteresis curve of the non-volatile memory device of Example 1.
  • FIG. 3 is an X-ray diffraction analysis chart of the Y7% -HfO 2 layer, which is the ferroelectric layer of the non-volatile memory element of Example 1.
  • FIG. 4 is a graph showing the current-voltage characteristics of the non-volatile storage element of Example 1.
  • FIG. 5 shows that the Y7% -HfO 2 layer of Example 1 is a ferroelectric layer.
  • FIG. 6 is a graph showing the annealing temperature dependence of the spontaneous polarization of the non-volatile memory element of Example 1.
  • FIG. 7 shows the low temperature annealing temperature dependence of the rewriting characteristics of the non-volatile memory element of Example 1.
  • Figure 8 is a room temperature data retention characteristics after rewriting 10 4 times of the nonvolatile memory element of Example 1.
  • FIG. 9 is a graph showing the rewriting characteristics of the non-volatile memory element of the first embodiment.
  • 10 (a) and 10 (b) are schematic cross-sectional views of an example of the non-volatile memory element of the first embodiment.
  • FIG. 11 is a graph showing a polarization-electric field hysteresis curve of the non-volatile memory device of Example 1.
  • FIG. 11 (a) shows no buffer layer
  • FIGS. 11 (b-1) to (b-3) show buffer structure A
  • FIGS. 11 (c-1) to (c-3) show buffer structure B. It is a polarization-electric field hysteresis curve of a sexual memory element.
  • FIG. 12 is a graph showing the rewriting characteristics of the non-volatile memory element of the first embodiment.
  • 13 (a), (b) and (c) are diagrams for explaining an operation method based on the orientation angle of the ferroelectric layer of the non-volatile memory element of the first embodiment
  • FIG. 13 (a) is a diagram for explaining the operation method based on the orientation angle of the ferroelectric layer.
  • FIG. 14 (a) and 14 (b) are cross-sectional views schematically showing an example of a non-volatile memory element according to the first embodiment of the second embodiment.
  • FIG. 15 is a graph showing the current-voltage characteristics of the non-volatile storage element of the second embodiment.
  • FIG. 16 shows the dependence of the leakage current of the non-volatile storage element of Example 2 on the thickness of the CeO 2 layer of the buffer layer.
  • FIG. 17 is a graph showing the rewriting characteristics of the non-volatile memory element of the second embodiment.
  • FIG. 18 is a graph showing the data retention characteristics of the non-volatile storage element of the second embodiment.
  • FIG. 19 is a graph showing the rewriting characteristics of the non-volatile memory element of the second embodiment.
  • 20 is a graph showing the rewriting characteristics of the non-volatile memory element of the second embodiment.
  • FIG. 21 is a schematic cross-sectional view of an example of the non-volatile memory element of the second embodiment.
  • 22 (a) and 22 (b) are cross-sectional views schematically showing an example of the 1T type memory cell of the third embodiment.
  • 23 (a) and 23 (b) are schematic views showing the operating principle of the 1T type memory cell of FIG. 22, and
  • FIG. 23 (c) is a graph showing the drain current-gate voltage characteristics of the transistor.
  • FIG. 24 (a) and 24 (b) are a cross-sectional view and a circuit diagram schematically showing an example of the 1T1C type memory cell of the third embodiment.
  • FIG. 25A is a circuit diagram of the 2T2C type memory cell of the third embodiment
  • FIG. 25B is a diagram showing a writing operation and a reading operation of the 2T2C type memory cell.
  • FIG. 26 is a circuit diagram of an example of the NOR type memory cell array of the third embodiment.
  • FIG. 27 is a circuit diagram of a part of the NOR type memory cell array.
  • FIG. 28 is a circuit diagram of the NAND memory cell of the fourth embodiment.
  • FIG. 29 is a conceptual diagram of the NAND memory cell array of the fourth embodiment.
  • FIG. 30 is a structural diagram of a three-dimensional vertical NAND memory cell array.
  • FIG. 31 is a cross-sectional view of a three-dimensional vertical NAND memory cell array.
  • FIG. 32 is an explanatory diagram of the principle of the tunnel junction element (FJT) of the fifth embodiment.
  • FIG. 33 is a diagram illustrating a problem of data rewriting of the tunnel junction element.
  • FIG. 34 is a conceptual diagram of the crosspoint memory of the fifth embodiment.
  • FIG. 35 is a diagram showing a cross-point memory cell array of Example 5.
  • FIG. 36 is a diagram of a neuromorphic application of the crosspoint memory of the fifth embodiment.
  • FIG. 37 is a conceptual diagram of the non-volatile SRAM of the sixth embodiment.
  • FIG. 38 is a circuit diagram of the non-volatile SRAM of the sixth embodiment.
  • FIG. 39 is a circuit diagram of the non-volatile logic of the sixth embodiment.
  • FIG. 40 is a circuit diagram of the non-volatile SRAM (6T4C type) of Example 6.
  • FIG. 41 is a circuit diagram of the non-volatile SRAM (6T2C type) of Example 6.
  • FIG. 42 is a conceptual diagram of the non-volatile microcontroller of the sixth embodiment.
  • FIG. 43 is a conceptual diagram of the stacked type low power consumption non-volatile LSI chip of Example 6, and
  • FIG. 43 (a) is a two-layer stacked type of an image sensor array and a low power consumption ferroelectric memory mixed device.
  • Reference numeral 43 (b) shows a three-layer laminated type of an image sensor array, an ultra-low power consumption non-volatile ferroelectric memory, and an ultra-low power consumption logic.
  • Example 1 Ferroelectric memory element having a buffer layer
  • Example 1 of the present invention is non-volatile having at least a first conductive layer, a second conductive layer, and a strong dielectric layer composed of a metal oxide between the first conductive layer and the second conductive layer.
  • a buffer layer which is a metal oxide containing a metal having oxygen ion conductivity between a strong dielectric layer and a first conductive layer and / or a second conductive layer and having a plurality of valences.
  • a non-volatile storage element characterized by the presence of.
  • oxygen ion conductivity is formed between the ferroelectric layer and the first conductive layer and / or the second conductive layer (hereinafter, also simply referred to as a conductive layer).
  • the buffer layer having the above, the leakage current can be reduced and the data rewriting characteristics can be improved.
  • a ferroelectric storage element that uses the polarization of a ferroelectric substance composed of a metal oxide for storage has an extremely small write current because it is driven by a voltage, and is a non-volatile storage element, so that it consumes low power.
  • leak currents mainly due to defects and breakthroughs in reliability, especially data rewriting characteristics (Endurance), have been problems.
  • Example 1 of the present invention is a metal oxide containing a metal having oxygen ion conductivity between a strong dielectric layer and a conductive layer and having a plurality of valences.
  • the buffer layer By the presence of the buffer layer, oxygen ions are supplied from the buffer layer to the metal oxide strong dielectric layer or the interface between the conductor layer and the strong dielectric layer, the amount of oxygen defects is controlled, and the film quality is improved. As a result, it is considered that the leakage current is prevented and the reliability and data rewriting characteristics of the ferroelectric storage element are improved.
  • 1 is a ferroelectric layer
  • 2 is a first conductive layer
  • 3 is a second conductive layer
  • 4 is a buffer layer.
  • the buffer layer 4 is located between the dielectric layer 1 and the first conductive layer 2, but as shown in FIG. 1B, the dielectric layer 1 and the second conductive layer 3 It may be between, and further, as shown in FIG. 1 (c), it may be between the dielectric layer 1 and the first conductive layer 2 and between the dielectric layer 1 and the second conductive layer 3. Good.
  • the first conductive layer 2 may be a lower electrode and the second conductive layer 3 may be an upper electrode.
  • the first conductive layer 2 may be the upper electrode and the second conductive layer 3 may be the lower electrode.
  • the ferroelectric layer 1 exhibits ferroelectricity.
  • a ferroelectric substance is a substance in which electric dipoles are aligned even if there is no external electric field, and the direction of the dipoles can be controlled by the electric field. With reference to the polarization-electric field hysteresis curve in FIG. 2, the ferroelectric substance achieves positive polarization at point C when a voltage + VCS is applied to the electrode as electric field E, and even if the electric field E is returned to zero from point C, it is positive. Polarization A remains (residual polarization A).
  • the data rewriting of the ferroelectric storage element is a voltage drive type driven by applying a voltage. Therefore, the write current of the ferroelectric storage element is extremely small as compared with other current-driven emerging memories driven by using an electric current, and as a result, the power consumption during the write operation can be reduced. ..
  • the ferroelectric layer 1 is a ferroelectric layer composed of a metal oxide.
  • the ferroelectric layer 1 is preferably composed of a ferroelectric substance composed of a fluorite-type orthorhombic (orthorhombic) phase metal oxide.
  • hafnium (Hf), zirconium (Zr), cerium (Ce) or two or more of these, preferably hafnium (Hf), zirconium (Zr) or metal oxides containing these two elements are doped or It is suitable because it can form a strong dielectric having a fluorite-type rectangular phase without doping.
  • a ferroelectric substance can be formed depending on the production conditions.
  • a metal oxide containing at least one selected metal element is suitable.
  • hafnium-based metal oxides metal oxides containing hafnium, zirconium, and cerium, which may contain these additive metals, may be referred to as hafnium-based metal oxides (or hafnium-based metal oxides).
  • the hafnium-based metal oxide ferroelectric substance exhibits excellent ferroelectric properties even with a thin film thickness of 10 nm or less, so that it is scalable as a ferroelectric storage element, and it is possible to increase the density of the memory array. Since it can be created even at temperatures and thermal histories of 400 ° C. or lower, less than 300 ° C., and 200 ° C. or lower, it has the effect of enabling mixed loading with advanced logic devices such as CMOS.
  • the main metal oxide in the hafnium-based metal oxide may be a simple oxide such as a hafnium oxide, a zirconium oxide, or a cerium oxide, or a solid solution between these metal oxides.
  • the amount of the additive metal depends on the type of the main metal oxide or the additive metal, but it may be an amount that forms a strong dielectric, and is generally added.
  • the number of moles of the metal is preferably 10 mol% or less, more preferably 0.1 to 10%, and may be 4 to 9 mol%, with the total of the metals of the entire metal oxide including the additive metal being 100 mol%.
  • a small amount of metal added may stabilize the fluorite-shaped structure with a monoclinic phase, while a large amount of metal added stabilizes the fluorite-shaped structure with a tetragonal or cubic phase.
  • metal added stabilizes the fluorite-shaped structure with a tetragonal or cubic phase.
  • typical hafnium-based ferroelectric materials include Y-doped HfO 2, Si-doped HfO 2, Al-doped HfO 2, La-doped HfO 2 , and HZO (Hf 0.5 Zr 0.5 O 2 ).
  • the ferroelectric layer 1 may be a crystal that exhibits ferroelectricity and may be a polycrystalline film, but may be a uniaxially oriented crystal thin film or an epitaxial film.
  • an epitaxial layer is one in which the crystal axes are almost aligned and grown. It is also possible to form a layer in which "local epitaxial growth" is epitaxially grown for each crystal grain, or a single crystal epitaxial layer in which the epitaxially grown crystal grains have a substantial size.
  • the uniaxially oriented crystal layer originally refers to the crystal orientation in relation to the crystal substrate, but is separated from the crystal substrate based on the peculiar crystal orientation of the obtained uniaxially oriented crystal layer.
  • the crystal orientation of the crystal layer alone is sometimes referred to as uniaxial orientation.
  • the film thickness of the ferroelectric layer 1 is not particularly limited because a suitable film thickness is adopted depending on the application of the non-volatile storage element, but is, for example, 1 nm or more, further 5 nm or more, and 10 nm or more. Good. Further, the upper limit is not limited, but may be, for example, 5 ⁇ m or less, 3 ⁇ m or less, and 1 ⁇ m or less. In a preferred embodiment of the present invention, the thickness of the ferroelectric layer 1 may be 1 nm to 100 nm, more preferably 2 nm to 50 nm, and further 3 nm to 20 nm or 3 nm to 10 nm.
  • the above-mentioned hafnium-based metal oxide exhibits excellent ferroelectricity even with a thin film thickness of 20 nm or less as compared with conventional ferroelectrics such as PZT, and therefore, as a ferroelectric layer for a non-volatile memory element. It is scalable and suitable.
  • FIG. 3 shows, as an example of the ferroelectric layer 1, obtained by X-ray diffraction analysis of two layers of Y7% -HfO after sputter deposition on a NiSi 2 substrate at room temperature, annealing at 200 ° C., and annealing at 350 ° C. The chart is shown. From FIG. 3, it can be seen that each of the Y7% -HfO 2 thin films has one diffraction peak observed at around 30 ° and is a fluorite-type orthorhombic crystal and a ferroelectric substance (see also FIG. 5). It is confirmed.
  • the first conductive layer 2 and the second conductive layer 3 act as electrodes for applying a voltage to the ferroelectric layer 1, and can be made of a metal, a conductive ceramic, a conductive semiconductor, or the like. ..
  • Metals include tungsten, titanium, gold, silver, copper, platinum, and aluminum
  • conductive ceramics include conductive silicides such as nickel die silicide (NiSi 2 ) and conductive nitrides such as titanium nitride (TiN).
  • Conductive oxides such as indium tin oxide (ITO), Bi 2 Ru 2 O 7 , R 2 Ru 2 O 7 (R is a rare earth element), Bi 2 Ir 2 O 7 , rare earth iridium oxide R 2 Ir 2
  • ITO indium tin oxide
  • R 2 Ru 2 O 7 R is a rare earth element
  • Bi 2 Ir 2 O 7 rare earth iridium oxide
  • R 2 Ir 2 there are pyroix structures such as O 7 (R is a rare earth element).
  • examples of the conductive semiconductor include a doped or genuine silicon semiconductor, various compound semiconductors, and the like.
  • the first conductive layer 2 and the second conductive layer 3 may be electrically connected to the ferroelectric layer 1.
  • the conductive layer (upper electrode) formed on the ferroelectric layer 1 a multilayer electrode of tungsten, TiN, and TiN / W is preferable.
  • the first conductive layer 2 and the second conductive layer 3 are on the interface side with the ferroelectric layer 1, and in particular, the second conductive layer (upper electrode) 3 is placed on the ferroelectric layer 1.
  • a conductive material having an oxygen barrier property that suppresses oxygen movement such as tungsten (W) may be formed as a barrier layer on the interface side of the second conductive layer 3 with the ferroelectric layer 1 in the case of forming the above. Good. Since the first conductive layer 2 and the second conductive layer 3 have an oxygen barrier layer, the effect of suppressing the diffusion and leakage of oxygen ions from the buffer layer and the ferroelectric layer 1 to generate oxygen defects, a leak.
  • the thickness of the barrier layer is preferably 0.1 nm or more, and may be 0.5 nm or more, 1 nm or more, and 1.5 nm or more.
  • the film thickness of the buffer layer 4 is preferably 10 nm or less, and may be 6 nm or less, 5 nm or less, 4 nm or less, and 3 nm or less.
  • the second conductive layer preferably has a two-layer structure of a barrier metal and a metal nitride that is connected to the buffer layer and suppresses oxygen movement, particularly W and TiN.
  • the first conductive layer 2 is a lower electrode that serves as a base material on which the ferroelectric layer 1 is deposited
  • the first conductive layer 2 is a conductive layer having a fluorite-like structure, for example, a metal silicide such as nickel die silicide (NiSi 2 ), or a metal. It is preferably die silicide.
  • the first conductive layer to be the base material is a metal silicide such as nickel die silicide (NiSi 2 ) or a metal die silicide
  • the crystal quality of the hafnium-based metal oxide deposited on the metal silicide can be excellent, so that it is strong.
  • the characteristics of the interface between the dielectric layer and the ferroelectric layer can be excellent.
  • a nitride electrode such as TiN
  • a conductive layer obtained by doping a semiconductor layer such as Si with impurities can be used.
  • a metal containing a metal having oxygen ion conductivity between the strong dielectric layer 1 and the first conductive layer 2 and / or the second conductive layer 3 and having a plurality of valences there is a buffer layer 4 which is an oxide.
  • the buffer layer 4 is located between at least one of the two conductive layers and the ferroelectric layer 1.
  • the buffer layer 4 preferably exists in direct contact with the ferroelectric layer 1.
  • the buffer layer 4 is made of a normal dielectric material (insulator material) which is a metal oxide containing a metal having a plurality of valences and exhibiting oxygen ion conductivity.
  • the buffer layer 4 is an ordinary dielectric material (insulator material), but has oxygen ion conductivity.
  • the buffer layer 4 is composed of a metal oxide containing a metal having a plurality of valences. Since it is composed of a metal oxide containing a metal having a plurality of valences exhibiting oxygen ion conductivity, oxygen can be transferred to and from the ferroelectric layer 1, especially the ferroelectric layer 1.
  • the buffer layer 4 must exhibit oxygen ion conductivity in order to prevent or repair oxygen defects, but the purpose of the buffer layer 4 is to be a metal oxide containing a metal having a plurality of valences. Can be excellent in oxygen ion conductivity for.
  • the chemical potential of oxygen in the buffer layer 4 is preferably larger than the chemical potential of oxygen in the ferroelectric layer 1.
  • oxygen ions easily move from the buffer layer 4 into the ferroelectric layer 1 due to diffusion, drift, etc., and become strong.
  • the amount of oxygen defects at the interface between the dielectric layer 1 or the ferroelectric layer 1 and the conductive layer can be controlled.
  • the chemical potential of oxygen in the buffer layer and the ferroelectric layer is determined by the material and is known, or can be obtained by calculation by theoretical methods such as molecular orbital method and first-principles calculation.
  • the present invention defines that when the buffer layer has a larger chemical potential of oxygen than the ferroelectric layer, oxygen ions can diffuse from the buffer layer to the ferroelectric layer, drift, and other principles. In that case, the valences of the metal elements having a plurality of valences constituting the buffer layer change in the direction of supplying oxygen ions.
  • the oxygen vacancies defect density of the buffer layer 4 is preferably smaller than the oxygen vacancies defect density of the ferroelectric layer 1.
  • oxygen ions diffuse from the buffer layer 4 into the ferroelectric layer 1 and easily move due to drift or other principles.
  • the ferroelectric layer 1 or the oxygen defect at the interface between the ferroelectric layer 1 and the conductive layer can be prevented or repaired.
  • the oxygen vacancies defect density of the buffer layer and the dielectric layer should be measured by, for example, electron energy loss spectroscopy (EELS) using an image observed with a transmission electron microscope (TEM). Can be done.
  • EELS electron energy loss spectroscopy
  • TEM transmission electron microscope
  • Oxygen vacancies defect density may be measured by performing composition analysis in the depth direction by Glow Discharge Spectroscopy (GDS).
  • GDS Glow Discharge Spectroscopy
  • oxygen vacancy defect densities can also be assessed using non-Razaford elastic resonance scattering and laser Raman spectroscopy.
  • CeO x (x 1. 5-2.0, preferably 1.6-2.0, further 1.7-2.0, especially 1.8-2.0
  • the ferroelectric layer 1 is a hafnium oxide film, a zirconium oxide film (Zr) or an oxide of hafnium and zirconium, or aluminum (A1), silicon (Si), yttrium (Y), strontium (Sr), and the like.
  • the cerium oxide film as the buffer layer 4 is a normal dielectric material.
  • the film thickness of the buffer layer 4 is preferably 0.1 nm or more, and may be 0.5 nm or more, 1 nm or more, and 1.5 nm or more.
  • the film thickness of the buffer layer 4 is preferably 10 nm or less, and may be 6 nm or less, 5 nm or less, 4 nm or less, and 3 nm or less.
  • the buffer layer 4 only needs to have a layer thickness capable of supplying oxygen ions into the ferroelectric layer 1, whereas the buffer layer 4 is an insulator material, so it is preferable that the buffer layer 4 has a layer thickness that does not significantly impair conductivity.
  • activation annealing (AA annealing) treatment at 400 ° C. or lower may be performed, and the characteristics of the ferroelectric layer 1 and the non-volatile memory element are improved.
  • the activation annealing treatment after forming the buffer layer 4 may be performed before or after forming the electrodes on the formed buffer layer 4, but in one preferred embodiment, the electrodes are formed on the upper part of the buffer layer 4. It can be before, and in another preferred embodiment after forming the electrodes on top of the buffer layer 4.
  • the leakage current is reduced.
  • the rewriting characteristics (number of rewritings) of the non-volatile memory element can be improved to 10 11 times or more, especially 10 12 times or more.
  • the presence of the buffer layer 4 has the effect of reducing the leakage current, improving the data rewriting characteristics, and improving the room temperature data retention.
  • the strong dielectric layer 1 can have at least two types of orientations (alignment I having a small orientation angle and orientation II having a large orientation angle) having different orientation angles. Not only can the applied voltage (operating voltage) be increased to switch both orientation I and orientation II, but the applied voltage (operating voltage) can be made lower to switch only orientation I, and orientation I It has been found that switching only can improve the number of data rewrites in the rewrite characteristics as compared to switching both orientation I and orientation II.
  • the two types of orientations I and II mean that there are at least two types of orientations, and there may be three or more types of orientation distributions.
  • orientation I and orientation II are confirmed by the fact that the curve representing the accumulated charge amount Q with respect to the applied voltage (operating voltage) V has two peaks, and that the two peaks can be decomposed into two independent peaks by waveform analysis.
  • the orientation angle of the crystal grains of the strong dielectric layer can be estimated from the waveforms of the orientation I and the orientation II obtained by decomposition, and the orientation I having a peak at a low applied voltage (operating voltage) is high.
  • the orientation angle ⁇ is smaller than that of the orientation II having a peak at the applied voltage.
  • the orientation angle ⁇ is defined as the angle of the orientation axis with respect to the direction perpendicular to the film surface of the ferroelectric layer (see FIG. 13A).
  • both the orientation I and the orientation II are not a group of crystal grains having exactly the same orientation angle ⁇ , but have a peak at a specific orientation angle ⁇ and are oriented as shown in FIG. 13 (b).
  • An aggregate of a group of crystal grains having a chevron-shaped distribution (particularly a normal distribution) with shoulders on both sides of the angle ⁇ (not an aggregate of physically integrated crystal grains in the ferroelectric layer.
  • the ferroelectric layer Of the crystal grains that may be scattered within, it is a theoretical aggregate based on the orientation angle distribution).
  • the operation method of the ferroelectric capacitor element that switches only the orientation I the rewriting characteristics (number of rewrites) are improved as compared with the operation method that switches the orientation II (and the orientation I).
  • a non-volatile storage element which is a ferroelectric capacitor element having a buffer layer of the present invention, and when the ferroelectric layer 1 is polycrystalline, the orientation angles are different2.
  • an operation method of a ferroelectric capacitor element that has various types of first and second orientations and switches only the first orientation in which the orientation angle of the ferroelectric layer is small as an operating voltage. ..
  • the operation method of the present invention can be applied even when the ferroelectric layer 1 is composed of polycrystals having two or more types of peaks.
  • the orientations having a peak at a lower applied voltage (operating voltage) than any of the other orientations and preferably set the lowest applied voltage (operating voltage). Focusing on the orientation with a peak (the orientation in which the component perpendicular to the film surface is the largest), if the element is driven with the low applied voltage (operating voltage), the rewriting characteristics will be higher than in the case of driving all orientations. The number of data rewrites can be improved.
  • FIG. 4 shows the current-voltage characteristics of a ferroelectric element (ferroelectric capacitor) evaluated using the presence or absence of a buffer layer measured using a minute current measuring device as a parameter.
  • the buffer layer By inserting the buffer layer, the leakage current for the same voltage is reduced and the breakdown voltage of the element is increased. Since the defect current component flowing through the defect of the ferroelectric element greatly contributes to this leak current, the defect density before applying the data rewriting stress can be reduced by inserting the buffer layer. Presumed. Further, the increase in the breakdown voltage of the element suggests that the withstand voltage of the element is increased and the reliability of the element is improved.
  • FIG. 5 shows a hysteresis characteristic with the presence or absence of a buffer layer of the ferroelectric element as a parameter. It shows the ferroelectricity of the Y7% -HfO 2 ferroelectric layer 1. Further, by inserting the buffer layer, the ferroelectric property is improved, and in particular, the coercive electric field is reduced and the hysteresis characteristic is improved.
  • FIG. 6 shows the activation annealing temperature dependence of the spontaneous polarization Pr width (2Pr). Compared with the ferroelectric element of as-depo, the spontaneous polarization is increased when the low temperature activation annealing treatment at 200 to 350 ° C. is performed, demonstrating the effectiveness of the activation annealing treatment (see also FIG. 20). ).
  • FIG. 7 shows the activation annealing (AA) temperature dependence of the rewriting characteristics (depending on the number of rewriting times of the 2Pr window width) of the ferroelectric capacitor element measured at a voltage of 2.5 V and 1 MHz.
  • AA annealing temperature increases from 200 ° C. to 400 ° C.
  • Pr window up to 10 9 times is substantially constant, narrowing is observed Stable and good characteristics were obtained.
  • Figure 8 is a room temperature data retention characteristics after rewriting 10 4 times voltage 2.5V. It was found that the Pr window width was almost constant and stable with respect to the holding time, and the data holding characteristics were also excellent.
  • FIG. 9 shows the data rewriting characteristics at a voltage of 2.2 V and 2 MHz. Showed no narrowing of Pr window, and obtained stable rewrite characteristic, it was found that the number of rewrites more than 10 11 times are achieved.
  • the case where the buffer layer exists between the second conductive layer (upper electrode) and the ferroelectric layer is the buffer layer structure A
  • the case where the buffer layer exists between the first conductive layer (lower electrode) and the ferroelectric layer is the buffer layer.
  • structure B the essence of the present invention is functionally effective in both the buffer layer structure A and the buffer layer structure B for improving and improving the reliability of the ferroelectric non-volatile memory element, particularly the data rewriting characteristics.
  • the buffer layer structure A shown in FIG. 10 (a) is a non-volatile memory element having the buffer layer 4 between the ferroelectric layer 1 and the second conductive layer (upper electrode) 3, as shown in FIG. 10 (b).
  • the buffer layer structure B is a non-volatile memory element having a buffer layer 4 between the first conductive layer (lower electrode) 2 and the ferroelectric layer 1.
  • the ferroelectric layer 1 is a layer made of yttrium 5% doped hafnium oxide (Y: HfO 2 ) having a film thickness of 7.5 nm
  • the buffer layer 4 is a layer made of CeOx having a film thickness of 1 nm.
  • the lower electrode 2 is a multilayer film of a titanium (Ti) layer 2-1 having a film thickness of 5 nm and a tungsten (W) layer 2-2 having a film thickness of 10 nm.
  • the upper electrode 3 is a multilayer film of a tungsten (W) layer 3-2 having a film thickness of 30 nm and a titanium nitride (TiN) layer 3-1 having a film thickness of 10 nm.
  • the lower electrode 2 and the upper electrode 3 can be produced by a sputtering method, and the ferroelectric layer 1 and the buffer layer 4 can be produced by an atomic layer deposition method (ALD). After forming the electrode, it may be activated and annealed. It goes without saying that the material and film thickness of each of these layers are examples and are not limited.
  • FIG. 11 shows the voltage-polarization hisresis characteristics of the non-volatile memory element of Example 1 having the buffer layer structure A and the buffer structure B as shown in FIGS. 10A and 10B, and the correspondence without the buffer layer. It is shown in comparison with the voltage-polarization hisrelysis characteristics of the non-volatile memory element. Further, the film thickness of the buffer (CeOx) layer 4 is changed to 0.6 nm, 1 nm, and 2 nm.
  • FIG. 11 (a) shows the hisresis characteristics (control example) of the non-volatile memory element having no buffer layer
  • FIGS. 11 (b-1) (b-2) and (b-3) show the buffer (CeOx).
  • FIGS. 11 (c-1), (c-2) and (c-3) are buffers (CeOx).
  • CeOx layer is a hisresis characteristic of a non-volatile memory element having a thickness of 2 nm.
  • the buffer layer 4 which is a metal oxide having oxygen ion conductivity and containing a metal having a plurality of valences is on the second conductive layer 3 side of the ferroelectric layer 1 or. It can be seen that even on the first conductive layer 2 side, if the film thickness is 1 nm or more, it exhibits good voltage-polarization hisrelysis characteristics as a non-volatile memory element.
  • FIG. 12 shows the data rewriting characteristics of the non-volatile memory element having the buffer (CeOx) layer having a thickness of 1 nm in FIGS. 11 (b-2) and 11 (c-2) at a voltage of 2.2 V and 2 MHz.
  • the non-volatile storage element of the first embodiment is compared with the case where the buffer layer 4 is on either the second conductive layer 3 side or the first conductive layer 2 side of the ferroelectric layer 1 without the buffer layer. It has been shown that excellent data rewriting characteristics can be obtained. From the above, it was found that the buffer layer structure A or the buffer layer structure B of the present invention shows an effect peculiar to the reliability of the ferroelectric non-volatile memory element, particularly the improvement and improvement of the data rewriting characteristics.
  • FIG. 13 (a), (b) and (c) are composed of a ferroelectric layer having a thickness of 2 nm and CeOx, which is composed of yttrium 5% doped hafnium oxide (Y: HfO 2) as an example of Example 1.
  • Y: HfO 2 yttrium 5% doped hafnium oxide
  • FIG. 13 (a) A schematic diagram of the orientation of Y: HfO 2 crystal grains (FIG. 13 (a)) and a stored charge amount Q with respect to an operating voltage V for a non-volatile memory element (see FIG. 1 (a)) having a buffer layer are shown. It is a figure (FIG. 12 (b)) and the figure (FIG. 13 (c)) which shows the rewrite characteristic.
  • the ferroelectric layer of the non-volatile memory element of the present invention preferably the hafnium-based ferroelectric layer, can have two crystal grain groups having different orientation angles, and only the crystal grain groups having a small orientation angle are switched. When operated, the number of rewrites of the non-volatile storage element can be improved.
  • FIG. 13A shows the orientation of the ferroelectric layer of such a non-volatile memory element having Y: HfO 2 crystal grains having an orientation angle of ⁇ I and an orientation having an orientation angle of ⁇ II (> ⁇ I ).
  • the orientation state of II with Y: HfO 2 crystal grains is schematically shown.
  • this non-volatile storage element (ferroelectric capacitor element) is The stored charge amount Q has two peaks near 2.3V and around 3V along the applied voltage (operating voltage) V.
  • the accumulated charge amount Q is confirmed to be a composite waveform of the orientation I waveform and the orientation II waveform shown in the figure by waveform analysis, and Y: HfO 2 crystal grains having orientation angles ⁇ I and ⁇ II, respectively. It is confirmed that it corresponds to. Therefore, although it is insufficient to switch the orientation II, if an applied voltage (operating voltage) ⁇ 2.50V having a magnitude capable of switching the orientation I is used, only the Y: HfO 2 crystal grains of the orientation I are used. Can be switched. Further, if a higher applied voltage (operating voltage) of ⁇ 3.25 V capable of switching the orientation II is used, it is possible to switch the Y: HfO 2 crystal grains of both the orientation I and the orientation II.
  • FIG. 13 (c) shows the rewriting characteristics of the strong dielectric capacitor element when switching at the applied voltage (operating voltage) ⁇ 2.50 V and the applied voltage (operating voltage) ⁇ 3.25 V, and shows the applied voltage (operation).
  • the operation method of switching only the orientation I at the voltage) ⁇ 2.50V the number of rewrites increases as compared with the case of switching both the orientation I and the orientation II at the applied voltage (operating voltage) ⁇ 3.25V.
  • the decrease in polarization accumulated charge amount
  • the first conductive layer 2 is first prepared.
  • the first conductive layer 2 may have conductivity, and the conductive layer may be a substrate.
  • it may be a semiconductor layer or a semiconductor region which is doped with impurities and has conductivity.
  • the first conductive layer 2 may be formed by depositing a conductive layer on the semiconductor layer or the insulating layer.
  • the method of depositing the conductive layer may be any of a film forming method (deposition method) such as a sputtering method, a vapor deposition method, a CVD method, a PLD (Pulsed Laser Deposition) method, an ALD (Atomic Layer Deposition) method, and a plating method.
  • a film forming method such as a sputtering method, a vapor deposition method, a CVD method, a PLD (Pulsed Laser Deposition) method, an ALD (Atomic Layer Deposition) method, and a plating method.
  • the buffer layer 4 may be optionally formed on the first conductive layer 2.
  • the buffer layer 4 is usually an oxide and is a normal dielectric, and may be prepared by any of a wide range of film forming methods known for oxides and normal dielectrics.
  • the sputtering method, the vapor deposition method, the CVD method, the PLD (Pulsed Laser Deposition) method, and the ALD (Atomic Layer Deposition) method are preferable.
  • the buffer layer 4 may be produced in an inert atmosphere such as argon at room temperature or under heating of a substrate, preferably under reduced pressure.
  • the deposition temperature may be room temperature or a high temperature of 400 ° C. or higher, and is not limited, but in one preferred embodiment, it is 400 ° C. or lower, less than 300 ° C., and 250 ° C. or lower.
  • the ferroelectric layer 1 is formed by a film forming method (deposition method) such as a sol-gel method, a CVD (Chemical Vapor Deposition) method, a pulse CVD method, a PLD (Pulsed Laser Deposition) method, an ALD (Atomic Layer Deposition) method, and a self-assembling method.
  • a film forming method such as a sol-gel method, a CVD (Chemical Vapor Deposition) method, a pulse CVD method, a PLD (Pulsed Laser Deposition) method, an ALD (Atomic Layer Deposition) method, and a self-assembling method.
  • a ferroelectric layer can be produced at a temperature of less than 300 ° C. by a sputtering method or a hydrothermal method.
  • the ferroelectric layer 1 particularly composed of a hafnium-based metal oxide is produced by a sputtering method, and may be produced at a temperature of 400 ° C. or lower, particularly less than 300 ° C. according to the sputtering method. It is possible. A target made of a raw material metal oxide or a constituent element or oxide thereof is sputtered in an inert atmosphere or an oxidizing atmosphere to form a target metal oxide layer on a substrate having a first conductive layer 2 on the surface. To deposit.
  • the ferroelectric layer can be deposited on a substrate heated to room temperature or a low temperature of less than 300 ° C., but optionally, activation annealing treatment may be performed at a temperature of 400 ° C. or lower after the deposition. ..
  • the ferroelectric layer may be prepared by annealing after the deposition.
  • the annealing treatment temperature may be usually 800 ° C. or lower, for example, 200 to 800 ° C.
  • a monoclinic phase or square regular dielectric thin film composed of a hafnium-based metal oxide is prepared at a temperature of less than 300 ° C., and the ferroelectric thin film is formed at room temperature or 800 ° C.
  • it is produced by converting an isoelectric thin film into a rectangular ferroelectric thin film by applying an electric field larger than an electric field that generates an electric field-induced phase transition, preferably at a temperature rise of less than 300 ° C. May be good.
  • the crystal quality may be improved or the ferroelectric properties may be improved by performing an activation annealing treatment after the deposition.
  • the temperature of the activation annealing treatment may be 400 ° C. or higher, for example, 400 to 800 ° C., 400 to 700 ° C., or 400 ° C. or lower, and in one embodiment, 400 ° C. or lower, further 300 ° C. Less than, 250 ° C. or lower is preferable.
  • the buffer layer 4 is optionally produced on the ferroelectric layer 1.
  • the buffer layer 4 is formed on at least one of the first conductive layer 2 and the ferroelectric layer 1.
  • the buffer layer 4 is usually an oxide and is a normal dielectric, and may be prepared by any of a wide range of film forming methods known for oxides and normal dielectrics.
  • the sputtering method, the vapor deposition method, the CVD method, the PLD (Pulsed Laser Deposition) method, and the ALD (Atomic Layer Deposition) method are preferable.
  • the buffer layer 4 may be produced in an inert atmosphere such as argon at room temperature or under heating of a substrate, preferably under reduced pressure.
  • the deposition temperature is not limited to room temperature or high temperature, but is preferably 400 ° C. or lower and less than 300 ° C.
  • the buffer layer 4 exists only under the ferroelectric layer 1 after the buffer layer 4 is deposited (may be after the element or apparatus is formed). If it does not exist on the ferroelectric layer 1, the ferroelectric layer 1 and the buffer layer 4 are activated and annealed after the ferroelectric layer 1 is deposited (may be after the element or device is manufactured). AA annealing) treatment may be performed. The AA annealing treatment is carried out in an inert atmosphere such as argon, for example, at a temperature of 400 ° C. or higher, or at a temperature of 400 ° C. or lower, further 200 ° C. or higher and lower than 300 ° C., preferably under reduced pressure. Good.
  • an inert atmosphere such as argon
  • the activation annealing treatment time depends on the annealing temperature, but may be, for example, 60 minutes or less, preferably 0.2 to 20 minutes.
  • AA annealing activation annealing
  • the surface of the Si semiconductor base layer formed on the surface of the Si semiconductor substrate is prespattered and cleaned in an argon atmosphere for 30 minutes, nickel (Ni) is deposited on the Si semiconductor base layer by sputtering, and then argon is used.
  • the Si semiconductor substrate was heated to 350 ° C. in an atmosphere to gelatinize nickel (Ni) on the base layer of the Si semiconductor to form a first conductive layer (lower electrode) 2 of nickel silicide (NiSi 2).
  • a Y7% -HfO 2 layer was formed on the semiconductor substrate on which the first conductive layer 2 was formed by the method described in Patent Document 1.
  • the semiconductor substrate and the target are subjected to an argon atmosphere at room temperature (25 ° C.), an argon flow rate of 100 sccm, oxygen of 0 sccm, and a pressure of 50 mm Torr.
  • a voltage was applied between them to form a Y7% -HfO 2 layer 1 having a thickness of 10 nm on the first conductive layer 2 of the semiconductor substrate with a power of 50 W.
  • the Y7% -HfO 2 layer after deposition at room temperature was annealed at 200 to 350 ° C. for 10 minutes.
  • FIG. 3 The charts obtained by X-ray diffraction analysis of the Y7% -HfO 2 layer 1 obtained after the deposition and after the annealing are shown in FIG. From FIG. 3, one diffraction peak is observed in each of the Y7% -HfO 2 thin films at around 30 °, confirming that they are fluorite-type orthorhombic crystals and that they are ferroelectrics.
  • the buffer layer 4 was formed to a thickness of 2 nm by vapor deposition with a 50 W electron beam.
  • the TiN layer (upper electrode) 3 was sputter-deposited on the buffer layer 4.
  • an example in which the buffer layer 4 was not formed was also prepared, and the TiN layer (upper electrode) 3 was deposited.
  • the non-volatile storage element of Example 1 includes the non-volatile storage element of Example 1. It is a common matter.
  • a ferroelectric substance composed of a metal oxide by having a buffer layer which is a metal oxide containing a metal having oxygen ion conductivity and having a plurality of valences.
  • the non-volatile memory element using a layer there is an effect of preventing a leak current, improving the reliability of the ferroelectric storage element, and particularly remarkably improving the data rewriting characteristic, which has been a conventional problem.
  • a ferroelectric layer composed of a hafnium-based metal oxide is prepared at a temperature of 400 ° C. or lower, preferably less than 300 ° C., and the ferroelectric layer after deposition is activated and annealed at a temperature of 400 ° C. or lower, Not only can the characteristics of the ferroelectric layer and the ferroelectric storage element be improved, but in particular, activation annealing (AA annealing) can be performed at a temperature of 400 ° C. or lower, so that a back-end mixed memory of advanced CMOS is particularly suitable.
  • activation annealing AA annealing
  • FeRAM advanced CMOS back-end mixed memory
  • it can be preferably carried out after the storage element and the storage device are manufactured. In particular, it is suitable when the storage element and the storage device include copper wiring and an impurity diffusion semiconductor region.
  • the production of the advanced CMOS back-end mixed memory (FeRAM) in the present invention is not limited to 400 ° C. or lower.
  • Example 2 Advanced buffer layer structure ferroelectric storage element
  • a first conductive layer, a second conductive layer, and a strong dielectric layer composed of a metal oxide between the first conductive layer and the second conductive layer.
  • the buffer layer 4 is present, and an interface layer composed of a single layer film or a multilayer film is provided between the strong dielectric layer and the first conductive layer, and the dielectric layer as a whole is higher in dielectric than silicon oxide.
  • the non-volatile interface layer has a ratio and is present between the first conductive layer and the buffer layer when the buffer layer is present between the first conductive layer and the strong dielectric layer.
  • a sexual memory element Provided is a sexual memory element.
  • a metal having oxygen ion conductivity between the strong dielectric layer and the first conductive layer 2 and / or the second conductive layer and having a plurality of atomic values By the presence of the buffer layer which is a metal oxide containing the above, leakage current is prevented, and the reliability and data rewriting characteristics of the strong dielectric storage element are improved. It is considered that the occurrence of oxygen defects in the ferroelectric layer or at the interface between the ferroelectric layer and the conductor layer due to the electric field stress at the time of data rewriting is the cause of impairing the leakage current, especially the reliability and data rewriting characteristics. However, by supplying oxygen ions from the buffer layer to the ferroelectric layer or the interface of the ferroelectric layer, oxygen defects are compensated and the film quality and the interface are improved.
  • FIGS. 14A and 14B schematically show an example of the non-volatile memory element according to the second embodiment of the present invention in a cross-sectional view.
  • 1 is a ferroelectric layer
  • 2 is a first conductive layer (lower electrode)
  • 3 is a second conductive layer (upper electrode)
  • 4 is a buffer layer
  • 5 is an interface layer.
  • the buffer layer 4 is between the ferroelectric layer 1 and the second conductive layer (upper electrode) 3
  • the interface layer 5 is the ferroelectric layer 1 and the first conductive layer (lower electrode).
  • the buffer layer 4 is between the ferroelectric layer 1 and the first conductive layer (lower electrode) 2, and the interface layer 5 is the first conductive layer (lower electrode) 2 and the buffer layer 4. Is between.
  • the buffer layer 4 is between the ferroelectric layer 1 and the second conductive layer (upper electrode) 3 and between the ferroelectric layer 1 and the first conductive layer (lower electrode) 2. Both may be present, in which case the interface layer 5 is between the buffer layer 4 below the ferroelectric layer 1 and the first conductive layer (lower electrode) 2.
  • the first conductive layer 2 may be one of two electrodes sandwiching the strong dielectric layer 1 in the non-volatile storage element, but the non-volatile storage element has a conductive layer (electrode) on the semiconductor substrate (silicon substrate). In this case, it is preferable that the first conductive layer 2 exists as a lower electrode on the semiconductor substrate (silicon substrate) side.
  • an interface layer 5 composed of a single-layer film or a multilayer film between the ferroelectric layer 1 and the first conductive layer 2 is further formed.
  • the interface layer as a whole has a higher dielectric constant than silicon oxide.
  • the ferroelectric layer 1 and the first conductive layer are used in order to suppress the formation of a silicon oxide film between the silicon substrate and the ferroelectric layer 1.
  • the interface layer 5 Due to the presence of the interface layer 5 having a dielectric constant higher than that of silicon oxide between 2, the distance between the first and second conductive layers 2 and 3 at the time of data rewriting is compared with the case where the interface layer 5 does not exist. Since a higher partial pressure of the applied voltages is applied to the ferroelectric layer 1, a sufficient voltage can be applied to the ferroelectric layer 1 by a lower external voltage. Further, the interface layer 5 improves the ferroelectric property by low voltage operation as described above, and when the non-volatile storage element is FeFET (see FIG. 222 (b)), it is injected from the FeFET channel at the time of writing. The tunnel current of electrons is suppressed by the relative thickening of the interface layer (tunnel insulating film), and as a result, the deterioration of data rewriting characteristics can be improved.
  • the interface layer 5 has a dielectric constant higher than the dielectric constant of the silicon oxide film (relative permittivity of about 3.9). It is preferably an oxide film or a silicate film having a dielectric constant equal to or higher than the dielectric constant of the silicon nitride film (relative permittivity of about 7.8).
  • the ratio of the voltages dispersed in the ferroelectric layer 1 and the interface layer 5 is the ratio of the ferroelectric layer 1 and the interface layer 5. It depends on the ratio of the dielectric constants, and the higher the dielectric constant of the interface layer 5, the higher the partial pressure is applied to the ferroelectric layer 1, which is preferable.
  • the dielectric constant of the interface layer 5 is preferably greater than about 3.9 in terms of relative permittivity, more preferably about 5 or more, about 7.8 or more, and more preferably about 15 or more, about 20 or more.
  • the interface layer 5 may be an insulator (normal dielectric) having a high dielectric constant, but is preferably a metal oxide constituting the metal oxide of the ferroelectric layer.
  • the ferroelectric layer 1 is yttrium-doped hafnium-based metal oxide (Y-HfO 2; dielectric constant 25), then yttrium silicate (YSiO), hafnium silicate (HfSiO), yttrium oxide (Y 2 O 3) Etc. are preferable.
  • hafnium aluminate HfAlO
  • yttrium aluminate YAlO 3 relative permittivity 16
  • lanthanum aluminate LaAlO 3 relative permittivity 25
  • yttrium-stabilized zirconia YSZ relative permittivity 27
  • the thickness of the interface layer 5 is not limited, but is preferably 4 nm or less, and may be 2 nm or less, 1.5 nm or less, and 1 nm or less. Further, the film thickness of the interface layer 5 may be 0.2 nm or more, although it is effective even if it is thin as long as it has a dielectric constant higher than that of silicon. Further, it may be 0.3 nm or more and 0.5 nm or more. Since the interface layer 5 is a layer having a large dielectric constant for applying a sufficient voltage to the ferroelectric layer 1, a layer thickness for that purpose is sufficient, while the interface layer 5 is an insulator material. It is preferable that the layer thickness does not significantly impair the conductivity.
  • the interface layer 5 is in direct contact with the first conductive layer (lower electrode) 2.
  • the surface oxide film may be considered as a part of the interface layer 5.
  • the interface layer 5 is not a single layer film but a multilayer film (composite film), but the portion other than the surface oxide film is higher than that of silicon oxide. It is sufficient that the composite film has a dielectric constant and has a higher dielectric constant than silicon oxide as a whole. It goes without saying that the main body of the interface layer other than the surface oxide film itself may be a multilayer film.
  • the interface layer preferably has a function of suppressing oxygen transfer from the ferroelectric layer to the first conductive layer side. This is expected to have the effect of suppressing the occurrence of oxygen defects in the ferroelectric layer.
  • hafnium (Hf) and zirconium (Zr) can be used as the metal constituting the hafnium-based metal oxide containing the additive metal, even if the metal itself does not constitute the metal oxide of the strong dielectric layer.
  • Cerium (Ce), Aluminum (A1), Silicon (Si), Strontium (Sr), Barium (Ba) or rare earth elements (Sc, Y, La, Ce, Pr, Nd, Sm, Eu, Gd, Tb, Dy , Ho, Er, Tm.Yb, Lu) may be an oxide or silicate.
  • the interface layer 5 is a high-dielectric material (normal dielectric material) that does not exhibit ferroelectricity even if it is an oxide of a metal constituting a hafnium-based metal oxide.
  • Such an interface layer 5 has chemical similarity to that of the ferroelectric layer 1, can be excellent in interface characteristics, and can also be excellent in film quality of the ferroelectric layer.
  • the ferroelectric layer 1 of Example 2 exhibits ferroelectricity.
  • a ferroelectric substance is a substance in which electric dipoles are aligned even if there is no electric field outside, and the direction of the dipoles can be changed by an electric field.
  • polarization is maintained even when an electric field is not applied, so that a non-volatile storage element can be constructed and power consumption can be reduced. ..
  • the data rewriting of the ferroelectric storage element is a voltage type performed by applying an electric field, and since the writing and erasing currents are significantly smaller than those of the current type, it is possible to reduce the power consumption.
  • the ferroelectric layer 1 is a ferroelectric layer made of a metal oxide.
  • the ferroelectric layer 1 is preferably a ferroelectric substance composed of a fluorite-type orthorhombic (orthorhombic) phase metal oxide.
  • hafnium (Hf), zirconium (Zr), cerium (Ce) or two or more of these elements, preferably hafnium (Hf), zirconium (Zr) or metal oxides containing these two elements It is suitable because it can form a strong dielectric having a fluorite-type rectangular phase by doping or non-doping. Even without doping, ferroelectrics can be formed due to oxygen defects.
  • a metal oxide containing at least one metal element selected from the group consisting of is suitable.
  • the main metal oxide in the hafnium-based metal oxide may be a simple oxide such as a hafnium oxide, a zirconium oxide, or a cerium oxide, or a solid solution between these metal oxides.
  • the amount of the additive metal depends on the type of the main metal oxide or the additive metal, but it may be an amount that forms a strong dielectric, and is generally added.
  • the number of moles of the metal is preferably 10 mol% or less, more preferably 0.1 to 10%, and may be 4 to 9 mol%, with the total of the metals of the entire metal oxide including the additive metal being 100 mol%.
  • typical hafnium-based ferroelectric materials include Y-doped HfO 2, Si-doped HfO 2, Al-doped HfO 2, La-doped HfO 2 , and HZO (Hf 0.5 Zr 0.5 O 2 ).
  • the ferroelectric layer 1 may be a crystal that exhibits ferroelectricity and may be a polycrystalline film, but may be a uniaxially oriented crystal thin film or an epitaxial film.
  • the film thickness of the ferroelectric layer 1 is not particularly limited because a suitable film thickness is adopted depending on the application of the non-volatile storage element, but is, for example, 1 nm or more, further 5 nm or more, and 10 nm or more. Good. Further, the upper limit is not limited, but may be, for example, 5 ⁇ m or less, 3 ⁇ m or less, and 1 ⁇ m or less. In a preferred embodiment, the thickness of the ferroelectric layer 1 may be 1 nm to 100 nm, more preferably 1 nm to 50 nm, and further 2 nm to 10 nm or 2 nm to 5 nm.
  • the above-mentioned hafnium-based metal oxide exhibits excellent ferroelectricity even with a thin film thickness of 20 nm or less as compared with conventional ferroelectrics such as PZT, and therefore, as a ferroelectric layer for a non-volatile memory element. It is scalable and suitable.
  • the first conductive layer 2 and the second conductive layer 3 act as electrodes for applying a voltage to the ferroelectric layer 1, and can be made of a metal, a conductive ceramic, a conductive semiconductor, or the like. ..
  • Metals include tungsten, titanium, gold, silver, copper, platinum, aluminum, etc.
  • Conductive ceramics include conductive nitrides such as titanium nitride (TiN) and conductive silicides such as nickel die silicide (NiSi 2 ). , Conductive oxides such as indium tin oxide (ITO), and pyroa structures such as Bi 2 Ru 2 O 7 and rare earth iridium oxide R 2 Ir 2 O 7 (R is a rare earth element).
  • examples of the conductive semiconductor include a doped or genuine silicon semiconductor, various compound semiconductors, and the like.
  • the first conductive layer 2 and the second conductive layer 3 may be electrically connected to the ferroelectric layer 1.
  • the conductive layer (upper electrode) formed on the ferroelectric layer 1 a multilayer electrode of tungsten, TiN, and TiN / W is preferable.
  • the first conductive layer serving as a base material on which the strong dielectric layer 1 is deposited is a metal silicide or metal die silicide having a fluorite structure, a metal nitride, or Si or Ge containing impurities, or SOI (Silicon on Insulator). ) Is desirable. It is preferable that the (first) conductive layer as the base material is nickel disilicate (NiSi 2 ) having a fluorite structure because the quality of the crystals of the hafnium-based metal oxide deposited on the nickel disilicate can be excellent.
  • NiSi 2 nickel disilicate
  • the first conductive layer 2 and the second conductive layer 3 are on the interface side with the ferroelectric layer 1, and in particular, the second conductive layer (upper electrode) 3 is placed on the ferroelectric layer 1.
  • a conductive material having an oxygen barrier property that suppresses oxygen movement such as tungsten (W) may be formed as a barrier layer on the interface side of the second conductive layer 3 with the ferroelectric layer 1 in the case of forming the above. Good. Since the first conductive layer 2 and the second conductive layer 3 have a barrier layer, the effect of suppressing the leakage of oxygen ions from the ferroelectric layer 1 and the generation of oxygen defects, and the effect of preventing leakage current. This has the effect of improving the performance of the non-volatile storage element of the present invention.
  • the thickness of the barrier layer is preferably 0.1 nm or more, and may be 0.5 nm or more, 1 nm or more, and 1.5 nm or more.
  • the film thickness of the buffer layer 4 is preferably 10 nm or less, and may be 6 nm or less, 5 nm or less, 4 nm or less, and 3 nm or less.
  • a buffer layer 4 having oxygen ion conductivity exists between the ferroelectric layer 1 and the second conductive layer 3.
  • the buffer layer 4 is made of a normal dielectric material (insulator material) of a metal oxide containing a metal having a plurality of valences exhibiting oxygen ion conductivity. Since the buffer layer 4 is an insulator material of a metal oxide containing a metal having a plurality of atomic valences exhibiting oxygen ion conductivity, oxygen ions are transferred to and from the ferroelectric layer 1 in particular.
  • the chemical potential of oxygen in the buffer layer 4 is preferably larger than the chemical potential of oxygen in the ferroelectric layer 1.
  • the oxygen vacancies defect density of the buffer layer 4 is preferably smaller than the oxygen vacancies defect density of the ferroelectric layer 1.
  • Oxygen ions can be easily moved from the buffer layer 4 to the ferroelectric layer 1 to control the amount of oxygen defects at the interface between the ferroelectric layer 1 or the ferroelectric layer 1 and the conductive layer.
  • the film thickness of the buffer layer 4 is preferably 0.1 nm or more, and may be 0.5 nm or more, 1 nm or more, and 1.5 nm or more.
  • the film thickness of the buffer layer 4 is preferably 10 nm or less, and may be 6 nm or less, 5 nm or less, 4 nm or less, and 3 nm or less.
  • FIGS. 4 to 9 in Example 1 can be referred to for the effect of having the buffer layer 4, but FIGS. 15 to 20 show the non-volatile memory of Example 2. Additional electrical properties are shown for the device (TiN / CeO 2 (4 nm) / Y—HfO 2 (9 nm) / IL (Y 2 O 3 ; 2 nm) / NiSi 2 activated and annealed at 350 ° C. after deposition). Further, the upper electrode is also effective when it is a TiN / W multilayer electrode.
  • FIG. 15 shows the current-voltage characteristics of the strong dielectric capacitor element evaluated by the microcurrent measuring device.
  • FIG. 17 shows the rewriting characteristics of the ferroelectric capacitor element measured at a voltage of 4.5 V and 1 MHz. Activation annealing is 350 ° C. It was confirmed that the residual polarization width 2Pr after 10 times of rewriting was increased as compared with the control example (Example 1).
  • FIG. 18 shows the room temperature data retention characteristics after the number of rewrites of the ferroelectric element was 10 to 10.
  • the spontaneous polarization Pr window width is within the measurement time, it is almost constant with respect to the time, and good data retention characteristics are obtained.
  • a sufficient window width of spontaneous polarization was obtained even after 10 years, and it is estimated that the write data is maintained at a level that can be read even after 10 years, and the data retention time. A 10-year outlook was obtained.
  • FIG. 20 shows data rewriting characteristics measured at a voltage condition of an electric field of 2 MV / cm and 2 MHz.
  • Pr window width is substantially constant with respect to the number of rewriting, narrowing is small, the data rewrite count of more than 10 12 times are achieved.
  • non-volatile storage element of Example 2 The features of the non-volatile storage element of Example 2 are common to the storage elements and storage devices of other examples of the present invention as long as the non-volatile storage element includes an interface layer.
  • the configuration other than the interface layer 5 and the manufacturing method thereof can be the same as that of the non-volatile memory device of the first embodiment.
  • the interface layer 5 is a normal dielectric (insulator), particularly an oxide, a general deposition method for the normal dielectric and the oxide, for example, a sputtering method, a vapor deposition method, a CVD method, and a PLD (Pulsed Laser Deposition) It can be created by the method, ALD (Atomic Layer Deposition) method.
  • the surface of the Si semiconductor base layer formed on the surface of the Si semiconductor substrate is prespattered and cleaned in an argon atmosphere for 30 minutes, and then nickel is sputtered onto the Si semiconductor base layer.
  • the Si semiconductor substrate is heated to 350 ° C. in an argon atmosphere to make nickel (Ni) on the base layer of the Si semiconductor ferrite, and the first conductive layer of the nickel die VDD (NiSi 2). (Lower electrode) 2 was formed.
  • yttrium oxide (Y 2 O 3 ) was deposited as an interface layer 5 on the first conductive layer 2 by a sputtering method in an argon atmosphere to a layer thickness of 2 nm.
  • Two layers of Y7% -HfO were formed on the semiconductor substrate on which the interface layer 5 was formed by the method described in Patent Document 1.
  • the semiconductor substrate and the target (Y7% -HfO 2 ) are subjected to an argon atmosphere at room temperature (25 ° C.), an argon flow rate of 100 sccm, oxygen of 0 sccm, and a pressure of 50 mm Torr.
  • a voltage was applied between them to form a Y7% -HfO 2 layer 1 having a thickness of 10 nm on the first conductive layer 2 of the semiconductor substrate with a power of 50 W.
  • each of the Y7% -HfO 2 layers 1 was subjected to X-ray diffraction analysis, and the Y7% -HfO 2 thin films were all polycrystalline, fluorite-type orthorhombic, and ferroelectric. confirmed.
  • the TiN layer (upper electrode) 3 was sputter-deposited on the buffer layer 4.
  • activation annealing treatment was performed at 200 ° C. to 400 ° C.
  • the additional electrical properties of the resulting ferroelectric memory device are shown in FIGS. 15-20.
  • the control example shown in FIGS. 15 to 20 is Example 1.
  • a preferred example of the method for manufacturing the non-volatile memory element of Example 2 will be described with reference to FIG.
  • the example of FIG. 21 does not limit the manufacturing method of the non-volatile memory element of the second embodiment, and the type of material, the layer thickness, the film forming conditions, and the like can be appropriately changed.
  • the atomic layer deposition method (with the lower electrode 2 made of titanium nitride (TiN), which may be itself a substrate or may be produced on the upper part of another substrate, as a substrate, is used as a substrate.
  • the ALD a first, (iPrCp) to perform a 3 Y and adsorption by multiple irradiation of the yttrium source and the Si semiconductor substrate surface, in order to oxidation by plasma oxygen and argon gas mixture, oxidizing Yttrium (Y 2 O 3 ) is deposited.
  • the interface layer 5 is deposited at 1 nm.
  • TDMAH was adsorbed onto Y 2 O 3 film of the interface layer 5 as a hafnium source, oxidation with a mixed gas plasma oxygen and argon, the hafnium oxide film by repeating this cycle accumulate.
  • Middle (iPrCp) 3 Y a to insert the adsorption of yttrium atoms by irradiation of several times that the yttrium source, a yttrium oxide film in oxidation by irradiation of a mixed gas of plasma oxygen and argon, yttrium 5% doped Ferroelectric 1 composed of hafnium oxide (Y5% -HfO 2 ) is deposited at 7.5 nm.
  • cerium oxide (CeOx) is also used.
  • a buffer layer 4 composed of x 1.6 to 1.9) is deposited at 1 nm.
  • the tungsten layer 3-2 is deposited at 5 nm and the titanium nitride (TiN) layer 3-1 at 30 nm on the buffer layer 4 by a sputtering method to form a multilayer second conductive layer 3 made of TiN / W. ..
  • the feature in the manufacture of the non-volatile storage element of Example 2 is a common matter also in the manufacturing method of the storage element and the storage device of another embodiment of the present invention as long as the non-volatile memory element includes an interface layer.
  • a ferroelectric layer composed of a hafnium-based metal oxide can be produced at a temperature of 400 ° C. or lower, preferably less than 300 ° C., and the ferroelectric layer after deposition is activated and annealed at a temperature of 400 ° C. or lower
  • the characteristics of the ferroelectric layer and the ferroelectric storage element can be improved, and in particular, the activation annealing may be performed at a temperature of 400 ° C. or lower, and thus can be preferably carried out after the storage element and the storage device are manufactured.
  • the storage element and the storage device include copper wiring and an impurity diffusion semiconductor region.
  • Example 3 of the present invention provides a semiconductor storage device including a memory cell in which a ferroelectric storage element is combined with a transistor.
  • a semiconductor storage device including a memory cell in which a ferroelectric storage element is combined with a transistor.
  • a memory cell for example, 1-transistor type memory cell (1T type FeRAM) FeFET, 1-transistor 1 memory cell (1T type 1C type FeRAM), 2 transistor type 2 memory cell (2T type 2C type FeRAM), these memory cells are two-dimensional or three-dimensional.
  • a memory cell array arranged specifically, for example, a NOR type memory cell array.
  • peripheral circuits such as a control circuit for controlling the memory cell array may be included.
  • the semiconductor storage device of the first embodiment of the third embodiment is a 1-transistor memory cell (1T type FeRAM) FeFET.
  • the semiconductor storage device (1 transistor memory cell) includes, for example, a semiconductor layer (first conductive layer), an upper electrode (second conductive layer), a semiconductor layer which is the first conductive layer, and a second conductivity.
  • a buffer layer which is a metal oxide containing metal oxide, preferably has an interface layer composed of a single layer film or a multilayer film between the strong dielectric layer and the semiconductor layer, and the interface layer is more than silicon oxide as the whole interface layer. It has a high dielectric constant, and if the semiconductor layer is present with the strong dielectric layer, it exists below the interface layer, the upper electrode is used as a gate electrode, and if it is present with the strong dielectric layer, the interface layer is used as a gate insulating film. It is characterized by having a channel below the gate insulating film of the semiconductor layer, and sources (regions) and drains (regions) on both sides thereof.
  • the source region or drain region of the semiconductor layer is the first conductive layer, but the source region or drain region can be connected to a so-called source electrode or drain electrode, and the source electrode or drain electrode can be connected. Is sometimes called the lower electrode.
  • FIGS. 22 (a) and 22 (b) schematically show an example of a one-transistor memory cell in a cross-sectional view.
  • FIG. 17A is an example in which the interface layer 5 does not exist
  • FIG. 22B is an example in which the interface layer 5 exists.
  • 1 is a ferroelectric layer
  • 2s is a semiconductor layer (first conductive layer)
  • 3 g is a gate electrode (second conductive layer)
  • 4 is a buffer layer
  • 5 is an interface layer.
  • 6 is a source (region)
  • 7 is a drain (region).
  • a source electrode 6e and a drain electrode 7e may be provided on the source (region) 6 and the drain (region) 7 of the semiconductor layer 2s, respectively.
  • FIG. 22 (a) and 22 (b) schematically show an example of a one-transistor memory cell in a cross-sectional view.
  • FIG. 17A is an example in which the interface layer 5 does not exist
  • FIG. 22B is an example in which
  • the buffer layer 4 is between the ferroelectric layer 1 and the gate electrode (second conductive layer) 3 g, but may be between the interface layer 5 and the ferroelectric layer 1. However, it may be in both of these.
  • the buffer layer 4 is mainly described based on a one-transistor memory cell between the ferroelectric layer 1 and the gate electrode (second conductive layer) 3 g, but the buffer layer 4 is stronger than the interface layer 5. If it is between the dielectric layer 1 and the dielectric layer 1, it is appropriately changed.
  • This one-transistor memory cell is a field-effect transistor (FET) that uses a ferroelectric layer as a gate insulating film, controls the conductance of the FET channel by the direction of polarization of the ferroelectric layer, and is a ferroelectric substance.
  • the state of the FET threshold value (Vth) is stored by controlling the residual polarization of the FET.
  • the operating principle is shown in FIGS. 23 (a) and 23 (b). After applying positive and negative pulse voltages to the gate, the polarization direction of the ferroelectric layer constituting the gate insulating film can be polarized in one direction, and whether the voltage applied to the gate is positive or negative.
  • the direction of polarization differs depending on the type. In the direction of polarization in FIG.
  • the Vth of the FET is relatively shifted in the positive direction (Vth1) due to the negative charge at the interface between the gate insulating film and the semiconductor.
  • Vth is relatively shifted in the negative direction (Vth2) due to the positive charge at the interface between the gate insulating film and the semiconductor.
  • the on state and the off state of the FET can be realized with the same gate voltage, and information can be stored.
  • the drain current-gate voltage characteristic of this transistor has a hysteresis characteristic as shown in FIG. 23 (c).
  • This hysteresis characteristic indicates that the threshold voltage of the transistor changes due to the polarization of the ferroelectric substance. It can be seen that the shift amount of the threshold voltage (drain current-the width of hysteresis in the gate voltage characteristic) is called a memory window, and two or more drain current values can be taken with respect to the voltage in the memory window.
  • the storage element of this one-transistor memory cell is a strong dielectric storage element, and non-volatile storage is possible by applying an electric field, so that power consumption can be reduced.
  • the ferroelectric layer 1 is preferably a ferroelectric layer made of a fluorite-type orthorhombic metal oxide.
  • the metal oxide of the strong dielectric layer 1 is hafnium (Hf), zirconium (Zr), cerium (Ce) or two or more of these elements, particularly hafnium (Hf), zirconium (Zr) or two of these. It is preferably a metal oxide containing an element.
  • Si Strontium
  • Sr Barium
  • rare earth elements Sc, Y, La, Ce, Pr, Nd, Sm, Eu, Gd, Tb, Dy, Ho, Er, Tm.Yb, Lu
  • a metal oxide containing at least one metal element (additional element) selected from the above group is suitable.
  • the amount of the additive metal may be an amount that forms a strong dielectric, and generally, the number of moles of the additive metal is the entire metal oxide containing the additive metal.
  • the total of the metals of the above is 100 mol%, preferably 10 mol% or less, more preferably 0.1 to 10%, and 4 to 9 mol%.
  • the film thickness of the ferroelectric layer 1 is not particularly limited because a suitable film thickness is adopted depending on the application of the non-volatile storage element, but in a preferred embodiment, the film thickness of the ferroelectric layer 1 is set. It may be 1 nm to 100 nm, more preferably 2 nm to 50 nm, and further 2 nm to 20 nm or 2 nm to 5 nm. Hafnium-based metal oxides exhibit excellent ferroelectricity even with a thin film thickness of 10 nm or less compared to conventional ferroelectrics such as PZT, so they are scalable as a ferroelectric layer for non-volatile memory elements. Yes and suitable.
  • the second conductive layer 3 acts as an electrode for applying a voltage to the ferroelectric layer 1, and can be made of a metal, a conductive ceramic, a conductive semiconductor, or the like.
  • Metals include tungsten, titanium, gold, silver, copper, platinum, aluminum, etc.
  • Conductive ceramics include conductive nitrides such as titanium nitride (TiN) and conductive silicides such as nickel die ⁇ (NiSi 2 ). , Conductive oxides such as indium tin oxide (ITO) and the like.
  • the conductive layer (semiconductor layer 2s) on the opposite side to the second conductive layer 3 may be a doped or an intrinsic semiconductor, and examples thereof include silicon and a compound semiconductor.
  • a buffer layer 4 having oxygen ion conductivity exists between the ferroelectric layer 1 and the gate electrode 3g.
  • the buffer layer 4 is made of a normal dielectric material (insulator material) of a metal oxide containing a metal having a plurality of valences exhibiting oxygen ion conductivity.
  • the buffer layer 4 is a ferroelectric layer 1 or a ferroelectric layer 1 because it is an isoelectric material (insulator material) of a metal oxide containing a metal having a plurality of atomic valences and exhibiting oxygen ion conductivity.
  • the chemical potential of oxygen in the buffer layer 4 is preferably smaller than the chemical potential of oxygen in the ferroelectric layer 1.
  • the oxygen vacancies defect density of the buffer layer 4 is preferably smaller than the oxygen vacancies defect density of the ferroelectric layer 1.
  • Oxygen ions can easily move from the buffer layer 4 to the ferroelectric layer 1 to prevent or repair oxygen defects at the interface between the ferroelectric layer 1 or the ferroelectric layer 1 and the conductive layer.
  • the film thickness of the buffer layer 4 is preferably 0.1 nm or more, and may be 0.5 nm or more, 1 nm or more, and 1.5 nm or more.
  • the film thickness of the buffer layer 4 is preferably 10 nm or less, and may be 6 nm or less, 5 nm or less, 4 nm or less, and 3 nm or less.
  • an interface layer 5 composed of a single layer film or a multilayer film is further provided between the semiconductor layer 2s (first conductive layer; lower electrode) and the dielectric layer 1.
  • the interface layer 5 has a higher dielectric constant than silicon oxide as the entire interface layer.
  • the buffer layer 4 is present between the ferroelectric layer 1 and the semiconductor layer 2s (first conductive layer; lower electrode)
  • the interface layer 5 is the semiconductor layer 2s (first conductive layer; lower electrode).
  • the interface layer 5 is made of a high-dielectric material, and preferably has a dielectric constant higher than the dielectric constant of the silicon oxide film (relative permittivity of about 3.9), and particularly preferably the dielectric constant of the silicon nitride film (relative permittivity of about 7.). 8) It is desirable that the dielectric has a higher dielectric constant. Further, it is particularly preferable that it is an oxide film or a silicate film.
  • the dielectric constant of the interface layer 5 is preferably larger than about 3.9 in terms of relative permittivity, and more preferably about 5 or more and about 7.8 or more.
  • the interface layer 5 is in direct contact with the first conductive layer (lower electrode) 2.
  • the surface oxide film may be considered as a part of the interface layer 5.
  • the interface layer 5 is not a single layer film but a multilayer film (composite film), but the portion other than the surface oxide film is higher than that of silicon oxide. It is sufficient that the composite film has a dielectric constant and has a higher dielectric constant than silicon oxide as a whole. It goes without saying that the main body of the interface layer other than the surface oxide film itself may be a multilayer film.
  • the interface layer 5 preferably has a function of suppressing oxygen transfer from the ferroelectric layer 1 to the first conductive layer 2. As a result, the effect of suppressing the occurrence of oxygen defects in the ferroelectric layer 1 is expected.
  • the interface layer 5 is preferably an oxide of a metal constituting the metal oxide of the ferroelectric layer.
  • the strong dielectric layer 1 is an yttrium-doped hafnium-based metal oxide (Y—HfO 2 ), yttrium silicate (YSiO), hafnium silicate (HfSiO), yttrium oxide (Y 2 O 3 ) and the like are preferable.
  • the above-mentioned metals that is, hafnium (Hf) and zirconium (Zr), can be used as the metal constituting the hafnium-based metal oxide containing the additive metal, even if it is not the metal itself constituting the metal oxide of the strong dielectric layer.
  • Cerium (Ce), Aluminum (A1), Silicon (Si), Strontium (Sr), Barium (Ba) or rare earth elements (Sc, Y, La, Ce, Pr, Nd, Sm, Eu, Gd, Tb, Dy , Ho, Er, Tm.Yb, Lu) may be an oxide or silicate.
  • Such an interface layer 5 has chemical similarity to that of the ferroelectric layer 1, can be excellent in interface characteristics, and can also be excellent in film quality of the ferroelectric layer.
  • the semiconductor layer 2s, the source (region) 6, and the drain (region) 7 may have any configuration used in the conventional gate insulating film transistor.
  • the semiconductor layer 2s may be a p-type silicon semiconductor doped with P, As, etc.
  • the source (region) 6 and drain (region) 7 may be an n + -type doped region in which B or the like is heavily doped.
  • the present invention has a unique effect of reducing leakage current and reliability, in particular, improving and improving data rewriting characteristics in a ferroelectric memory 1-transistor memory cell. Furthermore, when a positive voltage is applied to the gate electrode and operated in the direction of lowering the threshold voltage (Vth), which is a problem peculiar to the reliability of the one-transistor memory cell, the channel area of the memory transistor It also has the effect of reducing the phenomenon in which electrons are injected into defects in the strong dielectric layer or the interface by optimizing the thickness of the interface layer and the interface characteristics.
  • Vth threshold voltage
  • the memory transistor has been described by taking an nMOS transistor as an example, but by applying the present invention to a pMOS memory transistor, it is possible to obtain the same reliability as the nMOS transistor, particularly the effect of improving the data rewriting characteristic. Needless to say.
  • Example 3 One preferred example of the memory cell of Example 3 will be described with reference to FIG. 22 (b).
  • ALD atomic layer deposition method
  • this example does not limit the non-volatile memory element of Example 3 and the manufacturing method thereof, and the type of material, layer thickness, film forming conditions and the like can be appropriately changed.
  • the structure as shown in FIG. 22B has a three-layer element structure of a buffer layer / a dielectric layer / an interface layer, and specifically, a gate electrode having a TiN / W multilayer structure (specifically, a gate electrode having a TiN / W multilayer structure (upper electrode) 3 g ferroelectric 1 / a / CeOx buffer layer 4 / Y5% -HfO2 Y-Silicate (Y 2 Si 2 O 7 the source region 6 and drain region 7 in the interface layer 5 / Si semiconductor substrate 2s) of It is a transistor type memory cell (FeFET) having a structure including a lower electrode 2.
  • a gate electrode having a TiN / W multilayer structure specifically, a gate electrode having a TiN / W multilayer structure (upper electrode) 3 g ferroelectric 1 / a / CeOx buffer layer 4 / Y5% -HfO2 Y-Silicate (Y 2 Si 2 O 7 the source region 6 and drain region 7
  • a Si semiconductor substrate 2s formed with the source region 6 and drain region 7 by the CMOS process as the substrate by atomic layer deposition (ALD), originally, (iPrCp) 3 Y a to yttrium source and the Si semiconductor substrate surface and adsorption by a plurality of times of irradiation, by performing the oxidation with a gas mixture of plasma oxygen and argon in order to deposit a yttrium oxide (Y 2 O 3).
  • ALD atomic layer deposition
  • TDMAH tetrakis (dimethylamino) hafnium
  • (iPrCp) 3 Y a to insert the adsorption of yttrium atoms by irradiation of several times that the yttrium source, a yttrium oxide film in oxidation by irradiation of a mixed gas of plasma oxygen and argon, yttrium 5% doped Ferroelectric 1 composed of hafnium oxide (Y5% -HfO2) is deposited at 7.5 nm.
  • cerium oxide (CeOx) is also used.
  • a buffer layer 4 composed of x 1.6 to 1.9) is deposited at 1 nm.
  • the tungsten layer 3-2 is deposited at 5 nm and the titanium nitride (TiN) layer 3-1 at 30 nm on the buffer layer 4 by a sputtering method to form a multilayer second conductive layer 3 made of TiN / W. ..
  • the laminated structure of the interface layer 5 is patterned by a reactive ion etching method to form a gate electrode on the channel region between the source region 6 and the drain region 7 formed on the Si semiconductor substrate 2s.
  • a source / drain electrode material is formed on the Si semiconductor substrate 2s and patterned by a reactive ion etching method to form a source electrode 6e and a drain electrode 7e.
  • the ferroelectric substance 1 is activated by post-annealing at 500 ° C. for 1 minute in a forming gas atmosphere.
  • the activation annealing of the ferroelectric substance 1 may be performed immediately after the ferroelectric substance 1 is deposited, but by performing the activation annealing after the buffer layer 4 is formed and the gate electrode 3 g is formed, the interface layer 5, the ferroelectric substance 1 and the buffer are formed.
  • the quality of the laminated structure of the layer 4 can also be improved.
  • a ferroelectric layer composed of a hafnium-based metal oxide can be produced at a temperature of 400 ° C. or lower, preferably less than 300 ° C., and the ferroelectric layer after deposition is activated and annealed or activated at a temperature of 400 ° C. or lower. Annealing (AA annealing) can improve the characteristics of the ferroelectric layer and the ferroelectric storage element.
  • AA annealing may be performed at a temperature of 400 ° C. or lower, which can be preferably performed after the storage element and storage device are manufactured. .. It is suitable when the storage device includes a copper wiring or an impurity diffusion semiconductor region.
  • the activation annealing for making a phase transition to the ferroelectric layer of the ferroelectric layer composed of the hafnium-based metal oxide is not limited to 400 ° C. or lower. It may be carried out at a temperature of 400 ° C. or higher.
  • the temperature of activation annealing for phase transitioning the metal oxide film to the ferroelectric layer may be 400 ° C. or higher.
  • the semiconductor storage device of the second embodiment of the third embodiment is a 1-conductor 1-capacitor memory cell (1T1C type FeRAM) FeFET, and has one ferroelectric capacitor (ferroelectric memory element) and one selective transistor.
  • a memory cell is composed of the above, and the ferroelectric capacitor includes a first conductive layer, a ferroelectric layer composed of a metal oxide, a second conductive layer, a ferroelectric layer, and a first. It is preferable to have at least a buffer layer which is a metal oxide containing a metal having oxygen ion conductivity and having a plurality of valences, which is present between the conductive layer and / or the second conductive layer.
  • the interface layer has a higher dielectric constant than silicon oxide as a whole, and the interface layer is
  • a buffer layer is present between the first conductive layer and the ferroelectric layer, it is characterized by being present between the first conductive layer and the buffer layer, and the selective transistor includes a source, a drain, and a gate. It is characterized by being a transistor or a bipolar capacitor.
  • FIG. 24A schematically shows an example of a 1-transistor 1-capacitor memory cell in a cross-sectional view.
  • 1 is a strong dielectric layer
  • 2b is a lower electrode (first conductive layer)
  • 3u is an upper electrode (second conductive layer)
  • 4 is a buffer layer
  • 5 is an arbitrary interface layer ().
  • the interface layer is not necessary), and a strong dielectric capacitor FC is formed by these, 6 is a source region, 7 is a drain region, 8 is a gate electrode, and 8i is a gate insulating film, whereby the selection transistor ST Is configured, and the first conductive layer 2 (or the second conductive layer 3) of the strong dielectric capacitor FC and the source region 6 (or drain region 7) of the selection transistor ST are electrically connected by wiring.
  • Reference numeral 11 is a semiconductor layer
  • 12 is an element separation membrane (shallow-trench separation)
  • 13 is an interlayer insulating film. Needless to say, LOCOS separation or other element separation technology may be used for element separation.
  • the structure is such that the ferroelectric capacitor is not placed directly above the plug (off-plug structure), but the ferroelectric capacitor is placed directly above the plug. It may have a plug structure.
  • the buffer layer 4 of the ferroelectric capacitor FC is located between the ferroelectric layer 1 and the upper electrode 3u, but may be located between the ferroelectric layer 1 and the interface layer 5. , Both of these may be present.
  • the description will be based mainly on a 1-transistor 1-capacitor memory cell in which the buffer layer 4 has a ferroelectric capacitor FC between the ferroelectric layer 1 and the upper electrode 3u, but the buffer layer 4 is the interface layer 5. If it is between the capacitor layer 1 and the ferroelectric layer 1, it is appropriately changed.
  • the p-type semiconductor layer 11 is selectively oxidized to form the element separation membrane 12, and in the element region between the element separation membranes 12, the n + type source region sandwiches the gate region. 6.
  • the n + type drain region 7 is formed by selective doping.
  • a gate insulating film 8i is formed on the surface of the semiconductor layer 11 in the channel forming region between the n + type source region 6 and the n + type drain region 7, and a gate electrode 8 is formed on the gate insulating film 8i to form a MIS gate transistor.
  • the essence of the present invention does not change even if the source and drain regions have an LDD structure having a low concentration extension region and a halo structure for suppressing the punch-through effect which is a short channel effect of the FET.
  • the gate insulating film 8i and the gate electrode 10 are covered with an insulating film such as nitride to insulate the gate electrode 10.
  • An interlayer insulating film 13 is formed on the semiconductor layer 11 and the gate portion, and the n + type source region 6 and the n + type drain region 7 of the semiconductor layer 11 are an n + type source extraction region and an n + type, respectively.
  • the bit wire BL above the interlayer insulating film 13 and the ferroelectric capacitor FC are connected to each other via the drain extraction region.
  • the ferroelectric capacitor FC is formed by being laminated on the interlayer insulating film 13, and is composed of a lower electrode 2b, an interface layer 5, a ferroelectric layer 1, a buffer layer 4, and an upper electrode 3u.
  • the interface layer 5 is optional or may not be present.
  • the structure of the ferroelectric capacitor FC may be the same as that of the non-volatile storage element of the first embodiment.
  • the ferroelectric capacitor FC is covered with a second interlayer insulating film 13 to insulate it. Above the second interlayer insulating film 13, the lower electrode 2b is connected to the ground (plate wire) PL via a via. In FIG.
  • the source region 6 is connected to the upper electrode 3u, but it may be connected to the lower electrode 2b and the upper electrode 3u may be connected to the ground (plate wire) PL.
  • the gate electrode 10 of the plurality of selection transistors ST are connected to each other by a word line WL.
  • the lower electrode 2w of the ferroelectric capacitor FC is connected to the source region 6 (or drain region 7) of the selection transistor ST by wiring, and is ferroelectric.
  • the upper electrode 3u of the body capacitor FC is connected to the plate wire PL.
  • the drain region 7 (or source region 6) of the selection transistor ST is connected to the bit line BL, and the gate electrode 8 of the selection transistor ST is connected to the word line WL.
  • a voltage is applied to the ferroelectric capacitor FC to polarize the ferroelectric substance, but the voltage applied to the gate electrode 3g of the selection transistor ST is controlled to turn on the current between the source and drain.
  • the relative polarity of the voltage applied to the ferroelectric capacitor FC can be changed to reverse the direction of polarization of the ferroelectric capacitor, and information can be written. Further, the information is read out by converting the amount of electric charge emitted when a voltage pulse is applied to the ferroelectric capacitor into a voltage by the capacitance of the bit line and detecting it.
  • the direction of polarization of the ferroelectric layer in the ferroelectric memory cell can be controlled by the applied voltage to write, erase, and read information. Since the polarization direction of the ferroelectric layer is maintained even during standby, this memory cell operates as a voltage-driven non-volatile memory cell.
  • This memory cell is a voltage-driven, non-volatile memory cell because the direction of polarization of the ferroelectric layer is maintained even when no current flows. If a large number of 1-transistor and 1-capsule memory cells are arranged vertically and horizontally and connected to each other by plate line PL, bit line BL, and word line WL, each bit line BL, each word line WL, or bit line BL and word line can be connected to each other. Data can be written, erased, and read for each selected transistor ST selected by WL.
  • the ferroelectric capacitor FC is voltage-driven and is a non-volatile storage element, it can be a memory cell with low power consumption.
  • the ferroelectric storage element of the present invention it is a metal oxide containing a metal having oxygen ion conductivity between the ferroelectric layer and an electrode (conductive layer) and having a plurality of valences.
  • DRAM is a conventional volatile memory, it may be replaced partially SRAM Hitoshisae.
  • the buffer layer is made of a normal dielectric material (insulator material) of a metal oxide containing a metal having a plurality of valences exhibiting oxygen ion conductivity.
  • the buffer layer is a ferroelectric material (insulator material) of a metal oxide containing a metal having a plurality of valences exhibiting oxygen ion conductivity, and thus is a ferroelectric layer or a ferroelectric layer and a conductive layer. It has the function of controlling the amount of oxygen defects due to electric field stress at the time of data rewriting at the interface of, and suppressing or repairing the occurrence of oxygen defects, thereby reducing the leakage current, improving the ferroelectric characteristics, and reducing the coercive electric field.
  • the chemical potential of oxygen in the buffer layer is preferably larger than the chemical potential of oxygen in the ferroelectric layer.
  • the oxygen vacancies defect density of the buffer layer is preferably smaller than the oxygen vacancies defect density of the ferroelectric layer. If the chemical potential of oxygen in the buffer layer is larger than the chemical potential of oxygen in the ferroelectric layer, or if the oxygen vacancies defect density of the buffer layer is smaller than the oxygen vacancies defect density of the ferroelectric layer, the buffer layer is strong. Oxygen ions can easily move into the dielectric layer to suppress or repair the occurrence of oxygen defects at the ferroelectric layer or the interface between the ferroelectric layer and the conductive layer 3.
  • the presence of the buffer layer having oxygen ion conductivity between the ferroelectric layer and the electrode (conductive layer) can be improved more than rewriting characteristics, for example, 10 11 times Therefore, there is a possibility that some functions of the conventional volatile memory such as DRAM and SRAM can be replaced with a low power consumption non-volatile memory.
  • the ferroelectric layer is a ferroelectric layer made of a metal oxide.
  • the strong dielectric layer preferably contains hafnium (Hf), zirconium (Zr), cerium (Ce) or two or more of these elements, in particular hafnium (Hf), zirconium (Zr) or these two elements. It is a metal oxide containing.
  • a metal oxide containing at least one metal element selected from the above group is suitable.
  • the amount of the additive element may be an amount that forms a strong dielectric, and generally, the number of moles of the additive metal element is the metal oxide containing the additive metal.
  • the total of all the metals is 100 mol%, preferably 10 mol% or less, more preferably 0.1 to 10%, and 4 to 9 mol%.
  • the film thickness of the ferroelectric layer is not particularly limited because a suitable film thickness is adopted depending on the application of the non-volatile storage element, but in a preferred embodiment, the film thickness of the ferroelectric layer 1 is 1 nm. It may be up to 100 nm, more preferably 2 nm to 50 nm, further 2 nm to 20 nm or 2 nm to 10 nm. Hafnium-based metal oxides exhibit excellent ferroelectricity even with a thin film thickness of 10 nm or less compared to conventional ferroelectrics such as PZT, so they are scalable as a ferroelectric layer for non-volatile memory elements. Yes and suitable.
  • the interface layer is composed of a single layer film or a multilayer film, and has a higher dielectric constant than silicon oxide as a whole.
  • the interface layer is made of a normal dielectric material, and the dielectric constant of the silicon oxide film (relative permittivity is about 3). .9) It is preferable to have a dielectric constant larger than that, and particularly preferably an oxide film or a silicate film having a high dielectric constant equal to or higher than the dielectric constant of the silicon nitride film (relative permittivity of about 7.8).
  • the interface layer 5 is preferably an oxide of a metal constituting the metal oxide of the ferroelectric layer.
  • the strong dielectric layer 1 is an yttrium-doped hafnium-based metal oxide (Y—HfO 2 ), yttrium silicate (YSiO), hafnium silicate (HfSiO), yttrium oxide (Y 2 O 3 ) and the like are preferable.
  • Such an interface layer 5 has chemical similarity to the ferroelectric layer 1, can be excellent in interface characteristics, is also excellent in film quality of the ferroelectric layer, and is a ferroelectric substance at low voltage operation. The characteristics can be improved.
  • the interface layer suppresses the tunneling current of electrons injected from the FeFET channel at the time of writing by the relative thickening of the interface layer (tunnel insulating film), and as a result, it is possible to improve the deterioration of the data rewriting characteristic.
  • the interface layer is preferably in direct contact with the first conductive layer (lower electrode).
  • the surface oxide film may be considered as a part of the interface layer.
  • the interface layer is not a single layer film but a multilayer film (composite film), but the composite film as a whole has a higher dielectric constant than silicon oxide. I just need to be there. It goes without saying that the main body of the interface layer other than the surface oxide film itself may be a multilayer film.
  • the interface layer preferably has a function of suppressing oxygen transfer from the ferroelectric layer to the first conductive layer side. This is expected to have the effect of suppressing the occurrence of oxygen defects in the ferroelectric layer.
  • the electrode (conductive layer) can be made of a metal such as tungsten or titanium, conductive ceramics, a conductive semiconductor, or the like, and in particular, the lower electrode of the strong dielectric layer is such as Nikke Dile ⁇ (NiSi 2 ). It is a preferable conductive material because the conductive silicide is excellent in the film quality of the hafnium-based metal oxide produced above it. Further, a two-layer structure electrode such as TiN / W may be used.
  • a ferroelectric layer composed of a hafnium-based metal oxide can be produced at a temperature of 400 ° C. or lower, preferably less than 300 ° C., and the ferroelectric layer after deposition is activated and annealed at a temperature of 400 ° C. or lower to obtain ferroelectricity.
  • the characteristics of the body layer and the ferroelectric storage element can be improved, and in particular, the activation annealing may be performed at a temperature of 400 ° C. or lower, and thus can be preferably carried out after the storage element and the storage device are manufactured.
  • the activation annealing is not limited to 400 ° C. or lower, and may be performed at a temperature of 400 ° C. or higher.
  • the semiconductor storage device of the third embodiment of the third embodiment is a 2-transistor 2-capacitor memory cell (2T2C type FeRAM) FeFET, and is a 2T2C type 2T2C type that stores one data in pairs of two 1T1C memory cells. It is a memory cell.
  • 2T2C type FeRAM 2-transistor 2-capacitor memory cell
  • the 2T2C type capacitor memory cell (2T2C type FeRAM) is composed of two left and right 1T1C type memory cells, but each of the two 1T1C type memory cells is composed of two 1T1C type memory cells. It consists of a selection transistor ST and a ferroelectric capacitor FC.
  • the 2-transistor 2-capsule memory cell has one word line WL and two bit line BLs (one pair), and one 1T1C type memory cell sharing the word line WL is on one bit line BL and the other is on the other bit line BL.
  • a 1T1C type memory cell is connected to one bit line / BL.
  • FIG. 25B shows a write operation and a read operation of the 2T2C type FeRAM.
  • voltages are applied to the word line WL, the plate line PL, and the two bit lines BL and / BL to the selected memory cell as shown in the figure, respectively, and V 1 and V 2 are respectively.
  • This is the voltage applied to the ferroelectric capacitor FC1 and the ferroelectric capacitor FC2.
  • Each of t 1 to t 4 represents a time (time).
  • FIG. 23 can be referred to for the memory cell structure itself.
  • each one-transistor one-capacitor memory cell is the same as the memory cell of the second embodiment, and the memory. Only the connection method (wiring) between the cells is different, and FIG. 23 can be referred to for the structure of the memory cell itself.
  • the ferroelectric capacitor is a voltage-driven and non-volatile storage element, it can be a memory cell with low power consumption.
  • the ferroelectric storage element is a metal oxide containing a metal having oxygen ion conductivity between a ferroelectric layer and an electrode (conductive layer) and having a plurality of valences according to the present invention. If the rewriting characteristics can be remarkably improved by the presence of the buffer layer, even a part of the conventional volatile memory DRAM, SRAM, etc. can be replaced.
  • the buffer layer is made of a metal oxide containing a metal having a plurality of valences showing oxygen ion conductivity.
  • the buffer layer is a metal oxide containing a metal having a plurality of valences exhibiting oxygen ion conductivity, and is caused by an electric field stress at the time of data rewriting at the ferroelectric layer or the interface between the ferroelectric layer and the conductive layer. It has a function of preventing or repairing oxygen defects, thereby reducing leakage current, improving ferroelectric characteristics, reducing coercive electric field, and improving rewriting characteristics.
  • the chemical potential of oxygen in the buffer layer is preferably larger than the chemical potential of oxygen in the ferroelectric layer.
  • the oxygen vacancies defect density of the buffer layer is preferably smaller than the oxygen vacancies defect density of the ferroelectric layer. If the chemical potential of oxygen in the buffer layer is larger than the chemical potential of oxygen in the ferroelectric layer, or if the oxygen vacancies defect density of the buffer layer is smaller than the oxygen vacancies defect density of the ferroelectric layer, the buffer layer is strong. Oxygen ions can easily move into the dielectric layer to prevent or repair oxygen defects at the ferroelectric layer or at the interface between the ferroelectric layer and the conductive layer 3.
  • the normal dielectric material which is a metal oxide containing a metal having a plurality of valences indicating oxygen ion conductivity of the buffer layer
  • insulator material which is a metal oxide containing a metal having a plurality of valences indicating oxygen ion conductivity of the buffer layer
  • zirconium oxide film titanium oxide film, yttria-stabilized zirconia film or rare earths. Element oxide films and the like can be applied.
  • the ferroelectric layer of the ferroelectric capacitor is a ferroelectric layer made of a metal oxide.
  • the strong dielectric layer is preferably hafnium (Hf), zirconium (Zr), cerium (Ce) or two or more of these elements, preferably hafnium (Hf), zirconium (Zr) or two of these elements. It is a metal oxide containing.
  • a metal oxide containing at least one metal element selected from the group consisting of is suitable.
  • the amount of the additive metal may be an amount that forms a strong dielectric, and generally, the number of moles of the additive metal is the entire metal oxide containing the additive metal.
  • the total of the metals of the above is 100 mol%, preferably 10 mol% or less, more preferably 0.1 to 10%, and 4 to 9 mol%.
  • the film thickness of the ferroelectric layer is not particularly limited because a suitable film thickness is adopted depending on the application of the non-volatile storage element, but in a preferred embodiment, the film thickness of the ferroelectric layer 1 is 1 nm. It may be ⁇ 100 nm, more preferably 2 nm ⁇ 50 nm, further 2 nm ⁇ 20 nm or 2 nm ⁇ 10 nm. Hafnium-based metal oxides exhibit excellent ferroelectricity even with a thin film thickness of 10 nm or less compared to conventional ferroelectrics such as PZT, so they are scalable as a ferroelectric layer for non-volatile memory elements. Yes and suitable.
  • the interface layer is preferably a high dielectric film having a dielectric constant greater than that of the silicon nitride film, particularly an oxide film or a silicate film. Since the interface layer has a high dielectric constant, the partial pressure applied to the ferroelectric layer among the applied voltages can be increased.
  • Such an interface layer may be an insulator having a high dielectric constant.
  • the strong dielectric layer is yttrium-doped hafnium-based metal oxide (Y—HfO 2 ), yttrium silicate (YSiO) hafnium. silicate (HfSiO), yttrium oxide (Y 2 O 3), etc. are preferable.
  • the interface layer is preferably in direct contact with the first conductive layer (lower electrode).
  • the surface oxide film may be considered as a part of the interface layer.
  • the interface layer is not a single layer film but a multilayer film (composite film), but the composite film as a whole has a higher dielectric constant than silicon oxide. I just need to be there. It goes without saying that the main body of the interface layer other than the surface oxide film itself may be a multilayer film.
  • the interface layer preferably has a function of suppressing oxygen transfer from the ferroelectric layer to the first conductive layer side. This is expected to have the effect of suppressing the occurrence of oxygen defects in the ferroelectric layer.
  • the electrode (conductive layer) can be made of a metal such as tungsten or titanium, conductive ceramics, a conductive semiconductor, or the like, and in particular, the lower electrode of the strong dielectric layer is conductive such as nickel die VDD (NiSi 2). It is a preferable conductive material because the property ⁇ is excellent in the film quality of the hafnium-based metal oxide produced above it.
  • a ferroelectric layer composed of a hafnium-based metal oxide can be produced at a temperature of 400 ° C. or lower, preferably less than 300 ° C., and the ferroelectric layer after deposition is activated and annealed at a temperature of 400 ° C. or lower to obtain ferroelectricity.
  • the characteristics of the body layer and the ferroelectric storage element can be improved, and in particular, the activation annealing may be performed at a temperature of 400 ° C. or lower, and thus can be preferably carried out after the storage element and the storage device are manufactured.
  • the activation annealing is not limited to 400 ° C. or lower, and may be performed at a temperature of 400 ° C. or higher.
  • the semiconductor storage device of the fourth embodiment of the third embodiment is an example of a NOR type memory cell array.
  • the types of memory cell array are roughly classified into NOR type and NAND type, but the access method to the cell, the cell area, and the application are mainly different. Random access is possible for NOR-type cells, but the cell area is larger than that for NAND. On the other hand, in the NAND cell, random access is not possible and serial access is used, but an extremely small cell area can be realized.
  • FIG. 26 shows the layout of a source-separated NOR type cell assuming a 1T cell (FeFET).
  • the word line WL is connected to the gate of the FeFET
  • the bit line BL is connected to the drain
  • the source line SL is connected to the source.
  • the source separation type is characterized in that the source of the memory cell is common only to the selected source line SL, and the non-selected source line can be controlled independently.
  • FIG. 27 shows a NOR type cell having a plate structure.
  • the plate wire PL is common to each block, and the bit wire BL is not grounded but can be applied with an electric potential.
  • the memory cell is a 1T type memory cell, but it may be a 1T1C type, a 2T2C type, or the like.
  • the NOR type is inferior to the NAND type in the degree of integration, but since the access speed to the memory cell is faster than the NAND type, it is used as a code storage for a microcontroller or the like.
  • the direction of polarization of the ferroelectric layer constituting the gate insulating film of the memory cell transistor can be controlled by applying a gate voltage, and the threshold value (Vth) of FeFET can be controlled. Write and erase is possible.
  • Vth threshold value
  • the ferroelectric memory cell constituting this NOR type memory cell array may be the semiconductor storage device of the first to third embodiments. Therefore, in a NOR-type memory cell array using a ferroelectric material, it is a metal oxide containing a metal having oxygen ion conductivity between the ferroelectric layer and the electrode (conductive layer) and having a plurality of valences. By inserting a buffer layer, damage to the ferroelectric layer due to voltage stress during writing can be repaired, leakage current can be reduced, and good device characteristics, especially reliability, can be achieved.
  • ferroelectric material when a hafnium-based metal oxide is used as the ferroelectric material, excellent ferroelectricity can be exhibited even with a thin film thickness, so that it is scalable, power consumption can be reduced, and it can be mixedly mounted on advanced CMOS logic. It will be possible. Further, an interface layer (single layer film or multilayer film) of a high dielectric material may be formed between the ferroelectric layer and the other electrode (conductive layer), but the entire interface layer has a higher dielectric constant than silicon oxide. ), Even in the case of the same gate applied voltage, the applied voltage applied to the ferroelectric layer can be made relatively high, so that the gate applied voltage can be made relatively low. It has the effect of reducing power consumption.
  • the memory cell constituting the NOR type memory cell array may be any of the semiconductor storage devices of the first to third embodiments, the description of the first to third embodiments is referred to for the details of the configuration. To. Needless to say, in the NOR type memory cell of the present invention, multi-value storage that stores information of 2 bits or more in one transistor cell is also possible.
  • a ferroelectric layer composed of a hafnium-based metal oxide can be produced at a temperature of 400 ° C. or lower, preferably less than 300 ° C., and the ferroelectric layer after deposition is activated and annealed at a temperature of 400 ° C. or lower to obtain ferroelectricity.
  • the characteristics of the body layer and the ferroelectric storage element can be improved, and in particular, the activation annealing may be performed at a temperature of 400 ° C. or lower, and thus can be preferably performed after the storage element and the storage device are manufactured.
  • the activation annealing for making a phase transition to the ferroelectric layer of the ferroelectric layer composed of the hafnium-based metal oxide is not limited to 400 ° C. or lower. It may be carried out at a temperature of 400 ° C. or higher. In particular, when a transistor type memory cell (FeFET) is formed on the front end, the temperature of activation annealing for phase transitioning the metal oxide film to the ferroelectric layer may be 400 ° C. or higher.
  • Example 4 FeFET and 2D-FeNAND, 3D-FeNAND
  • the semiconductor storage device according to the fourth embodiment will be described with reference to the drawings (FIGS. 22, 28 to 30).
  • a 1T type ferroelectric transistor (FeFET) is provided as a memory cell
  • a type ferroelectric NAND (Fe NAND) is provided as a memory cell array
  • FIG. 28 shows a conceptual diagram of the FeN NAND memory array.
  • One NAND string consists of a FeFET connected in series and two selection elements arranged at both ends of the strings.
  • the selection element on the bit line side is referred to as SDG
  • the selection element on the source line side is referred to as SGS.
  • the figure shows an example in which 64 word lines WL are connected in series.
  • a MOS transistor is usually used as the selection element, but a selection element having a FeFET structure similar to that of a memory cell may be used. In that case, the threshold voltage (Vth) of the FeFET is set for the selection element.
  • the NAND memory cell array may be a two-dimensional Fe NAND in which the NAND strings are arranged in a plane or a three-dimensional Fe NAND in which the direction of the strings is arranged perpendicular to the substrate surface, and the essence of the present invention can be applied. Needless to say.
  • the FeN NAND memory chip includes a memory cell array based on a NAND string in which FeFETs are connected in series, and a peripheral circuit PC provided around the memory cell array.
  • the memory cell array includes a plurality of memory blocks MBi arranged in one direction. Each of these memory blocks comprises a plurality of pages.
  • the data read process and the data write process are executed for each page, and the data erase process is executed for each memory block.
  • the peripheral circuit PC generates a voltage in response to an instruction received from the outside, applies it to the memory cell array, and executes data read processing, writing processing, erasing processing, and the like for a designated page or memory block.
  • the NAND memory cell string and the two-dimensional NAND in which the memory cell strings are arranged parallel to the substrate surface are three-dimensional NAND in which the memory cell strings are arranged vertically in the substrate surface (FIG. 29, FIG. 30) is targeted.
  • the threshold voltage Vth of the transistor is low in the programmed state (writing state), the voltage Vpp of the upper electrode and the voltage 0V of the lower electrode, and the threshold voltage of the transistor in the erasing state.
  • Vth is high
  • the voltage of the upper electrode is 0V
  • the voltage of the lower electrode is Vpp.
  • the memory cell is a memory transistor FeFET including a semiconductor layer 2s that functions as a lower electrode region, a gate insulating film including a strong dielectric film 1, and a gate electrode 3g that functions as an upper electrode. It is possible to store bit (2 value), 2 bit (4 value), 3 bit (8 value), and 4 bit (16 value) information.
  • Vpp means the write voltage or erase voltage of FeFET.
  • the threshold value (Vth) of the memory transistor is low, and in the erase state, Vth is relatively high.
  • Vth the threshold value of the memory transistor
  • Vth is relatively high.
  • a voltage intermediate between Vth in the writing state and the erasing state is applied to the gate electrode as a reading voltage, the FeFET current is turned off in the erasing state, and the FeFET current is turned on in the writing state, and information can be read. become.
  • ferroelectric layer of the FeFET element for example, a Y-doped hafnium oxide film is used, but other ferroelectric materials such as hafnium (Hf) and oxygen (O) are the main components, and silicon (Si) magnesium (Mg), It may be a film or the like to which at least one of aluminum (Al), barium (Ba), lantern (La) and zirconium (Zr) is added. Further, if the process conditions are devised, a ferroelectric film can be formed even in the case of a hafnium oxide film that is not doped with additive elements.
  • the interface layer may be composed of a single layer film or a multilayer film, but the interface layer as a whole has a higher dielectric constant than silicon oxide, and for example, a high dielectric constant oxide film or a silicate film is desirable.
  • a high dielectric constant oxide film or a silicate film is desirable.
  • the ferroelectric layer is Y-doped hafnium oxide film, an yttrium silicate film (YSiO film), Y 2 0 3 film, a hafnium silicate film (HfSiO film) is preferable.
  • the interface layer is preferably in direct contact with the first conductive layer (lower electrode). Since a very thin surface oxide film is likely to be formed on the surface of the first conductive layer (lower electrode), in that case, the surface oxide film can be considered as a part of the interface layer, and the composite film as a whole is silicon oxide. It suffices to have a higher dielectric constant.
  • the main body of the interface layer other than the surface oxide film itself may be a multilayer film.
  • the interface layer preferably has a function of suppressing oxygen transfer from the ferroelectric layer to the first conductive layer side.
  • the threshold voltage (Vth) window width of the FeFET becomes narrower and deteriorates, and information cannot be read. It is known to occur.
  • Vth threshold voltage
  • defects occur in the ferroelectric film and at the interface between the ferroelectric film and the interface layer, or between the interface layer and the lower electrode (Si channel forming region in the case of FeFET).
  • the data rewriting characteristic deteriorates due to the leakage current of the FeFET element that is generated and increases as a result.
  • the Vth is increased by the electrons tunneled into the ferroelectric layer of the FeFET from the channel at the same time, and the lowered Vth is increased at the time of writing, so that the data rewriting characteristic is deteriorated. The hypothesis that this will occur has been pointed out.
  • the memory cell is provided with the FeFET element having the advanced buffer layer structure described in the second embodiment.
  • the lower electrode is a Si substrate 2s
  • the interface layer 5 is a yttrium silicate film
  • the ferroelectric film 1 is a Y-doped hafnium oxide film
  • the buffer layer 4 is a cerium oxide (CeO x ) film
  • the upper electrode. 3 g is W / TiN.
  • the interface layer 5 shown in Example 2 is inserted into the advanced buffer layer structure.
  • the interface layer 5 improves the ferroelectric characteristics in low voltage operation, and at the same time, the tunnel current of electrons injected from the FeFET channel at the time of writing is relative to the interface layer (tunnel insulating film). It is suppressed by thickening the film, and as a result, it is possible to improve the deterioration of data rewriting characteristics.
  • the buffer layer 4 such as CeO x is formed in the ferroelectric layer 1, for example, the Y-doped hafnium oxide film in the ferroelectric layer 1 or at the electrode interface due to the electric field stress generated at the time of data rewriting as the number of data rewriting increases. Compensates and reduces oxygen defects formed in the data, resulting in improved data rewriting characteristics.
  • FIG. 28 shows an example of a memory string of FeNAND using FeFET.
  • FIG. 28 shows two memory strings. Each memory string is configured by connecting the FeFET memory cells MC described with reference to FIG. 22 in series, and both ends of the string are composed of selection transistors ST. The Vth of the memory cell MC changes according to the direction of spontaneous polarization of the ferroelectric film.
  • FeN NAND is composed of a plurality of FeFET memory strings, and like NAND flash memory, the cell area is small and low cost can be expected, but it is limited to serial access and random access is not possible.
  • FIG. 29 shows a conceptual diagram of the main circuit configuration of FeNAND.
  • FIG. 29 assumes FeNAND with a three-dimensional structure.
  • a word line WL is connected to each of the gate electrodes of a plurality of memory cells belonging to the memory string MU.
  • Each of these word line WLs is commonly connected to all memory string MUs in one memory finger MF.
  • the plurality of word lines connected to one memory finger MF are commonly connected to the plurality of word lines connected to the remaining memory finger MFs, respectively.
  • a plurality of memory cells commonly connected to one word line WL form a page.
  • the selection transistor is a field effect transistor including a semiconductor layer, a gate insulating film, and a gate electrode that function as a channel region.
  • Selected gate wires SGD, SGS are connected to the gate electrodes of the selective transistors (STD, STS), respectively.
  • the selection gate lines (SGD, SGS) are commonly connected to all the selection transistors (STD, STS) in one memory finger MF, respectively.
  • the plurality of drain selection lines SGD in one memory block MBi are independently connected to the peripheral circuit PC for each memory finger MF.
  • the source selection line SGS connected to one memory finger MF is commonly connected to the source selection line SGS connected to the remaining memory finger MF.
  • FIG. 30 is a schematic perspective view showing the configuration of the memory finger MF. Further, FIG. 31 shows the cross-sectional structure of the main part of the three-dimensional FeNAND.
  • the memory finger MF is provided on the substrate 21.
  • the memory finger MF is provided between the plurality of conductive layers 22 arranged in the Z direction, the semiconductor layer 23 extending in the Z direction and facing the plurality of conductive layers 22, and the conductive layer 22 and the semiconductor layer 23.
  • the gate insulating film 24 is provided. In this configuration, the intersecting portions of the conductive layer 22 and the semiconductor layer 23 each function as a memory cell MC.
  • the substrate 21 is, for example, a semiconductor substrate made of single crystal silicon (Si) or the like.
  • the substrate 21 has, for example, a double-well structure having an n-type impurity layer on the upper surface of the semiconductor substrate and a p-type impurity layer in the n-type impurity layer.
  • the conductive layer 22 is a plate-shaped conductive layer extending in the X direction, and is made of, for example, a laminated film of titanium nitride (TiN) and tungsten (W).
  • the conductive layer 22 covers the side surface of the semiconductor layer 23 from the X direction and the Y direction, respectively, and is the gate electrode of the word wire WL and the memory cell MC, or the selective gate wire (SGD, SGS) and the selective transistor (STD, STS). Functions as a gate electrode.
  • the conductive layer 22 is connected to contacts 31 and 32 extending in the Z direction at the ends in the X direction, respectively, and is connected to the peripheral circuit PC via the contacts 31 and 32.
  • the semiconductor layer 23 is a substantially cylindrical or substantially cylindrical semiconductor layer extending in the Z direction, and is made of, for example, polysilicon (p—Si) or the like.
  • the semiconductor layer 23 functions as a channel region of the memory cell and the selection transistor (STD, STS).
  • the upper end of the semiconductor layer 23 is connected to the bit wire BL extending in the Y direction via the contact 22.
  • the lower end of the semiconductor layer 23 is connected to the surface of the substrate 21 and the source line SL extending in the Y direction via the wiring LI extending in the Z direction and the X direction.
  • the lower end of the semiconductor layer 203 is connected to the wiring LI via the upper surface of the substrate 21, but it may be connected through other wiring or the like.
  • FIG. 31 is a cross-sectional structure diagram of a three-dimensional FeNAND, in which a bit line (BL) is arranged at the upper part and a source line (SL) is arranged at the lower part, and a ferroelectric film is embedded along the hole.
  • the notation of is conceptually showing the polarization direction of the ferroelectric material.
  • FeN NAND is expected to have lower power consumption because the write / erase voltage is significantly reduced as compared with the three-dimensional NAND flash memory.
  • oxygen defects formed in the ferroelectric layer or at the electrode interface due to electric field stress at the time of data rewriting are removed by supplying oxygen ions from the buffer layer to oxygen in the ferroelectric layer or at the interface.
  • the amount of defects is controlled to improve the leakage current, the ferroelectric layer film quality, and the like, and as a result, the number of data rewrites is greatly improved.
  • the first conductive layer having a fluorite structure similar to the hafnium oxide-based ferroelectric layer a high-dielectric silicate having a relatively higher dielectric constant than the silicon oxide film between the lower conductive layer and the ferroelectric layer.
  • an interface layer such as a high-dielectric dielectric film, it becomes possible to apply a polarization inversion electric field to the ferroelectric layer at a low voltage, and as a result, the voltage applied to the ferroelectric film. It has the unique effect of reducing stress, reducing power consumption, and significantly improving the number of rewrites.
  • Example 5 FTJ element and cross-point memory
  • the semiconductor storage device according to the fifth embodiment will be described with reference to the drawing (FIG. 32). Further, in the present embodiment, an FTJ memory including a Ferroelectric Tunnel Junction (FTJ) element as a memory cell and a cross-point type memory cell array will be described with reference to the drawings (FIGS. 33 to 36). ..
  • FTJ Ferroelectric Tunnel Junction
  • FIG. 32 shows a conceptual diagram of the principle of the FTJ memory.
  • the basic structure is a three-layer structure of a lower electrode / a ferroelectric thin film / an upper electrode (M / FE / M), and the ferroelectric thin film FE is thinned to 10 nm or less to function as a tunnel insulating film.
  • a non-volatile memory operation is performed by utilizing a physical phenomenon in which the potential barrier for tunnel electrons at the interface between the ferroelectric thin film FE and the metal electrode M is modulated by the polarization direction of the ferroelectric film FE.
  • the FTJ element is characterized by being a non-destructive readout ferroelectric memory, and the readout of the ferroelectric capacitor constituting the conventional 1T1C type and 2T2C type ferroelectric memory is FTJ with respect to the decay readout. It is an advantage of the element.
  • FIG. 33 With respect to the data rewriting characteristics (Endurance) of the FTJ element, the factors of deterioration of the data rewriting characteristics as the number of times of data rewriting increases are schematically shown in FIG. 33.
  • a silicon oxide (SiO 2 ) film may be used as an interface layer between the ferroelectric layer and the lower electrode.
  • the memory cell is provided with the FTJ element having the advanced buffer layer structure shown in FIG. 14 described in the second embodiment.
  • the lower electrode 2 is a NiSi 2 electrode
  • the interface layer 5 is an yttrium silicate (YSiO silicate) film
  • the ferroelectric film 1 is a Y-doped hafnium oxide (YHO) film
  • the buffer layer 4 is a cerium oxide (CeO x ) film
  • the electrode 3 is a W / TiN or TiN film.
  • the YHO film 1 having a diameter of 10 nm or less is carefully formed by an atomic layer transport method (ALD method), a sputtering method, a pulse CVD method, or the like.
  • the basic structure of the FTJ element shown in FIG. 14 has a structure in which the interface layer 5 of the high dielectric film is inserted.
  • the interface layer 5 improves the ferroelectric characteristics at a low voltage
  • the tunnel barrier has a two-layer film structure, so that the potential barrier of the tunnel electrons can be increased, so that the OFF current at the time of reading is reduced.
  • the ON / OFF ratio of the read current of the FTJ element can be greatly improved.
  • FIG. 34 shows a conceptual diagram of the crosspoint memory CPM.
  • the cross-point memory CPM has a peripheral circuit PC and a memory cell array MCi, and in the cell layout of the memory cell array MCi, the memory cell MC is arranged at a cross point in which the bit line BL and the word line WL are vertically arranged two-dimensionally. It is one of the memory cell array structures that has a cross-point structure and can be laid out with the smallest dimensions.
  • the FTJ element shown in this embodiment since the FTJ element exhibits diode-like rectification characteristics by inserting the interface layer, a memory cell having self-rectification characteristics without using a selection element can be realized by the FTJ element itself.
  • the layout shown in FIG. 34 has a two-dimensional configuration in a parallel manner in the plane, it is possible to realize a three-dimensional crosspoint memory in which FTJ elements are further laminated in the plane in the vertical Z direction. It is possible. Since this three-dimensional cross-point memory can substantially reduce the cell area with respect to the two-dimensional cross-point memory cell, it also has an effect of further reducing the bit cost.
  • the memory cell it is possible to realize a cross-point memory with a 1S1F type memory cell separately provided with a rectifying element such as a diode in addition to the FTJ element, and further, it is possible to improve the ON / OFF characteristics of the memory cell. Yes, a large capacity crosspoint memory can be realized.
  • the strong dielectric layer applied to the FTJ memory cell showed a Y-doped hafnium oxide film, but other examples such as HZO (Hf 0.5 Zr 0.5 O 2 ) and HSO (SiHfO), hafnium (Hf) and oxygen (O).
  • HZO Hf 0.5 Zr 0.5 O 2
  • HSO SiHfO
  • hafnium Hf
  • oxygen O
  • Si silicon
  • Mg silicon
  • Al aluminum
  • Ba barium
  • La lantern
  • Zr zirconium
  • the buffer layer is an insulating film which is a metal oxide containing a metal having a plurality of valences having oxygen ion conductivity, and is a zirconium oxide film other than the cerium oxide film (CeO x; x1.5 to 2.0). , Titanium oxide film, yttria-stabilized zirconia film, rare earth element oxide film, etc.
  • the interface layer may be composed of a single layer film or a multilayer film, but the interface layer as a whole has a higher dielectric constant than silicon oxide, and for example, a high dielectric constant oxide film or a silicate film is preferable, and a strong dielectric material is used. If the layer is Y-doped hafnium oxide film, an yttrium silicate film (YSiO), hafnium silicate film, yttrium hafnium silicate film (YHSiO), Y 2 0 3 film or the like is desirable.
  • YSiO yttrium silicate film
  • hafnium silicate film hafnium silicate film
  • YHSiO yttrium hafnium silicate film
  • the interface layer is preferably in direct contact with the first conductive layer (lower electrode). Since a very thin surface oxide film is likely to be formed on the surface of the first conductive layer (lower electrode), in that case, the surface oxide film can be considered as a part of the interface layer, and the composite film as a whole is silicon oxide. It suffices to have a higher dielectric constant.
  • the main body of the interface layer other than the surface oxide film itself may be a multilayer film.
  • the interface layer preferably has a function of suppressing oxygen transfer from the ferroelectric layer to the first conductive layer side.
  • FIG. 35 shows a crosspoint memory device according to this embodiment.
  • At least a peripheral circuit PC provided around the memory cell array MCi and the memory cell array MCi is provided.
  • the memory cell array includes a plurality of word line WLs, a plurality of bit lines BL intersecting the plurality of word line WLs, and a plurality of memory cells MC connected to these wirings.
  • a plurality of memory cells MC connected as one word line WL form a page.
  • the peripheral circuit PC generates a voltage in response to an instruction received from the outside and applies it to the memory cell array MCi to perform data writing processing, reading processing, erasing processing, rewake-up processing, etc. for the specified page or the like. Execute.
  • FIG. 36 shows a conceptual diagram of brain-type memory (neuromorphic memory) application as a specific application example of crosspoint memory. It is possible to imitate an ultra-low power consumption analog arithmetic function that imitates information processing in the human brain with a crosspoint memory.
  • FIG. 36 and the arithmetic function of human nerve cells are shown as an analogy with crosspoint memory.
  • the crosspoint memory cell array corresponds to one neuron
  • the word line corresponds to the axon (axon)
  • the bit line corresponds to the dendrite (dendride).
  • the human brain operates in massively parallel. However, in a normal von Neumann type digital memory, it is difficult to imitate the brain type because one or several bit lines are usually output for each word line.
  • the output current to the bit line is an analog sense of the sum of the currents from all the FTJ elements connected to the bit line with a sense amplifier. Then, it is operated by a method of outputting it as an input signal to the next neuron.
  • the leakage current of the crosspoint cell array and the number of data rewrites can be improved. ..
  • oxygen ions are supplied from the buffer layer to the oxygen defects formed in the ferroelectric layer or at the electrode interface due to the electric field stress at the time of data rewriting, and in the ferroelectric layer.
  • the leak current, ferroelectric layer film quality, etc. are improved, and as a result, the ON / OFF ratio at the time of reading is increased and the number of data rewrites is greatly improved. It will be possible.
  • a NiSi 2 electrode having a fluorite structure similar to the hafnium oxide ferroelectric layer is used, and as the first conductive layer, the dielectric constant is relative to that of the silicon oxide film between the lower conductive layer and the ferroelectric layer.
  • the ferroelectric element has the buffer layer structure shown in the present invention or the strong buffer layer structure having the advanced buffer layer structure. Needless to say, the present invention can be applied even when the dielectric capacitor and FeFET are applied to the brain-type memory.
  • Example 6 Non-volatile logic, non-volatile power gating
  • the semiconductor storage device according to the sixth embodiment will be described with reference to the drawings (FIGS. 37 to 43).
  • a buffer layer structure ferroelectric element such as a capacitor, an FTJ element, or a FeFET
  • a non-volatile logic which is a low power consumption technology of the logic
  • a non-volatile SRAM a non-volatile SRAM
  • a non-volatile latch / flip prop and the like.
  • an example of application to an ultra-low power consumption microcontroller is also shown.
  • a latch circuit As a data storage circuit capable of high-speed operation, there is a latch circuit in which the input and output of a pair of inverters are cross-connected.
  • the latch circuit is used for element circuits constituting flip-flops, memory cells of SRAM, and the like.
  • Such a latch circuit is itself a volatile data storage circuit, and when the power supply is cut off, the retained data is lost. Therefore, a non-volatile data storage circuit has been proposed.
  • FIG. 37 shows the basic concept and data flow of a non-volatile SRAM using a ferroelectric capacitor.
  • the non-volatile SRAM cell is composed of a volatile SRAM (6T SRAM) cell portion composed of six logic transistors and a non-volatile ferroelectric storage element (for example, a capacitor) portion.
  • 6T SRAM volatile SRAM
  • a non-volatile ferroelectric storage element for example, a capacitor
  • FIG. 38 shows the circuit unit of the non-volatile SRAM. It consists of a 6-transistor SRAM cell, two ferroelectric capacitors and two selective transistors. When the power is turned on, two gate-controlled selective transistors separate the ferroelectric capacitor from the SRAM portion.
  • CMOS logic When the CMOS logic is performing normal operation, it operates as a normal bistable storage circuit without using non-volatile memory, and is characterized in that non-volatile memory is performed only when the power is cut off.
  • NVPG non-volatile power gating
  • the ferroelectric substance for example, the capacitor, the advanced buffer layer structure capacitor which was described in Example 2 is preferably used.
  • the strong dielectric layer contains hafnium (Hf) and oxygen (O) as main components , such as HZO (Hf 0.5 Zr 0.5 O 2) and HSO (SiHfO), and a lantern ( A film or the like to which at least one of La), silicon (Si), magnesium (Mg), aluminum (Al), barium (Ba), and zirconium (Zr) is added may be used.
  • a hafnium oxide film that is not doped may be used.
  • the interfacial layer for example, oxide film having a high dielectric constant or a silicate film is desirable, when the ferroelectric layer is Y-doped hafnium oxide oxide layer, Y silicate film, Y 2 0 3 film, HfSiO silicate film is desirable.
  • the interface layer may be composed of a single layer film or a multilayer film, but the interface layer as a whole has a higher dielectric constant than silicon oxide.
  • a high dielectric constant oxide film or a silicate film is preferable, and a strong dielectric is used.
  • the body layer is Y-doped hafnium oxide film, an yttrium silicate film (YSiO), hafnium silicate (HfSiO), yttrium hafnium silicate film (YHfSiO), Y 2 0 3 film or the like is desirable.
  • the interface layer preferably has a function of suppressing oxygen transfer from the ferroelectric layer to the first conductive layer side.
  • the ferroelectric capacitor it is necessary to store the data of the SRAM, which is a volatile memory, in the ferroelectric capacitor when the power is turned off, and to write the data back to the SRAM when the power is turned on. Therefore, it is necessary that the number of times of data rewriting (number of times of endurance) of the ferroelectric element, for example, the capacitor is large.
  • the number of data rewrites for hafnium oxide-based ferroelectric elements, such as capacitors, has still been limited.
  • the amount of oxygen defects formed in the ferroelectric layer or at the electrode interface due to the electric field stress at the time of data rewriting is controlled by supplying oxygen ions from the buffer layer to control the amount of oxygen defects in the ferroelectric layer or at the interface.
  • the electric field stress applied to the ferroelectric film is reduced, and the number of data rewrites of the ferroelectric element, for example, the capacitor is significantly improved.
  • strong silicon oxide film than the dielectric constant is relatively high yttrium silicate film between the dielectric layer (YSiO), hafnium silicate film (HfSiO), yttrium hafnium silicate film (YHfSiO), such as Y 2 O 3 film
  • YSiO dielectric layer
  • HfSiO hafnium silicate film
  • YHfSiO yttrium hafnium silicate film
  • FIG. 39 As a modification of FIG. 38 in FIGS. 39 and 40, a non-volatile SRAM composed of four transistors and two ferroelectric capacitors in a 6T type transistor type SRAM, and a 6T type SRAM without a selection transistor.
  • a non-volatile SRAM of a type in which four ferroelectric capacitors are directly connected is shown.
  • the number of transistors is increased to further improve the reliability.
  • the selection transistor since the selection transistor is not used, there is an advantage that the number of transistors can be reduced and the area of the memory cell can be reduced.
  • oxygen ions formed in the dielectric layer or at the electrode interface due to electric field stress at the time of data rewriting are supplied from the buffer layer to ferroelectric.
  • the amount of oxygen defects in the body layer or at the interface is controlled to improve the leakage current, film quality, etc., and as a result, the number of data rewrites is greatly improved.
  • the ferroelectric layer and the silicon oxide film than the dielectric constant is relatively high yttrium silicate film between (YSiO), hafnium silicate film (HfSiO), yttrium hafnium silicate film (YHfSiO), surfactants such as Y 2 O 3
  • YSiO hafnium silicate film
  • HfSiO hafnium silicate film
  • YHfSiO yttrium hafnium silicate film
  • surfactants such as Y 2 O 3
  • FIG. 41 shows a latch circuit in which the inputs and outputs of a pair of inverters are cross-connected as a data storage circuit capable of high-speed operation.
  • the latch circuit is used as an element circuit constituting a flip-flop or as a memory cell of an SRAM.
  • Such a latch circuit is itself a volatile data storage circuit, and when the power supply is cut off, the retained data is lost. Therefore, a non-volatile data storage circuit has been proposed.
  • FIG. 41 is a circuit diagram of such a memory cell. This method does not use the selection transistor of the latch circuit part and the ferroelectric element part.
  • This memory cell is a pair of a latch circuit in which the input / output ends of a CMOS inverter are cross-connected, a transfer gate in which the gate is connected to a word line WL and one of the source and drain is connected to a bit line BL and BLX, and a latch circuit.
  • a plate wire PL is connected to the electrodes on the opposite sides of the ferroelectric capacitors FC1 and FC2.
  • a latch circuit consisting of a pair of inverters loses data when the power supply is cut off.
  • the ferroelectric capacitors FC1 and FC2 can be controlled according to the voltage level of the storage nodes. The polarization direction is maintained as residual polarization even after the power is cut off.
  • the ferroelectric capacitors shown in Examples 1 and 2 it is preferable to apply the ferroelectric capacitors shown in Examples 1 and 2 to the ferroelectric capacitors of the non-volatile logic device. Therefore, in this non-volatile logic device, oxygen ions formed in the ferroelectric layer or at the electrode interface due to electric field stress during data transfer are supplied from the buffer layer to supply oxygen ions in the ferroelectric layer or at the interface. The amount of defects is controlled to improve the leak current, film quality, etc., and as a result, the number of data rewrites is greatly improved.
  • the ferroelectric layer and the silicon oxide film than the dielectric constant is relatively high yttrium silicate film between (YSiO), hafnium silicate film (HfSiO), yttrium hafnium silicate film (YHfSiO), surfactants such as Y 2 O 3
  • YSiO hafnium silicate film
  • HfSiO hafnium silicate film
  • YHfSiO yttrium hafnium silicate film
  • surfactants such as Y 2 O 3
  • the non-volatile logic of this embodiment an example in which a ferroelectric capacitor or an FTJ element is used as the ferroelectric element has been described, but as the ferroelectric element, the buffer layer structure shown in the present invention or the advanced It goes without saying that the present invention can be applied even when a FeFET having a buffer layer structure is applied to non-volatile logic.
  • FIG. 42 is a diagram showing a configuration concept of a semiconductor chip according to the present embodiment.
  • FIG. 42 is a plan view showing a semiconductor chip on which a microcontroller (microcomputer) is formed, and is a diagram showing a layout configuration of each element formed on the semiconductor chip.
  • the semiconductor chip has a CPU (Central Processing Unit) 41, a RAM (Random Access Memory) 42, an analog circuit 43, and a ferroelectric memory 44.
  • the semiconductor chip further has a plurality of pad electrode (external connection terminals) PDs which are input / output terminals with the outside.
  • the CPU (circuit) 41 is also called a central processing unit and corresponds to the heart of a computer or the like.
  • the CPU 41 reads instructions from a storage device, decodes them, and performs a wide variety of calculations and controls based on the instructions, and is required to have high processing speed. Therefore, the MOS transistor constituting the CPU 41 is required to have relatively high speed operation and low power consumption among the elements formed in the semiconductor chip.
  • the power consumption of the MOS transistor circuit constituting the CPU is reduced by the non-volatile power gating (PG) technology or the like shown in this embodiment.
  • PG non-volatile power gating
  • the RAM (circuit) 42 is a memory capable of randomly reading the stored information, that is, reading the stored information at any time or newly writing the stored information, and is also called a memory capable of writing / reading at any time.
  • an SRAM using a static circuit is usually used, but in this embodiment, a non-volatile SRAM is applied, and the basic operation is the same as that of the SRAM, but the power consumption is further reduced. ing.
  • the analog circuit 43 is a circuit that handles a voltage or current signal that changes continuously with time, that is, an analog signal, and is composed of, for example, an amplifier circuit, a conversion circuit, a modulation circuit, an oscillation circuit, and a power supply circuit. These analog circuits 43 are formed of high withstand voltage MOS transistors.
  • the ferroelectric memory 44 which has been shown in Examples 1 and 2, is an ultra-low power consumption non-volatile memory composed of a 1T1C FeRAM array, a FeFET array, or the like having a buffer layer structure or an advanced buffer layer structure.
  • FIG. 43 shows a conceptual diagram of a stacked low power consumption non-volatile LSI chip as an example of an IoT / AI edge device for the purpose of intellectual recognition processing (including AI processing) of an image.
  • FIG. 43 (a) shows a two-layer stacking type of an image sensor array 61 and a low power consumption ferroelectric memory mixed device 52
  • FIG. 43 (b) shows an image sensor array 61 and an ultra-low power consumption non-volatile ferroelectric memory 62.
  • the three-layer laminated type of the ultra-low power consumption logic 63 has been shown.
  • silicon through electrode (TSV) connection technology, connection technology between Cu pads, and the like can be applied to the vertical connection of the two-layer structure and the three-layer structure.
  • the connection between the Cu pads is a technique for electrically conducting by connecting the Cu pads of the upper layer chip and the lower layer chip when laminating the upper chip and the lower chip.
  • TSV silicon through electrode
  • the low power consumption dielectric memory shown in this embodiment was applied to the memory part of the laminated LSI, and the non-volatile logic memory technology using non-volatile power gating or the like was applied to the logic part.
  • AI processing by the IoT / edge device becomes possible in the edge region where ultra-low power consumption is required.
  • oxygen defects formed in the ferroelectric layer or at the electrode interface due to electric field stress during data transfer are supplied from the buffer layer to reduce the amount of oxygen defects in the ferroelectric layer or at the interface.
  • the leakage current, film quality, etc. are improved, and as a result, the number of data rewrites is greatly improved with low power consumption.
  • the ferroelectric layer and the silicon oxide film than the dielectric constant is relatively high yttrium silicate film between (YSiO), hafnium silicate film (HfSiO), yttrium hafnium silicate film (YHfSiO), surfactants such as Y 2 O 3
  • YSiO hafnium silicate film
  • HfSiO hafnium silicate film
  • YHfSiO yttrium hafnium silicate film
  • surfactants such as Y 2 O 3
  • the interface layer is preferably in direct contact with the first conductive layer (lower electrode). Since a very thin surface oxide film is likely to be formed on the surface of the first conductive layer (lower electrode), in that case, the surface oxide film can be considered as a part of the interface layer, and the composite film as a whole is silicon oxide. It suffices to have a higher dielectric constant.
  • the main body of the interface layer other than the surface oxide film itself may be a multilayer film.
  • the interface layer preferably has a function of suppressing oxygen transfer from the ferroelectric layer to the first conductive layer side.
  • a low power consumption ferroelectric memory element is applied to the logic element, and the logic circuit is made non-volatile to reduce the power consumption.
  • SoCs system LSIs
  • it is also effective to reduce the power supply voltage and operating voltage of logic transistors. It is effective to use an SOI) substrate process.
  • the bulk Si substrate is described, but it is the case of the ferroelectric memory element and the device using the SOI substrate.
  • its usefulness remains unchanged.
  • the synergistic effect of the power consumption reduction of the logic transistor is added, and the power consumption of the system LSI is further reduced. It is possible.
  • the essence of the present invention can be applied to a Silicon On Thin Buried Oxide (SOTB) process in which the SOI process and the bulk Si process can be realized and manufactured on the same Si substrate.
  • SOTB Silicon On Thin Buried Oxide
  • logic transistors are expected to evolve from two-dimensional planar structures to three-dimensional three-dimensional structures, specifically Fin-type transistors, and nanowire transistors. It goes without saying that the present invention can be applied even to an advanced CMOS transistor process.

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Abstract

本発明は、先端ＣＭＯＳロジックに混載可能な低消費電力、高信頼性、特にデータ書換え特性に優れた強誘電体材料を用いた不揮発性記憶素子及び不揮発性記憶装置を提供する。不揮発性記憶素子は、第１の導電層と、第２の導電層と、両導電層の間の金属酸化物から構成される強誘電体層とを少なくとも有し、強誘電体層と第１の導電層及び／又は第２の導電層との間に酸素イオン導電性を持つバッファ層が存在する。また、第１の導電層と強誘電体層の間に、単層膜または多層膜から構成される界面層を有し、界面層全体として酸化シリコンより高い誘電率を有し、界面層は、第１の導電層と強誘電体層の間にバッファ層が存在する場合には、第１の導電層とバッファ層の間に存在する。不揮発性記憶装置は、低消費電力の強誘電体記憶素子が２次元または３次元に配置されて形成されるメモリセルアレイと、制御回路とを少なくとも具備する。１０ｎｍ以下にスケーリング可能な強誘電体層は４００℃以下の低温で作製し、バッファ層形成後に４００℃以下の低温熱アニール処理をして高信頼性化する。

Description

不揮発性記憶装置、不揮発性記憶素子及びその製造方法
　本発明は、不揮発性記憶装置、特に不揮発性強誘電体記憶装置、不揮発性強誘電体記憶素子及びその製造方法に係る。
　スマート社会実現に向けて、今後爆発的に増大する情報に対応した情報処理量、記憶容量の指数関数的な増大に伴い、クラウドに対するエッジ領域でのＩｏＴ/ＡＩエッジデバイスの研究開発が活性化している。このような状況のもと、高速、大容量、低消費電力、高信頼性の不揮発性記憶装置、特に、低消費電力、高信頼性の不揮発性メモリ、不揮発性ワーキングメモリの実現が求められている。
　また、トランジスタの微細スケーリングの進展とともに既存の揮発性メモリであるＤＲＡＭ、ＳＲＡＭの待機状態でのリーク電流増大に起因した消費電力の増大が大きな問題となっている。このため、揮発性メモリの待機電力を低減するため、トランジスタのリーク電流が抑止可能な不揮発性メモリで揮発性メモリを置き換える研究開発が活性化している。
　このため、特にロジック混載型の不揮発性メモリにおいて、従来のＦＧ（Floating Gate）型やＭＯＮＯＳ（Metal/Oxide/Nitride /Oxide/Silicon）型のフラッシュメモリとともに、新規材料を用いたフラッシュメモリとは異なつた記憶動作原理による微細化に優れた新規不揮発性メモリとして、ＲｅＲＡＭ（Resistive Random Access Memory）、ＰＣＲＡＭ（Phase Change Random Access Memory）、ＭＲＡＭ（Magnetic Random Access Memory）等が世界的に検討されている。
　これら新規不揮発性メモリでは、原理的に待機電流はゼロになり、待機電力をゼロに低減できるが、情報の書き込みを行うための動作電力が相対的に大きいことが課題になっていた。一方で、電圧駆動で上記新規不揮発性メモリと比較しても低消費電力の動作電力が期待される不揮発性メモリとしてＦｅＲＡＭ（Ferroelectric Random Access Memory）がこれまで検討されてきた。メモリとしての動作原理に強誘電体材料の分極反転を用いる既存のＰＺＴ等材料を用いた強誘電体メモリ（ＦｅＲＡＭ）は、１３０ｎｍ以上のノードでは高速、低消費電力用不揮発性メモリとして実用化されてきた。しかし、鉛など取り扱い困難な材料を含む問題や、強誘電体性を発現するサイズ効果により１００ｎｍ以下の薄膜化が困難で、その結果として９０ｎｍ世代以下の微細スケーリングが困難であるという問題があった。このため、ＲＦＩＤ（Radio Frequency Identification）カードなど小規模メモリを搭載する小規模低消費電力用途等の限られた用途に実用化されるにとどまっていた。
　そのような状況の中、ＰＺＴ材料のように鉛などを含まず、９０ｎｍ以下の微細化スケーリングが可能で、低電圧動作、低消費電力化が可能な強誘電体材料として、酸化ハフニウム（ＨｆＯ２）膜が報告された。（非特許文献１）。その後、この強誘電性酸化ハフニウム膜を用いた強誘電体メモリの研究開発が２０１１年以降活発化している。
　酸化ハフニウムの強誘電体と同じ蛍石型の直方晶（斜方晶）の金属酸化物として、特にハフニウム、ジルコニウム又はこれらの２種を含む金属酸化物、またこれらのハフニウム系金属酸化物に、アルミニウム,ケイ素、ストロンチウム、バリウム及び希土類元素から選ばれた少なくとも１種の金属元素をさらに含む金属酸化物の強誘電体、強誘電体薄膜でも、酸化ハフニウムと同様に薄い膜厚で強誘電性を示すことが報告されている。
　一方で、揮発性ワーキングメモリの低消費電力化のための揮発メモリ代替のために不揮発性ワーキングメモリとして、ＳＴＴＭＲＡＭの研究開発がなされているが、情報の書き込み電力が相対的に大きいとの問題が顕在化している。また特に、不揮発性ワーキングメモリ用途では、信頼性特に、データ書換え（Ｅｎｄｕｒａｎｃｅ）回数の向上改善が大きな課題となっている。
　このように酸化ハフニウム系不揮発性強誘電体メモリは、薄膜化しても強誘電性を示すので、スケーラブルであり、ＣＭＯＳなどのバックエンドに混載可能な不揮発性強誘電体メモリとして期待されるが、既存のＳＲＡＭ等に代替できる低消費電力の不揮発性ワーキングメモリを実現するためには、信頼性、特に書き換え特性（Ｅｎｄｕｒａｎｃｅ)の向上が課題である。高信頼性の酸化ハフニウム系強誘電体メモリとして、サブ単層ドーピング技術を用いてＡｌナノクラスターを埋設したＨｆ０．５Ｚｒ０．５Ｏ２強誘電体膜が報告されている（非特許文献２）。しかしながら、非特許文献１の強誘電体膜の書き換え特性は１０４～１０５回のオーダーであり、既存の揮発性メモリであるのＤＲＡＭ，ＳＲＡＭ等と比べて未だに不十分である。
[1] T. S. Boscke, et al., Appl. Phys. Lett. 99, 112904 (2011) T.Yamaguchi et al., "Highly Reliable Ferroelectric Hf0.5Zr0.5O2 Film with Al Nanoclusters Embedded by Novel Sub-Monolayer Doping Technique" 2018 IEEE (IEDM18-165-168)
　そこで、本発明は、低消費電力である電圧駆動、不揮発性の強誘電体メモリであって、既存揮発性メモリＳＲＡＭ,ＤＲＡＭ等を代替可能な信頼性、特にデータ書換え特性（Ｅｎｄｕｒａｎｃｅ)を有する不揮発性メモリ及びその製造方法を提供すること、好ましくは、さらに、先端ＣＭＯＳに混載可能なプロセス温度４００℃以下の温度でも製造可能でかつ先端ＣＭＯＳプロセス温度への十分な耐熱性を有する不揮発性強誘電体メモリ、また高速動作、低コストも可能な不揮発性強誘電体メモリ、及びその製造方法を提供することを目的とする。
　本発明は、電圧駆動、不揮発性の強誘電体メモリ、特にスケーラブルで薄膜化しても強誘電体性を発現することが可能な酸化ハフニウム系強誘電体メモリにおいて、その重要課題である信頼性、特にデータ書換え回数を向上させる不揮発性記憶素子及び不揮発性記憶装置の構造と作製方法を提供する。
（態様１）
　　第１の導電層、
　　第２の導電層、及び
　　前記第１の導電層と前記第２の導電層の間の、金属酸化物から構成される強誘電体層
を少なくとも有する不揮発性記憶素子において、
　前記強誘電体層と前記第１の導電層及び／又は前記第２の導電層との間に、酸素イオン導電性を持ち、複数の原子価を有する金属を含む金属酸化物であるバッファ層が存在することを特徴とする不揮発性記憶素子。
（態様２）
　前記第１の導電層と前記強誘電体層の間に、単層膜または多層膜から構成される界面層を有し、前記界面層全体として酸化シリコンより高い誘電率を有し、前記界面層は、前記第１の導電層と前記強誘電体層の間に前記バッファ層が存在する場合には、前記第１の導電層と前記バッファ層の間に存在すること特徴とする態様１に記載の不揮発性記憶素子。
（態様３）
　前記バッファ層の酸素の化学ポテンシャルは、前記強誘電体層の酸素の化学ポテンシャルよりも大きいことを特徴とする態様１又は２に記載の不揮発性記憶素子。
（態様４）
　前記バッファ層の酸素空孔欠陥密度は、前記強誘電体層の酸素空孔欠陥密度よりも小さいことを特徴とする態様１～３のいずれか一項に記載の不揮発性記憶素子。
（態様５）
　前記バッファ層は、セリウム酸化物、ジルコニウム酸化物、チタン酸化物、イットリア安定化ジルコニアまたは希土類元素酸化物から構成されることを特徴とする態様１～４のいずれか一項に記載の不揮発性記憶素子。
（態様６）
　前記バッファ層は、セリウム酸化物から構成されることを特徴とする態様５に記載の不揮発性記憶素子。
（態様７）
　前記バッファ層の膜厚は０．１ｎｍ以上で、望ましくは１０ｎｍ以下であること特徴とする態様１～６のいずれか一項に記載の不揮発性記憶素子。
（態様８）
　前記界面層は、前記強誘電体層より前記第１の導電層側への酸素移動を抑止する機能を有する特徴とする態様２～７のいずれか一項に記載の不揮発性記憶素子。
（態様９）
　前記界面層は、シリコン窒化物の誘電率より大きい誘電率を有する、酸化物、金属酸化物またはシリケート、特にイットリウム酸化物またはイットリウムシリケートから構成されることを特徴とする態様２～８のいずれか一項に記載の不揮発性記憶素子。
（態様１０）
　前記強誘電体層を構成する前記金属酸化物の金属が、ハフニウム（Ｈｆ）、ジルコニウム（Ｚｒ）またはこれらの２種の金属を含むか、又は、ハフニウム（Ｈｆ）、ジルコニウム（Ｚｒ）またはこれらの２種の金属と、アルミニウム（Ａ１）,ケイ素（Ｓｉ）、ストロンチウム（Ｓｒ）、バリウム（Ｂａ）及び希土類元素（Ｓｃ,Ｙ,Ｌａ,Ｃｅ,Ｐｒ,Ｎｄ,Ｓｍ,Ｅｕ,Ｇｄ,Ｔｂ,Ｄｙ,Ｈｏ,Ｅｒ,Ｔｍ.Ｙｂ,Ｌｕ)からなる群から選ばれた少なくとも１種の金属元素とを含ことを特徴とする態様１～９のいずれか一項に記載の不揮発性記憶素子。
（態様１１）
　前記第１の導電層は、蛍石構造を有する金属シリサイドもしくは金属ダイシリサイド、または金属窒化物、または不純物を含むＳｉもしくはＧｅ、またはＳＯＩ（Silicon on Insulator）であることを特徴とする態様１～１０のいずれか一項に記載の不揮発性記憶素子。
（態様１２）
　前記第２の導電層は、バッファ層と接続し酸素移動を抑止するバリア金属と金属窒化物、特に、ＷとＴｉＮの２層構造を有することを特徴とする態様１～１１のいずれか一項に記載の不揮発性記憶素子。
（態様１３）
　ｉ）第１の導電層、第２の導電層、及び前記第１の導電層と前記第２の導電層の間の、金属酸化物から構成される強誘電体層を少なくとも有する不揮発性記憶素子が２次元または３次元に配置されたアレイと、
　ｉｉ）制御回路と
を少なくとも具備する不揮発性記憶装置であって、
　前記強誘電体層と前記第１の導電層及び／又は前記第２の導電層との間に、酸素イオン導電性を持ち、複数の原子価を有する金属を含む金属酸化物であるバッファ層が存在することを特徴とする不揮発性記憶装置。
（態様１４）
　前記不揮発性記憶素子の前記第１の導電層と前記強誘電体層の間に、単層膜または多層膜から構成される界面層を有し、前記界面層全体としては酸化シリコンより高い誘電率を有し、前記界面層は、前記第１の導電層と前記強誘電体層の間に前記バッファ層が存在する場合には、前記第１の導電層と前記バッファ層の間に存在すること特徴とする態様１３に記載の不揮発性記憶装置。
（態様１５）
　前記バッファ層は、セリウム酸化物、ジルコニウム酸化物、チタン酸化物、イットリア安定化ジルコニアまたは希土類元素酸化物から構成されることを特徴とする態様１３又は１４に記載の不揮発性記憶装置。
（態様１６）
　前記バッファ層は、セリウム酸化膜から構成されることを特徴とする態様１５に記載の不揮発性記憶装置。
（態様１７）
　前記界面層は、前記強誘電体層より第１の導電層側への酸素移動を抑止する機能を有する特徴とする態様１４～１６のいずれか一項に記載の不揮発性記憶装置
（態様１８）
　前記界面層は、誘電率がシリコン窒化物より大きい誘電率を有する、酸化物、金属酸化物またはシリケート、特にイットリウム酸化物、イットリウムシリケートから構成されることを特徴とする態様１４～１７のいずれか一項に記載の不揮発性記憶装置。
（態様１９）
　前記強誘電体層を構成する前記金属酸化物の金属が、ハフニウム（Ｈｆ）、ジルコニウム（Ｚｒ）またはこれらの２種の金属を含むか、又は、ハフニウム（Ｈｆ）、ジルコニウム（Ｚｒ）またはこれらの２種の金属と、アルミニウム（Ａ１),ケイ素（Ｓｉ）、ストロンチウム（Ｓｒ）、バリウム（Ｂａ）及び希土類元素（Ｓｃ,Ｙ,Ｌａ,Ｃｅ,Ｐｒ,Ｎｄ,Ｓｍ,Ｅｕ,Ｇｄ,Ｔｂ,Ｄｙ,Ｈｏ,Ｅｒ,Ｔｍ.Ｙｂ,Ｌｕ)からなる群から選ばれた少なくとも１種の金属元素とを含むことを特徴とする態様１３～１８のいずれか一項に記載の不揮発性記憶装置。
（態様２０）
　前記第１の導電層は、蛍石構造を有する金属シリサイドもしくは金属ダイシリサイド、または金属窒化物、または不純物を含むＳｉもしくはＧｅ、またはＳＯＩ（Silicon on Insulator）であることを特徴とする態様１３～１９のいずれか一項に記載の不揮発性記憶装置。
（態様２１）
　前記アレイは、前記不揮発性記憶素子を少なくとも含む強誘電体メモリセルから構成され、前記強誘電体メモリセルは、１トランジスタ型、１トランジスタ１キャパシタ型、２トランジスタ２キャパシタ型、２トランジスタ１キャパシタ型、１トランジスタ２キャパシタ型、強誘電体トンネル接合（ＦＴＪ）型のいずれかの構造を含むことを特徴とする態様１３～２０のいずれか一項に記載の不揮発性記憶装置。
（態様２２）
　前記アレイは、ＮＯＲ型アレイ、２次元ＮＡＮＤ型アレイ、３次元ＮＡＮＤ型構造、またはクロスポイント型アレイから構成されることを特徴とする態様１３～２１のいずれか一項に記載の不揮発性記憶装置。
（態様２３）
　前記不揮発性記憶素子は、ロジック回路の上部に位置するバックエンド配線領域に強誘電体素子単体またはアレイとして配置され、ロジック回路の一部に接続されることを特徴とする態様１３～２２のいずれか一項に記載の不揮発性記憶装置。
（態様２４）
　前記不揮発性記憶素子とロジック回路との接続において、不揮発性記憶素子とロジック回路との接続配線の間に選択素子を配置させることを特徴とする態様２３に記載の不揮発性記憶装置。
（態様２５）
　　第１の導電層、
　　第２の導電層、及び
　　前記第１の導電層と前記第２の導電層の間の、金属酸化物から構成される強誘電体層
を少なくとも有する不揮発性記憶素子の製造方法であって、
　前記強誘電体層と前記第１の導電層及び／又は前記第２の導電層との間に、酸素イオン導電性を持ち、複数の原子価を有する金属を含む金属酸化物であるバッファ層を作製すること、及び
　前記第１の導電層の上部に前記強誘電体層を４００℃以下の温度で作製して、前記強誘電体層が、前記強誘電体層より上部に前記第２の導電層を作製する前に、強誘電性を示すようにすること
を特徴とする不揮発性記憶素子の製造方法。
（態様２６）
　既に強誘電性を示す前記強誘電体層を４００℃以下の不活性ガス雰囲気で熱アニール処理することを特徴とする態様２５に記載の不揮発性記憶素子の製造方法。
（態様２７）
　前記第１の導電層上に、前記界面層、前記強誘電体層及び前記バッファ層を、前記バッファ層は前記強誘電体層の上部及び／又は下部にあってよいが、同一チャンバー内で連続的に作製することを特徴とする態様２５又は２６に記載の不揮発性記憶素子の製造方法。
（態様２８）
　前記強誘電体層を、前記第１の導電層を下部電極として、その上部に原子層成膜法（ＡＬＤ法）、ＣＶＤ法、スパッタ法または自己組織化法を用いて作製することを特徴とする態様２５～２７のいずれか一項に記載の不揮発性記憶素子の製造方法。
（態様２９）
　　第１の導電層と、
　　第２の導電層と、
　　前記第１の導電層と前記第２の導電層の間の、金属酸化物から構成される強誘電体層と
から構成されることを特徴とする不揮発性記憶素子の動作方法であって、
　前記強誘電体層と前記第１の導電層及び／又は前記第２の導電層との間に、酸素イオン導電性を持ち、複数の原子価を有する金属を含む金属酸化物であるバッファ層を有すること、及び
　前記強誘電体層は複数の分極の配向を有する多結晶から構成され、膜面に垂直の成分が最も大きい配向を有する結晶が分極反転する動作電圧を素子の動作電圧とすることを特徴とする不揮発性記憶素子の動作方法。
　本発明の効果は本明細書の他の箇所及び図面に開示されており、限定されないが、例えば、下記を含む。基板上に第１の導電層と第２の導電層の間に形成される強誘電体層から構成される酸化ハフニウム系強誘電体メモリにおいて、強誘電体層と第１の導電層及び／又は第２の導電層との間に、ＣｅＯｘ等の酸素イオン供給能力を持つ複数の原子価を有する金属を含む金属酸化物であるバッファ層を有する不揮発性記憶素子または記憶装置が提供される。
　また、プロセス温度を４００℃以下とすることが可能な低温形成強誘電性薄膜作製技術により、先端ＣＭＯＳのバックエンド配線層に形成可能でかつ、既存ＰＺＴ等での強誘電体メモリでは不可能であった９０ｎｍ以下の微細ＣＭＯＳへの混載を可能にする。
　本発明の記憶素子及び記憶装置では、データ書換え時の電界ストレスにより強誘電体層中または電極界面に形成される酸素欠陥をバッファ層より酸素イオンを供給して強誘電体層中または界面の酸素欠陥を修復してリーク電流、強誘電体膜質等を改善し、その結果として、大幅にデータ書換え回数が改善され、例えば１０１１回以上、また１０１２回以上のデータ書換え回数を実現できる。
　さらに、ハフニウム系強誘電体層と類似した蛍石構造の第１の導電層、例えばＮｉＳｉ２を採用してより高品質な強誘電体層を実現し、かつ第１の導電層と強誘電体層との間にシリコン酸化膜より誘電率が相対的に高いＹシリケート、Ｈｆシリケート、Ｚｒシリケート、Ｙ２Ｏ３等の界面層を挿入することにより、低電圧で強誘電体層に分極反転電界を印加することが可能になり、その結果として、低消費電力で書き換え回数が大幅に改善されるという特有の効果を有する。
図１（ａ）（ｂ）（ｃ）は、実施例１の不揮発性記憶素子の例を模式的に示す断面図である。 図２は、実施例１の不揮発性記憶素子の分極－電界ヒステリシス曲線を示すグラフである。 図３は、実施例１の不揮発性記憶素子の強誘電体層であるＹ７％－ＨｆＯ２層のＸ線回折分析チャートである。 図４は、実施例１の不揮発性記憶素子の電流電圧特性を示すグラフである。 図５は、実施例１のＹ７％－ＨｆＯ２層が強誘電体層であることを示している。 図６は、実施例１の不揮発性記憶素子の自発分極のアニール温度依存性を示すグラフである。 図７は、実施例１の不揮発性記憶素子の書き換え特性の低温アニール温度依存性である。 図８は、実施例１の不揮発性記憶素子の書き換え１０４回後の室温データ保持特性である。 図９は、実施例１の不揮発性記憶素子の書き換え特性を示すグラフである。 図１０（ａ）（ｂ）は、実施例１の不揮発性記憶素子の例の模式断面図である。 図１１は、実施例１の不揮発性記憶素子の分極－電界ヒステリシス曲線を示すグラフである。図１１（ａ）は、バッファ層なし、図１１（ｂ－１）～（ｂ－３）はバッファ構造Ａ、図１１（ｃ－１）～（ｃ－３）はバッファ構造Ｂのそれぞれの不揮発性記憶素子の分極－電界ヒステリシス曲線である。 図１２は、実施例１の不揮発性記憶素子の書き換え特性を示すグラフである。 図１３（ａ）（ｂ）（ｃ）は、実施例１の不揮発性記憶素子の強誘電体層の配向角に基づく動作方法を説明するための図であり、（ａ）は強誘電体層の結晶粒の配向を示し、（ｂ）は印加電圧（動作電圧）に対する蓄積電荷量の変化を示すグラフチャート、（ｃ）は動作方法の違いに基づく書き換え特性を示すグラフである。 図１４（ａ）（ｂ）は、実施例２の第１の実施形態である不揮発性記憶素子の例を模式的に示す断面図である。 図１５は、実施例２の不揮発性記憶素子の電流電圧特性を示すグラフである。 図１６は、実施例２の不揮発性記憶素子のリーク電流のバッファ層のＣｅＯ２層の厚さに対する依存性を示す。 図１７は、実施例２の不揮発性記憶素子の書き換え特性を示すグラフである。 図１８は、実施例２の不揮発性記憶素子のデータ保持特性を示すグラフである。 図１９は、実施例２の不揮発性記憶素子の書き換え特性を示すグラフである。 ２０は、実施例２の不揮発性記憶素子の書き換え特性を示すグラフである。 図２１は、実施例２の不揮発性記憶素子の例の模式断面図である。 図２２（ａ）（ｂ）は、実施例３の１Ｔ型メモリセルの例を模式的に示す断面図である。 図２３（ａ）（ｂ）は、図２２の１Ｔ型メモリセルの動作原理を示す模式図であり、図２３（ｃ）はそのトランジスタのドレイン電流－ゲート電圧特性を示すグラフである。 図２４（ａ）（ｂ）は、実施例３の１Ｔ１Ｃ型メモリセルの例を模式的に示す断面図及び回路図である。 図２５（ａ）は実施例３の２Ｔ２Ｃ型メモリセルの回路図、図２５（ｂ）は２Ｔ２Ｃ型メモリセルの書込み動作及び読み出し動作を表す図である。 図２６は、実施例３のＮＯＲ型メモリセルアレイの例の回路図である。 図２７は、ＮＯＲ型メモリセルアレイの一部の回路図である。 図２８は、実施例４のＮＡＮＤメモリセルの回路図である。 図２９は、実施例４のＮＡＮＤメモリセルアレイの概念図である。 図３０は、３次元縦型ＮＡＮＤメモリセルアレイの構造図である。 図３１は、３次元縦型ＮＡＮＤメモリセルアレイの断面図である。 図３２は、実施例５のトンネル接合素子（ＦＪＴ）の原理説明図である。 図３３は、トンネル接合素子のデータ書き換えの問題点を説明する図である。 図３４は、実施例５のクロスポイントメモリの概念図である。 図３５は、実施例５のクロスポイントメモリセルアレイを示す図である。 図３６は、実施例５のクロスポイントメモリのニューロモルフィック応用の図である。 図３７は、実施例６の不揮発性ＳＲＡＭの概念図である。 図３８は、実施例６の不揮発性ＳＲＡＭの回路図である。 図３９は、実施例６の不揮発性ロジックの回路図である。 図４０は、実施例６の不揮発性ＳＲＡＭ（６Ｔ４Ｃ型））の回路図である。 図４１は、実施例６の不揮発性ＳＲＡＭ（６Ｔ２Ｃ型））の回路図である。 図４２は、実施例６の不揮発性マイクロコントローラの概念図である。 図４３は、実施例６の積層型の低消費電力不揮発性ＬＳＩチップの概念図であり、図４３（ａ）は画像センサアレイと低消費電力強誘電体メモリ混載デバイスの２層積層型、図４３（ｂ）は画像センサアレイ、超低消費電力不揮発性強誘電体メモリ、超低消費電力ロジックの３層積層型を示す。
　以下、本発明の実施例及び実施形態を限定する意図なく、図面を参照して説明する。
　〔実施例１；バッファ層を有する強誘電体記憶素子〕
　本発明の実施例１は、第１の導電層、第２の導電層、及び第１の導電層と第２の導電層の間の金属酸化物から構成される強誘電体層を少なくとも有する不揮発性記憶素子において、強誘電体層と第１の導電層及び／又は第２の導電層との間に酸素イオン導電性を持ち、複数の原子価を有する金属を含む金属酸化物であるバッファ層が存在することを特徴とする不揮発性記憶素子を提供する。
　本発明の実施例１の不揮発性記憶素子によれば、強誘電体層と第１の導電層及び／又は第２の導電層（以下、単に導電層ともいう。）の間に酸素イオン導電性を持つバッファ層が存在することによって、リーク電流を低減し、データ書換え特性を改良することができる。金属酸化物で構成される強誘電体の分極を記憶に用いる強誘電体記憶素子は、電圧で駆動されるため書き込み電流が極めて小さく、しかも不揮発性の記憶素子であるので、低消費電力であることが可能であるが、主として欠陥に起因するリーク電流や、特に信頼性、特にデータ書換え特性（Ｅｎｄｕｒａｎｃｅ）のブレークスルーが課題であった。強誘電体記憶素子は、金属酸化物強誘電体の分極の反転によって情報を記憶するので、データ書き換え時の電界ストレスにより強誘電体層中又は導電体層と強誘電体層の界面において酸素欠陥が発生することが、リーク電流、特に信頼性、データ書換え特性に問題を起こす原因であると考えられる。理論に拘束されることを意図しないが、本発明の実施例１では、強誘電体層と導電層の間に酸素イオン導電性を持ち、複数の原子価を有する金属を含む金属酸化物であるバッファ層を存在させることで、金属酸化物強誘電体層又は導電体層と強誘電体層の界面にバッファ層から酸素イオンが補給され、酸素欠陥量が制御されて、膜質が改善される。その結果として、リーク電流が防止され、強誘電体記憶素子の信頼性、データ書換え特性が改良されると考えられる。
　図１（ａ）（ｂ）（ｃ）に、本発明の実施例１の不揮発性記憶素子の例を模式的に断面図で示す。図１（ａ）（ｂ）（ｃ）において、１は強誘電体層、２は第１の導電層、３は第２の導電層、４はバッファ層である。図１（ａ）では、バッファ層４は、誘電体層１と第１の導電層２の間にあるが、図１（ｂ）に示すように誘電体層１と第２の導電層３の間にあってもよく、さらには、図１（ｃ）に示すように誘電体層１と第１の導電層２の間並びに誘電体層１と第２の導電層３の間の両方にあってもよい。これらの場合、特に、第１の導電層２は下部電極、第２の導電層３は上部電極であってよい。しかし、第１の導電層２が上部電極、第２の導電層３が下部電極であってもよい。バッファ層４の位置は、どちらの電極側にあっても、本発明の望ましい作用効果が得られ、２つあれば相乗効果が得られ得る。
　本発明において強誘電体層１は、強誘電性を示すものである。強誘電体は、外部に電界がなくでも電気双極子が整列しており、かつ双極子の向きを電界によって制御できる物質である。強誘電体は、図２の分極－電界ヒステリシス曲線を参照すると、電界Ｅとして電極に電圧＋ＶＣＣを印加すると点Ｃの正の分極が達成され、点Ｃから電界Ｅをゼロに戻しても、正の分極Ａが残留する（残留分極Ａ）。そして、残留分極Ａを有する強誘電体にマイナスの電界Ｅを印加すると、電界－Ｂで分極はゼロになり（抗電界Ｂ）、さらに電圧－ＶＣＣを印加したときに点Ｄの負の分極が達成される。点Ｄから電界Ｅをゼロに戻しても、負の分極－Ａが残留する（残留分極Ａ）。負の残留分極Ａを有する強誘電体にプラスの電界Ｅを印加すると、プラスの電界Ｂで分極はゼロになり（抗電界Ｂ）、電界Ｅとしてさらに電圧ＶＣＣを印加するとき点Ｃの正の分極が達成される。したがって、強誘電体に抗電界Ｂより大きいプラス及びマイナスの電界を印加することで、電界をゼロに戻しても、強誘電体に正及び負の分極（残留分極）を残すことができる。正及び負の分極を有する強誘電体は、分極方向に非対称な電気特性を有するので、その電気双極子の整列の向き（正又は負の分極）は外部から電気的に読み取ることができる。この強誘電性を利用して記憶素子を構成すると、正又は負の分極は電界を印加していないときにも保持されるので、不揮発性の記憶素子を構成することができ、消費電力を減少させることが可能である。また、強誘電体記憶素子のデータ書き換えは電圧印加によって駆動する電圧駆動型である。このため、電流を用いて駆動する電流駆動型の他のエマージングメモリと比べて、強誘電体記憶素子の書き込み電流は極めて小さく、その結果として書き込み動作時の消費電力を低減させることが可能である。
　本発明において強誘電体層１は、金属酸化物から構成される強誘電体層である。強誘電体層１は、好ましくは、蛍石型の直方晶（斜方晶）相の金属酸化物から構成された強誘電体によって構成される。特に、ハフニウム（Ｈｆ）、ジルコニウム（Ｚｒ）、セリウム（Ｃｅ）又はこれらの２種以上、好ましくはハフニウム（Ｈｆ）、ジルコニウム（Ｚｒ）又はこれらの２種の元素を含む金属酸化物は、ドープ又はノンドープで、蛍石型の直方晶相を示す強誘電体を形成できるので、好適である。また、ノンドープでも、作成条件によって強誘電体を形成できる。さらに、ハフニウム（Ｈｆ）、ジルコニウム（Ｚｒ）、セリウム（Ｃｅ）又はこれらの２種以上、好ましくはハフニウム（Ｈｆ）、ジルコニウム（Ｚｒ）又はこれらの２種と、アルミニウム（Ａ１）,ケイ素（Ｓｉ）、ストロンチウム（Ｓｒ）、バリウム（Ｂａ）及び希土類元素（Ｓｃ,Ｙ,Ｌａ,Ｃｅ,Ｐｒ,Ｎｄ,Ｓｍ,Ｅｕ,Ｇｄ,Ｔｂ,Ｄｙ,Ｈｏ,Ｅｒ,Ｔｍ.Ｙｂ,Ｌｕ）からなる群から選ばれた少なくとも１種の金属元素（添加金属）とを含む金属酸化物が、好適である。以下において、これらの添加金属を含んでもよい、ハフニウム、ジルコニウム、セリウムを含む金属酸化物を、ハフニウム系金属酸化物（又は酸化ハフニウム系金属酸化物）と称することもある。特にハフニウム系金属酸化物強誘電体は、１０ｎｍ以下の薄い膜厚でも優れた強誘電体特性を示すので、強誘電体記憶素子としてスケーラブルであり、メモリアレイの高密度化が可能であるとともに、４００℃以下、さらに３００℃未満、２００℃以下の温度及び熱履歴でも作成できるので、ＣＭＯＳなど先端ロジックデバイスとの混載を可能にする効果がある。
　ハフニウム系金属酸化物において主たる金属酸化物は、ハフニウム酸化物、ジルコニウム酸化物、セリウム酸化物のような単純酸化物のほか、これらの金属酸化物の間の固溶体でもよい。ハフニウム系金属酸化物が添加金属を含むとき、添加金属の量は、主たる金属酸化物や添加金属の種類に依存するが、強誘電体を形成する量であればよく、一般的には、添加金属のモル数が、添加金属を含む金属酸化物全体の金属同士の合計を１００モル％として、好ましくは１０モル％以下、０．１～１０％がより好ましく、４～９モル％でもよい。添加金属量が少ないと、単斜晶相を持つ蛍石型構造が安定化するおそれがあり、一方、添加金属量が多いと正方晶相もしくは立方晶相を持つ蛍石型構造が安定化するおそれがあり、強誘電体でなくなる恐れがある。例えば、典型的なハフニウム系強誘電体材料としては、ＹドープＨｆＯ２、ＳｉドープＨｆＯ２、ＡｌドープＨｆＯ２、ＬａドープＨｆＯ２、及び、ＨＺＯ（Ｈｆ0.5Ｚｒ0.5Ｏ２）等がある。
　強誘電体層１は、強誘電性を発現する結晶であればよく、多結晶でよいが、一軸配向性結晶薄膜でもよく、さらにはエピタキシャル膜であってもよい。ある結晶基体の上に他の結晶膜が成長する場合に、結晶膜と結晶基体とで結晶の一つの結晶軸がほぼ合致して成長していることを一軸配向性配向層、結晶の二つの結晶軸がほぼ合致して成長していることをエピタキシャル層という。結晶粒ごとにエピタキシャル成長した”ローカルエピタキシャル成長“をさせた層や、エピタキシャル成長した結晶粒が実質的な大きさを有する単結晶のエピタキシャル層も形成可能である。また、一軸配向性結晶層は、本来、結晶基体との関係で結晶の配向を指称すものであるが、得られた一軸配向性結晶層の特有の結晶配向に基づいて、結晶基体から分離された結晶層単独における結晶配向性についても一軸配向性と指称されることがある。
　強誘電体層１の膜厚は、不揮発性記憶素子の用途に応じて、好適な膜厚が採用されるので、特には制約されないが、例えば、１ｎｍ以上、さらに５ｎｍ以上、１０ｎｍ以上であってよい。また、上限も制約されないが、例えば、５μｍ以下、３μｍ以下、１μｍ以下であってよい。本発明の好ましい態様において、強誘電体層１の膜厚は、１ｎｍ～１００ｎｍ、より好ましくは２ｎｍ～５０ｎｍ、さらに３ｎｍ～２０ｎｍ又は３ｎｍ～１０ｎｍであってよい。上記のハフニウム系金属酸化物は、従来のＰＺＴなどの強誘電体と比べて、２０ｎｍ以下のような薄い膜厚でも優れた強誘電性を示すので、不揮発性記憶素子用の強誘電体層としてスケーラブルであり、好適である。
　図３に、強誘電体層１の１例として、室温でＮｉＳｉ2基板上にスパッタ堆積後、２００℃アニール後、３５０℃アニール後のＹ７％－ＨｆＯ２層をＸ線回折分析して得られたチャートを示す。図３から、Ｙ７％－ＨｆＯ２薄膜がいずれも、３０°付近に１つの回折ピークが観測され、蛍石型の直方晶であること、強誘電体であること（図５も参照）が、確認される。
　第１の導電層２、第２の導電層３は、強誘電体層１に電圧を印加するための電極として作用するものであり、金属、導電性セラミックス、導電性半導体などからなることができる。金属としては、タングステン、チタン、金、銀、銅、白金、アルミニウムなど、導電性セラミックスとしては、ニッケルダイシリサイド（ＮｉＳｉ２）のような導電性シリサイド、窒化チタン（ＴｉＮ）などの導電性窒化物、インジウム錫酸化物（ＩＴＯ）などの導電性酸化物、Ｂｉ２Ｒｕ２Ｏ７、Ｒ２Ｒｕ２Ｏ７（Ｒは希土類元素）、Ｂｉ２Ｉｒ２Ｏ７、希土類イリジウム酸化物Ｒ２Ｉｒ２Ｏ７（Ｒは希土類元素）などのパイクロア構造物などがある。また導電性半導体としてドープト又は真正シリコン半導体、各種の化合物半導体などを挙げることができる。第１の導電層２、第２の導電層３は、強誘電体層１に電気的に接続されていればよい。また、強誘電体層１の上に形成する導電層（上部電極）としては、タングステン、ＴｉＮ、及びＴｉＮ／Ｗの多層電極は好ましい。
　１つの好ましい態様において、第１の導電層２及び第２の導電層３は強誘電体層１との界面側に、特に第２の導電層（上部電極）３を強誘電体層１の上に形成する場合における第２の導電層３の強誘電体層１との界面側に、酸素移動を抑止する酸素バリア性を有する導電性材料、例えば、タングステン（Ｗ）などをバリア層として形成もよい。第１の導電層２及び第２の導電層３が酸素バリア層を有することで、バッファ層、強誘電体層１から酸素イオンが拡散漏出して酸素欠陥が生成することを抑制する効果、リーク電流を防止する効果があり、本発明の不揮発性記憶素子の性能を向上させる効果がある。バリア層の厚さは、好ましくは、０．１ｎｍ以上であり、さらに０．５ｎｍ以上、１ｎｍ以上、１．５ｎｍ以上であってよい。また、バッファ層４の膜厚は、望ましくは１０ｎｍ以下であり、さらには６ｎｍ以下、５ｎｍ以下、４ｎｍ以下、３ｎｍ以下であってよい。第２の導電層は、バッファ層と接続し酸素移動を抑止するバリア金属と金属窒化物、特に、ＷとＴｉＮの２層構造を有することが好ましい。
　第１の導電層２は、強誘電体層１を堆積する基材となる下部電極である場合、蛍石型構造である導電層、例えば、ニッケルダイシリサイド（ＮｉＳｉ２）などの金属シリサイド、金属ダイシリサイドであることが好ましい。基材となる第１の導電層がニッケルダイシリサイド（ＮｉＳｉ２）などの金属シリサイド、金属ダイシリサイドであると、その上に堆積するハフニウム系金属酸化物の結晶品質に優れることができるので、強誘電体層及び強誘電体層界面の特性に優れることができる。また、キャパシタ等の２端子セルの場合はＴｉＮ等の窒化物電極、一方で、１トランジスタセルの場合はＳｉ等の半導体層に不純物をドーピングした導電層でも可能である。
　本発明の不揮発性記憶素子では、強誘電体層１と第１の導電層２及び／又は第２の導電層３の間に酸素イオン導電性を持ち、複数の原子価を有する金属を含む金属酸化物であるバッファ層４が存在する。ここにおいて、第１の導電層２と第２の導電層３とはどちらも差異はなく、要するに、２つの導電層のうち少なくとも一方の導電層と強誘電体層１との間にバッファ層４が存在する。バッファ層４は強誘電体層１と直接に接触して存在することが好ましい。
　バッファ層４は、酸素イオン導電性を示し、複数の原子価を有する金属を含む金属酸化物である常誘電体材料（絶縁体材料）からなる。バッファ層４は、常誘電体材料（絶縁体材料）であるが、酸素イオン導電性を有するものである。バッファ層４は、複数の原子価を有する金属を含む金属酸化物から構成されている。酸素イオン導電性を示す複数の原子価を有する金属を含む金属酸化物から構成されていることで、強誘電体層１との間で酸素の供受、特に供与を行うことができ、強誘電体層１又は強誘電体層１と導電層との界面におけるデータ書き換え時の電界ストレスによる酸素欠陥を防止又は修復する機能があり、それによってリーク電流を低減し、強誘電体特性が改良され、抗電界が小さくでき、書き換え特性が改良されるなどの優れた効果を発揮する。本発明において、バッファ層４は、酸素欠陥を防止又は修復するために酸素イオン導電性を示すものでなければならないが、複数の原子価を有する金属を含む金属酸化物であることにより、この目的のための酸素イオン導電性に優れることができる。
　バッファ層４の酸素の化学ポテンシャルは、強誘電体層１の酸素の化学ポテンシャルよりも大きいことが好ましい。バッファ層４の酸素の化学ポテンシャルが強誘電体層１の酸素の化学ポテンシャルよりも大きいと、バッファ層４から強誘電体層１中に酸素イオンが拡散またはドリフト他により容易に移動して、強誘電体層１又は強誘電体層１と導電層との界面における酸素欠陥量を制御することができる。
　バッファ層や強誘電体層の酸素の化学ポテンシャルは、材料によって決まり、知られているか、分子軌道法、第一原理計算等の理論的な手法による計算によっても求めることができる。バッファ層の方が強誘電体層より酸素の化学ポテンシャルが大きい場合、酸素イオンはバッファ層より強誘電体層へ拡散、ドリフト他の原理により移動することができると本発明では定める。その場合、バッファ層を構成する複数の原子価を有する金属元素の原子価は酸素イオンを供給する方向に変化する。
　バッファ層４の酸素空孔欠陥密度は、強誘電体層１の酸素空孔欠陥密度よりも小さいことが好ましい。バッファ層４の酸素空孔欠陥密度が強誘電体層１の酸素空孔欠陥密度よりも小さいと、バッファ層４から強誘電体層１中に酸素イオンが拡散、ドリフト他の原理により容易に移動して、強誘電体層１又は強誘電体層１と導電層との界面における酸素欠陥を防止又は修復することができる。
　バッファ層や強誘電体層の酸素空孔欠陥密度は、例えば、透過電子顕微鏡(Transmission Electron Microscopy:TEM)で観察する像を用いた電子エネルギー損失分光(Electron Energy-Loss Spectroscopy:EELS)によって測定ことができる。また、酸素欠損があると酸素欠損に相当した化学量論組成からのズレが発生するので、例えば、試料表面をグロー放電しながら深さ方向にスパッタリングし、グロー放電によってイオン化して質量分析するグロー放電発光分光(Glow Discharge Spectroscopy:GDS)によって深さ方向の組成分析を行うことで、酸素空孔欠陥密度を測定してもよい。さらに、酸素空孔欠陥密度は、非ラザフォード弾性共鳴散乱法およびレーザラマン分光法を用いて評価することもできる。
　バッファ層４の酸素イオン導電性を示し、複数の原子価を有する金属を含む金属酸化物である常誘電体材料（絶縁体材料）としては、例えば、セリウム酸化膜（ＣｅＯx(ｘ＝１．５－２．０、好ましくは１．６－２．０、さらに１．７－２．０、特に１．８－２．０)）のほか、ジルコニウム酸化膜、チタン酸化膜、イットリア安定化ジルコニア膜または希土類元素酸化膜などが適用可能である。特に、強誘電体層１がハフニウム酸化膜、ジルコニウム酸化膜（Ｚｒ）またはハフニウムとジルコニウムの酸化物、又はこれらに、アルミニウム（Ａ１）,ケイ素（Ｓｉ）、イットリウム（Ｙ）、ストロンチウム（Ｓｒ）、バリウム（Ｂａ）他がドープされて強誘電体性を発現する場合、バッファ層４としては、セリウム酸化膜（ＣｅＯx(ｘ＝１．５－２．０、好ましくは１．６－２．０、さらに１．７－２．０、特に１．８－２．０)）が好ましい。バッファ層４としてのセリウム酸化膜は常誘電体材料である。
　バッファ層４の膜厚は、好ましくは、０．１ｎｍ以上であり、さらに０．５ｎｍ以上、１ｎｍ以上、１．５ｎｍ以上であってよい。また、バッファ層４の膜厚は、望ましくは１０ｎｍ以下であり、さらには６ｎｍ以下、５ｎｍ以下、４ｎｍ以下、３ｎｍ以下であってよい。バッファ層４は強誘電体層１中に酸素イオンを供給できる層厚があればよい一方、バッファ層４は絶縁体材料であるから、導電性を大きく損なわない層厚であることが好ましい。
　強誘電体層１とバッファ層４を形成後に、４００℃以下のアクティベーションアニール（ＡＡアニール）処理を施してよく、強誘電体層１及び不揮発性記憶素子の特性の向上が見られる。バッファ層４を形成後のアクティベーションアニール処理は、形成したバッファ層４の上部に電極を形成する前でも後であってもよいが、１つの好ましい態様においてバッファ層４の上部に電極を形成する前であることができ、もう１つの好ましい態様においてバッファ層４の上部に電極を形成した後であることができる。
　本発明の実施例１の不揮発性記憶素子において、強誘電体層１と第１の導電層２及び／又は第２の導電層３との間にバッファ層４を挿入すると、リーク電流が減少し、特に不揮発性記憶素子の書き替え特性（書き替え回数）を１０１１回以上、特に１０１２回以上に改良できることが確認された。また、バッファ層４が存在すると、リーク電流が低減する効果、データ書換え特性が向上する効果、室温データ保持性が改良される効果も確認された。
　本発明の実施例１の不揮発性記憶素子では、強誘電体層１は配向角が違う少なくとも２種類の配向（配向角が小さい配向Ｉと、配向角が大きい配向ＩＩ）を有することができること、印加電圧（動作電圧）を高くして配向Ｉと配向ＩＩの両方をスイッチングするだけでなく、印加電圧（動作電圧）をそれより低くして配向Ｉだけをスイッチングすることもできること、及び、配向Ｉだけをスイッチングすると、配向Ｉと配向ＩＩの両方をスイッチングする場合と比べて、書き換え特性におけるデータ書き換え回数を向上させることができることが、見出された。ここで、２種類の配向Ｉ及びＩＩは、少なくとも２種類の配向があるという意味であり、３種類以上の配向分布があってよい。
　配向Ｉと配向ＩＩの存在は、印加電圧（動作電圧）Ｖに対する蓄積電荷量Ｑを表す曲線が２つのピークを有すること、２つのピークは波形分析により２つの独立したピークに分解できることから確認することができ、分解して得られる配向Ｉと配向ＩＩの波形から、強誘電体層の結晶粒の配向角を推定することができ、低い印加電圧（動作電圧）にピークを有する配向Ｉは高い印加電圧にピークを有する配向ＩＩと比べて配向角θが小さい。なお、ここで配向角θは、強誘電体層の膜面に垂直な方向に対する配向軸の角度と定義する（図１３(a)参照）。そして、配向ＩＩの結晶粒をスイッチングすることはできないが、配向Ｉの結晶粒はスイッチングすることができる電圧を利用して、配向Ｉだけをスイッチングすることが可能である。また、このとき、配向Ｉと配向ＩＩは、いずれも、全く同じ配向角θを有する一群の結晶粒ではなく、図１３（ｂ）に示すように、特定の配向角θにピークを有し配向角θの両側に肩部を有する山形の分布（特に正規分布）を有する一群の結晶粒の集合体（強誘電体層内において物理的に一体の結晶粒の集合体ではなく。強誘電体層内に散在してよい結晶粒のうち配向角分布に基づく理論的な集合体である）をいう。
　したがって、この配向Ｉだけをスイッチングする強誘電体キャパシタ素子の動作方法によれば、配向ＩＩ（及び配向Ｉ）をスイッチングする動作方法と比べて、書き換え特性（書き換え回数）が向上する。こうして、本発明によれば、本発明のバッファ層を有する強誘電体キャパシタ素子である不揮発性記憶素子の動作方法であって、強誘電体層１が多結晶の場合は、配向角が異なる２種類の第１及び第２の配向を有し、その配向のうち、強誘電体層の配向角が小さい第１の配向だけを動作電圧としてスイッチングする強誘電体キャパシタ素子の動作方法が提供される。また、強誘電体層１が２種類以上のピークを有する多結晶より構成される場合でも本発明での動作方法が適用可能であることは言うまでもない。３種類以上の配向分布が存在する場合、他のいずれか配向と比べて低い印加電圧（動作電圧）にピークを有する配向の１つに着目して、好ましくは最も低い印加電圧（動作電圧）にピークを有する配向（膜面に垂直の成分が最も大きい配向）に着目して、その低い印加電圧（動作電圧）で素子を駆動すれば、すべての配向を駆動する場合と比べて、書き換え特性におけるデータ書き換え回数を向上させることができる。
　本発明の実施例１の不揮発性記憶素子の電気特性の例を図４～９に示す。図４は、微小電流測定装置を用いて測定したバッファ層の有無をパラメータとして評価した強誘電体素子（強誘電体キャパシタ）の電流電圧特性を示した。バッファ層を挿入することで、同一電圧に対するリーク電流が低減し、かつ素子のブレークダウン電圧が増大している。このリーク電流は強誘電体素子の欠陥を介して流れる欠陥電流成分が大きく寄与しているため、バッファ層を挿入することで、データ書換えストレスを印加する前の欠陥密度が低減されていることが推定される。また、素子のブレークダウン電圧が増大していることは素子の耐圧が増大し、素子の信頼性が改善されていることを示唆している。
　図５は、強誘電体素子のバッファ層の有無をパラメータとしたヒステリシス特性である。Ｙ７％－ＨｆＯ２強誘電体層１の強誘電体性を示している。また、バッファ層を挿入することで、強誘電体特性が改善し、特に、抗電界が減少して、ヒステリシス特性が改善されている。本実施例での強誘電体層１には、室温形成Ｙ７％－ＨｆＯ２層を用い、次のステップとして、ＣｅＯx（ｘ＝１．５～２．０）形成し、上部電極形成後にアニール処理（アクティベーションアニール）を行った。
　図６は、自発分極Ｐｒ幅（２Ｐｒ）のアクティベーションアニール温度依存性を示す。as-depoの強誘電体素子に比べて、２００～３５０℃の低温アクティベーションアニール処理したときに自発分極が増大しており、アクティベーションアニール処理の有効性が示されている（図２０も参照）。
　図７は、電圧２．５Ｖ、１ＭＨｚで測定した強誘電体キャパシタ素子の書き換え特性（２Ｐｒウインドウ幅の書き換え回数依存性）のアクティベーションアニール（ＡＡ）温度依存性を示す。ＡＡアニール温度が２００℃から４００℃に上昇すると、２００℃と比較して３００℃～４００℃の間でデータ書換え特性に関して、Ｐｒウインドウは１０９回まではほぼ一定であり、ナローイングがみられず安定で良好な特性が得られた。
　図８は、電圧２．５Ｖで書き換え１０４回後の室温データ保持特性である。Ｐｒウインドウ幅は保持時間に対してほぼ一定で安定しており、データ保持特性も優れていることが分かった。
　図９は、電圧２．２Ｖ、２ＭＨｚでのデータ書き換え特性を示す。Ｐｒウインドウのナローイングがみられず、安定な書換え特性が得られており、１０１１回以上の書き換え回数が達成されていることが分かった。
　バッファ層が第２導電層（上部電極）と強誘電体層の間に存在する場合をバッファ層構造Ａ、第１導電層（下部電極）と強誘電体層の間に存在する場合をバッファ層構造Ｂとする。以下、強誘電体不揮発性記憶素子の信頼性、特にデータ書換え特性の改善、向上に本発明の本質はバッファ層構造Aでもバッファ層構造Ｂでも機能的に有効なことを実証する。
　図１０（ａ）（ｂ）は、実施例１の不揮発性記憶素子（強誘電体キャパシタ素子）の構造例を示す。図１０（ａ）に示すバッファ層構造Ａは、バッファ層４を強誘電体層１と第２の導電層（上部電極）３との間に有する不揮発性記憶素子、図１０（ｂ）に示すバッファ層構造Ｂは、バッファ層４を第１の導電層（下部電極）２と強誘電体層１との間に有する不揮発性記憶素子である。いずれにおいても、強誘電体層１は膜厚７．５ｎｍのイットリウム５％ドープ酸化ハフニウム（Ｙ：ＨｆＯ２）からなる層であり、バッファ層４は膜厚１ｎｍのＣｅＯｘからなる層である。下部電極２は、膜厚５ｎｍのチタン（Ｔｉ）層２－１と膜厚１０ｎｍのタングステン（Ｗ）層２－２との多層膜である。
　一方、上部電極３は、膜厚３０ｎｍのタングステン（Ｗ）層３－２と膜厚１０ｎｍの窒化チタン（ＴｉＮ）層３－１との多層膜である。後述するように、下部電極２と上部電極３はスパッタ法で作製でき、強誘電体層１とバッファ層４は原子層堆積法（ＡＬＤ）で作製できる。電極作製後に活性化アニールしてもよい。これら各層の材料及び膜厚は例であって、限定的ではないことは言うまでもない。
　図１１は、図１０（ａ）（ｂ）に示すようなバッファ層構造Ａ及びバッファ構造Ｂを有する実施例１の不揮発性記憶素子の電圧－分極ヒスレリシス特性を、バッファ層を有していない対応する不揮発性記憶素子の電圧－分極ヒスレリシス特性と比較して示す。またバッファ（ＣｅＯｘ）層４の膜厚を０．６ｎｍ、１ｎｍ、２ｎｍと変化させている。図１１（ａ）はバッファ層を有していない不揮発性記憶素子のヒスレリシス特性（対照例）であり、図１１（ｂ－１）（ｂ－２）及び（ｂ－３）はバッファ（ＣｅＯｘ）層）を上部電極側（図１の第２の導電層３側）に有する不揮発性記憶素子のヒスレリシス特性、図１１（ｃ－１）（ｃ－２）及び（ｃ－３）はバッファ（ＣｅＯｘ）層を上部電極側（図１の第１の導電層２側）に有する強誘電体キャパシタ素子のヒスレリシス特性であり、図１１（ｂ－１）及び（ｃ－１）はバッファ（ＣｅＯｘ）層の厚さが０．６ｎｍ、図１０（ｂ－２）及び（ｃ－２）はバッファ（ＣｅＯｘ）層）の厚さが１ｎｍ、図１１（ｂ－３）及び（ｃ－３）はバッファ（ＣｅＯｘ）層）の厚さが２ｎｍの不揮発性記憶素子のヒスレリシス特性である。いずれの例においても、上部電極を形成後に、５００℃で１分間、不揮発性記憶素子の活性化のためのポストアニールを実施した。実施例１の強誘電体キャパシタ素子は、酸素イオン導電性を持ち、複数の原子価を有する金属を含む金属酸化物であるバッファ層４が強誘電体層１の第２の導電層３側又は第１の導電層２側にあっても、その膜厚が1ｎｍ以上であれば不揮発性記憶素子として良好な電圧－分極ヒスレリシス特性を示すことが分かる。
　図１２は、図１１（ｂ－２）及び（ｃ－２）の厚さが１ｎｍのバッファ（ＣｅＯｘ）層）を有する不揮発性記憶素子の電圧２．２Ｖ、２ＭＨｚでのデータ書き換え特性を示す。実施例１の不揮発性記憶素子は、バッファ層４が強誘電体層１の第２の導電層３側又は第１の導電層２側のどちらにあっても、バッファ層がない場合と比較して、優れたデータ書き換え特性が得られることが示されている。以上より、本発明のバッファ層構造Aまたはバッファ層構造Ｂは強誘電体不揮発性記憶素子の信頼性、特にデータ書換え特性の改善、向上に特有の効果を示すことが分かった。
　図１３（ａ）（ｂ）（ｃ）は、実施例１の１例としてのイットリウム５％ドープ酸化ハフニウム（Ｙ：ＨｆＯ２）から構成された膜厚２ｎｍの強誘電体層とＣｅＯｘから構成されたバッファ層を有する不揮発性記憶素子（図１（ａ）参照）についての、Ｙ：ＨｆＯ２結晶粒の配向の模式図（図１３（ａ））と、動作電圧Ｖに対する蓄積電荷量Ｑを表す図（図１２（ｂ））と、書き換え特性を表す図（図１３（ｃ））とである。
　本発明の不揮発性記憶素子の強誘電体層、好適にはハフニウム系強誘電体層は、配向角が異なる２つの結晶粒群を有することができ、配向角が小さい結晶粒群だけをスイッチングする動作させると、不揮発性記憶素子の書き換え回数を改良することができる。
　図１３（ａ）は、このような不揮発性記憶素子の強誘電体層における、配向角θＩを有する配向ＩのＹ：ＨｆＯ２結晶粒と、配向角θＩＩ（＞θＩ）を有する配向ＩＩのＹ：ＨｆＯ２結晶粒との配向状態を模式的に示す。
　図１３（ｂ）を参照すると、この不揮発性記憶素子（強誘電体キャパシタ素子）は、
蓄積電荷量Ｑが印加電圧（動作電圧）Ｖに沿って２．３Ｖ付近と３Ｖ付近に２つのピークを有している。
　この蓄積電荷量Ｑは、波形分析をすると、図に示す配向Ｉの波形と配向ＩＩの波形の合成波形であることが確認され、それぞれ配向角θＩ及びθＩＩを有するＹ：ＨｆＯ２結晶粒に対応していることが確認される。そこで、配向ＩＩをスイッチングするには不十分であるが、配向Ｉをスイッチングすることができる大きさの印加電圧（動作電圧）±２．５０Ｖを用いると、配向ＩのＹ：ＨｆＯ２結晶粒だけをスイッチングすることが可能である。また、配向ＩＩをスイッチングすることができるより高い印加電圧（動作電圧）±３．２５Ｖを用いれば、配向Ｉ及び配向ＩＩの両方のＹ：ＨｆＯ２結晶粒をスイッチングすることが可能である。
　図１３（ｃ）は、印加電圧（動作電圧）±２．５０Ｖ及び印加電圧（動作電圧）±３．２５Ｖでスイッチングした場合の強誘電体キャパシタ素子の書き換え特性を示しており、印加電圧（動作電圧）±２．５０Ｖで配向Ｉだけをスイッチングする動作方法によれば、印加電圧（動作電圧）±３．２５Ｖで配向Ｉ及び配向ＩＩの両方をスイッチングする場合と比べて、書き換え回数が増加しても分極（蓄積電荷量）の低下が少なく、書き換え特性が改良されていることが分かる。
　（実施例１の不揮発性記憶素子の製造方法）
　実施例１の不揮発性記憶素子は、最初に第１の導電層２を用意する。第１の導電層２は、導電性を有していればよく、導電層層は基板であってもよい。例えば、不純物をドープされて導電性を有する半導体層又は半導体領域であってよい。あるいは、第１の導電層２は、半導体層又は絶縁層の上に、導電層を堆積して作製されてよい。導電層を堆積する方法は、スパッタ法、蒸着法、ＣＶＤ法、ＰＬＤ（Pulsed Laser Deposition）法、ＡＬＤ(Atomic Layer Deposition)法、めっき法などの製膜法（堆積法）のいずれでもよい。
　ここで、任意に、第１の導電層２の上に、バッファ層４を作製してよい。バッファ層４は通常酸化物であって、常誘電体であり、酸化物、常誘電体に関して知られている広範な製膜法のいずれかによって作成してよい。スパッタ法、蒸着法、ＣＶＤ法、ＰＬＤ（Pulsed Laser Deposition）法、ＡＬＤ（Atomic Layer Deposition）法は好ましい。バッファ層４の作製は、アルゴンなどの不活性雰囲気中で、室温又は基板加熱下で、好ましくは減圧して、実施してよい。堆積温度は、室温でも、４００℃以上の高温でもよく、限定されないが、１つの好ましい態様では４００℃以下、３００℃未満、２５０℃以下である。
　次いで、第１の導電層２が下部電極であれば、下部電極の上に、又は第１の導電層２の上にバッファ層４が形成されていれば、バッファ層４の上に、強誘電体層１を作製する。強誘電体層の作製方法は知られているので、公知の方法あるいは特許文献１に開示した方法などを用いることができる。強誘電体層１は、ゾルゲル法、ＣＶＤ（Chemical Vapor Deposition）法、パルスＣＶＤ法、ＰＬＤ（Pulsed Laser Deposition）法、ＡＬＤ（Atomic Layer Deposition）法、自己組織化法などの製膜法（堆積法）で製膜されたものでもよいが、ＡＬＤ法、スパッタ法、水熱法によるものが好ましい。スパッタ法や水熱法により、３００℃未満の温度で、強誘電体層を作製することができる。
　１つの好ましい態様によれば、特にハフニウム系金属酸化物から構成される強誘電体層１はスパッタ法で作製され、スパッタ法によれば４００℃以下、特に３００℃未満の温度で作成することも可能である。原料金属酸化物又はその構成元素又は酸化物からなるターゲットを、不活性雰囲気中、または酸化雰囲気中で、スパッタして、表面に第１の導電層２を有する基板に目的とする金属酸化物層を堆積する。スパッタ法によれば、室温又は３００℃未満の低温に加熱した基板上に強誘電体層を堆積することができるが、任意に堆積後に４００℃以下の温度で活性化アニール処理をしてもよい。
　また、スパッタ法、ＡＬＤ法あるいはＣＶＤ法その他の堆積法で堆積した金属酸化物層が強誘電体でない場合に、堆積後にアニール処理をして強誘電体層を作製してもよい。アニール処理温度は、通常８００℃以下、例えば、２００～８００℃であってよい。
　また、強誘電体層は、ハフニウム系金属酸化物から構成される単斜晶相又は正方晶の常誘電体薄膜を３００℃未満の温度で作製し、その常誘電体薄膜に、室温または８００℃以下、好ましくは３００℃未満の昇温下で、電界誘起相転移を発生させる電界より大きい電界を印加することにより、常誘電体薄膜を直方晶の強誘電体薄膜に変換して、作製されてもよい。
　強誘電体層は、特に室温や低い温度で堆積された場合、堆積後に活性化アニール処理することで、結晶品質を向上させ、あるいは強誘電体特性を改良してもよい。活性化アニール処理の温度は、４００℃以上、例えば、４００～８００℃、４００～７００℃であって
もよく、あるいは４００℃以下であってよく、１つの態様では、４００℃以下、さらに３００℃未満、２５０℃以下は好ましい。
　強誘電体層１を作製した後、任意に強誘電体層１の上にバッファ層４を作製する。本発明において、バッファ層４は、第１の導電層２の上又は強誘電体層１の上の少なくとも一方に作製する。バッファ層４は通常酸化物であって、常誘電体であり、酸化物、常誘電体に関して知られている広範な製膜法のいずれかによって作成してよい。スパッタ法、蒸着法、ＣＶＤ法、ＰＬＤ（Pulsed Laser Deposition）法、ＡＬＤ（Atomic Layer Deposition）法は好ましい。バッファ層４の作製は、アルゴンなどの不活性雰囲気中で、室温又は基板加熱下で、好ましくは減圧して、実施してよい。堆積温度は、室温でも、高温でもよく限定されないが、４００℃以下、３００℃未満が好ましい。
　バッファ層４を強誘電体層１の上に作製する場合には、バッファ層４を堆積後（素子又は装置を作製後でもよい）に、バッファ層４が強誘電体層１の下だけに存在し、強誘電体層１の上に存在しない場合には、強誘電体層１を堆積後（素子又は装置を作製後でもよい）に、強誘電体層１とバッファ層４のアクティベーションアニール（ＡＡアニール）処理をしてよい。ＡＡアニール処理は、アルゴンなどの不活性雰囲気中で、例えば、４００℃以上の温度でよく、あるいは４００℃以下、さらには２００℃以上３００℃未満の温度で、好ましくは減圧して、実施してよい。活性化アニール処理時間は、アニール温度にもよるが、例えば、６０分間以下であればよく、０．２～２０分間が好ましい。バッファ層４を堆積後にアクティベーションアニール（ＡＡアニール）処理をすることで、強誘電体層１の結晶性及び強誘電体層１とバッファ層４の界面特性を向上させること、強誘電体特性を向上させることができる。また、４００℃以下のアクティベーションアニール処理であれば、特に不揮発性記憶素子（強誘電体キャパシタ）とともに半導体装置を含む場合において、不揮発性記憶素子を含む半導体装置を作製後に、実施しても半導体装置の他の構成部材、不純物拡散領域や配線などに悪影響がない利点がある。
　一例として、Ｓｉ半導体基板表面に形成したＳｉ半導体基底層の表面をアルゴン雰囲気中で３０分間プレスパッタしてクリーニングしてから、Ｓｉ半導体基底層上にスパッタでニッケル（Ｎｉ）を堆積した後、アルゴン雰囲気中でＳｉ半導体基板を３５０℃に加熱してＳｉ半導体基底層上のニッケル（Ｎｉ）をシリサイド化して、ニッケルシリサイド（ＮｉＳｉ２）の第１の導電層（下部電極）２を形成した。第１の導電層２を形成した半導体基板に、特許文献１に記載した方法で、Ｙ７％－ＨｆＯ２層を成膜した。スパッタ装置において、真空チャンバー内を減圧した後、半導体基板温度を室温（２５℃）で、アルゴン流量１００ｓｃｃｍ、酸素０ｓｃｃｍ、圧力５０ｍｍＴｏｒｒのアルゴン雰囲気中で、半導体基板とターゲット（Ｙ７％－ＨｆＯ２）の間に電圧を印加して、電力５０Ｗで、半導体基板の第１の導電層２上にＹ７％－ＨｆＯ２層１を厚さ１０ｎｍに成膜した。また、室温で堆積後のＹ７％－ＨｆＯ２層を２００から３５０℃で１０分間アニールした。
　堆積後及びアニール後に得られたＹ７％－ＨｆＯ２層１をそれぞれＸ線回折分析して得られたチャートを図３に示す。図３から、Ｙ７％－ＨｆＯ２薄膜がいずれも、３０°付近に１つの回折ピークが観測され、蛍石型の直方晶であること、強誘電体であることが、確認される。
　次にＹ７％－ＨｆＯ２層１を３０分間の上に、アルゴン１００ｓｃｃｍ、酸素０ｓｃｃｍ、圧力５０ｍＴｏｒｒのアルゴン雰囲気中、室温（２５℃）で、ＣｅＯx(ｘ＝１．５－２．０)を５０Ｗの電子ビームで蒸着させて、バッファ層４を厚さ ２ｎｍに形成した。それから、バッファ層４の上に、ＴｉＮ層（上部電極）３をスパッタ堆積した。比較のためにバッファ層４を形成しない例（比較例）も用意し、ＴｉＮ層（上部電極）３を堆積した。得られた素子の一部では、２００から４００℃でＡＡアニール処理を行った。比較のために、バッファ層４を形成しない以外は上記と同じ比較例を用意した。得られた強誘電体記憶素子の電気特性は図４～９に示されている。
　実施例１の不揮発性記憶素子の製造方法として上記において説明した事項は、本発明のすべての実施例の記憶素子及び記憶装置の製造方法において、実施例１の不揮発性記憶素子が含まれ限り、共通の事項である。実施例１の不揮発性記憶素子によれば、酸素イオン導電性を持ち、複数の原子価を有する金属を含む金属酸化物であるバッファ層を有することで、金属酸化物で構成された強誘電体層を用いた不揮発性記憶素子において、リーク電流を防止し、強誘電体記憶素子の信頼性が改良され、特に従来の課題であったデータ書換え特性が顕著に改良される効果がある。さらに、ハフニウム系金属酸化物で構成された強誘電体層を４００℃以下、好ましくは３００℃未満の温度で作製し、堆積後の強誘電体層を４００℃以下の温度で活性化アニールすると、強誘電体層及び強誘電体記憶素子の特性が向上することができるのみならず、特にアクティベーションアニール（ＡＡアニール）は、４００℃以下の温度でよいので、特に先端ＣＭＯＳのバックエンド混載メモリ（ＦｅＲＡＭ）に適用する場合に、記憶素子及び記憶装置を作製後に好ましく実施できる。特に記憶素子及び記憶装置が銅配線や不純物拡散半導体領域を含む場合などに好適である。ただし、本発明における先端ＣＭＯＳのバックエンド混載メモリ（ＦｅＲＡＭ）の製造が４００℃以下に限定されるわけではない。
　また、原子層堆積法（ＡＬＤ）で強誘電体層１及びバッファ層４を連続的に堆積することで、商業的な生産性に優れることができる。ただし、この例は、不揮発性記憶素子及びその製造方法を限定するものでなく、材料の種類、層厚、製膜条件等は適宜変更できることは言うまでもない。
　〔実施例２；アドバンスドバッファ層構造強誘電体記憶素子〕
　本発明の実施例２は、第１の導電層と、第２の導電層と、第１の導電層と前記第２の導電層の間の、金属酸化物から構成される強誘電体層とを少なくとも有する不揮発性記憶素子において、強誘電体層と第１の導電層及び／又は第２の導電層との間に酸素イオン導電性を持ち、複数の原子価を有する金属を含む金属酸化物であるバッファ層４が存在し、かつ、強誘電体層と第１の導電層の間に単層膜または多層膜から構成される界面層を有し、前記界面層全体として酸化シリコンより高い誘電率を有し、界面層は、第１の導電層と強誘電体層の間にバッファ層が存在する場合には、第１の導電層とバッファ層の間に存在することを特徴とする不揮発性記憶素子を提供する。
　本発明の実施例２の不揮発性記憶素子でも、強誘電体層と第１の導電層２及び／又は第２の導電層との間に酸素イオン導電性を持ち、複数の原子価を有する金属を含む金属酸化物であるバッファ層を存在させることで、リーク電流を防止し、強誘電体記憶素子の信頼性、データ書換え特性が改良される。データ書き換え時の電界ストレスにより強誘電体層中又は強誘電体層と導電体層との界面において酸素欠陥が発生することが、リーク電流、特に信頼性、データ書換え特性を損なう原因であると考えられるが、強誘電体層又は強誘電体層界面にバッファ層から酸素イオンが供給されることによって、酸素欠陥が補償されて、膜質及び界面が改善される。
　図１４（ａ）（ｂ）に、本発明の実施例２の不揮発性記憶素子の例を模式的に断面図で示す。図１４（ａ）（ｂ）において、１は強誘電体層、２は第１の導電層（下部電極）、３は第２の導電層（上部電極）、４はバッファ層、５は界面層である。図１４（ａ）では、バッファ層４は強誘電体層１と第２の導電層（上部電極）３の間にあり、界面層５は強誘電体層１と第１の導電層（下部電極）２の間にある。図１４（ｂ）では、バッファ層４は強誘電体層１と第１の導電層（下部電極）２の間にあり、界面層５は第１の導電層（下部電極）２とバッファ層４の間にある。図には示さないが、バッファ層４は強誘電体層１と第２の導電層（上部電極）３の間、及び強誘電体層１と第１の導電層（下部電極）２の間の両方にあってもよく、その場合、界面層５は強誘電体層１の下にあるバッファ層４と第１の導電層（下部電極）２の間にある。第１の導電層２は、不揮発性記憶素子において強誘電体層１を挟む２つの電極の一方であればよいが、不揮発性記憶素子が半導体基板（シリコン基板）に導電層（電極）を有する場合には、第１の導電層２が半導体基板（シリコン基板）側に下部電極として存在することが好ましい。
　本発明の実施例２の不揮発性記憶素子では、バッファ層４に加えて、さらに、強誘電体層１と第１の導電層２の間に単層膜または多層膜から構成される界面層５を有し、前記界面層全体として酸化シリコンより高い誘電率を有する。特に、第１の導電層２がシリコン基板等の場合、シリコン基板と強誘電体層１との間に酸化シリコン膜の形成を抑制するためにも、強誘電体層１と第１の導電層２の間に酸化シリコンより高い誘電率を有する界面層５が存在することによって、界面層５が存在しない場合と比べて、データ書き換え時の第１及び第２の導電層２，３の間に印加された電圧のうち、より高い分圧が強誘電体層１に印加されるので、より低い外部電圧によって、強誘電体層１に十分な電圧を印加することができる。また、界面層５は、上記のように低電圧動作で強誘電体特性を改善するとともに、不揮発性記憶素子がＦｅＦＥＴである場合（図２２２（ｂ）参照）に、書き込み時にＦｅＦＥＴのチャンネルより注入される電子のトンネル電流を界面層（トンネル絶縁膜）の相対的厚膜化により抑止し、結果としてデータ書換え特性劣化の改善を可能にする。
　界面層５は、シリコン酸化膜の誘電率（比誘電率約３．９）より大きい誘電率を有する。好ましくは、シリコン窒化膜の誘電率（比誘電率約７．８）以上の誘電率を有する、特に酸化膜またはシリケート膜であることが好ましい。第１及び第２の導電層２，３の間に印加された電圧のうち、強誘電体層１と界面層５とに分散される電圧の比は、強誘電体層１と界面層５の誘電率の比に依存し、界面層５の誘電率が高いほど強誘電体層１により高い分圧がかかるので好ましい。界面層５の誘電率は、比誘電率で約３．９より大きいことが好ましく、約５以上、約７．８以上、さらには約１５以上、約２０以上であることがより好ましい。
　このような界面層５としては、高誘電率の絶縁体（常誘電体）であればよいが、強誘電体層の金属酸化物を構成する金属の酸化物であることが好ましい。例えば、強誘電体層１がイットリウムドープハフニウム系金属酸化物（Ｙ－ＨｆＯ２；比誘電率２５）である場合、イットリウムシリケート（ＹＳｉＯ）、ハフニウムシリケート（ＨｆＳｉＯ）、酸化イットリウム（Ｙ２Ｏ３）等が好ましい。また、ハフニウムアルミネート（ＨｆＡｌＯ）、イットリウムアルミネートＹＡｌＯ３（比誘電率１６）、ランタンアルミネートＬａＡｌＯ３（比誘電率２５）、イットリウム安定化ジルコニアＹＳＺ（比誘電率２７）も好適である。
　界面層５の厚さは、限定されないが、４ｎｍ以下が好ましく、さらに２ｎｍ以下、１．５ｎｍ以下、１ｎｍ以下であってよい。また、界面層５の膜厚は、シリコンより高い誘電率であれば、薄くても効果があるが、例えば、０．２ｎｍ以上であってよい。さらには０．３ｎｍ以上０．５ｎｍ以上であってよい。界面層５は、強誘電体層１に十分な電圧を印加するために大きい誘電率を有する層であるから、そのための層厚があればよい一方、界面層５は絶縁体材料であるから、導電性を大きく損なわない層厚であることが好ましい。
　界面層５は、第１の導電層（下部電極）２と直接に接触していることが好ましい。しかし、第１の導電層（下部電極）２の表面にはごく薄い表面酸化膜が形成され易いので、その場合にはその表面酸化膜は界面層５の一部と考えてよい。その表面酸化膜を界面層５の一部と考えるときは、界面層５は単層膜ではなく、多層膜（複合膜）で構成されているが、表面酸化膜以外の部分が酸化シリコンより高い誘電率を有して、複合膜全体として酸化シリコンより高い誘電率を有していればよい。表面酸化膜以外の界面層の本体自身が多層膜であってもよいことはいうまでもない。
　界面層は、強誘電体層より第１の導電層側への酸素移動を抑止する機能を有することが好ましい。それによって、強誘電体層の酸素欠陥の発生を抑制する効果が期待される。
　また、強誘電体層の金属酸化物を構成する金属自体ではなくても、添加金属を含むハフニウム系金属酸化物を構成する金属として、上記した金属、すなわち、ハフニウム（Ｈｆ）、ジルコニウム（Ｚｒ）、セリウム（Ｃｅ）、アルミニウム（Ａ１）,ケイ素（Ｓｉ）、ストロンチウム（Ｓｒ）、バリウム（Ｂａ）又は希土類元素（Ｓｃ,Ｙ,Ｌａ,Ｃｅ,Ｐｒ,Ｎｄ,Ｓｍ,Ｅｕ,Ｇｄ,Ｔｂ,Ｄｙ,Ｈｏ,Ｅｒ,Ｔｍ.Ｙｂ,Ｌｕ）の酸化物又はシリケートであってもよい。界面層５は、ハフニウム系金属酸化物を構成する金属の酸化物であっても、強誘電性を示さない高誘電体（常誘電体）である。このような界面層５であれば、強誘電体層１と化学的類似性があり、界面の特性に優れることができ、また強誘電体層の膜質にも優れることができる。
　実施例２の強誘電体層１は、強誘電性を示すものである。強誘電体は、外部に電界がなくでも電気双極子が整列しており、かつ双極子の向きを電界によって変化できる物質である。強誘電体を用いて記憶素子を構成すると、電界を印加していないときにも分極は保持されるので、不揮発性の記憶素子を構成することができ、消費電力を減少させることが可能である。また、強誘電体記憶素子のデータ書き換えは電界印加によって行う電圧型であり、電流型と比べて書き込み、消去電流が大幅に小さいため、消費電力を減少させることが可能である。
　実施例２において強誘電体層１は、金属酸化物からなる強誘電体層である。強誘電体層１は、好ましくは、蛍石型の直方晶（斜方晶）相の金属酸化物から構成された強誘電体である。特に、ハフニウム（Ｈｆ）、ジルコニウム（Ｚｒ）、セリウム（Ｃｅ）又はこれらの２種以上の元素、好ましくはハフニウム（Ｈｆ）、ジルコニウム（Ｚｒ）又はこれらの２種の元素を含む金属酸化物は、ドープ又はノンドープで、蛍石型の直方晶相を示す強誘電体を形成できるので、好適である。ノンドープでも、酸素欠陥によって強誘電体を形成できる。さらに、ハフニウム（Ｈｆ）、ジルコニウム（Ｚｒ）、セリウム（Ｃｅ）又はこれらの２種以上の元素、好ましくはハフニウム（Ｈｆ）、ジルコニウム（Ｚｒ）又はこれらの２種の元素と、アルミニウム（Ａ１）,ケイ素（Ｓｉ）、ストロンチウム（Ｓｒ）、バリウム（Ｂａ）及び希土類元素（Ｓｃ,Ｙ,Ｌａ,Ｃｅ,Ｐｒ,Ｎｄ,Ｓｍ,Ｅｕ,Ｇｄ,Ｔｂ,Ｄｙ,Ｈｏ,Ｅｒ,Ｔｍ.Ｙｂ,Ｌｕ）からなる群から選ばれた少なくとも１種の金属元素とを含む金属酸化物が、好適である。
　ハフニウム系金属酸化物において主たる金属酸化物は、ハフニウム酸化物、ジルコニウム酸化物、セリウム酸化物のような単純酸化物のほか、これらの金属酸化物の間の固溶体でもよい。ハフニウム系金属酸化物が添加金属を含むとき、添加金属の量は、主たる金属酸化物や添加金属の種類に依存するが、強誘電体を形成する量であればよく、一般的には、添加金属のモル数が、添加金属を含む金属酸化物全体の金属同士の合計を１００モル％として、好ましくは１０モル％以下、０．１～１０％がより好ましく、４～９モル％でもよい。
　例えば、典型的なハフニウム系強誘電体材料としては、ＹドープＨｆＯ２、ＳｉドープＨｆＯ２、ＡｌドープＨｆＯ２、ＬａドープＨｆＯ２、及び、ＨＺＯ（Ｈｆ0.5Ｚｒ0.5Ｏ２）等がある。
　強誘電体層１は、強誘電性を発現する結晶であればよく、多結晶でよいが、一軸配向性結晶薄膜でもよく、さらにはエピタキシャル膜であってもよい。
　強誘電体層１の膜厚は、不揮発性記憶素子の用途に応じて、好適な膜厚が採用されるので、特には制約されないが、例えば、１ｎｍ以上、さらに５ｎｍ以上、１０ｎｍ以上であってよい。また、上限も制約されないが、例えば、５μｍ以下、３μｍ以下、１μｍ以下であってよい。好ましい態様において、強誘電体層１の膜厚は、１ｎｍ～１００ｎｍ、より好ましくは１ｎｍ～５０ｎｍ、さらに２ｎｍ～１０ｎｍ又は２ｎｍ～５ｎｍであってよい。上記のハフニウム系金属酸化物は、従来のＰＺＴなどの強誘電体と比べて、２０ｎｍ以下のような薄い膜厚でも優れた強誘電性を示すので、不揮発性記憶素子用の強誘電体層としてスケーラブルであり、好適である。
　第１の導電層２、第２の導電層３は、強誘電体層１に電圧を印加するための電極として作用するものであり、金属、導電性セラミックス、導電性半導体などからなることができる。金属としては、タングステン、チタン、金、銀、銅、白金、アルミニウムなど、導電性セラミックスとしては、窒化チタン（ＴｉＮ）などの導電性窒化物、ニッケルダイシリサイド（ＮｉＳｉ２）のような導電性シリサイド、インジウム錫酸化物（ＩＴＯ）などの導電性酸化物、Ｂｉ２Ｒｕ２Ｏ７、希土類イリジウム酸化物Ｒ２Ｉｒ２Ｏ７（Ｒは希土類元素）などのパイクロア構造物などがある。また導電性半導体としてドープト又は真正シリコン半導体、各種の化合物半導体などを挙げることができる。第１の導電層２、第２の導電層３は、強誘電体層１に電気的に接続されていればよい。また、強誘電体層１の上に形成する導電層（上部電極）としては、タングステン、ＴｉＮ、及びＴｉＮ／Ｗの多層電極は好ましい。
　強誘電体層１を堆積する基材となる第１の導電層は、蛍石構造を有する金属シリサイドもしくは金属ダイシリサイド、または金属窒化物、または不純物を含むＳｉもしくはＧｅ、またはＳＯＩ（Silicon on Insulator）であることが望ましい。基材となる（第１の）導電層が蛍石構造の二ケイ化ニッケル（ＮｉＳｉ２）であると、その上に堆積するハフニウム系金属酸化物の結晶の品質に優れることができるので好ましい。
　１つの好ましい態様において、第１の導電層２及び第２の導電層３は強誘電体層１との界面側に、特に第２の導電層（上部電極）３を強誘電体層１の上に形成する場合における第２の導電層３の強誘電体層１との界面側に、酸素移動を抑止する酸素バリア性を有する導電性材料、例えば、タングステン（Ｗ）などをバリア層として形成もよい。第１の導電層２及び第２の導電層３がバリア層を有することで、強誘電体層１から酸素イオンが漏出して酸素欠陥が生成することを抑制する効果、リーク電流を防止する効果があり、本発明の不揮発性記憶素子の性能を向上させる効果がある。バリア層の厚さは、好ましくは、０．１ｎｍ以上であり、さらに０．５ｎｍ以上、１ｎｍ以上、１．５ｎｍ以上であってよい。また、バッファ層４の膜厚は、望ましくは１０ｎｍ以下であり、さらには６ｎｍ以下、５ｎｍ以下、４ｎｍ以下、３ｎｍ以下であってよい。
　本発明の不揮発性記憶素子では、強誘電体層１と第２の導電層３の間に酸素イオン導電性を持つバッファ層４が存在する。バッファ層４は、酸素イオン導電性を示す複数の原子価を有する金属を含む金属酸化物の常誘電体材料（絶縁体材料）からなる。バッファ層４は、酸素イオン導電性を示す複数の原子価を有する金属を含む金属酸化物の絶縁体材料であることで、強誘電体層１との間で酸素イオンの供受、特に供与を行うことができ、強誘電体層１又は強誘電体層１と導電層との界面におけるデータ書き換え時の電界ストレスによる酸素欠陥を防止又は修復する機能があり、それによってリーク電流を低減し、強誘電体特性が改良され、抗電界が小さくでき、書き換え特性が改良されるなどの優れた効果を発揮する。
　バッファ層４の酸素の化学ポテンシャルは、強誘電体層１の酸素の化学ポテンシャルよりも大きいことが好ましい。バッファ層４の酸素空孔欠陥密度は、強誘電体層１の酸素空孔欠陥密度よりも小さいことが好ましい。バッファ層４の酸素の化学ポテンシャルが強誘電体層１の酸素の化学ポテンシャルよりも大きい、あるいはバッファ層４の酸素空孔欠陥密度が強誘電体層１の酸素空孔欠陥密度よりも小さいと、バッファ層４から強誘電体層１中に酸素イオンが容易に移動して、強誘電体層１又は強誘電体層１と導電層との界面における酸素欠陥量を制御することができる。
　バッファ層４の酸素イオン導電性を示す複数の原子価を有する金属を含む金属酸化物の常誘電体材料（絶縁体材料）としては、例えば、セリウム酸化膜ＣｅＯx(ｘ＝１．５－２．０、好ましくは１．６－２．０、さらに１．７－２．０、特に１．８－２．０)のほか、ジルコニウム酸化膜、チタン酸化膜、イットリア安定化ジルコニア膜または希土類元素酸化膜などが適用可能である。
　バッファ層４の膜厚は、好ましくは、０．１ｎｍ以上であり、さらに０．５ｎｍ以上、１ｎｍ以上、１．５ｎｍ以上であってよい。また、バッファ層４の膜厚は、望ましくは１０ｎｍ以下であり、さらには６ｎｍ以下、５ｎｍ以下、４ｎｍ以下、３ｎｍ以下であってよい。
　本発明の実施例２の不揮発性記憶素子の電気特性は、バッファ層４を有する効果については実施例１における図４～９を参照できるが、図１５～２０に、実施例２の不揮発性記憶素子（堆積後３５０℃で活性化アニールしたＴｉＮ／ＣｅＯ２（４ｎｍ）／Ｙ－ＨｆＯ２（９ｎｍ）／ＩＬ（Ｙ２Ｏ３；２ｎｍ）／ＮｉＳｉ２）についての追加の電気特性を示す。また、上部電極はＴｉＮ／Ｗの多層電極の場合も有効である。
　図１５は、微小電流測定装置で評価した強誘電体キャパシタ素子の電流電圧特性であり、界面層を挿入すると、界面層が存在しない対照例（実施例１）と比べて、高電圧側でもリーク電流が低減して、素子のブレークダウン電圧が増大している。
　図１６は、同条件で測定したリーク電流のバッファ層のＣｅＯx(ｘ＝１．５－２．０)層厚依存性を示し、対照例（実施例１）と比べて、すべてのＣｅＯx(ｘ＝１．５－２．０)層厚でリーク電流が低減しており、バッファ層構造の界面層の有効性を示している。
　図１７は、電圧４．５Ｖ、１ＭＨｚで測定した強誘電体キャパシタ素子の書き換え特性を示した。アクティベーションアニールは３５０℃である。書き換え回数１０１０回後の残留分極幅２Ｐｒが、対照例（実施例１）と比べて、増大していることが確認された。
　図１８は、強誘電体素子の書き換え回数１０１０回後の室温データ保持特性を示した。自発分極Ｐｒウインドウ幅は測定時間内ではあるが、時間に対してほぼ一定であり、良好なデータ保持特性が得られている。また、室温外挿を行った結果、１０年後も十分な自発分極のウインドウ幅が得られており、１０年後でも書き込みデータの読出しが可能レベルに保持されていると推定され、データ保持時間１０年の見通しが得られた。
　図１９は、電圧４．５Ｖ、１ＭＨｚの条件で測定したデータ書き換え特性であり、残留分極幅２Ｐｒ＝１１μＣ／ｃｍ２以上で、書き換え１０１１回を達成している。
　図２０は、電界２ＭＶ／ｃｍの電圧条件、２ＭＨｚで測定したデータ書き換え特性である。図２０では、Ｐｒウインドウ幅は書換え回数に対してほぼ一定で、ナローイングも小さく、１０１２回以上のデータ書き換え回数が達成されている。
　実施例２の不揮発性記憶素子における特徴は、本発明の他の実施例の記憶素子及び記憶装置においても、不揮発性記憶素子が界面層を含む限り、共通の事項である。
　（実施例２の不揮発性記憶素子の製造方法）
　実施例２の不揮発性記憶素子において、界面層５以外の構成及びその製造方法は実施例１の不揮発性記憶素子と同様であることができる。界面層５は、常誘電体（絶縁体）、特に酸化物であるから、常誘電体、酸化物において一般的な堆積方法、例えば、スパッタ法、蒸着法、ＣＶＤ法、ＰＬＤ（Pulsed Laser Deposition）法、ＡＬＤ(Atomic Layer Deposition)法によって作成することができる。
　実施例２の不揮発性記憶素子の一例として、Ｓｉ半導体基板表面に形成したＳｉ半導体基底層の表面をアルゴン雰囲気中で３０分間プレスパッタしてクリーニングしてから、Ｓｉ半導体基底層上にスパッタでニッケル（Ｎｉ）を堆積した後、アルゴン雰囲気中でＳｉ半導体基板を３５０℃に加熱してＳｉ半導体基底層上のニッケル（Ｎｉ）をシリサイド化して、ニッケルダイシリサイド（ＮｉＳｉ２）の第１の導電層（下部電極）２を形成した。次いで、第１の導電層２の上に、スパッタ法で、アルゴン雰囲気中で、界面層５としてイットリウム酸化物（Ｙ２Ｏ３）を層厚 ２ｎｍに堆積した。
　界面層５を形成した半導体基板に、特許文献１に記載した方法で、Ｙ７％－ＨｆＯ２層を成膜した。スパッタ装置において、真空チャンバー内を減圧した後、半導体基板温度を室温（２５℃）で、アルゴン流量１００ｓｃｃｍ、酸素０ｓｃｃｍ、圧力５０ｍｍＴｏｒｒのアルゴン雰囲気中で、半導体基板とターゲット（Ｙ７％－ＨｆＯ２）の間に電圧を印加して、電力５０Ｗで、半導体基板の第１の導電層２上にＹ７％－ＨｆＯ２層１を厚さ１０ｎｍに成膜した。堆積後Ｙ７％－ＨｆＯ２層１をそれぞれＸ線回折分析して、Ｙ７％－ＨｆＯ２薄膜がいずれも、多結晶であること蛍石型の直方晶であること、強誘電体であることが確認された。
　次にＹ７％－ＨｆＯ２層１の上に、ＣｅＯx(ｘ=１．５－２．０)膜を電子ビーム蒸着で厚さ２－６ｎｍに蒸着させて、バッファ層４を形成した。次に、バッファ層４の上に、ＴｉＮ層（上部電極）３をスパッタ堆積した。その後２００℃～４００℃でアクティベーショアニール処理（ＡＡ処理）を行った。得られる強誘電体記憶素子の追加の電気特性を図１５～２０に示す。図１５～２０に示す対照例は実施例１である。
　実施例２の不揮発性記憶素子の製造方法の１つの好ましい例を、図２１を参照して説明する。この例では、強誘電体キャパシタの界面層５、強誘電体層１及びバッファ層４を原子層堆積法（ＡＬＤ）で連続的に堆積することで、商業的な生産性に優れることができる。ただし、図２１の例は、実施例２の不揮発性記憶素子の製造方法を限定するものでなく、材料の種類、層厚、製膜条件等は適宜変更できるものである。
　図２１を参照すると、それ次自身が基板であってもいし、他の基板の上部に作製されていてもよい窒化チタン（ＴｉＮ）から構成された下部電極２を基板として、原子層堆積法（ＡＬＤ）により、最初に、（ｉＰｒＣｐ)３Ｙをイットリウム源としたＳｉ半導体基板表面への複数回の照射による吸着と、プラズマ化した酸素とアルゴンの混合ガスによる酸化を順番に行うことで、酸化イットリウム（Ｙ２Ｏ３）を堆積する。このサイクルを複数回行うことで界面層５を１ｎｍ堆積する。次に、同じくＡＬＤにより、ＴＤＭＡＨをハフニウム源として界面層５のＹ２Ｏ３膜上に吸着させ、プラズマ化した酸素とアルゴンの混合ガスで酸化を行い、このサイクルを繰り返すことで酸化ハフニウム膜を堆積する。途中、(ｉＰｒＣｐ)３Ｙをイットリウム源とした複数回の照射によるイットリウム原子の吸着と、プラズマ化した酸素とアルゴンの混合ガスの照射による酸化でイットリウム酸化膜を挿入することで、イットリウム５％ドープ酸化ハフニウム（Ｙ５％－ＨｆＯ２）からなる強誘電体１を７．５ｎｍ堆積する。さらに、同じくＡＬＤにより、(ｉＥｔＣｐ)３Ｃｅをセリウム源としてイットリウム５％ドープ酸化ハフニウム膜上への吸着と、プラズマ化した酸素とアルゴンの混合ガスによる酸化のサイクルを繰り返すことで、酸化セリウム（ＣｅＯｘ；ｘ＝１．６～１．９）からなるバッファ層４を１ｎｍ堆積する。それから、スパッタ法でバッファ層４の上に、タングステン層３－２を５ｎｍ、窒化チタン（ＴｉＮ）層３－１を３０ｎｍ堆積して、ＴｉＮ／Ｗからなる多層の第２の導電層３とする。
　実施例２の不揮発性記憶素子の製造における特徴は、本発明の他の実施例の記憶素子及び記憶装置の製造方法においても、不揮発性記憶素子が界面層を含む限り、共通の事項である。特に、ハフニウム系金属酸化物で構成された強誘電体層を４００℃以下、好ましくは３００℃未満の温度で作製でき、堆積後の強誘電体層を４００℃以下の温度で活性化アニールすると、強誘電体層及び強誘電体記憶素子の特性が向上することができ、特に活性化アニールは、４００℃以下の温度でよいので記憶素子及び記憶装置を作製後に好ましく実施できる。特に記憶素子及び記憶装置が銅配線や不純物拡散半導体領域を含む場合などに好適である。
　〔実施例３；メモリセル及びメモリセルアレイ〕
　本発明の実施例３は、強誘電体記憶素子をトランジスタと組み合わせたメモリセルからなる半導体記憶装置を提供する。例えば、１トランジスタ型メモリセル（１Ｔ型ＦｅＲＡＭ）ＦｅＦＥＴ、１トランジスタ１メモリセル（１Ｔ型１Ｃ型ＦｅＲＡＭ）、２トランジスタ２メモリセル（２Ｔ型２Ｃ型ＦｅＲＡＭ）、これらメモリセルを２次元的または３次元的に配置したメモリセルアレイ、例えばＮＯＲ型メモリセルアレイなどを含む。また、メモリセルアレイを制御する制御回路等の周辺回路を含んでもよい。
　（第１の実施形態：１Ｔ型メモリセル）
　実施例３の第１の実施形態の半導体記憶装置は、１トランジスタメモリセル（１Ｔ型ＦｅＲＡＭ）ＦｅＦＥＴである。この半導体記憶装置（１トランジスタメモリセル）は、例えば、半導体層（第１の導電層）と、上部電極（第２の導電層）と、第１の導電層である半導体層と第２の導電層である上部電極の間の金属酸化物から構成される強誘電体層とを少なくとも有し、強誘電体層と上部電極の間に酸素イオン導電性を持ち、複数の原子価を有する金属を含む金属酸化物であるバッファ層が存在し、好ましくは強誘電体層と半導体層の間に単層膜または多層膜から構成される界面層を有し、界面層は界面層全体として酸化シリコンより高い誘電率を有し、半導体層は強誘電体層と存在すれば界面層との下方に存在し、上部電極をゲート電極とし、強誘電体層と存在すれば界面層とをゲート絶縁膜とし、半導体層のゲート絶縁膜の下方にチャネル、その両側にソース（領域）及びドレイン（領域）を有することを特徴とする。この半導体記憶装置は、半導体層のソース領域又はドレイン領域が第１の導電層であるが、ソース領域又はドレイン領域は所謂ソース電極又はドレイン電極に接続されていることができ、ソース電極又はドレイン電極を下部電極という場合もある。
　図２２（ａ）（ｂ）に１トランジスタメモリセルの例を模式的に断面図で示す。図１７（ａ）は界面層５が存在しない例、図２２（ｂ）は界面層５が存在する例である。図２２（ａ）（ｂ）において、１は強誘電体層、２ｓは半導体層（第１の導電層）、３ｇはゲート電極（第２の導電層）、４はバッファ層、５は界面層、６はソース（領域）、７はドレイン（領域）である。半導体層２ｓのソース（領域）６及びドレイン（領域）７の上にはそれぞれソース電極６ｅ及びドレイン電極７ｅを有してよい。図２２（ｂ）では、バッファ層４は、強誘電体層１とゲート電極（第２の導電層）３ｇとの間にあるが、界面層５と強誘電体層１との間にあってもよいし、これらの両方にあってもよい。以下では、主にバッファ層４が強誘電体層１とゲート電極（第２の導電層）３ｇとの間にある１トランジスタメモリセルに基づいて記載するが、バッファ層４が界面層５と強誘電体層１との間にある場合については適宜変更される。
　この１トランジスタメモリセルは、ゲート絶縁膜として強誘電体層を用いた電界効果型トランジスタ（ＦＥＴ）であり、強誘電体層の分極の向きによりＦＥＴのチャネルのコンダクタンスを制御し、かつ強誘電体の残留分極の制御によりＦＥＴのしきい値（Ｖｔｈ）の状態を記憶する。その動作原理を図２３（ａ）（ｂ）に示す。ゲートに正と負のパルス電圧を印加した後、ゲート絶縁膜を構成する強誘電体層の分極方向を一方向に分極させることができ、ゲートへの印加電圧が正であるか負であるかによって分極の向きが異なる。図２３（ａ）の分極の向きではゲート絶縁膜と半導体界面の負電荷のため相対的にＦＥＴのＶｔｈはプラス方向にシフト（Ｖｔｈ１）する。一方、図２３（ｂ）の分極の向きではゲート絶縁膜と半導体界面の正電荷のため相対的にＶｔｈはマイナス方向にシフト（Ｖｔｈ２）する。ここで、読出し電圧（Ｖｒ）をＶｔｈ１とＶｔｈ２の中間電圧に設定した場合、Ｖｔｈ２＜Ｖｔｈｒ＜Ｖｔｈ１となるためにＶｔｈ２状態ではチャネルが形成されＦＥＴの電流は流れるが、一方でＶｔｈ１の状態では電流は流れない。したがって、ＦｅＦＥＴの閾値電圧が、図２３（ａ）（ｂ）の分極の向きによって変化する。このように、強誘電体ゲート絶縁膜の分極の方向によって、ＦＥＴのオン状態、オフ状態を同一のゲート電圧で実現でき、情報を記憶することができる。このトランジスタのドレイン電流－ゲート電圧特性を図示すると、図２３（ｃ）に示すようなヒステリシス特性となる。このヒステリシス特性は、強誘電体の分極によってトランジスタの閾値電圧が変化することを示している。閾値電圧のシフト量（ドレイン電流－ゲート電圧特性におけるヒステリシスの幅）をメモリウィンドウと呼び、このメモリウィンドウ中の電圧に対して２通り以上のドレイン電流の値をとれることが分かる。
　この１トランジスタメモリセルの記憶素子は、強誘電体記憶素子であり、電界印加で不揮発の記憶を可能とするので、消費電力を低減することができる。強誘電体層１は、好ましくは、蛍石型の直方晶の金属酸化物からなる強誘電体層である。強誘電体層１の金属酸化物は、ハフニウム（Ｈｆ）、ジルコニウム（Ｚｒ）、セリウム（Ｃｅ）又はこれらの２種以上の元素、特にハフニウム（Ｈｆ）、ジルコニウム（Ｚｒ）又はこれらの２種の元素を含む金属酸化物であることが好ましい。また、ハフニウム（Ｈｆ）、ジルコニウム（Ｚｒ）、セリウム（Ｃｅ）又はこれらの２種以上の元素、特にハフニウム（Ｈｆ）、ジルコニウム（Ｚｒ）又はこれらの２種の元素と、アルミニウム（Ａ１）,ケイ素（Ｓｉ）、ストロンチウム（Ｓｒ）、バリウム（Ｂａ）及び希土類元素（Ｓｃ,Ｙ,Ｌａ,Ｃｅ,Ｐｒ,Ｎｄ,Ｓｍ,Ｅｕ,Ｇｄ,Ｔｂ,Ｄｙ,Ｈｏ,Ｅｒ,Ｔｍ.Ｙｂ,Ｌｕ）からなる群から選ばれた少なくとも１種の金属元素（添加元素）とを含む金属酸化物は、好適である。
　ハフニウム系金属酸化物が添加金属を含むとき、添加金属の量は、強誘電体を形成する量であればよく、一般的には、添加金属のモル数が、添加金属を含む金属酸化物全体の金属同士の合計を１００モル％として、好ましくは１０モル％以下、０．１～１０％がより好ましく、４～９モル％でもよい。
　強誘電体層１の膜厚は、不揮発性記憶素子の用途に応じて、好適な膜厚が採用されるので、特には制約されないが、好ましい態様において、強誘電体層１の膜厚は、１ｎｍ～１００ｎｍ、より好ましくは２ｎｍ～５０ｎｍ、さらに２ｎｍ～２０ｎｍ又は２ｎｍ～５ｎｍであってよい。ハフニウム系金属酸化物は、従来のＰＺＴなどの強誘電体と比べて、１０ｎｍ以下のような薄い膜厚でも優れた強誘電性を示すので、不揮発性記憶素子用の強誘電体層としてスケーラブルであり、好適である。
　第２の導電層３は、強誘電体層１に電圧を印加するための電極として作用するものであり、金属、導電性セラミックス、導電性半導体などからなることができる。金属としては、タングステン、チタン、金、銀、銅、白金、アルミニウムなど、導電性セラミックスとしては、窒化チタン（ＴｉＮ）などの導電性窒化物、ニッケルダイシリサイド（ＮｉＳｉ２）のような導電性シリサイド、インジウム錫酸化物（ＩＴＯ）などの導電性酸化物などがある。また、第２の導電層３と反対側の導電層（半導体層２ｓ）としては、ドープト又は真正半導体であってよく、シリコン、化合物半導体などを挙げることができる。
　この半導体記憶装置では、強誘電体層１とゲート電極３ｇの間に酸素イオン導電性を持つバッファ層４が存在する。バッファ層４は、酸素イオン導電性を示す複数の原子価を有する金属を含む金属酸化物の常誘電体材料（絶縁体材料）からなる。バッファ層４は、酸素イオン導電性を示しかつ複数の原子価を有する金属を含む金属酸化物の常誘電体材料（絶縁体材料）であることで、強誘電体層１又は強誘電体層１と導電層界面におけるデータ書き換え時の電界ストレスによる酸素欠陥を防止又は修復する機能があり、それによってリーク電流を低減し、強誘電体特性が改良され、抗電界が小さくでき、書き換え特性が改良されるなどの優れた効果を発揮する。
　バッファ層４の酸素の化学ポテンシャルは、強誘電体層１の酸素の化学ポテンシャルよりも小さいことが好ましい。バッファ層４の酸素空孔欠陥密度は、強誘電体層１の酸素空孔欠陥密度よりも小さいことが好ましい。バッファ層４の酸素の化学ポテンシャルが強誘電体層１の酸素の化学ポテンシャルよりも小さい、あるいはバッファ層４の酸素空孔欠陥密度が強誘電体層１の酸素空孔欠陥密度よりも小さいと、バッファ層４から強誘電体層１中に酸素イオンが容易に移動して、強誘電体層１又は強誘電体層１と導電層との界面における酸素欠陥を防止又は修復することができる。
　バッファ層４の酸素イオン導電性を示しかつ複数の原子価を有する金属を含む金属酸化物の常誘電体材料（絶縁体材料）としては、例えば、セリウム酸化膜（ＣｅＯｘ；ｘ＝１．５－２．０、好ましくは１．６－２．０、さらに１．７－２．０、特に１．８－２．０)のほか、ジルコニウム酸化膜、チタン酸化膜、イットリア安定化ジルコニア膜または希土類元素酸化膜などが適用可能である。
　バッファ層４の膜厚は、好ましくは、０．１ｎｍ以上であり、さらに０．５ｎｍ以上、１ｎｍ以上、１．５ｎｍ以上であってよい。また、バッファ層４の膜厚は、望ましくは１０ｎｍ以下であり、さらには６ｎｍ以下、５ｎｍ以下、４ｎｍ以下、３ｎｍ以下であってよい。
　また、この半導体記憶装置の好ましい態様では、さらに、半導体層２ｓ（第１の導電層；下部電極）と強誘電体層１の間に単層膜または多層膜から構成される界面層５を有し、界面層５は界面層全体として酸化シリコンより高い誘電率を有する。ただし、強誘電体層１と半導体層２ｓ（第１の導電層；下部電極）の間にバッファ層４が存在する場合には、界面層５は半導体層２ｓ（第１の導電層；下部電極）とバッファ層４との間に存在する。強誘電体層１と半導体層２ｓの間に界面層５が存在することによって、界面層５が存在しない場合と比べて、

データ書き換え時に両電極（第１及び第２の導電層）間に印加される電圧のうち、より高い分圧が強誘電体層１に印加されるので、より小さい電極間電圧で強誘電体層１に分極反転が可能な十分な電圧を印加することができる。
　界面層５は、高誘電体からなり、シリコン酸化膜の誘電率（比誘電率約３．９）より大きい誘電率を有することが好ましく、特にシリコン窒化膜の誘電率（比誘電率約７．８）以上の誘電率を有する高誘電体であることが望ましい。また、特に酸化膜またはシリケート膜であることが好ましい。界面層５の誘電率は、比誘電率で約３．９より大きいことが好ましく、約５以上、約７．８以上であることがより好ましい。
　界面層５は、第１の導電層（下部電極）２と直接に接触していることが好ましい。しかし、第１の導電層（下部電極）２の表面にはごく薄い表面酸化膜が形成され易いので、その場合にはその表面酸化膜は界面層５の一部と考えてよい。その表面酸化膜を界面層５の一部と考えるときは、界面層５は単層膜ではなく、多層膜（複合膜）で構成されているが、表面酸化膜以外の部分が酸化シリコンより高い誘電率を有して、複合膜全体として酸化シリコンより高い誘電率を有していればよい。表面酸化膜以外の界面層の本体自身が多層膜であってもよいことはいうまでもない。
　界面層５は、強誘電体層１より第１の導電層２側への酸素移動を抑止する機能を有することが好ましい。それによって、強誘電体層１の酸素欠陥の発生を抑制する効果が期待される。
　界面層５は、強誘電体層の金属酸化物を構成する金属の酸化物であることが好ましい。例えば、強誘電体層１がイットリウムドープハフニウム系金属酸化物（Ｙ－ＨｆＯ２）である場合、イットリウムシリケート(ＹＳｉＯ)、ハフニウムシリケート（ＨｆＳｉＯ）、酸化イットリウム（Ｙ２Ｏ３）等が好ましい。また、強誘電体層の金属酸化物を構成する金属自体ではなくても、添加金属を含むハフニウム系金属酸化物を構成する金属として、上記した金属、すなわち、ハフニウム（Ｈｆ）、ジルコニウム（Ｚｒ）、セリウム（Ｃｅ）、アルミニウム（Ａ１）,ケイ素（Ｓｉ）、ストロンチウム（Ｓｒ）、バリウム（Ｂａ）又は希土類元素（Ｓｃ,Ｙ,Ｌａ,Ｃｅ,Ｐｒ,Ｎｄ,Ｓｍ,Ｅｕ,Ｇｄ,Ｔｂ,Ｄｙ,Ｈｏ,Ｅｒ,Ｔｍ.Ｙｂ,Ｌｕ）の酸化物又はシリケートであってもよい。このような界面層５であれば、強誘電体層１と化学的類似性があり、界面の特性に優れることができ、また強誘電体層の膜質にも優れることができる。
　半導体層２ｓ、ソース（領域）６、ドレイン（領域）７は、従来のゲート絶縁膜型トランジスタに用いられるいずれの構成でもよい。例えば、半導体層２ｓをＰ，Ａｓなどをドープしたｐ型シリコン半導体とし、ソース（領域）６、ドレイン（領域）７はＢなどを高濃度にドープしたｎ＋形ドープ領域であってよい。
　本発明は、強誘電体メモリ１トランジスタメモリセルにおいて、リーク電流低減、信頼性特に、データ書換え特性の改善、向上を実現可能との特有の効果を有する。さらに、１トランジスタメモリセルの信頼性の特有の課題である、ゲート電極に正の電圧を印加して、しきい値電圧(Vth)を低下させる方向に動作させた場合、メモリトランジスタのチャンネル領域より電子が強誘電体層または界面の欠陥に注入される現象を界面層膜厚と界面特性の最適化等により低減できる効果も有する。また、これまでメモリトランジスタはｎＭＯＳトランジスタを例に説明してきたが、ｐＭＯＳのメモリトランジスタでも本発明を適用することで、ｎＭＯＳトラジスタと同様な信頼性、特にデータ書換え特性の改善効果が得られることは言うまでもない。
　実施例３のメモリセルの１つの好適な例を、図２２（ｂ）を参照して記載する。この例では、界面層５、強誘電体層１及びバッファ層４を原子層堆積法（ＡＬＤ）で連続的に堆積することで、商業的な生産性に優れることができる。ただし、この例は、実施例３の不揮発性記憶素子及びその製造方法を限定するものでなく、材料の種類、層厚、製膜条件等は適宜変更できるものである。
　この例は、図２２（ｂ）に示されるような構造をバッファ層/強誘電体層/界面層の３層の素子構造を有し、具体的には、ＴｉＮ／Ｗ多層構造のゲート電極（上部電極）３ｇ／ＣｅＯｘのバッファ層４／Ｙ５％－ＨｆＯ２の強誘電体１／Ｙ－Ｓｉｌｉｃａｔｅ（Ｙ２Ｓｉ２Ｏ７）の界面層５／Ｓｉ半導体基板２ｓ中のソース領域６及びドレイン領域７である下部電極２からなる構成を有するトランジスタ型メモリセル（ＦｅＦＥＴ）である。
　基板としてソース領域６及びドレイン領域７をＣＭＯＳプロセスで形成したＳｉ半導体基板２ｓを用い、原子層堆積法（ＡＬＤ）により、最初に、(ｉＰｒＣｐ)３Ｙをイットリウム源としたＳｉ半導体基板表面への複数回の照射による吸着と、プラズマ化した酸素とアルゴンの混合ガスによる酸化を順番に行うことで、酸化イットリウム（Ｙ２Ｏ３）を堆積する。このサイクルを複数回行うことで界面層５を１ｎｍ堆積する。次に、同じくＡＬＤにより、テトラキス(ジメチルアミノ)ハフニウム（ＴＤＭＡＨ）をハフニウム源として界面層５のＹ２Ｏ３膜上に吸着させ、プラズマ化した酸素とアルゴンの混合ガスで酸化を行い、このサイクルを繰り返すことで酸化ハフニウム膜を堆積する。途中、（ｉＰｒＣｐ）３Ｙをイットリウム源とした複数回の照射によるイットリウム原子の吸着と、プラズマ化した酸素とアルゴンの混合ガスの照射による酸化でイットリウム酸化膜を挿入することで、イットリウム５％ドープ酸化ハフニウム（Ｙ５％－ＨｆＯ２）からなる強誘電体１を７．５ｎｍ堆積する。さらに、同じくＡＬＤにより、（ｉＥｔＣｐ）３Ｃｅをセリウム源としてイットリウム５％ドープ酸化ハフニウム膜上への吸着と、プラズマ化した酸素とアルゴンの混合ガスによる酸化のサイクルを繰り返すことで、酸化セリウム（ＣｅＯｘ；ｘ＝１．６～１．９）からなるバッファ層４を１ｎｍ堆積する。それから、スパッタ法でバッファ層４の上に、タングステン層３－２を５ｎｍ、窒化チタン（ＴｉＮ）層３－１を３０ｎｍ堆積して、ＴｉＮ／Ｗからなる多層の第２の導電層３とする。
　次に、Ｓｉ半導体基板２ｓの上に作製したＴｉＮ／Ｗ多層構造のゲート電極（上部電極）３ｇ／Ｃｅ０ｘのバッファ層４／Ｙ５％－ＨｆＯ２の強誘電体１／Ｙ－Ｓｉｌｉｃａｔｅ（Ｙ２Ｓｉ２Ｏ７）の界面層５の積層構造体を、反応性イオンエッチング法でパターニングして、Ｓｉ半導体基板２ｓに形成されたソース領域６及びドレイン領域７の間のチャンネル領域の上にゲート電極を形成する。さらに、Ｓｉ半導体基板２ｓにソースドレイン電極材料を形成して、反応性イオンエッチング法でパターニングして、ソース電極６ｅ及びドレイン電極７ｅを形成する。
　ソース電極６ｅ及びドレイン電極７ｅを形成した後で、フォーミングガス雰囲気中、５００℃で１分間ポストアニールして、強誘電体１を活性化させる。強誘電体１の活性化アニールは、強誘電体１を堆積直後でもよいが、バッファ層４の作製後、さらにはゲート電極３ｇを作製後に行うことで、界面層５、強誘電体１及びバッファ層４の積層構造の品質をも向上させることができる。
　実施例１及び実施例２の不揮発性記憶素子の製造方法において説明した事項は、実施例３の第１の実施形態の半導体記憶装置の製造方法においても共通の事項である。特に、強誘電体メモリトランジスタをフロントエンドではなく、バックエンドに形成する場合は有効となる。ハフニウム系金属酸化物で構成された強誘電体層を４００℃以下、好ましくは３００℃未満の温度で作製でき、堆積後の強誘電体層を４００℃以下の温度で活性化アニール、またはアクティベーションアニール（ＡＡアニール）すると、強誘電体層及び強誘電体記憶素子の特性が向上することができ、特にＡＡアニールは、４００℃以下の温度でよいので記憶素子及び記憶装置を作製後に好ましく実施できる。記憶装置が銅配線や不純物拡散半導体領域を含む場合などに好適である。しかし、実施例３の第１の実施形態において、ハフニウム系金属酸化物で構成された強誘電体層強誘電性に相転移させるための活性化アニールは４００℃以下に限定されるものではなく、４００℃以上の温度で行ってもよい。特にトランジスタ型メモリセル（ＦｅＦＥＴ）をフロントエンドに形成する場合は、金属酸化膜を強誘電体層に相転移させるための活性化アニールの温度が４００℃以上であってもよい。
　（第２の実施形態：１Ｔ１Ｃ型メモリセル）
　実施例３の第２の実施形態の半導体記憶装置は、１トランジスタ１キャパシタメモリセル（１Ｔ１Ｃ型ＦｅＲＡＭ）ＦｅＦＥＴであり、１個の強誘電体キャパシタ（強誘電体記憶素子）と１個の選択トランジスタとからメモリセルが構成されて成り、強誘電体キャパシタは、第１の導電層と、金属酸化物から構成される強誘電体層と、第２の導電層と、強誘電体層と第１の導電層及び／又は第２の導電層との間に存在する、酸素イオン導電性を持ち、かつ複数の原子価を有する金属を含む金属酸化物であるバッファ層とを、少なくとも有し、好ましくは強誘電体層と第１の導電層の間に単層膜または多層膜から構成される界面層を有し、界面層は界面層全体として酸化シリコンより高い誘電率を有し界面層は、第１の導電層と強誘電体層の間にバッファ層が存在する場合には、第１の導電層とバッファ層の間に存在することを特徴とし、選択トランジスタはソース、ドレイン及びゲートを含むトランジスタまたは両極性のダイオードであることを特徴とする。
　図２４（ａ）に１トランジスタ１キャパシタメモリセルの例を模式的に断面図で示す。図２４（ａ）において、１は強誘電体層、２ｂは下部電極（第１の導電層）、３ｕは上部電極（第２の導電層）、４はバッファ層、５は任意の界面層（界面層はなくてもよい）であり、これらによって強誘電体キャパシタＦＣが構成され、６はソース領域、７はドレイン領域、８はゲート電極、８ｉはゲート絶縁膜であり、これらによって選択トランジスタＳＴが構成され、強誘電体キャパシタＦＣの第１の導電層２（又は第２の導電層３）と、選択トランジスタＳＴのソース領域６（又はドレイン領域７）とは配線によって電気的に接続されている。１１は半導体層、１２は素子分離膜（シャロ―トレンチ分離）、１３は層間絶縁膜である。なお、素子分離はＬＯＣＯＳ分離その他の素子分離技術を用いてもよいことは言うまでもない。また、ドレイン拡散層上のプラグと強誘電体キャパシタの構造に関して、プラグの直上に強誘電キャパシタを配置しない構造（オフプラグ構造）になっているが、プラグ直上に強誘電体キャパシタを配置するオンプラグ構造であってもよい。図２４（ａ）では、強誘電体キャパシタＦＣのバッファ層４は、強誘電体層１と上部電極３ｕとの間にあるが、強誘電体層１と界面層５との間にあってもよいし、これらの両方にあってもよい。以下では、主にバッファ層４が強誘電体層１と上部電極３ｕとの間にある強誘電体キャパシタＦＣを有する１トランジスタ１キャパシタメモリセルに基づいて記載するが、バッファ層４が界面層５と強誘電体層１との間にある場合については、適宜変更される。
　図２４（ａ）を参照すると、例えば、ｐ型半導体層１１を選択酸化して素子分離膜１２が形成され、素子分離膜１２の間の素子領域において、ゲート領域を挟んでｎ＋型ソース領域６、ｎ＋型ドレイン領域７が選択ドープで形成されている。ｎ＋型ソース領域６とｎ＋型ドレイン領域７の間のチャネル形成領域の半導体層１１の表面にゲート絶縁膜８ｉ、その上にゲート電極８が形成され、ＭＩＳゲートトランジスタが構成されている。なお、ソース、ドレイン領域は低濃度エクステンション領域を有するＬＤＤ構造、ＦＥＴの短チャネル効果であるパンチスルー効果を抑止するためのハロー構造であっても本発明の本質は変わらない。ゲート絶縁膜８ｉとゲート電極１０の周りは窒化物等の絶縁膜で覆われて絶縁されている。半導体層１１及びゲート部の上には層間絶縁膜１３が形成されているが、半導体層１１のｎ＋型ソース領域６とｎ＋型ドレイン領域７はそれぞれｎ＋型ソース取出領域、ｎ＋型ドレイン取出領域を介して、層間絶縁膜１３に形成されたビアによって上方にあるビット線ＢＬと、強誘電体キャパシタＦＣとにそれぞれ接続されている。強誘電体キャパシタＦＣは、層間絶縁膜１３の上に積層して形成されており、下部電極２ｂ、界面層５、強誘電体層１、バッファ層４、上部電極３ｕによって構成されている。界面層５は任意であり、なくてもよい。強誘電体キャパシタＦＣの構成は、実施例１の不揮発性記憶素子と同様の構成であってよい。強誘電体キャパシタＦＣは第２の層間絶縁膜１３で覆われて絶縁されている。第２の層間絶縁膜１３の上方では、下部電極２ｂはビアを介してアース（プレート線）ＰＬに接続されている。なお、図２４（ａ）では、ソース領域６は上部電極３ｕに接続されているが、下部電極２ｂに接続されて、上部電極３ｕがアース（プレート線）ＰＬに接続されていてもよい。ゲート電極１０は複数の選択トランジスタＳＴのゲート電極１０どうしがお互いにワード線ＷＬによって接続されている。
　図２４（ｂ）の１トランジスタ１キャパシタメモリセルの回路図を参照すると、強誘電体キャパシタＦＣの下部電極２ｗは選択トランジスタＳＴのソース領域６（又はドレイン領域７）と配線で接続され、強誘電体キャパシタＦＣの上部電極３ｕはプレート線ＰＬと接続されている。また、選択トランジスタＳＴのドレイン領域７（又はソース領域６）はビット線ＢＬと接続され、選択トランジスタＳＴのゲート電極８はワード線ＷＬと接続されている。
　この１トランジスタ１キャパシタメモリセルでは、強誘電体キャパシタＦＣに電圧をかけて強誘電体を分極させるが、選択トランジスタＳＴのゲート電極３ｇにかける電圧を制御してソース・ドレイン間の電流をオン、オフするとともに、強誘電体キャパシタＦＣにかかる電圧の相対的な極性を変えて強誘電体の分極の向きを反転させることができ、情報の書き込みができる。また、情報の読出しは、強誘電体キャパシタに電圧パルスを印加した時に放出される電荷の量をビット線の容量で電圧に変換して検出して行う。したがって、強誘電体メモリセルにおける強誘電体層の分極の向きを印加電圧で制御して、情報の書き込み、消去及び読み出しを行うことができる。強誘電体層の分極の向きは待機時も保持されるので、このメモリセルは電圧駆動の不揮発性のメモリセルとして動作する。強誘電体層の分極の向きは電流が流れないときも保持されるので、このメモリセルは電圧駆動で不揮発性のメモリセルである。１トランジスタ１キャパシタメモリセルの多数個を縦横に配列させ、プレート線ＰＬ、ビット線ＢＬ、ワード線ＷＬによってお互いに接続すれば、ビット線ＢＬごと、ワード線ＷＬごと、あるいはビット線ＢＬとワード線ＷＬとで選択された選択トランジスタＳＴごとに、データを書き込み、消去、読み出しすることができる。
　この１トランジスタ１キャパシタメモリセルにおいても、強誘電体キャパシタＦＣが電圧駆動であり、かつ不揮発性の記憶素子であるので、小消費電力のメモリセルであることができる。本発明の強誘電体記憶素子によれば、強誘電体層と電極（導電層）の間に酸素イオン導電性を有し、複数の原子価を有する金属を含む金属酸化物である。バッファ層を存在させることで、書き換え特性が例えば１０１１回以上に改良できるので、従来の揮発メモリであるＤＲＡＭ，ＳＲＡＭ等さえを一部代替することもできる。
　バッファ層は、酸素イオン導電性を示す複数の原子価を有する金属を含む金属酸化物の常誘電体材料（絶縁体材料）からなる。バッファ層は、酸素イオン導電性を示す複数の原子価を有する金属を含む金属酸化物の常誘電体材料（絶縁体材料）であることで、強誘電体層又は強誘電体層と導電層との界面におけるデータ書き換え時の電界ストレスによる酸素欠陥量を制御して、酸素欠陥の発生を抑制又は修復する機能があり、それによってリーク電流を低減し、強誘電体特性が改善され、抗電界が小さくでき、書き換え特性が改善されるなどの優れた効果を発揮する。バッファ層の酸素の化学ポテンシャルは、強誘電体層の酸素の化学ポテンシャルよりも大きいことが好ましい。バッファ層の酸素空孔欠陥密度は、強誘電体層の酸素空孔欠陥密度よりも小さいことが好ましい。バッファ層の酸素の化学ポテンシャルが強誘電体層の酸素の化学ポテンシャルよりも大きい、あるいはバッファ層の酸素空孔欠陥密度が強誘電体層の酸素空孔欠陥密度よりも小さいと、バッファ層から強誘電体層中に酸素イオンが容易に移動して、強誘電体層又は強誘電体層と導電層３との界面における酸素欠陥の発生を抑制又は修復することができる。本発明の強誘電体記憶素子によれば、強誘電体層と電極（導電層）の間に酸素イオン導電性を有するバッファ層を存在させることで、書き換え特性が例えば１０１１回以上に改善できるので、従来の揮発メモリであるＤＲＡＭ，ＳＲＡＭ等の一部機能を低消費電力の不揮発性メモリとして代替できる可能性を有する。
　バッファ層の酸素イオン導電性を示す複数の原子価を有する金属を含む金属酸化物の常誘電体材料（絶縁体材料）としては、例えば、セリウム酸化膜（ＣｅＯｘ;ｘ＝１．５－２．０、好ましくは１．６－２．０、さらに１．７－２．０、特に１．８－２．０）のほか、ジルコニウム酸化膜、チタン酸化膜、イットリア安定化ジルコニア膜または希土類元素酸化膜などが適用可能である。
　強誘電体層は、金属酸化物からなる強誘電体層である。強誘電体層は、好ましくは、ハフニウム（Ｈｆ）、ジルコニウム（Ｚｒ）、セリウム（Ｃｅ）又はこれらの２種以上の元素、特にハフニウム（Ｈｆ）、ジルコニウム（Ｚｒ）又はこれらの２種の元素を含む金属酸化物である。さらに、ハフニウム（Ｈｆ）、ジルコニウム（Ｚｒ）、セリウム（Ｃｅ）又はこれらの２種以上の元素、特にハフニウム（Ｈｆ）、ジルコニウム（Ｚｒ）又はこれらの２種の元素と、アルミニウム（Ａ１）,ケイ素（Ｓｉ）、ストロンチウム（Ｓｒ）、バリウム（Ｂａ）及び希土類元素（Ｓｃ,Ｙ,Ｌａ,Ｃｅ,Ｐｒ,Ｎｄ,Ｓｍ,Ｅｕ,Ｇｄ,Ｔｂ,Ｄｙ,Ｈｏ,Ｅｒ,Ｔｍ.Ｙｂ,Ｌｕ）からなる群から選ばれた少なくとも１種の金属元素とを含む金属酸化物が、好適である。
　ハフニウム系金属酸化物が添加元素を含むとき、添加元素の量は、強誘電体を形成する量であればよく、一般的には、添加金属元素のモル数が、添加金属を含む金属酸化物全体の金属同士の合計を１００モル％として、好ましくは１０モル％以下、０．１～１０％がより好ましく、４～９モル％でもよい。
　強誘電体層の膜厚は、不揮発性記憶素子の用途に応じて、好適な膜厚が採用されるので、特には制約されないが、好ましい態様において、強誘電体層１の膜厚は、１ｎｍ～１００ｎｍ、より好ましくは２ｎｍ～５０ｎｍ、さらに２ｎｍ～２０ｎｍ又は２ｎｍ～１０ｎｍであってよい。ハフニウム系金属酸化物は、従来のＰＺＴなどの強誘電体と比べて、１０ｎｍ以下のような薄い膜厚でも優れた強誘電性を示すので、不揮発性記憶素子用の強誘電体層としてスケーラブルであり、好適である。
　界面層は、単層膜または多層膜から構成され、界面層全体として酸化シリコンより高い誘電率を有するが、界面層は、常誘電体からなり、シリコン酸化膜の誘電率（比誘電率約３．９）より大きい誘電率を有することが好ましく、特にシリコン窒化膜の誘電率（比誘電率約７．８）以上の高誘電率を有する、特に酸化膜またはシリケート膜であることが好ましい。界面層５は、強誘電体層の金属酸化物を構成する金属の酸化物であることが好ましい。例えば、強誘電体層１がイットリウムドープハフニウム系金属酸化物（Ｙ－ＨｆＯ２）である場合、イットリウムシリケート（ＹＳｉＯ）、ハフニウムシリケート（ＨｆＳｉＯ）、酸化イットリウム（Ｙ２Ｏ３）等が好ましい。このような界面層５であれば、強誘電体層１と化学的類似性があり、界面の特性に優れることができ、また強誘電体層の膜質にも優れ、低電圧動作で強誘電体特性を改善することができる。また、界面層は、書き込み時にＦｅＦＥＴのチャンネルより注入される電子のトンネル電流を界面層（トンネル絶縁膜）の相対的厚膜化により抑止し、結果としてデータ書換え特性劣化の改善を可能にする。
　界面層は、第１の導電層（下部電極）と直接に接触していることが好ましい。しかし、第１の導電層（下部電極）の表面にはごく薄い表面酸化膜が形成され易いので、その場合にはその表面酸化膜は界面層の一部と考えてよい。その表面酸化膜を界面層の一部と考えるときは、界面層は単層膜ではなく、多層膜（複合膜）で構成されているが、複合膜全体として酸化シリコンより高い誘電率を有していればよい。表面酸化膜以外の界面層の本体自身が多層膜であってもよいことはいうまでもない。
　界面層は、強誘電体層より第１の導電層側への酸素移動を抑止する機能を有することが好ましい。それによって、強誘電体層の酸素欠陥の発生を抑制する効果が期待される。
　電極（導電層）は、タングステン、チタンなどの金属、導電性セラミックス、導電性半導体などからなることができるが、特に強誘電体層の下部電極は、ニッケダイルシリサイドト（ＮｉＳｉ２）のような導電性シリサイドがその上方に作製するハフニウム系金属酸化物の膜質に優れるので好ましい導電性材料である。また、ＴｉＮ／Ｗ等の２層構造電極でもよい。
　実施例１及び実施例２の不揮発性記憶素子の製造方法において説明した事項は、実施例３の第２の実施形態の半導体記憶装置の製造方法においても共通の事項である。ハフニウム系金属酸化物で構成された強誘電体層を４００℃以下、好ましくは３００℃未満の温度で作製でき、堆積後の強誘電体層を４００℃以下の温度で活性化アニールすると、強誘電体層及び強誘電体記憶素子の特性が向上することができ、特に活性化アニールは、４００℃以下の温度でよいので記憶素子及び記憶装置を作製後に好ましく実施できる。しかし、実施例３の第２の実施形態において、活性化アニールは４００℃以下に限定されるものではなく、４００℃以上の温度で行ってもよい。
　（第３の実施形態：２Ｔ２Ｃ型メモリセル）
　実施例３の第３の実施形態の半導体記憶装置は、２トランジスタ２キャパシタメモリセル（２Ｔ２Ｃ型ＦｅＲＡＭ）ＦｅＦＥＴであり、２個の１Ｔ１Ｃメモリセルをペアとして１個のデータを保存する、２Ｔ２Ｃ型のメモリセルである。
　図２５（ａ）の回路図を参照すると、２Ｔ２Ｃ型キャパシタメモリセル（２Ｔ２Ｃ型ＦｅＲＡＭ）は、左右２個の１Ｔ１Ｃ型メモリセルから構成されているが、２個の１Ｔ１Ｃ型メモリセルのそれぞれは、選択トランジスタＳＴと強誘電体キャパシタＦＣとからなる。２トランジスタ２キャパシタメモリセルは、ワード線ＷＬを１本、ビット線ＢＬを２本（１対）とし、ワード線ＷＬを共有する一方の１Ｔ１Ｃ型メモリセルが一方のビット線ＢＬに、もう一方の１Ｔ１Ｃ型メモリセルが一方のビット線／ＢＬにつながる。
　対となるメモリセルには、異なる極性のデータを書き込む。例えば一方のビット線ＢＬのセルに「正（プラス）」方向の残留分極を書き込んだときは、もう一方のビット線／ＢＬのセルには「負（マイナス）」方向の残留分極を書き込む。２Ｔ２Ｃ型メモリセルでデータを読み出すときは、ワード線ＷＬに電圧を加える。すると、どちらかのキャパシタだけに、分極反転が必ず起こる。分極反転に伴い、一方のビット線ＢＬともう一方のビット線／ＢＬのどちらかの電圧が上昇する。２Ｔ２Ｃ型の非常に優れている点は、データの読み出しが安定していることと、動作の繰り返しに強い（動作寿命が長い）ことである。強誘電体材料には、分極反転を繰り返すと残留分極が小さくなるという疲労と呼ばれる独特の性質があるが、２Ｔ２Ｃ型は疲労が起きにくい。
　図２５（ｂ）に、２Ｔ２Ｃ型ＦｅＲＡＭの書込み動作及び読み出し動作を示す。図２５（ｂ）において、選択したメモリセルに、ワード線ＷＬと,プレート線ＰＬと、２本のビット線ＢＬ, ／ＢＬにそれぞれ図にように電圧を印加し、Ｖ１とＶ２はそれぞれ強誘電体キャパシタＦＣ１と強誘電体キャパシタＦＣ２にかかる電圧である。ｔ１～ｔ４はそれぞれ時間（時刻）を表す。
　この２トランジスタ２キャパシタメモリセルの構造は、１トランジスタ１キャパシタメモリセルを相補的動作になるように接続した構造であるから、メモリセルの構造自体については図２３を参照することができる。
　この２トランジスタ２キャパシタメモリセルの構造は、１トランジスタ１キャパシタメモリセルを非対称に接続した構造であるから、個々の１トランジスタ１キャパシタメモリセルは第２の実施形態のメモリセルと同様であり、メモリセル間の接続の仕方（配線）が違うだけであり、メモリセルの構造自体については図２３を参照することができる。
　この２トランジスタ２キャパシタメモリセルにおいても、強誘電体キャパシタは、電圧駆動であり、かつ不揮発性の記憶素子であるので、小消費電力のメモリセルであることができる。強誘電体記憶素子は、本発明により強誘電体層と電極（導電層）の間に酸素イオン導電性を有し、複数の原子価を有する金属を含む金属酸化物である。バッファ層を存在させることで、書き換え特性を顕著に改良することができると、従来の揮発メモリであるＤＲＡＭ，ＳＲＡＭ等をさえ一部代替することができる。
　バッファ層は、酸素イオン導電性を示す複数の原子価を有する金属を含む金属酸化物からなる。バッファ層は、酸素イオン導電性を示す複数の原子価を有する金属を含む金属酸化物であることで、強誘電体層又は強誘電体層と導電層との界面におけるデータ書き換え時の電界ストレスによる酸素欠陥を防止又は修復する機能があり、それによってリーク電流を低減し、強誘電体特性が改良され、抗電界が小さくでき、書き換え特性が改良されるなどの優れた効果を発揮する。バッファ層の酸素の化学ポテンシャルは、強誘電体層の酸素の化学ポテンシャルよりも大きいことが好ましい。バッファ層の酸素空孔欠陥密度は、強誘電体層の酸素空孔欠陥密度よりも小さいことが好ましい。バッファ層の酸素の化学ポテンシャルが強誘電体層の酸素の化学ポテンシャルよりも大きい、あるいはバッファ層の酸素空孔欠陥密度が強誘電体層の酸素空孔欠陥密度よりも小さいと、バッファ層から強誘電体層中に酸素イオンが容易に移動して、強誘電体層又は強誘電体層と導電層３との界面における酸素欠陥を防止又は修復することができる。
　バッファ層の酸素イオン導電性を示す複数の原子価を有する金属を含む金属酸化物である常誘電体材料（絶縁体材料）としては、例えば、セリウム酸化膜（ＣｅＯx(ｘ＝１．５－２．０、好ましくは１．６－２．０、さらに１．７－２．０、特に１．８－２．０)）ほか、ジルコニウム酸化膜、チタン酸化膜、イットリア安定化ジルコニア膜または希土類元素酸化膜などが適用可能である。
　強誘電体キャパシタの強誘電体層は、金属酸化物からなる強誘電体層である。強誘電体層は、好ましくは、ハフニウム（Ｈｆ）、ジルコニウム（Ｚｒ）、セリウム（Ｃｅ）又はこれらの２種以上の元素、好ましくはハフニウム（Ｈｆ）、ジルコニウム（Ｚｒ）又はこれらの２種の元素を含む金属酸化物である。さらに、ハフニウム（Ｈｆ）、ジルコニウム（Ｚｒ）、セリウム（Ｃｅ）又はこれらの２種以上の元素、好ましくはハフニウム（Ｈｆ）、ジルコニウム（Ｚｒ）又はこれらの２種の元素と、アルミニウム（Ａ１）,ケイ素（Ｓｉ）、ストロンチウム（Ｓｒ）、バリウム（Ｂａ）及び希土類元素（Ｓｃ,Ｙ,Ｌａ,Ｃｅ,Ｐｒ,Ｎｄ,Ｓｍ,Ｅｕ,Ｇｄ,Ｔｂ,Ｄｙ,Ｈｏ,Ｅｒ,Ｔｍ.Ｙｂ,Ｌｕ）からなる群から選ばれた少なくとも１種の金属元素とを含む金属酸化物が、好適である。
　ハフニウム系金属酸化物が添加金属を含むとき、添加金属の量は、強誘電体を形成する量であればよく、一般的には、添加金属のモル数が、添加金属を含む金属酸化物全体の金属同士の合計を１００モル％として、好ましくは１０モル％以下、０．１～１０％がより好ましく、４～９モル％でもよい。
　強誘電体層の膜厚は、不揮発性記憶素子の用途に応じて、好適な膜厚が採用されるので、特には制約されないが、好ましい態様において、強誘電体層１の膜厚は、１ｎｍ～１００ｎｍ、より好ましくは２ｎｍ～５０ｎｍ、さらに２ｎｍ～２０ｎｍ又は２ｎｍ～１０ｎｍであってよい。ハフニウム系金属酸化物は、従来のＰＺＴなどの強誘電体と比べて、１０ｎｍ以下のような薄い膜厚でも優れた強誘電性を示すので、不揮発性記憶素子用の強誘電体層としてスケーラブルであり、好適である。
　強誘電体キャパシタの強誘電体層とバッファ層の反対側の電極（導電層）との間に単層膜または多層膜から構成され、全体として酸化シリコンより高い誘電率を有する界面層を有することが好ましい。界面層は、好ましくは、シリコン窒化膜の誘電率より大きい誘電率を有する高誘電体膜、特に酸化膜またはシリケート膜である。界面層が高誘電率を有することで、印加される電圧のうち強誘電体層にかかる分圧を大きくすることができる。このような界面層としては、高誘電率の絶縁体であればよいが、例えば、強誘電体層がイットリウムドープハフニウム系金属酸化物（Ｙ－ＨｆＯ２）である場合、イットリウムシリケート（ＹＳｉＯ）ハフニウムシリケート（ＨｆＳｉＯ）、酸化イットリウム（Ｙ２Ｏ３）等が好ましい。
　界面層は、第１の導電層（下部電極）と直接に接触していることが好ましい。しかし、第１の導電層（下部電極）の表面にはごく薄い表面酸化膜が形成され易いので、その場合にはその表面酸化膜は界面層の一部と考えてよい。その表面酸化膜を界面層の一部と考えるときは、界面層は単層膜ではなく、多層膜（複合膜）で構成されているが、複合膜全体として酸化シリコンより高い誘電率を有していればよい。表面酸化膜以外の界面層の本体自身が多層膜であってもよいことはいうまでもない。
　界面層は、強誘電体層より第１の導電層側への酸素移動を抑止する機能を有することが好ましい。それによって、強誘電体層の酸素欠陥の発生を抑制する効果が期待される。
　電極（導電層）は、タングステン、チタンなどの金属、導電性セラミックス、導電性半導体などからなることができるが、特に強誘電体層の下部電極は、ニッケルダイシリサイド（ＮｉＳｉ２）のような導電性シリサイドがその上方に作製するハフニウム系金属酸化物の膜質に優れるので好ましい導電性材料である。
　実施例１及び実施例２の不揮発性記憶素子の製造方法において説明した事項は、実施例３の第３の実施形態の半導体記憶装置の製造方法においても共通の事項である。ハフニウム系金属酸化物で構成された強誘電体層を４００℃以下、好ましくは３００℃未満の温度で作製でき、堆積後の強誘電体層を４００℃以下の温度で活性化アニールすると、強誘電体層及び強誘電体記憶素子の特性が向上することができ、特に活性化アニールは、４００℃以下の温度でよいので記憶素子及び記憶装置を作製後に好ましく実施できる。しかし、実施例３の第３の実施形態において、活性化アニールは４００℃以下に限定されるものではなく、４００℃以上の温度で行ってもよい。
　（第４の実施形態：ＮＯＲ型メモリセルアレイ）
　実施例３の第４の実施形態の半導体記憶装置は、ＮＯＲ型メモリセルアレイの例である。メモリセルアレイの種類には大きく分けてＮＯＲ型とＮＡＮＤ型があるが、主にセルへのアクセス方法とセル面積及び用途とが異なる。ＮＯＲ型セルはランダムアクセスが可能であるが、セル面積はＮＡＮＤと比較して大きくなる。一方、ＮＡＮＤセルではランダムアクセスは不可で、シリアルアクセスとなるが、セル面積は極めて小さい面積が実現可能である。
　図２６に１Ｔセル（ＦｅＦＥＴ）を想定したソース分離型ＮＯＲ型セルのレイアウトを示した。図のＮＯＲ型セルでは、ワード線ＷＬはＦｅＦＥＴのゲートに、ビット線ＢＬはドレインに，ソース線ＳＬはソースにそれぞれ接続されている。ソース分離型は、メモリセルのソースが選択ソース線ＳＬでのみ共通であり、非選択ソース線は独立して制御できることが特徴である。
　図２７にプレート構造のＮＯＲ型セルを示した。プレート線ＰＬはブロック単位で共通になっており、ビット線ＢＬはアースではなく、電位を印加可能になっている。
　図２６、図２７において、メモリセルは１Ｔ型メモリセルであるが、１Ｔ１Ｃ型、２Ｔ２Ｃ型などでもよい。ＮＯＲ型はＮＡＮＤ型と比べて集積度において劣るが、メモリセルへのアクセス速度がＮＡＮＤ型より速いので、コードストレージとしてマイクロコントローラなどに利用されている。
　ＦｅＦＥＴを例にとると、ゲート電圧印加でメモリセルトランジスタのゲート絶縁膜を構成する強誘電体層の分極の向きを制御して、ＦｅＦＥＴの閾値（Ｖｔｈ）を制御することができるため、情報の書き込み消去が可能になる。一方、情報の読出しはゲートへの印加電圧、すなわち、読出し電圧とＦｅＦＥＴのＶｔｈと比較して、読出し電圧の方がＶｔｈより大きい場合ＦｅＦＥＴに電流が流れ、小さい場合はＦｅＦＥＴに電流が流れない。その結果として、情報の読出しが可能になる。
　このＮＯＲ型メモリセルアレイを構成する強誘電体メモリセルは、第１～第３の実施形態の半導体記憶装置であってよい。したがって、強誘電体材料を用いたＮＯＲ型メモリセルアレイにおいて、強誘電体層と電極（導電層）の間に酸素イオン導電性を有し、複数の原子価を有する金属を含む金属酸化物であるバッファ層を挿入することによって、書き込み時の電圧ストレスによる強誘電体層の損傷を修復して、リーク電流を低減し、良好なデバイス特性、特に信頼性を実現することができる。
　また、強誘電体材料として、ハフニウム系金属酸化物を用いると、薄い膜厚でも優れた強誘電性を発揮できるので、スケーラブルであり、消費電力を低減できるととともに、先端ＣＭＯＳロジックへの混載も可能になる。また、強誘電体層と他方の電極（導電層）の間に高誘電体材料の界面層（単層膜または多層膜から構成されてよいが、界面層全体として酸化シリコンより高い誘電率を有する）を挿入することによって、同一のゲート印加電圧の場合であっても、強誘電体層にかかる印加電圧相対的に高くすることができるため、相対的にゲート印加電圧を低くすることができ、消費電力を低減できる効果がある。
　このＮＯＲ型メモリセルアレイを構成するメモリセルは、第１～第３の実施形態の半導体記憶装置のいずれであってよいので、その構成の詳細は第１～第３の実施形態の説明が参照される。また、本発明におけるＮＯＲ型メモリセルでは、１トランジスタセルに２ビット以上の情報を記憶する多値記憶も可能であることは言うまでもない。
　実施例１及び実施例２の不揮発性記憶素子の製造方法において説明した事項は、実施例３の第４の実施形態の半導体記憶装置の製造方法においても共通の事項である。ハフニウム系金属酸化物で構成された強誘電体層を４００℃以下、好ましくは３００℃未満の温度で作製でき、堆積後の強誘電体層を４００℃以下の温度でアクティベーションアニールすると、強誘電体層及び強誘電体記憶素子の特性が向上することができ、特にアクティベーションアニールは、４００℃以下の温度でよいので記憶素子及び記憶装置を作製後に好ましく実施できる。しかし、実施例３の第４の実施形態において、ハフニウム系金属酸化物で構成された強誘電体層強誘電性に相転移させるための活性化アニールは４００℃以下に限定されるものではなく、４００℃以上の温度で行ってもよい。特にトランジスタ型メモリセル（ＦｅＦＥＴ）をフロントエンドに形成する場合は、金属酸化膜を強誘電体層に相転移させるための活性化アニールの温度が４００℃以上であってもよい。
　〔実施例４：ＦｅＦＥＴ及び２Ｄ-ＦｅＮＡＮＤ、３Ｄ-ＦｅＮＡＮＤ〕
　第４の実施形態に係る半導体記憶装置について図面（図２２、２８～３０）を参照して説明する。第４の実施形態に係るメモリセルアレイの構成においては、メモリセルとして１Ｔ型強誘電体トランジスタ（ＦｅＦＥＴ）を備え、メモリセルアレイとして型強誘電体ＮＡＮＤ(ＦｅＮＡＮＤ)を備える例について説明する。
　図２８にＦｅＮＡＮＤメモリアレイの概念図を示した。１つのＮＡＮＤストリングスには直列に接続されたＦｅＦＥＴとストリングスの両端部に配置された２つの選択素子から構成される。ここでは、ビット線側の選択素子をＳＤＧ、ソース線側の選択素子をＳＧＳと記載する。図ではワードラインＷＬが６４本直列に接続されている例を示した。選択素子は通常ＭＯＳトランジスタを使用するが、メモリセルと同様なＦｅＦＥＴ構造の選択素子であってもよい。その場合、ＦｅＦＥＴのしきい値電圧（Ｖｔｈ）を選択素子用に設定する。ＮＡＮＤメモリセルアレイとしては、ＮＡＮＤストリングが平面的に配置された２次元ＦｅＮＡＮＤでもストリングの方向が基板面に対して垂直方向に配置された３次元ＦｅＮＡＮＤでもよく、本発明の本質が適用可能であることは言うまでもない。
　ＦｅＮＡＮＤメモリチップは、ＦｅＦＥＴが直列に接続されたＮＡＮＤストリングをベースとしたメモリセルアレイと、メモリセルアレイの周辺に設けられた周辺回路ＰＣとを備える。メモリセルアレイは、一方向に配設された複数のメモリブロックＭＢｉを備える。これらメモリブロックは、それぞれ、複数のページを備える。本実施形態において、データの読出処理及び書込処理はページ毎に実行され、データの消去処理はメモリブロック毎に実行される。周辺回路ＰＣは、外部から受信した命令に応じて電圧を生成し、メモリセルアレイに印加して、指定されたページ又はメモリブロックに対するデータの読出処理、書込処理、消去処理等を実行する。
　なお、本実施例はＮＡＮＤメモリセルストリング及びメモリストリングが基板面内に平行に配列した２次元ＮＡＮＤ(図２８）がメモリセルストリングが基板面内に垂直に配列した３次元ＮＡＮＤ（図２９、図３０）を対象にする。
　図２２に示したようなＦｅＦＥＴメモリセルにおいて、プログラム状態（書き込み状態）では、トランジスタの閾値電圧Ｖｔｈは低く、上部電極の電圧Ｖｐｐ、下部電極の電圧０Ｖであり、消去状態では、トランジスタの閾値電圧Ｖｔｈは高く、上部電極の電圧０Ｖ、下部電極の電圧Ｖｐｐである。メモリセルは、図２２を参照すると、下部電極領域として機能する半導体層２ｓ、強誘電体膜１を含むゲート絶縁膜、及び、上部電極として機能するゲート電極３ｇを備えるメモリトランジスタＦｅＦＥＴであり、１ビット（２値）及び２ビット（４値）、３ビット（８値）、４ビット（１６値）の情報を記憶することが可能である。ＶｐｐはＦｅＦＥＴの書き込み電圧または消去電圧を意味する。書き込み状態では、メモリトランジスタの閾値（Ｖｔｈ）が低く、消去状態ではＶｔｈは相対的に高くなる。読出し時には、書き込み状態と消去状態のＶｔｈと中間の電圧を読出し電圧としてゲート電極に印加して、消去状態ではＦｅＦＥＴの電流はＯＦＦ、書き込み状態ではＦｅＦＥＴの電流はＯＮになり、情報の読出しが可能になる。
　ＦｅＦＥＴ素子の強誘電体層は例えばＹドープ酸化ハフニウム膜を用いるが、他の強誘電体材料、例えば、ハフニウム（Ｈｆ）及び酸素（Ｏ）を主成分とし、シリコン（Ｓｉ） マグネシウム（Ｍｇ）、アルミニウム（Ａｌ）、バリウム（Ｂａ）、ランタン（La）及びジルコニウム（Ｚｒ）の少なくとも一つが添加された膜等であってもよい。また、プロセス条件を工夫すれば、添加元素をドープしない酸化ハフニウム膜の場合でも強誘電体膜を形成することはできる。
　また、バッファ層は、酸素イオン導電性を持った複数の原子価を有する金属を含む金属酸化物から構成される絶縁膜であり、例えば、セリウム酸化膜（ＣｅＯｘ；ｘ＝１．５～２．０）以外には、ジルコニウム酸化膜、チタン酸化膜、イットリア安定化ジルコニア膜または希土類元素酸化膜から構成される。
　また、界面層は、単層膜または多層膜から構成されていてよいが、界面層全体として酸化シリコンより高い誘電率を有し、例えば、高誘電率の酸化膜、または、シリケート膜が望ましく、強誘電体層がＹドープハフニウム酸化膜の場合、イットリウムシリケート膜（ＹＳｉＯ膜）、Ｙ２０３膜、ハフニウムシリケート膜（ＨｆＳｉＯ膜）が望ましい。
　界面層は、第１の導電層（下部電極）と直接に接触していることが好ましい。第１の導電層（下部電極）の表面にはごく薄い表面酸化膜が形成され易いので、その場合にはその表面酸化膜は界面層の一部と考えてよく、その複合膜全体として酸化シリコンより高い誘電率を有していればよい。表面酸化膜以外の界面層の本体自身が多層膜であってもよい。界面層は、強誘電体層より第１の導電層側への酸素移動を抑止する機能を有することが好ましい。
　ＦｅＦＥＴ素子のデータ書換え(Ｅｎｄｕｒａｎｃｅ)信頼性評価において、データ書換え回数が増加するに従いデータ書換え特性が劣化し、ＦｅＦＥＴの閾値電圧（Ｖｔｈ）ウインドウ幅が狭くなり劣化し、情報の読出しができなくなる問題が発生することが分かっている。このデータ書換え特性劣化の要因としては書換え回数が増大すると、強誘電体膜中及び強誘電体膜と界面層、または界面層と下部電極（ＦｅＦＥＴの場合Ｓｉチャネル形成領域）との界面に欠陥が発生し、その結果として増大するＦｅＦＥＴ素子のリーク電流によりデータ書換え特性が劣化する。また、書き込みのためにＦｅＦＥＴのＶｔｈを低下させる動作で、同時にＦｅＦＥＴの強誘電体層にチャンネルよりトンネル注入される電子によりＶｔｈが増大し、書き込み時に低下したＶｔｈを増加させるため、データ書換え特性劣化が発生するとの仮説が指摘されている。
　本実施例では、上記問題点を解決するため、実施例２で述べたアドバンズドバッファ層構造のＦｅＦＥＴ素子をメモリセルに備える。図２２（ｂ）を参照すると、下部電極はＳｉ基板２ｓ、界面層５はイットリウムシリケート膜、強誘電体膜１はＹドープ酸化ハフニウム膜、バッファ層４は酸化セリウム（ＣｅＯｘ）膜、上部電極３ｇはＷ/ＴｉＮである。本実施例では、実施例２で示した界面層５が挿入されたアドバンズドバッファ層構造になっている。この界面層５は実施例２で説明したように低電圧動作で強誘電体特性を改善するとともに、書き込み時にＦｅＦＥＴのチャンネルより注入される電子のトンネル電流を界面層（トンネル絶縁膜）の相対的厚膜化により抑止し、結果としてデータ書換え特性劣化の改善を可能にする。また、ＣｅＯｘなどのバッファ層４は、強誘電体層１、例えばＹドープ酸化ハフニウム膜にデータ書換えの回数が増加するとともに発生するデータ書換え時の電界ストレスによって強誘電体層１中または電極界面に形成される酸素欠陥を補償して低減し、その結果としてデータ書換え特性を改善する。
　図２８にＦｅＦＥＴによるＦｅＮＡＮＤのメモリストリングの例を示す。図２８は２本のメモリストリングを示すが、各メモリストリングは、図２２で説明したＦｅＦＥＴメモリセルＭＣが直列に接続されて構成され、ストリングの両端は選択トランジスタＳＴから構成される。メモリセルＭＣのＶｔｈは、強誘電体膜の自発分極の方向に応じて変化する。ＦｅＮＡＮＤは複数のＦｅＦＥＴメモリストリングより構成され、ＮＡＮＤフラッシュメモリと同様に、セル面積は小さく低コストが期待できるが、シリアルアクセスに限定され、ランダムアクセスはできない。
　図２９にＦｅＮＡＮＤの主要回路構成の概念図を示す。図２９は３次元構造のＦｅＮＡＮＤを想定している。メモリストリングＭＵに属する複数のメモリセルのゲート電極には、それぞれ、ワード線ＷＬが接続される。これらワード線ＷＬは、それぞれ、１つのメモリフィンガーＭＦ中の全てのメモリストリングＭＵに共通に接続される。また、１つのメモリブロック中において、１つのメモリフィンガーＭＦに接続された複数のワード線は、それぞれ、残りのメモリフィンガーＭＦに接続された複数のワード線に共通に接続される。尚、１つのメモリフィンガーＭＦ中において、１つのワード線ＷＬに共通に接続された複数のメモリセルは、ページを構成する。
　選択トランジスタ（ＳＴＤ、ＳＴＳ）は、チャネル領域として機能する半導体層、ゲート絶縁膜及びゲート電極を備える電界効果トランジスタである。選択トランジスタ（ＳＴＤ、ＳＴＳ）のゲート電極には、それぞれ、選択ゲート線（ＳＧＤ、ＳＧＳ）が接続される。選択ゲート線（ＳＧＤ、ＳＧＳ）は、それぞれ、１つのメモリフィンガーＭＦ中の全ての選択トランジスタ（ＳＴＤ、ＳＴＳ）に共通に接続される。また、１つのメモリブロックＭＢｉ中の複数のドレイン選択線ＳＧＤは、メモリフィンガーＭＦ毎に独立して周辺回路ＰＣに接続される。一方、１つのメモリブロックＭＢｉ中において、１つのメモリフィンガーＭＦに接続されたソース選択線ＳＧＳは、残りのメモリフィンガーＭＦに接続されたソース選択線ＳＧＳに共通に接続される。
　図３０は、メモリフィンガーＭＦの構成を示す概略的な斜視図である。また、図３１に３次元ＦｅＮＡＮＤの主要部の断面構造を示す。
　図３０に示す通り、メモリフィンガーＭＦは、基板２１上に設けられる。メモリフィンガーＭＦは、Ｚ方向に配設された複数の導電層２２と、Ｚ方向に延伸しこれら複数の導電層２２と対向する半導体層２３と、これら導電層２２及び半導体層２３の間に設けられたゲート絶縁膜２４とを備える。この構成においては、導電層２２と半導体層２３との交差部分が、それぞれ、メモリセルＭＣとして機能する。
　基板２１は、例えば、単結晶シリコン（Ｓｉ）等からなる半導体基板である。基板２１は、例えば、半導体基板の上面にｎ型の不純物層を有し、更にこのｎ型の不純物層中にｐ型の不純物層を有する２重ウェル構造を備える。導電層２２は、Ｘ方向に延伸する板状の導電層であり、例えば窒化チタン（ＴｉＮ）とタングステン（Ｗ）との積層膜等からなる。導電層２２は、それぞれ、Ｘ方向及びＹ方向から半導体層２３の側面を覆い、ワード線ＷＬ及びメモリセルＭＣのゲート電極、又は、選択ゲート線（ＳＧＤ，ＳＧＳ）及び選択トランジスタ（ＳＴＤ，ＳＴＳ）のゲート電極として機能する。導電層２２は、それぞれ、Ｘ方向の端部においてＺ方向に延伸するコンタクト３１、３２に接続され、このコンタクト３１、３２を介して周辺回路ＰＣに接続される。
　半導体層２３は、Ｚ方向に延伸する略円柱状又は略円筒状の半導体層であり、例えばポリシリコン（ｐ－Ｓｉ）等からなる。半導体層２３は、メモリセル及び選択トランジスタ（ＳＴＤ，ＳＴＳ）のチャネル領域として機能する。半導体層２３の上端はコンタクト２２を介してＹ 方向に延伸するビット線ＢＬに接続される。半導体層２３の下端は基板２１の表面、並びに、Ｚ方向及びＸ方向に延伸する配線ＬＩを介してＹ方向に延伸するソース線ＳＬに接続される。尚、図示の例においては、半導体層２０３の下端が基板２１の上面を介して配線ＬＩに接続されるが、他の配線等を通じて接続されても良い。
　図３１で、３次元ＦｅＮＡＮＤの断面構造図であるが、上部にビットライン（ＢＬ）、下部にソースライン（ＳＬ）が配置され、ホールに沿い強誘電体膜が埋め込まれており、プラス、マイナスの表記は強誘電体材料の分極方向を概念的に示したものである。ＦｅＮＡＮＤは３次元ＮＡＮＤフラッシュメモリと比較して、書き込み・消去電圧が大幅に低減されるため、低消費電力化が期待される。
　本発明の不揮発性記憶装置では、データ書換え時の電界ストレスにより強誘電体層中または電極界面に形成される酸素欠陥を、バッファ層より酸素イオンを供給して強誘電体層中または界面の酸素欠陥量を制御してリーク電流、強誘電体層膜質等を改善し、その結果として、データ書換え回数が大幅に改善される。
　さらに、酸化ハフニウム系強誘電体層と類似した蛍石構造の第１の導電層として、下部導電層と強誘電体層との間にシリコン酸化膜より誘電率が相対的に高い高誘電体シリケート、高誘電体誘電体膜等の界面層を挿入することにより、低電圧で強誘電体層に分極反転電界を印加することが可能になり、その結果として、強誘電体膜に印加される電圧ストレスが低減され、低消費電力で書き換え回数が大幅に改善されるという特有の効果を有する。
　〔実施例５：ＦＴＪ素子及びクロスポイント型メモリ〕
　第５の実施形態に係る半導体記憶装置について図面（図３２）を参照して説明する。また、本実施形態においては、メモリセルとして強誘電体トンネル接合（Ferroelectric Tunnel Junction(ＦＴＪ)）素子を備えるＦＴＪメモリ及びクロスポイント型のメモリセルアレイについて図面（図３３～３６）を参照して説明する。
　ＦＴＪメモリの原理概念図を図３２に示す。下部電極/強誘電体薄膜/上部電極（Ｍ／ＦＥ／Ｍ）の３層構造が基本構造で、強誘電体薄膜ＦＥは１０ｎｍ以下まで薄膜化してトンネル絶縁膜としても機能させる。強誘電体薄膜ＦＥと金属電極Ｍとの界面のトンネル電子に対するポテンシャル障壁が強誘電体膜ＦＥの分極方向により変調される物理現象を利用して、不揮発性メモリ動作を行う。具体的には金属電極Ｍに印加する電圧の極性により強誘電体膜ＦＥの分極方向を変化させて情報の書き込み/消去を行い、電極Ｍへの電圧印加による素子の強誘電体膜ＦＥに流れるトンネル電流値の相違として情報の読み出しを行う。このため、ＦＴＪ素子では非破壊読出しの強誘電体メモリであることが特徴であり、従来の１Ｔ１Ｃ型、２Ｔ２Ｃ型の強誘電体メモリを構成する強誘電体キャパシタの読出しが破壊読出しに対してＦＴＪ素子の利点になっている。
　ＦＴＪ素子のデータ書換え特性(Ｅｎｄｕｒａｎｃｅ)に関して、データ書換え回数が増加するに従いデータ書換え特性の劣化の要因を模式的に図３３に示す。ＦＴＪ素子では図３３に示すように強誘電体層と下部電極の間に界面層として酸化シリコン（ＳｉＯ２）膜が用いられる場合がある。書換え回数が増大するとトンネル電子に起因して強誘電体膜中に欠陥が発生し、その結果として発した欠陥を介して強誘電体膜中にリーク電流が発生し、データ書換え特性劣化が発生させるとの仮説が提案されている。
　本実施例では、実施例２で述べた図１４に示すアドバンズドバッファ層構造のＦＴＪ素子をメモリセルに備える。例えば、下部電極２はＮｉＳｉ２電極、界面層５はイットリウムシリケート（ＹＳｉＯシリケート)膜、強誘電体膜１はＹドープ酸化ハフニウム（ＹＨＯ）膜、バッファ層４は酸化セリウム（ＣｅＯｘ）膜、上部電極３はＷ/ＴｉＮまたはＴｉＮ膜である。なお、１０ｎｍ以下のＹＨＯ膜１は原子層輸送法（ＡＬＤ法）、スパッタ法，パルスＣＶＤ法等で注意深く形成する。
　本実施例では、図１４で示したＦＴＪ素子の基本構造では、高誘電体膜の界面層５が挿入された構造になっている。この界面層５は実施例２で説明したように低電圧で強誘電特性を改善するとともに、トンネル障壁が２層膜構造でトンネル電子のポテンシャル障壁を高くできるため、読出し時のＯＦＦ電流を低減することができ、結果としてＦＴＪ素子の読み出し電流のＯＮ/ＯＦＦ比を大きく改善することができる。
　図３４にクロスポイントメモリＣＰＭの概念図を示す。クロスポイントメモリＣＰＭは周辺回路ＰＣとメモリセルアレイＭＣｉを有し、メモリセルアレイＭＣｉのセルレイアウトでは、ビット線ＢＬとワード線ＷＬを垂直に２次元的に配列させたクロスポイントにメモリセルＭＣを配置するクロスポイント構造をとり、最小寸法でレイアウト可能なメモリセルアレイ構造の１つである。本実施例で示したＦＴＪ素子では、界面層挿入によりＦＴＪ素子がダイオード的な整流特性を示すため、別に選択素子を用いない自己整流特性を有するメモリセルをＦＴＪ素子自身で実現することができる。このため、図３４に示したクロスポイント型メモリの大きな課題である非選択素子を流れるリーク電流を抑止することができる。また、図３４に示したレイアウトは面内に平行方法に２次元的な構成をとっているが、さらに面内に垂直方向Ｚ方向にＦＴＪ素子を積層した３次元クロスポイントメモリを実現することが可能である。この３次元クロスポイントメモリは２次元クロスポイントメモリセルに対して、実質的なセル面積を縮小することが可能であるため、ビットコストをさらに低減できる効果も有する。また、メモリセルでは、ＦＴＪ素子に加えてダイオード等の整流素子を別に備えた１Ｓ１Ｆ型のメモリセルでクロスポイントメモリを実現することも可能であり、さらにメモリセルのＯＮ/ＯＦＦ特性を改善可能であり、大容量のクロスポイントメモリが実現できる。
　ＦＴＪメモリセルに適用される強誘電体層は、Ｙドープ酸化ハフニウム膜を示したが、その他例えば、ＨＺＯ（Ｈｆ0.5Ｚｒ0.5Ｏ２）、ＨＳＯ（ＳｉＨｆＯ）など、ハフニウム（Ｈｆ）及び酸素（Ｏ）を主成分とし、シリコン（Ｓｉ）マグネシウム（Ｍｇ）、アルミニウム（Ａｌ）、バリウム（Ｂａ）、ランタン（La）、及びジルコニウム（Ｚｒ）の少なくとも一つが添加された膜等であってもよい。
　バッファ層は、酸素イオン導電性を持った複数の原子価を有する金属を含む金属酸化物である絶縁膜でセリウム酸化膜（ＣｅＯｘ; ｘ１．５～２．０）以外には、ジルコニウム酸化膜、チタン酸化膜、イットリア安定化ジルコニア膜または希土類元素酸化膜などから構成される。
　界面層は、単層膜または多層膜から構成されてよいが、界面層全体として酸化シリコンより高い誘電率を有し、例えば、高誘電率の酸化膜、または、シリケート膜が望ましく、強誘電体層がＹドープはハフニウム酸化膜の場合、イットリウムシリケート膜（ＹＳｉＯ），ハフニウムシリケート膜、イットリウムハフニウムシリケート膜（ＹＨＳｉＯ）、Ｙ２０３膜等が望ましい。
　界面層は、第１の導電層（下部電極）と直接に接触していることが好ましい。第１の導電層（下部電極）の表面にはごく薄い表面酸化膜が形成され易いので、その場合にはその表面酸化膜は界面層の一部と考えてよく、その複合膜全体として酸化シリコンより高い誘電率を有していればよい。表面酸化膜以外の界面層の本体自身が多層膜であってもよい。界面層は、強誘電体層より第１の導電層側への酸素移動を抑止する機能を有することが好ましい。
　図３５に本実施形態に係るクロスポイントメモリ装置を示した。メモリセルアレイＭＣｉとメモリセルアレイＭＣｉの周辺に設けられた周辺回路ＰＣを少なくとも備える。メモリセルアレイは、複数のワード線ＷＬと、これら複数のワード線ＷＬと交差する複数のビット線ＢＬと、これら配線に接続された複数のメモリセルＭＣとを備える。尚、１つのワード線ＷＬにして接続された複数のメモリセルＭＣは、ページを構成する。
　周辺回路ＰＣは、外部から受信した命令に応じて電圧を生成し、メモリセルアレイＭＣｉに印加して、指定されたページ等に対するデータの書込処理、読出処理、消去処理、再ウェイクアップ処理等を実行する。
　図３６にクロスポイントメモリの具体的な応用例として、脳型メモリ（ニューロモルフィックメモリ）応用の概念図を示す。人間の脳内での情報処理に模倣した超低消費電力アナログ演算機能をクロスポイントメモリで模倣することが可能である。図３６と人間の神経細胞の演算機能をクロスポイントメモリとのアナロジーとして示した。クロスポイントメモリセルアレイは１つのニューロンに対応し、ワード線は軸索（アクソン）にビット線は樹状突起（デンドライド）に対応する。人間の脳は超並列に動作している。しかし、通常のフォンノイマン型デジタルメモリでは、通常ワード線１本につき、ビット線１本または数本に出力させるため、脳型を模倣することは難しい。このため、ニューロモルフィック動作では、ワード線複数本を同時に活性化動作させ、ビット線への出力電流はビット線に接続された全てのFTJ素子からの電流の総和をセンスアンプでアナログ的にセンスして、次のニューロンへの入力信号として出力する方式で動作させる。
　この場合も、図１４に示した高誘電体界面層を有するアドバンズドバッファ層構造を備えたＦＴＪ素子にすることにより、クロスポイントセルアレイのリーク電流とデータ書換え回数を改善することができる効果を有する。
　以上より、本実施例の不揮発性記憶装置では、データ書換え時の電界ストレスにより強誘電体層中または電極界面に形成される酸素欠陥をバッファ層から酸素イオンを供給して、強誘電体層中またはその界面の酸素欠陥を再結合により修復することで、リーク電流、強誘電体層膜質等を改善し、その結果として、読出し時のＯＮ／ＯＦＦ比の増大、データ書換え回数の大幅な改善が可能となる。
　さらに、酸化ハフニウム強誘電体層と類似した蛍石構造のＮｉＳｉ２電極を用い、かつ第１の導電層として、下部導電層と強誘電体層との間にシリコン酸化膜より誘電率が相対的に高いはイットリウムシリケート（ＹＳｉＯ）、ハフニウムシリケート（ＨｆＳｉＯ）、Ｙ２Ｏ３等の界面層を挿入することにより、低電圧で強誘電体層に分極反転電界を印加することが可能になり、その結果として、データ書換え時のストレスが低減され、低消費電力で書き換え回数が大幅に改善されるという特有の効果を有する。本実施例の脳型メモリ応用では、強誘電体素子として、ＦＴＪ素子を用いた例で説明したが、強誘電体素子として、本発明で示したバッファ層構造、またはアドバンストバッファ層構造を有する強誘電体キャパシタ、ＦeＦＥＴを脳型メモリに適用した場合でも、本発明が適用可能であることは言うまでもない。
〔実施例６：不揮発性ロジック、不揮発性パワーゲーティング〕
　第６の実施形態に係る半導体記憶装置について図面（図３７～４３）を参照して説明する。本実施例では、バッファ層構造強誘電体素子、例えばキャパシタ、ＦＴＪ素子、ＦｅＦＥＴ等をロジックの低消費電力技術である不揮発性ロジックに適用した例を、不揮発性ＳＲＡＭ、不揮発性ラッチ/フリッププロップ、不揮発性パワーゲーティング等を中心に示すとともに、超低消費電力マイクロコントローラへ適用した例に関しても示す。
　微細ＣＭＯＳで作製したＳｏＣ（System on Chip）では、オンチップのワーキングメモリであるＳＲＡＭ及びロジック回路を構成するトランジスタの待機時のリーク電流がＳｏＣ全体の消費電力の増大の主要因になってきている。このため待機時に動作していないロジック回路の電源をＯＦＦにして消費電力を低減する試みが行われてきた。ＳＲＡＭのような揮発性メモリでは電源をきると、記憶データが消失する問題があった。このため、電源遮断より前に揮発性メモリより不揮発性メモリ素子にデータをストアし、再び動作する前にデータをリコールしてＳＲＡＭに戻すことにより待機時のロジックの電源をカットする低消費電力化技術が提案されている。
　さらにＳｏＣの低消費電力化するためには不揮発性メモリをＣＭＯＳに混載させ、データ転送距離を短縮化すると同時にロジックより不揮発性メモリへの書き込み、消去時の動作電力の低減が重要である。動作電力が小さい不揮発性メモリとして電圧動作不揮発性強誘電体メモリが注目されている。低動作電力化するためには従来のＰＺＴ系材料ではスケーリング困難な微細ＣＭＯＳプロセスが適用可能な酸化ハフニウム系強誘電体メモリの信頼性改善と低動作電圧化が重要であり、本実施例では、バッファ層構造強誘電体キャパシタを用いた不揮発性ロジックに関して説明する。
　ここでは、酸化ハフニウム系強誘電体キャパシタをフロントエンド部に形成されたロジックトランジスタ部分上層部のバックエンド配線層に配置した例に関して説明するが、キャパシタの配置位置に関しては、バックエンドに限定するものではない。
　高速動作可能なデータ記憶回路として、１対のインバータの入出力を交差接続したラッチ回路がある。ラッチ回路は、フリップフロップを構成する要素回路、ＳＲＡＭのメモリセル等に利用される。かかるラッチ回路は、それ自体揮発性のデータ記憶回路であり、電源が遮断されると、保持しているデータが失われる。そこで、不揮発性のデータ記憶回路が提案されている。
　図３７に強誘電体キャパシタを使用した不揮発性ＳＲＡＭの基本概念とデータの流れを示す。不揮発性ＳＲＡＭセルは、６個のロジックトランジスタから構成される揮発性ＳＲＡＭ(６Ｔ ＳＲＡＭ)セル部分と不揮発性強誘電体記憶素子（例えばキャパシタ）部分から構成される。電源を備えた通常の動作状態では、ＳＲＡＭ部分でデータが保持され、ＳＲＡＭ部分ではこのデータは標準のＳＲＡＭと同じ方法でＲＥＡＤ/ＷＲＩＴＥアクセスされる。パワーゲーティングによる低消費電力化のための電圧カットオフの前に、ＳＲＡＭ部分のデータは、ストアオペレーションで結合された強誘電体キャパシタにコピーされる。再び動作モードになるためＳＲＡＭの電源が復旧すると、この強誘電体素子に保存された値はリコール操作によってＳＲＡＭ部分に返送される。
　図３８に不揮発性ＳＲＡＭの回路部を示す。６トランジスタＳＲＡＭセルと2つの強誘電体キャパシタと２つの選択トランジスタから構成される。電源がオンになると、ゲート制御された２つの選択トランジスタが強誘電体キャパシタをＳＲＡＭ部分から分離する。
　通常、ＣＭＯＳロジック内で用いられる高速動作可能な記憶回路は電源遮断によって記憶内容を失ってしまうが、このような双安定記憶回路に不揮発性メモリ素子を付加することで、電源遮断を行ってもデータを保持できるようにできる。ＣＭＯＳロジックが通常の動作を行っているときには、不揮発記憶は用いずに通常の双安定記憶回路として動作し、電源遮断を行うときにだけ不揮発記憶を行うところに特徴がある。これによって、通常動作には影響を与えず、高効率にエネルギーを削減できる不揮発性パワーゲーティング（ＮＶＰＧ）が実行できる。
　強誘電体、例えばキャパシタには、好ましくは実施例２でしたアドバンズドバッファ層構造キャパシタを用いる。Ｙドープ酸化ハフニウム膜を用いたが、強誘電体層は、例えば、ＨＺＯ（Ｈｆ0.5Ｚｒ0.5Ｏ２）、ＨＳＯ（ＳｉＨｆＯ）など、ハフニウム（Ｈｆ）及び酸素（Ｏ）を主成分とし、ランタン（Ｌａ）、シリコン（Ｓｉ）、マグネシウム（Ｍｇ）、アルミニウム（Ａｌ）、バリウム（Ｂａ）、及びジルコニウム（Ｚｒ）の少なくとも一つが添加された膜等を用いてもよい。また、ドーピングしない酸化ハフニウム膜でもよい。
　バッファ層は、酸素イオン導電性を持った複数の原子価を有する金属を含む金属酸化物である絶縁膜で、例えばセリウム酸化膜（ＣｅＯｘ;ｘ＝１．５～２．０、好ましくは１．６－２．０、さらに１．７－２．０、特に１．８－２．０)等である。界面層は、例えば、高誘電率の酸化膜、または、シリケート膜が望ましく、強誘電体層がＹドープ酸化ハフニウム酸化層の場合、Ｙシリケート膜、Ｙ２０３膜、ＨｆＳｉＯシリケート膜が望ましい。
　界面層は、単層膜または多層膜から構成されていてよいが、界面層全体として酸化シリコンより高い誘電率を有し、例えば、高誘電率の酸化膜、または、シリケート膜が望ましく、強誘電体層がＹドープはハフニウム酸化膜の場合、イットリウムシリケート膜（ＹＳｉＯ），ハフニウムシリケート（ＨｆＳｉＯ）、イットリウムハフニウムシリケート膜（ＹＨｆＳｉＯ）、Ｙ２０３膜等が望ましい。第１の導電層（下部電極）の表面にはごく薄い表面酸化膜が形成され易いので、その場合にはその表面酸化膜は界面層の一部と考えてよく、その複合膜全体として酸化シリコンより高い誘電率を有していればよい。界面層は、強誘電体層より第１の導電層側への酸素移動を抑止する機能を有することが好ましい。
　本実施例では、揮発メモリであるＳＲＡＭのデータを電源ＯＦＦ時に強誘電体キャパシタで保存して、電源ＯＮ時にはＳＲＡＭへデータを書き込戻すことが必要である。このため、強誘電体素子、例えばキャパシタのデータ書換え回数（Ｅｎｄｕｒａｎｃｅ回数）は多いことが必要である。
　しかし、酸化ハフニウム系強誘電体素子、例えばキャパシタのデータ書換え回数はまだ制限されてきた。本実施例では、データ書換え時の電界ストレスにより強誘電体層中または電極界面に形成される酸素欠陥をバッファ層より酸素イオンを供給して強誘電体層中または界面の酸素欠陥量を制御してリーク電流、膜質等を改善し、その結果として、強誘電体膜の印加される電界ストレスを低減して、強誘電体素子、例えばキャパシタのデータ書換え回数を大幅に改善する。
　さらに、強誘電体層との間にシリコン酸化膜より誘電率が相対的に高いイットリウムシリケート膜（ＹＳｉＯ），ハフニウムシリケート膜（ＨｆＳｉＯ）、イットリウムハフニウムシリケート膜（ＹＨｆＳｉＯ）、Ｙ２Ｏ３膜等の界面層を挿入することにより、より低電圧で強誘電体層に分極反転電界を印加することができ、その結果として、低消費電力で書き換え回数が改善できるという特有の効果を有する。
　図３９及び図４０に図３８の変形例として、６Ｔ型トランジスタ型のＳＲＡＭにトランジスタ４個と強誘電体キャパシタ２つより構成される不揮発性ＳＲＡＭ、及び６T型のＳＲＡＭに選択トランジスタを介さずに４つの強誘電体キャパシタを直接接続するタイプの不揮発性ＳＲＡＭを示す。図３９ではトランジスタ数を増加させて信頼性をさらに改善させている。一方、図４０では、選択トランジスタを用いないので、トランジスタ数を低減し、メモリセルの面積が小さくすることができる利点がある。
　本実施例の不揮発性ＳＲＡＭに用いる不揮発性強誘電体素子では、データ書換え時の電界ストレスにより強誘電体層中または電極界面に形成される酸素欠陥をバッファ層より酸素イオンを供給して強誘電体層中または界面の酸素欠陥量を制御してリーク電流、膜質等を改善し、その結果として、データ書換え回数が大幅に改善される。
　さらに、強誘電体層との間にシリコン酸化膜より誘電率が相対的に高いイットリウムシリケート膜（ＹＳｉＯ），ハフニウムシリケート膜（ＨｆＳｉＯ）、イットリウムハフニウムシリケート膜（ＹＨｆＳｉＯ）、Ｙ２Ｏ３等の界面層を挿入することにより、より低電圧で強誘電体層に分極反転電界を印加することができ、その結果として、低消費電力で書き換え回数が改善できるという特有の効果を有する。
　次に、不揮発性ロジックとして、実施例１及び２で示した強誘電体キャパシタを不揮発性ラッチ回路に適用した例を示す。図４１に、高速動作可能なデータ記憶回路として、１対のインバータの入出力を交差接続したラッチ回路がある。ラッチ回路は、フリップフロップを構成する要素回路として利用されたり、ＳＲＡＭのメモリセルとして利用される。かかるラッチ回路は、それ自体揮発性のデータ記憶回路であり、電源が遮断されると、保持しているデータが失われる。そこで、不揮発性のデータ記憶回路が提案されている。
　不揮発性のデータ記憶回路として、ＳＲＡＭのメモリセルを構成するラッチ回路の記憶ノードに、強誘電体素子例えばキャパシタを可変容量キャパシタとして接続したものが提案されている。図４１は、かかるメモリセルの回路図である。ラッチ回路部分と強誘電体素子部分の選択トランジスタは用いない方式である。このメモリセルは、ＣＭＯＳインバータの入出力端を交差接続したラッチ回路と、ゲートがワード線ＷＬにソース・ドレインの一方がビット線ＢＬ、ＢＬＸに接続されたトランスファーゲートと、ラッチ回路の１対の記憶ノードに接続された強誘電体キャパシタＦＣ１，ＦＣ２とで構成される。強誘電体キャパシタＦＣ１，ＦＣ２の反対側の電極は、プレート線ＰＬが接続される。１対のインバータからなるラッチ回路は、電源が遮断されるとデータが消失する。しかし、１対の記憶ノードに強誘電体キャパシタＦＣ１，ＦＣ２を接続することで、記憶ノードの電圧レベルに応じて、強誘電体キャパシタの強誘電体膜の分極方向を制御することができ、かかる分極方向は、電源遮断後も残留分極として維持される。
　本実施例では、不揮発性ロジック装置の強誘電体キャパシタに実施例１及び２で示した不強誘電体キャパシタを適用することが好ましい。このため、本不揮発性ロジック装置では、データ転送時の電界ストレスにより強誘電体層中または電極界面に形成される酸素欠陥をバッファ層より酸素イオンを供給して強誘電体層中または界面の酸素欠陥量を制御してリーク電流、膜質等を改善し、その結果として、データ書換え回数を大幅に改善する。
　さらに、強誘電体層との間にシリコン酸化膜より誘電率が相対的に高いイットリウムシリケート膜（ＹＳｉＯ），ハフニウムシリケート膜（ＨｆＳｉＯ）、イットリウムハフニウムシリケート膜（ＹＨｆＳｉＯ）、Ｙ２Ｏ３等の界面層を挿入することにより、より低電圧で強誘電体層に分極反転電界を印加することができ、その結果として、低消費電力で書き換え回数が改善できるという特有の効果を有する。本実施例の不揮発性ロジック応用では、強誘電体素子として、強誘電体キャパシタ、またはＦＴＪ素子を用いた例で説明したが、強誘電体素子として、本発明で示したバッファ層構造、またはアドバンストバッファ層構造を有するＦeＦＥＴを不揮発性ロジックに適用した場合でも、本発明が適用可能であることは言うまでもない。
　以下にこれまで説明した低消費電力強誘電体メモリ素子を用いた低消費電力強誘電体メモリ及び不揮発性ロジック技術を適用した不揮発性マイクロコントローラへ適用した実施例につき簡単に説明する。
　本実施の形態における半導体装置について図面を参照しながら説明する。本実施例では、超低消費電力強誘電体メモリとともにロジック部分は不揮発性パワーゲーティング技術、ノーマリオフ技術を中心とするパワーマネージメント技術が適用され、超低消費電力化されている。
　図４２は、本実施の形態における半導体チップの構成概念を示す図である。図４２はマイクロコントローラ（マイコン）を形成した半導体チップを示す平面図であり、半導体チップに形成されたそれぞれの素子のレイアウト構成を示した図である。図４２において、半導体チップは、ＣＰＵ（Central　Processing　Unit）４１、ＲＡＭ（Random　Access　Memory）４２、アナログ回路４３および強誘電体メモリ４４を有している。半導体チップは、さらに、外部との入出力端子であるパッド電極（外部接続端子）ＰＤを複数有する。
　ＣＰＵ（回路）４１は、中央演算処理部とも呼ばれ、コンピュータなどの心臓部にあたる。このＣＰＵ４１は、記憶装置から命令を読み出して解読し、それに基づいて多種多様な演算や制御を行なうものであり、処理の高速性が要求される。したがって、ＣＰＵ４１を構成しているＭＯＳトランジスタには、半導体チップに形成されている素子の中で、相対的に高速動作および低消費電力が必要とされる。ＣＰＵを構成するＭＯＳトランジスタ回路は本実施例で示した不揮発性パワーゲーティング（ＰＧ）技術等により低消費電力化されている。
　ＲＡＭ（回路）４２は、記憶情報をランダムに、すなわち随時記憶されている記憶情報を読み出したり、記憶情報を新たに書き込んだりすることができるメモリであり、随時書き込み読み出しができるメモリとも呼ばれる。ここでは、スタティック回路を用いたＳＲＡＭが通常用いられているが、本実施例示して、不揮発性ＳＲＡＭを適用して、基本動作はＳＲＡＭと同一であるが、消費電力はより低消費電力化させている。
　アナログ回路４３は、時間的に連続して変化する電圧や電流の信号、すなわちアナログ信号を扱う回路であり、例えば増幅回路、変換回路、変調回路、発振回路、電源回路などから構成されている。これらアナログ回路４３は、高耐圧ＭＯＳトランジスタ で形成される。強誘電体メモリ４４は、実施例１及び２で示したが、バッファ層構造またはアドバンズドバッファ層構造の１Ｔ１Ｃ ＦｅＲＡMアレイ,ＦｅＦＥＴアレイ等より構成される超低消費電力な不揮発性メモリである。
　図４３に画像の知的認識処理（ＡＩ処理を含む）を目的としたＩｏＴ/ＡＩエッジデバイスの例として、積層型の低消費電力不揮発性ＬＳＩチップの概念図を示す。図４３（ａ）に画像センサアレイ６１と低消費電力強誘電体メモリ混載デバイス５２の２層積層型、図４３（ｂ）に画像センサアレイ６１、超低消費電力不揮発性強誘電体メモリ６２、超低消費電力ロジック６３の３層積層型に関して示した。また、２層構造、３層構造の垂直方向の接続はシリコン貫通電極（ＴＳＶ）接続技術、Ｃｕパッド間での接続技術等が適用可能である。Ｃｕバッド間での接続は、上部チップと下部チップを積層する際、上層チップと下層チップのＣｕのパッド同士を接続することで、電気的導通を図る技術である。
　積層ＬＳＩのメモリ部分には本実施例で示した低消費電力誘電体メモリ、ロジック部分には不揮発性パワーゲーティング等を用いた不揮発性ロジックメモリ技術を適用した。結果として、超低消費電力が必要となるエッジ領域における、ＩｏＴ/エッジデバイスでのＡＩ処理が可能となる。
　本不揮発性ロジック装置では、データ転送時の電界ストレスにより強誘電体層中または電極界面に形成される酸素欠陥をバッファ層より酸素イオンを供給して強誘電体層中または界面の酸素欠陥量を制御して、リーク電流、膜質等を改善し、その結果として、低消費電力でデータ書換え回数が大幅に改善される。
　さらに、強誘電体層との間にシリコン酸化膜より誘電率が相対的に高いイットリウムシリケート膜（ＹＳｉＯ），ハフニウムシリケート膜（ＨｆＳｉＯ）、イットリウムハフニウムシリケート膜（ＹＨｆＳｉＯ）、Ｙ２Ｏ３等の界面層を挿入することにより、より低電圧で強誘電体層に分極反転電界を印加することができ、その結果として、データ書換え時の電界ストレスが低減され、低消費電力で書き換え回数が改善できるという特有の効果を有する。
　界面層は、第１の導電層（下部電極）と直接に接触していることが好ましい。第１の導電層（下部電極）の表面にはごく薄い表面酸化膜が形成され易いので、その場合にはその表面酸化膜は界面層の一部と考えてよく、その複合膜全体として酸化シリコンより高い誘電率を有していればよい。表面酸化膜以外の界面層の本体自身が多層膜であってもよい。界面層は、強誘電体層より第１の導電層側への酸素移動を抑止する機能を有することが好ましい。
　本実施例ではこれまで、不揮発性ロジックとして、低消費電力強誘電体メモリ素子をロジック素子に適用して、ロジック回路を不揮発性化して低消費電力することを中心に述べてきた。一方でマイクロコントローラ等のシステムＬＳＩ（ＳｏＣ）の低消費電力化には、ロジックトランジスタの電源電圧、動作電圧の低電圧化も有効であり、その手法として、バルクSi基板ではなく、Silicon on Insulator （ＳＯＩ）基板プロセスを用いることが有効である。
　このため、本発明では、例えば図２２、図２３及び図２４等のデバイス構造図では、バルクＳｉ基板で記載されているが、ＳＯＩ基板を使用した強誘電体メモリ素子及び装置の場合であってもその有用性は不変であり、その場合で、不揮発性強誘電体メモリ素子による低消費電力化に加えてロジックトランジスタの低消費電力化のシナジー効果が加わり、さらにシステムＬＳＩの低消費電力化が可能である。
　また、本発明の本質はＳＯＩプロセスとバルクＳｉプロセスとを同一Ｓｉ基板上で実現、作製可能なSilicon On Thin Buried Oxide（ＳＯＴＢ）プロセスへも適用可能である。
　また、先端ＣＭＯＳトランジスタの微細化とともにロジックトランジスタは２次元平面型構造より３次元立体構造、具体的にはＦｉｎ型トランジスタ、そしてナノワイヤートランジスタに進化発展していくと予想されているが、そのような先端ＣＭＯＳトランジスタプロセスであっても本発明は適用可能であることは言うまでもない。
１　　強誘電体層
２　　第１の導電層
２ｓ　半導体層
２ｂ　下部電極
３　　第２の導電層
３ｕ　上部電極
３ｇ　ゲート電極
４　　バッファ層
５　　界面層
６　　ソース領域
７　　ドレイン領域
１１　半導体層
１２　素子分離膜
１３　層間絶縁膜
２１　基板
２２　導電層
２３　半導体層
２４　ゲート絶縁膜
３１、３２　コンタクト
４１　ＣＰＵ
４２　ＲＡＭ
４３　アナログ回路
４４　強誘電体メモリ
５１　画像センサアレイ
５２　低消費電力強誘電体メモリ混載デバイス
６１　画像センサアレイ
６２　超低消費電力不揮発性強誘電体メモリ
６３　超低消費電力ロジック
ＳＴ、ＳＴＤ，ＳＴＳ　選択トランジスタ
ＳＧＤ，ＳＧＳ　選択ゲート線
ＦＣ　強誘電体キャパシタ
ＷＬ　ワード線
ＢＬ、／ＢＬ　ビット線
ＰＬ　プレート線（アース）
ＳＬ　ソース線
ＭＢｉ　メモリセルアレイ
ＭＣ　メモリセル
ＭＦ　メモリフィンガー
ＭＵ　メモリストリング
ＰＣ　周辺回路
ＣＰＭ　クロスポイントメモリ

Claims (29)

  1. 　　第１の導電層、
    　　第２の導電層、及び
    　　前記第１の導電層と前記第２の導電層の間の、金属酸化物から構成される強誘電体層
    を少なくとも有する不揮発性記憶素子において、
    　前記強誘電体層と前記第１の導電層及び／又は前記第２の導電層との間に、酸素イオン導電性を持ち、複数の原子価を有する金属を含む金属酸化物であるバッファ層が存在することを特徴とする不揮発性記憶素子。
  2. 　前記第１の導電層と前記強誘電体層の間に、単層膜または多層膜から構成される界面層を有し、前記界面層全体として酸化シリコンより高い誘電率を有し、前記界面層は、前記第１の導電層と前記強誘電体層の間に前記バッファ層が存在する場合には、前記第１の導電層と前記バッファ層の間に存在すること特徴とする請求項１に記載の不揮発性記憶素子。
  3. 　前記バッファ層の酸素の化学ポテンシャルは、前記強誘電体層の酸素の化学ポテンシャルよりも大きいことを特徴とする請求項１又は２に記載の不揮発性記憶素子。
  4. 　前記バッファ層の酸素空孔欠陥密度は、前記強誘電体層の酸素空孔欠陥密度よりも小さいことを特徴とする請求項１～３のいずれか一項に記載の不揮発性記憶素子。
  5. 　前記バッファ層は、セリウム酸化物、ジルコニウム酸化物、チタン酸化物、イットリア安定化ジルコニアまたは希土類元素酸化物から構成されることを特徴とする請求項１～４のいずれか一項に記載の不揮発性記憶素子。
  6. 　前記バッファ層は、セリウム酸化物から構成されることを特徴とする請求項５に記載の不揮発性記憶素子。
  7. 　前記バッファ層の膜厚は０．１ｎｍ以上で、望ましくは１０ｎｍ以下であること特徴とする請求項１～６のいずれか一項に記載の不揮発性記憶素子。
  8. 　前記界面層は、前記強誘電体層より前記第１の導電層側への酸素移動を抑止する機能を有する特徴とする請求項２～７のいずれか一項に記載の不揮発性記憶素子。
  9. 　前記界面層は、シリコン窒化物の誘電率より大きい誘電率を有する、酸化物、金属酸化物またはシリケート、特にイットリウム酸化物またはイットリウムシリケートから構成されることを特徴とする請求項２～８のいずれか一項に記載の不揮発性記憶素子。
  10. 　前記強誘電体層を構成する前記金属酸化物の金属が、ハフニウム（Ｈｆ）、ジルコニウム（Ｚｒ）またはこれらの２種の金属を含むか、又は、ハフニウム（Ｈｆ）、ジルコニウム（Ｚｒ）またはこれらの２種の金属と、アルミニウム（Ａ１）,ケイ素（Ｓｉ）、ストロンチウム（Ｓｒ）、バリウム（Ｂａ）及び希土類元素（Ｓｃ,Ｙ,Ｌａ,Ｃｅ,Ｐｒ,Ｎｄ,Ｓｍ,Ｅｕ,Ｇｄ,Ｔｂ,Ｄｙ,Ｈｏ,Ｅｒ,Ｔｍ.Ｙｂ,Ｌｕ)からなる群から選ばれた少なくとも１種の金属元素とを含ことを特徴とする請求項１～９のいずれか一項に記載の不揮発性記憶素子。
  11. 　前記第１の導電層は、蛍石構造を有する金属シリサイドもしくは金属ダイシリサイド、または金属窒化物、または不純物を含むＳｉもしくはＧｅ、またはＳＯＩ（Silicon on Insulator）であることを特徴とする請求項１～１０のいずれか一項に記載の不揮発性記憶素子。
  12. 　前記第２の導電層は、バッファ層と接続し酸素移動を抑止するバリア金属と金属窒化物、特に、ＷとＴｉＮの２層構造を有することを特徴とする請求項１～１１のいずれか一項に記載の不揮発性記憶素子。
  13. 　ｉ）第１の導電層、第２の導電層、及び前記第１の導電層と前記第２の導電層の間の、金属酸化物から構成される強誘電体層を少なくとも有する不揮発性記憶素子が２次元または３次元に配置されたアレイと、
    　ｉｉ）制御回路と
    を少なくとも具備する不揮発性記憶装置であって、
    　前記強誘電体層と前記第１の導電層及び／又は前記第２の導電層との間に、酸素イオン導電性を持ち、複数の原子価を有する金属を含む金属酸化物であるバッファ層が存在することを特徴とする不揮発性記憶装置。
  14. 　前記不揮発性記憶素子の前記第１の導電層と前記強誘電体層の間に、単層膜または多層膜から構成される界面層を有し、前記界面層全体としては酸化シリコンより高い誘電率を有し、前記界面層は、前記第１の導電層と前記強誘電体層の間に前記バッファ層が存在する場合には、前記第１の導電層と前記バッファ層の間に存在すること特徴とする請求項１３に記載の不揮発性記憶装置。
  15. 　前記バッファ層は、セリウム酸化物、ジルコニウム酸化物、チタン酸化物、イットリア安定化ジルコニアまたは希土類元素酸化物から構成されることを特徴とする請求項１３又は１４に記載の不揮発性記憶装置。
  16. 　前記バッファ層は、セリウム酸化膜から構成されることを特徴とする請求項１５に記載の不揮発性記憶装置。
  17. 　前記界面層は、前記強誘電体層より第１の導電層側への酸素移動を抑止する機能を有する特徴とする請求項１４～１６のいずれか一項に記載の不揮発性記憶装置
  18. 　前記界面層は、誘電率がシリコン窒化物より大きい誘電率を有する、酸化物、金属酸化物またはシリケート、特にイットリウム酸化物、イットリウムシリケートから構成されることを特徴とする請求項１４～１７のいずれか一項に記載の不揮発性記憶装置。
  19. 　前記強誘電体層を構成する前記金属酸化物の金属が、ハフニウム（Ｈｆ）、ジルコニウム（Ｚｒ）またはこれらの２種の金属を含むか、又は、ハフニウム（Ｈｆ）、ジルコニウム（Ｚｒ）またはこれらの２種の金属と、アルミニウム（Ａ１),ケイ素（Ｓｉ）、ストロンチウム（Ｓｒ）、バリウム（Ｂａ）及び希土類元素（Ｓｃ,Ｙ,Ｌａ,Ｃｅ,Ｐｒ,Ｎｄ,Ｓｍ,Ｅｕ,Ｇｄ,Ｔｂ,Ｄｙ,Ｈｏ,Ｅｒ,Ｔｍ.Ｙｂ,Ｌｕ)からなる群から選ばれた少なくとも１種の金属元素とを含むことを特徴とする請求項１３～１８のいずれか一項に記載の不揮発性記憶装置。
  20. 　前記第１の導電層は、蛍石構造を有する金属シリサイドもしくは金属ダイシリサイド、または金属窒化物、または不純物を含むＳｉもしくはＧｅ、またはＳＯＩ（Silicon on Insulator）であることを特徴とする請求項１３～１９のいずれか一項に記載の不揮発性記憶装置。
  21. 　前記アレイは、前記不揮発性記憶素子を少なくとも含む強誘電体メモリセルから構成され、前記強誘電体メモリセルは、１トランジスタ型、１トランジスタ１キャパシタ型、２トランジスタ２キャパシタ型、２トランジスタ１キャパシタ型、１トランジスタ２キャパシタ型、強誘電体トンネル接合（ＦＴＪ）型のいずれかの構造を含むことを特徴とする請求項１３～２０のいずれか一項に記載の不揮発性記憶装置。
  22. 　前記アレイは、ＮＯＲ型アレイ、２次元ＮＡＮＤ型アレイ、３次元ＮＡＮＤ型構造、またはクロスポイント型アレイから構成されることを特徴とする請求項１３～２１のいずれか一項に記載の不揮発性記憶装置。
  23. 　前記不揮発性記憶素子は、ロジック回路の上部に位置するバックエンド配線領域に強誘電体素子単体またはアレイとして配置され、ロジック回路の一部に接続されることを特徴とする請求項１３～２２のいずれか一項に記載の不揮発性記憶装置。
  24. 　前記不揮発性記憶素子とロジック回路との接続において、不揮発性記憶素子とロジック回路との接続配線の間に選択素子を配置させることを特徴とする請求項２３に記載の不揮発性記憶装置。
  25. 　　第１の導電層、
    　　第２の導電層、及び
    　　前記第１の導電層と前記第２の導電層の間の、金属酸化物から構成される強誘電体層
    を少なくとも有する不揮発性記憶素子の製造方法であって、
    　前記強誘電体層と前記第１の導電層及び／又は前記第２の導電層との間に、酸素イオン導電性を持ち、複数の原子価を有する金属を含む金属酸化物であるバッファ層を作製すること、及び
    　前記第１の導電層の上部に前記強誘電体層を４００℃以下の温度で作製して、前記強誘電体層が、前記強誘電体層より上部に前記第２の導電層を作製する前に、強誘電性を示すようにすること
    を特徴とする不揮発性記憶素子の製造方法。
  26. 　既に強誘電性を示す前記強誘電体層を４００℃以下の不活性ガス雰囲気で熱アニール処理することを特徴とする請求項２５に記載の不揮発性記憶素子の製造方法。
  27. 　前記第１の導電層上に、前記界面層、前記強誘電体層及び前記バッファ層を、前記バッファ層は前記強誘電体層の上部及び／又は下部にあってよいが、同一チャンバー内で連続的に作製することを特徴とする請求項２５又は２６に記載の不揮発性記憶素子の製造方法。
  28. 　前記強誘電体層を、前記第１の導電層を下部電極として、その上部に原子層成膜法（ＡＬＤ法）、ＣＶＤ法、スパッタ法または自己組織化法を用いて作製することを特徴とする請求項２５～２７のいずれか一項に記載の不揮発性記憶素子の製造方法。
  29. 　　第１の導電層と、
    　　第２の導電層と、
    　　前記第１の導電層と前記第２の導電層の間の、金属酸化物から構成される強誘電体層と
    から構成されることを特徴とする不揮発性記憶素子の動作方法であって、
    　前記強誘電体層と前記第１の導電層及び／又は前記第２の導電層との間に、酸素イオン導電性を持ち、複数の原子価を有する金属を含む金属酸化物であるバッファ層を有すること、及び
    　前記強誘電体層は複数の分極の配向を有する多結晶から構成され、膜面に垂直の成分が最も大きい配向を有する結晶が分極反転する動作電圧を素子の動作電圧とすることを特徴とする不揮発性記憶素子の動作方法。
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