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WO2020232678A1 - 一种3dic芯片的制作方法及3dic芯片 - Google Patents

一种3dic芯片的制作方法及3dic芯片 Download PDF

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WO2020232678A1
WO2020232678A1 PCT/CN2019/088023 CN2019088023W WO2020232678A1 WO 2020232678 A1 WO2020232678 A1 WO 2020232678A1 CN 2019088023 W CN2019088023 W CN 2019088023W WO 2020232678 A1 WO2020232678 A1 WO 2020232678A1
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WO
WIPO (PCT)
Prior art keywords
wafer
chip
layer
interconnection layer
coupled
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Ceased
Application number
PCT/CN2019/088023
Other languages
English (en)
French (fr)
Inventor
顾识群
尹学武
王正波
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Huawei Technologies Co Ltd
Original Assignee
Huawei Technologies Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Huawei Technologies Co Ltd filed Critical Huawei Technologies Co Ltd
Priority to CN201980096667.7A priority Critical patent/CN113853670A/zh
Priority to PCT/CN2019/088023 priority patent/WO2020232678A1/zh
Publication of WO2020232678A1 publication Critical patent/WO2020232678A1/zh
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Ceased legal-status Critical Current

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    • H10W90/00—
    • H10W99/00—

Definitions

  • This application relates to the field of integrated circuit technology, and in particular to a method for manufacturing a 3DIC chip and a 3DIC chip.
  • 3DIC mainly refers to the stacking of small-sized dies through hybrid bonding (HB) technology in the thickness direction of the die wafer.
  • the 3DIC process usually includes the following steps: First, a number of independent IC circuits are fabricated on a bare wafer. After that, one or more small chips are bonded on top of each IC circuit chip (in the thickness direction of the die wafer) through the HB technology. Finally, the die wafer is diced. The area where an IC circuit is located in the die wafer and the small chips stacked above the IC circuit form a chip. Since multiple layers of wafers can be stacked by bonding technology in the thickness direction of the bare wafer, the integration of the chips per unit area is improved.
  • the embodiments of the present application provide a method for manufacturing a 3DIC chip and a 3DIC chip.
  • the effective chip in the first die wafer is selected as the first chip in the 3DIC chip, thereby improving the product yield of the 3DIC chip and reducing the process cost .
  • an embodiment of the present application provides a method for manufacturing a 3DIC chip, including: inspecting a first die wafer, and screening the first die in the first die wafer, wherein the first die is the first die.
  • the 3DIC chip is produced by the above method. Since the first wafer is an effective wafer obtained through screening, the first wafer has a higher yield, which can increase the yield of the 3DIC chip produced by the first wafer. Moreover, in the embodiment of the present application, only the interconnection layer and the second chip are prepared for the first chip, which is beneficial to reduce the waste of the process cost of invalid chips in the first bare chip wafer. In summary, using the manufacturing method provided by the embodiments of the present application can not only improve the product yield of the 3DIC chip, but also reduce the process cost of the 3DIC chip.
  • the second die wafer before the second wafer is fixed on the surface of the interconnection layer, the second die wafer can also be inspected, and the effective die in the second die wafer can be selected as the second die. Wafer.
  • the second wafer used to make the 3DIC chip is also the second wafer that has been screened, so that the yield of the second wafer can be improved, and the product yield of the 3DIC chip can be further improved.
  • an interconnection layer can be prepared on the surface of the first wafer by bonding, that is, an interconnection layer can be generated on the surface of the carrier, and then the active surface of the first wafer can be fixed on the surface of the interconnection layer.
  • an insulating medium can be prepared on the surface of the interconnection layer in areas other than the first wafer to enhance The mechanical strength of the 3DIC chip.
  • a support layer can also be prepared on the passive surface of the first wafer first, and after removing the carrier on the surface of the interconnect layer, the second wafer can be fixed on the surface of the interconnect layer.
  • fixing the second wafer on the surface of the interconnection layer includes: fixing the active surface of the second wafer on the surface of the interconnection layer.
  • an insulating medium can be prepared on the surface of the interconnect layer except for the second wafer to enhance 3DIC. The mechanical strength of the chip.
  • the second chip includes an insulating layer through hole TIV and a first metal line passing through the TIV, wherein the IC line of the second chip is coupled with the first metal line.
  • the method further includes: etching the passive surface of the second wafer to expose the first metal line in the TIV of the second wafer; A wiring layer is prepared on the passive surface of the wiring layer, the wiring layer includes a second metal line, and the second metal line in the wiring layer is coupled with the first metal line in the TIV of the second wafer.
  • a wiring layer may be prepared on the surface of the carrier first, and the wiring layer includes a second metal wire; the active surface of the first wafer is fixed on the surface of the wiring layer, so that the second metal wire of the wiring layer and The IC circuit of the first chip is coupled; wherein, the first chip includes an insulating layer through hole TIV, and a third metal wire passing through the TIV, and the IC circuit of the first chip is opposite to the third metal wire in the TIV of the first chip.
  • Coupling etch the passive surface of the first wafer to expose the third metal line in the TIV of the first wafer; after that, prepare an interconnection layer on the passive surface of the first wafer so that the first wafer in the TIV
  • the three metal lines are coupled with the signal lines in the interconnection layer.
  • fixing the second wafer on the surface of the interconnection layer includes: fixing the active surface of the second wafer on the surface of the interconnection layer.
  • an insulating medium can be prepared on the surface of the interconnection layer except for the second wafer to enhance the mechanical strength of the 3DIC chip.
  • a support layer may be prepared on the passive surface of the second wafer, and the carrier on the surface of the wiring layer may be removed.
  • the embodiments of the present application also provide a 3DIC chip, which is applicable to the first aspect and the manufacturing method provided in any possible implementation of the first aspect.
  • the 3DIC chip includes: a first wafer, a second wafer, a support layer, and an interconnection layer; wherein the first surface of the interconnection layer is provided with a first wafer, and the second surface of the interconnection layer is provided with a second wafer.
  • the interconnection layer includes signal lines, which are coupled with the first wafer and/or the second wafer; the support layer is arranged on the surface of the first wafer or the second wafer to improve the mechanical strength of the chip.
  • the first wafer is a valid wafer obtained by inspecting the first die wafer
  • the second wafer is a valid wafer obtained by inspecting the second die wafer .
  • the first surface of the interconnection layer is fixed with the active surface of the first wafer.
  • an insulating medium is further provided in an area other than the first wafer on the first surface.
  • the support layer is disposed on the passive surface of the first wafer.
  • the active surface of the second wafer is fixed on the second surface of the interconnect layer.
  • an insulating medium is further provided on the second surface except for the second wafer.
  • the second wafer includes an insulating layer through hole TIV, and a first metal line passing through the TIV, and the IC line in the active surface of the second wafer is coupled with the first metal line in the TIV
  • the chip also includes a wiring layer, which is arranged on the passive surface of the second wafer; the wiring layer includes a second metal line, and the second metal line of the wiring layer is coupled with the first metal line in the TIV of the second wafer.
  • the chip includes a plurality of first wafers; the interconnection layer further includes a horizontal metal line, and the horizontal metal line is respectively coupled to at least two first wafers of the plurality of first wafers.
  • the chip further includes a wiring layer, the wiring layer is provided on the active surface of the first wafer, the wiring layer includes a second metal line, the second metal line of the wiring layer and the IC line of the first wafer Phase coupling;
  • the first chip includes an insulating layer through hole TIV, and a third metal line passing through the TIV, and the IC line in the active surface of the first chip is coupled with the third metal line in the TIV;
  • An interconnection layer is provided on the passive surface of the first wafer, and the third metal line is coupled with the signal line in the interconnection layer.
  • an insulating medium is further provided on the surface of the wiring layer in an area other than the first wafer.
  • the active surface of the second wafer is fixed on the second surface of the interconnect layer.
  • an insulating medium is further provided on the second surface except for the second wafer.
  • the support layer is disposed on the passive surface of the second wafer.
  • the chip includes a plurality of first wafers; the wiring layer further includes a fourth metal wire, and the fourth metal wire is respectively coupled to at least two first wafers of the plurality of first wafers.
  • the silicon support layer is a silicon substrate, and the silicon support layer is bonded to the surface of the first wafer or the second wafer; or, the silicon support layer is a silicon deposition Layer, the silicon support layer is deposited on the surface of the first wafer or the second wafer.
  • Figure 1 is a schematic diagram of a bare wafer structure
  • Figure 2 is a schematic diagram of a 3DIC chip structure
  • Fig. 3 is a schematic diagram of a 3DIC chip structure with an F2F structure
  • Fig. 4 is a schematic diagram of a 3DIC chip structure with an F2B structure
  • FIG. 5 is a schematic flowchart of a method for manufacturing a 3DIC chip according to an embodiment of the application
  • FIG. 6 is a schematic diagram of an intermediate structure in a 3DIC chip manufacturing process provided by an embodiment of the application.
  • FIG. 7 is a schematic diagram of an intermediate structure in the manufacturing process of a 3DIC chip according to an embodiment of the application.
  • FIG. 8 is a schematic diagram of an intermediate structure in the manufacturing process of a 3DIC chip according to an embodiment of the application.
  • FIG. 9 is a schematic diagram of an intermediate structure in the manufacturing process of a 3DIC chip provided by an embodiment of the application.
  • FIG. 10 is a schematic diagram of an intermediate structure in the manufacturing process of a 3DIC chip provided by an embodiment of the application.
  • FIG. 11 is a schematic diagram of an intermediate structure in the manufacturing process of a 3DIC chip provided by an embodiment of the application.
  • FIG. 12 is a schematic diagram of an intermediate structure in the manufacturing process of a 3DIC chip provided by an embodiment of the application.
  • FIG. 13 is a schematic structural diagram of a 3DIC chip with an F2F structure provided by an embodiment of the application.
  • FIG. 14 is a schematic diagram of an intermediate structure in the manufacturing process of a 3DIC chip provided by an embodiment of the application.
  • FIG. 15 is a schematic diagram of an intermediate structure in the manufacturing process of a 3DIC chip according to an embodiment of the application.
  • FIG. 16 is a schematic diagram of an intermediate structure in the manufacturing process of a 3DIC chip provided by an embodiment of the application.
  • FIG. 17 is a schematic diagram of an intermediate structure in a 3DIC chip manufacturing process provided by an embodiment of the application.
  • FIG. 18 is a schematic diagram of an intermediate structure in a 3DIC chip manufacturing process provided by an embodiment of the application.
  • FIG. 19 is a schematic diagram of an intermediate structure in the manufacturing process of a 3DIC chip provided by an embodiment of the application.
  • FIG. 20 is a schematic diagram of an intermediate structure in the manufacturing process of a 3DIC chip according to an embodiment of the application.
  • FIG. 21 is a schematic structural diagram of a 3DIC chip with an F2B structure provided by an embodiment of the application.
  • the exemplary term “above” may include both orientations “above” and “below”.
  • the device can also be positioned in other different ways (rotated by 90 degrees or in other orientations), and the relative description of the space used here is explained accordingly.
  • Bare wafer usually composed of a semiconductor substrate and a circuit layer laid on the semiconductor substrate. Semiconductor devices such as transistors are formed on the semiconductor substrate. The circuit layer is provided with multiple circuit layers. The circuit layer is usually Various functional circuits are provided, and these circuits are coupled with semiconductor devices on the semiconductor substrate to form a complete chip circuit structure, that is, an IC circuit. As shown in Figure 1, one small square represents an independent IC circuit, and a die wafer can include multiple IC circuits.
  • each chip can also be called a die, which is an unpackaged die obtained after cutting a die wafer.
  • each chip is a functionally independent, unpackaged chip, which can be composed of one or more circuits.
  • the bare wafers are cut according to the dotted line in FIG. 1 to obtain multiple wafers, and each wafer includes an IC circuit.
  • the surface of the chip on the side where the IC circuit is located can be referred to as the active surface
  • the surface on the side where the semiconductor substrate is located can be referred to as the passive surface.
  • the obtained wafer can be thinned to reduce the thickness of the wafer, making the wafer lighter and thinner, and has better heat dissipation capacity.
  • the 3DIC chip mainly includes a lower wafer 100, an upper wafer 200, and an interconnection layer 300 disposed between the lower wafer and the upper wafer.
  • the lower-layer chip 100 may be a logic chip, such as a processor or intellectual property (IP) cores (Cores), and the upper-layer chip 200 may be a memory (including static random-access memory (SRAM) and dynamic random access memory).
  • Memory dynamic random access memory, DRAM), micro-electro-mechanical system (MEMS), passive device (passive device) or interposer (interposer), etc.; or, the lower chip 100 may be a memory,
  • the upper wafer 200 may be a logic die, such as a processor or an intellectual property core.
  • the lower wafer 100 and the upper wafer 200 often have different sizes. As shown in FIG. 2, the size of the lower wafer 100 is larger than the size of the upper wafer 200.
  • the interconnection layer 300 covers the surface of the lower wafer 100. On the surface where the interconnection layer 300 is in contact with the upper wafer 200, an insulating medium 400 may be provided in areas other than the upper wafer 200 to fill the surface of the interconnection layer 300. The area covered by the upper wafer 200.
  • Signal lines are provided in the interconnection layer 300, which can transmit electrical signals inside the 3DIC chip. Some of the signal lines can be respectively coupled to the lower wafer 100 and the upper wafer 200 to realize the coupling between the lower wafer 100 and the upper wafer 200 so that electrical signals can be transmitted between the lower wafer 100 and the upper wafer 200.
  • the common 3DIC chips in the industry are mainly divided into a face-to-face (F2F) structure and a face-to-back (F2B) structure.
  • F2F face-to-face
  • F2B face-to-back
  • Fig. 3 exemplarily shows a schematic diagram of a 3DIC chip with an F2F structure.
  • IC circuits 102 are prepared in the active surface 101 of the lower wafer 100, the active surface 101 is bonded to the surface 301 of the interconnection layer 300, and the active surface 201 of the upper wafer 200 is prepared There is an IC circuit 202, and the active surface 201 is bonded to the surface 302 of the interconnect layer 300.
  • One end of the signal line 303 in the interconnection layer 300 is coupled with the IC line 102, and the other end is coupled with the IC line 202, so as to realize the coupling between the lower layer wafer 100 and the upper layer wafer 200.
  • the passive surface of the lower wafer 100 is bonded to the interconnection layer 300, and the active surface of the upper wafer 200 is bonded to the interconnection layer 300, or the active surface of the lower wafer 100 is bonded to the interconnection.
  • the layer 300 is bonded, and the passive surface of the upper wafer 200 is bonded to the interconnection layer 300.
  • Fig. 4 exemplarily shows a schematic diagram of a 3DIC chip with an F2B structure. As shown in FIG. 4, in the 3DIC chip, the passive surface 103 of the lower wafer 100 is bonded to the surface 301 of the interconnect layer 300, and the active surface 201 of the upper wafer 200 is bonded to the surface 302 of the interconnect layer 300.
  • the lower chip 100 also includes through insulator vias (TIV) 104.
  • the TIV104 includes metal wires.
  • the metal wires in the TIV104 pass through the TIV104.
  • One end of the metal wire is coupled to the IC line 102, and the other end is coupled to the signal line 303. , So that the lower wafer 100 can be coupled with the upper wafer 200.
  • the W2W process mainly includes the following steps: Step 1. An interconnection layer is prepared on the surface of the first die wafer on which the multiple IC circuits 102 are formed. Step 2: Bond the second die wafer with multiple IC circuits 202 to the interconnection layer. Step 3: Cutting the structure obtained after bonding the two die wafers to obtain multiple 3DIC chips.
  • the W2W process has higher requirements for operation accuracy, so the product yield needs to be improved.
  • the product yield of D2W process is higher than that of W2W.
  • the D2W process mainly includes the following steps: Step 1. An interconnection layer is prepared on the surface of the first die wafer on which multiple IC circuits 102 are formed. Step 2: Cutting the second die wafer into a plurality of upper wafers 200. Step 3: Bond a plurality of upper layer wafers 200 to the interconnection layer respectively, wherein the position of one upper layer wafer 200 on the interconnection layer is the same as the position of the IC circuit 102 bonded to the interconnection layer at that position correspond.
  • the current product yield is still not ideal. This is because, regardless of the W2W process or the D2W process, it is necessary to overlay the interconnection layer on the first die wafer on the basis of the first die wafer, and the second die wafer or Upper wafer. However, in the mass production process, the first die wafer often has a larger area. As the area of the first die wafer increases, the yield of the IC circuit 102 gradually decreases.
  • the yield of the bottom chip 100 generally conforms to the following formula 1:
  • Y is the yield rate of the bottom wafer 100
  • Y 0 is the preset coefficient
  • D 0 is the defect density coefficient, usually about 0.1
  • Area is the area of the bottom wafer 100.
  • the yield of the bottom wafer 100 may be as low as 10% or less.
  • the yield rate of the 3DIC chip is often not ideal. Moreover, the process cost of the W2W process and the D2W process is very high. If the yield of the chip obtained by one production process is low, it will cause a large waste of process cost, which is not conducive to reducing the process cost of 3DIC chips as a whole.
  • the embodiments of the present application provide a method for manufacturing 3DIC chips.
  • the lower wafer is a filtered effective wafer, so that the yield of the lower wafer can be ensured, thereby improving the 3DIC chip Product yield, as well as, is also conducive to reducing the process cost of 3DIC chips.
  • FIG. 5 is a schematic flowchart of a method for manufacturing a 3DIC chip according to an embodiment of the application.
  • the first wafer may be the lower wafer 100 and the second wafer may be the upper wafer 200, or the first wafer may be the upper wafer 200 and the second wafer may be the lower wafer 100.
  • the following description takes the first wafer 100 as the lower wafer 100 and the second wafer 200 as the upper wafer 200 as an example.
  • S501 Detect the first die wafer, and screen the first die among the first die wafers, where the first die is a valid die among the first die wafers.
  • the first die wafer may be cut into a plurality of wafers, and the probes are used to test each of the wafers respectively, so as to screen out qualified wafers from the multiple wafers, that is, valid wafers as the first wafer. It is also possible to use probes to test each IC circuit in the first die wafer, select qualified IC circuits from the probe, and cut the area where the qualified IC circuits are located, thereby obtaining the first chip.
  • an interconnection layer can be generated on the carrier first, and then the interconnection layer can be bonded to the first wafer, or the interconnection layer can be prepared directly on the surface of the first wafer through processes such as deposition, etching, and sputtering.
  • S503 Fix the second wafer on the surface of the interconnection layer, the interconnection layer is provided with signal lines, and the signal lines are coupled with the first wafer and/or the second wafer.
  • the second wafer may also be an effective wafer obtained by screening. Specifically, the second die wafer may be inspected first, and valid wafers in the second die wafer can be screened out as the second wafer. In this case, the yield rate of the second wafer used to manufacture the 3DIC chip can be increased, thereby further improving the yield rate of the 3DIC chip.
  • the second wafer can be bonded on the surface of the interconnection layer, or the second wafer can be fabricated on the surface of the interconnection layer.
  • the signal lines in the interconnection layer there are also multiple coupling modes between the signal lines in the interconnection layer and the first and second wafers.
  • there are some signal lines in the interconnection layer one end is coupled to the first chip, and the other end is coupled to the second chip. Refer to the signal line 303 in FIG. 3.
  • there are some signal lines in the interconnection layer that are only coupled to the first chip or the second chip.
  • the manufacturing method of 3DIC chip with F2F structure mainly includes the following steps:
  • step 1 screening the first chip in the first die wafer, please refer to the specific implementation of S501, which will not be repeated here.
  • Step two forming an interconnection layer on the surface of the carrier.
  • the interconnection layer 300 can be formed on the carrier 500 through processes such as deposition. Specifically, SiO 2 can be deposited as the main material of the interconnection layer 300, and a metal signal line 303 can be made in the SiO 2 .
  • the position of the signal line 303 on the interconnection layer 300 can be set according to the position and structure of the IC line 102 in the first wafer 100 and the position and structure of the IC line 202 in the second wafer 200, so that it can be used in the subsequent bonding process.
  • the IC line 102 and the IC line 202 are aligned accurately.
  • Step 3 Prepare bonding pads on the active surface 101 of the first wafer 100, and prepare bonding pads on the surface 301 of the interconnect layer 300, thereby bonding the active surface 101 of the first wafer 100 to the interconnect On the surface 301 of the layer 300.
  • a 3DIC chip may include multiple first wafers 100, such as a first wafer 100a and a first wafer 100b.
  • the first chip 100a and the first chip 100b are coupled to realize the logic function of the first chip 100 in cooperation.
  • step 2 as shown in FIG. 6, it is also necessary to fabricate a signal line 304 in the interconnection layer 300.
  • the IC circuit in a chip 100a is coupled with the signal circuit 303 on the side of the signal circuit 304.
  • the IC circuit and the signal circuit in the first chip 100b After the active surface 101b of the first chip 100b is bonded to the interconnection layer 300, the IC circuit and the signal circuit in the first chip 100b The signal line 303 on the other side of 304 is coupled. One end of the signal line 304 in the interconnection layer 300 is coupled with the IC line in the first chip 100a, and the other end is coupled with the IC line in the first chip 100b, so that the first chip 100a and the first chip 100b are realized by the signal line 304 coupling.
  • first wafers 100 are provided in the 3DIC chip, which can reduce the area of a single first wafer 100.
  • the smaller the wafer area the higher the yield rate. Therefore, reducing the area of a single first wafer 100 is beneficial to improve the yield rate of the first wafer 100, thereby further reducing the process cost.
  • step four can be performed after step three.
  • the intermediate structure shown in FIG. 8 can be implemented by chemical vapor deposition, physical vapor deposition, and other processes.
  • an insulating medium 400 is prepared in an area other than the first wafer (100a and 100b). Specifically, the thickness of the insulating medium 400 is not less than the thickness of the first wafer (100a and 100b) to sufficiently fill the area not occupied by the first wafer (100a and 100b), thereby enhancing the mechanical strength of the 3DIC chip.
  • Step 5 in the intermediate structure shown in FIG. 9, a supporting layer 600 is prepared on the passive surface of the first wafer 100.
  • a deposition process may be used to directly deposit a certain thickness of silicon (Si) as the support layer 600 on the passive surface of the first wafer 100, or a bonding process may be used on the passive surface of the first wafer 100. Bonding silicon substrates and so on.
  • the plane where the insulating medium 400 and the passive surface of the first wafer 100 are located may be polished, such as chemical mechanical polishing (CMP) and physical mechanical polishing (CMP). Polishing processes such as mechanical polishing (PMP) are applicable.
  • CMP chemical mechanical polishing
  • CMP physical mechanical polishing
  • polishing processes such as mechanical polishing (PMP) are applicable.
  • the mechanical strength of the first wafer (100a and 100b) and the insulating medium 400 is insufficient to support the subsequent process.
  • the mechanical strength of the intermediate structure in the subsequent process can be increased, so that the intermediate structure can better support the subsequent process.
  • Step 6 after the passive surface bonding support layer 600 of the first wafer (100a and 100b), the carrier 500 can be removed to expose the other surface of the interconnection layer 300, and the intermediate layer shown in FIG. 10 can be obtained. structure.
  • step 7 may be performed to inspect the second bare wafer, and the obtained valid wafer is used as the second wafer 200 to further improve the 3DIC chip Product yield.
  • Step 8 Prepare bonding pads on the surface of the interconnection layer 300, and prepare bonding pads on the active surface of the second wafer 200, thereby bonding the active surface of the second wafer 200 to the surface of the interconnection layer 300.
  • the IC circuit 202 in the wafer 200 is coupled with the signal circuit 303 in the interconnection layer 300 to obtain a structure as shown in FIG. 11.
  • the 3DIC chip includes three second wafers (200a, 200b, and 200c). Generally, the three second chips can be used to implement different logic functions. In the case of multiple first wafers and multiple second wafers in the 3DIC chip, there are multiple possibilities for coupling between the second wafer and the first wafer.
  • the second wafers 200a and 200c can be coupled to only one first wafer 100, and for example, the second wafer 200b can be coupled to both the first wafer 100a and the first wafer 100b.
  • the embodiment of the present application does not limit the number of the second chip 200 and the specific coupling manner between the second chip 200 and the first chip 100.
  • Step 9 Prepare an insulating medium 400 on the surface of the interconnection layer 300 except for the second wafers 200a, 200b, and 200c to obtain an intermediate structure as shown in FIG. 12.
  • Step 4 please refer to Step 4, which will not be repeated here.
  • TIV401 can be fabricated in the insulating medium 400, and the metal lines in the TIV401 are coupled with part of the signal lines 303 in the interconnection layer 300 .
  • the second wafers 200a, 200b, and 200c also include TIV, and the metal lines in the TIV are coupled with the IC lines in the second wafer where the TIV is located.
  • the passive surface of the second wafers 200a, 200b, and 200c can be etched on the basis of the structure shown in FIG. 12 to expose the metal lines in the TIV of the second wafers 200a, 200b, and 200c.
  • a wiring layer 700 is prepared on the passive surface of the second wafer 200a, 200b, and 200c.
  • the wiring layer 700 includes a metal line 701, and the metal line 701 is connected to the metal in the TIV of the second wafer. Line-to-phase coupling.
  • the insulating medium 400 adjacent to the second wafer may also be etched to expose the metal lines in the TIV 401.
  • the wiring layer 700 may cover the passive surfaces of the second wafers 200a, 200b, and 200c, and the insulating medium 400 adjacent to the second wafer.
  • electrodes 702 and metal wires 701 are made in the wiring layer 700, and part of the metal wires 701 are coupled with the metal wires in the TIV of the second wafers 200a, 200b, and 200c, so that the second wafers 200a, 200b, and 200c can be The electrical signal is input or output through the electrode 702 coupled thereto.
  • some metal lines 701 are coupled to the signal lines 303 in the interconnection layer 300 that are only coupled to the first chip 100 through the metal lines in the TIV401, so that the first chip 100 passes through the signal lines 303 and the metal lines 701. It is coupled with the electrode 702, so that the first wafer 100 can directly input or output electrical signals through the electrode 702 coupled thereto.
  • the manufacturing method of 3DIC chip with F2B structure mainly includes the following steps:
  • step 1 screening the first chip in the first die wafer, please refer to the specific implementation of S501, which will not be repeated here.
  • a wiring layer 700 is formed on the surface of the carrier 500.
  • the wiring layer 700 includes a motor 702 and a metal wire 701, wherein the surface where the electrode 702 is located is provided on the surface of the carrier 500.
  • Step 3 Bond the active surface of the first wafer 100 on the surface of the wiring layer 700.
  • the 3DIC chip includes multiple first wafers, as shown in FIG. 15, including a first wafer 100a and a first crystal 100b.
  • the wiring layer 700 generated in step 2 also includes a metal wire 703.
  • one end of the metal wire 703 is coupled to the first crystal 100a, and the other end It is coupled with the first crystal 100b, so as to realize the coupling between the first crystal 100a and the first crystal 100b.
  • step 4 can also be performed before the preparation of the interconnection layer.
  • the insulating medium 400 is prepared in areas other than the first wafer 100a and the first wafer 100b to Enhance the mechanical strength of the 3DIC chip.
  • some signal lines 303 in the interconnection layer 300 are only coupled to the wafer far away from the wiring layer 700.
  • the first wafer 100 is far away from the wiring layer 700, and there are some signal lines 303 in the interconnection layer 300 that are only coupled to the first wafer 100 and not to the second wafer 200.
  • the first wafer 100 is placed close to the wiring layer 700, and the second wafer 200 to be placed next will be placed away from the wiring layer 700. Therefore, a part of the signal lines 303 in the interconnection layer 300 to be prepared next will only be coupled with the second wafer 200 and will not be coupled with the first wafer 100.
  • TIV401 can also be prepared in the insulating medium 400. The metal wire in the TIV 401 is coupled to the metal wire 701 in the wiring layer 700 that is not coupled with the first wafer 100a and the first wafer 100b.
  • the first wafer 100a and the first wafer 100b also include TIV
  • the metal lines in the TIV of the first wafer 100a are coupled with the IC lines of the first wafer 100a
  • the TIV of the first wafer 100b is The metal wire of is coupled with the IC circuit in the first chip 100b.
  • the passive surface of the first wafer 100a, the passive surface of the first wafer 100b, and the insulating medium 400 may be etched to expose the metal wires in each TIV.
  • an interconnection layer 300 is prepared on the passive surface of the first wafer 100a and the first wafer 100b.
  • the interconnection layer 300 may be generated on another carrier, and then the interconnection layer 300 may be bonded on the passive surfaces of the first wafer 100a and the first wafer 100b, or directly on the first wafer 100a and SiO 2 is deposited on the passive surface of the first wafer 100 b, and based on the obtained SiO 2 , signal lines are formed in it through processes such as deposition, etching, and sputtering, thereby obtaining the interconnect layer 300.
  • part of the signal lines 303 in the interconnection layer 300 are coupled with the metal lines in the TIV of the first wafer 100a and the first wafer 100b.
  • a part of the signal lines 303 in the interconnection layer 300 are coupled to the metal lines in the TIV401 in the insulating medium 400.
  • Step 7 bond the active surfaces of the second wafers 200a, 200b, and 200c on the interconnection layer 300.
  • the IC lines in the second wafers 200a, 200b, and 200c can be connected to those in the interconnection layer 300.
  • the signal line 303 is coupled. Specifically, since the signal lines 303 in the interconnection layer 300 can be coupled with the metal lines in the TIV of the first wafer 100 and can also be coupled with the metal lines in the TIV of the insulating medium 400, the interconnection layer 300 After the second wafer is bonded, the second wafer can be coupled to the first wafer 100 through the interconnection layer 300 and can also be coupled to the wiring layer 700 through the interconnection layer 300. For example, the second wafers 200a and 200c in FIG.
  • the second wafers 200a, 200b, and 200c in FIG. 18 can all be coupled to the metal lines in the TIV of the first wafer 100a and/or the second wafer 100b through the interconnection layer 300.
  • Step 8 as shown in FIG. 19, an insulating medium 400 is prepared on the surface of the interconnection layer 300, except for the second wafers 200a, 200b, and 200c.
  • Step 9 Polish the passive surfaces of the second wafers 200a, 200b, and 200c and the insulating dielectric 400 adjacent to the second wafers 200a, 200b, and 200c, and then polish the passive surfaces of the smooth second wafers 200a, 200b, and 200c , And a support layer 600 is prepared on the insulating medium 400 to obtain an intermediate structure as shown in FIG. 20.
  • Step 10 Remove the carrier 500 to expose the electrode 702 of the wiring layer 700, and obtain a 3DIC chip with an F2B structure as shown in FIG. 21.
  • an insulating medium of a certain thickness may be spaced between the electrode 702 and the carrier 500.
  • the electrode 702 is etched. The insulating medium is used to expose the electrode 702, thereby reducing damage to the electrode 702 caused by processes such as removing the carrier.
  • the manufacturing methods provided in the first and second embodiments described above can be applied to the manufacture of a single 3DIC chip, and can also be applied to the batch production of 3DIC chips.
  • Between the first wafers belonging to different 3DIC chips, and/or between the second wafers belonging to different 3DIC chips may also be filled with an insulating medium.
  • the carrier and the supporting layer may also have a larger area to carry more first and second wafers. The specific implementation is similar to the first and second embodiments, which will not be repeated here.
  • the yield rate of the 3DIC chip obtained in the embodiment of this application is less affected by the area of the carrier and the support layer. Compared with the W2W process and the D2W process, the manufacturing method is more suitable for mass production of 3DIC chips.
  • the manufacturing method provided in the embodiments of the present application in the process of manufacturing the 3DIC chip with the F2F structure and the 3DIC chip with the F2B structure are illustrated. It should be noted that the manufacturing method provided in the embodiments of the present application is not only suitable for manufacturing 3DIC chips including two-layer wafers (such as the aforementioned first wafer and second wafer), but also suitable for manufacturing 3DIC chips including two or more wafers.
  • the intermediate structure shown in FIG. 12 it is also possible to continue to prepare an interconnection layer on the passive surface of the second wafer 200a, 200b, and 200c, and bond the third wafer on the surface of the prepared interconnection layer
  • the specific process is similar to stacking the interconnection layer 300 and the second wafer 200 on the surface of the first wafer, which will not be repeated here.
  • the above process is repeated until a wafer with the target number of layers is obtained, and a wiring layer 700 is prepared on the surface of the final fixed wafer.
  • an interconnection layer on the passive surface of the second wafer 200a, 200b, and 200c it is also possible to continue to prepare an interconnection layer on the passive surface of the second wafer 200a, 200b, and 200c, and bond a third layer on the surface of the prepared interconnection layer.
  • the specific process is similar to stacking the interconnection layer 300 and the second wafer 200 on the surface of the first wafer, which will not be repeated here. The above process is repeated until the target number of wafers is obtained, the support layer 600 is prepared on the surface of the last fixed wafer, and the carrier 500 is removed.
  • an embodiment of the present application also provides a 3DIC chip, which can be adapted to the manufacturing method provided in any of the above embodiments.
  • the 3DIC chip provided by the embodiment of the present application includes a first wafer, a second wafer, a silicon support layer and an interconnection layer.
  • the first surface of the interconnection layer is provided with a first wafer
  • the second surface of the interconnection layer is provided with a second wafer
  • the interconnection layer includes a signal line which is coupled with the first wafer and/or the second wafer
  • the silicon support layer is arranged on the surface of the first wafer or the second wafer for improving the mechanical strength of the chip.
  • the material of the support layer 600 is silicon, that is, the silicon support layer 600.
  • the silicon support layer 600 may be a silicon substrate or a silicon deposition layer with a certain thickness. Due to the existence of the silicon support layer 600, the mechanical strength of the 3DIC chip is increased, so that the 3DIC chip provided in the embodiment of the present application can be applied to the manufacturing method provided in the foregoing embodiment.
  • step 8 of the first embodiment above it is necessary to bond the active surface of the second wafer 200 on the surface of the interconnection layer 300. Due to the existence of the silicon support layer 600, the mechanical strength of the intermediate structure can support the bonding process. .
  • the carrier 500 needs to be removed in the tenth step of the second embodiment above, so that the electrode 702 in the wiring layer 700 is exposed. Since the thickness of the first wafer 100, the second wafer 200, the wiring layer 700 and the interconnection layer 300 are often small, the thickness of the structure formed by these four layers is small, and the mechanical strength is not high. In this case, the process of removing the carrier 500 has a certain risk of damaging the above four layers.
  • the silicon support layer 600 is added to the 3DIC chip to increase the mechanical strength of the overall structure, thereby reducing the damage to the first wafer 100, the second wafer 200, the wiring layer 700, and the interconnection layer 300 caused by the process of removing the carrier 500. risks of.
  • the first wafer is a valid wafer obtained by inspecting the first die wafer
  • the second wafer is a valid wafer obtained by inspecting the second die wafer .
  • the first surface of the interconnection layer is fixed with the active surface of the first wafer.
  • an insulating medium is further provided in an area other than the first wafer on the first surface.
  • the silicon support layer is disposed on the passive surface of the first wafer.
  • the active surface of the second wafer is fixed on the second surface of the interconnect layer.
  • an insulating medium is further provided on the second surface except for the second wafer.
  • the second wafer includes an insulating layer through hole TIV, and a first metal line passing through the TIV, and the IC line in the active surface of the second wafer is coupled with the first metal line in the TIV
  • the chip also includes a wiring layer, which is arranged on the passive surface of the second wafer; the wiring layer includes a second metal line, and the second metal line of the wiring layer is coupled with the first metal line in the TIV of the second wafer.
  • the chip includes a plurality of first wafers; the interconnection layer further includes a horizontal metal line, and the horizontal metal line is respectively coupled to at least two first wafers of the plurality of first wafers.
  • the chip includes multiple first wafers, which can reduce the area of a single first wafer, thereby improving the yield of the first wafer, and further reducing the process cost of the 3DIC chip.
  • the chip further includes a wiring layer, the wiring layer is provided on the active surface of the first wafer, the wiring layer includes a second metal line, the second metal line of the wiring layer and the IC line of the first wafer
  • the first chip includes the insulating layer through hole TIV, and the third metal line passing through the TIV, the IC line in the active surface of the first chip is coupled with the third metal line in the TIV;
  • An interconnection layer is provided on the source surface, and the third metal line is coupled with the signal line in the interconnection layer.
  • an insulating medium is further provided on the surface of the wiring layer in an area other than the first wafer.
  • the active surface of the second wafer is fixed on the second surface of the interconnect layer.
  • an insulating medium is further provided on the second surface except for the second wafer.
  • the silicon support layer is disposed on the passive surface of the second wafer.
  • the chip includes a plurality of first wafers; the wiring layer further includes a fourth metal wire, and the fourth metal wire is respectively coupled to at least two first wafers of the plurality of first wafers.
  • the silicon support layer is a silicon substrate, and the silicon support layer is bonded to the surface of the first wafer or the second wafer; or, the silicon support layer is a silicon deposition Layer, the silicon support layer is deposited on the surface of the first wafer or the second wafer.

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Abstract

本申请实施例提供一种3DIC芯片的制作方法及3DIC芯片，其中制作方法包括：对第一裸片晶圆进行检测，筛选出第一裸片晶圆中的有效晶片作为第一晶片；在第一晶片的表面制备互连层；在互连层的表面固定第二晶片；互连层中设置有信号线路，信号线路与第一晶片和/或第二晶片耦合。采用上述方法制作3DIC芯片，既可以提高3DIC芯片的产品良率，又可以降低3DIC芯片的工艺成本。

Description

一种3DIC芯片的制作方法及3DIC芯片 技术领域
本申请涉及集成电路技术领域，尤其涉及一种3DIC芯片的制作方法及3DIC芯片。
背景技术
随着摩尔定律放缓，三维集成电路(3direction integrated circuit，3DIC)成为延续摩尔定律的重要研究方向之一。
3DIC主要是指在裸片晶圆(die wafer)的厚度方向，通过混合键合(hybrid bonding，HB)技术堆叠小尺寸的裸片。一般来说，3DIC工艺通常包括以下步骤：首先，在裸片晶圆中制作多个独立的IC线路。之后，通过HB技术在每个IC线路片的上方(裸片晶圆的厚度方向)键合一个或多个小型晶片。最后，对裸片晶圆进行切割，裸片晶圆中的一个IC线路所在的区域，以及在该IC线路上方堆叠的小型晶片构成一个芯片。由于在裸片晶圆的厚度方向可以通过键合技术实现多层晶片的堆叠，从而提高了芯片在单位面积内的集成度。
然而，现有3DIC制作工艺的产品良率较低且成本较高，因此，3DIC技术还有待进一步研究。
发明内容
本申请实施例提供一种3DIC芯片的制作方法及3DIC芯片，通过筛选第一裸片晶圆中的有效晶片作为3DIC芯片中的第一晶片，从而提高3DIC芯片的产品良率，并降低工艺成本。
第一方面，本申请实施例提供一种3DIC芯片的制作方法，包括：对第一裸片晶圆进行检测，筛选第一裸片晶圆中的第一晶片，其中，第一晶片为第一裸片晶圆中的有效晶片；在第一晶片的表面制备互连层；在互连层的表面固定第二晶片；互连层中设置有信号线路，信号线路与第一晶片和/或第二晶片耦合。
采用上述方法制作3DIC芯片，由于第一晶片是经过筛选得到的有效晶片，因此第一晶片具有较高的良率，从而可以提高采用第一晶片制作得到3DIC芯片的产品良率。而且，在本申请实施例中只针对第一晶片制备互连层和第二晶片，有利于降低第一裸片晶圆中无效晶片对工艺成本的浪费。综上，采用本申请实施例所提供的制作方法既可以提高3DIC芯片的产品良率，又可以降低3DIC芯片的工艺成本。
在一种可能的实现方式中，在互连层的表面固定第二晶片之前，还可以对第二裸片晶圆进行检测，筛选出第二裸片晶圆中的有效晶片作为所述第二晶片。
采用上述方法，使得用来制作3DIC芯片的第二晶片也是经过筛选的第二晶片，从而可以提高第二晶片的良率，进而可以进一步提高3DIC芯片的产品良率。
示例性的，可以通过键合的方式在第一晶片的表面制备互连层，也就是说可以在载体表面生成互连层，进而在互连层的表面固定第一晶片的有源面。
在一种可能的实现方式中，将互连层的表面与第一晶片的有源面相固定之后，还可以在互连层的表面上，除第一晶片之外的区域制备绝缘介质，以增强3DIC芯片的机械强度。
在一种可能的实现方式中，还可以先在第一晶片的无源面制备支撑层，去除互连层表 面的载体之后，再在互连层的表面固定第二晶片。
示例性的，在所述互连层的表面固定第二晶片，包括：在互连层的表面固定第二晶片的有源面。
在一种可能的实现方式中，在互连层的表面固定第二晶片的有源面之后，还可以在互连层的表面上，除第二晶片之外的区域制备绝缘介质，以增强3DIC芯片的机械强度。
在一种可能的实现方式中，第二晶片包括绝缘层通孔TIV，以及穿过TIV的第一金属线，其中，第二晶片的IC线路与第一金属线相耦合。示例性的，在互连层的表面固定第二晶片的有源面之后，还包括：刻蚀第二晶片的无源面，暴露第二晶片的TIV中的第一金属线；在第二晶片的无源面上制备布线层，布线层中包括第二金属线，且布线层中的第二金属线与第二晶片的TIV中的第一金属线相耦合。
在一种可能的实现方式中，还可以先在载体表面制备布线层，布线层包括第二金属线；在布线层的表面固定第一晶片的有源面，使得布线层的第二金属线与第一晶片的IC线路相耦合；其中，第一晶片包括绝缘层通孔TIV，以及穿过TIV的第三金属线，第一晶片的IC线路与第一晶片的TIV中的第三金属线相耦合；刻蚀第一晶片的无源面，暴露第一晶片的TIV中的第三金属线；之后，再在第一晶片的无源面制备互连层，使得第一晶片的TIV中的第三金属线与互连层中的信号线路相耦合。
在一种可能的实现方式中，还可以先在布线层的表面上，除第一晶片之外的区域制备绝缘介质，之后，再在第一晶片的表面制备互连层，以增强3DIC芯片的机械强度。
示例性的，在互连层的表面固定第二晶片，包括：在互连层的表面固定第二晶片的有源面。
在一种可能的实现方式中，在所述互连层的表面固定第二晶片之后，还可以在互连层的表面除第二晶片之外的区域制备绝缘介质，以增强3DIC芯片的机械强度。
在一种可能的实现方式中，在互连层的表面固定第二晶片之后，还可以在第二晶片的无源面制备支撑层，并去除布线层表面的载体。
第二方面，本申请实施例还提供一种3DIC芯片，该3DIC芯片适用于第一方面以及第一方面的任一种可能的实现方式所提供的制作方法。具体来说，该3DIC芯片包括：第一晶片，第二晶片、支撑层和互连层；其中，互连层的第一表面设置有第一晶片，互连层的第二表面设置有第二晶片，互连层包括信号线路，信号线路与第一晶片和/或第二晶片耦合；支撑层设置于第一晶片或第二晶片的表面，用于提高芯片的机械强度。
在一种可能的实现方式中，第一晶片是通过对第一裸片晶圆进行检测获得的有效晶片，和/或，第二晶片是通过对第二裸片晶圆进行检测获得的有效晶片。
在一种可能的实现方式中，互连层的第一表面固定有第一晶片的有源面。
在一种可能的实现方式中，第一表面上除第一晶片之外的区域还设置有绝缘介质。
在一种可能的实现方式中，支撑层设置于第一晶片的无源面上。
在一种可能的实现方式中，互连层的第二表面固定有第二晶片的有源面。
在一种可能的实现方式中，第二表面上除第二晶片之外的区域还设置有绝缘介质。
在一种可能的实现方式中，第二晶片包括绝缘层通孔TIV，以及穿过TIV的第一金属线，第二晶片的有源面中的IC线路与TIV中的第一金属线相耦合；芯片还包括布线层，布线层设置于第二晶片的无源面上；布线层包括第二金属线，布线层的第二金属线与第二晶片的TIV中的第一金属线相耦合。
在一种可能的实现方式中，芯片包括多个第一晶片；互连层还包括横向金属线，横向金属线分别与多个第一晶片中的至少两个第一晶片相耦合。
在一种可能的实现方式中，芯片还包括布线层，布线层设置于第一晶片的有源面上，布线层包括第二金属线，布线层的第二金属线与第一晶片的IC线路相耦合；第一晶片包括绝缘层通孔TIV，以及穿过TIV的第三金属线，第一晶片的有源面中的IC线路与TIV中的第三金属线相耦合；
第一晶片的无源面上设置有互连层，且第三金属线与互连层中的信号线路相耦合。
在一种可能的实现方式中，布线层的表面上，除第一晶片之外的区域还设置有绝缘介质。
在一种可能的实现方式中，在互连层的第二表面固定第二晶片的有源面。
在一种可能的实现方式中，第二表面上除第二晶片之外的区域还设置有绝缘介质。
在一种可能的实现方式中，支撑层设置于第二晶片的无源面上。
在一种可能的实现方式中，芯片包括多个第一晶片；布线层还包括第四金属线，第四金属线分别与多个第一晶片中的至少两个第一晶片相耦合。
在一种可能的实现方式中，所述硅支撑层为硅衬底，所述硅支撑层键合于所述第一晶片或第二晶片的表面；或者，所述硅支撑层为硅淀积层，所述硅支撑层淀积于所述第一晶片或第二晶片的表面。
附图说明
图1为一种裸片晶圆结构示意图；
图2为一种3DIC芯片结构示意图；
图3为一种F2F结构的3DIC芯片结构示意图；
图4为一种F2B结构的3DIC芯片结构示意图；
图5为本申请实施例提供的一种3DIC芯片的制作方法流程示意图；
图6为本申请实施例提供的一种3DIC芯片制作过程中的中间结构示意图；
图7为本申请实施例提供的一种3DIC芯片制作过程中的中间结构示意图；
图8为本申请实施例提供的一种3DIC芯片制作过程中的中间结构示意图；
图9为本申请实施例提供的一种3DIC芯片制作过程中的中间结构示意图；
图10为本申请实施例提供的一种3DIC芯片制作过程中的中间结构示意图；
图11为本申请实施例提供的一种3DIC芯片制作过程中的中间结构示意图；
图12为本申请实施例提供的一种3DIC芯片制作过程中的中间结构示意图；
图13为本申请实施例提供的一种F2F结构的3DIC芯片结构示意图；
图14为本申请实施例提供的一种3DIC芯片制作过程中的中间结构示意图；
图15为本申请实施例提供的一种3DIC芯片制作过程中的中间结构示意图；
图16为本申请实施例提供的一种3DIC芯片制作过程中的中间结构示意图；
图17为本申请实施例提供的一种3DIC芯片制作过程中的中间结构示意图；
图18为本申请实施例提供的一种3DIC芯片制作过程中的中间结构示意图；
图19为本申请实施例提供的一种3DIC芯片制作过程中的中间结构示意图；
图20为本申请实施例提供的一种3DIC芯片制作过程中的中间结构示意图；
图21为本申请实施例提供的一种F2B结构的3DIC芯片结构示意图。
具体实施方式
为了使本申请的目的、技术方案和优点更加清楚，下面将结合附图对本申请作进一步地详细描述。方法实施例中的具体操作方法也可以应用于装置实施例或系统实施例中。需要说明的是，在本申请的描述中“至少一个”是指一个或多个，其中，多个是指两个或两个以上。鉴于此，本发明实施例中也可以将“多个”理解为“至少两个”。“和/或”，描述关联对象的关联关系，表示可以存在三种关系，例如，A和/或B，可以表示：单独存在A，同时存在A和B，单独存在B这三种情况。另外，字符“/”，如无特殊说明，一般表示前后关联对象是一种“或”的关系。另外，需要理解的是，在本申请的描述中，“第一”、“第二”等词汇，仅用于区分描述的目的，而不能理解为指示或暗示相对重要性，也不能理解为指示或暗示顺序。本申请实施例的描述中，“耦合”指的是直接或间接的电连接关系，例如，“A和B耦合”可以表示A和B直接电连接，可以表示A和B通过C电连接。
为了方便起见，以下说明中使用了特定的空间相对术语体系，并且这并不是限制性的。措词“上”和“下”标识在参照的附图中的方向。术语包括以上具体提及的措词、其衍生物以及类似引入的措词。“在…..之上”、“在……上方”、“在……上表面”、“上面的”等，用来描述如在图中所示的一个器件或特征与其它器件或特征的空间位置关系。应当理解的是，空间相对术语旨在包含除了器件在图中所描述的方位之外的不同方位。例如，如果附图中的器件被倒置，则描述为“在其它器件或构造上方”或“在其它器件或构造之上”的器件之后将被定位为“在其它器件或构造下方”或“在其它器件或构造之下”。因此，示例性术语“在……上方”可以包括“在……上方”和“在……下方”两种方位。该器件也可以其它不同方式定位(旋转90度或处于其它方位)，并且对这里所使用的空间相对描述做出相应解释。
下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述。
首先，针对本申请实施例所涉及的部分概念进行说明：
(1)裸片晶圆(wafer)：通常由半导体基板和布设于半导体基板上的电路层组成，半导体基板上形成有晶体管等半导体器件，电路层中设置有多层的电路层，电路层通常设置有各种功能电路，这些电路与半导体基板上的半导体器件耦合，从而构成完整的芯片电路结构，即IC线路。如图1所示，其中1个小方格代表一个独立的IC线路，一个裸片晶圆中可以包括多个IC线路。
(2)晶片：也可以称为裸片(die)，是对裸片晶圆进行切割后得到的、未封装的晶粒。通常，每一个晶片就是一个功能独立的、未封装的芯片，它可由一个或多个电路组成。如图3所示，按照图1中的虚线切割裸片晶圆，得到多个晶片，每个晶片中包括一个IC线路。其中，晶片中IC线路所处的一侧的表面可以称为有源面，半导体基板所处的一侧的表面可以称为无源面。在对裸片晶圆进行切割后，还可以对得到的晶片进行减薄处理，以减小晶片厚度，使晶片更加轻薄，散热能力更好。
(3)键合：将两片表面清洁、原子级平整的同质或异质半导体材料经表面清洗和活化处理，在一定条件下直接结合，通过范德华力、分子力甚至原子力使晶片键合成为一体。在集成电路封装工艺中，一般可以通过二氧化硅(silicon dioxide，SiO 2)分子键—SiO 2-SiO 2提供两片表面间的机械连接，通过铜(copper，Cu)原子键提供两片表面间的电性连接。
在当前的集成电路领域，为了应对市场对高集成度芯片日益迫切的需求，业界开始采 用三维集成电路(3-dimentional integrated circuit，3DIC)封装技术制备3DIC芯片。如图2所示，3DIC芯片主要包括下层晶片100、上层晶片200以及设置于下层晶片和上层晶片之间的互连层300。
具体地，下层晶片100可以为逻辑晶片，如处理器或知识产权(intellectual property，IP)核(Cores)，上层晶片200可以为存储器(包括随机存储器(static random-access memory，SRAM)和动态随机存储器(dynamic random access memory，DRAM))，微机电系统(micro-electro-mechanical system，MEMS)、无源器件(passive device)或转接板(interposer)等；或者，下层晶片100可以为存储器，MEMS、无源器件或转接板等，上层晶片200可以为逻辑裸片，如处理器或知识产权核。
由于在大多数情况下，下层晶片100和上层晶片200的类型并不相同，导致下层晶片100和上层晶片200之间往往具有不同的尺寸。如图2中，下层晶片100的尺寸大于上层晶片200的尺寸。互连层300覆盖下层晶片100的表面，在互连层300与上层晶片200接触的表面上，除上层晶片200之外的区域还可以设置有绝缘介质400，以填充互连层300表面未被上层晶片200覆盖的区域。
在互连层300中设置有信号线路，可以在3DIC芯片内部传递电信号。其中一些信号线路可以分别与下层晶片100和上层晶片200相耦合，从而实现下层晶片100和上层晶片200之间的耦合，使得下层晶片100和上层晶片200之间可以传输电信号。
目前，业界常见的3DIC芯片主要分为面到面(face to face，F2F)结构和面到背(face to back，F2B)结构。接下来，分别对F2F结构的3DIC芯片和F2B结构的3DIC芯片进行说明。
在F2F结构的3DIC芯片中，下层晶片100的有源面和上层晶片200的有源面皆与互连层300键合。图3示例性示出了一种F2F结构的3DIC芯片示意图。如图3所示，3DIC芯片中，下层晶片100的有源面101中制备有IC线路102，有源面101与互连层300的表面301键合，上层晶片200的有源面201中制备有IC线路202，有源面201与互连层300的表面302键合。互连层300中的信号线路303一端与IC线路102相耦合，另一端与IC线路202相耦合，从而实现下层晶片100与上层晶片200之间的耦合。
在F2B结构的3DIC芯片中，下层晶片100的无源面与互连层300键合，上层晶片200的有源面与互连层300键合，或者，下层晶片100的有源面与互连层300键合，上层晶片200的无源面与互连层300键合。图4示例性示出了一种F2B结构的3DIC芯片示意图。如图4所示，3DIC芯片中下层晶片100的无源面103与互连层300的表面301键合，上层晶片200的有源面201与互连层300的表面302键合。下层晶片100中还包括绝缘通孔(through insulator via，TIV)104，TIV104中包括金属线，TIV104中的金属线穿过TIV104，金属线的一端与IC线路102耦合，另一端与信号线路303耦合，从而使下层晶片100可以与上层晶片200耦合。
目前，无论F2F结构的3DIC芯片，还是F2B结构的3DIC芯片，皆可以通过晶圆到晶圆(wafer to wafer，W2W)工艺或晶片到晶圆(die to wafer，D2W)工艺实现。具体来说，W2W工艺主要包括以下步骤：步骤一、在制作有多个IC线路102的第一裸片晶圆表面制备互连层。步骤二、将制作有多个IC线路202的第二裸片晶圆与互连层相键合。步骤三、切割两个裸片晶圆键合后得到的结构，从而得到多个3DIC芯片。然而，W2W工艺对操作精度有较高要求，因此产品良率还有待提高。
D2W工艺的产品良率较W2W更高。D2W工艺主要包括以下步骤：步骤一、在制作有多个IC线路102的第一裸片晶圆表面制备互连层。步骤二、将第二裸片晶圆切割为多个上层晶片200。步骤三、将多个上层晶片200分别与互连层相键合，其中，一个上层晶片200在互连层上的位置，与该位置上的互连层所键合的IC线路102的位置相对应。
然而，即使采用D2W工艺制备芯片，目前的产品良率依旧不太理想。这是因为，无论W2W工艺还是D2W工艺，都需要以第一裸片晶圆为基础，在第一裸片晶圆上方叠加互连层，以及互连层之上的第二裸片晶圆或上层晶片。然而，在批量化生产工艺中，第一裸片晶圆往往具有较大的面积。随着第一裸片晶圆的面积增大，IC线路102的良率逐渐降低。
此外，底层晶片100的良率一般符合如下公式一：
Y＝Y 0*exp(-D 0*Area)  (公式一)
其中，Y为底层晶片100的良率，Y 0为预设系数，D 0为缺陷密度系数，通常约为0.1，Area为底层晶片100的面积。
当底层晶片100的面积超过600mm 2的情况下，底层晶片100的良率有可能低至10％以下。
受制于底层晶片100的良率，使得3DIC芯片的良率往往不够理想。而且W2W工艺和D2W工艺的工艺成本很高，若一次生产工艺所得到芯片良率较低，将会对工艺成本造成较大浪费，不利于从整体上降低3DIC芯片的工艺成本。
有鉴于此，本申请实施例提供一种3DIC芯片的制作方法，采用本制作方法制作的3DIC芯片中，下层晶片为经过筛选的有效晶片，从而可以保证下层晶片的良率，进而提高3DIC芯片的产品良率，以及，还有利于降低3DIC芯片的工艺成本。
示例性的，图5为本申请实施例提供的一种3DIC芯片的制作方法流程示意图。可以理解，在下述实施例中，第一晶片可以是下层晶片100，第二晶片可以是上层晶片200，或者，第一晶片可以是上层晶片200，第二晶片可以是下层晶片100。为了便于表述，接下来以第一晶片100为下层晶片100，第二晶片200为上层晶片200为例进行说明。
如图5所示，主要包括以下步骤：
S501：对第一裸片晶圆进行检测，筛选第一裸片晶圆中的第一晶片，其中，第一晶片为第一裸片晶圆中的有效晶片。
示例性的，可以先将第一裸片晶圆切割为多个晶片，使用探针分别测试各个晶片，从而从多个晶片中筛选出合格的晶片，即有效晶片作为第一晶片。也可以使用探针测试第一裸片晶圆中各个IC线路，从中挑选出合格的IC线路，并切割合格的IC线路所在的区域，从而得到第一晶片。
S502：在第一晶片的表面制备互连层。例如，可以先在载体上生成互连层，再将互连层与第一晶片键合，也可以直接在第一晶片的表面通过淀积、刻蚀、溅射等工艺制备互连层。
S503：在互连层的表面固定第二晶片，互连层中设置有信号线路，信号线路与第一晶片和/或第二晶片耦合。
可以理解，第二晶片也可以是筛选得到的有效晶片。具体来说，可以先对第二裸片晶圆进行检测，筛选出第二裸片晶圆中的有效晶片作为第二晶片。在此情况下，可以提高用于制作3DIC芯片的第二晶片的良率，从而进一步提高3DIC芯片的良率。
需要指出的是，在本申请实施例中S503具有多种可能的实现方式，例如，可以在互连层的表面键合第二晶片，也可以在互连层的表面制作得到第二晶片。
此外，根据3DIC芯片结构的不同，互连层中的信号线路与第一晶片和第二晶片之间也存在着多种耦合方式。例如，互连层中存在一部分信号线路，一端与第一晶片相耦合，另一端与第二晶片相耦合，可参考图3中的信号线路303。又例如，互连层中还存在一部分信号线路只与第一晶片或第二晶片相耦合。
接下来，通过以下两个实施例，对本申请实施例所提供的制作方法作进一步说明。
实施例一
F2F结构的3DIC芯片的制作方法，主要包括以下步骤：
步骤一，筛选第一裸片晶圆中的第一晶片，可参考上述S501的具体实现，对此不再赘述。
步骤二，在载体表面生成互连层。如图6所示的中间结构，可以通过淀积等工艺在载体500上生成互连层300。具体而言，可以淀积SiO 2作为互连层300的主要材质，并在SiO 2中制作金属材质的信号线路303。信号线路303在互连层300的位置可以根据第一晶片100中IC线路102的位置和结构，以及第二晶片200中IC线路202的位置和结构设置，使在接下来的键合工艺中可以准确对齐IC线路102和IC线路202。
步骤三，在第一晶片100的有源面101制备键合垫(pad)，在互连层300的表面301制备键合垫，从而将第一晶片100的有源面101键合在互连层300的表面301上。
在一种可能的实现方式中，如图7所示，3DIC芯片中可以包括多个第一晶片100，如第一晶片100a和第一晶片100b。第一晶片100a和第一晶片100b相耦合，用于协同实现第一晶片100的逻辑功能。在此情况下，在步骤二中，如图6所示，还需要在互连层300中制作信号线路304，在将第一晶片100a的有源面101a与互连层300键合后，第一晶片100a中的IC线路与信号线路304一侧的信号线路303耦合，在将第一晶片100b的有源面101b与互连层300键合后，第一晶片100b中的IC线路与信号线路304另一侧的信号线路303耦合。互连层300中的信号线路304一端与第一晶片100a中的IC线路耦合，另一端与第一晶片100b中的IC线路耦合，使得第一晶片100a和第一晶片100b通过信号线路304实现了耦合。
3DIC芯片中设置多个第一晶片100，可以减少单个第一晶片100的面积。在晶片制作过程中，晶片的面积越小，良率越高，因此，减少单个第一晶片100的面积有利于提高第一晶片100的良率，从而进一步降低工艺成本。
为了提高3DIC芯片的机械强度，在一种可能的实现方式中，在步骤三之后可以执行步骤四，如图8所示的中间结构，可以采用化学气相淀积、物理气相淀积等工艺在互连层300的表面上，除第一晶片(100a和100b)之外的区域制备绝缘介质400。具体来说，绝缘介质400的厚度不小于第一晶片(100a和100b)的厚度，以充分填充未被第一晶片(100a和100b)占据的区域，从而增强3DIC芯片的机械强度。
步骤五，如图9所示的中间结构，在第一晶片100的无源面制备支撑层600。示例性的，可以采用淀积工艺直接在第一晶片100的无源面淀积一定厚度的硅(silicone，Si)作为支撑层600，也可以采用键合工艺在第一晶片100的无源面键合硅衬底等等。
在采用键合工艺制备支持层600之前，还可以先对绝缘介质400和第一晶片100的无 源面所在的平面进行抛光，如化学机械抛光(chemico mechanical polishing，CMP)、物理机械抛光(physical mechanical polishing，PMP)等抛光工艺皆可以适用。通过抛光工艺处理，使得第一晶片(100a和100b)的无源面和绝缘介质400的表面变得更加光滑，可以更加牢固地与支撑层600键合。
在本申请实施例中，由于第一晶片(100a和100b)和绝缘介质400的厚度往往较小，使得第一晶片(100a和100b)和绝缘介质400的机械强度不足以支持后续工艺过程。通过键合支撑层600，可以增大后续工艺过程中，中间结构的机械强度，从而使得中间结构能够更好地支持后续工艺过程。
步骤六，在第一晶片(100a和100b)的无源面键合支撑层600之后，便可以去除载体500，使互连层300的另一个表面暴露出来，可以得到如图10所示的中间结构。
之后，便可以在互连层300的另一个表面键合第二晶片。在一种可能的实现方式中，在键合第二晶片之前，可以先执行步骤七，对第二裸片晶圆进行检查，将得到的有效晶片作为第二晶片200，以进一步提高3DIC芯片的产品良率。
步骤八，在互连层300表面制备键合垫，在第二晶片200的有源面制备键合垫，从而将第二晶片200的有源面键合在互连层300的表面，第二晶片200中的IC线路202与互连层300中的信号线路303相耦合，得到如图11所示的结构。在图11所示的结构中，3DIC芯片包括三个第二晶片(200a、200b和200c)。通常，这三个第二晶片可以分别用于实现不同的逻辑功能。在3DIC芯片中存在多个第一晶片和多个第二晶片的情况下，第二晶片与第一晶片之间的耦合方式存在多种可能。如第二晶片200a和200c，可以只与一个第一晶片100相耦合，又例如第二晶片200b，既可以与第一晶片100a耦合，又可以与第一晶片100b耦合。本申请实施例对第二晶片200的数量、第二晶片200与第一晶片100之间的具体耦合方式并不多作限定。
步骤九，在互连层300的表面上，除第二晶片200a、200b和200c之外的区域制备绝缘介质400，得到如图12所示的中间结构。具体实现可以参考步骤四，具体不再赘述。
如图12所示，在一种可能的实现方式中，制备好绝缘介质400后，还可以在绝缘介质400中制作TIV401，TIV401中的金属线与互连层300中的部分信号线路303相耦合。
步骤十、如图12所示，第二晶片200a、200b和200c中也包括TIV，TIV中的金属线与TIV所在的第二晶片中的IC线路相耦合。在此情况下，可以在图12所示结构的基础上继续刻蚀第二晶片200a、200b和200c的无源面，暴露第二晶片200a、200b和200c的TIV中的金属线。
步骤十一、如图13所示，在第二晶片200a、200b和200c的无源面上制备布线层700，布线层700包括金属线701，且金属线701与第二晶片的TIV中的金属线相耦合。具体来说，在步骤十中刻蚀第二晶片的无源面的同时，还可以刻蚀与第二晶片相邻的绝缘介质400，暴露TIV401中的金属线。布线层700可以覆盖第二晶片200a、200b和200c的无源面，以及与第二晶片相邻的绝缘介质400。
示例性的，布线层700中制作有电极702和金属线701，其中部分金属线701与第二晶片200a、200b和200c的TIV中的金属线相耦合，使得第二晶片200a、200b和200c可以通过与其耦合的电极702输入或输出电信号。图13中，还有部分金属线701通过TIV401中的金属线与互连层300中只与第一晶片100耦合的信号线路303相耦合，从而使第一晶片100通过信号线路303和金属线701与电极702耦合，进而使第一晶片100可以通过与 其耦合的电极702直接输入或输出电信号。
实施例二
F2B结构的3DIC芯片的制作方法，主要包括以下步骤：
步骤一，筛选第一裸片晶圆中的第一晶片，可参考上述S501的具体实现，对此不再赘述。
步骤二，如图14所示，在载体500表面生成布线层700。示例性的，布线层700中包括电机702和金属线701，其中，电极702所在的表面设置在载体500的表面上。
步骤三，在布线层700的表面键合第一晶片100的有源面。在一种可能的实现方式中，3DIC芯片中包括多个第一晶片，如图15所示，包括第一晶片100a和第一晶体100b。在此情况下，如图14所示，步骤二中生成的布线层700中还包括金属线703，在图15所示的中间结构中，金属线703的一端与第一晶体100a耦合，另一端与第一晶体100b耦合，从而实现第一晶体100a与第一晶体100b之间的耦合。
在一种可能的实现方式中，在制备互连层之前还可以先执行步骤四，在布线层700的表面上，除第一晶片100a和第一晶片100b之外的区域制备绝缘介质400，以增强3DIC芯片的机械强度。
在3DIC芯片中，互连层300中存在部分信号线路303只与远离布线层700的晶片耦合。例如，在图13所示的F2F结构的3DIC芯片中第一晶片100远离布线层700，互连层300中存在部分信号线路303只与第一晶片100耦合，未与第二晶片200耦合。
与之类似，在图16所示的中间结构中，第一晶片100靠近布线层700设置，而接下来设置的第二晶片200将远离布线层700设置。因此，接下来制备的互连层300中将存在一部分信号线路303只与第二晶片200相耦合，不与第一晶片100相耦合。为了给这部分信号线路提供与布线层700耦合的路径，如图16所示，在制备完绝缘介质400之后，还可以在绝缘介质400中制备TIV401。TIV401中的金属线与布线层700中未与第一晶片100a和第一晶片100b相耦合的金属线701耦合。
步骤五，如图16所示，第一晶片100a和第一晶片100b中也包括TIV，第一晶片100a的TIV中的金属线与第一晶片100a的IC线路耦合，第一晶片100b的TIV中的金属线与第一晶片100b中的IC线路相耦合。在制备完成绝缘介质400之后，还可以对第一晶片100a的无源面、第一晶片100b的无源面以及绝缘介质400进行刻蚀，暴露各个TIV中的金属线。
步骤六，如图17所示，在第一晶片100a和第一晶片100b的无源面制备互连层300。示例性的，可以通过在另外一个载体上生成互连层300，再将互连层300键合在第一晶片100a和第一晶片100b的无源面上，也可以直接在第一晶片100a和第一晶片100b的无源面上淀积SiO 2，并基于得到的SiO 2，通过淀积、刻蚀、溅射等工艺在其中制作信号线路，从而得到互连层300。
如图17所示，互连层300中的部分信号线路303与第一晶片100a和第一晶片100b的TIV中的金属线耦合。此外，互连层300中还有一部分信号线路303与绝缘介质400中TIV401中的金属线相耦合。
步骤七，如图18所示，在互连层300上键合第二晶片200a、200b和200c的有源面，第二晶片200a、200b和200c中的IC线路可以与互连层300中的信号线路303相耦合。具 体来说，由于互连层300中的信号线路303既可以与第一晶片100的TIV中的金属线耦合，又可以与绝缘介质400的TIV中的金属线耦合，因此在互连层300上键合第二晶片之后，第二晶片既可以通过互连层300与第一晶片100相耦合，又可以通过互连层300与布线层700相耦合。例如，图18中第二晶片200a和200c，可以通过互连层300和绝缘介质400的TIV401中的金属线，从而与布线层700相耦合。又例如，图18中第二晶片200a、200b和200c皆可以通过互连层300，与第一晶片100a和/或第二晶片100b的TIV中的金属线相耦合。
步骤八，如图19所示，在互连层300的表面上，除第二晶片200a、200b和200c之外的区域制备绝缘介质400。
步骤九，对第二晶片200a、200b和200c的无源面，以及第二晶片200a、200b和200c相邻的绝缘介质400抛光，进而在光滑的第二晶片200a、200b和200c的无源面，以及绝缘介质400上制备支撑层600，得到如图20所示的中间结构。
步骤十，去除载体500，使布线层700的电极702暴露出来，得到如图21所示的F2B结构的3DIC芯片。
在一种可能的实现方式中，在图14所示的机构中，电极702和载体500之间还可以间隔一定厚度的绝缘介质，在步骤十中，去除载体500后，刻蚀电极702之上的绝缘介质以暴露电极702，从而可以降低去除载体等工艺对电极702的损坏。
可以理解，上述实施例一和实施例二所提供的制作方法既可以应用于单独3DIC芯片的制作，也可以应用于3DIC芯片的批量化生成。在应用于批量化生产时，属于不同3DIC芯片的第一晶片之间，和/或,属于不同3DIC芯片的第二晶片之间也可以填充有绝缘介质。相应的，载体和支撑层也可以具有更大的面积以承载更多的第一晶片和第二晶片，具体实现与实施例一和实施例二类似，对此不再赘述。
由于第一晶片和第二晶片都可以通过筛选保证较高的良率，因此本申请实施例所得到的3DIC芯片的良率受载体和支撑层面积的影响较小，本申请实施例所提供的制作方法相较于W2W工艺和D2W工艺更加适用于3DIC芯片的批量化生成。
通过以上实施例一和实施例二，分别示例性地说明了本申请实施例所提供的制作方法在制作F2F结构的3DIC芯片和F2B结构的3DIC芯片过程中的具体实现方式。需要指出的是，本申请实施例所提供的制作方法不仅适用于制作包括两层晶片(如上述第一晶片和第二晶片)的3DIC芯片，还适用于制作包括两层以上晶片的3DIC芯片。
例如，在图12所示的中间结构的基础上，还可以在第二晶片200a、200b和200c的无源面继续制备互连层，并在所制备的互连层的表面键合第三晶片，具体工艺与在第一晶片表面堆叠互连层300和第二晶片200类似，对此不再赘述。重复以上工艺，直至得到目标层数的晶片后，在最后固定的晶片表面制备布线层700。
又例如，在图19所示的中间结构的基础上，还可以在第二晶片200a、200b和200c的无源面继续制备互连层，并在所制备的互连层的表面键合第三晶片，具体工艺与在第一晶片表面堆叠互连层300和第二晶片200类似，对此不再赘述。重复以上工艺，直至得到目标层数的晶片后，在最后固定的晶片表面制备支撑层600，并去除载体500。
基于相同的技术构思，本申请实施例还提供一种3DIC芯片，该3DIC芯片可以适用于 以上任意实施例所提供的制作方法。示例性的，本申请实施例所提供的3DIC芯片包括第一晶片，第二晶片、硅支撑层和互连层。其中，互连层的第一表面设置有第一晶片，互连层的第二表面设置有第二晶片，互连层包括信号线路，该信号线路与第一晶片和/或第二晶片耦合；硅支撑层设置于第一晶片或第二晶片的表面，用于提高芯片的机械强度。
具体来说，可以参考图13和图21所示的3DIC芯片结构。其中，支撑层600的材质为硅，即硅支撑层600。硅支撑层600可以为具有一定厚度的硅衬底或硅淀积层。由于硅支撑层600的存在，增加了3DIC芯片的机械强度，使得本申请实施例所提供的3DIC芯片可以适用于上述实施例所提供的制作方法。
例如，在上述实施例一的步骤八中需要在互连层300的表面键合第二晶片200的有源面，由于硅支撑层600的存在，使得中间结构的机械强度能够支持该键合工艺。又例如，在上述实施例二的步骤十中需要去除载体500，使布线层700中的电极702暴露出来。由于第一晶片100、第二晶片200、布线层700和互连层300的厚度往往较小，使得这四层所构成的结构厚度较小，机械强度不高。在此情况下，去除载体500的工艺有一定损坏以上四层的风险。有鉴于此，在3DIC芯片中增加硅支撑层600，进而增加整体结构的机械强度，从而降低去除载体500的工艺对第一晶片100、第二晶片200、布线层700和互连层300造成损坏的风险。
在一种可能的实现方式中，第一晶片是通过对第一裸片晶圆进行检测获得的有效晶片，和/或，第二晶片是通过对第二裸片晶圆进行检测获得的有效晶片。
在一种可能的实现方式中，互连层的第一表面固定有第一晶片的有源面。
在一种可能的实现方式中，第一表面上除第一晶片之外的区域还设置有绝缘介质。
在一种可能的实现方式中，硅支撑层设置于第一晶片的无源面上。
在一种可能的实现方式中，互连层的第二表面固定有第二晶片的有源面。
在一种可能的实现方式中，第二表面上除第二晶片之外的区域还设置有绝缘介质。
在一种可能的实现方式中，第二晶片包括绝缘层通孔TIV，以及穿过TIV的第一金属线，第二晶片的有源面中的IC线路与TIV中的第一金属线相耦合；芯片还包括布线层，布线层设置于第二晶片的无源面上；布线层包括第二金属线，布线层的第二金属线与第二晶片的TIV中的第一金属线相耦合。
在一种可能的实现方式中，芯片包括多个第一晶片；互连层还包括横向金属线，横向金属线分别与多个第一晶片中的至少两个第一晶片相耦合。
芯片中包括多个第一晶片，可以降低单个第一晶片的面积，从而可以提高第一晶片的良率，进而可以进一步降低3DIC芯片的工艺成本。
在一种可能的实现方式中，芯片还包括布线层，布线层设置于第一晶片的有源面上，布线层包括第二金属线，布线层的第二金属线与第一晶片的IC线路相耦合；第一晶片包括绝缘层通孔TIV，以及穿过TIV的第三金属线，第一晶片的有源面中的IC线路与TIV中的第三金属线相耦合；第一晶片的无源面上设置有互连层，且第三金属线与互连层中的信号线路相耦合。
在一种可能的实现方式中，布线层的表面上，除第一晶片之外的区域还设置有绝缘介质。
在一种可能的实现方式中，在互连层的第二表面固定第二晶片的有源面。
在一种可能的实现方式中，第二表面上除第二晶片之外的区域还设置有绝缘介质。
在一种可能的实现方式中，硅支撑层设置于所述第二晶片的无源面上。
在一种可能的实现方式中，芯片包括多个第一晶片；布线层还包括第四金属线，第四金属线分别与多个第一晶片中的至少两个第一晶片相耦合。
在一种可能的实现方式中，所述硅支撑层为硅衬底，所述硅支撑层键合于所述第一晶片或第二晶片的表面；或者，所述硅支撑层为硅淀积层，所述硅支撑层淀积于所述第一晶片或第二晶片的表面。
尽管结合具体特征及其实施例对本申请进行了描述，显而易见的，在不脱离本申请的精神和范围的情况下，可对其进行各种修改和组合。相应地，本说明书和附图仅仅是所附权利要求所界定的本申请的示例性说明，且视为已覆盖本申请范围内的任意和所有修改、变化、组合或等同物。显然，本领域的技术人员可以对本申请进行各种改动和变型而不脱离本申请的精神和范围。这样，倘若本申请的这些修改和变型属于本申请权利要求及其等同技术的范围之内，则本申请也意图包括这些改动和变型在内。

Claims (29)

  1. 一种3DIC芯片的制作方法，其特征在于，包括：
    对第一裸片晶圆进行检测，筛选所述第一裸片晶圆中的第一晶片，所述第一晶片为所述第一裸片晶圆中的有效晶片；
    在所述第一晶片的表面制备互连层；
    在所述互连层的表面固定第二晶片；所述互连层中设置有信号线路，所述信号线路与所述第一晶片和/或第二晶片耦合。
  2. 根据权利要求1所述的方法，其特征在于，在所述互连层的表面固定第二晶片之前，还包括：
    对第二裸片晶圆进行检测，筛选所述第二裸片晶圆中的有效晶片作为所述第二晶片。
  3. 根据权利要求1所述的方法，其特征在于，在所述第一晶片的表面制备互连层，包括：
    在载体表面生成所述互连层；
    在所述互连层的表面固定所述第一晶片的有源面。
  4. 根据权利要求3所述的方法，其特征在于，将所述互连层的表面与所述第一晶片的有源面相固定之后，还包括：
    在所述互连层的表面上，除所述第一晶片之外的区域制备绝缘介质。
  5. 根据权利要求3所述的方法，其特征在于，在所述互连层的表面固定第二晶片之前，还包括：
    在所述第一晶片的无源面制备支撑层；
    去除所述载体。
  6. 根据权利要求3所述的方法，其特征在于，在所述互连层的表面固定第二晶片，包括：
    在所述互连层的表面固定所述第二晶片的有源面。
  7. 根据权利要求6所述的方法，其特征在于，在所述互连层的表面固定所述第二晶片的有源面之后，还包括：
    在所述互连层的表面上，除所述第二晶片之外的区域制备绝缘介质。
  8. 根据权利要求6所述的方法，其特征在于，所述第二晶片包括绝缘层通孔TIV，以及穿过所述TIV的第一金属线，所述第二晶片的IC线路与所述第一金属线相耦合；
    在所述互连层的表面固定所述第二晶片的有源面之后，还包括：
    刻蚀所述第二晶片的无源面，暴露所述第二晶片的TIV中的第一金属线；
    在所述第二晶片的无源面上制备布线层，所述布线层包括第二金属线，且所述第二金属线与所述TIV中的第一金属线相耦合。
  9. 根据权利要求1所述的方法，其特征在于，在所述第一晶片的表面制备互连层之前，还包括：
    在载体表面制备布线层，所述布线层包括第二金属线；
    在所述布线层的表面固定所述第一晶片的有源面，所述布线层的第二金属线与所述第一晶片的IC线路相耦合；
    所述第一晶片包括绝缘层通孔TIV，以及穿过所述TIV的第三金属线，所述第一晶片 的IC线路与所述TIV中的第三金属线相耦合；
    刻蚀所述第一晶片的无源面，暴露所述第一晶片的TIV中的第三金属线；
    在所述第一晶片的表面制备互连层，包括：
    在所述第一晶片的无源面制备所述互连层，所述第三金属线与所述互连层中的信号线路相耦合。
  10. 根据权利要求9所述的方法，其特征在于，在所述第一晶片的表面制备互连层之前，还包括：在所述布线层的表面上，除所述第一晶片之外的区域制备绝缘介质。
  11. 根据权利要求9所述的方法，其特征在于，在所述互连层的表面固定第二晶片，包括：
    在所述互连层的表面固定所述第二晶片的有源面。
  12. 根据权利要求11所述的方法，其特征在于，在所述互连层的表面固定第二晶片之后，还包括：
    在所述互连层的表面除所述第二晶片之外的区域制备绝缘介质。
  13. 根据权利要求9所述的方法，其特征在于，在所述互连层的表面固定第二晶片之后，还包括：
    在所述第二晶片的无源面制备支撑层；
    去除所述载体。
  14. 一种3DIC芯片，其特征在于，包括：第一晶片，第二晶片、硅支撑层和互连层；
    所述互连层的第一表面设置有所述第一晶片，所述互连层的第二表面设置有所述第二晶片，所述互连层包括信号线路，所述信号线路与所述第一晶片和/或第二晶片耦合；
    所述硅支撑层设置于所述第一晶片或第二晶片的表面，用于提高所述芯片的机械强度。
  15. 根据权利要求14所述的芯片，其特征在于，所述第一晶片是通过对第一裸片晶圆进行检测获得的有效晶片，和/或，所述第二晶片是通过对第二裸片晶圆进行检测获得的有效晶片。
  16. 根据权利要求14所述的芯片，其特征在于，所述互连层的第一表面固定有所述第一晶片的有源面。
  17. 根据权利要求16所述的芯片，其特征在于，所述第一表面上除所述第一晶片之外的区域还设置有绝缘介质。
  18. 根据权利要求16所述的芯片，其特征在于，所述支撑层设置于所述第一晶片的无源面上。
  19. 根据权利要求16所述的芯片，其特征在于，所述互连层的第二表面固定有所述第二晶片的有源面。
  20. 根据权利要求19所述的芯片，其特征在于，所述第二表面上除所述第二晶片之外的区域还设置有绝缘介质。
  21. 根据权利要求19所述的芯片，其特征在于，所述第二晶片包括绝缘层通孔TIV，以及穿过所述TIV的第一金属线，所述第二晶片的有源面中的IC线路与所述TIV中的第一金属线相耦合；
    所述芯片还包括布线层，所述布线层设置于所述第二晶片的无源面上；
    所述布线层包括第二金属线，所述布线层的第二金属线与所述第二晶片的TIV中的第一金属线相耦合。
  22. 根据权利要求16所述的芯片，其特征在于，所述芯片包括多个第一晶片；所述互连层还包括横向金属线，所述横向金属线分别与所述多个第一晶片中的至少两个第一晶片相耦合。
  23. 根据权利要求14所述的芯片，其特征在于，所述芯片还包括布线层，所述布线层设置于所述第一晶片的有源面上，所述布线层包括第二金属线，所述布线层的第二金属线与所述第一晶片的IC线路相耦合；
    所述第一晶片包括绝缘层通孔TIV，以及穿过所述TIV的第三金属线，所述第一晶片的有源面中的IC线路与所述TIV中的第三金属线相耦合；
    所述第一晶片的无源面上设置有所述互连层，且所述第三金属线与所述互连层中的信号线路相耦合。
  24. 根据权利要求23所述的芯片，其特征在于，所述布线层的表面上，除所述第一晶片之外的区域还设置有绝缘介质。
  25. 根据权利要求23所述的芯片，其特征在于，在所述互连层的第二表面固定所述第二晶片的有源面。
  26. 根据权利要求25所述的芯片，其特征在于，所述第二表面上除所述第二晶片之外的区域还设置有绝缘介质。
  27. 根据权利要求23所述的芯片，其特征在于，所述支撑层设置于所述第二晶片的无源面上。
  28. 根据权利要求23所述的芯片，其特征在于，所述芯片包括多个第一晶片；所述布线层还包括第四金属线，所述第四金属线分别与所述多个第一晶片中的至少两个第一晶片相耦合。
  29. 根据权利要求14所述的芯片，其特征在于，所述硅支撑层为硅衬底，所述硅支撑层键合于所述第一晶片或第二晶片的表面；或者，所述硅支撑层为硅淀积层，所述硅支撑层淀积于所述第一晶片或第二晶片的表面。
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