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WO2020183966A1 - パワーモジュールおよびそのレベル変換回路 - Google Patents

パワーモジュールおよびそのレベル変換回路 Download PDF

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WO2020183966A1
WO2020183966A1 PCT/JP2020/003479 JP2020003479W WO2020183966A1 WO 2020183966 A1 WO2020183966 A1 WO 2020183966A1 JP 2020003479 W JP2020003479 W JP 2020003479W WO 2020183966 A1 WO2020183966 A1 WO 2020183966A1
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WO
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circuit
low
drive
level
side control
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PCT/JP2020/003479
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English (en)
French (fr)
Inventor
赤羽　正志
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Fuji Electric Co Ltd
Original Assignee
Fuji Electric Co Ltd
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Publication date
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    • Y02B70/10—Technologies improving the efficiency by using switched-mode power supplies [SMPS], i.e. efficient power electronics conversion e.g. power factor correction or reduction of losses in power supplies or efficient standby modes

Definitions

  • the present invention relates to a power module containing a plurality of driving devices for driving a multi-phase motor for each phase in one package and a level conversion circuit thereof.
  • IPM Intelligent power modules
  • the IPM includes a drive element that drives the load and a control circuit that controls the drive element, and the control circuit incorporates a protection circuit that protects the drive element from an overcurrent state or an overheat state.
  • the control circuit also stops the operation of the drive element when the protection circuit detects a significant overcurrent state or overheat state of the drive element, as well as the drive element when a predetermined overcurrent state or overheat state is detected. (For example, see Patent Document 1).
  • Patent Document 1 switches the value of the gate resistance inserted in series with the gate of the driving element. That is, when the overcurrent state and the overheated state of the driving element are not detected, the gate resistance is set to a large value to reduce the generation of switching noise. On the other hand, when the overcurrent state and the overheated state of the driving element are detected, the gate resistance is set to a small value to reduce the switching loss of the driving element.
  • the switching noise and the switching loss of the drive element in the individual drive devices are improved. Therefore, even in a power module accommodating a plurality of drive devices, the drive capability of the drive element is switched individually for each drive device. Therefore, the resistance value of the gate resistance is switched between the driving devices or between the high-side driving elements and the low-side driving elements constituting the half-bridge output circuit of each driving device due to the variation and the characteristic of the driving elements. The timing will be different.
  • a power module provided with a plurality of drive devices has a problem that the effect of reducing switching noise and switching loss, which was effective for individual drive devices, is insufficient.
  • the present invention has been made in view of these points, and is a power module in which the timing of switching the drive capability of a drive element is synchronized between at least two drive devices, and the effect of reducing switching noise and switching loss is enhanced as a whole.
  • the purpose is to provide.
  • Another object of the present invention is to provide a power module level conversion circuit that synchronizes the timing of switching the drive capability of the drive element between the high-side drive elements and the low-side drive elements of each drive device.
  • the high-side drive element and the low-side drive element for driving the load, the high-side control circuit for controlling the high-side drive element, and the low-side drive element are controlled.
  • the high-side control circuit and the low-side control circuit include an abnormality detection circuit for detecting an abnormal state of the high-side drive element and the low-side drive element, and the high-side drive element and the low-side control circuit, respectively.
  • a power module having a drive circuit with a capability switching function for switching the drive capability of a low-side drive element and a drive capability switching circuit for switching the drive capability of the drive circuit with the capability switching function when an abnormality detection circuit detects an abnormal state is provided. .. In this power module, when any one of the plurality of abnormality detection circuits detects an abnormal state, all the drive circuits with a capacity switching function switch the drive capacity of the high-side drive element and the low-side drive element.
  • the present invention also has a first transmission circuit that transmits low-side information indicating an abnormality of the low-side control circuit to the high-side control circuit, and a second transmission circuit that transmits high-side information indicating an abnormality of the high-side control circuit to the low-side control circuit.
  • the first transmission circuit stops the transmission of low-side information when the second transmission circuit is transmitting the high-side information
  • the second transmission circuit is the first transmission circuit.
  • a power module level conversion circuit is provided that stops the transmission of high-side information when transmitting low-side information.
  • FIG. 1 is a block configuration diagram showing an outline of an IPM to which the power module according to the first embodiment is applied.
  • the IPM 2 has a U-phase drive device 3, a V-phase drive device 4, a W-phase drive device 5, and a synchronous bridge circuit 6 that supply three-phase alternating current to a three-phase motor.
  • the U-phase drive device 3 is connected to the synchronous bridge circuit 6 by buses MHBus_U and MLBus_U.
  • the V-phase drive device 4 is connected to the synchronous bridge circuit 6 by buses MHBus_V and MLBus_V.
  • the W-phase drive device 5 is connected to the synchronous bridge circuit 6 by buses MHBus_W and MLBus_W.
  • the U-phase drive device 3 since the U-phase drive device 3, the V-phase drive device 4, and the W-phase drive device 5 constituting the IPM2 each have the same configuration, the U-phase drive device 3 is represented in the following description. The configuration of is described.
  • the U-phase drive device 3 includes a high-side drive element 11 and its high-side control circuit 12, and a low-side drive element 13 and its low-side control circuit 14.
  • the high-side control circuit 12 is connected to the synchronous bridge circuit 6 by the bus MHBus_U
  • the low-side control circuit 14 is connected to the synchronous bridge circuit 6 by the bus MLBus_U.
  • the high-side control circuit 12 and the low-side control circuit 14 have a drive capacity switching function for switching the drive capacity of the high-side drive element 11 and the low-side drive element 13. This drive capacity switching function switches the drive capacity of the high side drive element 11 and the low side drive element 13 when the high side drive element 11 or the low side drive element 13 reaches a specific current value or a specific temperature value.
  • the high-side control circuit 12 of the U-phase drive device 3 when the high-side drive element 11 reaches a specific current value or a specific temperature value, the high-side drive element 11 Switch the drive capacity. At this time, the high-side control circuit 12 transmits to the synchronous bridge circuit 6 via the bus MHBus_U that the drive capacity has been switched. When the high-side control circuit 12 of the U-phase drive device 3 notifies that the drive capability has been switched, the synchronous bridge circuit 6 is transmitted via all the other buses connected to the synchronous bridge circuit 6. Notifies the switching of the drive capacity all at once.
  • the synchronous bridge circuit 6 notifies the low-side control circuit 14 of the U-phase drive device 3 of the switching of the drive capability via the bus MLBus_U. Similarly, the synchronous bridge circuit 6 notifies the high-side drive circuit and the low-side drive circuit of the V-phase drive device 4 of the switching of the drive capability via the buses MHBus_V and MLBus_V. Then, the synchronous bridge circuit 6 notifies the high-side drive circuit and the low-side drive circuit of the W-phase drive device 5 of the switching of the drive capability via the buses MHBus_W and MLBus_W.
  • the low-side control circuit 14 of the U-phase drive device 3, the high-side drive circuit and the low-side drive circuit of the V-phase drive device 4, and the high-side drive circuit and the low-side drive circuit of the W-phase drive device 5 are notified of the switching of the drive capability. , Switch the drive capacity respectively.
  • the drive capabilities of the U-phase drive device 3, the V-phase drive device 4, and the W-phase drive device 5 are switched all at once, so that there is no imbalance in the drive capacity among the three phases, and switching noise and switching loss are eliminated. The reduction effect can be enhanced.
  • FIG. 2 is a circuit diagram showing a configuration example of a U-phase drive device according to the first embodiment.
  • the U-phase drive device 3 includes a high-side drive element 11 and its high-side control circuit 12, a low-side drive element 13 and its low-side control circuit 14, and the high-side control circuit 12 has the same configuration as the low-side control circuit 14. Therefore, the internal configuration is omitted.
  • the high-side drive element 11 and the low-side drive element 13 have switching elements XD1 and XD2, respectively.
  • IGBTs Insulated Gate Bipolar Transistors
  • MOSFETs Metal-Oxide-Semiconductor Field-Effect Transistors
  • the emitter of the switching element XD1 is connected to the collector of the switching element XD2 to form a half-bridge output circuit.
  • the connection portion between the emitter of the switching element XD1 and the collector of the switching element XD2 is connected to one terminal of the load 7, and the other terminal of the load 7 is connected to the ground.
  • the load 7 can be a U-phase winding of a three-phase motor.
  • the collector of the switching element XD1 is connected to the positive electrode terminal of the power supply 8, and the emitter of the switching element XD2 is connected to the ground.
  • freewheeling diodes FWD1 and FWD2 are connected to switching elements XD1 and XD2 in antiparallel, respectively, and diodes D1 and D2 for temperature detection are provided.
  • the switching elements XD1 and XD2 are provided with current sense elements for current detection, each of which is composed of an IGBT, and their emitters are connected to the high-side control circuit 12 and the low-side control circuit 14. Further, the gates of the switching elements XD1 and XD2 and the current sense element, and the anode and cathode of the diodes D1 and D2 are also connected to the high-side control circuit 12 and the low-side control circuit 14, respectively.
  • the high-side control circuit 12 has a high-side power supply terminal VB and is connected to the positive electrode terminal of the power supply VP1, and the negative electrode terminal of the power supply VP1 is the high-side reference potential terminal VS of the high-side control circuit 12 and the half-bridge output circuit. It is connected to the output terminal OUT.
  • the positive electrode terminal and the negative electrode terminal of the power supply VP1 are also connected to the synchronous bridge circuit 6.
  • the high-side control circuit 12 also has an input terminal that receives a high-side control signal VHin that controls the switching element XD1 from the host control device, and is further connected to the synchronous bridge circuit 6 by the bus MHBus_U.
  • the low-side control circuit 14 includes an input circuit 21, a control circuit 22, a drive circuit 23 with a drive capacity switching function, a current detection circuit 24, a temperature detection circuit 25, a drive capacity switching circuit 26, and a communication circuit 27.
  • the low-side control circuit 14 has a low-side power supply terminal VCSL and a ground terminal GND, the low-side power supply terminal VCCL is connected to the positive electrode terminal of the power supply VP2, and the negative electrode terminal of the power supply VP2 is connected to the ground terminal GND.
  • the positive electrode terminal and the negative electrode terminal of the power supply VP2 are also connected to the synchronous bridge circuit 6.
  • the power supply VP1 in the high-side drive element 11 is generated from the power supply VP2 that supplies power to the low-side control circuit 14.
  • the input circuit 21 has an input terminal that is connected to a host control device and receives a low-side control signal VLin that controls the switching element XD2, and an output terminal that outputs a signal in.
  • the output terminal of the input circuit 21 is connected to the input terminal of the control circuit 22, and the control circuit 22 receives the signal in and outputs the drive signal drv.
  • the output terminal of the control circuit 22 is connected to the input terminal of the drive circuit 23 with the drive capacity switching function, and the output terminal of the drive circuit 23 with the drive capacity switching function is connected to the gate of the switching element XD2 to supply the gate signal Vg. To do.
  • the emitter of the current sense element is connected to the input terminal of the current detection circuit 24, and the current Ioc corresponding to the collector current of the switching element XD2 is input.
  • the output terminal of the current detection circuit 24 is connected to the input terminal of the drive capability switching circuit 26, and supplies an overcurrent detection signal OC corresponding to the current Ioc.
  • the temperature detection circuit 25 has a terminal that supplies a constant current Ioh to the anode of the diode D2 and receives the current output from the cathode of the diode D2.
  • the output terminal of the temperature detection circuit 25 is connected to another input terminal of the drive capacity switching circuit 26, and supplies an overheat detection signal OH corresponding to the temperature of the switching element XD2.
  • the output terminal of the drive capacity switching circuit 26 is connected to the control terminal of the drive circuit 23 with a drive capacity switching function, and outputs the capacity switching signal DSEL when the overcurrent detection signal OC or the overheat detection signal OH is in a predetermined condition. ..
  • the communication circuit 27 is first connected to the synchronous bridge circuit 6 by the bus MLBus_U.
  • the communication circuit 27 is also connected to the drive capability switching circuit 26.
  • the communication circuit 27 receives the signal TXS from the drive capacity switching circuit 26 when the drive capacity switching circuit 26 outputs the capacity switching signal DSEL, and notifies the synchronous bridge circuit 6 via the bus MLBus_U.
  • the communication circuit 27 notifies the drive capacity switching circuit 26 of the signal RXS when notified from the synchronous bridge circuit 6 via the bus MLBus_U, and the drive capacity switching circuit 26 transmits the capacity switching signal DSEL when the signal RXS is received. Output.
  • FIG. 3 is a circuit diagram showing a configuration example of a drive circuit with a drive capacity switching function according to the first embodiment
  • FIG. 4 is a truth value showing an operation example of the drive circuit with a drive capacity switching function according to the first embodiment. It is a table.
  • the drive circuit 23 with a drive capability switching function includes a Nando circuit NAND1, an AND circuit AND1, an inverter circuit INV1, a P-channel MOSFET (hereinafter referred to as a MPa transistor) MP1 and MP2, and an N-channel MOSFET (hereinafter referred to as an NMOS transistor). It has MN1 and MN2.
  • the drive circuit 23 with a drive capacity switching function has an input terminal for inputting a drive signal drv, and this input terminal is connected to an input terminal of the inverter circuit INV1 and one input terminal of the Nando circuit NAND1.
  • the drive circuit 23 with a drive capacity switching function also has a control terminal for inputting a capacity switching signal DSEL, and this control terminal is connected to the other input terminal of the Nando circuit NAND1 and one input terminal of the AND circuit AND1. Has been done.
  • the output terminal of the inverter circuit INV1 is connected to the gate of the MOSFET transistor MP1 and the NMOS transistor MN1 and the other input terminal of the AND circuit AND1.
  • the source of the MOSFET transistor MP1 is connected to the low-side power supply terminal VCCL, and the source of the NMOS transistor MN1 is connected to the ground terminal GND.
  • the drains of the MOSFET transistor MP1 and the NMOS transistor MN1 are both connected and connected to an output terminal that outputs a gate signal Vg.
  • the output terminal of the Nando circuit NAND1 is connected to the gate of the NMOS transistor MP2, and the output terminal of the AND circuit AND1 is connected to the gate of the NMOS transistor MN2.
  • the source of the MOSFET transistor MP2 is connected to the low-side power supply terminal VCCL, and the source of the NMOS transistor MN2 is connected to the ground terminal GND.
  • the drains of the MOSFET transistor MP2 and the NMOS transistor MN2 are both connected and connected to an output terminal that outputs a gate signal Vg.
  • the drive capacity switching circuit 26 outputs a low (L) level capacity switching signal DSEL. ..
  • the Nando circuit NAND1 outputs a high (H) level signal regardless of the logical state of the drive signal drv
  • the MPLS transistor MP2 is in the off state.
  • the AND circuit AND1 outputs an L level signal regardless of the logical state of the drive signal drv
  • the NMOS transistor MN2 is also in the off state.
  • the inverter circuit INV1 logically inverts and outputs the L level signal, so that the MOSFET transistor MP1 is turned on and the NMOS transistor MN1 is turned off. Maintain the state. As a result, the gate signal Vg becomes an H level signal, and the current from the MOSFET transistor MP1 is supplied to the gate of the switching element XD2 as a source current.
  • the inverter circuit INV1 When the drive signal drv reaches the L level, the inverter circuit INV1 logically inverts and outputs an H level signal. At this time, the MPLS transistor MP1 is turned off, and the NMOS transistor MN1 is turned on. As a result, the gate signal Vg becomes an L level signal, and the NMOS transistor MN1 draws a sink current from the gate of the switching element XD2 and causes it to flow to the ground.
  • the drive circuit 23 with the drive capacity switching function turns off both the MPa transistor MP2 and the NMOS transistor MN2 during normal operation in which the L level capacity switching signal DSEL is input. It is in a state. At this time, the MOSFET transistor MP1 and the NMOS transistor MN1 are turned on and off according to the logical state of the drive signal drv.
  • the drive capacity switching circuit 26 outputs an H level capacity switching signal DSEL.
  • the inverter circuit INV1 logically inverts and outputs the L level signal
  • the MOSFET transistor MP1 is turned on
  • the NMOS transistor MN1 is turned off.
  • the AND circuit AND1 receives an L-level signal at one of its input terminals, it outputs an L-level signal and turns off the NMOS transistor MN2.
  • the source current that can be supplied to the gate of the switching element XD2 is twice the current that can be supplied only by the NMOS transistors MP1, so that the drive capacity is doubled. It will be switched to.
  • the inverter circuit INV1 logically inverts and outputs an H-level signal
  • the MOSFET transistor MP1 is turned off, and the NMOS transistor MN1 is turned on.
  • the L level signal is input to one of the input terminals of the Nando circuit NAND1
  • the H level signal is output and the NMOS transistor MP2 is turned off.
  • the AND circuit AND1 receives the H level signal at both input terminals, it outputs the H level signal and turns on the NMOS transistor MN2.
  • the sink current that can be drawn from the gate of the switching element XD2 is twice the current that can be drawn from the MOSFET transistor MN1 alone, so that the drive capability is increased. It will switch twice.
  • FIG. 5 is a circuit diagram showing a configuration example of a drive capability switching circuit according to the first embodiment.
  • the drive capacity switching circuit 26 has or circuits OR1 and OR2.
  • the first input terminal of the or circuit OR1 is connected to the output terminal of the current detection circuit 24, and the overcurrent detection signal OC is input.
  • the second input terminal of the or circuit OR1 is connected to the output terminal of the temperature detection circuit 25, and the overheat detection signal OH is input.
  • the output terminal of the or circuit OR1 is connected to the first input terminal of the or circuit OR2 and the input terminal of the communication circuit 27, and sends a signal TXS to the communication circuit 27.
  • the second input terminal of the negative logic of the or circuit OR2 is connected to the output terminal of the communication circuit 27, and receives the signal RXS from the communication circuit 27.
  • the output terminal of the or circuit OR2 is connected to the control terminal of the drive circuit 23 with the drive capacity switching function, and sends the capacity switching signal DSEL to the drive circuit 23 with the drive capacity switching function.
  • the drive capability switching circuit 26 outputs an H level signal when the or circuit OR1 inputs an H level overcurrent detection signal OC or an overheat detection signal OH detecting a specific current value or a specific temperature value. To do.
  • This H level signal is transmitted to the communication circuit 27 as a signal TXS, and at the same time, is transmitted as a capacity switching signal DSEL to the drive circuit 23 with a drive capacity switching function via the or circuit OR2.
  • the high-side control circuit 12 of the U-phase drive device 3, the V-phase drive device 4, and the W-phase drive device 5 receive an H-level signal RXS indicating a normal state from the communication circuit 27.
  • the output state of the or circuit OR2 depends on the output state of the ore circuit OR1.
  • the drive capability switching circuit 26 receives the L level signal RXS, the output state of the or circuit OR2 outputs the H level capability switching signal DSEL regardless of the output state of the or circuit OR1.
  • FIG. 6 is a circuit diagram showing a configuration example of a communication circuit according to the first embodiment.
  • the communication circuit 27 has a buffer circuit BUF1 and an NMOS transistor MN11 (switch element).
  • the input terminal of the buffer circuit BUF1 is connected to the synchronous bridge circuit 6 via the bus MLBus_U, and the output terminal of the buffer circuit BUF1 is connected to the input terminal of the drive capability switching circuit 26 that receives the signal RXS.
  • the gate terminal of the NMOS transistor MN11 is connected to the output terminal of the drive capability switching circuit 26 that outputs the signal TXS.
  • the drain terminal of the NMOS transistor MN11 is connected to the synchronous bridge circuit 6 via the input terminal of the buffer circuit BUF1 and the bus MLBus_U.
  • the source terminal of the NMOS transistor MN11 is connected to the ground.
  • the NMOS transistor MN11 receives the L level signal TXS at its gate terminal. It is off.
  • the bus MLBus_U is at the H level, so that the buffer circuit BUF1 is at the H level.
  • Signal RXS is output to the drive capability switching circuit 26.
  • the communication circuit 27 When the communication circuit 27 also receives the H level signal TXS from the drive capacity switching circuit 26, the NMOS transistor MN11 is turned on, the level of the bus MLBus_U is set to the L level, and the drive capacity switching circuit 26 switches the capacity. Notifies the synchronous bridge circuit 6 that the signal DSEL is being output. On the contrary, when the level of the bus MLBus_U becomes the L level, the communication circuit 27 drives that the buffer circuit BUF1 outputs the L level signal RXS and outputs the capacity switching signal DSEL by another drive device. Notify the switching circuit 26.
  • FIG. 7 is a circuit diagram showing a configuration example of a synchronous bridge circuit according to the first embodiment
  • FIG. 8 is a waveform diagram illustrating a synchronous state by the synchronous bridge circuit.
  • the synchronous bridge circuit 6 has a pull-up resistor Rpull and a level conversion circuit 30.
  • the level conversion circuit 30 has three circuits for the U phase, the V phase, and the W phase, but here, they are collectively shown as one.
  • One terminal of the pull-up resistor Rpool is connected to the positive electrode terminal of the power supply VP2 and connected to the line to which the voltage VCCL is supplied, and the other terminal of the pull-up resistor Rpool is connected to the common bus MBus (common connection part).
  • a bus MLBus_U connected to the communication circuit 27 of the low-side control circuit 14 of the U-phase drive device 3 is connected to this common bus MBus.
  • the common bus MBus is also connected to the bus MLBus_V connected to the low-side control circuit of the V-phase drive device 4, the bus MLBus_W connected to the low-side control circuit of the W-phase drive device 5, and the level conversion circuit 30.
  • the level conversion circuit 30 includes a bus MHBus_U connected to the high-side control circuit 12 of the U-phase drive device 3 and buses MHBus_V and MHBus_W connected to the high-side control circuit of the V-phase drive device 4 and the W-phase drive device 5. It is connected to the.
  • the level conversion circuit 30 is also connected to the high-side power supply terminals VB_U, VB_V, VB_W and the high-side reference potential terminals VS_U, VS_V, VS_W of the U-phase drive device 3, the V-phase drive device 4, and the W-phase drive device 5. There is.
  • the low-side control circuit 14 of the U-phase drive device 3 and the low-side control circuit of the V-phase drive device 4 and the W-phase drive device 5 are on a common bus via the buses MLBus_U, MLBus_V, and MLBus_W. It is directly connected to MBus.
  • the high-side control circuit 12 of the U-phase drive device 3 and the high-side control circuit of the V-phase drive device 4 and the W-phase drive device 5 are connected to the common bus MBus via the buses MHBus_U, MHBus_V, MHBus_W and the level conversion circuit 30. It is connected.
  • the bus MLBus_U, MLBus_V, MLBus_W and the level conversion circuit 30 are connected to the common bus MBus to form a wired or circuit. Therefore, when the U-phase drive device 3, the V-phase drive device 4, and the W-phase drive device 5 are in normal operation, the common bus MBus is pulled up to the H level by the pull-up resistor Rpool. Further, when any one of the buses connected to the common bus MBus reaches the L level, all the buses connected to the common bus MBus become the L level.
  • the drive capacity is switched in the low-side control circuit 14 of the U-phase drive device 3 at time t0.
  • the low-side bus MLBus_U of the U-phase drive device 3 drops to the L level, and at the same time, the levels of the common bus MBus, the V-phase drive device 4 and the W-phase drive device 5 also the buses MLBus_V and MLBus_W. It drops to L level.
  • the decrease in the level of the common bus MBus is transmitted to the low-side control circuits of the V-phase drive device 4 and the W-phase drive device 5, and the drive capacity is switched there.
  • This decrease in the level of the common bus MBus is also transmitted to the high-side control circuits of the U-phase drive device 3, the V-phase drive device 4, and the W-phase drive device 5 via the level conversion circuit 30 and the buses MHBus_U, MHBus_V, and MHBus_W. Will be done.
  • the level reduction of the buses MHBus_U, MHBus_V, and MHBus_W is started from time t1 later than time t0.
  • the synchronous bridge circuit 6 is connected to the low-side control circuit and the high-side control circuit of all phases, and when the drive capacity switching occurs in one of them, the drive capacity of all the remaining circuits is changed at that timing. Switching is notified all at once. As a result, when the drive capacity switching occurs in one of the low-side control circuit and the high-side control circuit of all the phases, the drive capacity switching is performed in synchronization with all the rest, so that the drive capacity between the phases is unbalanced. Will not occur.
  • FIG. 9 is a circuit diagram showing a configuration example of a level conversion circuit of the synchronization bridge circuit according to the first embodiment
  • FIG. 10 is a waveform diagram illustrating a synchronization state by the level conversion circuit.
  • the level conversion circuit 30 of the synchronous bridge circuit 6 includes a U-phase level conversion circuit 31, a V-phase level conversion circuit 32, and a W-phase level conversion circuit 33. Since the U-phase level conversion circuit 31, the V-phase level conversion circuit 32, and the W-phase level conversion circuit 33 each have the same configuration, the U-phase level conversion circuit 31 will be described here.
  • the U-phase level conversion circuit 31 has a high-side circuit 31a and a low-side circuit 31b.
  • the U-phase level conversion circuit 31 is also connected to the common bus MBus and the bus MHBus_U, and has a high-side power supply terminal VB, a high-side reference potential terminal VS, a low-side power supply terminal VCCL, and a ground terminal GND.
  • the high-side circuit 31a has a pull-up resistor PUR1, one terminal of which is connected to the high-side power supply terminal VB, and the other terminal is connected to the input terminal of the bus MHBus_U and the three-state buffer circuit TBUF1. ..
  • the output terminal of the three-state buffer circuit TBUF1 is connected to one terminal of the pull-up resistor PUR2 and the input terminal of the buffer circuit BUF2.
  • the other terminal of the pull-up resistor PUR2 is connected to the high-side power supply terminal VB.
  • the output terminal of the buffer circuit BUF2 is connected to the gate of the high withstand voltage MOSFET transistor HVP, and the source of the MOSFET transistor HVP is connected to the high-side power supply terminal VB.
  • the high-side circuit 31a also has a level shift resistor LSR1, one terminal of which is connected to the high-side power supply terminal VB and the other terminal of which is connected to the input terminal of the inverter circuit INV1 and the cathode of the diode D3. ing.
  • the anode of the diode D3 is connected to the high side reference potential terminal VS.
  • the output terminal of the inverter circuit INV1 is connected to the input terminal of the buffer circuit BUF3 and the control terminal of the three-state buffer circuit TBUF1.
  • the output terminal of the buffer circuit BUF3 is connected to the gate of the NMOS transistor MN21.
  • the drain of the NMOS transistor MN21 is connected to the bus MHBus_U, and the source of the NMOS transistor MN21 is connected to the high side reference potential terminal VS.
  • the low-side circuit 31b has a three-state inverter circuit TINV1, its input terminal is connected to the common bus MBus, and the output terminal of the three-state inverter circuit TINV1 is one terminal of the pull-down resistor PDR1 and an input terminal of the buffer circuit BUF4. It is connected to the. The other terminal of the pull-down resistor PDR1 is connected to the ground.
  • the output terminal of the buffer circuit BUF4 is connected to the gate of the high withstand voltage NMOS transistor HVN.
  • the drain of the NMOS transistor HVN is connected to the other terminal of the level shift resistor LSR1 of the high side circuit 31a, and the source of the NMOS transistor HVN is connected to ground.
  • the low-side circuit 31b also has a level shift resistor LSR2, one of which is connected to the drain of the MOSFET transistor HVP of the high-side circuit 31a, the cathode of the Zener diode ZD, and the input terminal of the buffer circuit BUF5. ing.
  • the anode of the Zener diode ZD and the other terminal of the level shift resistor LSR2 are each connected to ground.
  • the output terminal of the buffer circuit BUF5 is connected to the input terminal of the buffer circuit BUF6 and the control terminal of the three-state inverter circuit TINV1.
  • the output terminal of the buffer circuit BUF6 is connected to the gate of the NMOS transistor MN22.
  • the drain of the NMOS transistor MN22 is connected to the input terminal of the three-state inverter circuit TINV1, and the source of the NMOS transistor MN22 is connected to the ground.
  • the NMOS transistor HVP of the high-side circuit 31a, the level shift resistor LSR2 of the low-side circuit 31b, and the Zener diode ZD form a level-down circuit that transmits the information of the high-side circuit 31a to the low-side circuit 31b. Further, the level shift resistor LSR1 of the high-side circuit 31a and the NMOS transistor HVN of the low-side circuit 31b form a level-up circuit for transmitting the information of the low-side circuit 31b to the high-side circuit 31a.
  • the common bus MBus and The bus MHBus_U of the U-phase drive device 3 is at the H level.
  • the input / output signals MBus1 and MBus2 of the buffer circuit BUF4 the input / output signals MHTx1 and MHTx2 of the buffer circuit BUF6, and the level down circuit signal MHTx are at L level.
  • the input / output signals MHB1 and MHB2 of the buffer circuit BUF2 are H levels.
  • the input / output signals MHRx1 and MHRx2 of the buffer circuit BUF3 are H levels.
  • the low-side control circuit 14 of the U-phase drive device 3 switches the drive capability and the common bus MBus reaches the L level
  • the low-side circuit 31b of the U-phase level conversion circuit 31 of the three-state inverter circuit TINV1 The output signal MBus1 becomes H level.
  • the buffer circuit BUF4 also outputs the H level signal MBus2 and turns on the NMOS transistor HVN.
  • the high-side circuit 31a since the inverter circuit INV1 inputs the L-level signal MHRx, the H-level signal MHRx1 is output, and the buffer circuit BUF3 turns on the NMOS transistor MN21 by the H-level signal MHRx2. To do.
  • the bus MHBus_U becomes L level, and this L level signal is transmitted to the communication circuit of the high side control circuit 12, and the drive capacity is switched.
  • the three-state buffer circuit TBUF1 of the high-side circuit 31a has an H-level signal input to its control terminal and has a high impedance output, and transmits a change in the logic level of the bus MHBus_U to the buffer circuit BUF2. There is nothing to do.
  • the high-side control circuit 12 of the U-phase drive device 3 switches the drive capability and the bus MHBus_U reaches the L level
  • the high-side circuit 31a of the U-phase level conversion circuit 31 the three-state buffer circuit TBUF1
  • the L level signal MHB1 is output.
  • the buffer circuit BUF2 also outputs the L level signal MHB2 to turn on the NMOS transistor HVP.
  • the buffer circuit BUF5 since the buffer circuit BUF5 inputs the H-level signal MHTx, the H-level signal MHTx1 is output, and the buffer circuit BUF6 turns on the NMOS transistor MN22 by the H-level signal MHTx2. ..
  • the common bus MBus becomes L level, and the L level signal is transmitted to the communication circuit 27 of the low side control circuit 14.
  • the three-state inverter circuit TINV1 of the low-side circuit 31b has an H level signal input to its control terminal and has a high impedance output, and transmits a change in the logic level of the common bus MBus to the buffer circuit BUF4. There is nothing to do.
  • FIG. 11 is a circuit diagram showing a configuration example of a level conversion circuit of the synchronous bridge circuit according to the second embodiment.
  • the same components as those shown in FIG. 9 are designated by the same reference numerals, and detailed description thereof will be omitted.
  • the power module according to the second embodiment changes only the level conversion circuit 30 of the synchronous bridge circuit 6 as compared with the power module according to the first embodiment.
  • the level conversion circuit 30 of the synchronous bridge circuit 6 includes a U-phase level conversion circuit 34, a V-phase level conversion circuit 35, and a W-phase level conversion circuit 36. Since the U-phase level conversion circuit 34, the V-phase level conversion circuit 35, and the W-phase level conversion circuit 36 each have the same configuration, the U-phase level conversion circuit 34 will be described here.
  • This U-phase level conversion circuit 34 has a high-side circuit 34a and a low-side circuit 34b.
  • the U-phase level conversion circuit 34 also has a photocoupler drive circuit 34c that performs bidirectional signal transmission between the high-side circuit 34a and the low-side circuit 34b.
  • This photocoupler drive circuit 34c has a level-up circuit that supplies the signal MBus2 output by the buffer circuit BUF4 of the low-side circuit 34b to the input terminal of the inverter circuit INV1 of the high-side circuit 34a.
  • the photocoupler drive circuit 34c also has a level-down circuit that supplies the signal MHB2 output by the buffer circuit BUF2 of the high-side circuit 34a to the input terminal of the inverter circuit INV2 of the low-side circuit 34b.
  • the level-up circuit and the level-down circuit are composed of isolation elements such as photocouplers.
  • the U-phase level conversion circuit 34 the U-phase level conversion circuit according to the first embodiment is used except that the signal transmission between the high-side circuit 34a and the low-side circuit 34b is performed by the photocoupler drive circuit 34c. It has the same operation as 31.
  • FIG. 12 is a circuit diagram showing a configuration example of a level conversion circuit of the synchronous bridge circuit according to the third embodiment.
  • the same components as those shown in FIG. 11 are designated by the same reference numerals, and detailed description thereof will be omitted.
  • the power module according to the third embodiment changes only the level conversion circuit 30 of the synchronous bridge circuit 6 as compared with the power module according to the second embodiment.
  • the level conversion circuit 30 of the third embodiment includes a U-phase level conversion circuit 37, a V-phase level conversion circuit 38, and a W-phase level conversion circuit 39. Since the U-phase level conversion circuit 37, the V-phase level conversion circuit 38, and the W-phase level conversion circuit 39 each have the same configuration, the U-phase level conversion circuit 37 will be described here.
  • the U-phase level conversion circuit 37 has a high-side circuit 37a and a low-side circuit 37b, and an isolator drive circuit 37c composed of an isolation element is arranged between them.
  • the isolator drive circuit 37c has a level-up circuit that supplies the signal MBus2 output by the buffer circuit BUF4 of the low-side circuit 37b to the input terminal of the inverter circuit INV1 of the high-side circuit 37a.
  • the isolator drive circuit 37c also has a level-down circuit that supplies the signal MHB2 output by the buffer circuit BUF2 of the high-side circuit 37a to the input terminal of the buffer circuit BUF5 of the low-side circuit 37b.
  • the level-up circuit and the level-down circuit are each composed of an isolation element such as a transformer.
  • the U-phase level conversion circuit 31 according to the first embodiment, except that the signal transmission between the high-side circuit 37a and the low-side circuit 37b is performed by the isolator drive circuit 37c. It works the same as.
  • FIG. 13 is a circuit diagram showing a configuration example of a level conversion circuit of the synchronous bridge circuit according to the fourth embodiment.
  • the same components as those shown in FIG. 11 are designated by the same reference numerals, and detailed description thereof will be omitted.
  • the level conversion circuit 30 of the synchronous bridge circuit 6 includes a U-phase level conversion circuit 40, a V-phase level conversion circuit 41, and a W-phase level conversion circuit 42. Since the U-phase level conversion circuit 40, the V-phase level conversion circuit 41, and the W-phase level conversion circuit 42 each have the same configuration, the U-phase level conversion circuit 40 will be described here.
  • the power module according to the fourth embodiment is useful when the voltage of the power supply 8 applied to the half-bridge output circuit including the high-side drive element 11 and the low-side drive element 13 is low.
  • the output terminal of the buffer circuit BUF4 of the low-side circuit 40b is connected to the input terminal of the inverter circuit INV1 of the high-side circuit 40a, and the signal MHRx output by the buffer circuit BUF4 is directly sent to the inverter circuit INV1.
  • the output terminal of the buffer circuit BUF2 of the high-side circuit 40a is connected to the input terminal of the inverter circuit INV2 of the low-side circuit 40b, and the signal MHTx output by the buffer circuit BUF2 is transmitted to the inverter circuit INV2. Supply directly.
  • the same operation as that of the U-phase level conversion circuit 31 in the first embodiment is performed except that the signal is directly transmitted between the high-side circuit 40a and the low-side circuit 40b. doing.

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Abstract

複数の駆動装置間で駆動素子の駆動能力を切り替えるタイミングを同期化し、全体としてスイッチングノイズおよびスイッチング損失の低減効果を高める。　ＩＰＭ（２）は、Ｕ相駆動装置（３）、Ｖ相駆動装置（４）およびＷ相駆動装置（５）を同期ブリッジ回路（６）で接続する。ここで、Ｕ相駆動装置（３）のハイサイド制御回路（１２）で駆動能力の切り替えがあり、バス（ＭＨＢｕｓ＿Ｕ）を介して切り替えのタイミングが同期ブリッジ回路（６）に通知されたとする。同期ブリッジ回路（６）は、そのタイミングをＵ相駆動装置（３）のローサイド制御回路（１４）およびＶ相駆動装置（４）およびＷ相駆動装置（５）のハイサイド制御回路およびローサイド制御回路に通知し、駆動能力の切り替えを一斉に行う。これにより、ＩＰＭ（２）は、相間で駆動能力にアンバランスがなくなり、スイッチングノイズおよびスイッチング損失の低減効果を高めることができる。

Description

パワーモジュールおよびそのレベル変換回路
　本発明は、複数相のモータを相ごとに駆動するための複数の駆動装置を１つのパッケージに収容したパワーモジュールおよびそのレベル変換回路に関する。
　三相モータのような負荷を駆動する装置としてインテリジェントパワーモジュール（以下、ＩＰＭという）が知られている。ＩＰＭは、負荷を駆動する駆動素子およびこの駆動素子を制御する制御回路を備えており、制御回路には、駆動素子を過電流状態または過熱状態から保護する保護回路を内蔵している。
　制御回路は、また、保護回路が駆動素子の重大な過電流状態または過熱状態を検出したときに駆動素子の動作を停止する以外に、所定の過電流状態または過熱状態を検出したときに駆動素子の駆動能力を切り替える場合がある（たとえば、特許文献１参照）。
　駆動素子の駆動能力を切り替える方法として、特許文献１では、駆動素子のゲートに直列に挿入されるゲート抵抗の値を切り替えるようにしている。すなわち、駆動素子の過電流状態および過熱状態が検出されていないとき、ゲート抵抗が大きな値に設定されて、スイッチングノイズの発生を低減している。一方、駆動素子の過電流状態および過熱状態が検出されているとき、ゲート抵抗が小さな値に設定されて、駆動素子のスイッチング損失を低減している。
特開２００３－２７４６７２号公報
　駆動素子の駆動能力を切り替える従来技術に関しては、個別の駆動装置における駆動素子のスイッチングノイズおよびスイッチング損失を改善するものである。したがって、複数の駆動装置を収容したパワーモジュールにおいても、駆動素子の駆動能力の切り替えは、駆動装置ごとに個別に行っている。このため、駆動素子のばらつきや特性の違いにより、駆動装置間で、または、各駆動装置のハーフブリッジ出力回路を構成するハイサイド駆動素子間およびローサイド駆動素子間で、ゲート抵抗の抵抗値を切り替えるタイミングが異なることになる。複数の駆動装置を備えたパワーモジュールでは、個別の駆動装置では効果のあったスイッチングノイズおよびスイッチング損失の低減効果が不十分になるという問題点があった。
　本発明はこのような点に鑑みてなされたものであり、少なくとも２つの駆動装置間で駆動素子の駆動能力を切り替えるタイミングを同期化し、全体としてスイッチングノイズおよびスイッチング損失の低減効果を高めたパワーモジュールを提供することを目的とする。
　また、本発明は、各駆動装置のハイサイド駆動素子間およびローサイド駆動素子間で駆動素子の駆動能力を切り替えるタイミングを同期化するパワーモジュールのレベル変換回路を提供することを目的とする。
　本発明では、上記の課題を解決するために、１つの案では、負荷を駆動するハイサイド駆動素子およびローサイド駆動素子と、ハイサイド駆動素子を制御するハイサイド制御回路と、ローサイド駆動素子を制御するローサイド制御回路と、を有する駆動装置を複数備え、ハイサイド制御回路およびローサイド制御回路は、それぞれ、ハイサイド駆動素子およびローサイド駆動素子の異常状態を検出する異常検出回路と、ハイサイド駆動素子およびローサイド駆動素子の駆動能力を切り替える能力切替機能付駆動回路と、異常検出回路が異常状態を検出したとき能力切替機能付駆動回路の駆動能力を切り替える駆動能力切替回路とを有するパワーモジュールが提供される。このパワーモジュールでは、複数の異常検出回路のいずれかが異常状態を検出したとき、すべての能力切替機能付駆動回路は、ハイサイド駆動素子およびローサイド駆動素子の駆動能力を切り替えるようにしている。
　本発明は、また、ローサイド制御回路の異常を表すローサイド情報をハイサイド制御回路に伝達する第１の伝達回路と、ハイサイド制御回路の異常を表すハイサイド情報をローサイド制御回路に伝達する第２の伝達回路とを備え、第１の伝達回路は、第２の伝達回路がハイサイド情報を伝達しているときローサイド情報の伝達を停止し、第２の伝達回路は、第１の伝達回路がローサイド情報を伝達しているときハイサイド情報の伝達を停止するようにした、パワーモジュールのレベル変換回路が提供される。
　上記構成のパワーモジュールおよびレベル変換回路は、各相のハイサイド制御回路およびローサイド制御回路の１つが駆動能力の切り替えをしたとき、すべての能力切替機能付駆動回路が駆動能力を切り替えるので、相間の駆動能力にアンバランスがなくなり、スイッチングノイズおよびスイッチング損失の低減効果を高めることができるという利点がある。
　本発明の上記および他の目的、特徴および利点は、本発明の例として好ましい実施の形態を表す添付の図面と関連した以下の説明により明らかになるであろう。
第１の実施の形態に係るパワーモジュールを適用したＩＰＭの概要を示すブロック構成図である。 第１の実施の形態におけるＵ相駆動装置の一構成例を示す回路図である。 第１の実施の形態における駆動能力切替機能付駆動回路の一構成例を示す回路図である。 第１の実施の形態における駆動能力切替機能付駆動回路の動作例を示す真理値表である。 第１の実施の形態における駆動能力切替回路の一構成例を示す回路図である。 第１の実施の形態における通信回路の一構成例を示す回路図である。 第１の実施の形態における同期ブリッジ回路の一構成例を示す回路図である。 同期ブリッジ回路による同期状態を説明する波形図である。 第１の実施の形態における同期ブリッジ回路のレベル変換回路の一構成例を示す回路図である。 レベル変換回路による同期状態を説明する波形図である。 第２の実施の形態における同期ブリッジ回路のレベル変換回路の一構成例を示す回路図である。 第３の実施の形態における同期ブリッジ回路のレベル変換回路の一構成例を示す回路図である。 第４の実施の形態における同期ブリッジ回路のレベル変換回路の一構成例を示す回路図である。
　以下、本発明のパワーモジュールの実施の形態について、三相モータを駆動する３つの駆動装置を収容したＩＰＭに適用した場合を例に図面を参照して詳細に説明する。なお、図面において、同一の符号で示される部分は、同一の構成要素を示している。また、各実施の形態は、矛盾のない範囲で複数の実施の形態を部分的に組み合わせて実施することができる。さらに、以下の説明において、端子名とその端子における電圧、信号などは、同じ符号を用いることがある。
　＜第１の実施の形態＞
　図１は第１の実施の形態に係るパワーモジュールを適用したＩＰＭの概要を示すブロック構成図である。
　ＩＰＭ２は、三相モータに三相交流を供給するＵ相駆動装置３、Ｖ相駆動装置４およびＷ相駆動装置５と同期ブリッジ回路６とを有している。Ｕ相駆動装置３は、バスＭＨＢｕｓ＿Ｕ，ＭＬＢｕｓ＿Ｕによって同期ブリッジ回路６に接続されている。Ｖ相駆動装置４は、バスＭＨＢｕｓ＿Ｖ，ＭＬＢｕｓ＿Ｖによって同期ブリッジ回路６に接続されている。Ｗ相駆動装置５は、バスＭＨＢｕｓ＿Ｗ，ＭＬＢｕｓ＿Ｗによって同期ブリッジ回路６に接続されている。
　ここで、ＩＰＭ２を構成するＵ相駆動装置３、Ｖ相駆動装置４およびＷ相駆動装置５は、それぞれ同じ構成を有しているので、以下の説明では、代表して、Ｕ相駆動装置３の構成について説明する。
　Ｕ相駆動装置３は、ハイサイド駆動素子１１およびそのハイサイド制御回路１２と、ローサイド駆動素子１３およびそのローサイド制御回路１４とを有している。ハイサイド制御回路１２は、バスＭＨＢｕｓ＿Ｕによって同期ブリッジ回路６に接続され、ローサイド制御回路１４は、バスＭＬＢｕｓ＿Ｕによって同期ブリッジ回路６に接続されている。ハイサイド制御回路１２およびローサイド制御回路１４は、ハイサイド駆動素子１１およびローサイド駆動素子１３の駆動能力を切り替える駆動能力切替機能を有している。この駆動能力切替機能は、ハイサイド駆動素子１１またはローサイド駆動素子１３が特定の電流値または特定の温度値になったときに、ハイサイド駆動素子１１およびローサイド駆動素子１３の駆動能力を切り替える。
　このＩＰＭ２の構成によれば、たとえば、Ｕ相駆動装置３のハイサイド制御回路１２において、ハイサイド駆動素子１１が特定の電流値または特定の温度値になったときに、ハイサイド駆動素子１１の駆動能力を切り替える。このとき、ハイサイド制御回路１２は、駆動能力の切り替えがあったことを、バスＭＨＢｕｓ＿Ｕを介して同期ブリッジ回路６に伝達する。同期ブリッジ回路６は、Ｕ相駆動装置３のハイサイド制御回路１２で駆動能力の切り替えがあったことが伝達されると、この同期ブリッジ回路６に接続されている他のすべてのバスを介して駆動能力の切り替えを一斉に通知する。すなわち、同期ブリッジ回路６は、バスＭＬＢｕｓ＿Ｕを介してＵ相駆動装置３のローサイド制御回路１４に駆動能力の切り替えを通知する。同様に、同期ブリッジ回路６は、バスＭＨＢｕｓ＿Ｖ，ＭＬＢｕｓ＿Ｖを介してＶ相駆動装置４のハイサイド駆動回路およびローサイド駆動回路に駆動能力の切り替えを通知する。そして、同期ブリッジ回路６は、バスＭＨＢｕｓ＿Ｗ，ＭＬＢｕｓ＿Ｗを介してＷ相駆動装置５のハイサイド駆動回路およびローサイド駆動回路に駆動能力の切り替えを通知する。この駆動能力の切り替えが通知されたＵ相駆動装置３のローサイド制御回路１４、Ｖ相駆動装置４のハイサイド駆動回路およびローサイド駆動回路およびＷ相駆動装置５のハイサイド駆動回路およびローサイド駆動回路は、それぞれ駆動能力の切り替えを行う。これにより、ＩＰＭ２は、Ｕ相駆動装置３、Ｖ相駆動装置４およびＷ相駆動装置５の駆動能力が一斉に切り替えられるので、三相間で駆動能力にアンバランスがなくなり、スイッチングノイズおよびスイッチング損失の低減効果を高めることができる。
　図２は第１の実施の形態におけるＵ相駆動装置の一構成例を示す回路図である。
　Ｕ相駆動装置３は、ハイサイド駆動素子１１およびそのハイサイド制御回路１２と、ローサイド駆動素子１３およびそのローサイド制御回路１４とを有し、ハイサイド制御回路１２は、ローサイド制御回路１４と同じ構成であるので、内部構成を省略してある。
　ハイサイド駆動素子１１およびローサイド駆動素子１３は、それぞれスイッチング素子ＸＤ１，ＸＤ２を有している。ここでは、スイッチング素子ＸＤ１，ＸＤ２としてＩＧＢＴ（Insulated Gate Bipolar Transistor）を使用しているがＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor）を使用してもよい。スイッチング素子ＸＤ１のエミッタは、スイッチング素子ＸＤ２のコレクタに接続されてハーフブリッジ出力回路を構成している。スイッチング素子ＸＤ１のエミッタとスイッチング素子ＸＤ２のコレクタとの接続部は、負荷７の一方の端子に接続され、負荷７の他方の端子は、グランドに接続されている。この負荷７は、三相モータのＵ相巻線とすることができる。スイッチング素子ＸＤ１のコレクタは、電源８の正極端子に接続され、スイッチング素子ＸＤ２のエミッタは、グランドに接続されている。
　ハイサイド駆動素子１１およびローサイド駆動素子１３は、また、スイッチング素子ＸＤ１，ＸＤ２にフリーホイリングダイオードＦＷＤ１，ＦＷＤ２がそれぞれ逆並列に接続され、温度検出用のダイオードＤ１，Ｄ２が設けられている。なお、スイッチング素子ＸＤ１，ＸＤ２には、それぞれ、ＩＧＢＴで構成された電流検出用の電流センス素子が設けられ、それらのエミッタは、ハイサイド制御回路１２およびローサイド制御回路１４に接続されている。さらに、スイッチング素子ＸＤ１，ＸＤ２および電流センス素子のゲートと、ダイオードＤ１，Ｄ２のアノードおよびカソードも、それぞれハイサイド制御回路１２およびローサイド制御回路１４に接続されている。
　ハイサイド制御回路１２は、ハイサイド電源端子ＶＢを有し、電源ＶＰ１の正極端子に接続され、電源ＶＰ１の負極端子は、ハイサイド制御回路１２のハイサイド基準電位端子ＶＳおよびハーフブリッジ出力回路の出力端子ＯＵＴに接続されている。電源ＶＰ１の正極端子および負極端子は、同期ブリッジ回路６にも接続されている。ハイサイド制御回路１２は、また、上位制御装置からスイッチング素子ＸＤ１を制御するハイサイド制御信号ＶＨｉｎを受ける入力端子を有し、さらに、バスＭＨＢｕｓ＿Ｕによって同期ブリッジ回路６にも接続されている。
　ローサイド制御回路１４は、入力回路２１と、制御回路２２と、駆動能力切替機能付駆動回路２３と、電流検出回路２４と、温度検出回路２５と、駆動能力切替回路２６と、通信回路２７とを有している。ローサイド制御回路１４は、ローサイド電源端子ＶＣＣＬおよびグランド端子ＧＮＤを有し、ローサイド電源端子ＶＣＣＬは、電源ＶＰ２の正極端子に接続され、電源ＶＰ２の負極端子は、グランド端子ＧＮＤに接続されている。電源ＶＰ２の正極端子および負極端子は、同期ブリッジ回路６にも接続されている。なお、ハイサイド駆動素子１１内の電源ＶＰ１は、このローサイド制御回路１４に給電する電源ＶＰ２から生成される。
　入力回路２１は、上位制御装置に接続されてスイッチング素子ＸＤ２を制御するローサイド制御信号ＶＬｉｎを受ける入力端子と、信号ｉｎを出力する出力端子とを有している。入力回路２１の出力端子は、制御回路２２の入力端子に接続され、制御回路２２は、信号ｉｎを受けて駆動信号ｄｒｖを出力する。制御回路２２の出力端子は、駆動能力切替機能付駆動回路２３の入力端子に接続され、駆動能力切替機能付駆動回路２３の出力端子は、スイッチング素子ＸＤ２のゲートに接続されてゲート信号Ｖｇを供給する。電流検出回路２４は、その入力端子に電流センス素子のエミッタが接続され、スイッチング素子ＸＤ２のコレクタ電流に相当する電流Ｉｏｃを入力する。電流検出回路２４の出力端子は、駆動能力切替回路２６の入力端子に接続され、電流Ｉｏｃに相当する過電流検出信号ＯＣを供給する。温度検出回路２５は、ダイオードＤ２のアノードに一定の電流Ｉｏｈを供給し、ダイオードＤ２のカソードから出力された電流を受ける端子を有する。温度検出回路２５の出力端子は、駆動能力切替回路２６の別の入力端子に接続され、スイッチング素子ＸＤ２の温度に相当する過熱検出信号ＯＨを供給する。駆動能力切替回路２６の出力端子は、駆動能力切替機能付駆動回路２３の制御端子に接続され、過電流検出信号ＯＣまたは過熱検出信号ＯＨが所定の条件にあるとき、能力切替信号ＤＳＥＬを出力する。
　通信回路２７は、まず、バスＭＬＢｕｓ＿Ｕによって同期ブリッジ回路６に接続されている。通信回路２７は、また、駆動能力切替回路２６にも接続されている。通信回路２７は、駆動能力切替回路２６が能力切替信号ＤＳＥＬを出力したときに駆動能力切替回路２６から信号ＴＸＳを受け、バスＭＬＢｕｓ＿Ｕを介して同期ブリッジ回路６に通知される。通信回路２７は、バスＭＬＢｕｓ＿Ｕを介して同期ブリッジ回路６から通知があったとき、信号ＲＸＳを駆動能力切替回路２６に通知し、駆動能力切替回路２６は、信号ＲＸＳを受けると能力切替信号ＤＳＥＬを出力する。
　図３は第１の実施の形態における駆動能力切替機能付駆動回路の一構成例を示す回路図、図４は第１の実施の形態における駆動能力切替機能付駆動回路の動作例を示す真理値表である。
　駆動能力切替機能付駆動回路２３は、ナンド回路ＮＡＮＤ１と、アンド回路ＡＮＤ１と、インバータ回路ＩＮＶ１と、ＰチャネルのＭＯＳＦＥＴ（以下、ＰＭＯＳトランジスタという）ＭＰ１，ＭＰ２と、ＮチャネルのＭＯＳＦＥＴ（以下、ＮＭＯＳトランジスタという）ＭＮ１，ＭＮ２とを有している。
　駆動能力切替機能付駆動回路２３は、駆動信号ｄｒｖを入力する入力端子を有し、この入力端子は、インバータ回路ＩＮＶ１の入力端子とナンド回路ＮＡＮＤ１の一方の入力端子とに接続されている。駆動能力切替機能付駆動回路２３は、また、能力切替信号ＤＳＥＬを入力する制御端子を有し、この制御端子は、ナンド回路ＮＡＮＤ１の他方の入力端子とアンド回路ＡＮＤ１の一方の入力端子とに接続されている。
　インバータ回路ＩＮＶ１の出力端子は、ＰＭＯＳトランジスタＭＰ１およびＮＭＯＳトランジスタＭＮ１のゲートとアンド回路ＡＮＤ１の他方の入力端子とに接続されている。ＰＭＯＳトランジスタＭＰ１のソースは、ローサイド電源端子ＶＣＣＬに接続され、ＮＭＯＳトランジスタＭＮ１のソースは、グランド端子ＧＮＤに接続されている。ＰＭＯＳトランジスタＭＰ１およびＮＭＯＳトランジスタＭＮ１のドレインは、ともに接続されてゲート信号Ｖｇを出力する出力端子に接続されている。
　ナンド回路ＮＡＮＤ１の出力端子は、ＰＭＯＳトランジスタＭＰ２のゲートに接続され、アンド回路ＡＮＤ１の出力端子は、ＮＭＯＳトランジスタＭＮ２のゲートに接続されている。ＰＭＯＳトランジスタＭＰ２のソースは、ローサイド電源端子ＶＣＣＬに接続され、ＮＭＯＳトランジスタＭＮ２のソースは、グランド端子ＧＮＤに接続されている。ＰＭＯＳトランジスタＭＰ２およびＮＭＯＳトランジスタＭＮ２のドレインは、ともに接続されてゲート信号Ｖｇを出力する出力端子に接続されている。
　ここで、駆動能力切替機能付駆動回路２３の動作について説明する。まず、電流検出回路２４または温度検出回路２５が特定の電流値または特定の温度値を検出していない場合、駆動能力切替回路２６は、ロー（Ｌ）レベルの能力切替信号ＤＳＥＬを出力している。この場合、ナンド回路ＮＡＮＤ１は、駆動信号ｄｒｖの論理状態に関係なく、ハイ（Ｈ）レベルの信号を出力するので、ＰＭＯＳトランジスタＭＰ２は、オフの状態にある。また、アンド回路ＡＮＤ１は、駆動信号ｄｒｖの論理状態に関係なく、Ｌレベルの信号を出力するので、ＮＭＯＳトランジスタＭＮ２も、オフの状態にある。
　ここで、Ｈレベルの駆動信号ｄｒｖが入力されると、インバータ回路ＩＮＶ１が論理反転してＬレベルの信号を出力するので、ＰＭＯＳトランジスタＭＰ１は、オンの状態になり、ＮＭＯＳトランジスタＭＮ１は、オフの状態を維持する。これにより、ゲート信号Ｖｇは、Ｈレベルの信号になり、ＰＭＯＳトランジスタＭＰ１による電流がスイッチング素子ＸＤ２のゲートにソース電流として供給される。
　駆動信号ｄｒｖがＬレベルになると、インバータ回路ＩＮＶ１は、論理反転してＨレベルの信号を出力する。このとき、ＰＭＯＳトランジスタＭＰ１は、オフの状態になり、ＮＭＯＳトランジスタＭＮ１は、オンの状態になる。これにより、ゲート信号Ｖｇは、Ｌレベルの信号になり、ＮＭＯＳトランジスタＭＮ１がスイッチング素子ＸＤ２のゲートからシンク電流を引き込み、グランドに流すことになる。
　すなわち、駆動能力切替機能付駆動回路２３は、図４の真理値表の通り、Ｌレベルの能力切替信号ＤＳＥＬが入力されている通常動作のとき、ＰＭＯＳトランジスタＭＰ２およびＮＭＯＳトランジスタＭＮ２のいずれもオフの状態である。このとき、駆動信号ｄｒｖは、その論理状態に応じてＰＭＯＳトランジスタＭＰ１およびＮＭＯＳトランジスタＭＮ１がオン・オフされることになる。
　次に、電流検出回路２４または温度検出回路２５が特定の電流値または特定の温度値を検出している場合、駆動能力切替回路２６は、Ｈレベルの能力切替信号ＤＳＥＬを出力する。
　ここで、Ｈレベルの駆動信号ｄｒｖが入力されると、インバータ回路ＩＮＶ１が論理反転してＬレベルの信号を出力し、ＰＭＯＳトランジスタＭＰ１は、オンの状態になり、ＮＭＯＳトランジスタＭＮ１は、オフの状態になる。また、ナンド回路ＮＡＮＤ１は、その両方の入力端子にＨレベルの信号が入力されるので、Ｌレベルの信号を出力し、ＰＭＯＳトランジスタＭＰ２をオンの状態にする。アンド回路ＡＮＤ１は、その一方の入力端子にＬレベルの信号を受けるので、Ｌレベルの信号を出力し、ＮＭＯＳトランジスタＭＮ２をオフの状態にしている。ここで、ＰＭＯＳトランジスタＭＰ１，ＭＰ２が流すことのできる電流値が同じであれば、スイッチング素子ＸＤ２のゲートに供給できるソース電流がＰＭＯＳトランジスタＭＰ１だけによる電流の２倍になるので、駆動能力が２倍に切り替わることになる。
　次に、Ｌレベルの駆動信号ｄｒｖが入力されると、インバータ回路ＩＮＶ１が論理反転してＨレベルの信号を出力し、ＰＭＯＳトランジスタＭＰ１は、オフの状態になり、ＮＭＯＳトランジスタＭＮ１は、オンの状態になる。また、ナンド回路ＮＡＮＤ１は、その一方の入力端子にＬレベルの信号が入力されるので、Ｈレベルの信号を出力し、ＰＭＯＳトランジスタＭＰ２をオフの状態にする。このとき、アンド回路ＡＮＤ１は、両方の入力端子にＨレベルの信号を受けているので、Ｈレベルの信号を出力し、ＮＭＯＳトランジスタＭＮ２をオンの状態にする。ここで、ＮＭＯＳトランジスタＭＮ１，ＭＮ２が流すことのできる電流値が同じであれば、スイッチング素子ＸＤ２のゲートから引き込むことができるシンク電流がＮＭＯＳトランジスタＭＮ１だけによる電流の２倍になるので、駆動能力が２倍に切り替わることになる。
　図５は第１の実施の形態における駆動能力切替回路の一構成例を示す回路図である。
　駆動能力切替回路２６は、オア回路ＯＲ１，ＯＲ２を有する。オア回路ＯＲ１の第１の入力端子は、電流検出回路２４の出力端子に接続され、過電流検出信号ＯＣが入力される。オア回路ＯＲ１の第２の入力端子は、温度検出回路２５の出力端子に接続され、過熱検出信号ＯＨが入力される。オア回路ＯＲ１の出力端子は、オア回路ＯＲ２の第１の入力端子と通信回路２７の入力端子とに接続され、通信回路２７には、信号ＴＸＳを送出する。オア回路ＯＲ２の負論理の第２の入力端子は、通信回路２７の出力端子に接続され、通信回路２７からは信号ＲＸＳを受信する。オア回路ＯＲ２の出力端子は、駆動能力切替機能付駆動回路２３の制御端子に接続され、駆動能力切替機能付駆動回路２３に能力切替信号ＤＳＥＬを送出する。
　駆動能力切替回路２６は、オア回路ＯＲ１が、特定の電流値または特定の温度値を検出しているＨレベルの過電流検出信号ＯＣまたは過熱検出信号ＯＨを入力したとき、Ｈレベルの信号を出力する。このＨレベルの信号は、通信回路２７に信号ＴＸＳとして送出され、同時に、オア回路ＯＲ２を介して駆動能力切替機能付駆動回路２３に能力切替信号ＤＳＥＬとして送出される。
　また、駆動能力切替回路２６は、通信回路２７からＵ相駆動装置３のハイサイド制御回路１２およびＶ相駆動装置４およびＷ相駆動装置５が通常状態を表すＨレベルの信号ＲＸＳを受けているとき、オア回路ＯＲ２の出力状態は、オア回路ＯＲ１の出力状態に依存する。一方、駆動能力切替回路２６は、Ｌレベルの信号ＲＸＳを受けているとき、オア回路ＯＲ２の出力状態は、オア回路ＯＲ１の出力状態に関係なくＨレベルの能力切替信号ＤＳＥＬを出力する。
　図６は第１の実施の形態における通信回路の一構成例を示す回路図である。
　通信回路２７は、バッファ回路ＢＵＦ１およびＮＭＯＳトランジスタＭＮ１１（スイッチ素子）を有する。バッファ回路ＢＵＦ１の入力端子は、バスＭＬＢｕｓ＿Ｕを介して同期ブリッジ回路６に接続され、バッファ回路ＢＵＦ１の出力端子は、信号ＲＸＳを受ける駆動能力切替回路２６の入力端子に接続される。
　ＮＭＯＳトランジスタＭＮ１１のゲート端子は、信号ＴＸＳを出力する駆動能力切替回路２６の出力端子に接続される。ＮＭＯＳトランジスタＭＮ１１のドレイン端子は、バッファ回路ＢＵＦ１の入力端子およびバスＭＬＢｕｓ＿Ｕを介して同期ブリッジ回路６に接続される。ＮＭＯＳトランジスタＭＮ１１のソース端子は、グランドに接続される。
　通信回路２７では、駆動能力切替回路２６がＨレベルの過電流検出信号ＯＣまたは過熱検出信号ＯＨを入力していない通常動作のとき、ＮＭＯＳトランジスタＭＮ１１は、そのゲート端子にＬレベルの信号ＴＸＳを受けていてオフの状態にある。
　また、通信回路２７では、Ｕ相駆動装置３、Ｖ相駆動装置４およびＷ相駆動装置５が通常動作をしているとき、バスＭＬＢｕｓ＿Ｕは、Ｈレベルであるので、バッファ回路ＢＵＦ１は、Ｈレベルの信号ＲＸＳを駆動能力切替回路２６に出力する。
　通信回路２７は、また、駆動能力切替回路２６からＨレベルの信号ＴＸＳを受けると、ＮＭＯＳトランジスタＭＮ１１がオンの状態になって、バスＭＬＢｕｓ＿ＵのレベルをＬレベルにし、駆動能力切替回路２６が能力切替信号ＤＳＥＬを出力していることを同期ブリッジ回路６に通知する。逆に、バスＭＬＢｕｓ＿ＵのレベルがＬレベルになると、通信回路２７は、バッファ回路ＢＵＦ１がＬレベルの信号ＲＸＳを出力して、他の駆動装置で能力切替信号ＤＳＥＬを出力していることを駆動能力切替回路２６に通知する。
　図７は第１の実施の形態における同期ブリッジ回路の一構成例を示す回路図、図８は同期ブリッジ回路による同期状態を説明する波形図である。
　同期ブリッジ回路６は、プルアップ抵抗Ｒｐｕｌｌおよびレベル変換回路３０を有している。なお、レベル変換回路３０は、Ｕ相、Ｖ相およびＷ相のための３つの回路を有しているが、ここでは、まとめて１つで示している。
　プルアップ抵抗Ｒｐｕｌｌの一方の端子は、電源ＶＰ２の正極端子に接続されて電圧ＶＣＣＬが供給されるラインに接続され、プルアップ抵抗Ｒｐｕｌｌの他方の端子は、共通バスＭＢｕｓ（共通接続部）に接続されている。この共通バスＭＢｕｓには、Ｕ相駆動装置３のローサイド制御回路１４の通信回路２７に接続されたバスＭＬＢｕｓ＿Ｕが接続されている。共通バスＭＢｕｓは、また、Ｖ相駆動装置４のローサイド制御回路に接続されたバスＭＬＢｕｓ＿Ｖ、Ｗ相駆動装置５のローサイド制御回路に接続されたバスＭＬＢｕｓ＿Ｗおよびレベル変換回路３０に接続されている。
　レベル変換回路３０は、Ｕ相駆動装置３のハイサイド制御回路１２に接続されたバスＭＨＢｕｓ＿Ｕと、Ｖ相駆動装置４およびＷ相駆動装置５のハイサイド制御回路に接続されたバスＭＨＢｕｓ＿Ｖ，ＭＨＢｕｓ＿Ｗとに接続されている。レベル変換回路３０は、また、Ｕ相駆動装置３、Ｖ相駆動装置４およびＷ相駆動装置５のハイサイド電源端子ＶＢ＿Ｕ，ＶＢ＿Ｖ，ＶＢ＿Ｗおよびハイサイド基準電位端子ＶＳ＿Ｕ，ＶＳ＿Ｖ，ＶＳ＿Ｗが接続されている。
　この同期ブリッジ回路６によれば、Ｕ相駆動装置３のローサイド制御回路１４と、Ｖ相駆動装置４およびＷ相駆動装置５のローサイド制御回路とは、バスＭＬＢｕｓ＿Ｕ，ＭＬＢｕｓ＿Ｖ，ＭＬＢｕｓ＿Ｗを介して共通バスＭＢｕｓに直接接続されている。Ｕ相駆動装置３のハイサイド制御回路１２と、Ｖ相駆動装置４およびＷ相駆動装置５のハイサイド制御回路とは、バスＭＨＢｕｓ＿Ｕ，ＭＨＢｕｓ＿Ｖ，ＭＨＢｕｓ＿Ｗおよびレベル変換回路３０を介して共通バスＭＢｕｓに接続されている。すなわち、バスＭＬＢｕｓ＿Ｕ，ＭＬＢｕｓ＿Ｖ，ＭＬＢｕｓ＿Ｗとレベル変換回路３０とは、共通バスＭＢｕｓに接続されていることにより、ワイヤードオア回路を構成している。したがって、Ｕ相駆動装置３、Ｖ相駆動装置４およびＷ相駆動装置５が通常動作をしているときには、共通バスＭＢｕｓは、プルアップ抵抗ＲｐｕｌｌによってＨレベルにプルアップされている。また、共通バスＭＢｕｓに接続されているバスのいずれか１つでもＬレベルになると、共通バスＭＢｕｓに接続されているすべてのバスがＬレベルになる。
　次に、駆動能力の切り替えが発生した場合の同期ブリッジ回路６の動作について図８を参照しながら説明する。まず、このパワーモジュール内のすべての電流検出回路または温度検出回路が特定の電流値または特定の温度値を検出していないときには、すべてのバスがＨレベルになっている。
　ここで、時刻ｔ０にて、Ｕ相駆動装置３のローサイド制御回路１４で駆動能力の切り替えが発生したとする。このとき、Ｕ相駆動装置３のローサイドのバスＭＬＢｕｓ＿Ｕは、Ｌレベルに低下するので、これと同時に、共通バスＭＢｕｓ、Ｖ相駆動装置４およびＷ相駆動装置５のバスＭＬＢｕｓ＿Ｖ，ＭＬＢｕｓ＿Ｗのレベルも、Ｌレベルに低下する。この共通バスＭＢｕｓのレベルの低下は、Ｖ相駆動装置４およびＷ相駆動装置５のローサイド制御回路に伝達され、そこで駆動能力の切り替えが行われる。
　この共通バスＭＢｕｓのレベルの低下は、また、レベル変換回路３０およびバスＭＨＢｕｓ＿Ｕ，ＭＨＢｕｓ＿Ｖ，ＭＨＢｕｓ＿Ｗを介してＵ相駆動装置３、Ｖ相駆動装置４およびＷ相駆動装置５のハイサイド制御回路に伝達される。このとき、レベル変換回路３０での信号処理が介在するので、バスＭＨＢｕｓ＿Ｕ，ＭＨＢｕｓ＿Ｖ，ＭＨＢｕｓ＿Ｗのレベル低下は、時刻ｔ０よりも遅れて時刻ｔ１より開始される。このバスＭＨＢｕｓ＿Ｕ，ＭＨＢｕｓ＿Ｖ，ＭＨＢｕｓ＿Ｗのレベル低下がＵ相駆動装置３、Ｖ相駆動装置４およびＷ相駆動装置５のハイサイド制御回路に伝達されると、各ハイサイド制御回路にて駆動能力の切り替えが行われる。
　このように、同期ブリッジ回路６は、すべての相のローサイド制御回路およびハイサイド制御回路に接続されていて、そのうちの１つに駆動能力切替が発生した場合、そのタイミングで残りのすべてで駆動能力切替が一斉に通知される。これにより、すべての相のローサイド制御回路およびハイサイド制御回路の１つに駆動能力切替が発生したときに同期して残りのすべても駆動能力切替が行われるので、相間での駆動能力にアンバランスが発生することがなくなる。
　時刻ｔ２にて、Ｕ相駆動装置３のローサイド制御回路１４で通常の駆動能力が元に戻され、バスＭＬＢｕｓ＿ＵのレベルがＨレベルになると、バスＭＬＢｕｓ＿Ｖ，ＭＬＢｕｓ＿Ｗのレベルも、Ｈレベルに戻される。これに同期し、Ｖ相駆動装置４およびＷ相駆動装置５のローサイド制御回路においても、通常の駆動能力が元に戻される。バスＭＨＢｕｓ＿Ｕ，ＭＨＢｕｓ＿Ｖ，ＭＨＢｕｓ＿Ｗのレベル低下は、時刻ｔ２よりも遅れた時刻ｔ３にＨレベルへの変化が開始され、その後、Ｕ相駆動装置３、Ｖ相駆動装置４およびＷ相駆動装置５のハイサイド制御回路の駆動能力が元に戻される。
　図９は第１の実施の形態における同期ブリッジ回路のレベル変換回路の一構成例を示す回路図、図１０はレベル変換回路による同期状態を説明する波形図である。
　同期ブリッジ回路６のレベル変換回路３０は、Ｕ相レベル変換回路３１、Ｖ相レベル変換回路３２およびＷ相レベル変換回路３３を有している。Ｕ相レベル変換回路３１、Ｖ相レベル変換回路３２およびＷ相レベル変換回路３３は、それぞれ同じ構成を有しているので、ここでは、Ｕ相レベル変換回路３１について説明する。
　Ｕ相レベル変換回路３１は、ハイサイド回路３１ａおよびローサイド回路３１ｂを有している。Ｕ相レベル変換回路３１は、また、共通バスＭＢｕｓおよびバスＭＨＢｕｓ＿Ｕが接続され、ハイサイド電源端子ＶＢ、ハイサイド基準電位端子ＶＳ、ローサイド電源端子ＶＣＣＬおよびグランド端子ＧＮＤを有している。
　ハイサイド回路３１ａは、プルアップ抵抗ＰＵＲ１を有し、その一方の端子は、ハイサイド電源端子ＶＢに接続され、他方の端子は、バスＭＨＢｕｓ＿Ｕおよびスリーステートバッファ回路ＴＢＵＦ１の入力端子に接続されている。スリーステートバッファ回路ＴＢＵＦ１の出力端子は、プルアップ抵抗ＰＵＲ２の一方の端子およびバッファ回路ＢＵＦ２の入力端子に接続されている。プルアップ抵抗ＰＵＲ２の他方の端子は、ハイサイド電源端子ＶＢに接続されている。バッファ回路ＢＵＦ２の出力端子は、高耐圧のＰＭＯＳトランジスタＨＶＰのゲートに接続され、ＰＭＯＳトランジスタＨＶＰのソースは、ハイサイド電源端子ＶＢに接続されている。
　ハイサイド回路３１ａは、また、レベルシフト抵抗ＬＳＲ１を有し、その一方の端子は、ハイサイド電源端子ＶＢに接続され、他方の端子は、インバータ回路ＩＮＶ１の入力端子およびダイオードＤ３のカソードに接続されている。ダイオードＤ３のアノードは、ハイサイド基準電位端子ＶＳに接続されている。インバータ回路ＩＮＶ１の出力端子は、バッファ回路ＢＵＦ３の入力端子およびスリーステートバッファ回路ＴＢＵＦ１の制御端子に接続されている。バッファ回路ＢＵＦ３の出力端子は、ＮＭＯＳトランジスタＭＮ２１のゲートに接続されている。ＮＭＯＳトランジスタＭＮ２１のドレインは、バスＭＨＢｕｓ＿Ｕに接続され、ＮＭＯＳトランジスタＭＮ２１のソースは、ハイサイド基準電位端子ＶＳに接続されている。
　ローサイド回路３１ｂは、スリーステートインバータ回路ＴＩＮＶ１を有し、その入力端子は、共通バスＭＢｕｓに接続され、スリーステートインバータ回路ＴＩＮＶ１の出力端子は、プルダウン抵抗ＰＤＲ１の一方の端子およびバッファ回路ＢＵＦ４の入力端子に接続されている。プルダウン抵抗ＰＤＲ１の他方の端子は、グランドに接続されている。バッファ回路ＢＵＦ４の出力端子は、高耐圧のＮＭＯＳトランジスタＨＶＮのゲートに接続されている。ＮＭＯＳトランジスタＨＶＮのドレインは、ハイサイド回路３１ａのレベルシフト抵抗ＬＳＲ１の他方の端子に接続され、ＮＭＯＳトランジスタＨＶＮのソースは、グランドに接続されている。
　ローサイド回路３１ｂは、また、レベルシフト抵抗ＬＳＲ２を有し、その一方の端子は、ハイサイド回路３１ａのＰＭＯＳトランジスタＨＶＰのドレインと、ツェナーダイオードＺＤのカソードと、バッファ回路ＢＵＦ５の入力端子とに接続されている。ツェナーダイオードＺＤのアノードおよびレベルシフト抵抗ＬＳＲ２の他方の端子は、それぞれグランドに接続されている。バッファ回路ＢＵＦ５の出力端子は、バッファ回路ＢＵＦ６の入力端子およびスリーステートインバータ回路ＴＩＮＶ１の制御端子に接続されている。バッファ回路ＢＵＦ６の出力端子は、ＮＭＯＳトランジスタＭＮ２２のゲートに接続されている。ＮＭＯＳトランジスタＭＮ２２のドレインは、スリーステートインバータ回路ＴＩＮＶ１の入力端子に接続され、ＮＭＯＳトランジスタＭＮ２２のソースは、グランドに接続されている。
　なお、ハイサイド回路３１ａのＰＭＯＳトランジスタＨＶＰとローサイド回路３１ｂのレベルシフト抵抗ＬＳＲ２およびツェナーダイオードＺＤとは、ハイサイド回路３１ａの情報をローサイド回路３１ｂに伝達するレベルダウン回路を構成している。また、ハイサイド回路３１ａのレベルシフト抵抗ＬＳＲ１とローサイド回路３１ｂのＮＭＯＳトランジスタＨＶＮとは、ローサイド回路３１ｂの情報をハイサイド回路３１ａに伝達するレベルアップ回路を構成している。
　以上の構成において、Ｕ相駆動装置３、Ｖ相駆動装置４およびＷ相駆動装置５がいずれも駆動能力の切り替えを行っていない通常動作のとき、図１０に示したように、共通バスＭＢｕｓおよびＵ相駆動装置３のバスＭＨＢｕｓ＿Ｕは、Ｈレベルである。このとき、ローサイド回路３１ｂでは、バッファ回路ＢＵＦ４の入出力の信号ＭＢｕｓ１，ＭＢｕｓ２、バッファ回路ＢＵＦ６の入出力の信号ＭＨＴｘ１，ＭＨＴｘ２およびレベルダウン回路の信号ＭＨＴｘは、Ｌレベルである。ハイサイド回路３１ａでは、バッファ回路ＢＵＦ２の入出力の信号ＭＨＢ１，ＭＨＢ２、バッファ回路ＢＵＦ３の入出力の信号ＭＨＲｘ１，ＭＨＲｘ２およびレベルアップ回路の信号ＭＨＲｘは、Ｈレベルである。
　ここで、たとえば、Ｕ相駆動装置３のローサイド制御回路１４が駆動能力の切り替えを行って共通バスＭＢｕｓがＬレベルになると、Ｕ相レベル変換回路３１のローサイド回路３１ｂでは、スリーステートインバータ回路ＴＩＮＶ１の出力する信号ＭＢｕｓ１がＨレベルになる。その後、バッファ回路ＢＵＦ４もＨレベルの信号ＭＢｕｓ２を出力し、ＮＭＯＳトランジスタＨＶＮをオンの状態にする。これにより、ハイサイド回路３１ａでは、インバータ回路ＩＮＶ１がＬレベルの信号ＭＨＲｘを入力するので、Ｈレベルの信号ＭＨＲｘ１を出力し、バッファ回路ＢＵＦ３がＨレベルの信号ＭＨＲｘ２によりＮＭＯＳトランジスタＭＮ２１をオンの状態にする。このため、バスＭＨＢｕｓ＿Ｕは、Ｌレベルになり、このＬレベルの信号は、ハイサイド制御回路１２の通信回路に伝達され、駆動能力の切り替えが行われる。このとき、ハイサイド回路３１ａのスリーステートバッファ回路ＴＢＵＦ１は、その制御端子にＨレベルの信号が入力されていて出力がハイインピーダンスになっており、バスＭＨＢｕｓ＿Ｕの論理レベルの変化をバッファ回路ＢＵＦ２に伝達することはない。
　その後、駆動能力の切り替えを行ったローサイド制御回路１４が駆動能力を通常に戻して共通バスＭＢｕｓがＨレベルに戻ると、ＮＭＯＳトランジスタＨＶＮは、オフの状態になり、ローサイド回路３１ｂからハイサイド回路３１ａへの情報伝達が停止される。
　一方、たとえば、Ｕ相駆動装置３のハイサイド制御回路１２が駆動能力の切り替えを行ってバスＭＨＢｕｓ＿ＵがＬレベルになると、Ｕ相レベル変換回路３１のハイサイド回路３１ａでは、スリーステートバッファ回路ＴＢＵＦ１がＬレベルの信号ＭＨＢ１を出力する。その後、バッファ回路ＢＵＦ２もＬレベルの信号ＭＨＢ２を出力し、ＰＭＯＳトランジスタＨＶＰをオンの状態にする。これにより、ローサイド回路３１ｂでは、バッファ回路ＢＵＦ５がＨレベルの信号ＭＨＴｘを入力するので、Ｈレベルの信号ＭＨＴｘ１を出力し、バッファ回路ＢＵＦ６がＨレベルの信号ＭＨＴｘ２によりＮＭＯＳトランジスタＭＮ２２をオンの状態にする。このため、共通バスＭＢｕｓは、Ｌレベルになり、このＬレベルの信号は、ローサイド制御回路１４の通信回路２７に伝達される。このとき、ローサイド回路３１ｂのスリーステートインバータ回路ＴＩＮＶ１は、その制御端子にＨレベルの信号が入力されていて出力がハイインピーダンスになっており、共通バスＭＢｕｓの論理レベルの変化をバッファ回路ＢＵＦ４に伝達することはない。
　その後、駆動能力の切り替えを行ったハイサイド制御回路１２が駆動能力を通常に戻してバスＭＨＢｕｓ＿ＵがＨレベルに戻ると、ＰＭＯＳトランジスタＨＶＰは、オフの状態になり、ハイサイド回路３１ａからローサイド回路３１ｂへの情報伝達が停止される。
　＜第２の実施の形態＞
　図１１は第２の実施の形態における同期ブリッジ回路のレベル変換回路の一構成例を示す回路図である。なお、この図１１において、図９に示した構成要素と同じ構成要素については同じ符号を付してその詳細な説明は省略する。
　第２の実施の形態に係るパワーモジュールは、第１の実施の形態に係るパワーモジュールと比較して同期ブリッジ回路６のレベル変換回路３０だけを変更している。第２の実施の形態に係るパワーモジュールにおいて、同期ブリッジ回路６のレベル変換回路３０は、Ｕ相レベル変換回路３４、Ｖ相レベル変換回路３５およびＷ相レベル変換回路３６を有している。Ｕ相レベル変換回路３４、Ｖ相レベル変換回路３５およびＷ相レベル変換回路３６は、それぞれ同じ構成を有しているので、ここでは、Ｕ相レベル変換回路３４について説明する。
　このＵ相レベル変換回路３４は、ハイサイド回路３４ａおよびローサイド回路３４ｂを有している。Ｕ相レベル変換回路３４は、また、ハイサイド回路３４ａとローサイド回路３４ｂとの間で双方向の信号伝達を行うフォトカプラ駆動回路３４ｃを有している。
　このフォトカプラ駆動回路３４ｃは、ローサイド回路３４ｂのバッファ回路ＢＵＦ４が出力する信号ＭＢｕｓ２をハイサイド回路３４ａのインバータ回路ＩＮＶ１の入力端子に供給するレベルアップ回路を有している。フォトカプラ駆動回路３４ｃは、また、ハイサイド回路３４ａのバッファ回路ＢＵＦ２が出力する信号ＭＨＢ２をローサイド回路３４ｂのインバータ回路ＩＮＶ２の入力端子に供給するレベルダウン回路を有している。レベルアップ回路およびレベルダウン回路は、フォトカプラのようなアイソレーション素子で構成されている。
　このＵ相レベル変換回路３４によれば、ハイサイド回路３４ａとローサイド回路３４ｂとの間の信号伝達をフォトカプラ駆動回路３４ｃで行っている以外、第１の実施の形態でのＵ相レベル変換回路３１と同じ動作をしている。
　＜第３の実施の形態＞
　図１２は第３の実施の形態における同期ブリッジ回路のレベル変換回路の一構成例を示す回路図である。なお、この図１２において、図１１に示した構成要素と同じ構成要素については同じ符号を付してその詳細な説明は省略する。
　第３の実施の形態に係るパワーモジュールは、第２の実施の形態に係るパワーモジュールと比較して同期ブリッジ回路６のレベル変換回路３０だけを変更している。第３の実施の形態のレベル変換回路３０は、Ｕ相レベル変換回路３７、Ｖ相レベル変換回路３８およびＷ相レベル変換回路３９を有している。Ｕ相レベル変換回路３７、Ｖ相レベル変換回路３８およびＷ相レベル変換回路３９は、それぞれ同じ構成を有しているので、ここでは、Ｕ相レベル変換回路３７について説明する。
　このＵ相レベル変換回路３７は、ハイサイド回路３７ａおよびローサイド回路３７ｂを有し、これらの間には、アイソレーション素子で構成されたアイソレータ駆動回路３７ｃが配置されている。
　アイソレータ駆動回路３７ｃは、ローサイド回路３７ｂのバッファ回路ＢＵＦ４が出力する信号ＭＢｕｓ２をハイサイド回路３７ａのインバータ回路ＩＮＶ１の入力端子に供給するレベルアップ回路を有している。アイソレータ駆動回路３７ｃは、また、ハイサイド回路３７ａのバッファ回路ＢＵＦ２が出力する信号ＭＨＢ２をローサイド回路３７ｂのバッファ回路ＢＵＦ５の入力端子に供給するレベルダウン回路を有している。レベルアップ回路およびレベルダウン回路は、それぞれトランスのようなアイソレーション素子で構成されている。
　このＵ相レベル変換回路３７によれば、ハイサイド回路３７ａとローサイド回路３７ｂとの間の信号伝達をアイソレータ駆動回路３７ｃで行っている以外、第１の実施の形態でのＵ相レベル変換回路３１と同じ動作をしている。
　＜第４の実施の形態＞
　図１３は第４の実施の形態における同期ブリッジ回路のレベル変換回路の一構成例を示す回路図である。なお、この図１３において、図１１に示した構成要素と同じ構成要素については同じ符号を付してその詳細な説明は省略する。
　第４の実施の形態に係るパワーモジュールでは、同期ブリッジ回路６のレベル変換回路３０は、Ｕ相レベル変換回路４０、Ｖ相レベル変換回路４１およびＷ相レベル変換回路４２を有している。Ｕ相レベル変換回路４０、Ｖ相レベル変換回路４１およびＷ相レベル変換回路４２は、それぞれ同じ構成を有しているので、ここでは、Ｕ相レベル変換回路４０について説明する。
　このＵ相レベル変換回路４０は、ハイサイド回路４０ａおよびローサイド回路４０ｂをレベルアップ回路およびレベルダウン回路のようなレベルシフト回路を用いないで直結している。したがって、この第４の実施の形態に係るパワーモジュールは、ハイサイド駆動素子１１およびローサイド駆動素子１３からなるハーフブリッジ出力回路に印加する電源８の電圧が低い場合に有用である。
　このＵ相レベル変換回路４０は、ローサイド回路４０ｂのバッファ回路ＢＵＦ４の出力端子は、ハイサイド回路４０ａのインバータ回路ＩＮＶ１の入力端子に接続され、バッファ回路ＢＵＦ４が出力する信号ＭＨＲｘをインバータ回路ＩＮＶ１に直接供給する。Ｕ相レベル変換回路４０は、また、ハイサイド回路４０ａのバッファ回路ＢＵＦ２の出力端子は、ローサイド回路４０ｂのインバータ回路ＩＮＶ２の入力端子に接続され、バッファ回路ＢＵＦ２が出力する信号ＭＨＴｘをインバータ回路ＩＮＶ２に直接供給する。
　このＵ相レベル変換回路４０によれば、ハイサイド回路４０ａとローサイド回路４０ｂとの間の信号伝達を直接行っている以外、第１の実施の形態でのＵ相レベル変換回路３１と同じ動作をしている。
　上記については単に本発明の原理を示すものである。さらに、多数の変形、変更が当業者にとって可能であり、本発明は上記に示し、説明した正確な構成および応用例に限定されるものではなく、対応するすべての変形例および均等物は、添付の請求項およびその均等物による本発明の範囲とみなされる。
　２　ＩＰＭ
　３　Ｕ相駆動装置
　４　Ｖ相駆動装置
　５　Ｗ相駆動装置
　６　同期ブリッジ回路
　７　負荷
　８　電源
　１１　ハイサイド駆動素子
　１２　ハイサイド制御回路
　１３　ローサイド駆動素子
　１４　ローサイド制御回路
　２１　入力回路
　２２　制御回路
　２３　駆動能力切替機能付駆動回路
　２４　電流検出回路
　２５　温度検出回路
　２６　駆動能力切替回路
　２７　通信回路
　３０　レベル変換回路
　３１　Ｕ相レベル変換回路
　３１ａ　ハイサイド回路
　３１ｂ　ローサイド回路
　３２　Ｖ相レベル変換回路
　３３　Ｗ相レベル変換回路
　３４　Ｕ相レベル変換回路
　３４ａ　ハイサイド回路
　３４ｂ　ローサイド回路
　３４ｃ　フォトカプラ駆動回路
　３５　Ｖ相レベル変換回路
　３６　Ｗ相レベル変換回路
　３７　Ｕ相レベル変換回路
　３７ａ　ハイサイド回路
　３７ｂ　ローサイド回路
　３７ｃ　アイソレータ駆動回路
　３８　Ｖ相レベル変換回路
　３９　Ｗ相レベル変換回路
　４０　Ｕ相レベル変換回路
　４０ａ　ハイサイド回路
　４０ｂ　ローサイド回路
　４１　Ｖ相レベル変換回路
　４２　Ｗ相レベル変換回路
　ＡＮＤ１　アンド回路
　ＢＵＦ１，ＢＵＦ２，ＢＵＦ３，ＢＵＦ４，ＢＵＦ５，ＢＵＦ６　バッファ回路
　Ｄ１，Ｄ２，Ｄ３　ダイオード
　ＦＷＤ１，ＦＷＤ２　フリーホイリングダイオード
　ＧＮＤ　グランド端子
　ＨＶＮ　ＮＭＯＳトランジスタ
　ＨＶＰ　ＰＭＯＳトランジスタ
　ＩＮＶ１，ＩＮＶ２　インバータ回路
　ＬＳＲ１，ＬＳＲ２　レベルシフト抵抗
　ＭＢｕｓ　共通バス
　ＭＨＢｕｓ＿Ｕ，ＭＨＢｕｓ＿Ｖ，ＭＨＢｕｓ＿Ｗ，ＭＬＢｕｓ＿Ｕ，ＭＬＢｕｓ＿Ｖ，ＭＬＢｕｓ＿Ｗ　バス
　ＭＮ１，ＭＮ２，ＭＮ１１，ＭＮ２１，ＭＮ２２　ＮＭＯＳトランジスタ
　ＭＰ１，ＭＰ２　ＰＭＯＳトランジスタ
　ＮＡＮＤ１　ナンド回路
　ＯＲ１，ＯＲ２　オア回路
　ＯＵＴ　出力端子
　ＰＤＲ１　プルダウン抵抗
　ＰＵＲ１，ＰＵＲ２，Ｒｐｕｌｌ　プルアップ抵抗
　ＴＢＵＦ１　スリーステートバッファ回路
　ＴＩＮＶ１　スリーステートインバータ回路
　ＶＢ，ＶＢ＿Ｕ，ＶＢ＿Ｖ，ＶＢ＿Ｗ　ハイサイド電源端子
　ＶＣＣＬ　ローサイド電源端子
　ＶＰ１，ＶＰ２　電源
　ＶＳ，ＶＳ＿Ｕ，ＶＳ＿Ｖ，ＶＳ＿Ｗ　ハイサイド基準電位端子
　ＸＤ１，ＸＤ２　スイッチング素子
　ＺＤ　ツェナーダイオード

Claims (16)

  1. 　負荷を駆動するハイサイド駆動素子およびローサイド駆動素子と、
    　前記ハイサイド駆動素子を制御するハイサイド制御回路と、
    　前記ローサイド駆動素子を制御するローサイド制御回路と、
    　を有する駆動装置を複数備え、
    　前記ハイサイド制御回路および前記ローサイド制御回路は、それぞれ、前記ハイサイド駆動素子および前記ローサイド駆動素子の異常状態を検出する異常検出回路と、前記ハイサイド駆動素子および前記ローサイド駆動素子の駆動能力を切り替える能力切替機能付駆動回路と、前記異常検出回路が異常状態を検出したとき前記能力切替機能付駆動回路の駆動能力を切り替える駆動能力切替回路とを有しているパワーモジュールであって、
    　複数の前記異常検出回路のいずれかが異常状態を検出したとき、すべての前記能力切替機能付駆動回路は、前記ハイサイド駆動素子および前記ローサイド駆動素子の駆動能力を切り替える、パワーモジュール。
  2. 　複数の前記駆動装置の前記ハイサイド制御回路および前記ローサイド制御回路に接続された同期ブリッジ回路を備え、前記異常検出回路のいずれかが異常状態を検出したとき、異常状態を検出した前記異常検出回路を有する前記ハイサイド制御回路または前記ローサイド制御回路を除くすべての前記ハイサイド制御回路および前記ローサイド制御回路に対し、異常状態の検出を前記同期ブリッジ回路を介して通知する、請求項１記載のパワーモジュール。
  3. 　前記ハイサイド制御回路および前記ローサイド制御回路は、前記異常検出回路が前記ハイサイド駆動素子または前記ローサイド駆動素子の異常状態を検出したとき異常状態の検出を前記同期ブリッジ回路に送信するとともに他の前記ハイサイド制御回路および前記ローサイド制御回路の１つが検出した異常状態を前記同期ブリッジ回路から受信する通信回路を有している、請求項２記載のパワーモジュール。
  4. 　前記同期ブリッジ回路は、すべての前記通信回路に接続された共通接続部を有し、通常動作のときに前記共通接続部が第１の電圧レベルに維持され、前記ハイサイド制御回路および前記ローサイド制御回路の１つから異常状態の検出が送信されてきたとき前記共通接続部が第２の電圧レベルに切り替えられて異常状態の検出を送信した前記ハイサイド制御回路または前記ローサイド制御回路を除くすべての前記ハイサイド制御回路および前記ローサイド制御回路へ異常状態の検出を通知する、請求項３記載のパワーモジュール。
  5. 　前記同期ブリッジ回路は、一端が前記共通接続部に接続され他端が前記ローサイド制御回路の電源に接続されたプルアップ抵抗を有し、前記共通接続部の電位を前記電源の電圧である前記第１の電圧レベルに設定している、請求項４記載のパワーモジュール。
  6. 　前記通信回路は、前記第１の電圧レベルまたは前記第２の電圧レベルの信号を受けて前記駆動能力切替回路に伝達するバッファ回路と、異常状態の検出を受けて前記共通接続部の電位を前記第１の電圧レベルから前記第２の電圧レベルに切り換えるスイッチ素子とを有している、請求項４記載のパワーモジュール。
  7. 　前記同期ブリッジ回路は、前記共通接続部と前記ハイサイド制御回路の前記通信回路との間にレベル変換回路を有している、請求項４記載のパワーモジュール。
  8. 　前記レベル変換回路は、前記ハイサイド制御回路の前記通信回路に接続されてハイサイド情報を扱うハイサイド回路と前記共通接続部に接続されてローサイド情報を扱うローサイド回路とを有し、前記ハイサイド回路および前記ローサイド回路は、前記ハイサイド情報および前記ローサイド情報を相互に伝達するよう構成した、請求項７記載のパワーモジュール。
  9. 　前記ハイサイド回路は、前記ハイサイド情報を前記ローサイド回路へ伝達するとともに前記ローサイド回路から前記ローサイド情報が伝達されているときには、前記ハイサイド情報の前記ローサイド回路への伝達を停止し、前記ローサイド回路は、前記ローサイド情報を前記ハイサイド回路へ伝達するとともに前記ハイサイド回路から前記ハイサイド情報が伝達されているときには、前記ローサイド情報の前記ローサイド回路への伝達を停止するようにした、請求項８記載のパワーモジュール。
  10. 　前記ハイサイド回路と前記ローサイド回路との間に、前記ローサイド情報をレベルアップするレベルアップ回路と前記ハイサイド情報をレベルダウンするレベルダウン回路とを有している、請求項９記載のパワーモジュール。
  11. 　前記レベルアップ回路は、前記ローサイド情報によって制御される第１の高耐圧トランジスタと一端が前記ハイサイド制御回路の電源に接続され他端が前記第１の高耐圧トランジスタに接続された第１のレベルシフト抵抗とを有し、前記レベルダウン回路は、前記ハイサイド情報によって制御される第２の高耐圧トランジスタと一端が前記ローサイド制御回路のグランドに接続され他端が前記第２の高耐圧トランジスタに接続された第２のレベルシフト抵抗とを有している、請求項１０記載のパワーモジュール。
  12. 　前記レベルアップ回路は、前記ローサイド情報を前記ハイサイド回路に伝達する第１のアイソレーション素子と、前記ハイサイド情報を前記ローサイド回路に伝達する第２のアイソレーション素子と、を有している、請求項１０記載のパワーモジュール。
  13. 　前記異常検出回路は、前記ハイサイド駆動素子または前記ローサイド駆動素子の過電流状態を検出する電流検出回路を有し、前記電流検出回路が過電流状態を検出したとき前記駆動能力切替回路が前記能力切替機能付駆動回路の駆動能力を切り替える、請求項１記載のパワーモジュール。
  14. 　前記異常検出回路は、前記ハイサイド駆動素子または前記ローサイド駆動素子の過熱状態を検出する温度検出回路を有し、前記温度検出回路が過熱状態を検出したとき前記駆動能力切替回路が前記能力切替機能付駆動回路の駆動能力を切り替える、請求項１記載のパワーモジュール。
  15. 　ローサイド制御回路の異常を表すローサイド情報をハイサイド制御回路に伝達する第１の伝達回路と、前記ハイサイド制御回路の異常を表すハイサイド情報を前記ローサイド制御回路に伝達する第２の伝達回路とを備え、
    　前記第１の伝達回路は、前記第２の伝達回路が前記ハイサイド情報を伝達しているとき前記ローサイド情報の伝達を停止し、
    　前記第２の伝達回路は、前記第１の伝達回路が前記ローサイド情報を伝達しているとき前記ハイサイド情報の伝達を停止するようにした、
    　パワーモジュールのレベル変換回路。
  16. 　前記第１の伝達回路は、前記ローサイド情報をレベルアップするレベルアップ回路を有し、前記第２の伝達回路は、前記ハイサイド情報をレベルダウンするレベルダウン回路を有している、請求項１５記載のパワーモジュールのレベル変換回路。
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