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WO2020039996A1 - メモリセル及びｃｍｏｓインバータ回路 - Google Patents

メモリセル及びｃｍｏｓインバータ回路 Download PDF

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WO2020039996A1
WO2020039996A1 PCT/JP2019/031825 JP2019031825W WO2020039996A1 WO 2020039996 A1 WO2020039996 A1 WO 2020039996A1 JP 2019031825 W JP2019031825 W JP 2019031825W WO 2020039996 A1 WO2020039996 A1 WO 2020039996A1
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WO
WIPO (PCT)
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transistor
region
drain region
source
memory cell
Prior art date
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Ceased
Application number
PCT/JP2019/031825
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English (en)
French (fr)
Inventor
冨田　学
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Sony Semiconductor Solutions Corp
Original Assignee
Sony Semiconductor Solutions Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sony Semiconductor Solutions Corp filed Critical Sony Semiconductor Solutions Corp
Priority to US17/266,716 priority Critical patent/US12063765B2/en
Priority to CN201980053455.0A priority patent/CN112585741A/zh
Priority to DE112019004178.9T priority patent/DE112019004178T5/de
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    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B82—NANOTECHNOLOGY
    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y10/00—Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic

Definitions

  • the present disclosure relates to a memory cell, specifically, a memory cell composed of SRAM (Static Random Access Memory) and a CMOS inverter circuit.
  • SRAM Static Random Access Memory
  • CMOS inverter circuit a memory cell composed of SRAM (Static Random Access Memory) and a CMOS inverter circuit.
  • a semiconductor device including a pMOS transistor having a channel formation region made of nanowires or nanotubes and a CMOS inverter circuit made up of nMOS transistors is well known from, for example, JP-A-2008-205168.
  • the drains of the nMOS transistor and the pMOS transistor are formed of an n-type impurity region and a p-type impurity region formed on the surface of the semiconductor substrate, respectively.
  • Ohmic connection is established between the impurity region and the n-type impurity region via a connection region that ohmic-connects the n-type impurity region and the p-type impurity region, and the nanowires or nanotubes stand on the n-type impurity region and the p-type impurity region, respectively.
  • the sources of the nMOS transistor and the pMOS transistor are formed at the upper end of the nanowire or the nanotube, and the gate electrodes of the nMOS transistor and the pMOS transistor are connected by a gate electrode wiring.
  • the gate electrode is formed of a conductive thin film that covers the periphery of the nanowire or the nanotube via the gate insulating film, and the gate electrode wiring extends from the gate electrode, and the via connected to the gate electrode wiring is formed on the gate electrode wiring. Are formed.
  • FIGS. 52A and 52B This patent publication also discloses an SRAM memory cell including the CMOS inverter circuit.
  • FIG. 52A or FIG. 10B of this patent publication a part of the gate electrode wirings 15A, 15B, 15C and 15D is formed in an oblique direction.
  • an object of the present disclosure is to provide a memory cell capable of further reducing the area or reducing the number of wiring layers, and a CMOS inverter circuit forming the memory cell. It is in.
  • a flip-flop circuit including a first CMOS inverter circuit and a second inverter circuit, and a memory cell including two transfer transistors
  • a drain region, a channel formation region, and a source region are stacked
  • a first A transistor including a pMOS transistor including a gate electrode layer, and a drain region, a channel formation region, and a source region are stacked
  • a first B transistor comprising an nMOS transistor having a gate electrode layer
  • In the second CMOS inverter circuit a drain region, a channel formation region, and a source region are stacked, a second A transistor including a pMOS transistor including a gate electrode layer, and a drain region, a channel formation region, and a source region are stacked
  • a second B transistor including an nMOS transistor having a gate electrode layer are stacked
  • Each of the transfer transistors includes one source / drain region, a channel forming region, and the other
  • a gate electrode layer (second gate electrode layer) common to the second A transistor and the second B transistor is connected to the first drain region / connection through a second gate electrode / connection,
  • the source region of the first A transistor and the source region of the second A transistor are connected to a common first power supply line,
  • the source region of the first B transistor and the source region of the second B transistor are connected to a common second power supply line.
  • CMOS inverter circuit including a drain region, a channel formation region, and a source region and having a gate electrode layer, and a CMOS including a drain region, a channel formation region and a source region, and an nMOS transistor having a gate electrode layer.
  • An inverter circuit The drain region of the pMOS transistor and the drain region of the nMOS transistor are connected to a common drain region / connection, A gate electrode layer common to the pMOS transistor and the nMOS transistor is connected to a common gate wiring portion formed on the base via the gate electrode / connection portion, The source region of the pMOS transistor is connected to the first power line, The source region of the nMOS transistor is connected to the second power line.
  • FIG. 1 is a schematic perspective view of a part of the memory cell according to the first embodiment.
  • FIG. 2 is an equivalent circuit diagram of the memory cell according to the first embodiment.
  • 3A and 3B are a schematic perspective view of a part of the CMOS inverter circuit according to the first embodiment and an equivalent circuit diagram of the CMOS inverter circuit according to the first embodiment.
  • 4A, 4B, and 4C are schematic partial cross-sectional views of the memory cell of Example 1 along arrows AA, BB, and CC in FIGS. 1 and 5.
  • FIG. 5 is a conceptual diagram of an arrangement state of components constituting the memory cell of the first embodiment when the memory cell of the first embodiment is cut along a virtual horizontal plane including an arrow AA in FIG. 4A.
  • FIG. 5 is a conceptual diagram of an arrangement state of components constituting the memory cell of the first embodiment when the memory cell of the first embodiment is cut along a virtual horizontal plane including an arrow AA in FIG. 4A.
  • FIG. 6 is a conceptual diagram of an arrangement state of components constituting the memory cell of the first embodiment when the memory cell of the first embodiment is cut along a virtual horizontal plane including an arrow BB in FIG. 4A.
  • FIG. 7 is a conceptual diagram of an arrangement state of components constituting the memory cell of the first embodiment when the memory cell of the first embodiment is cut along a virtual horizontal plane including an arrow CC in FIG. 4A.
  • FIG. 8 is a conceptual diagram of an arrangement state of components constituting the memory cell of the first embodiment when the memory cell of the first embodiment is cut along a virtual horizontal plane including an arrow DD in FIG. 4A.
  • FIG. 9 is a conceptual diagram of an arrangement state of components constituting the memory cell of the first embodiment when the memory cell of the first embodiment is cut along a virtual horizontal plane including arrows EE in FIG. 4A.
  • FIG. 10 is a conceptual diagram of an arrangement state of components constituting the memory cell of the first embodiment when the memory cell of the first embodiment is cut along a virtual horizontal plane including an arrow FF in FIG. 4A.
  • FIG. 11 is an arrangement of components constituting a first modification of the memory cell of the first embodiment when the first modification of the memory cell of the first embodiment is cut along a virtual horizontal plane including an arrow AA in FIG. 4A.
  • It is a conceptual diagram of a state, and is the same conceptual diagram as FIG. FIG.
  • FIG. 12 is an arrangement of components constituting a second modification of the memory cell of the first embodiment when the second modification of the memory cell of the first embodiment is cut along a virtual horizontal plane including an arrow AA in FIG. 4A.
  • FIG. 13A and 13B are schematic partial cross-sectional views of the memory cell according to the second embodiment, taken along arrows AA and BB in FIG.
  • FIG. 14 is an equivalent circuit diagram of the memory cell of the second embodiment.
  • FIG. 15 is a conceptual diagram of an arrangement state of components constituting the memory cell of the second embodiment when the memory cell of the second embodiment is cut along a virtual horizontal plane including an arrow AA in FIG. 13A.
  • FIG. 15 is a conceptual diagram of an arrangement state of components constituting the memory cell of the second embodiment when the memory cell of the second embodiment is cut along a virtual horizontal plane including an arrow AA in FIG. 13A.
  • FIG. 16 is a conceptual diagram of an arrangement state of components constituting the memory cell of the second embodiment when the memory cell of the second embodiment is cut along a virtual horizontal plane including an arrow BB in FIG. 13A.
  • FIG. 17 is a conceptual diagram of an arrangement state of components constituting the memory cell of the second embodiment when the memory cell of the second embodiment is cut along a virtual horizontal plane including an arrow CC in FIG. 13A.
  • FIG. 18 is a conceptual diagram of an arrangement state of components constituting the memory cell of the second embodiment when the memory cell of the second embodiment is cut along a virtual horizontal plane including an arrow DD in FIG. 13A.
  • FIG. 19 is a conceptual diagram of an arrangement state of components constituting the memory cell of the second embodiment when the memory cell of the second embodiment is cut along a virtual horizontal plane including an arrow EE in FIG. 13A.
  • FIG. 20 is a conceptual diagram of an arrangement state of components constituting the memory cell of the second embodiment when the memory cell of the second embodiment is cut along a virtual horizontal plane including an arrow FF in FIG. 13A.
  • 21A, 21B, and 21C are schematic partial cross-sectional views of the memory cell of Example 3 along arrows AA, BB, and CC in FIG.
  • FIGS. 22A and 22B are schematic partial cross-sectional views of the memory cell of Example 3 along arrows DD and EE in FIG.
  • FIG. 23 is an equivalent circuit diagram of the memory cell of the third embodiment.
  • FIG. 24 is a conceptual diagram of an arrangement state of components constituting the memory cell of the third embodiment when the memory cell of the third embodiment is cut along a virtual horizontal plane including an arrow AA in FIG. 21A.
  • FIG. 25 is a conceptual diagram of an arrangement state of components constituting the memory cell of the third embodiment when the memory cell of the third embodiment is cut along a virtual horizontal plane including an arrow BB in FIG. 21A.
  • FIG. 26 is a conceptual diagram of an arrangement state of components constituting the memory cell of the third embodiment when the memory cell of the third embodiment is cut along a virtual horizontal plane including an arrow CC in FIG. 21A.
  • FIG. 24 is a conceptual diagram of an arrangement state of components constituting the memory cell of the third embodiment when the memory cell of the third embodiment is cut along a virtual horizontal plane including an arrow AA in FIG. 21A.
  • FIG. 25 is a conceptual diagram of an arrangement state of components constituting the memory cell of the third embodiment when the memory cell of the third embodiment is cut along a virtual horizontal plane including an
  • FIG. 27 is a conceptual diagram of an arrangement state of components constituting the memory cell of the third embodiment when the memory cell of the third embodiment is cut along a virtual horizontal plane including an arrow DD in FIG. 21A.
  • FIG. 28 is a conceptual diagram of an arrangement state of components constituting the memory cell of the third embodiment when the memory cell of the third embodiment is cut along a virtual horizontal plane including arrows EE in FIG. 21A.
  • FIG. 29 is an arrangement of components constituting a first modification of the memory cell of the third embodiment when the first modification of the memory cell of the third embodiment is cut along a virtual horizontal plane including an arrow AA in FIG. 25A. It is a conceptual diagram of a state.
  • FIG. 30A and 30B are schematic partial cross-sectional views of the memory cell of Example 4 along arrows AA and BB in FIG.
  • FIG. 31 is an equivalent circuit diagram of the memory cell of the fourth embodiment.
  • FIG. 32 is a conceptual diagram of an arrangement state of components constituting the memory cell of the fourth embodiment when the memory cell of the fourth embodiment is cut along a virtual horizontal plane including an arrow AA in FIG. 30A.
  • FIG. 33 is a conceptual diagram of an arrangement state of components constituting the memory cell of the fourth embodiment when the memory cell of the fourth embodiment is cut along a virtual horizontal plane including an arrow BB in FIG. 30A.
  • FIG. 32 is a conceptual diagram of an arrangement state of components constituting the memory cell of the fourth embodiment when the memory cell of the fourth embodiment is cut along a virtual horizontal plane including an arrow BB in FIG. 30A.
  • FIG. 34 is a conceptual diagram of an arrangement state of components constituting the memory cell of the fourth embodiment when the memory cell of the fourth embodiment is cut along a virtual horizontal plane including an arrow CC in FIG. 30A.
  • FIG. 35 is a conceptual diagram of an arrangement state of components constituting the memory cell of the fourth embodiment when the memory cell of the fourth embodiment is cut along a virtual horizontal plane including an arrow DD in FIG. 30A.
  • FIG. 36 is a conceptual diagram of an arrangement state of components constituting the memory cell of the fourth embodiment when the memory cell of the fourth embodiment is cut along a virtual horizontal plane including an arrow EE in FIG. 30A.
  • FIG. 35 is a conceptual diagram of an arrangement state of components constituting the memory cell of the fourth embodiment when the memory cell of the fourth embodiment is cut along a virtual horizontal plane including an arrow EE in FIG. 30A.
  • FIG. 37 is a conceptual diagram of an arrangement state of components constituting the memory cell of the fourth embodiment when the memory cell of the fourth embodiment is cut along a virtual horizontal plane including an arrow FF in FIG. 30A.
  • 38A, 38B, and 38C are schematic partial cross-sectional views taken along arrows AA, BB, and CC of FIG. 39 of the third modification of the memory cell of the first embodiment. is there.
  • FIG. 39 shows an arrangement of components constituting a third modification of the memory cell of the first embodiment when the third modification of the memory cell of the first embodiment is cut along a virtual horizontal plane including an arrow AA in FIG. 38A. It is a conceptual diagram of a state.
  • FIG. 39 shows an arrangement of components constituting a third modification of the memory cell of the first embodiment when the third modification of the memory cell of the first embodiment is cut along a virtual horizontal plane including an arrow AA in FIG. 38A. It is a conceptual diagram of a state.
  • FIG. 39 shows an arrangement of components constituting a third modification
  • FIG. 40 is an arrangement of components constituting a third modification of the memory cell of the first embodiment when the third modification of the memory cell of the first embodiment is cut along a virtual horizontal plane including an arrow BB in FIG. 38A. It is a conceptual diagram of a state.
  • FIG. 41 is an arrangement of components constituting a third modification of the memory cell of the first embodiment when the third modification of the memory cell of the first embodiment is cut along a virtual horizontal plane including arrows CC in FIG. 38A. It is a conceptual diagram of a state.
  • FIG. 42 is an arrangement of components constituting a third modification of the memory cell of the first embodiment when the third modification of the memory cell of the first embodiment is cut along a virtual horizontal plane including an arrow DD in FIG. 38A.
  • FIG. 43 is an arrangement of components constituting a third modification of the memory cell of the first embodiment when the third modification of the memory cell of the first embodiment is cut along a virtual horizontal plane including arrows EE in FIG. 38A.
  • FIG. 44 is an arrangement of components constituting a third modification of the memory cell of the first embodiment when the third modification of the memory cell of the first embodiment is cut along a virtual horizontal plane including arrows FF in FIG. 38A.
  • FIG. 45 shows a third modification of the memory cell of the first embodiment when the third modification of the memory cell of the first embodiment is cut along a virtual horizontal plane similar to the virtual horizontal plane including arrow AA in FIG.
  • FIG. 3 is a conceptual diagram of an arrangement state of components to be performed.
  • FIG. 46 shows a third modification of the memory cell according to the first embodiment when the third modification of the memory cell according to the first embodiment is cut along a virtual horizontal plane similar to the virtual horizontal plane including arrow BB in FIG. 38A.
  • FIG. 3 is a conceptual diagram of an arrangement state of components to be performed.
  • FIG. 47 shows a third modification of the memory cell according to the first embodiment when the third modification of the memory cell according to the first embodiment is cut along a virtual horizontal plane similar to the virtual horizontal plane including arrows CC in FIG. 38A.
  • FIG. 3 is a conceptual diagram of an arrangement state of components to be performed.
  • FIG. 46 shows a third modification of the memory cell according to the first embodiment when the third modification of the memory cell according to the first embodiment is cut along a virtual horizontal plane similar to the virtual horizontal plane including arrows CC in FIG. 38A.
  • FIG. 3 is a conceptual diagram of an arrangement state of components to be performed.
  • FIG. 48 shows a third modification of the memory cell of the first embodiment when the third modification of the memory cell of the first embodiment is cut along a virtual horizontal plane similar to the virtual horizontal plane including arrows DD in FIG. 38A.
  • FIG. 3 is a conceptual diagram of an arrangement state of components to be performed.
  • FIG. 49 shows a third modification of the memory cell of the first embodiment when the third modification of the memory cell of the first embodiment is cut along a virtual horizontal plane similar to the virtual horizontal plane including arrows EE in FIG. 38A.
  • FIG. 3 is a conceptual diagram of an arrangement state of components to be performed.
  • FIG. 50 shows a third modification of the memory cell of the first embodiment when the third modification of the memory cell of the first embodiment is cut along a virtual horizontal plane similar to the virtual horizontal plane including arrow FF in FIG.
  • FIG. 3 is a conceptual diagram of an arrangement state of components to be performed.
  • FIG. 51 shows an arrangement state of components constituting the first modification of the memory cell of the second embodiment when the first modification of the memory cell of the second embodiment is cut along the same virtual horizontal plane as that shown in FIG. It is a conceptual diagram.
  • 52A and 52B are schematic diagrams for explaining the size of the SRAM memory cell disclosed in Japanese Patent Application Laid-Open No. 2008-205168.
  • Example 1 memory cell and CMOS inverter circuit of the present disclosure, memory cell of the first embodiment of the present disclosure, memory cell of the first configuration of the present disclosure
  • Example 2 Modification of Example 1, memory cell of first mode of the present disclosure, memory cell of second configuration of the present disclosure
  • Example 3 another modification of Example 1, a memory cell according to the second embodiment of the present disclosure, and a memory cell according to the first configuration of the present disclosure
  • Example 4 Modification of Example 2, Memory Cell of Second Embodiment of Present Disclosure, Memory Cell of Second Configuration of Present Disclosure
  • the drain regions of the first A transistor, the first B transistor, the second A transistor, and the second B transistor, and one source / drain region of the first transfer transistor and the second transfer transistor are formed on a base (specifically, a base).
  • the first drain region / connecting portion and the second drain region / connecting portion may be formed on a base (specifically, a top surface portion of the base).
  • the memory cell of the present disclosure having such a form may be referred to as a “memory cell of the first embodiment of the present disclosure” for convenience.
  • the first drain region / connection portion and the second drain region / connection portion are formed of a high-concentration impurity region or a conductive material layer (for example, a silicide layer or a salicide layer, or a well-known (A layer made of a conductive material).
  • a conductive material layer for example, a silicide layer or a salicide layer, or a well-known (A layer made of a conductive material).
  • the first power supply line and the second power supply line may be made of a known wiring material.
  • the source regions of the first A transistor, the first B transistor, the second A transistor, and the second B transistor, and the other source / drain regions of the first transfer transistor and the second transfer transistor are formed on a base (specifically, a base).
  • the first power supply line and the second power supply line may be in a form formed on a base (specifically, a top surface portion of the base).
  • the memory cell of the present disclosure having such a form may be referred to as a “memory cell of the second embodiment of the present disclosure” for convenience.
  • the first power supply line and the second power supply line are formed of a high-concentration impurity region or a conductive material layer (for example, a silicide layer or a salicide layer, or a layer made of a well-known conductive material) formed on the base.
  • a conductive material layer for example, a silicide layer or a salicide layer, or a layer made of a well-known conductive material
  • the first drain region / connection portion and the second drain region / connection portion may be made of a known wiring material.
  • the other source / drain region of the first transfer transistor is connected to a first bit line
  • the other source / drain region of the second transfer transistor is connected to a second bit line
  • One source / drain region of the first transfer transistor is connected to the first drain region / connection portion
  • One source / drain region of the second transfer transistor may be connected to the second drain region / connection portion.
  • the first power supply line, the second power supply line, the first bit line, and the second bit line can be configured to extend in the first direction.
  • the first bit line and the second bit line may be made of a known wiring material.
  • the extending direction of the first power line, the second power line, the first bit line, and the second bit line is set to the first direction.
  • the adjacent memory cells have a boundary line (a boundary line extending in the first direction or a boundary line extending in the second direction, or A boundary line extending in the first direction and the second direction) may be arranged in line symmetry.
  • the first CMOS inverter circuit and the second inverter circuit are arranged twice symmetrically with respect to the central axis of the memory cell. It can be in the form.
  • the central axis of the memory cell is a straight line parallel to the normal direction of the base.
  • a gate electrode layer (third gate electrode layer) common to the first transfer transistor and the second transfer transistor also serves as a word line, A second direction (specifically, for example, orthogonal to the first direction) different from the first direction in which the first power line, the second power line, the first bit line, and the second bit line extend. (A second direction).
  • a second direction specifically, for example, orthogonal to the first direction
  • the memory cell of the present disclosure having such a form may be referred to as a “memory cell having the first configuration of the present disclosure” for convenience.
  • the orthographic image of the first power supply line overlaps with a part of the orthographic image of the source region of the first A transistor, and overlaps with a part of the orthographic image of the source region of the second A transistor
  • the orthographic image of the second power supply line overlaps with a part of the orthographic image of the source region of the first B transistor, and overlaps with a part of the orthographic image of the source region of the second B transistor.
  • An orthographic image of one source / drain region, a channel forming region, and the other source / drain region of the second transfer transistor on a virtual plane (virtual vertical plane) perpendicular to the first direction is , Can be substantially non-overlapping.
  • the orthographic images of the drain region, the channel formation region, and the source region constituting the first B transistor on the (vertical plane) substantially overlap with each other;
  • the orthographic images of the drain region, the channel formation region, and the source region constituting the second B transistor on the (vertical plane) substantially overlap with each other; Orthographic images of one source / drain region, a channel forming region, and the other source / drain region of the first transfer transistor on a virtual plane (virtual vertical plane) perpendicular to the second direction; An orthographic image of one source / drain region, a channel forming region, and the other source / drain region constituting the second transfer transistor on a virtual plane (virtual vertical plane) perpendicular to the direction 2 is substantially formed. An overlapping configuration can be adopted.
  • the first power line and the second power line are arranged at a first level
  • the first bit line and the second bit line may be arranged at a second level different from the first level.
  • the first level may be located closer to the substrate than the second level, or the second level may be located closer to the substrate than the first level.
  • the word line corresponds to an extension of the third gate electrode layer common to the first transfer transistor and the second transfer transistor, and is made of the same material as the third gate electrode layer.
  • the second power supply line connected to the source region of the first B transistor forming one memory cell is adjacent to the one memory cell along the second direction.
  • Connected to the source region of the second B transistor constituting the memory cell described above a memory cell positioned with a boundary line extending in the first direction therebetween). That is, the source region of the first B transistor forming one memory cell and the source region of the second B transistor forming a memory cell adjacent to the one memory cell along the second direction are the same as the second region.
  • It can be in a form connected to a power supply line.
  • V dd is applied to the first power supply line
  • V ss is applied to the second power supply line.
  • a gate electrode layer of the first transfer transistor and a gate electrode layer of the second transfer transistor are connected to a word line;
  • a second direction (specifically, for example, orthogonal to the first direction) different from the first direction in which the first power line, the second power line, the first bit line, and the second bit line extend. (A second direction).
  • the memory cell of the present disclosure having such a configuration may be referred to as a “memory cell having the second configuration of the present disclosure” for convenience.
  • [C] An orthographic image of one source / drain region, a channel formation region, and the other source / drain region of the first transfer transistor on a virtual plane (virtual vertical plane) perpendicular to the second direction is , Substantially overlapping, [D] Orthogonal image of the drain region, channel formation region, and source region constituting the second A transistor on a virtual plane (virtual vertical plane) perpendicular to the second direction [e] Virtual image perpendicular to the second direction An orthographic image of a drain region, a channel formation region, and a source region constituting the second B
  • the first power line, the second power line, the first bit line, and the second bit line are arranged at a first level
  • the word lines may be arranged at a second level different from the first level.
  • the first level may be located closer to the substrate than the second level, or the second level may be located closer to the substrate than the first level.
  • the first power supply line and the second power supply line are provided above the first transfer transistor and the second transfer transistor. Not in the form.
  • the drain region of the pMOS transistor and the drain region of the nMOS transistor are formed on a base,
  • the common drain region / connection may be in the form formed on the substrate, or
  • the source region of the pMOS transistor and the source region of the nMOS transistor are formed on a base,
  • the first power supply line and the second power supply line may be formed on a base.
  • memory cell of the present disclosure silicon A semiconductor substrate, a SOI (Si On Insulator) substrate, and an SGOI (Si Ge On Insulator) substrate can be given.
  • various transistors can have a nanowire structure, a nanosheet structure, or a nanotube structure. Then, the entire outer periphery of the channel formation region may be covered with a gate insulating film, and a gate electrode layer may be formed in contact with the gate insulating film (that is, on the gate insulating film). That is, the various transistors are transistors having a vertical structure having a GAA (Gate-All-Around) structure. In various kinds of transistors, a stacked body of a drain region, a channel formation region, and a source region may be referred to as a “channel structure portion” for convenience.
  • the number of channel structure portions included in one transistor may be one or two or more.
  • Examples of a method for forming the channel structure include an epitaxial CVD method, a plasma CVD method, and an atomic layer CVD method.
  • Si, SiGe, Ge, or InGaAs can be given as a material constituting the channel structure of the nMOS transistor and the pMOS transistor.
  • the channel structure in the memory cell and the like of the present disclosure, in the nMOS transistor, the channel structure is made of silicon (Si), and in the pMOS transistor, the channel structure is silicon-germanium (SiGe), germanium (Ge). ) Or InGaAs.
  • the channel structure of the nMOS transistor is made of silicon-germanium (SiGe),
  • the channel structure of the pMOS transistor can be made of silicon (Si), germanium (Ge) or InGaAs;
  • the channel structure of the nMOS transistor is made of germanium (Ge),
  • the channel structure of the pMOS transistor can be in the form of silicon (Si), silicon-germanium (SiGe) or InGaAs;
  • the channel structure of the nMOS transistor is made of InGaAs,
  • the channel structure of the pMOS transistor can be made of silicon (Si), silicon-germanium (SiGe) or germanium (Ge).
  • whether the MOS transistor is an n-channel type or a p-channel type is determined solely by the selection of the material forming the gate electrode layer from the viewpoint of obtaining the optimum work function for each.
  • the channel structure is made of Si and the semiconductor device is an n-channel type
  • TiN, TaN, Al, TiAl, and W can be used as a material for forming the gate electrode layer.
  • TiN and W can be used as materials for forming the gate electrode layer.
  • the material forming the gate insulating film include SiN, SiON, and SiO 2 , and high dielectric constant materials (so-called High-k materials), such as HfO 2 , HfAlON, and Y 2 O 3. .
  • the channel structure of the nMOS transistor and the pMOS transistor can be made of silicon (Si).
  • the material constituting the gate electrode layer of the nMOS transistor include Ti, V, Cr, Zr, Nb, Mo, Hf, Ta, W, and a compound containing these metals.
  • materials constituting the gate electrode layer include Fe, Co, Ni, Cu, Ru, Rh, Pd, Ag, Os, Ir, Pt, Au, and compounds containing these metals.
  • a drain region and a source region are formed from both ends of a wire-shaped or tube-shaped channel formation region having a diameter of, for example, 5 nm to 10 nm.
  • the width ⁇ thickness is, for example, (10 nm to 50 nm) ⁇ (5 nm to 10 nm) from both ends of a substantially rectangular channel formation region to the drain region and the source region (or, alternatively, from both ends). , One and the other source / drain regions).
  • the conductive material and the wiring material for example, silicon (Si), aluminum or an aluminum-based alloy (eg, pure aluminum, Al—Si, Al—Cu, Al—Si—Cu, Al—Ge, Al—Si—Ge), Examples thereof include polysilicon, copper, copper alloy, tungsten, tungsten alloy, titanium, titanium alloy (including TiW, TiNW, TiN, and TiAl), WSi 2 , MoSi 2 , and TaN.
  • silicon silicon
  • aluminum or an aluminum-based alloy eg, pure aluminum, Al—Si, Al—Cu, Al—Si—Cu, Al—Ge, Al—Si—Ge
  • Examples thereof include polysilicon, copper, copper alloy, tungsten, tungsten alloy, titanium, titanium alloy (including TiW, TiNW, TiN, and TiAl), WSi 2 , MoSi 2 , and TaN.
  • the base is made of a silicon semiconductor substrate, a plurality of insulating layers and interlayer insulating layers are provided on or above the base, and SiO 2 , NSG (Non-doped silicate glass), BPSG (boron phosphorus silicate glass), PSG, BSG, AsSG, SbSG, PbSG, SOG (spin on glass), LTO (Low Temperature Oxide, low temperature CVD-SiO 2 ), low melting point SiOC;; SiOF; SiN-based materials including SiON-based material, such as SiN or SiON; glass, glass paste SiO X based material (material constituting a silicon oxide film), such can be exemplified SiCN Alternatively, oxide titanium (TiO 2), tantalum oxide (Ta 2 O 5), aluminum oxide (Al 2 O 3), acid Magnesium (MgO), chromium oxide (CrO x), zirconium oxide (ZrO 2), niobium oxide (Nb 2 O 5), t
  • various printing methods such as various CVD methods, various coating methods, various PVD methods including a sputtering method and a vacuum evaporation method, screen printing methods, plating methods, electrodeposition methods, immersion methods, and sol-gel methods. And the like.
  • the voltage applied to the gate electrode layers of various transistors is, for example, 0.5 volt to 0.8 volt.
  • the memory cell and the CMOS inverter circuit of the present disclosure can be applied to, for example, a digital circuit such as a logic circuit.
  • a logic circuit that controls an imaging device and an imaging device (light receiving device) that configures the imaging device can be used.
  • the present invention can be applied to a driving circuit, but is not limited thereto.
  • Example 1 relates to the memory cell and the CMOS inverter circuit of the present disclosure, and specifically relates to the memory cell of the first embodiment of the present disclosure and the memory cell of the first configuration of the present disclosure.
  • FIG. 1 shows a schematic perspective view of a part of the memory cell of the first embodiment
  • FIG. 2 shows an equivalent circuit diagram of the memory cell of the first embodiment
  • FIG. 4A is a schematic partial cross-sectional view of the memory cell according to the first embodiment, taken along arrow AA in FIGS. 1 and 5, and
  • FIG. 4B is a schematic partial cross-sectional view
  • FIG. 4C is a schematic partial cross-sectional view along arrows CC in FIGS. 1 and 5.
  • FIG. 4A is a schematic partial cross-sectional view of the memory cell according to the first embodiment, taken along arrow AA in FIGS. 1 and 5
  • FIG. 4B is a schematic partial cross-sectional view
  • FIG. 4C is a schematic partial cross
  • FIG. 5 is a conceptual diagram showing an arrangement state of components constituting the memory cell of the first embodiment when the memory cell of the first embodiment is cut along a virtual horizontal plane including EE and a virtual horizontal plane including an arrow FF.
  • FIG. 3A is a schematic perspective view of a part of the CMOS inverter circuit according to the first embodiment
  • FIG. 3B is an equivalent circuit diagram. 4A, 4B, and 4C, some of the hatching lines are omitted.
  • FIGS. 5, 6, 7, 8, 9, and 10 nine memory cells are illustrated, and the boundaries of the memory cells are indicated by alternate long and short dash lines.
  • the memory cell according to the first embodiment or the second to fourth embodiments to be described later includes a flip-flop circuit including a first CMOS inverter circuit and a second inverter circuit, and two transfer transistors TR 5 and TR 6. It is a configured memory cell.
  • the first CMOS inverter circuit is composed of a first 1A transistor TR 1 and the 1B transistor TR 2
  • a second CMOS inverter circuit is composed of a 2A transistor TR 3 and the 2B transistor TR 4.
  • the first A transistor TR 1 is formed of a pMOS transistor in which the drain region 11, the channel formation region 12, and the source region 13 are stacked and the gate electrode layer 81 is provided.
  • the first B transistor TR 2 is formed of an nMOS transistor in which the drain region 21, the channel forming region 22, and the source region 23 are stacked and the gate electrode layer 81 is provided.
  • the second A transistor TR 3 is formed of a pMOS transistor including a drain region 31, a channel formation region 32, and a source region 33, and a gate electrode layer 82.
  • the second B transistor TR 4 is formed of an nMOS transistor in which a drain region 41, a channel formation region 42, and a source region 43 are stacked and a gate electrode layer 82 is provided.
  • Each of the transfer transistors TR 5 and TR 6 includes one source / drain region 51, 61, channel forming regions 52, 62 and the other source / drain region 53, 63 laminated and provided with a gate electrode layer 83. It is composed of nMOS transistors. However, each of the transfer transistors TR 5 and TR 6 may be configured by a pMOS transistor.
  • the memory cells of Examples 2 to 4 of Example 1 or below the 1A transistor TR 1 of the drain region 11 and the drain region 21 of the 1B transistor TR 2, a first drain region and connection of the common Part 71, Drain region 41 of the drain region 31 and the 2B transistor TR 4 of the 2A transistor TR 3 is connected to a common second drain region, the connecting portion 72, A gate electrode layer (first gate electrode layer) 81 common to the first A transistor TR 1 and the first B transistor TR 2 is connected to the second gate electrode / connection portion (via or connection hole) 73 via the second gate electrode / connection portion 73.
  • a gate electrode layer (second gate electrode layer) 82 common to the second A transistor TR 3 and the second B transistor TR 4 is connected to the first gate electrode / connection portion (via or connection hole) 74 via the first gate electrode / connection portion 74.
  • the source region 33 of the 1A transistor TR 1 of the source region 13 and the 2A transistor TR 3 is connected to a common first power supply line 91
  • the source region 43 of the 1B transistor TR 2 of the source region 23 and the 2B transistor TR 4 is connected to a common second power supply line 92.
  • CMOS inverter circuit according to the first embodiment or the second to fourth embodiments described below
  • the drain region 11, the channel formation region 12, and the source region 13 are stacked, and the pMOS transistor TR 1 including the gate electrode layer 81, and the drain region 21, the channel formation region 22, and the source region 23 are stacked, and the gate electrode layer 81 is formed.
  • an nMOS transistor TR 2 having drain region 21 of the drain region 11 and the nMOS transistor TR 2 of the pMOS transistor TR 1 is connected to a common drain region and connection portion 71,
  • the gate electrode layer 81 common to the pMOS transistor TR 1 and the nMOS transistor TR 2 is provided on the base 70 (specifically, the top surface of the base 70) via the gate electrode / connection portion (via or connection hole) 73. It is connected to the formed common gate wiring section 72,
  • the source region 13 of the pMOS transistor TR 1 is connected to the first power supply line 91,
  • the source region 23 of the nMOS transistor TR 2 is connected to the second power supply line 92.
  • CMOS inverter circuit of the first embodiment or the second to fourth embodiments described below A drain region 31, a channel forming region 32, and a source region 33 are stacked, and a pMOS transistor TR 3 including a gate electrode layer 82, and a drain region 41, a channel forming region 42, and a source region 43 are stacked, and a gate electrode layer 82 is formed.
  • an nMOS transistor TR 4 having drain region 41 of the drain region 31 and the nMOS transistor TR 4 of the pMOS transistor TR 3 is connected to the common drain region, the connecting portion 72,
  • the gate electrode layer 82 common to the pMOS transistor TR 3 and the nMOS transistor TR 4 is provided on the base 70 (specifically, the top surface of the base 70) via the gate electrode / connection portion (via or connection hole) 74. It is connected to the formed common gate wiring section 71,
  • the source region 33 of the pMOS transistor TR 3 is connected to the first power supply line 91,
  • the source region 43 of the nMOS transistor TR 4 is connected to the second power supply line 92.
  • the drain regions 11 and 31 of the pMOS transistors TR 1 and TR 3 and the drain regions 21 and 41 of the nMOS transistors TR 2 and TR 4 are formed on the base 70 ( More specifically, the common drain region / connection portions 71 and 72 are formed on the base 70 (specifically, on the top surface of the base 70).
  • one of the source / drain regions 51 and 61 of the first transfer transistor TR 5 and the second transfer transistor TR 6 is formed on the base 70 (specifically, directly above the base 70).
  • the first drain region / connection 71 and the second drain region / connection 72 are formed on the base 70 (specifically, on the top surface of the base 70).
  • the first drain region / connection portion 71 and the second drain region / connection portion 72 are made of a high-concentration impurity region or a conductive material layer formed on the base 70 (specifically, a top surface portion of the base 70). Or a layer having a resistance component such as a diffusion resistance layer, or a metal material layer surrounded by an insulating material layer and insulated from the surroundings.
  • the other source / drain region 53 of the first transfer transistor TR 5 is first connected to the bit line 93 (BL) through a connection hole 54 and 55, the second The other source / drain region 63 of the transfer transistor TR 6 is connected to the second bit line 94 (BL ′) via the connection holes 64 and 65.
  • One of the source / drain region 51 of the first transfer transistor TR 5 is connected to the first drain region, the connecting portion 71, one of the source / drain region 61 of the second transfer transistor TR 6 is first 2 is connected to the drain region / connection portion 72.
  • the first power line 91, the second power line 92, the first bit line 93, and the second bit line 94 extend in the first direction, and are made of a known wiring material.
  • the second bit line 94 is usually represented by a symbol with “ ⁇ ” added to BL, but may be represented as “BL ′” in this specification.
  • the first CMOS inverter circuit and the second inverter circuit are arranged twice symmetrically with respect to the central axis of the memory cell.
  • the central axis of one memory cell is represented by a black circle “CA”.
  • the memory cells of Embodiment 3 of Example 1 or below, the first transfer transistor TR 5 and the second transfer transistor TR 6 to the common gate electrode layer (third gate electrode layer) 83 serves as a word line WL ing.
  • the word line WL extends in a second direction different from the first direction (specifically, for example, a second direction orthogonal to the first direction) and is connected to a peripheral circuit.
  • the orthogonal projection image of the first power supply line 91 is overlapped with a portion of the orthogonal projection image of the 1A transistor TR 1 of the source region 13 and source region 33 of the 2A transistor TR 3 And a part of the orthographic image of.
  • Orthogonal projection image of the second power supply line 92 is overlapped with a portion of the orthogonal projection image of the 1B transistor TR 2 of the source region 23, and a portion of the orthogonal projection image of the source region 43 of the 2B transistor TR 4 overlapping.
  • [A] The drain region 11, the channel formation region 12, and the source region 13 constituting the first A transistor TR1 on a virtual vertical plane perpendicular to the first direction (hereinafter, “channel structure portion of the first A transistor TR1”) and if there is) orthogonal projection image [B] to a vertical imaginary plane in a first direction referred to, the drain region 21 constituting the second 1B transistor TR 2, a channel forming region 22 and source region 23 (hereinafter, “ to the 1B transistor may be referred to as TR channel structure of 2 ") of the orthogonal projection image [C] perpendicular virtual vertical plane in a first direction, the drain region 31 constituting the second 2A transistor TR 3, the channel formation region 32 and source region 33 (hereinafter, may be referred to as "first 2A channel structure of the transistor TR 3" has) to orthogonal projection image [D] perpendicular virtual vertical plane in a first direction, Drain region 41 constituting the 2B transistors TR 4, a channel forming region 42 and source region 43 (hereinafter,
  • Orthogonal projection image of the orthogonal projection image and the channel structure of the 1B transistor TR 2 of the 1A transistor channel structure of the TR 1 to a vertical imaginary plane in the second direction is substantially overlap
  • Orthogonal projection image of the orthogonal projection image and the channel structure of the 2B transistor TR 4 of the 2A transistor channel structure of the TR 3 to the vertical imaginary plane in the second direction is substantially overlap
  • Orthogonal projection image of the orthogonal projection image and channel structure of the second transistor TR 6 of the channel structure of the first transfer transistor TR 5 in the vertical virtual vertical plane in a second direction is substantially overlap .
  • the first power line 91 and the second power line 92 are arranged at the first level, and the first bit line 93 and the second bit line 94 Is disposed on a second level different from the first level.
  • the first level is located closer to the substrate than the second level, but the second level may be located closer to the substrate than the first level.
  • the second power supply line 92 1B-th transistor TR 2 of the source region 23 of a certain memory cell is connected, on the one memory cell It is connected to the source region 43 of the 2B transistor TR 4 constituting the adjacent memory cells along a second direction (memory cells located across a boundary line extending in a first direction). That is, the first 1B transistor TR 2 of the source region 23 constituting one memory cell, a source region 43 of the 2B transistor TR 4 constituting the adjacent memory cells in the one memory cell along a second direction Are connected to the same second power supply line 92.
  • the first power supply line 91 V dd is applied, V ss is applied to the second power supply line 92. Above the first transfer transistor TR 5 and the second transfer transistor TR 6, the first power supply line 91 and the second power supply line 92 is not provided.
  • the transistors TR 1 , TR 2 , TR 3 , TR 4 , TR 5 , TR 6 have a nanowire structure.
  • the entire outer periphery of the channel formation regions 12, 22, 32, 42, 52, 62 is covered with a gate insulating film 84, and is in contact with the gate insulating film 84 (that is, on the gate insulating film 84).
  • the base 70 is made of, for example, a silicon semiconductor substrate.
  • the transistor TR 1 and the like, the number of channel structure portion constituting the one transistor is 1, or may be two or more.
  • the channel structure of the nMOS transistors TR 2 , TR 4 , TR 5 and TR 6 is made of silicon (Si), and the channel structure of the pMOS transistors TR 1 and TR 3 is made of silicon-germanium (SiGe).
  • TiN can be used as a material for forming the gate electrode layers 81 and 83 of the nMOS transistors TR 2 , TR 4 , TR 5 and TR 6 and the gate electrode layer 82 of the pMOS transistors TR 1 and TR 3 .
  • Examples of the material forming the gate insulating film 84 include SiN, SiON, and SiO 2 , and high dielectric constant materials (so-called High-k materials) such as HfO 2 , HfAlON, and Y 2 O 3. it can.
  • an element isolation region (not shown) having an STI (Shallow Trench Isolation) structure is formed in a predetermined region of a base 70 made of a silicon semiconductor substrate by a known method so that the activation region is not short-circuited.
  • STI Shallow Trench Isolation
  • Step-110 Next, ions are implanted into a predetermined region of the base 70 for forming a well. Thereafter, a first drain region / connection portion 71 and a second drain region / connection portion 72 made of a high-concentration impurity region are formed in the base 70 based on a known ion implantation method. Next, after an insulating layer 79A is formed on the entire surface by a known method, a second gate electrode is formed on the insulating layer 79A above the first drain region / connection portion 71 and the second drain region / connection portion 72. Forming a connection portion (via or connection hole) 74 and a first gate electrode connection portion (via or connection hole) 73;
  • Step-120 an opening is formed in the portion of the 1A transistor insulating layer 79A to be formed drain region 31 of the TR 1 of the drain region 11 and a 2A transistor TR 3. Then, based on the epitaxial growth method, consisting of SiGe containing a p-type impurity to form the drain region 11, 31 of the transistors TR 1, subsequently, to form a channel forming region 12, 32 of the transistors TR 1 consisting of SiGe Subsequently, source regions 13 and 33 of these transistors TR1 made of SiGe containing p-type impurities are formed. Then, covering the first 1A transistor TR 1 and the 2A transistor channel forming region 12, 32 and the source regions 13 and 33 of the TR 3 with a suitable masking material.
  • the 1B transistor TR 2 of the drain regions 21, one of the source of the first 2B transistor drain region 41 of the TR 4, the first transfer transistor TR one source / drain region 51 and the second transfer transistor TR 6 of 5 An opening is formed in a portion of the insulating layer 79A where the / drain region 61 is to be formed. Then, the drain regions 21 and 41 and one of the source / drain regions 51 and 61 of these transistors made of Si containing an n-type impurity are formed based on the epitaxial growth method, and then the channel formation regions of these transistors made of Si are formed. 22, 42, 52, and 62 are formed, and subsequently, source regions 23 and 43 and the other source / drain regions 53 and 63 of these transistors made of Si containing an n-type impurity are formed. After that, the mask material is removed.
  • Step-140 the channel formation region 12 of the 1A transistor TR 1 which protrudes on the insulating layer 79A, the 1B transistor TR 2 of the channel forming region 22, a 2A transistor TR 3 in the channel formation region 32, the channel formation of the 2B transistor TR 4 region 42, the outer surface of the first transfer transistor TR channel forming region 52 in 5 and the channel forming region 62 of the second transfer transistor TR 6, based on a known method, forming a gate insulating film 84.
  • the gate insulating film 84 is also formed on the outer surfaces of the source regions 13, 23, 33, 43, 53, 63 of these transistors. However, there is no problem if the gate insulating film 84 in these portions is left. Also, illustration of the gate insulating films in these portions is omitted.
  • Step-150 After that, the channels of the first A transistor TR 1 , the first B transistor TR 2 , the second A transistor TR 3 , the second B transistor TR 4 , the first transfer transistor TR 5, and the second transfer transistor TR 6 protruding above the insulating layer 79A.
  • the gate electrode layers 81, 82 made of TiN are formed on the insulating layer 79A so as to surround the gate insulating film 84 formed on the outer surfaces of the formation regions 12, 22, 32, 42, 52, 62 by a known method. 83 is formed.
  • Step-160 the entire surface to form an insulating layer 79B, by performing the flattening process, the top surface of the insulating layer 79B, the 1A transistor TR 1, the second 1B transistor TR 2, a 2A transistor TR 3, the 2B transistor TR 4 the top surface of the source regions 13, 23, 33, 43, as well as to expose the top surface of the other of the source / drain regions 53, 63 of the first transfer transistor TR 5 and the second transfer transistor TR 6.
  • Step-170 Thereafter, the entire surface to form an interlayer insulating layer 79C, the 1A transistor TR 1, the upper interlayer insulating of the 1B transistor TR 2, a source region 13, 23 of the 2A transistor TR 3 and the 2B transistor TR 4 Openings are formed in the portion of the layer 79C, and the connection holes 14, 24, 34, 44, the first power supply line 91, and the second power supply line 92 are formed on the interlayer insulating layer 79C including the inside of these openings. In addition, openings are formed in the portion of the interlayer insulating layer 79C above the source regions 53 and 63 of the first transfer transistor TR 5 and the second transfer transistor TR 6 , and the connection holes 54 and 64 are formed.
  • Step-180 an interlayer insulating layer 79D is formed on the entire surface, openings are formed in portions of the interlayer insulating layer 79D above the connection holes 54 and 64, and the connection holes 55 are formed on the interlayer insulating layer 79D including the insides of these openings. , 65 and a first bit line 93 and a second bit line 94 are formed. Thus, the memory cell according to the first embodiment can be obtained.
  • the drain regions 11 and 21 of the first A transistor TR 1 and the first B transistor TR 2 are connected to a common first drain region / connection portion 71, and the second A transistor TR 3 and The drain regions 31 and 41 of the second B transistor TR 4 are connected to a common second drain region / connection portion 72, and a first gate electrode layer 81 common to the first A transistor TR 1 and the first B transistor TR 2.
  • the area of the memory cell is 36 ⁇ 2 (6 ⁇ ⁇ 6 ⁇ ).
  • One word line WL, two bit lines 93 and 94, one first power supply line 91, and one second power supply line 92 are provided for one memory cell.
  • the number of wiring layers for providing these wirings may be three, and the number of wiring layers can be reduced as compared with the conventional case.
  • the drain regions 11 and 31 of the pMOS transistors TR 1 and TR 3 and the drain regions 21 and 41 of the nMOS transistors TR 2 and TR 4 are connected to the common drain region / connection portions 71 and 72.
  • the gate electrode layer 82 connected to the pMOS transistors TR 1 and TR 3 and the nMOS transistors TR 2 and TR 4 is connected to the base 70 (specifically, the base 70 It is connected to common gate wiring portions 72, 71 formed on the top surface portion). Therefore, the area of the CMOS inverter circuit can be reduced.
  • FIGS. 11 and 12 show a first modification of the memory cell according to the first embodiment when the first modification and the second modification of the memory cell according to the first embodiment are cut along a virtual horizontal plane including an arrow AA in FIG. 4A.
  • the conceptual diagram of the arrangement state of the component which comprises an example and the 2nd modification is shown, the form which adjacent memory cell is arrange
  • the adjacent memory cells may be arranged symmetrically with respect to a boundary extending in the second direction (see FIG. 12).
  • 11 and 12 are conceptual diagrams similar to FIG.
  • Example 2 ⁇ is a modification of Example 1, and relates to a memory cell according to the first embodiment of the present disclosure and a memory cell according to the second configuration of the present disclosure.
  • FIG. 13A is a schematic partial cross-sectional view of the memory cell of Example 2 along the arrow AA in FIG. 15, and FIG. 13B is a schematic partial cross-sectional view along the arrow BB in FIG. And an equivalent circuit diagram is shown in FIG. Further, the virtual horizontal plane including the arrow AA, the virtual horizontal plane including the arrow BB, the virtual horizontal plane including the arrow CC, the virtual horizontal plane including the arrow DD, and the arrow E of the memory cell of the second embodiment in FIG. 13A.
  • FIGS. 15 and 16 are conceptual diagrams of the arrangement of the components constituting the memory cell of the second embodiment when the memory cell of the second embodiment is cut along the virtual horizontal plane including -E and the virtual horizontal plane including the arrows FF. , FIG.
  • FIG. 13B illustrates a side surface of the word line (WL) 95.
  • WL word line
  • FIG. 16 FIG. 17, FIG. 18, FIG. 19, and FIG. 20
  • eight memory cells are illustrated, and a boundary line between the memory cells is indicated by a chain line.
  • the gate electrode layer 86 of the first transfer transistor gate electrode layer 85 and the second TR 5 of the transfer transistor TR 6 is connected to a word line (WL) 95 ing.
  • the word line WL has a second direction different from the first direction in which the first power line 91, the second power line 92, the first bit line (BL) 93, and the second bit line (BL ') 94 extend. (Specifically, for example, a second direction orthogonal to the first direction), and is connected to a peripheral circuit.
  • the gate electrode layer 85 of the first transfer transistor TR 5 is a word line through the contact hole 87 formed in the interlayer insulating layer 79C 95 It is connected to the.
  • the gate electrode layer 86 of the second transfer transistor TR 6 is connected to a word line 95 via a connection hole 88 formed in the interlayer insulating layer 79C and a wiring portion 96.
  • the word lines 95 and the wiring portions 96 are formed on the interlayer insulating layer 79D, and the connection holes 87 and 88 are provided in the insulating layer 79B and the interlayer insulating layers 79C and 79D.
  • the other source / drain region 53 of the first transfer transistor TR 5 is connected to the first bit line 93 (BL) through a connection hole 54 formed in the interlayer insulating layer 79C
  • the other source / drain region 63 of the second transfer transistor TR 6 is connected to a second bit line 94 (BL ′) via a connection hole 64 provided in the interlayer insulating layer 79C.
  • the source region 33 of the 1A transistor TR 1 of the source region 13 and the 2A transistor TR 3 is connected to a common first power supply line 91 through the connection hole 14, 34 formed in the interlayer insulating layer 79C .
  • Source regions 23 and 43 of the 1B transistor TR 2 and the 2B transistor TR 4 is connected to a common second power supply line 92 via the connecting hole 24, 44 formed in the interlayer insulating layer 79C.
  • the 1A transistor TR 1 of the drain region 11, one of the source / drain region 51 of the 1B transistor TR 2 of the drain region 21 and the first transfer transistor TR 5 is connected to the first drain region, the connecting portion 71 cage, the drain region 31 of the 2A transistor TR 3, one of the source / drain regions 61 and of the drain region 41 of the 2B transistor TR 4 second transfer transistor TR 6 is connected to the second drain region, the connecting portion 72 Have been.
  • the first power supply line 91 and the second power supply line 92 is not provided.
  • the first power line 91, the second power line 92, the first bit line 93, and the second bit line 94 are formed on the interlayer insulating layer 79C.
  • the adjacent memory cell may have a boundary line extending in the first direction, a boundary line extending in the second direction, or a boundary line extending in the first and second directions. They are arranged symmetrically with respect to a boundary line extending in two directions.
  • adjacent memory cells are arranged line-symmetrically with respect to a boundary line extending in the first direction and a boundary line extending in the second direction.
  • the first CMOS inverter circuit and the second inverter circuit are arranged twice symmetrically with respect to the central axis of the memory cell. 15 and 36, the central axis of one memory cell is represented by a black circle “CA”.
  • the first power line 91, the second power line 92, the first bit line 93, and the second bit line 94 are arranged at the first level.
  • Word line 95 is arranged at a second level different from the first level.
  • the first level is located closer to the substrate than the second level, but the second level may be located closer to the substrate than the first level.
  • the memory cell of the second embodiment can have substantially the same configuration and structure as the memory cell of the first embodiment, and a detailed description thereof will be omitted.
  • Embodiment 3 is also a modification of Embodiment 1, but relates to a memory cell of the second embodiment of the present disclosure and a memory cell of the first configuration of the present disclosure.
  • FIG. 21A shows a schematic partial cross-sectional view of the memory cell of Example 3 along the arrow AA in FIG. 24, and FIG. 21B shows a schematic partial cross-sectional view along the arrow BB in FIG.
  • FIG. 21C shows a schematic partial cross-sectional view taken along arrow CC of FIG. 24, and
  • FIG. 22A shows a schematic partial cross-sectional view taken along arrow DD of FIG.
  • FIG. 22B is a schematic partial cross-sectional view along the arrow EE of FIG.
  • FIG. 23 shows an equivalent circuit diagram of the memory cell of the third embodiment.
  • FIG. 24, FIG. 25, FIG. 26 are conceptual diagrams of the arrangement state of the components constituting the memory cell of the third embodiment when the memory cell of the third embodiment is cut along the virtual horizontal plane including the EE. This is shown in FIGS. 21A, 21B, 21C, 22A, and 22B, some of the hatching lines are omitted. In FIGS. 24, 25, 26, 27, and 28, six memory cells are illustrated, and the boundaries of the memory cells are indicated by alternate long and short dash lines.
  • the other source / drain regions 53 and 63 of the fifth transfer transistor TR 6 and the second transfer transistor TR 6 are formed on the base 70 (specifically, directly above the base 70), and the first power supply line 91 and the second Are formed on the base 70 (specifically, on the top surface of the base 70).
  • the first power supply line 91 and the second power supply line 92 are formed of a high-concentration impurity region or a conductive material layer formed on the base 70 (specifically, a top surface portion of the base 70), or an insulating material. Consists of a layer of metallic material surrounded by layers and insulated from the surroundings.
  • the first A transistor TR 1 , the first B transistor TR 2 , the second A transistor TR 3 , the second B transistor TR 4 , the first transfer transistor TR 5 , and the second transfer transistor TR 6 are covered with an interlayer insulating layer 79C.
  • An interlayer insulating layer 79D is formed on the interlayer insulating layer 79C.
  • the 1A transistor TR 1 of the source region 13 and the 2A transistor TR 3 of the source region 33 is connected to the common first power supply line 91, a 1B transistor TR 2 of the source region 23 and the 2B transistor TR 4 Are connected to a common second power supply line 92.
  • the drain region 11 of the 1A transistor TR 1 is connected to the first drain region, the connecting portion 71 through the connection hole 14 formed in the interlayer insulating layer 79C, the drain region 21 of the 1B transistor TR 2 is Is connected to the first drain region / connection portion 71 via the connection hole 24 provided in the interlayer insulating layer 79C.
  • One of the source / drain region 51 of the first transfer transistor TR 5 is connected to the first drain region, the connecting portion 71 through a connection hole 54 formed in the interlayer insulating layer 79C.
  • Drain region 31 of the 2A transistor TR 3 is connected to the second drain region, the connecting portion 72 through a connection hole 34 formed in the interlayer insulating layer 79C, the drain region 41 of the 2B transistor TR 4, an interlayer It is connected to the second drain region / connection portion 72 via the connection hole 44 provided in the insulating layer 79C.
  • One source / drain region 61 of the second transfer transistor TR 6 is connected to the second drain region / connection portion 72 via a connection hole 64 provided in the interlayer insulating layer 79C.
  • the other source / drain region 63 of the second transfer transistor TR 6 includes a connection portion 77 formed of a high-concentration impurity region or a conductive material layer provided on the base 70 (specifically, a top surface portion of the base 70).
  • connection portion 77 It is connected to the connection portion 77, and is connected to a second bit line 94 provided on the interlayer insulating layer 79D via a connection hole 78 provided in the insulating layers 79A and 79B and the interlayer insulating layers 79C and 79D. .
  • the 1A transistor TR 1 and the 1B transistor TR 2 first gate electrode layer 81 common to the insulating layer 79B, the second through the first gate electrode-connecting portion 73 formed in the interlayer insulating layer 79C
  • the second gate electrode layer 82 connected to the drain region / connection portion 72 and common to the second A transistor TR 3 and the second B transistor TR 4 is provided on the insulating layer 79B and the second insulating layer 79C. It is connected to the first drain region / connection 71 via the gate electrode / connection 74.
  • the first power supply line 91, the second power supply line 92, the first bit line 93 and second bit line 94 extends in a first direction
  • the first transfer transistor TR 5 and the second transfer A gate electrode layer (third gate electrode layer) 83 common to the transistor TR 6 also serves as the word line WL and extends in the second direction.
  • the source regions 13 and 33 of the pMOS transistors TR 1 and TR 3 and the source regions 23 and 43 of the nMOS transistors TR 2 and TR 4 are formed on the base 70 (specifically, Are formed on the base 70), and the first power supply line 91 and the second power supply line 92 are formed on the base 70 (specifically, on the top surface of the base 70).
  • the configuration and structure of the memory cell according to the third embodiment can be substantially the same as those of the memory cell according to the first embodiment.
  • the area of the memory cell of Embodiment 3 is in 48Deruta 2, is the same as the area of a region occupied by the conventional SRAM memory cell shown in FIG. 52B, reduction in the number of wiring layers is achieved.
  • FIG. 29 is a conceptual diagram similar to FIG. 25 of the first modified example of the third embodiment, adjacent memory cells are arranged symmetrically with respect to a boundary line extending in the first direction. It can also be.
  • Example 4 is a modification of Example 2, and relates to the memory cell of the second embodiment of the present disclosure and the memory cell of the second configuration of the present disclosure.
  • FIG. 30A shows a schematic partial cross-sectional view of the memory cell of Example 4 along the arrow AA in FIG. 36
  • FIG. 30B shows a schematic partial cross-sectional view along the arrow BB in FIG.
  • FIG. 31 shows an equivalent circuit diagram.
  • FIGS. 32 and 33 are conceptual diagrams of the arrangement of the components constituting the memory cell of the fourth embodiment when the memory cell of the fourth embodiment is cut along the virtual horizontal plane including -E and the virtual horizontal plane including the arrows FF.
  • FIG. 30B illustrates a side surface of the word line (WL) 95.
  • FIGS. 32, 33, 34, 35, 36, and 37 eight memory cells are illustrated, and the boundaries of the memory cells are indicated by dashed lines.
  • the memory cells of Embodiment 4 the 1A transistor TR 1, the second 1B transistor TR 2, a 2A transistor TR 3 and the source regions 13, 23, 33, 43 of the first 2B transistor TR 4, and a first transfer transistor TR
  • the other source / drain regions 53 and 63 of the fifth transfer transistor TR 6 and the second transfer transistor TR 6 are formed on the base 70 (specifically, directly above the base 70), and the first power supply line 91 and the second The power supply line 92, the first bit line 93, and the second bit line 94 are formed on the base 70 (specifically, on the top surface of the base 70).
  • the first power supply line 91, the second power supply line 92, the first bit line 93, and the second bit line 94 are formed on the base 70 (specifically, on the top surface of the base 70). It is made of an impurity region or a conductive material layer, or alternatively, is made of a metal material layer surrounded by an insulating material layer and insulated from the surroundings.
  • the memory cells of Embodiment 4 the other source / drain region 53 of the first transfer transistor TR 5 is connected to the first bit line 93 (BL), the other of the second transfer transistor TR 6
  • the source / drain region 63 is connected to the second bit line 94 (BL ').
  • the source region 33 of the 1A transistor TR 1 of the source region 13 and the 2A transistor TR 3 is connected to a common first power supply line 91.
  • the source regions 23 and 43 of the first B transistor TR 2 and the second B transistor TR 4 are connected to a common second power supply line 92.
  • the 1A transistor TR 1 of the drain region 11, one of the source / drain region 51 of the 1B transistor TR 2 of the drain region 21 and the first transfer transistor TR 5 is first through a connection hole 14,24,54 It is connected to the drain region, the connecting portion 71, the drain region 31 of the 2A transistor TR 3, one of the source / drain regions 61 and of the drain region 41 of the 2B transistor TR 4 second transfer transistor TR 6 is connected It is connected to the second drain region / connection portion 72 via the holes 34, 44, 64.
  • the first drain region / connection portion 71 and the second drain region / connection portion 72 are provided on the interlayer insulating layer 79C. Above the first transfer transistor TR 5 and the second transfer transistor TR 6, the first power supply line 91 and the second power supply line 92 is not provided.
  • the 1A transistor TR 1 and the 1B transistor TR 2 first gate electrode layer 81 common to the insulating layer 79B, the second through the first gate electrode-connecting portion 73 formed in the interlayer insulating layer 79C
  • a gate electrode layer (second gate electrode layer) 82 connected to the drain region / connection portion 72 and common to the second A transistor TR 3 and the second B transistor TR 4 is provided in the insulating layer 79B and the interlayer insulating layer 79C. It is connected to the first drain region / connection portion 71 via the second gate electrode / connection portion 74 provided.
  • the memory cell of the fourth embodiment can have substantially the same configuration and structure as the memory cell of the second embodiment, and thus detailed description is omitted.
  • the configuration and structure of the memory cell or the CMOS inverter circuit described in the embodiment, the material forming the memory cell or the CMOS inverter circuit, and the method of manufacturing the memory cell or the CMOS inverter circuit Is an example, and can be changed as appropriate. Further, the order of the steps in the method for manufacturing a memory cell described in the first embodiment can be appropriately changed as desired.
  • the channel structure is described based solely on the nanowire structure. However, the channel structure may be a nanosheet structure or a nanotube structure.
  • an SOI substrate can be used instead of the silicon semiconductor substrate.
  • the memory cell (SRAM) of the present disclosure can be applied to a 2-Port-SRAM and a dual-Port-SRAM.
  • FIGS. 38A, 38B, and 38C are schematic partial cross-sectional views of the third modification of the memory cell of Example 1 along arrows AA, BB, and CC in FIG. Show.
  • a virtual horizontal plane including an arrow AA, a virtual horizontal plane including an arrow BB, a virtual horizontal plane including an arrow CC, a virtual horizontal plane including an arrow DD, a virtual horizontal plane including an arrow EE of FIG. 38A, and FIG. 39 and FIG. 40 show the arrangement state of the components constituting the third modification of the memory cell of the first embodiment when the third modification of the memory cell of the first embodiment is cut along a virtual horizontal plane including arrows FF.
  • the memory cell according to the third modification of the first embodiment is different from the memory cell described in the first embodiment, [A] an orthographic image of a drain region, a channel formation region, and a source region constituting the first A transistor on a virtual plane (virtual vertical plane) perpendicular to the first direction; and [C] An orthographic image of the drain region, the channel formation region, and the source region constituting the second A transistor is superimposed on a virtual plane (virtual vertical plane) perpendicular to the first direction, and [B] an orthographic image of a drain region, a channel formation region, and a source region constituting the first B transistor on a virtual plane (virtual vertical plane) perpendicular to the first direction; [D '] a second 2B transistor TR 4 adjacent to the first 1B transistor TR 2, to a virtual plane perpendicular to the first direction (virtual vertical plane), a drain region constituting the second 2B transistor, the channel Orthographic images of the formation region and the source region, And a gap is provided there
  • the first power supply line 91 is located above the first 1A transistor TR 1 and the 1B transistor TR 2.
  • the second power supply line 92 includes a first 1B transistor TR 2, is located above the region between the first 2B transistor TR 4 adjacent to the first 1B transistor TR 2. That is, the orthogonal projection image of the first power supply line 91 is overlapped with the first 1A transistor TR 1 and the orthogonal projection image of the 1B transistor TR 2, a second power supply line 92, a 1B transistor TR 2 and the of 2B transistor TR 4 does not overlap with the positive projection image.
  • the first bit line 93 is located on the first B transistor TR 2 side and above and shifted from the first transfer transistor TR 5
  • the second bit line 94 is located on the second B transistor TR 4 side.
  • first bit line 93 and the second bit line 94 are provided above a region located between the first power supply line 91 and the second power supply line 92, and The orthogonal projection images of the bit line 93 and the second bit line 94 do not overlap with the orthogonal projection images of the first power line 91 and the second power line 92.
  • the memory cell according to the fourth modification of the first embodiment is different from the memory cell described in the first embodiment, [A] an orthographic image of a drain region, a channel formation region, and a source region constituting the first A transistor on a virtual plane (virtual vertical plane) perpendicular to the first direction; and [C] Orthogonal images of the drain region, the channel formation region, and the source region constituting the second A transistor on a virtual plane (virtual vertical plane) perpendicular to the first direction do not overlap, and moreover, these positive images do not overlap.
  • a gap is provided between the projected images.
  • the first power supply line 91 to located above the region between the first 1A transistor TR 1 and the 1B transistor TR 2, a second power supply line 92 includes a first 1B transistor TR 2, the first located above the region between the first 2B transistor TR 4 adjacent to the 1B transistor TR 2.
  • Orthogonal projection image of the first power supply line 91 to not overlap with the first 1A transistor TR 1 and the orthogonal projection image of the 1B transistor TR 2, a second power supply line 92, a 1B transistor TR 2 and the 2B transistor TR It does not overlap with the orthographic image of 4 .
  • the first bit line 93 to positioned above the first transfer transistor TR 5, the second bit line 94 is positioned above the second transfer transistor TR 6.
  • FIG. 17 is a conceptual diagram showing an arrangement state of components constituting a first modification of the memory cell of the second embodiment when the first modification of the memory cell of the second embodiment is cut along a virtual horizontal plane similar to that shown in FIG. 17. As shown at 51, the positions of the connection holes 87 and 88 may be changed.
  • the first power supply line is common to the source region of the first A transistor and the source region of the second A transistor, and the second power supply line is connected to the source region of the first B transistor and the source region of the second B transistor.
  • the first power supply line is common to the source region of the first A transistor and the source region of the second A transistor, and two second power supply lines are shared by the source region of the first B transistor and the second power supply line.
  • the second power supply line may be connected to each of the source regions of the second B transistor, or two first power supply lines may be connected to the source region of the first A transistor and the source region of the second A transistor, respectively. May be common to the source region of the first B transistor and the source region of the second B transistor.
  • a flip-flop circuit including a first CMOS inverter circuit and a second inverter circuit, and a memory cell including two transfer transistors
  • a drain region, a channel formation region, and a source region are stacked
  • a first A transistor including a pMOS transistor including a gate electrode layer, and a drain region, a channel formation region, and a source region are stacked
  • a first B transistor comprising an nMOS transistor having a gate electrode layer
  • In the second CMOS inverter circuit a drain region, a channel formation region, and a source region are stacked, a second A transistor including a pMOS transistor including a gate electrode layer, and a drain region, a channel formation region, and a source region are stacked
  • a second B transistor including an nMOS transistor having a gate electrode layer are stacked
  • Each of the transfer transistors includes a drain region, a channel formation region, and
  • the drain regions of the first A transistor, the first B transistor, the second A transistor, and the second B transistor, and one source / drain region of the first transfer transistor and the second transfer transistor are formed on a base.
  • the memory cell according to [A02], wherein the first drain region / connection portion and the second drain region / connection portion are formed of a high-concentration impurity region or a conductive material layer formed on a base.
  • [A04] The source regions of the first A transistor, the first B transistor, the second A transistor, and the second B transistor, and one source / drain region of the first transfer transistor and the second transfer transistor are formed on a base. Yes, The memory cell according to [A01], wherein the first power supply line and the second power supply line are formed on a base. [A05] The memory cell according to [A04], wherein the first power supply line and the second power supply line are formed of a high-concentration impurity region or a conductive material layer formed on a base.
  • the other source / drain region of the first transfer transistor is connected to the first bit line
  • the other source / drain region of the second transfer transistor is connected to a second bit line
  • One source / drain region of the first transfer transistor is connected to the first drain region / connection portion
  • [A07] The memory cell according to [A06], wherein the first power line, the second power line, the first bit line, and the second bit line extend in the first direction.
  • the first power line, the second power line, the first bit line, and the second bit line extend in the first direction, and the direction perpendicular to the first direction is the second direction.
  • adjacent memory cells are arranged line-symmetrically with respect to a boundary line extending in the first direction, a boundary line extending in the second direction, or a boundary line extending in the first direction and the second direction.
  • [A09] The memory cell according to any one of [A01] to [A08], wherein the first CMOS inverter circuit and the second inverter circuit are arranged twice symmetrically with respect to the central axis of the memory cell. .
  • a gate electrode layer common to the first transfer transistor and the second transfer transistor also serves as a word line,
  • the word lines extend in a second direction different from the first direction in which the first power supply line, the second power supply line, the first bit line, and the second bit line extend [A01] to [A09]. ]
  • the memory cell according to any one of the above.
  • the orthographic image of the first power supply line overlaps a part of the orthographic image of the source region of the first A transistor, and overlaps a part of the orthographic image of the source region of the second A transistor,
  • the orthographic image of the second power line overlaps with a part of the orthographic image of the source region of the first B transistor, and overlaps with a part of the orthographic image of the source region of the second B transistor [A10].
  • One source / drain region, a channel formation region, and the other of the second transfer transistor constituting the second transfer transistor are connected to a virtual plane.
  • a memory cell Over scan / orthogonal projection image of the drain region, a memory cell according to not substantially overlap [A10] or [A11].
  • the orthographic images of the drain region, the channel formation region, and the source region constituting the 1B transistor substantially overlap each other, An orthographic image of the drain region, the channel formation region, and the source region constituting the second A transistor on a virtual plane perpendicular to the second direction, and a second B transistor on a virtual plane perpendicular to the second direction.
  • the orthographic images of the constituent drain region, channel forming region and source region are substantially overlapped, An orthographic image of one of the source / drain regions, the channel forming region, and the other source / drain region constituting the first transfer transistor on an imaginary plane perpendicular to the second direction, and perpendicular to the second direction.
  • the orthographic images of the one source / drain region, the channel formation region, and the other source / drain region constituting the second transfer transistor on a virtual plane are substantially overlapped [A10] to [A12].
  • the memory cell according to any one of the above items.
  • the first power supply line and the second power supply line are arranged at a first level, The memory cell according to any one of [A10] to [A13], wherein the first bit line and the second bit line are arranged at a second level different from the first level.
  • a gate electrode layer common to the first transfer transistor and the second transfer transistor is connected to a word line, The word lines extend in a second direction different from the first direction in which the first power supply line, the second power supply line, the first bit line, and the second bit line extend [A01] to [A09]. ] The memory cell according to any one of the above.
  • [A16] An orthographic image of the drain region, the channel formation region, and the source region constituting the first A transistor on a virtual plane perpendicular to the second direction, the first B transistor on a virtual plane perpendicular to the second direction And the orthographic images of one of the source / drain regions, the channel forming region, and the other source / drain region of the first transfer transistor, Substantially overlap, An orthographic image of the drain region, the channel formation region, and the source region constituting the second A transistor on a virtual plane perpendicular to the second direction, and constituting a second B transistor on a virtual plane perpendicular to the second direction.
  • the orthographic images of the drain region, the channel forming region and the source region, and the orthographic images of one source / drain region, the channel forming region and the other source / drain region of the second transfer transistor are substantially formed.
  • [A17] The first power supply line, the second power supply line, the first bit line, and the second bit line are arranged at a first level,
  • [A18] The device according to any one of [A01] to [A17], wherein the first power supply line and the second power supply line are not provided above the first transfer transistor and the second transfer transistor. Memory cells.
  • CMOS inverter circuit A pMOS transistor including a drain region, a channel formation region, and a source region and having a gate electrode layer, and a CMOS including a drain region, a channel formation region and a source region, and an nMOS transistor having a gate electrode layer.
  • An inverter circuit The drain region of the pMOS transistor and the drain region of the nMOS transistor are connected to a common drain region / connection, A gate electrode layer common to the pMOS transistor and the nMOS transistor is connected to a common gate wiring portion formed on the base via the gate electrode / connection portion, The source region of the pMOS transistor is connected to the first power line, A CMOS inverter circuit in which a source region of an nMOS transistor is connected to a second power supply line. [B02] The drain region of the pMOS transistor and the drain region of the nMOS transistor are formed on a base, The CMOS inverter circuit according to [B01], wherein the common drain region / connection portion is formed on the base.
  • Second gate electrode / connection portion via or connection hole
  • 75, 77... Connection portion 79A, 79B... Insulating layer, 79C, 79D.
  • Insulating layer 81: gate electrode layer (first gate electrode layer), 82: gate electrode layer (second gate electrode layer), 83: gate electrode layer (third gate electrode layer) , 84 gate insulating film, 85 gate electrode layer of the first transfer transistor, 86 gate electrode layer of the second transfer transistor, 91 first power supply line, 92 ⁇ Second power supply line, 93 ⁇ first bit line, 94 ⁇ second bit line (BL ′), 95 ⁇ word line, 96 ⁇ wiring part

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Abstract

メモリセルは、第１ＡトランジスタＴＲ1及び第１ＢトランジスタＴＲ2から成る第１のＣＭＯＳインバータ回路、及び、第２ＡトランジスタＴＲ3及び第２ＢトランジスタＴＲ4から成る第２のインバータ回路から構成されたフリップフロップ回路、並びに、２つの転送トランジスタＴＲ5，ＴＲ6から構成されており、第１ＡトランジスタＴＲ1及び第２ＡトランジスタＴＲ2は共通の第１の電源線９１に接続されており、第１ＢトランジスタＴＲ3及び第２ＢトランジスタＴＲ4は共通の第２の電源線９２に接続されている。

Description

メモリセル及びＣＭＯＳインバータ回路
　本開示は、メモリセル、具体的にはＳＲＡＭ（Static Random Access Memory）から成るメモリセル及びＣＭＯＳインバータ回路に関する。
　ナノワイヤー又はナノチューブから構成されたチャネル形成領域を有するｐＭＯＳトランジスタ及びｎＭＯＳトランジスタから構成されたＣＭＯＳインバータ回路を備えた半導体装置が、例えば、特開２００８－２０５１６８号公報から周知である。この特許公開公報に開示されたＣＭＯＳインバータ回路において、ｎＭＯＳトランジスタ及びｐＭＯＳトランジスタのドレインは、それぞれ、半導体基板表面に形成されたｎ型不純物領域及びｐ型不純物領域から成り、ｎ型不純物領域とｐ型不純物領域との間は、ｎ型不純物領域とｐ型不純物領域とをオーミック接続する接続領域を介してオーミック接続され、ナノワイヤー又はナノチューブは、ｎ型不純物領域及びｐ型不純物領域上にそれぞれ立設され、ｎＭＯＳトランジスタ及びｐＭＯＳトランジスタのソースは、ナノワイヤー又はナノチューブの上端に形成され、ｎＭＯＳトランジスタ及びｐＭＯＳトランジスタのゲート電極は、ゲート電極配線によって接続されている。ここで、ゲート電極は、ナノワイヤー又はナノチューブの周囲をゲート絶縁膜を介して覆う導電薄膜から成り、ゲート電極からゲート電極配線が延在し、ゲート電極配線上にゲート電極配線と接続されるビアが形成されている。
　また、この特許公開公報には、このＣＭＯＳインバータ回路を備えたＳＲＡＭメモリセルも開示されている。そして、この特許公開公報の図１０（ｂ）には、トランジスタ及びビアの配置が表示されており、トランジスタ及びビアの占める領域の面積をΔ2としたとき、１つのＳＲＡＭメモリセルの占める領域の面積は、図５２Ａに示すように、３６Δ2（＝６Δ×６Δ）となる。尚、「Δ」のサイズを明示するために図５２Ａ及び図５２Ｂにグリッドを併記した。また、図５２Ａ及び図５２Ｂにおける参照記号「ＴＲ１」、「ＴＲ２」、「ＴＲ３」、「ＴＲ４」、「ＴＲ５」及び「ＴＲ６」は、後述する本開示における第１ＡトランジスタＴＲ1、第１ＢトランジスタＴＲ2、第２ＡトランジスタＴＲ3、第２ＢトランジスタＴＲ4、第１の転送トランジスタＴＲ5及び第２の転送トランジスタＴＲ6と同じトランジスタを意味し、符号「Ａ」は、後述する本開示のメモリセルにおける第１のゲート電極・接続部７３に相当し、符号「Ｂ」は、後述する本開示のメモリセルにおける第２のゲート電極・接続部７４に相当し、符号「Ｃ」は、後述する本開示のメモリセルにおける接続孔５４，５５に相当し、符号「Ｄ」は、後述する本開示のメモリセルにおける接続孔６４，６５に相当する。
特開２００８－２０５１６８号公報
　ところで、図５２Ａあるいはこの特許公開公報の図１０（ｂ）に図示されているように、ゲート電極配線１５Ａ，１５Ｂ，１５Ｃ，１５Ｄの一部は斜め方向に形成されている。しかしながら、現実には、トランジスタの微細化に伴い、このような斜め方向の配線の形成は困難となる。図５２Ａあるいはこの特許公開公報の図１０（ｂ）に図示されたゲート電極配線１５Ａ，１５Ｂ，１５Ｃ，１５Ｄを縦方向及び横方向に延びるような現実的に形成可能な配線とした場合、図５２Ｂに示すように、１つのＳＲＡＭメモリセルの占める領域の面積は、４８Δ2（＝６Δ×８Δ）となる。ここで、ＳＲＡＭメモリセルの高集積化のために、ＳＲＡＭメモリセルの面積を更に一層縮小することに対する強い要望がある。また、図５２Ｂに示す構成においては、１本のワード線、２本のビット線、１本のＶdd電源線及び１本のＶss電源線を設けると、これらの配線を設けるための配線層が、４層、必要とされるが、配線層の数をより少なくすることに対する強い要望もある。
　従って、本開示の目的は、面積を一層縮小することが可能な、あるいは又、配線層の数をより少なくすることが可能なメモリセル、及び、係るメモリセルを構成するＣＭＯＳインバータ回路を提供することにある。
　上記の目的を達成するための本開示のメモリセルは、
　第１のＣＭＯＳインバータ回路及び第２のインバータ回路から構成されたフリップフロップ回路、並びに、２つの転送トランジスタから構成されたメモリセルであって、
　第１のＣＭＯＳインバータ回路は、ドレイン領域、チャネル形成領域及びソース領域が積層され、ゲート電極層を備えたｐＭＯＳトランジスタから成る第１Ａトランジスタ、並びに、ドレイン領域、チャネル形成領域及びソース領域が積層され、ゲート電極層を備えたｎＭＯＳトランジスタから成る第１Ｂトランジスタから構成されており、
　第２のＣＭＯＳインバータ回路は、ドレイン領域、チャネル形成領域及びソース領域が積層され、ゲート電極層を備えたｐＭＯＳトランジスタから成る第２Ａトランジスタ、並びに、ドレイン領域、チャネル形成領域及びソース領域が積層され、ゲート電極層を備えたｎＭＯＳトランジスタから成る第２Ｂトランジスタから構成されており、
　転送トランジスタのそれぞれは、一方のソース／ドレイン領域、チャネル形成領域及び他方のソース／ドレイン領域が積層され、ゲート電極層を備えて成り、
　第１Ａトランジスタのドレイン領域及び第１Ｂトランジスタのドレイン領域は、共通の第１のドレイン領域・接続部に接続されており、
　第２Ａトランジスタのドレイン領域及び第２Ｂトランジスタのドレイン領域は、共通の第２のドレイン領域・接続部に接続されており、
　第１Ａトランジスタ及び第１Ｂトランジスタに共通のゲート電極層（第１のゲート電極層）は、第１のゲート電極・接続部を介して、第２のドレイン領域・接続部に接続されており、
　第２Ａトランジスタ及び第２Ｂトランジスタに共通のゲート電極層（第２のゲート電極層）は、第２のゲート電極・接続部を介して、第１のドレイン領域・接続部に接続されており、
　第１Ａトランジスタのソース領域及び第２Ａトランジスタのソース領域は、共通の第１の電源線に接続されており、
　第１Ｂトランジスタのソース領域及び第２Ｂトランジスタのソース領域は、共通の第２の電源線に接続されている。
　上記の目的を達成するための本開示のＣＭＯＳインバータ回路は、
　ドレイン領域、チャネル形成領域及びソース領域が積層され、ゲート電極層を備えたｐＭＯＳトランジスタ、並びに、ドレイン領域、チャネル形成領域及びソース領域が積層され、ゲート電極層を備えたｎＭＯＳトランジスタから構成されたＣＭＯＳインバータ回路であって、
　ｐＭＯＳトランジスタのドレイン領域及びｎＭＯＳトランジスタのドレイン領域は、共通のドレイン領域・接続部に接続されており、
　ｐＭＯＳトランジスタ及びｎＭＯＳトランジスタに共通のゲート電極層は、ゲート電極・接続部を介して、基体に形成された共通のゲート配線部に接続されており、
　ｐＭＯＳトランジスタのソース領域は、第１の電源線に接続されており、
　ｎＭＯＳトランジスタのソース領域は、第２の電源線に接続されている。
図１は、実施例１のメモリセルの一部分の模式的な斜視図である。 図２は、実施例１のメモリセルの等価回路図である。 図３Ａ及び図３Ｂは、実施例１のＣＭＯＳインバータ回路の一部分の模式的な斜視図、及び、実施例１のＣＭＯＳインバータ回路の等価回路図である。 図４Ａ、図４Ｂ及び図４Ｃは、実施例１のメモリセルの図１及び図５の矢印Ａ－Ａ、矢印Ｂ－Ｂ及び矢印Ｃ－Ｃに沿った模式的な一部断面図である。 図５は、図４Ａの矢印Ａ－Ａを含む仮想水平面で実施例１のメモリセルを切断したときの実施例１のメモリセルを構成する構成要素の配置状態の概念図である。 図６は、図４Ａの矢印Ｂ－Ｂを含む仮想水平面で実施例１のメモリセルを切断したときの実施例１のメモリセルを構成する構成要素の配置状態の概念図である。 図７は、図４Ａの矢印Ｃ－Ｃを含む仮想水平面で実施例１のメモリセルを切断したときの実施例１のメモリセルを構成する構成要素の配置状態の概念図である。 図８は、図４Ａの矢印Ｄ－Ｄを含む仮想水平面で実施例１のメモリセルを切断したときの実施例１のメモリセルを構成する構成要素の配置状態の概念図である。 図９は、図４Ａの矢印Ｅ－Ｅを含む仮想水平面で実施例１のメモリセルを切断したときの実施例１のメモリセルを構成する構成要素の配置状態の概念図である。 図１０は、図４Ａの矢印Ｆ－Ｆを含む仮想水平面で実施例１のメモリセルを切断したときの実施例１のメモリセルを構成する構成要素の配置状態の概念図である。 図１１は、図４Ａの矢印Ａ－Ａを含む仮想水平面で実施例１のメモリセルの第１変形例を切断したときの実施例１のメモリセルの第１変形例を構成する構成要素の配置状態の概念図であり、図５と同様の概念図である。 図１２は、図４Ａの矢印Ａ－Ａを含む仮想水平面で実施例１のメモリセルの第２変形例を切断したときの実施例１のメモリセルの第２変形例を構成する構成要素の配置状態の概念図であり、図５と同様の概念図である。 図１３Ａ及び図１３Ｂは、実施例２のメモリセルの図１５の矢印Ａ－Ａ及び矢印Ｂ－Ｂに沿った模式的な一部断面図である。 図１４は、実施例２のメモリセルの等価回路図である。 図１５は、図１３Ａの矢印Ａ－Ａを含む仮想水平面で実施例２のメモリセルを切断したときの実施例２のメモリセルを構成する構成要素の配置状態の概念図である。 図１６は、図１３Ａの矢印Ｂ－Ｂを含む仮想水平面で実施例２のメモリセルを切断したときの実施例２のメモリセルを構成する構成要素の配置状態の概念図である。 図１７は、図１３Ａの矢印Ｃ－Ｃを含む仮想水平面で実施例２のメモリセルを切断したときの実施例２のメモリセルを構成する構成要素の配置状態の概念図である。 図１８は、図１３Ａの矢印Ｄ－Ｄを含む仮想水平面で実施例２のメモリセルを切断したときの実施例２のメモリセルを構成する構成要素の配置状態の概念図である。 図１９は、図１３Ａの矢印Ｅ－Ｅを含む仮想水平面で実施例２のメモリセルを切断したときの実施例２のメモリセルを構成する構成要素の配置状態の概念図である。 図２０は、図１３Ａの矢印Ｆ－Ｆを含む仮想水平面で実施例２のメモリセルを切断したときの実施例２のメモリセルを構成する構成要素の配置状態の概念図である。 図２１Ａ、図２１Ｂ及び図２１Ｃは、実施例３のメモリセルの図２４の矢印Ａ－Ａ、矢印Ｂ－Ｂ及び矢印Ｃ－Ｃに沿った模式的な一部断面図である。 図２２Ａ及び図２２Ｂは、実施例３のメモリセルの図２４の矢印Ｄ－Ｄ及び矢印Ｅ－Ｅに沿った模式的な一部断面図である。 図２３は、実施例３のメモリセルの等価回路図である。 図２４は、図２１Ａの矢印Ａ－Ａを含む仮想水平面で実施例３のメモリセルを切断したときの実施例３のメモリセルを構成する構成要素の配置状態の概念図である。 図２５は、図２１Ａの矢印Ｂ－Ｂを含む仮想水平面で実施例３のメモリセルを切断したときの実施例３のメモリセルを構成する構成要素の配置状態の概念図である。 図２６は、図２１Ａの矢印Ｃ－Ｃを含む仮想水平面で実施例３のメモリセルを切断したときの実施例３のメモリセルを構成する構成要素の配置状態の概念図である。 図２７は、図２１Ａの矢印Ｄ－Ｄを含む仮想水平面で実施例３のメモリセルを切断したときの実施例３のメモリセルを構成する構成要素の配置状態の概念図である。 図２８は、図２１Ａの矢印Ｅ－Ｅを含む仮想水平面で実施例３のメモリセルを切断したときの実施例３のメモリセルを構成する構成要素の配置状態の概念図である。 図２９は、図２５Ａの矢印Ａ－Ａを含む仮想水平面で実施例３のメモリセルの第１変形例を切断したときの実施例３のメモリセルの第１変形例を構成する構成要素の配置状態の概念図である。 図３０Ａ及び図３０Ｂは、実施例４のメモリセルの図３２の矢印Ａ－Ａ及び矢印Ｂ－Ｂに沿った模式的な一部断面図である。 図３１は、実施例４のメモリセルの等価回路図である。 図３２は、図３０Ａの矢印Ａ－Ａを含む仮想水平面で実施例４のメモリセルを切断したときの実施例４のメモリセルを構成する構成要素の配置状態の概念図である。 図３３は、図３０Ａの矢印Ｂ－Ｂを含む仮想水平面で実施例４のメモリセルを切断したときの実施例４のメモリセルを構成する構成要素の配置状態の概念図である。 図３４は、図３０Ａの矢印Ｃ－Ｃを含む仮想水平面で実施例４のメモリセルを切断したときの実施例４のメモリセルを構成する構成要素の配置状態の概念図である。 図３５は、図３０Ａの矢印Ｄ－Ｄを含む仮想水平面で実施例４のメモリセルを切断したときの実施例４のメモリセルを構成する構成要素の配置状態の概念図である。 図３６は、図３０Ａの矢印Ｅ－Ｅを含む仮想水平面で実施例４のメモリセルを切断したときの実施例４のメモリセルを構成する構成要素の配置状態の概念図である。 図３７は、図３０Ａの矢印Ｆ－Ｆを含む仮想水平面で実施例４のメモリセルを切断したときの実施例４のメモリセルを構成する構成要素の配置状態の概念図である。 図３８Ａ、図３８Ｂ及び図３８Ｃは、実施例１のメモリセルの第３変形例の図３９の矢印Ａ－Ａ、矢印Ｂ－Ｂ及び矢印Ｃ－Ｃに沿った模式的な一部断面図である。 図３９は、図３８Ａの矢印Ａ－Ａを含む仮想水平面で実施例１のメモリセルの第３変形例を切断したときの実施例１のメモリセルの第３変形例を構成する構成要素の配置状態の概念図である。 図４０は、図３８Ａの矢印Ｂ－Ｂを含む仮想水平面で実施例１のメモリセルの第３変形例を切断したときの実施例１のメモリセルの第３変形例を構成する構成要素の配置状態の概念図である。 図４１は、図３８Ａの矢印Ｃ－Ｃを含む仮想水平面で実施例１のメモリセルの第３変形例を切断したときの実施例１のメモリセルの第３変形例を構成する構成要素の配置状態の概念図である。 図４２は、図３８Ａの矢印Ｄ－Ｄを含む仮想水平面で実施例１のメモリセルの第３変形例を切断したときの実施例１のメモリセルの第３変形例を構成する構成要素の配置状態の概念図である。 図４３は、図３８Ａの矢印Ｅ－Ｅを含む仮想水平面で実施例１のメモリセルの第３変形例を切断したときの実施例１のメモリセルの第３変形例を構成する構成要素の配置状態の概念図である。 図４４は、図３８Ａの矢印Ｆ－Ｆを含む仮想水平面で実施例１のメモリセルの第３変形例を切断したときの実施例１のメモリセルの第３変形例を構成する構成要素の配置状態の概念図である。 図４５は、図３８Ａの矢印Ａ－Ａを含む仮想水平面と同様の仮想水平面で実施例１のメモリセルの第３変形例を切断したときの実施例１のメモリセルの第３変形例を構成する構成要素の配置状態の概念図である。 図４６は、図３８Ａの矢印Ｂ－Ｂを含む仮想水平面と同様の仮想水平面で実施例１のメモリセルの第３変形例を切断したときの実施例１のメモリセルの第３変形例を構成する構成要素の配置状態の概念図である。 図４７は、図３８Ａの矢印Ｃ－Ｃを含む仮想水平面と同様の仮想水平面で実施例１のメモリセルの第３変形例を切断したときの実施例１のメモリセルの第３変形例を構成する構成要素の配置状態の概念図である。 図４８は、図３８Ａの矢印Ｄ－Ｄを含む仮想水平面と同様の仮想水平面で実施例１のメモリセルの第３変形例を切断したときの実施例１のメモリセルの第３変形例を構成する構成要素の配置状態の概念図である。 図４９は、図３８Ａの矢印Ｅ－Ｅを含む仮想水平面と同様の仮想水平面で実施例１のメモリセルの第３変形例を切断したときの実施例１のメモリセルの第３変形例を構成する構成要素の配置状態の概念図である。 図５０は、図３８Ａの矢印Ｆ－Ｆを含む仮想水平面と同様の仮想水平面で実施例１のメモリセルの第３変形例を切断したときの実施例１のメモリセルの第３変形例を構成する構成要素の配置状態の概念図である。 図５１は、図１７に示したと同様の仮想水平面で実施例２のメモリセルの第１変形例を切断したときの実施例２のメモリセルの第１変形例を構成する構成要素の配置状態の概念図である。 図５２Ａ及び図５２Ｂは、特開２００８－２０５１６８号公報に開示されたＳＲＡＭメモリセルの大きさを説明するための模式図である。
　以下、図面を参照して、実施例に基づき本開示を説明するが、本開示は実施例に限定されるものではなく、実施例における種々の数値や材料は例示である。尚、説明は、以下の順序で行う。
１．本開示のメモリセル及びＣＭＯＳインバータ回路、全般に関する説明
２．実施例１（本開示のメモリセル及びＣＭＯＳインバータ回路、本開示の第１の形態のメモリセル、本開示の第１の構成のメモリセル）
３．実施例２（実施例１の変形、本開示の第１の形態のメモリセル、本開示の第２の構成のメモリセル）
４．実施例３（実施例１の別の変形、本開示の第２の形態のメモリセル、本開示の第１の構成のメモリセル）
５．実施例４（実施例２の変形、本開示の第２の形態のメモリセル、本開示の第２の構成のメモリセル）
６．その他
〈本開示のメモリセル及びＣＭＯＳインバータ回路、全般に関する説明〉
　本開示のメモリセルにおいて、
　第１Ａトランジスタ、第１Ｂトランジスタ、第２Ａトランジスタ及び第２Ｂトランジスタのドレイン領域、並びに、第１の転送トランジスタ及び第２の転送トランジスタの一方のソース／ドレイン領域は、基体上（具体的には、基体の直上）に形成されており、
　第１のドレイン領域・接続部及び第２のドレイン領域・接続部は、基体（具体的には、基体の頂面部分）に形成されている形態とすることができる。尚、このような形態の本開示のメモリセルを、便宜上、『本開示の第１の形態のメモリセル』と呼ぶ場合がある。そして、この場合、第１のドレイン領域・接続部及び第２のドレイン領域・接続部は、基体に形成された高濃度不純物領域又は導電材料層（例えば、シリサイド層やサリサイド層、あるいは、周知の導電材料から成る層）から成る形態とすることができる。また、第１の電源線や第２の電源線は、周知の配線材料から構成すればよい。
　あるいは又、本開示のメモリセルにおいて、
　第１Ａトランジスタ、第１Ｂトランジスタ、第２Ａトランジスタ及び第２Ｂトランジスタのソース領域、並びに、第１の転送トランジスタ及び第２の転送トランジスタの他方のソース／ドレイン領域は、基体上（具体的には、基体の直上）に形成されており、
　第１の電源線及び第２の電源線は、基体（具体的には、基体の頂面部分）に形成されている形態とすることができる。尚、このような形態の本開示のメモリセルを、便宜上、『本開示の第２の形態のメモリセル』と呼ぶ場合がある。そして、この場合、第１の電源線及び第２の電源線は、基体に形成された高濃度不純物領域又は導電材料層（例えば、シリサイド層やサリサイド層、あるいは、周知の導電材料から成る層）から成る形態とすることができる。また、第１のドレイン領域・接続部や第２のドレイン領域・接続部は、周知の配線材料から構成すればよい。
　以上に説明した各種の好ましい形態を含む本開示のメモリセルにおいて、
　第１の転送トランジスタの他方のソース／ドレイン領域は、第１のビット線に接続されており、
　第２の転送トランジスタの他方のソース／ドレイン領域は、第２のビット線に接続されており、
　第１の転送トランジスタの一方のソース／ドレイン領域は、第１のドレイン領域・接続部に接続されており、
　第２の転送トランジスタの一方のソース／ドレイン領域は、第２のドレイン領域・接続部に接続されている形態とすることができる。そして、この場合、第１の電源線、第２の電源線、第１のビット線及び第２のビット線は、第１の方向に延びている形態とすることができる。第１のビット線や第２のビット線は、周知の配線材料から構成すればよい。
　更には、以上に説明した各種の好ましい形態を含む本開示のメモリセルにおいて、第１の電源線、第２の電源線、第１のビット線及び第２のビット線の延びる方向を第１の方向、第１の方向と直交する方向を第２の方向としたとき、隣接するメモリセルは、境界線（第１の方向に延びる境界線、又は、第２の方向に延びる境界線、又は、第１の方向及び第２の方向に延びる境界線）に対して線対称に配置されている形態とすることができる。
　更には、以上に説明した各種の好ましい形態を含む本開示のメモリセルにおいて、第１のＣＭＯＳインバータ回路及び第２のインバータ回路は、メモリセルの中心軸に対して２回対称に配置されている形態とすることができる。メモリセルの中心軸は基体の法線方向と平行な直線である。
　更には、以上に説明した各種の好ましい形態を含む本開示のメモリセルにおいて、
　第１の転送トランジスタ及び第２の転送トランジスタに共通のゲート電極層（第３のゲート電極層）は、ワード線を兼ねており、
　第１の電源線、第２の電源線、第１のビット線及び第２のビット線が延びる第１の方向とは異なる第２の方向（具体的には、例えば、第１の方向と直交する第２の方向）にワード線は延びている構成とすることができる。尚、このような形態の本開示のメモリセルを、便宜上、『本開示の第１の構成のメモリセル』と呼ぶ場合がある。そして、この場合、
　第１の電源線の正射影像は、第１Ａトランジスタのソース領域の正射影像の一部分と重なっており、且つ、第２Ａトランジスタのソース領域の正射影像の一部分と重なっており、
　第２の電源線の正射影像は、第１Ｂトランジスタのソース領域の正射影像の一部分と重なっており、且つ、第２Ｂトランジスタのソース領域の正射影像の一部分と重なっている構成とすることができる。更には、これらの構成において、
［Ａ］第１の方向に垂直な仮想平面（仮想垂直面）への、第１Ａトランジスタを構成するドレイン領域、チャネル形成領域及びソース領域の正射影像
［Ｂ］第１の方向に垂直な仮想平面（仮想垂直面）への、第１Ｂトランジスタを構成するドレイン領域、チャネル形成領域及びソース領域の正射影像
［Ｃ］第１の方向に垂直な仮想平面（仮想垂直面）への、第２Ａトランジスタを構成するドレイン領域、チャネル形成領域及びソース領域の正射影像
［Ｄ］第１の方向に垂直な仮想平面（仮想垂直面）への、第２Ｂトランジスタを構成するドレイン領域、チャネル形成領域及びソース領域の正射影像
［Ｅ］第１の方向に垂直な仮想平面（仮想垂直面）への、第１の転送トランジスタを構成する一方のソース／ドレイン領域、チャネル形成領域及び他方のソース／ドレイン領域の正射影像、並びに、
［Ｆ］第１の方向に垂直な仮想平面（仮想垂直面）への、第２の転送トランジスタを構成する一方のソース／ドレイン領域、チャネル形成領域及び他方のソース／ドレイン領域の正射影像
は、実質的に重なっていない構成とすることができる。更には、これらの構成において、
　第２の方向に垂直な仮想平面（仮想垂直面）への、第１Ａトランジスタを構成するドレイン領域、チャネル形成領域及びソース領域の正射影像、並びに、第２の方向に垂直な仮想平面（仮想垂直面）への、第１Ｂトランジスタを構成するドレイン領域、チャネル形成領域及びソース領域の正射影像は、実質的に重なっており、
　第２の方向に垂直な仮想平面（仮想垂直面）への、第２Ａトランジスタを構成するドレイン領域、チャネル形成領域及びソース領域の正射影像、並びに、第２の方向に垂直な仮想平面（仮想垂直面）への、第２Ｂトランジスタを構成するドレイン領域、チャネル形成領域及びソース領域の正射影像は、実質的に重なっており、
　第２の方向に垂直な仮想平面（仮想垂直面）への、第１の転送トランジスタを構成する一方のソース／ドレイン領域、チャネル形成領域及び他方のソース／ドレイン領域の正射影像、並びに、第２の方向に垂直な仮想平面（仮想垂直面）への、第２の転送トランジスタを構成する一方のソース／ドレイン領域、チャネル形成領域及び他方のソース／ドレイン領域の正射影像は、実質的に重なっている構成とすることができる。更には、これらの構成において、
　第１の電源線と第２の電源線とは、第１レベルに配設されており、
　第１のビット線と第２のビット線とは、第１レベルとは異なる第２レベルに配設されている構成とすることができる。第１レベルが第２レベルよりも基体側に位置してもよいし、第２レベルが第１レベルよりも基体側に位置してもよい。ワード線は、第１の転送トランジスタ及び第２の転送トランジスタに共通の第３のゲート電極層の延在部に相当し、この第３のゲート電極層と同じ材料から構成されている。正射影像が実質的に重なっている、重なっていないとは、各種トランジスタの製造上のバラツキを考慮したものであり、正射影像が若干重なっていなくとも重なっているとするし、正射影像が若干重なっていても重なっていないとする。以下の説明においても同様である。
　本開示の第１の構成のメモリセルにおいて、一のメモリセルを構成する第１Ｂトランジスタのソース領域が接続された第２の電源線は、この一のメモリセルに第２の方向に沿って隣接したメモリセル（第１の方向に延びる境界線を挟んで位置するメモリセル）を構成する第２Ｂトランジスタのソース領域に接続されている形態とすることができる。即ち、一のメモリセルを構成する第１Ｂトランジスタのソース領域と、この一のメモリセルに第２の方向に沿って隣接したメモリセルを構成する第２Ｂトランジスタのソース領域とは、同じ第２の電源線に接続されている形態とすることができる。第１の電源線には、例えば、Ｖddが印加され、第２の電源線には、例えば、Ｖssが印加される。
　あるいは又、以上に説明した各種の好ましい形態を含む本開示のメモリセルにおいて、
　第１の転送トランジスタのゲート電極層及び第２の転送トランジスタのゲート電極層は、ワード線に接続されており、
　第１の電源線、第２の電源線、第１のビット線及び第２のビット線が延びる第１の方向とは異なる第２の方向（具体的には、例えば、第１の方向と直交する第２の方向）にワード線は延びている構成とすることができる。尚、このような形態の本開示のメモリセルを、便宜上、『本開示の第２の構成のメモリセル』と呼ぶ場合がある。そして、この場合、
［ａ］第２の方向に垂直な仮想平面（仮想垂直面）への、第１Ａトランジスタを構成するドレイン領域、チャネル形成領域及びソース領域の正射影像
［ｂ］第２の方向に垂直な仮想平面（仮想垂直面）への、第１Ｂトランジスタを構成するドレイン領域、チャネル形成領域及びソース領域の正射影像、並びに、
［ｃ］第２の方向に垂直な仮想平面（仮想垂直面）への、第１の転送トランジスタを構成する一方のソース／ドレイン領域、チャネル形成領域及び他方のソース／ドレイン領域の正射影像
は、実質的に重なっており、
［ｄ］第２の方向に垂直な仮想平面（仮想垂直面）への、第２Ａトランジスタを構成するドレイン領域、チャネル形成領域及びソース領域の正射影像
［ｅ］第２の方向に垂直な仮想平面（仮想垂直面）への、第２Ｂトランジスタを構成するドレイン領域、チャネル形成領域及びソース領域の正射影像、並びに、
［ｆ］第２の方向に垂直な仮想平面（仮想垂直面）への、第２の転送トランジスタを構成する一方のソース／ドレイン領域、チャネル形成領域及び他方のソース／ドレイン領域の正射影像
は、実質的に重なっている構成とすることができる。更には、これらの構成において、
　第１の電源線と第２の電源線と第１のビット線と第２のビット線とは、第１レベルに配設されており、
　ワード線は、第１レベルとは異なる第２レベルに配設されている構成とすることができる。第１レベルが第２レベルよりも基体側に位置してもよいし、第２レベルが第１レベルよりも基体側に位置してもよい。
　更には、以上に説明した各種の好ましい形態を含む本開示のメモリセルにおいて、第１の転送トランジスタ及び第２の転送トランジスタの上方には、第１の電源線及び第２の電源線が設けられていない形態とすることができる。
　本開示のＣＭＯＳインバータ回路において、
　ｐＭＯＳトランジスタのドレイン領域及びｎＭＯＳトランジスタのドレイン領域は、基体上に形成されており、
　共通のドレイン領域・接続部は基体に形成されている形態とすることができるし、あるいは又、
　ｐＭＯＳトランジスタのソース領域及びｎＭＯＳトランジスタのソース領域は、基体上に形成されており、
　第１の電源線及び第２の電源線は基体に形成されている形態とすることができる。
　以上に説明した各種の好ましい形態、構成を含む本開示のメモリセルあるいはＣＭＯＳインバータ回路（以下、これらを総称して、『本開示のメモリセル等』と呼ぶ場合がある）において、基体として、シリコン半導体基板やＳＯＩ（Si On Insulator）基板、ＳＧＯＩ（SiGe On Insulator）基板を挙げることができる。
　本開示のメモリセル等において、各種のトランジスタは、ナノワイヤー構造又はナノシート構造又はナノチューブ構造を有する形態とすることができる。そして、チャネル形成領域の全外周はゲート絶縁膜で覆われ、ゲート絶縁膜と接して（即ち、ゲート絶縁膜上に）ゲート電極層が形成されている形態とすることができる。即ち、各種のトランジスタは、ＧＡＡ（Gate-All-Around）構造を有する縦型構造のトランジスタである。各種のトランジスタにおいて、ドレイン領域、チャネル形成領域及びソース領域の積層体を、便宜上、『チャネル構造部』と呼ぶ場合がある。本開示のメモリセル等における各種のトランジスタにおいて、１つのトランジスタを構成するチャネル構造部の数は１、あるいは、２以上であればよい。チャネル構造部の形成方法として、エピタキシャルＣＶＤ法、プラズマＣＶＤ法、アトミックレイヤーＣＶＤ法を挙げることができる。
　ｎＭＯＳトランジスタ及びｐＭＯＳトランジスタのチャネル構造部を構成する材料として、ＳｉあるいはＳｉＧｅ、Ｇｅ、ＩｎＧａＡｓを挙げることができる。具体的には、本開示のメモリセル等において、ｎＭＯＳトランジスタにあってはチャネル構造部はシリコン（Ｓｉ）から成り、ｐＭＯＳトランジスタにあってはチャネル構造部はシリコン－ゲルマニウム（ＳｉＧｅ）、ゲルマニウム（Ｇｅ）又はＩｎＧａＡｓから成る形態とすることができる。
　但し、これに限定するものではなく、
　ｎＭＯＳトランジスタのチャネル構造部は、シリコン－ゲルマニウム（ＳｉＧｅ）から成り、
　ｐＭＯＳトランジスタタのチャネル構造部は、シリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）又はＩｎＧａＡｓから成る形態とすることができるし、
　ｎＭＯＳトランジスタタのチャネル構造部は、ゲルマニウム（Ｇｅ）から成り、
　ｐＭＯＳトランジスタタのチャネル構造部は、シリコン（Ｓｉ）、シリコン－ゲルマニウム（ＳｉＧｅ）又はＩｎＧａＡｓから成る形態とすることができるし、
　ｎＭＯＳトランジスタタのチャネル構造部は、ＩｎＧａＡｓから成り、
　ｐＭＯＳトランジスタタのチャネル構造部は、シリコン（Ｓｉ）、シリコン－ゲルマニウム（ＳｉＧｅ）又はゲルマニウム（Ｇｅ）から成る形態とすることができる。
　ここで、ＭＯＳトランジスタがｎチャネル型であるかｐチャネル型であるかは、それぞれに最適な仕事関数を得るといった観点から、専ら、ゲート電極層を構成する材料の選択によって決定される。チャネル構造部をＳｉから構成し、半導体装置をｎチャネル型とする場合、ゲート電極層を構成する材料としてＴｉＮ、ＴａＮ、Ａｌ、ＴｉＡｌ、Ｗを挙げることができる。一方、チャネル構造部をＳｉＧｅから構成し、半導体装置をｐチャネル型とする場合、ゲート電極層を構成する材料としてＴｉＮ、Ｗを挙げることができる。ゲート絶縁膜を構成する材料として、ＳｉＮ、ＳｉＯＮ、ＳｉＯ2を挙げることができるし、高誘電率材料（所謂Ｈｉｇｈ－ｋ材料）、例えば、ＨｆＯ2、ＨｆＡｌＯＮ、Ｙ2Ｏ3を挙げることもできる。
　あるいは又、ｎＭＯＳトランジスタ及びｐＭＯＳトランジスタのチャネル構造部を、シリコン（Ｓｉ）から構成することができる。そして、この場合、ｎＭＯＳトランジスタのゲート電極層を構成する材料として、Ｔｉ、Ｖ、Ｃｒ、Ｚｒ、Ｎｂ、Ｍｏ、Ｈｆ、Ｔａ、Ｗ及びこれらの金属を含む化合物を挙げることができるし、ｐＭＯＳトランジスタのゲート電極層を構成する材料として、Ｆｅ、Ｃｏ、Ｎｉ、Ｃｕ、Ｒｕ、Ｒｈ、Ｐｄ、Ａｇ、Ｏｓ、Ｉｒ、Ｐｔ、Ａｕ及びこれらの金属を含む化合物を挙げることができる。
　ナノワイヤー構造あるいはナノチューブ構造にあっては、直径が、例えば、５ｎｍ乃至１０ｎｍのワイヤー状あるいはチューブ状のチャネル形成領域の両端から、ドレイン領域及びソース領域（あるいは又、一方及び他方のソース／ドレイン領域）が延びている。また、ナノシート構造にあっては、幅×厚さが、例えば、（１０ｎｍ乃至５０ｎｍ）×（５ｎｍ乃至１０ｎｍ）の断面形状が略矩形のチャネル形成領域の両端から、ドレイン領域及びソース領域（あるいは又、一方及び他方のソース／ドレイン領域）が延びている。
　導電材料や配線材料として、例えば、シリコン（Ｓｉ）、アルミニウムあるいはアルミニウム系合金（例えば、純アルミニウム、Ａｌ－Ｓｉ、Ａｌ－Ｃｕ、Ａｌ－Ｓｉ－Ｃｕ、Ａｌ－Ｇｅ、Ａｌ－Ｓｉ－Ｇｅ）、ポリシリコン、銅、銅合金、タングステン、タングステン合金、チタン、チタン合金（ＴｉＷ、ＴｉＮＷ、ＴｉＮ、ＴｉＡｌを含む）、ＷＳｉ2、ＭｏＳｉ2、ＴａＮを挙げることができる。また、基体をシリコン半導体基板から構成する場合、基体の上あるいは上方には複数の絶縁層や層間絶縁層が設けられているが、絶縁層や層間絶縁層を構成する材料として、ＳｉＯ2、ＮＳＧ（ノンドープ・シリケート・ガラス）、ＢＰＳＧ（ホウ素・リン・シリケート・ガラス）、ＰＳＧ、ＢＳＧ、ＡｓＳＧ、ＳｂＳＧ、ＰｂＳＧ、ＳＯＧ（スピンオングラス）、ＬＴＯ（Low Temperature Oxide、低温ＣＶＤ－ＳｉＯ2）、低融点ガラス、ガラスペースト等のＳｉＯX系材料（シリコン系酸化膜を構成する材料）；ＳｉＮやＳｉＯＮといったＳｉＯＮ系材料を含むＳｉＮ系材料；ＳｉＯＣ；ＳｉＯＦ；ＳｉＣＮを挙げることができるし、あるいは又、酸化チタン（ＴｉＯ2）、酸化タンタル（Ｔａ2Ｏ5）、酸化アルミニウム（Ａｌ2Ｏ3）、酸化マグネシウム（ＭｇＯ）、酸化クロム（ＣｒＯx）、酸化ジルコニウム（ＺｒＯ2）、酸化ニオブ（Ｎｂ2Ｏ5）、酸化スズ（ＳｎＯ2）、酸化バナジウム（ＶＯx）といった無機絶縁材料を挙げることができるし、あるいは又、ポリイミド系樹脂、エポキシ系樹脂、アクリル樹脂といった各種樹脂や、ＳｉＯＣＨ、有機ＳＯＧ、フッ素系樹脂といった低誘電率絶縁材料（例えば、誘電率ｋ（＝ε／ε0）が例えば３．５以下の材料であり、具体的には、例えば、フルオロカーボン、シクロパーフルオロカーボンポリマー、ベンゾシクロブテン、環状フッ素樹脂、ポリテトラフルオロエチレン、アモルファステトラフルオロエチレン、ポリアリールエーテル、フッ化アリールエーテル、フッ化ポリイミド、アモルファスカーボン、パリレン（ポリパラキシリレン）、フッ化フラーレン）を挙げることができるし、Ｓｉｌｋ（The Dow Chemical Co. の商標であり、塗布型低誘電率層間絶縁膜材料）、Ｆｌａｒｅ（Honeywell Electronic Materials Co. の商標であり、ポリアリルエーテル（ＰＡＥ）系材料）を例示することもできる。そして、これらを、単独あるいは適宜組み合わせて使用することができる。絶縁層や層間絶縁層は、各種ＣＶＤ法、各種塗布法、スパッタリング法や真空蒸着法を含む各種ＰＶＤ法、スクリーン印刷法といった各種印刷法、メッキ法、電着法、浸漬法、ゾル－ゲル法等の公知の方法に基づき形成することができる。
　本開示のメモリセル等において、各種トランジスタのゲート電極層に印加される電圧は、例えば、０．５ボルト乃至０．８ボルトである。本開示のメモリセルやＣＭＯＳインバータ回路は、例えば、ロジック回路等のデジタル回路に適用することができるし、例えば、撮像装置の制御を行うロジック回路や撮像装置を構成する撮像素子（受光素子）の駆動回路に適用することができるが、これらに限定するものではない。
　実施例１は、本開示のメモリセル及びＣＭＯＳインバータ回路に関し、具体的には、本開示の第１の形態のメモリセル及び本開示の第１の構成のメモリセルに関する。
　実施例１のメモリセルの一部分の模式的な斜視図を図１に示し、実施例１のメモリセルの等価回路図を図２に示す。また、実施例１のメモリセルの図１及び図５の矢印Ａ－Ａに沿った模式的な一部断面図を図４Ａに示し、図１及び図５の矢印Ｂ－Ｂに沿った模式的な一部断面図を図４Ｂに示し、図１及び図５の矢印Ｃ－Ｃに沿った模式的な一部断面図を図４Ｃに示す。更には、実施例１のメモリセルの図４Ａの矢印Ａ－Ａを含む仮想水平面、矢印Ｂ－Ｂを含む仮想水平面、矢印Ｃ－Ｃを含む仮想水平面、矢印Ｄ－Ｄを含む仮想水平面、矢印Ｅ－Ｅを含む仮想水平面、及び、矢印Ｆ－Ｆを含む仮想水平面で実施例１のメモリセルを切断したときの実施例１のメモリセルを構成する構成要素の配置状態の概念図を図５、図６、図７、図８、図９及び図１０に示す。また、実施例１のＣＭＯＳインバータ回路の一部分の模式的な斜視図を図３Ａに示し、等価回路図を図３Ｂに示す。尚、図４Ａ、図４Ｂ及び図４Ｃにおいて、ハッチング線の一部を省略している。また、図５、図６、図７、図８、図９及び図１０においては９つのメモリセルを図示し、メモリセルの境界線を一点鎖線で示している。
　実施例１あるいは後述する実施例２～実施例４のメモリセルは、第１のＣＭＯＳインバータ回路及び第２のインバータ回路から構成されたフリップフロップ回路、並びに、２つの転送トランジスタＴＲ5，ＴＲ6から構成されたメモリセルである。第１のＣＭＯＳインバータ回路は、第１ＡトランジスタＴＲ1及び第１ＢトランジスタＴＲ2から構成されており、第２のＣＭＯＳインバータ回路は、第２ＡトランジスタＴＲ3及び第２ＢトランジスタＴＲ4から構成されている。ここで、第１ＡトランジスタＴＲ1は、ドレイン領域１１、チャネル形成領域１２及びソース領域１３が積層され、ゲート電極層８１を備えたｐＭＯＳトランジスタから成る。また、第１ＢトランジスタＴＲ2は、ドレイン領域２１、チャネル形成領域２２及びソース領域２３が積層され、ゲート電極層８１を備えたｎＭＯＳトランジスタから成る。更には、第２ＡトランジスタＴＲ3は、ドレイン領域３１、チャネル形成領域３２及びソース領域３３が積層され、ゲート電極層８２を備えたｐＭＯＳトランジスタから成る。また、第２ＢトランジスタＴＲ4は、ドレイン領域４１、チャネル形成領域４２及びソース領域４３が積層され、ゲート電極層８２を備えたｎＭＯＳトランジスタから成る。転送トランジスタＴＲ5，ＴＲ6のそれぞれは、一方のソース／ドレイン領域５１，６１、チャネル形成領域５２，６２及び他方のソース／ドレイン領域５３，６３が積層され、ゲート電極層８３を備えて成り、ｎＭＯＳトランジスタから構成されている。但し、転送トランジスタＴＲ5，ＴＲ6のそれぞれをｐＭＯＳトランジスタから構成することもできる。
　そして、実施例１あるいは後述する実施例２～実施例４のメモリセルにおいて、第１ＡトランジスタＴＲ1のドレイン領域１１及び第１ＢトランジスタＴＲ2のドレイン領域２１は、共通の第１のドレイン領域・接続部７１に接続されており、
　第２ＡトランジスタＴＲ3のドレイン領域３１及び第２ＢトランジスタＴＲ4のドレイン領域４１は、共通の第２のドレイン領域・接続部７２に接続されており、
　第１ＡトランジスタＴＲ1及び第１ＢトランジスタＴＲ2に共通のゲート電極層（第１のゲート電極層）８１は、第１のゲート電極・接続部（ビアあるいは接続孔）７３を介して、第２のドレイン領域・接続部７２に接続されており、
　第２ＡトランジスタＴＲ3及び第２ＢトランジスタＴＲ4に共通のゲート電極層（第２のゲート電極層）８２は、第２のゲート電極・接続部（ビアあるいは接続孔）７４を介して、第１のドレイン領域・接続部７１に接続されており、
　第１ＡトランジスタＴＲ1のソース領域１３及び第２ＡトランジスタＴＲ3のソース領域３３は、共通の第１の電源線９１に接続されており、
　第１ＢトランジスタＴＲ2のソース領域２３及び第２ＢトランジスタＴＲ4のソース領域４３は、共通の第２の電源線９２に接続されている。
　あるいは又、実施例１あるいは後述する実施例２のメモリセルにおいて、第１ＡトランジスタＴＲ1のソース領域１３及び第２ＡトランジスタＴＲ3のソース領域３３は、接続孔１４，３４を介して共通の第１の電源線９１に接続されており、第１ＢトランジスタＴＲ2のソース領域２３及び第２ＢトランジスタＴＲ4のソース領域４３は、接続孔２４，４４を介して共通の第２の電源線９２に接続されている。
　また、実施例１あるいは後述する実施例２～実施例４のＣＭＯＳインバータ回路は、
　ドレイン領域１１、チャネル形成領域１２及びソース領域１３が積層され、ゲート電極層８１を備えたｐＭＯＳトランジスタＴＲ1、並びに、ドレイン領域２１、チャネル形成領域２２及びソース領域２３が積層され、ゲート電極層８１を備えたｎＭＯＳトランジスタＴＲ2から構成されており、
　ｐＭＯＳトランジスタＴＲ1のドレイン領域１１及びｎＭＯＳトランジスタＴＲ2のドレイン領域２１は、共通のドレイン領域・接続部７１に接続されており、
　ｐＭＯＳトランジスタＴＲ1及びｎＭＯＳトランジスタＴＲ2に共通のゲート電極層８１は、ゲート電極・接続部（ビアあるいは接続孔）７３を介して、基体７０（具体的には、基体７０の頂面部分）に形成された共通のゲート配線部７２に接続されており、
　ｐＭＯＳトランジスタＴＲ1のソース領域１３は、第１の電源線９１に接続されており、
　ｎＭＯＳトランジスタＴＲ2のソース領域２３は、第２の電源線９２に接続されている。
　あるいは又、実施例１あるいは後述する実施例２～実施例４のＣＭＯＳインバータ回路は、
　ドレイン領域３１、チャネル形成領域３２及びソース領域３３が積層され、ゲート電極層８２を備えたｐＭＯＳトランジスタＴＲ3、並びに、ドレイン領域４１、チャネル形成領域４２及びソース領域４３が積層され、ゲート電極層８２を備えたｎＭＯＳトランジスタＴＲ4から構成されており、
　ｐＭＯＳトランジスタＴＲ3のドレイン領域３１及びｎＭＯＳトランジスタＴＲ4のドレイン領域４１は、共通のドレイン領域・接続部７２に接続されており、
　ｐＭＯＳトランジスタＴＲ3及びｎＭＯＳトランジスタＴＲ4に共通のゲート電極層８２は、ゲート電極・接続部（ビアあるいは接続孔）７４を介して、基体７０（具体的には、基体７０の頂面部分）に形成された共通のゲート配線部７１に接続されており、
　ｐＭＯＳトランジスタＴＲ3のソース領域３３は、第１の電源線９１に接続されており、
　ｎＭＯＳトランジスタＴＲ4のソース領域４３は、第２の電源線９２に接続されている。
　そして、実施例１あるいは後述する実施例２のＣＭＯＳインバータ回路において、ｐＭＯＳトランジスタＴＲ1，ＴＲ3のドレイン領域１１，３１及びｎＭＯＳトランジスタＴＲ2，ＴＲ4のドレイン領域２１，４１は、基体７０上（具体的には、基体７０の直上）に形成されており、共通のドレイン領域・接続部７１，７２は基体７０（具体的には、基体７０の頂面部分）に形成されている。
　また、実施例１あるいは後述する実施例２のメモリセルにおいて、第１ＡトランジスタＴＲ1、第１ＢトランジスタＴＲ2、第２ＡトランジスタＴＲ3及び第２ＢトランジスタＴＲ4のドレイン領域１１，２１，３１，４１、並びに、第１の転送トランジスタＴＲ5及び第２の転送トランジスタＴＲ6の一方のソース／ドレイン領域５１，６１は、基体７０上（具体的には、基体７０の直上）に形成されており、第１のドレイン領域・接続部７１及び第２のドレイン領域・接続部７２は、基体７０（具体的には、基体７０の頂面部分）に形成されている。第１のドレイン領域・接続部７１及び第２のドレイン領域・接続部７２は、基体７０（具体的には、基体７０の頂面部分）に形成された高濃度不純物領域又は導電材料層から成り、あるいは又、拡散抵抗層等の抵抗成分を有する層や、絶縁材料層で囲まれ、周囲から絶縁された金属材料層から成る。
　実施例１のメモリセルにおいて、第１の転送トランジスタＴＲ5の他方のソース／ドレイン領域５３は、接続孔５４，５５を介して第１のビット線９３（ＢＬ）に接続されており、第２の転送トランジスタＴＲ6の他方のソース／ドレイン領域６３は、接続孔６４，６５を介して第２のビット線９４（ＢＬ’）に接続されている。第１の転送トランジスタＴＲ5の一方のソース／ドレイン領域５１は、第１のドレイン領域・接続部７１に接続されており、第２の転送トランジスタＴＲ6の一方のソース／ドレイン領域６１は、第２のドレイン領域・接続部７２に接続されている。第１の電源線９１、第２の電源線９２、第１のビット線９３及び第２のビット線９４は、第１の方向に延びており、周知の配線材料から構成されている。尚、第２のビット線９４は、通常、ＢＬの上に「－」を付した記号で表されるが、本明細書では「ＢＬ’」と表現する場合がある。
　実施例１あるいは後述する実施例３のメモリセルにおいて、第１のＣＭＯＳインバータ回路及び第２のインバータ回路は、メモリセルの中心軸に対して２回対称に配置されている。図５あるいは図１５において、１つのメモリセルの中心軸を黒丸「ＣＡ」で表している。
　実施例１あるいは後述する実施例３のメモリセルにおいて、第１の転送トランジスタＴＲ5及び第２の転送トランジスタＴＲ6に共通のゲート電極層（第３のゲート電極層）８３はワード線ＷＬを兼ねている。ワード線ＷＬは、第１の方向とは異なる第２の方向（具体的には、例えば、第１の方向と直交する第２の方向）に延びており、周辺回路に接続されている。図９に示すように、第１の電源線９１の正射影像は、第１ＡトランジスタＴＲ1のソース領域１３の正射影像の一部分と重なっており、且つ、第２ＡトランジスタＴＲ3のソース領域３３の正射影像の一部分と重なっている。第２の電源線９２の正射影像は、第１ＢトランジスタＴＲ2のソース領域２３の正射影像の一部分と重なっており、且つ、第２ＢトランジスタＴＲ4のソース領域４３の正射影像の一部分と重なっている。また、
［Ａ］第１の方向に垂直な仮想垂直面への、第１ＡトランジスタＴＲ1を構成するドレイン領域１１、チャネル形成領域１２及びソース領域１３（以下、『第１ＡトランジスタＴＲ1のチャネル構造部』と呼ぶ場合がある）の正射影像
［Ｂ］第１の方向に垂直な仮想垂直面への、第１ＢトランジスタＴＲ2を構成するドレイン領域２１、チャネル形成領域２２及びソース領域２３（以下、『第１ＢトランジスタＴＲ2のチャネル構造部』と呼ぶ場合がある）の正射影像
［Ｃ］第１の方向に垂直な仮想垂直面への、第２ＡトランジスタＴＲ3を構成するドレイン領域３１、チャネル形成領域３２及びソース領域３３（以下、『第２ＡトランジスタＴＲ3のチャネル構造部』と呼ぶ場合がある）の正射影像
［Ｄ］第１の方向に垂直な仮想垂直面への、第２ＢトランジスタＴＲ4を構成するドレイン領域４１、チャネル形成領域４２及びソース領域４３（以下、『第２ＢトランジスタＴＲ4のチャネル構造部』と呼ぶ場合がある）の正射影像
［Ｅ］第１の方向に垂直な仮想垂直面への、第１の転送トランジスタＴＲ5を構成する一方のソース／ドレイン領域５１、チャネル形成領域５２及び他方のソース／ドレイン領域５３（以下、『第１の転送トランジスタＴＲ5のチャネル構造部』と呼ぶ場合がある）の正射影像、並びに、
［Ｆ］第１の方向に垂直な仮想垂直面への、第２の転送トランジスタＴＲ6を構成する一方のソース／ドレイン領域６１、チャネル形成領域６２及び他方のソース／ドレイン領域６３（以下、『第２の転送トランジスタＴＲ6のチャネル構造部』と呼ぶ場合がある）の正射影像
は、実質的に重なっていない。ここで、仮想水平面、仮想垂直面とは、基体表面に対して水平な仮想平面、垂直な仮想平面を意味する。
　また、実施例１あるいは後述する実施例３のメモリセルにおいて、
　第２の方向に垂直な仮想垂直面への第１ＡトランジスタＴＲ1のチャネル構造部の正射影像及び第１ＢトランジスタＴＲ2のチャネル構造部の正射影像は、実質的に重なっており、
　第２の方向に垂直な仮想垂直面への第２ＡトランジスタＴＲ3のチャネル構造部の正射影像及び第２ＢトランジスタＴＲ4のチャネル構造部の正射影像は、実質的に重なっており、
　第２の方向に垂直な仮想垂直面への第１の転送トランジスタＴＲ5のチャネル構造部の正射影像及び第２のトランジスタＴＲ6のチャネル構造部の正射影像は、実質的に重なっている。
　更には、実施例１のメモリセルにおいて、第１の電源線９１と第２の電源線９２とは、第１レベルに配設されており、第１のビット線９３と第２のビット線９４とは、第１レベルとは異なる第２レベルに配設されている。図示した例では、第１レベルが第２レベルよりも基体側に位置しているが、第２レベルが第１レベルよりも基体側に位置してもよい。
　また、実施例１あるいは後述する実施例３のメモリセルにおいて、或るメモリセルを構成する第１ＢトランジスタＴＲ2のソース領域２３が接続された第２の電源線９２は、この或るメモリセルに第２の方向に沿って隣接したメモリセル（第１の方向に延びる境界線を挟んで位置するメモリセル）を構成する第２ＢトランジスタＴＲ4のソース領域４３に接続されている。即ち、一のメモリセルを構成する第１ＢトランジスタＴＲ2のソース領域２３と、この一のメモリセルに第２の方向に沿って隣接したメモリセルを構成する第２ＢトランジスタＴＲ4のソース領域４３とは、同じ第２の電源線９２に接続されている。第１の電源線９１にはＶddが印加され、第２の電源線９２にはＶssが印加される。第１の転送トランジスタＴＲ5及び第２の転送トランジスタＴＲ6の上方には、第１の電源線９１及び第２の電源線９２は設けられていない。
　実施例１あるいは後述する実施例２～実施例４において、トランジスタＴＲ1，ＴＲ2，ＴＲ3，ＴＲ4，ＴＲ5，ＴＲ6（以下、これらのトランジスタを総称して、便宜上、『トランジスタＴＲ1等』と呼ぶ場合がある）は、ナノワイヤー構造を有する。チャネル形成領域１２，２２，３２，４２，５２，６２の全外周はゲート絶縁膜８４で覆われ、ゲート絶縁膜８４と接して（即ち、ゲート絶縁膜８４上に）ゲート電極層８１，８２，８３が形成されている。基体７０は、例えば、シリコン半導体基板から成る。トランジスタＴＲ1等において、１つのトランジスタを構成するチャネル構造部の数は１、あるいは、２以上であればよい。ｎＭＯＳトランジスタＴＲ2，ＴＲ4，ＴＲ5，ＴＲ6のチャネル構造部はシリコン（Ｓｉ）から成り、ｐＭＯＳトランジスタＴＲ1，ＴＲ3のチャネル構造部はシリコン－ゲルマニウム（ＳｉＧｅ）から成る。ｎＭＯＳトランジスタＴＲ2，ＴＲ4，ＴＲ5，ＴＲ6のゲート電極層８１，８３、及び、ｐＭＯＳトランジスタＴＲ1，ＴＲ3のゲート電極層８２を構成する材料として、ＴｉＮを用いることができる。ゲート絶縁膜８４を構成する材料として、ＳｉＮ、ＳｉＯＮ、ＳｉＯ2を挙げることができるし、高誘電率材料（所謂Ｈｉｇｈ－ｋ材料）、例えば、ＨｆＯ2、ＨｆＡｌＯＮ、Ｙ2Ｏ3を挙げることもできる。
　以下、実施例１のメモリセルの製造方法の概略を説明するが、メモリセルの製造方法は、以下に説明する方法に限定するものではない。
　　［工程－１００］
　先ず、活性化領域が短絡しないように、シリコン半導体基板から成る基体７０の所定の領域に、ＳＴＩ（Shallow Trench Isolation）構造を有する素子分離領域（図示せず）を周知の方法に基づき形成する。
　　［工程－１１０］
　次いで、ウエル形成のために、基体７０の所定の領域にイオン注入を行う。その後、基体７０に、周知のイオン注入法に基づき、高濃度不純物領域から成る第１のドレイン領域・接続部７１及び第２のドレイン領域・接続部７２を形成する。次に、全面に絶縁層７９Ａを周知の方法に基づき形成した後、第１のドレイン領域・接続部７１及び第２のドレイン領域・接続部７２の上方の絶縁層７９Ａに、第２のゲート電極・接続部（ビアあるいは接続孔）７４及び第１のゲート電極・接続部（ビアあるいは接続孔）７３を形成する。
　　［工程－１２０］
　そして、第１ＡトランジスタＴＲ1のドレイン領域１１及び第２ＡトランジスタＴＲ3のドレイン領域３１を形成すべき絶縁層７９Ａの部分に開口部を形成する。次いで、エピタキシャル成長法に基づき、ｐ型不純物を含むＳｉＧｅから成るこれらのトランジスタＴＲ1のドレイン領域１１，３１を形成し、引き続き、ＳｉＧｅから成るこれらのトランジスタＴＲ1のチャネル形成領域１２，３２を形成し、引き続き、ｐ型不純物を含むＳｉＧｅから成るこれらのトランジスタＴＲ1のソース領域１３，３３を形成する。そして、第１ＡトランジスタＴＲ1及び第２ＡトランジスタＴＲ3のチャネル形成領域１２，３２及びソース領域１３，３３を適切なマスク材料で被覆する。
　　［工程－１３０］
　次に、第１ＢトランジスタＴＲ2のドレイン領域２１、第２ＢトランジスタＴＲ4のドレイン領域４１、第１の転送トランジスタＴＲ5の一方のソース／ドレイン領域５１及び第２の転送トランジスタＴＲ6の一方のソース／ドレイン領域６１を形成すべき絶縁層７９Ａの部分に開口部を形成する。そして、エピタキシャル成長法に基づき、ｎ型不純物を含むＳｉから成るこれらのトランジスタのドレイン領域２１，４１、一方のソース／ドレイン領域５１，６１を形成し、引き続き、Ｓｉから成るこれらのトランジスタのチャネル形成領域２２，４２，５２，６２を形成し、引き続き、ｎ型不純物を含むＳｉから成るこれらのトランジスタのソース領域２３，４３、他方のソース／ドレイン領域５３，６３を形成する。その後、マスク材料を除去する。
　　［工程－１４０］
　次いで、絶縁層７９Ａ上に突出した第１ＡトランジスタＴＲ1のチャネル形成領域１２、第１ＢトランジスタＴＲ2のチャネル形成領域２２、第２ＡトランジスタＴＲ3のチャネル形成領域３２、第２ＢトランジスタＴＲ4のチャネル形成領域４２、第１の転送トランジスタＴＲ5のチャネル形成領域５２及び第２の転送トランジスタＴＲ6のチャネル形成領域６２の外面に、周知の方法に基づき、ゲート絶縁膜８４を形成する。これらのトランジスタのソース領域１３，２３，３３，４３，５３，６３の外面にもゲート絶縁膜８４が形成されるが、これらの部分のゲート絶縁膜８４を残しておいても問題はない。また、これらの部分のゲート絶縁膜の図示は省略した。
　　［工程－１５０］
　その後、絶縁層７９Ａ上に突出した第１ＡトランジスタＴＲ1、第１ＢトランジスタＴＲ2、第２ＡトランジスタＴＲ3、第２ＢトランジスタＴＲ4、第１の転送トランジスタＴＲ5及び第２の転送トランジスタＴＲ6のチャネル形成領域１２，２２，３２，４２，５２，６２の外面に形成されたゲート絶縁膜８４を囲むように、絶縁層７９Ａ上に、周知の方法に基づき、ＴｉＮから成るゲート電極層８１，８２，８３を形成する。
　　［工程－１６０］
　次いで、全面に絶縁層７９Ｂを形成し、平坦化処理を行うことで、絶縁層７９Ｂの頂面に、第１ＡトランジスタＴＲ1、第１ＢトランジスタＴＲ2、第２ＡトランジスタＴＲ3、第２ＢトランジスタＴＲ4のソース領域１３，２３，３３，４３の頂面、並びに、第１の転送トランジスタＴＲ5及び第２の転送トランジスタＴＲ6の他方のソース／ドレイン領域５３，６３の頂面を露出させる。
　　［工程－１７０］
　その後、全面に層間絶縁層７９Ｃを形成し、第１ＡトランジスタＴＲ1、第１ＢトランジスタＴＲ2、第２ＡトランジスタＴＲ3及び第２ＢトランジスタＴＲ4のソース領域１３，２３，３３，４３の上方の層間絶縁層７９Ｃの部分に開口部を形成し、これらの開口部内を含む層間絶縁層７９Ｃ上に接続孔１４，２４，３４，４４並びに第１の電源線９１及び第２の電源線９２を形成する。加えて、第１の転送トランジスタＴＲ5、第２の転送トランジスタＴＲ6のソース領域５３，６３の上方の層間絶縁層７９Ｃの部分に開口部を形成し、これらの開口部内に、接続孔５４，６４を形成する。
　　［工程－１８０］
　次に、全面に層間絶縁層７９Ｄを形成し、接続孔５４，６４の上方の層間絶縁層７９Ｄの部分に開口部を形成し、これらの開口部内を含む層間絶縁層７９Ｄ上に、接続孔５５，６５並びに第１のビット線９３及び第２のビット線９４を形成する。こうして、実施例１のメモリセルを得ることができる。
　実施例１のメモリセルにおいては、第１ＡトランジスタＴＲ1、第１ＢトランジスタＴＲ2のドレイン領域１１，２１は共通の第１のドレイン領域・接続部７１に接続されており、第２ＡトランジスタＴＲ3、第２ＢトランジスタＴＲ4のドレイン領域３１，４１は共通の第２のドレイン領域・接続部７２に接続されており、第１ＡトランジスタＴＲ1及び第１ＢトランジスタＴＲ2に共通の第１のゲート電極層８１は第１のゲート電極・接続部７３を介して第２のドレイン領域・接続部７２に接続されており、第２ＡトランジスタＴＲ3及び第２ＢトランジスタＴＲ4に共通の第２のゲート電極層８２は第２のゲート電極・接続部７４を介して第１のドレイン領域・接続部７１に接続されており、第１ＡトランジスタＴＲ1及び第２ＡトランジスタＴＲ3のソース領域１３，３３は共通の第１の電源線９１に接続されており、第１ＢトランジスタＴＲ2及び第２ＢトランジスタＴＲ4のソース領域２３，４３は共通の第２の電源線９２に接続されている。それ故、メモリセルの面積の縮小化を図ることができる。尚、メモリセルの面積は３６Δ2（６Δ×６Δ）である。また、１つのメモリセルに対して、１本のワード線ＷＬ、２本のビット線９３，９４、１本の第１の電源線９１及び１本の第２の電源線９２が設けられているが、これらの配線を設けるための配線層は３層でよく、従来よりも配線層の数を少なくすることができる。しかも、実施例１のＣＭＯＳインバータ回路において、ｐＭＯＳトランジスタＴＲ1，ＴＲ3のドレイン領域１１，３１及びｎＭＯＳトランジスタＴＲ2，ＴＲ4のドレイン領域２１，４１は共通のドレイン領域・接続部７１，７２に接続されており、ｐＭＯＳトランジスタＴＲ1，ＴＲ3及びｎＭＯＳトランジスタＴＲ2，ＴＲ4に共通のゲート電極層８２はゲート電極・接続部７３，７４を介して基体７０（具体的には、基体７０の頂面部分）に形成された共通のゲート配線部７２，７１に接続されている。それ故、ＣＭＯＳインバータ回路の面積の縮小化を図ることができる。
　図１１及び図１２に、図４Ａの矢印Ａ－Ａを含む仮想水平面で実施例１のメモリセルの第１変形例及び第２変形例を切断したときの実施例１のメモリセルの第１変形例及び第２変形例を構成する構成要素の配置状態の概念図を示すが、隣接するメモリセルは、第１の方向に延びる境界線に対して線対称に配置されている形態とすることもできるし(図１１参照）、隣接するメモリセルは、第２の方向に延びる境界線に対して線対称に配置されている形態とすることもできる（図１２参照）。尚、図１１及び図１２は、図５と同様の概念図である。
　実施例２は、実施例１の変形であり、本開示の第１の形態のメモリセル及び本開示の第２の構成のメモリセルに関する。
　実施例２のメモリセルの図１５の矢印Ａ－Ａに沿った模式的な一部断面図を図１３Ａに示し、図１５の矢印Ｂ－Ｂに沿った模式的な一部断面図を図１３Ｂに示し、等価回路図を図１４に示す。また、実施例２のメモリセルの図１３Ａの矢印Ａ－Ａを含む仮想水平面、矢印Ｂ－Ｂを含む仮想水平面、矢印Ｃ－Ｃを含む仮想水平面、矢印Ｄ－Ｄを含む仮想水平面、矢印Ｅ－Ｅを含む仮想水平面及び矢印Ｆ－Ｆを含む仮想水平面で実施例２のメモリセルを切断したときの実施例２のメモリセルを構成する構成要素の配置状態の概念図を図１５、図１６、図１７、図１８、図１９及び図２０に示す。尚、図１３Ａ及び図１３Ｂにおいて、ハッチング線の一部を省略しており、図１３Ｂにおいて、ワード線（ＷＬ）９５の側面を図示している。また、図１５、図１６、図１７、図１８、図１９及び図２０においては８つのメモリセルを図示し、メモリセルの境界線を一点鎖線で示している。
　実施例２あるいは後述する実施例４のメモリセルにおいて、第１の転送トランジスタＴＲ5のゲート電極層８５及び第２の転送トランジスタＴＲ6のゲート電極層８６は、ワード線（ＷＬ）９５に接続されている。ワード線ＷＬは、第１の電源線９１、第２の電源線９２、第１のビット線（ＢＬ）９３及び第２のビット線（ＢＬ’）９４が延びる第１の方向とは異なる第２の方向（具体的には、例えば、第１の方向と直交する第２の方向）に延びており、周辺回路に接続されている。
　具体的には、実施例２あるいは後述する実施例４のメモリセルにおいて、第１の転送トランジスタＴＲ5のゲート電極層８５は、層間絶縁層７９Ｃに形成された接続孔８７を介してワード線９５に接続されている。一方、第２の転送トランジスタＴＲ6のゲート電極層８６は、層間絶縁層７９Ｃに形成された接続孔８８、配線部９６を介してワード線９５に接続されている。ワード線９５及び配線部９６は、層間絶縁層７９Ｄ上に形成されており、接続孔８７，８８は、絶縁層７９Ｂ及び層間絶縁層７９Ｃ，７９Ｄに設けられている。
　実施例２のメモリセルにおいて、第１の転送トランジスタＴＲ5の他方のソース／ドレイン領域５３は、層間絶縁層７９Ｃに設けられた接続孔５４を介して第１のビット線９３（ＢＬ）に接続されており、第２の転送トランジスタＴＲ6の他方のソース／ドレイン領域６３は、層間絶縁層７９Ｃに設けられた接続孔６４を介して第２のビット線９４（ＢＬ’）に接続されている。第１ＡトランジスタＴＲ1のソース領域１３及び第２ＡトランジスタＴＲ3のソース領域３３は、層間絶縁層７９Ｃに形成された接続孔１４，３４を介して共通の第１の電源線９１に接続されている。第１ＢトランジスタＴＲ2及び第２ＢトランジスタＴＲ4のソース領域２３，４３は、層間絶縁層７９Ｃに形成された接続孔２４，４４を介して共通の第２の電源線９２に接続されている。第１ＡトランジスタＴＲ1のドレイン領域１１、第１ＢトランジスタＴＲ2のドレイン領域２１及び第１の転送トランジスタＴＲ5の一方のソース／ドレイン領域５１は、第１のドレイン領域・接続部７１に接続されており、第２ＡトランジスタＴＲ3のドレイン領域３１、第２ＢトランジスタＴＲ4のドレイン領域４１及び第２の転送トランジスタＴＲ6の一方のソース／ドレイン領域６１は、第２のドレイン領域・接続部７２に接続されている。第１の転送トランジスタＴＲ5及び第２の転送トランジスタＴＲ6の上方には、第１の電源線９１及び第２の電源線９２は設けられていない。第１の電源線９１、第２の電源線９２、第１のビット線９３及び第２のビット線９４は、層間絶縁層７９Ｃ上に形成されている。
　また、実施例２あるいは後述する実施例４のメモリセルにおいて、隣接するメモリセルは、第１の方向に延びる境界線、又は、第２の方向に延びる境界線、又は、第１の方向及び第２の方向に延びる境界線に対して線対称に配置されている。図示した例では、隣接するメモリセルは、第１の方向に延びる境界線及び第２の方向に延びる境界線に対して線対称に配置されている。更には、第１のＣＭＯＳインバータ回路及び第２のインバータ回路は、メモリセルの中心軸に対して２回対称に配置されている。図１５及び図３６において、１つのメモリセルの中心軸を黒丸「ＣＡ」で表している。
　そして、実施例２あるいは後述する実施例４のメモリセルにおいて、
［ａ］第２の方向に垂直な仮想垂直面への、第１ＡトランジスタＴＲ1のチャネル構造部の正射影像
［ｂ］第２の方向に垂直な仮想垂直面への、第１ＢトランジスタＴＲ2のチャネル構造部の正射影像、並びに、
［ｃ］第２の方向に垂直な仮想垂直面への、第１の転送トランジスタＴＲ5のチャネル構造部の正射影像
は、実質的に重なっており、
［ｄ］第２の方向に垂直な仮想垂直面への、第２ＡトランジスタＴＲ3のチャネル構造部の正射影像
［ｅ］第２の方向に垂直な仮想垂直面への、第２ＢトランジスタＴＲ4のチャネル構造部の正射影像、並びに、
［ｆ］第２の方向に垂直な仮想垂直面への、第２の転送トランジスタＴＲ6のチャネル構造部の正射影像
は、実質的に重なっている。
　更には、実施例２のメモリセルにおいて、第１の電源線９１と第２の電源線９２と第１のビット線９３と第２のビット線９４とは、第１レベルに配設されており、ワード線９５は、第１レベルとは異なる第２レベルに配設されている。図示した例では、第１レベルが第２レベルよりも基体側に位置しているが、第２レベルが第１レベルよりも基体側に位置してもよい。
　以上に説明した点を除き、実施例２のメモリセルは、実質的に実施例１のメモリセルの構成、構造と同様とすることができるので、詳細な説明は省略する。
　実施例３も、実施例１の変形であるが、本開示の第２の形態のメモリセル及び本開示の第１の構成のメモリセルに関する。
　実施例３のメモリセルの図２４の矢印Ａ－Ａに沿った模式的な一部断面図を図２１Ａに示し、図２４の矢印Ｂ－Ｂに沿った模式的な一部断面図を図２１Ｂに示し、図２４の矢印Ｃ－Ｃに沿った模式的な一部断面図を図２１Ｃに示し、図２４の矢印Ｄ－Ｄに沿った模式的な一部断面図を図２２Ａに示し、図２４の矢印Ｅ－Ｅに沿った模式的な一部断面図を図２２Ｂに示す。また、実施例３のメモリセルの等価回路図を図２３に示す。更には、実施例３のメモリセルの図２１Ａの矢印Ａ－Ａを含む仮想水平面、矢印Ｂ－Ｂを含む仮想水平面、矢印Ｃ－Ｃを含む仮想水平面、矢印Ｄ－Ｄを含む仮想水平面及び矢印Ｅ－Ｅを含む仮想水平面を含む仮想水平面で実施例３のメモリセルを切断したときの実施例３のメモリセルを構成する構成要素の配置状態の概念図を図２４、図２５、図２６、図２７、図２８に示す。尚、図２１Ａ、図２１Ｂ、図２１Ｃ、図２２Ａ及び図２２Ｂにおいて、ハッチング線の一部を省略している。また、図２４、図２５、図２６、図２７及び図２８においては６つのメモリセルを図示し、メモリセルの境界線を一点鎖線で示している。
　実施例３のメモリセルにおいて、第１ＡトランジスタＴＲ1、第１ＢトランジスタＴＲ2、第２ＡトランジスタＴＲ3及び第２ＢトランジスタＴＲ4のソース領域１３，２３，３３，４３、並びに、第１の転送トランジスタＴＲ5及び第２の転送トランジスタＴＲ6の他方のソース／ドレイン領域５３，６３は、基体７０上（具体的には、基体７０の直上）に形成されており、第１の電源線９１及び第２の電源線９２は、基体７０（具体的には、基体７０の頂面部分）に形成されている。第１の電源線９１及び第２の電源線９２は、基体７０（具体的には、基体７０の頂面部分）に形成された高濃度不純物領域又は導電材料層から成り、あるいは又、絶縁材料層で囲まれ、周囲から絶縁された金属材料層から成る。
　第１ＡトランジスタＴＲ1、第１ＢトランジスタＴＲ2、第２ＡトランジスタＴＲ3、第２ＢトランジスタＴＲ4、第１の転送トランジスタＴＲ5、第２の転送トランジスタＴＲ6は層間絶縁層７９Ｃで覆われており、層間絶縁層７９Ｃ上には層間絶縁層７９Ｄが形成されている。
　第１ＡトランジスタＴＲ1のソース領域１３及び第２ＡトランジスタＴＲ3のソース領域３３は、共通の第１の電源線９１に接続されており、第１ＢトランジスタＴＲ2のソース領域２３及び第２ＢトランジスタＴＲ4のソース領域４３は、共通の第２の電源線９２に接続されている。
　また、第１ＡトランジスタＴＲ1のドレイン領域１１は、層間絶縁層７９Ｃに設けられた接続孔１４を介して第１のドレイン領域・接続部７１に接続され、第１ＢトランジスタＴＲ2のドレイン領域２１は、層間絶縁層７９Ｃに設けられた接続孔２４を介して第１のドレイン領域・接続部７１に接続されている。第１の転送トランジスタＴＲ5の一方のソース／ドレイン領域５１は、層間絶縁層７９Ｃに設けられた接続孔５４を介して第１のドレイン領域・接続部７１に接続されている。第２ＡトランジスタＴＲ3のドレイン領域３１は、層間絶縁層７９Ｃに設けられた接続孔３４を介して第２のドレイン領域・接続部７２に接続され、第２ＢトランジスタＴＲ4のドレイン領域４１は、層間絶縁層７９Ｃに設けられた接続孔４４を介して第２のドレイン領域・接続部７２に接続されている。第２の転送トランジスタＴＲ6の一方のソース／ドレイン領域６１は、層間絶縁層７９Ｃに設けられた接続孔６４を介して第２のドレイン領域・接続部７２に接続されている。
　第１の転送トランジスタＴＲ5の他方のソース／ドレイン領域５３は、基体７０（具体的には、基体７０の頂面部分）に設けられた高濃度不純物領域又は導電材料層から成る接続部７５、接続部７５に接続され、絶縁層７９Ａ，７９Ｂ及び層間絶縁層７９Ｃ，７９Ｄに設けられた接続孔７６を介して、層間絶縁層７９Ｄ上に設けられた第１のビット線９３に接続されている。第２の転送トランジスタＴＲ6の他方のソース／ドレイン領域６３は、基体７０（具体的には、基体７０の頂面部分）に設けられた高濃度不純物領域又は導電材料層から成る接続部７７、接続部７７に接続され、絶縁層７９Ａ，７９Ｂ及び層間絶縁層７９Ｃ，７９Ｄに設けられた接続孔７８を介して、層間絶縁層７９Ｄ上に設けられた第２のビット線９４に接続されている。
　第１ＡトランジスタＴＲ1及び第１ＢトランジスタＴＲ2に共通の第１のゲート電極層８１は、絶縁層７９Ｂ、層間絶縁層７９Ｃに設けられた第１のゲート電極・接続部７３を介して第２のドレイン領域・接続部７２に接続されており、第２ＡトランジスタＴＲ3及び第２ＢトランジスタＴＲ4に共通の第２のゲート電極層８２は、絶縁層７９Ｂ、層間絶縁層７９Ｃに設けられた第２のゲート電極・接続部７４を介して第１のドレイン領域・接続部７１に接続されている。
　第１の電源線９１、第２の電源線９２、第１のビット線９３及び第２のビット線９４は、第１の方向に延びており、第１の転送トランジスタＴＲ5及び第２の転送トランジスタＴＲ6に共通のゲート電極層（第３のゲート電極層）８３はワード線ＷＬを兼ねており、第２の方向に延びている。
　また、実施例３のＣＭＯＳインバータ回路にあっては、ｐＭＯＳトランジスタＴＲ1，ＴＲ3のソース領域１３，３３及びｎＭＯＳトランジスタＴＲ2，ＴＲ4のソース領域２３，４３は、基体７０上（具体的には、基体７０の直上）に形成されており、第１の電源線９１及び第２の電源線９２は基体７０（具体的には、基体７０の頂面部分）に形成されている。
　以上に説明した点を除き、実施例３のメモリセルは、実質的に実施例１のメモリセルの構成、構造と同様とすることができるので、詳細な説明は省略する。尚、実施例３のメモリセルの面積は４８Δ2にあり、図５２Ｂに示した従来のＳＲＡＭメモリセルの占める領域の面積と同じであるが、配線層の数の減少が図られている。
　図２９に実施例３の第１変形例の、図２５と同様の概念図を示すように、隣接するメモリセルは、第１の方向に延びる境界線に対して線対称に配置されている形態とすることもできる。
　実施例４は、実施例２の変形であり、本開示の第２の形態のメモリセル及び本開示の第２の構成のメモリセルに関する。
　実施例４のメモリセルの図３６の矢印Ａ－Ａに沿った模式的な一部断面図を図３０Ａに示し、図３６の矢印Ｂ－Ｂに沿った模式的な一部断面図を図３０Ｂに示し、等価回路図を図３１に示す。また、実施例４のメモリセルの図３０Ａの矢印Ａ－Ａを含む仮想水平面、矢印Ｂ－Ｂを含む仮想水平面、矢印Ｃ－Ｃを含む仮想水平面、矢印Ｄ－Ｄを含む仮想水平面、矢印Ｅ－Ｅを含む仮想水平面及び矢印Ｆ－Ｆを含む仮想水平面で実施例４のメモリセルを切断したときの実施例４のメモリセルを構成する構成要素の配置状態の概念図を図３２、図３３、図３４、図３５、図３６及び図３７に示す。尚、図３０Ａ及び図３０Ｂにおいて、ハッチング線の一部を省略しており、図３０Ｂにおいて、ワード線（ＷＬ）９５の側面を図示している。また、図３２、図３３、図３４、図３５、図３６及び図３７においては８つのメモリセルを図示し、メモリセルの境界線を一点鎖線で示している。
　実施例４のメモリセルにおいて、第１ＡトランジスタＴＲ1、第１ＢトランジスタＴＲ2、第２ＡトランジスタＴＲ3及び第２ＢトランジスタＴＲ4のソース領域１３，２３，３３，４３、並びに、第１の転送トランジスタＴＲ5及び第２の転送トランジスタＴＲ6の他方のソース／ドレイン領域５３，６３は、基体７０上（具体的には、基体７０の直上）に形成されており、第１の電源線９１、第２の電源線９２、第１のビット線９３及び第２のビット線９４は、基体７０（具体的には、基体７０の頂面部分）に形成されている。第１の電源線９１、第２の電源線９２、第１のビット線９３及び第２のビット線９４は、基体７０（具体的には、基体７０の頂面部分）に形成された高濃度不純物領域又は導電材料層から成り、あるいは又、絶縁材料層で囲まれ、周囲から絶縁された金属材料層から成る。
　実施例４のメモリセルにおいて、第１の転送トランジスタＴＲ5の他方のソース／ドレイン領域５３は、第１のビット線９３（ＢＬ）に接続されており、第２の転送トランジスタＴＲ6の他方のソース／ドレイン領域６３は、第２のビット線９４（ＢＬ’）に接続されている。第１ＡトランジスタＴＲ1のソース領域１３及び第２ＡトランジスタＴＲ3のソース領域３３は、共通の第１の電源線９１に接続されている。第１ＢトランジスタＴＲ2及び第２ＢトランジスタＴＲ4のソース領域２３，４３は、共通の第２の電源線９２に接続されている。第１ＡトランジスタＴＲ1のドレイン領域１１、第１ＢトランジスタＴＲ2のドレイン領域２１及び第１の転送トランジスタＴＲ5の一方のソース／ドレイン領域５１は、接続孔１４，２４，５４を介して第１のドレイン領域・接続部７１に接続されており、第２ＡトランジスタＴＲ3のドレイン領域３１、第２ＢトランジスタＴＲ4のドレイン領域４１及び第２の転送トランジスタＴＲ6の一方のソース／ドレイン領域６１は、接続孔３４，４４，６４を介して第２のドレイン領域・接続部７２に接続されている。第１のドレイン領域・接続部７１及び第２のドレイン領域・接続部７２は層間絶縁層７９Ｃ上に設けられている。第１の転送トランジスタＴＲ5及び第２の転送トランジスタＴＲ6の上方には、第１の電源線９１及び第２の電源線９２は設けられていない。
　第１ＡトランジスタＴＲ1及び第１ＢトランジスタＴＲ2に共通の第１のゲート電極層８１は、絶縁層７９Ｂ、層間絶縁層７９Ｃに設けられた第１のゲート電極・接続部７３を介して第２のドレイン領域・接続部７２に接続されており、第２ＡトランジスタＴＲ3及び第２ＢトランジスタＴＲ4に共通のゲート電極層（第２のゲート電極層）８２は、絶縁層７９Ｂ、層間絶縁層７９Ｃに設けられた第２のゲート電極・接続部７４を介して第１のドレイン領域・接続部７１に接続されている。
　以上に説明した点を除き、実施例４のメモリセルは、実質的に実施例２のメモリセルの構成、構造と同様とすることができるので、詳細な説明は省略する。
　以上、本開示を好ましい実施例に基づき説明したが、実施例において説明したメモリセルあるいはＣＭＯＳインバータ回路の構成、構造、メモリセルあるいはＣＭＯＳインバータ回路を構成する材料、メモリセルあるいはＣＭＯＳインバータ回路の製造方法は例示であり、適宜、変更することができる。また、実施例１において説明したメモリセルの製造方法における工程順序は、所望に応じて、適宜、変更することができる。実施例においては、チャネル構造部を専らナノワイヤー構造に基づき説明したが、ナノシート構造あるいはナノチューブ構造とすることもできる。基体として、シリコン半導体基板の代わりにＳＯＩ基板を用いることもできる。
　本開示のメモリセル（ＳＲＡＭ）を、２－Ｐｏｒｔ－ＳＲＡＭ、デュアルＰｏｒｔ－ＳＲＡＭに適用することができる。
　実施例１のメモリセルの第３変形例の図３９の矢印Ａ－Ａ、矢印Ｂ－Ｂ及び矢印Ｃ－Ｃに沿った模式的な一部断面図を、図３８Ａ、図３８Ｂ及び図３８Ｃに示す。また、図３８Ａの矢印Ａ－Ａを含む仮想水平面、矢印Ｂ－Ｂを含む仮想水平面、矢印Ｃ－Ｃを含む仮想水平面、矢印Ｄ－Ｄを含む仮想水平面、矢印Ｅ－Ｅを含む仮想水平面及び矢印Ｆ－Ｆを含む仮想水平面で実施例１のメモリセルの第３変形例を切断したときの実施例１のメモリセルの第３変形例を構成する構成要素の配置状態の図３９、図４０、図４１、図４２、図４３及び図４４の概念図に示す。この実施例１の第３変形例のメモリセルにあっては、実施例１において説明したメモリセルとは異なり、前述した、
［Ａ］第１の方向に垂直な仮想平面（仮想垂直面）への、第１Ａトランジスタを構成するドレイン領域、チャネル形成領域及びソース領域の正射影像、及び、
［Ｃ］第１の方向に垂直な仮想平面（仮想垂直面）への、第２Ａトランジスタを構成するドレイン領域、チャネル形成領域及びソース領域の正射影像
が重なっており、しかも、
［Ｂ］第１の方向に垂直な仮想平面（仮想垂直面）への、第１Ｂトランジスタを構成するドレイン領域、チャネル形成領域及びソース領域の正射影像と、
［Ｄ’］この第１ＢトランジスタＴＲ2に隣接する第２ＢトランジスタＴＲ4であって、第１の方向に垂直な仮想平面（仮想垂直面）への、この第２Ｂトランジスタを構成するドレイン領域、チャネル形成領域及びソース領域の正射影像、
との間に隙間が設けられている。第１の電源線９１は、第１ＡトランジスタＴＲ1及び第１ＢトランジスタＴＲ2の上方に位置している。一方、第２の電源線９２は、第１ＢトランジスタＴＲ2と、この第１ＢトランジスタＴＲ2に隣接する第２ＢトランジスタＴＲ4との間の領域の上方に位置している。即ち、第１の電源線９１の正射影像は、第１ＡトランジスタＴＲ1及び第１ＢトランジスタＴＲ2の正射影像と重なっているが、第２の電源線９２は、第１ＢトランジスタＴＲ2及び第２ＢトランジスタＴＲ4の正射影像と重なっていない。第１のビット線９３は、第１ＢトランジスタＴＲ2側に、第１の転送トランジスタＴＲ5からずれた上方に位置しているし、第２のビット線９４は、第２ＢトランジスタＴＲ4側に、第２の転送トランジスタＴＲ6からずれた上方に位置している。具体的には、第１のビット線９３及び第２のビット線９４は、第１の電源線９１と第２の電源線９２の間に位置する領域の上方に設けられており、第１のビット線９３及び第２のビット線９４の正射影像は、第１の電源線９１及び第２の電源線９２の正射影像と重なっていない。
　また、図３８Ａの矢印Ａ－Ａを含む仮想水平面、矢印Ｂ－Ｂを含む仮想水平面、矢印Ｃ－Ｃを含む仮想水平面、矢印Ｄ－Ｄを含む仮想水平面、矢印Ｅ－Ｅを含む仮想水平面及び矢印Ｆ－Ｆを含む仮想水平面と同様の仮想水平面で実施例１のメモリセルの第４変形例を切断したときの実施例１のメモリセルの第４変形例を構成する構成要素の配置状態の図４５、図４６、図４７、図４８及び図４９及び図５０の概念図に示す。この実施例１の第４変形例のメモリセルにあっては、実施例１において説明したメモリセルとは異なり、前述した、
［Ａ］第１の方向に垂直な仮想平面（仮想垂直面）への、第１Ａトランジスタを構成するドレイン領域、チャネル形成領域及びソース領域の正射影像、及び、
［Ｃ］第１の方向に垂直な仮想平面（仮想垂直面）への、第２Ａトランジスタを構成するドレイン領域、チャネル形成領域及びソース領域の正射影像
が重なっておらず、しかも、これらの正射影像の間に隙間が設けられている。第１の電源線９１は、第１ＡトランジスタＴＲ1と第１ＢトランジスタＴＲ2との間の領域の上方に位置しているし、第２の電源線９２は、第１ＢトランジスタＴＲ2と、この第１ＢトランジスタＴＲ2に隣接する第２ＢトランジスタＴＲ4との間の領域の上方に位置している。第１の電源線９１の正射影像は、第１ＡトランジスタＴＲ1及び第１ＢトランジスタＴＲ2の正射影像と重なっていないし、第２の電源線９２は、第１ＢトランジスタＴＲ2及び第２ＢトランジスタＴＲ4の正射影像と重なっていない。第１のビット線９３は、第１の転送トランジスタＴＲ5の上方に位置しているし、第２のビット線９４は、第２の転送トランジスタＴＲ6の上方に位置している。
　図１７に示したと同様の仮想水平面で実施例２のメモリセルの第１変形例を切断したときの実施例２のメモリセルの第１変形例を構成する構成要素の配置状態の概念図を図５１に示すように、接続孔８７，８８の位置を変えてもよい。
　実施例においては、第１の電源線を、第１Ａトランジスタのソース領域及び第２Ａトランジスタのソース領域に共通とし、第２の電源線を、第１Ｂトランジスタのソース領域及び第２Ｂトランジスタのソース領域に共通としたが、場合によっては、第１の電源線を、第１Ａトランジスタのソース領域及び第２Ａトランジスタのソース領域に共通とし、２本の第２の電源線を、第１Ｂトランジスタのソース領域及び第２Ｂトランジスタのソース領域のそれぞれに接続してもよいし、２本の第１の電源線を、第１Ａトランジスタのソース領域及び第２Ａトランジスタのソース領域のそれぞれに接続し、第２の電源線を、第１Ｂトランジスタのソース領域及び第２Ｂトランジスタのソース領域に共通としてもよい。
　尚、本開示は、以下のような構成を取ることもできる。
［Ａ０１］《メモリセル》
　第１のＣＭＯＳインバータ回路及び第２のインバータ回路から構成されたフリップフロップ回路、並びに、２つの転送トランジスタから構成されたメモリセルであって、
　第１のＣＭＯＳインバータ回路は、ドレイン領域、チャネル形成領域及びソース領域が積層され、ゲート電極層を備えたｐＭＯＳトランジスタから成る第１Ａトランジスタ、並びに、ドレイン領域、チャネル形成領域及びソース領域が積層され、ゲート電極層を備えたｎＭＯＳトランジスタから成る第１Ｂトランジスタから構成されており、
　第２のＣＭＯＳインバータ回路は、ドレイン領域、チャネル形成領域及びソース領域が積層され、ゲート電極層を備えたｐＭＯＳトランジスタから成る第２Ａトランジスタ、並びに、ドレイン領域、チャネル形成領域及びソース領域が積層され、ゲート電極層を備えたｎＭＯＳトランジスタから成る第２Ｂトランジスタから構成されており、
　転送トランジスタのそれぞれは、ドレイン領域、チャネル形成領域及びソース領域が積層され、ゲート電極層を備えて成り、
　第１Ａトランジスタのドレイン領域及び第１Ｂトランジスタのドレイン領域は、共通の第１のドレイン領域・接続部に接続されており、
　第２Ａトランジスタのドレイン領域及び第２Ｂトランジスタのドレイン領域は、共通の第２のドレイン領域・接続部に接続されており、
　第１Ａトランジスタ及び第１Ｂトランジスタに共通のゲート電極層は、第１のゲート電極・接続部を介して、第２のドレイン領域・接続部に接続されており、
　第２Ａトランジスタ及び第２Ｂトランジスタに共通のゲート電極層は、第２のゲート電極・接続部を介して、第１のドレイン領域・接続部に接続されており、
　第１Ａトランジスタのソース領域及び第２Ａトランジスタのソース領域は、共通の第１の電源線に接続されており、
　第１Ｂトランジスタのソース領域及び第２Ｂトランジスタのソース領域は、共通の第２の電源線に接続されているメモリセル。
［Ａ０２］第１Ａトランジスタ、第１Ｂトランジスタ、第２Ａトランジスタ及び第２Ｂトランジスタのドレイン領域、並びに、第１の転送トランジスタ及び第２の転送トランジスタの一方のソース／ドレイン領域は、基体上に形成されており、
　第１のドレイン領域・接続部及び第２のドレイン領域・接続部は、基体に形成されている［Ａ０１］に記載のメモリセル。
［Ａ０３］第１のドレイン領域・接続部及び第２のドレイン領域・接続部は、基体に形成された高濃度不純物領域又は導電材料層から成る［Ａ０２］に記載のメモリセル。
［Ａ０４］第１Ａトランジスタ、第１Ｂトランジスタ、第２Ａトランジスタ及び第２Ｂトランジスタのソース領域、並びに、第１の転送トランジスタ及び第２の転送トランジスタの一方のソース／ドレイン領域は、基体上に形成されており、
　第１の電源線及び第２の電源線は、基体に形成されている［Ａ０１］に記載のメモリセル。
［Ａ０５］第１の電源線及び第２の電源線は、基体に形成された高濃度不純物領域又は導電材料層から成る［Ａ０４］に記載のメモリセル。
［Ａ０６］第１の転送トランジスタの他方のソース／ドレイン領域は、第１のビット線に接続されており、
　第２の転送トランジスタの他方のソース／ドレイン領域は、第２のビット線に接続されており、
　第１の転送トランジスタの一方のソース／ドレイン領域は、第１のドレイン領域・接続部に接続されており、
　第２の転送トランジスタの一方のソース／ドレイン領域は、第２のドレイン領域・接続部に接続されている［Ａ０１］乃至［Ａ０５］のいずれか１項に記載のメモリセル。
［Ａ０７］第１の電源線、第２の電源線、第１のビット線及び第２のビット線は、第１の方向に延びている［Ａ０６］に記載のメモリセル。
［Ａ０８］第１の電源線、第２の電源線、第１のビット線及び第２のビット線の延びる方向を第１の方向、第１の方向と直交する方向を第２の方向としたとき、隣接するメモリセルは、第１の方向に延びる境界線、又は、第２の方向に延びる境界線、又は、第１の方向及び第２の方向に延びる境界線に対して線対称に配置されている［Ａ０１］乃至［Ａ０７］のいずれか１項に記載のメモリセル。
［Ａ０９］第１のＣＭＯＳインバータ回路及び第２のインバータ回路は、メモリセルの中心軸に対して２回対称に配置されている［Ａ０１］乃至［Ａ０８］のいずれか１項に記載のメモリセル。
［Ａ１０］第１の転送トランジスタ及び第２の転送トランジスタに共通のゲート電極層は、ワード線を兼ねており、
　ワード線は、第１の電源線、第２の電源線、第１のビット線及び第２のビット線が延びる第１の方向とは異なる第２の方向に延びている［Ａ０１］乃至［Ａ０９］のいずれか１項に記載のメモリセル。
［Ａ１１］第１の電源線の正射影像は、第１Ａトランジスタのソース領域の正射影像の一部分と重なっており、且つ、第２Ａトランジスタのソース領域の正射影像の一部分と重なっており、
　第２の電源線の正射影像は、第１Ｂトランジスタのソース領域の正射影像の一部分と重なっており、且つ、第２Ｂトランジスタのソース領域の正射影像の一部分と重なっている［Ａ１０］に記載のメモリセル。
［Ａ１２］第１の方向に垂直な仮想平面への、第１Ａトランジスタを構成するドレイン領域、チャネル形成領域及びソース領域、第１Ｂトランジスタを構成するドレイン領域、チャネル形成領域及びソース領域の正射影像、第１の方向に垂直な仮想平面への、第２Ａトランジスタを構成するドレイン領域、チャネル形成領域及びソース領域、第２Ｂトランジスタを構成するドレイン領域、チャネル形成領域及びソース領域の正射影像、第１の方向に垂直な仮想平面への、第１の転送トランジスタを構成する一方のソース／ドレイン領域、チャネル形成領域及び他方のソース／ドレイン領域の正射影像、並びに、第１の方向に垂直な仮想平面への、第２の転送トランジスタを構成する一方のソース／ドレイン領域、チャネル形成領域及び他方のソース／ドレイン領域の正射影像は、実質的に重なっていない［Ａ１０］又は［Ａ１１］に記載のメモリセル。
［Ａ１３］第２の方向に垂直な仮想平面への、第１Ａトランジスタを構成するドレイン領域、チャネル形成領域及びソース領域の正射影像、並びに、第２の方向に垂直な仮想平面への、第１Ｂトランジスタを構成するドレイン領域、チャネル形成領域及びソース領域の正射影像は、実質的に重なっており、
　第２の方向に垂直な仮想平面への、第２Ａトランジスタを構成するドレイン領域、チャネル形成領域及びソース領域の正射影像、並びに、第２の方向に垂直な仮想平面への、第２Ｂトランジスタを構成するドレイン領域、チャネル形成領域及びソース領域の正射影像は、実質的に重なっており、
　第２の方向に垂直な仮想平面への、第１の転送トランジスタを構成する一方のソース／ドレイン領域、チャネル形成領域及び他方のソース／ドレイン領域の正射影像、並びに、第２の方向に垂直な仮想平面への、第２の転送トランジスタを構成する一方のソース／ドレイン領域、チャネル形成領域及び他方のソース／ドレイン領域の正射影像は、実質的に重なっている［Ａ１０］乃至［Ａ１２］のいずれか１項に記載のメモリセル。
［Ａ１４］第１の電源線と第２の電源線とは、第１レベルに配設されており、
　第１のビット線と第２のビット線とは、第１レベルとは異なる第２レベルに配設されている［Ａ１０］乃至［Ａ１３］のいずれか１項に記載のメモリセル。
［Ａ１５］第１の転送トランジスタ及び第２の転送トランジスタに共通のゲート電極層は、ワード線に接続されており、
　ワード線は、第１の電源線、第２の電源線、第１のビット線及び第２のビット線が延びる第１の方向とは異なる第２の方向に延びている［Ａ０１］乃至［Ａ０９］のいずれか１項に記載のメモリセル。
［Ａ１６］第２の方向に垂直な仮想平面への、第１Ａトランジスタを構成するドレイン領域、チャネル形成領域及びソース領域の正射影像、第２の方向に垂直な仮想平面への、第１Ｂトランジスタを構成するドレイン領域、チャネル形成領域及びソース領域の正射影像、並びに、第１の転送トランジスタを構成する一方のソース／ドレイン領域、チャネル形成領域及び他方のソース／ドレイン領域の正射影像は、実質的に重なっており、
　第２の方向に垂直な仮想平面への、第２Ａトランジスタを構成するドレイン領域、チャネル形成領域及びソース領域の正射影像、第２の方向に垂直な仮想平面への、第２Ｂトランジスタを構成するドレイン領域、チャネル形成領域及びソース領域の正射影像、並びに、第２の転送トランジスタを構成する一方のソース／ドレイン領域、チャネル形成領域及び他方のソース／ドレイン領域の正射影像は、実質的に重なっている［Ａ１５］に記載のメモリセル。
［Ａ１７］第１の電源線と第２の電源線と第１のビット線と第２のビット線とは、第１レベルに配設されており、
　ワード線は、第１レベルとは異なる第２レベルに配設されている［Ａ１５］又は［Ａ１６］に記載のメモリセル。
［Ａ１８］第１の転送トランジスタ及び第２の転送トランジスタの上方には、第１の電源線及び第２の電源線が設けられていない［Ａ０１］乃至［Ａ１７］のいずれか１項に記載のメモリセル。
［Ｂ０１］《ＣＭＯＳインバータ回路》
　ドレイン領域、チャネル形成領域及びソース領域が積層され、ゲート電極層を備えたｐＭＯＳトランジスタ、並びに、ドレイン領域、チャネル形成領域及びソース領域が積層され、ゲート電極層を備えたｎＭＯＳトランジスタから構成されたＣＭＯＳインバータ回路であって、
　ｐＭＯＳトランジスタのドレイン領域及びｎＭＯＳトランジスタのドレイン領域は、共通のドレイン領域・接続部に接続されており、
　ｐＭＯＳトランジスタ及びｎＭＯＳトランジスタに共通のゲート電極層は、ゲート電極・接続部を介して、基体に形成された共通のゲート配線部に接続されており、
　ｐＭＯＳトランジスタのソース領域は、第１の電源線に接続されており、
　ｎＭＯＳトランジスタのソース領域は、第２の電源線に接続されているＣＭＯＳインバータ回路。
［Ｂ０２］ｐＭＯＳトランジスタのドレイン領域及びｎＭＯＳトランジスタのドレイン領域は、基体上に形成されており、
　共通のドレイン領域・接続部は基体に形成されている［Ｂ０１］に記載のＣＭＯＳインバータ回路。
［Ｂ０３］ｐＭＯＳトランジスタのソース領域及びｎＭＯＳトランジスタのソース領域は、基体上に形成されており、
　第１の電源線及び第２の電源線は基体に形成されている［Ｂ０１］に記載のＣＭＯＳインバータ回路。
ＴＲ1・・・第１Ａトランジスタ、ＴＲ2・・・第１Ｂトランジスタ、ＴＲ3・・・第２Ａトランジスタ、ＴＲ4・・・第２Ｂトランジスタ、ＴＲ5・・・第１の転送トランジスタ、ＴＲ6・・・第２の転送トランジスタ、１１，２１，３１，４１・・・ドレイン領域、５１，６１・・・一方のソース／ドレイン領域、１２，２２，３２，４２，５２，６２・・・チャネル形成領域、１３，２３，３３，４３・・・ソース領域、５３，６３・・・他方のソース／ドレイン領域、１４，２４，３４，４４，５４，５５，６４，６５，７６，７８，８７，８８・・・接続孔、７０・・・基体、７１・・・第１のドレイン領域・接続部（ゲート配線部）、７２・・・第２のドレイン領域・接続部（ゲート配線部）、７３・・・第１のゲート電極・接続部（ビアあるいは接続孔）、７４・・・第２のゲート電極・接続部（ビアあるいは接続孔）、７５，７７・・・接続部、７９Ａ，７９Ｂ・・・絶縁層、７９Ｃ，７９Ｄ・・・層間絶縁層、８１・・・ゲート電極層（第１のゲート電極層）、８２・・・ゲート電極層（第２のゲート電極層）、８３・・・ゲート電極層（第３のゲート電極層）、８４・・・ゲート絶縁膜、８５・・・第１の転送トランジスタのゲート電極層、８６・・・第２の転送トランジスタのゲート電極層、９１・・・第１の電源線、９２・・・第２の電源線、９３・・・第１のビット線、９４・・・第２のビット線（ＢＬ’）、９５・・・ワード線、９６・・・配線部

Claims (20)

  1. 　第１のＣＭＯＳインバータ回路及び第２のインバータ回路から構成されたフリップフロップ回路、並びに、２つの転送トランジスタから構成されたメモリセルであって、
    　第１のＣＭＯＳインバータ回路は、ドレイン領域、チャネル形成領域及びソース領域が積層され、ゲート電極層を備えたｐＭＯＳトランジスタから成る第１Ａトランジスタ、並びに、ドレイン領域、チャネル形成領域及びソース領域が積層され、ゲート電極層を備えたｎＭＯＳトランジスタから成る第１Ｂトランジスタから構成されており、
    　第２のＣＭＯＳインバータ回路は、ドレイン領域、チャネル形成領域及びソース領域が積層され、ゲート電極層を備えたｐＭＯＳトランジスタから成る第２Ａトランジスタ、並びに、ドレイン領域、チャネル形成領域及びソース領域が積層され、ゲート電極層を備えたｎＭＯＳトランジスタから成る第２Ｂトランジスタから構成されており、
    　転送トランジスタのそれぞれは、ドレイン領域、チャネル形成領域及びソース領域が積層され、ゲート電極層を備えて成り、
    　第１Ａトランジスタのドレイン領域及び第１Ｂトランジスタのドレイン領域は、共通の第１のドレイン領域・接続部に接続されており、
    　第２Ａトランジスタのドレイン領域及び第２Ｂトランジスタのドレイン領域は、共通の第２のドレイン領域・接続部に接続されており、
    　第１Ａトランジスタ及び第１Ｂトランジスタに共通のゲート電極層は、第１のゲート電極・接続部を介して、第２のドレイン領域・接続部に接続されており、
    　第２Ａトランジスタ及び第２Ｂトランジスタに共通のゲート電極層は、第２のゲート電極・接続部を介して、第１のドレイン領域・接続部に接続されており、
    　第１Ａトランジスタのソース領域及び第２Ａトランジスタのソース領域は、共通の第１の電源線に接続されており、
    　第１Ｂトランジスタのソース領域及び第２Ｂトランジスタのソース領域は、共通の第２の電源線に接続されているメモリセル。
  2. 　第１Ａトランジスタ、第１Ｂトランジスタ、第２Ａトランジスタ及び第２Ｂトランジスタのドレイン領域、並びに、第１の転送トランジスタ及び第２の転送トランジスタの一方のソース／ドレイン領域は、基体上に形成されており、
    　第１のドレイン領域・接続部及び第２のドレイン領域・接続部は、基体に形成されている請求項１に記載のメモリセル。
  3. 　第１のドレイン領域・接続部及び第２のドレイン領域・接続部は、基体に形成された高濃度不純物領域又は導電材料層から成る請求項２に記載のメモリセル。
  4. 　第１Ａトランジスタ、第１Ｂトランジスタ、第２Ａトランジスタ及び第２Ｂトランジスタのソース領域、並びに、第１の転送トランジスタ及び第２の転送トランジスタの一方のソース／ドレイン領域は、基体上に形成されており、
    　第１の電源線及び第２の電源線は、基体に形成されている請求項１に記載のメモリセル。
  5. 　第１の電源線及び第２の電源線は、基体に形成された高濃度不純物領域又は導電材料層から成る請求項４に記載のメモリセル。
  6. 　第１の転送トランジスタの他方のソース／ドレイン領域は、第１のビット線に接続されており、
    　第２の転送トランジスタの他方のソース／ドレイン領域は、第２のビット線に接続されており、
    　第１の転送トランジスタの一方のソース／ドレイン領域は、第１のドレイン領域・接続部に接続されており、
    　第２の転送トランジスタの一方のソース／ドレイン領域は、第２のドレイン領域・接続部に接続されている請求項１に記載のメモリセル。
  7. 　第１の電源線、第２の電源線、第１のビット線及び第２のビット線は、第１の方向に延びている請求項６に記載のメモリセル。
  8. 　第１の電源線、第２の電源線、第１のビット線及び第２のビット線の延びる方向を第１の方向、第１の方向と直交する方向を第２の方向としたとき、隣接するメモリセルは、第１の方向に延びる境界線、又は、第２の方向に延びる境界線、又は、第１の方向及び第２の方向に延びる境界線に対して線対称に配置されている請求項１に記載のメモリセル。
  9. 　第１のＣＭＯＳインバータ回路及び第２のインバータ回路は、メモリセルの中心軸に対して２回対称に配置されている請求項１に記載のメモリセル。
  10. 　第１の転送トランジスタ及び第２の転送トランジスタに共通のゲート電極層は、ワード線を兼ねており、
    　ワード線は、第１の電源線、第２の電源線、第１のビット線及び第２のビット線が延びる第１の方向とは異なる第２の方向に延びている請求項１に記載のメモリセル。
  11. 　第１の電源線の正射影像は、第１Ａトランジスタのソース領域の正射影像の一部分と重なっており、且つ、第２Ａトランジスタのソース領域の正射影像の一部分と重なっており、
    　第２の電源線の正射影像は、第１Ｂトランジスタのソース領域の正射影像の一部分と重なっており、且つ、第２Ｂトランジスタのソース領域の正射影像の一部分と重なっている請求項１０に記載のメモリセル。
  12. 　第１の方向に垂直な仮想平面への、第１Ａトランジスタを構成するドレイン領域、チャネル形成領域及びソース領域、第１Ｂトランジスタを構成するドレイン領域、チャネル形成領域及びソース領域の正射影像、第１の方向に垂直な仮想平面への、第２Ａトランジスタを構成するドレイン領域、チャネル形成領域及びソース領域、第２Ｂトランジスタを構成するドレイン領域、チャネル形成領域及びソース領域の正射影像、第１の方向に垂直な仮想平面への、第１の転送トランジスタを構成する一方のソース／ドレイン領域、チャネル形成領域及び他方のソース／ドレイン領域の正射影像、並びに、第１の方向に垂直な仮想平面への、第２の転送トランジスタを構成する一方のソース／ドレイン領域、チャネル形成領域及び他方のソース／ドレイン領域の正射影像は、実質的に重なっていない請求項１０に記載のメモリセル。
  13. 　第２の方向に垂直な仮想平面への、第１Ａトランジスタを構成するドレイン領域、チャネル形成領域及びソース領域の正射影像、並びに、第２の方向に垂直な仮想平面への、第１Ｂトランジスタを構成するドレイン領域、チャネル形成領域及びソース領域の正射影像は、実質的に重なっており、
    　第２の方向に垂直な仮想平面への、第２Ａトランジスタを構成するドレイン領域、チャネル形成領域及びソース領域の正射影像、並びに、第２の方向に垂直な仮想平面への、第２Ｂトランジスタを構成するドレイン領域、チャネル形成領域及びソース領域の正射影像は、実質的に重なっており、
    　第２の方向に垂直な仮想平面への、第１の転送トランジスタを構成する一方のソース／ドレイン領域、チャネル形成領域及び他方のソース／ドレイン領域の正射影像、並びに、第２の方向に垂直な仮想平面への、第２の転送トランジスタを構成する一方のソース／ドレイン領域、チャネル形成領域及び他方のソース／ドレイン領域の正射影像は、実質的に重なっている請求項１０に記載のメモリセル。
  14. 　第１の電源線と第２の電源線とは、第１レベルに配設されており、
    　第１のビット線と第２のビット線とは、第１レベルとは異なる第２レベルに配設されている請求項１０に記載のメモリセル。
  15. 　第１の転送トランジスタ及び第２の転送トランジスタに共通のゲート電極層は、ワード線に接続されており、
    　ワード線は、第１の電源線、第２の電源線、第１のビット線及び第２のビット線が延びる第１の方向とは異なる第２の方向に延びている請求項１に記載のメモリセル。
  16. 　第２の方向に垂直な仮想平面への、第１Ａトランジスタを構成するドレイン領域、チャネル形成領域及びソース領域の正射影像、第２の方向に垂直な仮想平面への、第１Ｂトランジスタを構成するドレイン領域、チャネル形成領域及びソース領域の正射影像、並びに、第１の転送トランジスタを構成する一方のソース／ドレイン領域、チャネル形成領域及び他方のソース／ドレイン領域の正射影像は、実質的に重なっており、
    　第２の方向に垂直な仮想平面への、第２Ａトランジスタを構成するドレイン領域、チャネル形成領域及びソース領域の正射影像、第２の方向に垂直な仮想平面への、第２Ｂトランジスタを構成するドレイン領域、チャネル形成領域及びソース領域の正射影像、並びに、第２の転送トランジスタを構成する一方のソース／ドレイン領域、チャネル形成領域及び他方のソース／ドレイン領域の正射影像は、実質的に重なっている請求項１５に記載のメモリセル。
  17. 　第１の電源線と第２の電源線と第１のビット線と第２のビット線とは、第１レベルに配設されており、
    　ワード線は、第１レベルとは異なる第２レベルに配設されている請求項１５に記載のメモリセル。
  18. 　ドレイン領域、チャネル形成領域及びソース領域が積層され、ゲート電極層を備えたｐＭＯＳトランジスタ、並びに、ドレイン領域、チャネル形成領域及びソース領域が積層され、ゲート電極層を備えたｎＭＯＳトランジスタから構成されたＣＭＯＳインバータ回路であって、
    　ｐＭＯＳトランジスタのドレイン領域及びｎＭＯＳトランジスタのドレイン領域は、共通のドレイン領域・接続部に接続されており、
    　ｐＭＯＳトランジスタ及びｎＭＯＳトランジスタに共通のゲート電極層は、ゲート電極・接続部を介して、基体に形成された共通のゲート配線部に接続されており、
    　ｐＭＯＳトランジスタのソース領域は、第１の電源線に接続されており、
    　ｎＭＯＳトランジスタのソース領域は、第２の電源線に接続されているＣＭＯＳインバータ回路。
  19. 　ｐＭＯＳトランジスタのドレイン領域及びｎＭＯＳトランジスタのドレイン領域は、基体上に形成されており、
    　共通のドレイン領域・接続部は基体に形成されている請求項１８に記載のＣＭＯＳインバータ回路。
  20. 　ｐＭＯＳトランジスタのソース領域及びｎＭＯＳトランジスタのソース領域は、基体上に形成されており、
    　第１の電源線及び第２の電源線は基体に形成されている請求項１８に記載のＣＭＯＳインバータ回路。
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